JP2008182106A - 半導体装置 - Google Patents

Abstract

【課題】ＥＳＤ耐量を確保できるＬＤＭＯＳを備えた半導体装置を提供する。
【解決手段】トレンチ４内に絶縁膜５を介してドープトＰｏｌｙ−Ｓｉ６を配置し、このドープトＰｏｌｙ−Ｓｉ６がゲート電極１２と連結されるようにする。このような構造により、サージが印加されたときに、ゲート電極１２にゲート電位を持たせることができ、チャネル領域をオンさせられるため、ｎ⁺型ドレイン領域１０とｎ⁺型ソース領域９との間で電流が流れ易くなるようにできる。これにより、サージ電流によりＬＤＭＯＳが熱破壊されてしまうことを防止することが可能となる。そして、トレンチ４内に埋め込まれたドープトＰｏｌｙ−Ｓｉ６の不純物濃度を調整し、この抵抗値を変化させることで、ＥＳＤ耐量を制御することも可能となり、ＥＳＤ耐量を確保することが可能となる。
【選択図】図１

Description

本発明は、ソース領域とドレイン領域とが半導体基板の横方向に並べられた横型ＭＯＳＦＥＴ（ＬＤＭＯＳ）を備えた半導体装置に関する。

従来、特許文献１において、高耐圧なＬＤＭＯＳにおけるオン抵抗の低減を図った構造が提案されている。このＬＤＭＯＳでは、オン抵抗を低減するために、ドリフト部分にトレンチを形成し、ドリフト長を確保している。また、これによりＬＤＭＯＳの占有面積も小さくできるため、よりオン抵抗の低減が図れる構造となる。
特開平８−９７４１１号公報

しかしながら、上記のようなＬＤＭＯＳでは、トレンチ部分を絶縁膜で埋め込んだ構造となるため、サージが発生したときの電流経路が長くなり、ＥＳＤ耐量が確保できないという問題がある。

本発明は上記点に鑑みて、ＥＳＤ耐量を確保できるＬＤＭＯＳを備えた半導体装置を提供することを目的とする。

上記目的を達成するため、本発明では、トレンチ絶縁膜（５）を介してトレンチ（４）内にドープトＰｏｌｙ−Ｓｉ（６）を配置し、このドープトＰｏｌｙ−Ｓｉ（６）に対してゲート絶縁膜（１１）の表面に形成されるゲート電極（１２）を連結させることを第１の特徴としている。

このような構成のＬＤＭＯＳを備えた半導体装置では、トレンチ（４）内にトレンチ絶縁膜（５）を介してドープトＰｏｌｙ−Ｓｉ（６）を配置し、このドープトＰｏｌｙ−Ｓｉ（６）がゲート電極（１２）と連結されるようにしている。これにより、サージが印加されたときに、ゲート電極（１２）にゲート電位を持たせることができ、チャネル領域をオンさせられるため、ドレイン領域（１０）とソース領域（９）との間で電流が流れ易くなるようにできる。これにより、サージ電流によりＬＤＭＯＳが熱破壊されてしまうことを防止することが可能となる。そして、トレンチ（４）内に埋め込まれたドープトＰｏｌｙ−Ｓｉ（６）の不純物濃度を調整し、この抵抗値を変化させることで、ＥＳＤ耐量を制御することも可能となり、ＥＳＤ耐量を確保することが可能となる。

また、本発明では、ドレインドリフト領域（７）を、半導体層（１）のうち、トレンチ（４）の周囲を囲むように形成され、トレンチ（４）のうちチャネル領域と対応する一側面においては該トレンチ（４）の下部にのみ形成すると共に、トレンチ（４）の内壁面のうち、チャネル領域と対応する部分を除いてトレンチ絶縁膜（５）とし、かつ、トレンチ（４）の内壁面のうち、チャネル領域と対応する部分に形成されたゲート絶縁膜（１１）として、トレンチ絶縁膜（５）およびゲート絶縁膜（１１）を介してトレンチ（４）内に配置されたドープトＰｏｌｙ−Ｓｉ（６）でゲート電極（１２）を構成することを特徴としている。

このような構造のＬＤＭＯＳを備えた半導体装置とすれば、上記第１の特徴の効果に加え、トレンチ（４）に配置したドープトＰｏｌｙ−Ｓｉ（６）をゲート電極（１２）と兼用する構造にできる。

また、本発明は、半導体層（１）の表層部に並べられて第１トレンチ（４）および第２トレンチ（１５）を形成すると共に、半導体層（１）のうち、第１、第２トレンチ（４、１５）の周囲を囲み、かつ、第２トレンチ（１５）のうちチャネル領域と対応する一側面においては該第２トレンチ（１５）の下部にのみ形成されるように第１導電型のドレインドリフト領域（７）を配置し、第１トレンチ（４）には、トレンチ絶縁膜（５）およびドープトＰｏｌｙ−Ｓｉ（６）を形成し、第２トレンチ（１５）には、ゲート絶縁膜（１１）およびゲート電極（１２）を配置し、半導体層（１）のうち第１トレンチ（４）と第２トレンチ（１５）の間に位置する部分の上に形成された絶縁膜（１６）を介して、ドープトＰｏｌｙ−Ｓｉ（６）にゲート電極（１２）を連結する構造とすることを第３の特徴としている。

このような構造としても、本発明の第１の特徴と同様の作動となり、第１の特徴と同様の効果を得ることができると共に、チャネル長を半導体層（１）の深さ方向と平行にできるため、素子面積を小さくすることが可能となる。

さらに、本発明では、ＬＯＣＯＳ酸化膜（１７）の表面にゲート電極（１２）と連結されたフィールドプレートとして機能するドープトＰｏｌｙ−Ｓｉ（６）を備えていることを第４の特徴としている。

このような構成としても、ドープトＰｏｌｙ−Ｓｉ（６）がフィールドプレートとして機能し、第１の特徴と同様の動作を行うため、第１の特徴と同様の効果を得ることができる。

この場合、ドープトＰｏｌｙ−Ｓｉ（６）におけるチャネル方向の長さをフィールドプレート長とし、ＬＯＣＯＳ酸化膜（１７）におけるチャネル方向の長さをＬＯＣＯＳ長として、フィールドプレート長がＬＯＣＯＳ長の１／２以上にすると好ましい。このようにすると、ＥＳＤ耐量のさらなる向上を図ることが可能となる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
図１に、本発明の一実施形態を適用したｎチャネルタイプのＬＤＭＯＳの概略構成を示す。図１（ａ）は、ＬＤＭＯＳの断面構造を示した図であり、図１（ｂ）は、ＬＤＭＯＳの上面レイアウトの一例を示した図である。図１（ａ）は、図１（ｂ）におけるＡ−Ａ線に添った断面図である。以下、図１に基づいて本実施形態におけるＬＤＭＯＳの構成について説明する。

ＬＤＭＯＳは、シリコンからなるｐ型の活性層（半導体層）１とｐ型もしくはｎ型の支持基板２とがシリコン酸化膜からなる絶縁膜３を介して貼り合わされたＳＯＩ（Sillicon on insulator）基板上に形成されている。

活性層１の表面にはトレンチ４が形成されており、このトレンチ４の内表面には例えば酸化膜もしくは窒化膜からなる絶縁膜（トレンチ絶縁膜）５が形成され、さらに絶縁膜５の表面にはドープトＰｏｌｙ−Ｓｉ６が配置され、これら絶縁膜５およびドープトＰｏｌｙ−Ｓｉ６にてトレンチ４が埋め込まれている。そして、このトレンチ４を囲むように、活性層１の表層部には、高濃度とされたｎ型ドレインドリフト領域７が形成されている。

また、活性層１の表層部には、ｎ型ドレインドリフト領域７と接するようにｐ型チャネル領域８が形成されている。このｐ型チャネル領域８の表層部には、ｎ⁺型ソース領域９が形成されている。そして、トレンチ４およびｎ型ドレインドリフト領域７を挟んでｐ型チャネル領域８およびｎ⁺型ソース領域９の反対側において、活性層１の表層部にはｎ⁺型ドレイン領域１０が形成されている。

また、活性層１の表面のうちｎ型ドレインドリフト領域７およびｐ型チャネル領域８の表面にゲート酸化膜１１が配置されている。このゲート酸化膜１１の表面およびドープトＰｏｌｙ−Ｓｉ６の表面にはドープトＰｏｌｙ−Ｓｉからなるゲート電極１２が配置され、ゲート電極１２がドープトＰｏｌｙ−Ｓｉ６と結線された構造とされている。

さらに、図示しない層間絶縁膜に形成されたコンタクトホールを介して、ｎ⁺型ソース領域９およびｐ型チャネル領域８と接するようにソース電極１３が形成され、ｎ⁺型ドレイン領域１０と接するようにドレイン電極１４が形成されている。

そして、これらの各構成要素を１セルとして、複数セルが隣接するように配置されることでＬＤＭＯＳが構成されている。具体的には、図１（ｂ）に示すように、ソース電極１３を中心として、ソース電極１３を囲むようにｎ⁺型ソース領域９およびｐ型チャネル領域８が配置され、隣接するセルの各ソース電極１３が互いに対角線上に配置されると共に各ドレイン電極１４も互いに対角線上に配置されることで、ソース電極１３およびドレイン電極１４がメッシュ状に配列された上面レイアウトとされている。そして、ゲート電極１２は、各ソース電極１３の周囲を囲むように形成され、対角線上に配置された隣接する各セル同士のゲート電極１２が互いに連結された構造とされている。

以上のようにしてＬＤＭＯＳが構成されている。このような構造のＬＤＭＯＳでは、サージが印加された場合に、トレンチ４→絶縁膜５→ドープトＰｏｌｙ−Ｓｉ６→ゲート電極１２の順にサージが電気的に伝わることになる。このため、ゲート電極１２が動作しきい値Ｖｔ以上の電位を持てば、チャネル領域がオンになり、ｎ⁺型ドレイン領域１０とｎ⁺型ソース領域９との間で電流が流れ易くなる。これにより、サージ電流によりＬＤＭＯＳが熱破壊されてしまうことを防止することが可能となる。また、トレンチ４内に埋め込まれたドープトＰｏｌｙ−Ｓｉ６の不純物濃度を調整し、この抵抗値を変化させることで、ＥＳＤ耐量を制御することも可能となり、ＥＳＤ耐量を確保することが可能となる。

続いて、図１に示した本実施形態のＬＤＭＯＳの製造方法について説明する。図２および図３は、上記ＬＤＭＯＳの製造工程を示した断面図である。

まず、図２（ａ）に示す工程では、活性層１の表層部に、ｎ型不純物（例えばリン）をイオン注入したのち、熱処理によって注入されたｎ型不純物を拡散させることで、ｎ型ドレインドリフト領域７を形成する。次に、図２（ｂ）に示す工程では、活性層１の表面にトレンチ４の形成予定領域が開口する図示しないマスクを配置したのち、そのマスクを用いた異方性エッチングを行うことで、ｎ型ドレインドリフト領域７内においてトレンチ４を形成する。

続いて、熱酸化もしくは成膜により、図２（ｃ）に示す工程では、トレンチ４の内表面を含めた活性層１の表面全面に酸化膜あるいは窒化膜からなる絶縁膜５を形成したのち、トレンチ４の内表面以外の部分において絶縁膜５を除去する。そして、図２（ｄ）に示す工程では、トレンチ４の内部を含めて活性層１の表面にドープトＰｏｌｙ−Ｓｉ６を配置した後、エッチバック等によりドープトＰｏｌｙ−Ｓｉ６のうちトレンチ４の内部以外の部分を除去する。これにより、トレンチ４の内部がドープトＰｏｌｙ−Ｓｉ６で埋め込まれた状態となる。

次に、図３（ａ）に示す工程では、熱酸化などによりゲート酸化膜１１を形成した後、これをパターニングし、さらに、ゲート酸化膜１１の表面上にドープトＰｏｌｙ−Ｓｉからなるゲート電極１２を成膜し、これをパターニングする。このとき、ゲート電極１２がドープトＰｏｌｙ−Ｓｉ６と連結されるように、予めゲート酸化膜１１のうちドープトＰｏｌｙ−Ｓｉ６の上に形成された部分を取り除いておく。

続いて、図３（ｂ）に示す工程では、ゲート電極１２および活性層１を覆い、かつ、ｐ型チャネル領域８の形成予定領域が開口する図示しないマスクを配置した後、このマスク上からｐ型不純物（例えばボロン）をイオン注入し、さらに注入されたｐ型不純物を熱処理により拡散させることでｐ型チャネル領域８を形成する。

その後、図３（ｃ）に示す工程では、ｐ型チャネル領域８の形成のために用いたマスクを除去した後、ゲート電極１２および活性層１を覆い、かつ、ｎ⁺型ソース領域９の形成予定領域およびｎ⁺型ドレイン領域１０が開口するマスクを用いてｎ型不純物をイオン注入したのち、熱処理により拡散することでｎ⁺型ソース領域９およびｎ⁺型ドレイン領域１０を形成する。そして、図示しない層間絶縁膜を形成したのち、これにコンタクトホールを空け、その上から電極材料を成膜し、この電極材料をパターニングすることで、ソース電極１３およびドレイン電極１４を形成する。これにより、図１に示したＬＤＭＯＳが完成する。

以上説明したように、本実施形態のＬＤＭＯＳによれば、トレンチ４内に絶縁膜５を介してドープトＰｏｌｙ−Ｓｉ６を配置し、このドープトＰｏｌｙ−Ｓｉ６がゲート電極１２と連結されるようにしている。これにより、サージが印加されたときに、ゲート電極１２にゲート電位を持たせることができ、チャネル領域をオンさせられるため、ｎ⁺型ドレイン領域１０とｎ⁺型ソース領域９との間で電流が流れ易くなるようにできる。これにより、サージ電流によりＬＤＭＯＳが熱破壊されてしまうことを防止することが可能となる。そして、トレンチ４内に埋め込まれたドープトＰｏｌｙ−Ｓｉ６の不純物濃度を調整し、この抵抗値を変化させることで、ＥＳＤ耐量を制御することも可能となり、ＥＳＤ耐量を確保することが可能となる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態では、トレンチ４の内部に形成したドープトＰｏｌｙ−Ｓｉ６にてゲート電極１２の役割も果たさせるようにする。

図４は、本実施形態にかかるＬＤＭＯＳの断面構成を示した図である。この図に示すように、トレンチ４の内部に絶縁膜５が形成されており、トレンチ４の側壁面の一面がゲート酸化膜１１とされている。また、トレンチ４内を埋め込むように、ゲート酸化膜１１および絶縁膜５の表面にドープトＰｏｌｙ−Ｓｉ６が形成されており、このドープトＰｏｌｙ−Ｓｉ６にてゲート電極１２が構成されている。

そして、ｎ型ドレインドリフト領域７がゲート酸化膜１１の下方位置までしか形成されておらず、それよりも上にｐ型チャネル領域８が形成されていると共に、当該ｐ型チャネル領域８の表層部においてゲート酸化膜１１と接するようにｎ⁺型ソース領域９が形成されている。

このように、ドープトＰｏｌｙ−Ｓｉ６にてゲート電極１２を兼ねるようにした構造としても、第１実施形態と同様の動作を行うことになるため、第１実施形態と同様の効果を得ることが可能となる。

なお、このような構造のＬＤＭＯＳの製造工程は、第１実施形態に対して、ｎ型ドレインドリフト領域７を形成するときのイオン注入の飛程の調整、および、ｐ型チャネル領域８やｎ⁺型ソース領域９を形成する際のマスクパターンの変更を行えば良い。また、ゲート酸化膜１１を形成する際には、絶縁膜５を形成した後に、絶縁膜５のうちトレンチ４のゲート酸化膜１１を形成する一面に形成された部分を除去してから熱酸化によりゲート酸化膜１１を形成すれば良い。

また、ｎ型ドレインドリフト領域７を基板表面まで形成しておき、ｐ型チャネル領域８を形成する際に注入されるｐ型不純物にてｎ型ドレインドリフト領域７のうちの上部がｐ型となるようにすることで、実質的にｎ型ドレインドリフト領域７がトレンチ４の下方位置にしか形成されないようにしても良い。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、２つのトレンチそれぞれにドリフト用のドープトＰｏｌｙ−Ｓｉ６とゲート電極１２を形成する。

図５は、本実施形態にかかるＬＤＭＯＳの断面構成を示した図である。この図に示すように、トレンチ４に隣接するようにトレンチ１５が形成されている。トレンチ４には第１実施形態と同様に絶縁膜５を介してドープトＰｏｌｙ−Ｓｉ６が配置されている。そして、トレンチ１５には、その内壁面に形成されたゲート酸化膜１１を介してゲート電極１２が形成されている。

また、ｎ型ドレインドリフト領域７は、トレンチ４およびトレンチ１５の周囲を囲むように形成されており、トレンチ１５のうちチャネルが構成される位置と対応する部分においては、ｎ型ドレインドリフト領域７がトレンチ１５の下部位置までしか形成されていない構造とされている。そして、この位置にｐ型チャネル領域８が形成されていると共に、当該ｐ型チャネル領域８の表層部においてゲート酸化膜１１と接するようにｎ⁺型ソース領域９が形成されている。

また、活性層１の表面のうち２つのトレンチ４、１５の間に位置する部分には絶縁膜１６が形成されており、この絶縁膜１６によりｎ型ドレインドリフト領域７から絶縁されるようにして、ゲート電極１２がドープトＰｏｌｙ−Ｓｉ６側まで延設され、ドープトＰｏｌｙ−Ｓｉ６と接触させられている。

このような構造により、本実施形態のＬＤＭＯＳが構成されている。このＬＤＭＯＳによっても、第１実施形態と同様の動作を行うことになるため、第１実施形態と同様の効果を得ることが可能となる。そして、チャネル長が活性層１の深さ方向と平行にできるため、素子面積を小さくすることが可能となる。

なお、このような構造のＬＤＭＯＳの製造工程は、トレンチ１５をトレンチ４と同時に形成し、絶縁膜５やドープトＰｏｌｙ−Ｓｉ６の形成工程の際に、トレンチ１５をマスクで覆っておくようにしておくこと以外は、第１実施形態と同様の工程で良い。

（第４実施形態）
本発明の第４実施形態について説明する。第１〜第３実施形態では、ｎチャネルタイプのＬＤＭＯＳを例に挙げて説明したが、本実施形態は、ｐチャネルタイプのＬＤＭＯＳについて説明する。

図６は、本実施形態にかかるＬＤＭＯＳの断面構成を示した図である。この図に示すように、図１（ａ）に示したｎチャネルタイプのＬＤＭＯＳに対して、各構成要素の導電型を反転させた構造としている。このようなｐチャネルタイプのＬＤＭＯＳにしても、第１実施形態と同様の効果を得ることができる。

なお、ここでは、ｐチャネルタイプのＬＤＭＯＳの一例として第１実施形態と同様の構造に対するｐチャネルタイプのＬＤＭＯＳを挙げたが、勿論、第２、第３実施形態と同様の構造に対するｐチャネルタイプのＬＤＭＯＳとしても構わない。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態では、第１実施形態に示したトレンチ４を形成せずに、ｎ型ドレインドリフト領域７の表面にＬＯＣＯＳ酸化膜を形成する場合について説明する。

図７は、本実施形態にかかるＬＤＭＯＳの断面構成を示した図である。この図に示すように、本実施形態では、ｎ型ドレインドリフト領域７の表面にＬＯＣＯＳ酸化膜１７が形成されており、このＬＯＣＯＳ酸化膜１７の上にドープトＰｏｌｙ−Ｓｉ６が形成されていると共に、このドープトＰｏｌｙ−Ｓｉ６がゲート酸化膜１１の表面に形成されたゲート電極１２と結線された構造としている。

このような構造とた場合、ドープトＰｏｌｙ−Ｓｉ６がフィールドプレートとして機能し、第１実施形態と同様の動作を行うため、第１実施形態と同様の効果を得ることができる。

なお、このような構造のＬＤＭＯＳの製造は、従来のＬＯＣＯＳ酸化膜が形成されるＬＤＭＯＳの製造工程に対して、ゲート電極１２の形成時のマスクパターンを変更し、ゲート電極１２と共にドープトＰｏｌｙ−Ｓｉ６が形成されるようにすれば良い。

（第６実施形態）
本発明の第６実施形態について説明する。本実施形態では、第５実施形態に対して、ＬＯＣＯＳ酸化膜１７の上に形成するドープトＰｏｌｙ−Ｓｉ６の長さ（以下、フィールドプレート長という）を規定するものである。

図８は、ＬＯＣＯＳ長とフィールドプレート長の関係を示した断面図、図９は、ＬＯＣＯＳ長およびフィールドプレート長とＥＳＤ耐量の関係を示した図表である。

図８に示すように、フィールドプレート長は、ＬＯＣＯＳ酸化膜１７の端部からドープトＰｏｌｙ−Ｓｉ６の端部（ゲート電極１２とは反対側の端部）までの距離となる。ＬＯＣＯＳ長は、チャネル方向におけるＬＯＣＯＳ酸化膜１７の長さとなる。図９に示すように、フィールドプレート長／ＬＯＣＯＳ長が大きくなる程、ＥＳＤ耐量が大きくなっていることが判る。具体的には、フィールドプレート長／ＬＯＣＯＳ長が０．５、つまりフィールドプレート長がＬＯＣＯＳ長の１／２以上になると、ＥＳＤ耐量が２倍以上向上している。

したがって、上記第５実施形態の構造のＬＤＭＯＳにおいて、フィールドプレート長がＬＯＣＯＳ長の１／２以上とすると、よりＥＳＤ耐量の向上を図ることが可能となる。

（他の実施形態）
上記実施形態で説明した各ＬＤＭＯＳの構造は、一例を示したものであり、設計変更などに応じて適宜変更することが可能である。例えば、図１（ｂ）に示すように、ソース電極１３およびドレイン電極１４がメッシュ状に配列された上面レイアウトとなる例を挙げたが、図１０に示すレイアウト図のように、ソース電極１３およびドレイン電極１４がストライプ状に配置されたレイアウトとしても構わない。なお、この場合、図１０のＢ−Ｂ断面が図１（ａ）に相当することになる。

また、第５、第６実施形態に関しても、ｎチャネルタイプのＬＤＭＯＳについて説明したが、もちろん導電型を反転させたｐチャネルタイプのＬＤＭＯＳとしても良い。

本発明の第１実施形態にかかるｎチャネルタイプのＬＤＭＯＳの概略構成を示した図であり、（ａ）は、ＬＤＭＯＳの断面構造を示した図、（ｂ）は、ＬＤＭＯＳの上面レイアウトの一例を示した図である。 図１に示すＬＤＭＯＳの製造工程を示した断面図である。 図２に続くＬＤＭＯＳの製造工程を示した断面図である。 本発明の第２実施形態にかかるＬＤＭＯＳの断面構成を示した図である。 本発明の第３実施形態にかかるＬＤＭＯＳの断面構成を示した図である。 本発明の第４実施形態にかかるＬＤＭＯＳの断面構成を示した図である。 本発明の第５実施形態にかかるＬＤＭＯＳの断面構成を示した図である。 本発明の第６実施形態にかかるＬＤＭＯＳのＬＯＣＯＳ長とフィールドプレート長の関係を示した断面図である。 ＬＯＣＯＳ長およびフィールドプレート長とＥＳＤ耐量の関係を示した図表である。 他の実施形態で説明するＬＤＭＯＳの上面レイアウトの一例を示した図である。

符号の説明

１…活性層、２…支持基板、３…絶縁膜、４…トレンチ、５…絶縁膜、
６…ドープトＰｏｌｙ−Ｓｉ、７…ｎ型ドレインドリフト領域、
８…ｐ型チャネル領域、９…ｎ⁺型ソース領域、１０…ｎ⁺型ドレイン領域、
１１…ゲート酸化膜、１２…ゲート電極、１３…ソース電極、１４…ドレイン電極、
１５…トレンチ、１６…絶縁膜、１７…ＬＯＣＯＳ酸化膜。

Claims (5)

1. 半導体層（１）を有した基板（１〜３）と、
   前記半導体層（１）の表層部に形成された第１導電型のドレインドリフト領域（７）と、
   前記ドレインドリフト領域（７）内に形成されたトレンチ（４）と、
   前記トレンチ（４）の内壁面に形成されたトレンチ絶縁膜（５）と、
   前記トレンチ絶縁膜（５）を介して前記トレンチ（４）内に配置されたドープトＰｏｌｙ−Ｓｉ（６）と、
   前記半導体層（１）の表層部において、前記ドレインドリフト領域（７）と接するように形成された第２導電型のチャネル領域（８）と、
   前記チャネル領域（８）の表層部に形成された第１導電型のソース領域（９）と、
   前記ドレインドリフト領域（７）を挟んで前記ソース領域（９）と反対側において、前記半導体層（１）の表層部に形成された第１導電型のドレイン領域（１０）と、
   前記チャネル領域（８）の表面に形成されたゲート絶縁膜（１１）と、
   前記ゲート絶縁膜（１１）の表面に形成されていると共に、前記ドープトＰｏｌｙ−Ｓｉ（６）に連結されたゲート電極（１２）と、
   前記ソース領域に接続されたソース電極（１３）と、
   前記ドレイン領域に接続されたドレイン電極（１４）とを備えてなることを特徴とする半導体装置。
2. 半導体層（１）を有した基板（１〜３）と、
   前記半導体層（１）内に形成されたトレンチ（４）と、
   前記半導体層（１）のうち、前記トレンチ（４）の周囲を囲むように形成され、前記トレンチ（４）のうちチャネル領域と対応する一側面においては該トレンチ（４）の下部にのみ形成された第１導電型のドレインドリフト領域（７）と、
   前記トレンチ（４）の内壁面のうち、前記チャネル領域と対応する部分を除いて形成されたトレンチ絶縁膜（５）と、
   前記トレンチ（４）の内壁面のうち、前記チャネル領域と対応する部分に形成されたゲート絶縁膜（１１）と、
   前記トレンチ絶縁膜（５）および前記ゲート絶縁膜（１１）を介して前記トレンチ（４）内に配置されたドープトＰｏｌｙ−Ｓｉ（６）で構成されたゲート電極（１２）と、
   前記半導体層（１）の表層部において、前記ドレインドリフト領域（７）および前記トレンチ（４）における前記一側面と接するように形成された第２導電型のチャネル領域（８）と、
   前記チャネル領域（８）の表層部において、前記トレンチ（４）における前記一側面と接するように形成された第１導電型のソース領域（９）と、
   前記ドレインドリフト領域（７）を挟んで前記ソース領域（９）と反対側において、前記半導体層（１）の表層部に形成された第１導電型のドレイン領域（１０）と、
   前記ソース領域に接続されたソース電極（１３）と、
   前記ドレイン領域に接続されたドレイン電極（１４）とを備えてなることを特徴とする半導体装置。
3. 半導体層（１）を有した基板（１〜３）と、
   前記半導体層（１）の表層部に並べられて形成された第１トレンチ（４）および第２トレンチ（１５）と、
   前記半導体層（１）のうち、前記第１、第２トレンチ（４、１５）の周囲を囲むように形成され、前記第２トレンチ（１５）のうちチャネル領域と対応する一側面においては該第２トレンチ（１５）の下部にのみ形成された第１導電型のドレインドリフト領域（７）と、
   前記第１トレンチ（４）の内壁面に形成されたトレンチ絶縁膜（５）と、
   前記トレンチ絶縁膜（５）を介して前記第１トレンチ（４）内に配置されたドープトＰｏｌｙ−Ｓｉ（６）と、
   前記半導体層（１）の表層部において、前記ドレインドリフト領域（７）および前記第１トレンチ（４）における前記一側面と接するように形成された第２導電型のチャネル領域（８）と、
   前記チャネル領域（８）の表層部において、前記第１トレンチ（４）における前記一側面と接するように形成された第１導電型のソース領域（９）と、
   前記ドレインドリフト領域（７）を挟んで前記ソース領域（９）と反対側において、前記半導体層（１）の表層部に形成された第１導電型のドレイン領域（１０）と、
   前記第２トレンチ（１５）の内壁面に形成されたゲート絶縁膜（１１）と、
   前記半導体層（１）のうち前記第１トレンチ（４）と前記第２トレンチ（１５）の間に位置する部分の上に形成された絶縁膜（１６）と、
   前記ゲート絶縁膜（１１）を介して前記第２トレンチ（１５）内に形成されていると共に、前記絶縁膜（１６）の上に配置されることで前記ドープトＰｏｌｙ−Ｓｉ（６）に連結されたゲート電極（１２）と、
   前記ソース領域に接続されたソース電極（１３）と、
   前記ドレイン領域に接続されたドレイン電極（１４）とを備えてなることを特徴とする半導体装置。
4. 半導体層（１）を有した基板と、
   前記半導体層（１）の表層部に形成された第１導電型のドレインドリフト領域（７）と、
   前記半導体層（１）の表層部に形成された第２導電型のベース領域（８）と、
   前記ベース領域（８）の表層部に形成された第１導電型のソース領域（９）と、
   前記ドレインドリフト領域（７）の表層部に形成された第１導電型のドレイン領域（１０）と、
   前記ソース領域と前記ドレイン領域との間に位置する前記ベース領域をチャネル領域とし、該チャネル領域上に形成されたゲート絶縁膜（１１）と、
   前記ゲート絶縁膜上に形成されたゲート電極（１２）と、
   前記ソース領域に接続されたソース電極（１３）と、
   前記ドレイン領域に接続されたドレイン電極（１４）と、
   前記ドレインドリフト層の表面に形成され、前記ソース領域（９）と前記ドレイン領域（１０）の間のうち、前記ゲート絶縁膜（１１）よりも前記ドレイン領域（１０）側に配置されたＬＯＣＯＳ酸化膜（１７）と、
   前記ＬＯＣＯＳ酸化膜（１７）の表面に形成され、前記ゲート電極（１２）と連結されたフィールドプレートとして機能するドープトＰｏｌｙ−Ｓｉ（６）と、を備えていることを特徴とする半導体装置。
5. 前記ドープトＰｏｌｙ−Ｓｉ（６）におけるチャネル方向の長さをフィールドプレート長とし、前記ＬＯＣＯＳ酸化膜（１７）における前記チャネル方向の長さをＬＯＣＯＳ長とすると、前記フィールドプレート長が前記ＬＯＣＯＳ長の１／２以上であることを特徴とする請求項４に記載の半導体装置。

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