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TWI467744B - 單層多晶矽可電抹除可程式唯讀記憶裝置 - Google Patents

單層多晶矽可電抹除可程式唯讀記憶裝置 Download PDF

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TWI467744B
TWI467744B TW101108245A TW101108245A TWI467744B TW I467744 B TWI467744 B TW I467744B TW 101108245 A TW101108245 A TW 101108245A TW 101108245 A TW101108245 A TW 101108245A TW I467744 B TWI467744 B TW I467744B
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polysilicon
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region
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TW101108245A
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TW201338136A (zh
Inventor
Chih Jen Huang
Original Assignee
Vanguard Int Semiconduct Corp
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Publication date
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Priority to US13/672,860 priority patent/US8921916B2/en
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Description

單層多晶矽可電抹除可程式唯讀記憶裝置
本發明係關於一種半導體記憶裝置，且特別是關於一種單層多晶矽可電抹除可程式唯讀記憶裝置(single poly electrically erasable programmable read only memory device，single poly EEPROM device)，其具有更為微縮尺寸、較低耗電、與較簡單週邊電路等優點。
可電抹除可程式唯讀記憶體(electrically erasable programmable read only memory device，EEPROM)或快閃EEPROM(flash EEPROM)係屬於非揮發性記憶體，其具有切斷電源後仍能保有記憶體內容之優點，且具有可重複讀入資料之功能，加上傳輸快速，故應用範圍非常廣泛。
於目前許多資訊、通訊及消費性電子產品中已將非揮發性記憶體當成必要元件。且隨著小體積可攜式電子產品例如個人數位助理(personal digital assistant，PDA)或行動電話的需求日益增加，包括EEPROM之記憶晶片的需求也隨之增加。為此，EEPROM將來勢必朝著低耗電、高寫入效率、更為縮減之記憶胞尺寸及高記憶胞密度等方向發展，才能符合日後產品的使用需求。
依據一實施例，本發明提供了一種單層多晶矽可電抹除可程式唯讀記憶裝置，包括：一絕緣層上覆半導體基板，包括位於一絕緣層上之一P型半導體層：一P型井區，位於該P型半導體層之一部內；一溝槽隔離物，位於該P型半導體層內且環繞該P型井區；一NMOS電晶體，位於該P型井區內之該P型半導體層之一部上；一P+摻雜區，位於該P型井區內之該P型半導體層之另一部上；以及一控制閘，形成該P型半導體層之另一部內並鄰近該溝槽隔離物。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下：
第1-2圖為一系列示意圖，顯示了依據本發明一實施例之一種單層多晶矽可電抹除可程式唯讀記憶體裝置(single poly EEPROM device)內之一記憶胞單元(memory cell unit)100。
在此，第2圖係顯示了記憶胞單元100之一上視圖，而第1圖則顯示了沿第2圖內1-1線段之剖面情形，部份繪示了此記憶胞單元100。在此，於本實施例中之記憶胞單元100係為本案發明人所知悉之一種單層多晶矽可電抹除可程式唯讀記憶體裝置內之一記憶胞單元，且在此其係作為一比較例之用以說明本案發明人所發現問題而並非用於限定本發明之範疇。
請同時參照第1圖與第2圖，記憶胞單元100主要包括位於一半導體基板102之一區域A內之一NMOS電晶體104以及位於半導體基板102之一區域B內之一控制閘106。如第2圖所示，NMOS電晶體104係設置於區域A內之半導體基板102之一部上，而控制閘106係設置於區域B內之半導體基板102之一部內。
於本實施例中，半導體基板102係為一塊狀基板(bulk substrate)，例如為一P型摻雜塊狀矽基板(P-doped bulk silicon substrate)，而NMOS電晶體104係設置於位於半導體基板102內之一P型井區110之上，而P型井區110之區域係由一場氧化物(field oxide)112所定義而成，而場氧化物112係環繞地形成於半導體基板102之一部表面上，進而於半導體基板102內定義出P型井區110。此外，於P型井區110內之半導體基板102上更形成有另一場氧化物114，而場氧化物114係環繞地形成於P型井區110內之半導體基板102之一部表面上，以於P型井區110內定義出用於設置NMOS電晶體104之區域。而介於場氧化物114與場氧化物112之間則形成有一P+摻雜區119。於本實施例中，P型井區110之P型摻雜濃度係高於半導體基板102內之之P型摻雜濃度，而P+摻雜區119之P型摻雜濃度係高於P型井區110之P型摻雜濃度。P型井區110與P+摻雜區119係由摻雜如硼之P型摻質於半導體基板102內而形成。
在此，設置於P型井區110上之NMOS電晶體104則包括設置於P型井區110內之一部上之一閘介電層116與一多晶矽層118，以及設置於多晶矽層118與閘介電層116對稱側之P型井區110內之一對N+摻雜區120a與120b，其分別為NMOS電晶體104之一源極區與一汲極區，而位於閘介電層116下方介於N+摻雜區120a與120b間之P型井區110之則做為NMOS電晶體104之通道。於記憶胞單元100操作時，NMOS電晶體104係做為一記憶胞之用，而多晶矽層118係做為一浮置閘之用，而閘介電層116係為一隧穿氧化物層之用。而於記憶胞單元100的操作中，則主要採用熱電子注入及熱電洞注入等效應以分別將電子注入於NMOS電晶體104內之多晶矽層118以及自NMOS電晶體104內之多晶矽層118處移除電子等方式而分別施行記憶胞單元100之程式化(program)與抹除(erase)等操作。
再者，記憶胞單元100之控制閘106係由形成於區域B內之半導體基板102內一N型井區122所構成，而N型井區112之區域係由位於區域B內一場氧化物(field oxide)130所定義而成，而場氧化物130係環繞地形成於區域B內之半導體基板102之一部表面上，進而定義出N型井區122。
如第2圖所示，位於區域A內之NMOS電晶體104的閘介電層116與多晶矽層118的設置可更延伸至區域B內之半導體基板102之上(見於第2圖中)且部分覆蓋N型井區122，而於區域B內未為NMOS電晶體104的延伸閘介電層116與多晶矽層118所覆蓋之N型井區122內則可更形成有一N+摻雜區124。
此外，為了避免記憶胞單元100於如程式化、抹除或讀取等操作時之偏壓情形於區域A內之P型井區110與區域B內N型井區122(即控制閘)之間造成不期望之偏壓擊穿效應(bias punch through effects)，因此於區域A內之半導體基板102內更形成有一深N井區124，其大體位於場氧化物112所定義出之一區域的下方且自P型井區110下方與側邊而環繞此P型井區110。此外，於區域A與區域B之間仍須維持一間距P1(見於第2圖)，藉以避免前述之不期望之偏壓擊穿效應的發生。如此，由於此深N井區124的設置與區域A與B間之間距P1的等限制條件，將使得記憶胞單元100消耗了過多的半導體基板102之表面積，故不利於記憶胞單元100的尺寸微縮。
請參照第3圖配合下述表一，以顯示了如第1-2圖所示之記憶胞單元100的多種操作情形。於記憶胞單元100之程式化(program)、抹除(erase)與讀取(read)等多種操作中，可藉由後續形成之接觸物(未顯示)及內連線路(未顯示)的設置而分別於P+摻雜區119、N+摻雜區120a與120b(分別做為源極區與汲極區之用)、以及N+摻雜區124之間施加適當電壓，以於其間形成適當之偏壓情形。於操作中施加於N+摻雜區124之電壓係標示為VCG 、施加於區域A內之源極區(即N摻雜區120a)之電壓係標示為VS 、施加於區域A內之源極區(即N摻雜區120b)之電壓係標示為VD 、及施加於區域A內之P+摻雜區119之電壓係標示為VPW ，下述表一則顯示了於操作時之可能電壓值，其中”浮置”係代表不施以任何電壓，而”接地”則代表耦接於一接地電壓，而”Vcc”則代表了電路之供電電壓，其可依實際設計而做調整：
如表一之操作情形所示，於記憶胞單元100施行抹除操作時，受限於前述之記憶胞單元100的結構因素，故施加於P+摻雜區119之電壓(即VPW )受到限制而無法大於如14V之較高電壓，因此需採用於P+摻雜區119施加約7伏特之電壓(VPW )以及於N+摻雜區124處施加約-7伏特之電壓(VCG )。由於上述兩處所施加之電壓具有不同之極性(polarity)，因此需使上述兩處分別耦接於具有如正電壓與負電壓之兩不同極性之電荷幫浦電路(charge pump circuit，係於後續製程中形成，在此未顯示)。由於記憶胞單元100的操作中需要兩不同極性之電荷幫浦電路，因此記憶胞單元100將具有較複雜化之之週邊電路應用。
再者，上述記憶胞單元100的程式化與抹除等操作係分別藉由熱電子注入與熱電洞注入等效應所達成，因此需要較高之操作電流，如此使得記憶胞單元100的操作較為耗電，因而不利於記憶胞單元100操作效能的提升。
有鑑於此，請參照第4-5圖，顯示了依據本發明另一實施例之一種單層多晶矽可電抹除可程式唯讀記憶體裝置(single poly EEPROM device)內之一記憶胞單元(memory cell unit)300。相較於如第1-3圖所示之記憶胞單元100，本實施例中之記憶胞單元300可具有較小尺寸、較簡單之週邊電路、較低耗電、較高操作效率等眾多優點。
在此，第5圖係顯示了記憶胞單元100之一上視圖，而第4圖則顯示了沿第5圖內4-4線段之剖面情形，繪示了記憶胞單元300之部分。
請同時參照第4圖與第5圖，記憶胞單元300主要包括位於一半導體基板302之一區域C內之一NMOS電晶體304以及位於半導體基板302之一區域D內之一控制閘306。如第5圖所示，NMOS電晶體304係設置於區域C內之半導體基板302之一部上，而控制閘306係設置於區域D內之半導體基板302之一部內。於區域C與區域D之間則具有一間距P2(見於第4圖)。
於本實施例中，半導體基板302係為一絕緣層上覆半導體基板(semiconductor on insulator substrate，SOI substrate)，其包括了一半導體層360、位於半導體層360上之絕緣層362以及位於絕緣層362上之另一半導體層364。在此，絕緣層362例如為一氧化物層，而半導體層364可為一P型半導體層，例如為一P型摻雜之磊晶矽層。而NMOS電晶體304係設置於形成於半導體層364內之一P型井區310之上，而P型井區310之區域係由一溝槽隔離物(trench isolation)312所定義而成，此溝槽隔離物312環繞地形成於半導體層364之一部表面上並穿透半導體層364之頂面至底面。溝槽隔離物312的形成係藉由蝕刻半導體基板302之半導體層364以形成部份露出絕緣層362之一溝槽(未顯示)，接著於溝槽內填入如氧化物之絕緣材料而形成。因此溝槽隔離物之底部可實體接觸半導體基板302內之絕緣層362，進而於半導體層364內定義出P型井區310。
此外，於P型井區310內之半導體層364上更形成有另一場氧化物314，而場氧化物314係環繞地形成於P型井區310內之半導體層364之一部表面上，以於P型井區310內定義出用於設置NMOS電晶體304之區域。而介於場氧化物314與場氧化物312之間則形成有一P+摻雜區319。於本實施例中，P型井區310之P型摻雜濃度係高於半導體層364內之P型摻雜濃度，而P+摻雜區319之P型摻雜濃度係高於P型井區310之P型摻雜濃度。P型井區310與P+摻雜區319係由摻雜如硼之P型摻質於半導體層364內而形成。
在此，設置於P型井區310上之NMOS電晶體304則包括設置於P型井區310內之一部上之一閘介電層316與一多晶矽層318，以及設置於多晶矽層318與閘介電層316對稱側之P型井區310內之一對N+摻雜區320a與320b，其分別為NMOS電晶體304之一源極區與一汲極區，而位於閘介電層316下方介於N+摻雜區320a與320b間之P型井區110之則做為NMOS電晶體304之通道。於記憶胞單元300操作時，NMOS電晶體304係做為一記憶胞之用，而多晶矽層318係做為一浮置閘之用，而閘介電層316係為一隧穿氧化物層之用。而於記憶胞單元300的程式化(program)操作中，主要採用熱電子注入或福樂-諾漢隧穿(FN tunneling)等效應而施行。另外，而於記憶胞單元300的抹除化(erase)操作中，則主要採用福樂-諾漢隧穿(FN tunneling)效應而施行記憶胞單元300。
再者，記憶胞單元300之控制閘306係由形成於區域D內之半導體層364內一N型井區322所構成，而N型井區312之區域係由位於區域D內一場氧化物(field oxide)330所定義而成，而場氧化物330係環繞地形成於區域D內之半導體層364之一部表面上，進而定義出N型井區322。
如第5圖所示，位於區域C內之NMOS電晶體304的閘介電層316與多晶矽層318的設置可更延伸至區域D內之半導體基板302之上(見於第5圖中)並部分覆蓋N型井區322，而於區域D內未為NMOS電晶體304的延伸閘介電層316與多晶矽層318所覆蓋之N型井區322內則可更形成有一N+摻雜區324。此外，由於區域C內溝槽隔離物312的設置，區域C與區域D之間的一間距P2可更少於如第2圖所示之區域A與區域B之間的間距P1。因此，記憶胞單元300相較於前述記憶胞單元100消耗了較少之半導體基板302之表面積，因而有利於記憶胞單元300的尺寸微縮。
請參照第6圖配合下述表二，以顯示了如第4-5圖所示之記憶胞單元300的多種操作情形。於記憶胞單元300之程式化(program)、抹除(erase)與讀取(read)等多種操作中，可藉由後續形成之接觸物(未顯示)及內連線路(未顯示)的設置而分別於P+摻雜區319、N摻雜區320a與320b(分別做為源極區與汲極區之用)、以及N+摻雜區324之間施加適當電壓，以於其間形成適當之偏壓情形。於操作中施加於N+摻雜區324之電壓係標示為VCG 、施加於區域A內之源極區(即N摻雜區320a)之電壓係標示為VS 、施加於區域A內之源極區(即N摻雜區320b)之電壓係標示為VD 、及施加於區域A內之P+摻雜區319之電壓係標示為VPW ，下述表二則顯示了於操作時之可能電壓值，其中”浮置”係代表不施以任何電壓，而”接地”則代表耦接於一接地電壓，而”Vcc”則代表了電路之供電電壓，其可依實際設計而做調整：
如表二之操作情形所示，於程式化記憶胞單元300時，則存在有兩種可能操作情形，其中程式化(1)係採用熱電子注入效應進行程式化操作，而程式化(2)係採用福樂-諾漢隧穿(FN tunneling)效應進行程式化操作。在此，藉由區域C內溝槽隔離物312的設置，因此當採用福樂-諾漢隧穿(FN tunneling)效應完成記憶胞單元300之抹除時，於P+摻雜區319處施加之電壓(即VPW )並不會受到前述之偏壓擊穿效應的限制而可施加如大於12~14V之一較高電壓值。
此外，上述多項操作中於不同節點處所施加之電壓具有皆為如正電壓之相同極性(polarity)，因此可使此些節點耦接於同一極性之電荷幫浦電路(charge pump circuit，係於後續製程中形成，在此未顯示)。基於記憶胞單元300的操作中僅需要單一極性之電荷幫浦電路，因此可更簡化記憶胞單元300之相關週邊電路設計的應用。
再者，由於上述記憶胞單元300的程式化與抹除等操作可選擇性地藉由福樂-諾漢隧穿(FN tunneling)效應所達成，因此可較採用熱電子注入與熱電洞注入等效應所達成之程式化與抹除等操作具有較低之操作電流，如此可使得記憶胞單元300的操作耗能較低，因而有利於記憶胞單元300操作效能的提升。
綜上所述，於一實施例中，本發明提供了一種單層多晶矽可電抹除可程式唯讀記憶裝置，其具有更為微縮尺寸、較低耗電、與較簡單週邊電路等優點，而上述單層多晶矽可電抹除可程式唯讀記憶裝置包括：一絕緣層上覆矽基板(例如第4圖內之半導體基板302)，包括位於一絕緣層上(例如第4圖內之絕緣層362)之一P型半導體層(例如第4圖內之半導體層364)：一P型井區(例如第4圖內之半導體基板310)，位於該P型半導體層之一部內；一溝槽隔離物(例如第4圖內之溝槽隔離物312)，位於該P型半導體層內且環繞該P型井區；一NMOS電晶體(例如第4圖內之NMOS電晶體304)，位於該P型井區內之該P型半導體層之一部上，以做為一浮置電晶體：一P+摻雜區(例如第4圖內之P+摻雜區319)，位於該P型井區內之該P型半導體層之另一部上；以及一控制閘(例如第4圖內之N型井區322)，形成該P型半導體層之另一部內並鄰近該溝槽隔離物。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此項技藝者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、300．．．記憶胞單元
102、302．．．半導體基板
104、304．．．NMOS電晶體
106、306．．．控制閘
110、310．．．P型井區
112、114、314．．．場氧化物
116、316．．．閘介電層
118、318．．．多晶矽層
119、319．．．P+摻雜區
120a、120b、320a、320b．．．N+摻雜區
122、322．．．N型井區
124、324．．．N+摻雜區
130、330．．．場氧化物
312．．．溝槽隔離物
360．．．半導體層
362．．．絕緣層
364．．．半導體層
A、B、C、D．．．區域
P1．．．區域A與B間之間距
P2．．．區域C與D間之間距
VPW ．．．施加於P+摻雜區119/319之電壓
VS ．．．施加於源極區之電壓
VD ．．．施加於汲極區之電壓
VCG ．．．施加於N+摻雜區124/324之電壓
第1圖顯示了依據本發明之一實施例之一種單層多晶矽可電抹除可程式唯讀記憶體裝置內之一記憶胞單元之上視情形；
第2圖顯示了沿第1圖內1-1線段之剖面情形；
第3圖為一示意圖，顯示了如第1-2圖所示之記憶胞單元100之操作情形；
第4圖顯示了依據本發明之另一實施例之一種單層多晶矽可電抹除可程式唯讀記憶體裝置內之一記憶胞單元之上視情形；
第5圖顯示了沿第3圖內3-3線段之剖面情形；以及
第6圖為一示意圖，顯示了如第4-5圖所示之記憶胞單元300之操作情形。
302．．．半導體基板
304．．．NMOS電晶體
306．．．控制閘
310．．．P型井區
312．．．溝槽隔離物
314．．．場氧化物
316．．．閘介電層
318．．．多晶矽層
319．．．P+摻雜區
320a、320b．．．N+摻雜區
322．．．N型井區
324．．．N型井區
330．．．場氧化物
360．．．半導體層
362．．．絕緣層
C、D．．．區域

Claims (16)

  1. 一種單層多晶矽可電抹除可程式唯讀記憶體裝置，包括：一絕緣層上覆半導體基板，包括位於一絕緣層上之一P型半導體層：一P型井區，位於該P型半導體層之一部內；一溝槽隔離物，位於該P型半導體層內且環繞該P型井區；一NMOS電晶體，位於該P型井區內之該P型半導體層之一部上；一P+摻雜區，位於該P型井區內之該P型半導體層之另一部上；以及一控制閘，形成該P型半導體層之另一部內並鄰近該溝槽隔離物，其中該控制閘並未實體接觸該溝槽隔離物。
  2. 如申請專利範圍第1項所述之單層多晶矽可電抹除可程式唯讀記憶體裝置，其中該絕緣層上覆矽基板更包含一半導體層，而該絕緣層與該P型半導體層係係序設置於該半導體之上。
  3. 如申請專利範圍第1項所述之單層多晶矽可電抹除可程式唯讀記憶體裝置，其中該溝槽隔離物係環繞該P型井區，且該溝槽隔離物之一底面係實體接觸該絕緣層。
  4. 如申請專利範圍第1項所述之單層多晶矽可電抹除可程式唯讀記憶體裝置，更包括一局部氧化物，位於該P型井區內之該P型半導體層之一部上，以環繞該NMOS電晶體並隔離該P+摻雜區與該NMOS電晶體。
  5. 如申請專利範圍第4項所述之單層多晶矽可電抹除可程式唯讀記憶體裝置，其中該P+摻雜區係環繞該局部氧化物而設置。
  6. 如申請專利範圍第4項所述之單層多晶矽可電抹除可程式唯讀記憶體裝置，其中該NMOS電晶體包括：一閘氧化物層，位於該P型井區內之該P型半導體層之一部上；一多晶矽層，位於該閘氧化物層之上；以及一N+摻雜區，對應地設置於該多晶矽層兩側之該P型半導體層內。
  7. 如申請專利範圍第6項所述之單層多晶矽可電抹除可程式唯讀記憶體裝置，其中該N型電晶體之該閘氧化物層與該多晶矽層更延伸至該控制閘之一部之上。
  8. 如申請專利範圍第1項所述之單層多晶矽可電抹除可程式唯讀記憶體裝置，其中該控制閘為形成該P型半導體層之另一部內之一N型井區。
  9. 如申請專利範圍第8項所述之單層多晶矽可電抹除可程式唯讀記憶體裝置，更包括一N+摻雜區，位於該N型井區內。
  10. 如申請專利範圍第9項所述之單層多晶矽可電抹除可程式唯讀記憶體裝置，更包括一局部氧化物，位於該P型井區內之該P型半導體層之另一部上，環繞該N+摻雜區與該N型井區。
  11. 如申請專利範圍第1項所述之單層多晶矽可電抹除可程式唯讀記憶體裝置，其中係施加一第一正電壓於該 控制閘、施加一第二正電壓於該NMOS電晶體之一汲極並接地該NMOS電晶體之一源極與該P型井區以程式化該單層多晶矽可電抹除程式唯讀記憶體裝置。
  12. 如申請專利範圍第11項所述之單層多晶矽可電抹除可程式唯讀記憶體裝置，其中該第一正電壓約介於6~7V，而該第二正電壓約介於6~7V，而該程式化係藉由熱電子注入效應所達成。
  13. 如申請專利範圍第1項所述之單層多晶矽可電抹除可程式唯讀記憶體裝置，其中係施加一正電壓於該控制閘、浮置該NMOS電晶體之一汲極以及接地該NMOS電晶體之一源極與該P型井區以程式化該單層多晶矽可電抹除程式唯讀記憶體裝置。
  14. 如申請專利範圍第13項所述之單層多晶矽可電抹除可程式唯讀記憶體裝置，其中該正電壓約介於12~14V，而該程式化係藉由福樂-諾漢隧穿效應所達成。
  15. 如申請專利範圍第1項所述之單層多晶矽可電抹除可程式唯讀記憶體裝置，其中係施加一第一正電壓於該P型井區、施加一第一正電壓於該NMOS電晶體之一源極、浮置該NMOS電晶體之一汲極以及接地該控制閘以抹除該單層多晶矽可電抹除程式唯讀記憶體裝置。
  16. 如申請專利範圍第15項所述之單層多晶矽可電抹除可程式唯讀記憶體裝置，其中該第一正電壓約介於12~14V，而該第二正電壓約介於12~14V，而該抹除係藉由藉由福樂-諾漢隧穿效應所達成。
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