TWI690061B

TWI690061B - 單閘極多次寫入非揮發性記憶體及其操作方法

Info

Publication number: TWI690061B
Application number: TW108111635A
Authority: TW
Inventors: 林信章; 駱瑋彤; 黃文謙
Original assignee: 億而得微電子股份有限公司
Priority date: 2019-04-02
Filing date: 2019-04-02
Publication date: 2020-04-01
Also published as: TW202038438A

Abstract

一種單閘極多次寫入非揮發性記憶體及其操作方法，此非揮發性記憶體為單浮接閘極，其是在半導體基底上設置電晶體及電容結構，電晶體於導電閘極兩側的半導體基底內具有二離子摻雜區作為源極和汲極，其中源極和汲極的寬度設計成不同，可利用汲極的邊緣作為電容，藉以控制浮動閘極；本發明於寫入時可以使用最少的控制電壓種類及最少的元件，能夠大幅縮短控制線路的長度，達到縮小整體面積的效果，而減少非揮發性記憶體的生產成本。

Description

單閘極多次寫入非揮發性記憶體及其操作方法

本發明係有關一種單閘極多次寫入非揮發性記憶體（Non-Volatile Memory），特別是關於一種利用汲極邊緣當作電容來控制浮動閘極之單閘極多次寫入非揮發性記憶體及其操作方法。

按，互補式金屬氧化半導體（Complementary Metal Oxide Semiconductor，CMOS）製程技術已成為特殊應用積體電路（application specific integrated circuit，ASIC）之常用製造方法。在電腦資訊產品發達的今天，電子式可清除程式化唯讀記憶體（Electrically Erasable Programmable Read Only Memory，EEPROM）由於具備有電性編寫和抹除資料之非揮發性記憶體功能，且在電源關掉後資料不會消失，所以被廣泛使用於電子產品上。

非揮發性記憶體係為可程式化的，其係用以儲存電荷以改變記憶體之電晶體的閘極電壓，或不儲存電荷以留下原記憶體之電晶體的閘極電壓。抹除操作則是將儲存在非揮發性記憶體中之所有電荷移除，使得所有非揮發性記憶體回到原記憶體之電晶體之閘極電壓。在習知單閘極非揮發性記憶體之結構中，控制電壓種類多、記憶元件多，因此非揮發記憶體面積較大，造成成本的增加。

有鑑於此，本發明遂針對上述先前技術之缺失，特別提出一種單閘極多次寫入非揮發性記憶體及其操作方法，以大幅縮減單閘極非揮發性記憶體面積，及提昇單閘極非揮發性記憶體的產品價值。

本發明的主要目的在於提供一種單閘極多次寫入非揮發性記憶體及其操作方法，該非揮發性記憶體中的源極和汲極設計成不同寬度，以利用汲極的邊緣作為電容來控制浮動閘極，於寫入時可以最少的控制電壓種類及最少的元件，達到縮小整體面積的效果。相較於一般可寫入單閘極之非揮發性記憶體因為控制複雜造成成本提高，本發明因為操作簡單元件最少，大幅減少控制線路，可大幅減少非揮發性記憶體的成本。

因此，為達上述目的，本發明所揭露之一種單閘極多次寫入非揮發性記憶體，此單閘極多次寫入非揮發性記憶體包括P型半導體基底、電晶體和電容結構；其中，電晶體與電容結構設置於P型半導體基底，電晶體是由第一導電閘極堆疊在第一介電層表面，第一介電層位於P型半導體基底上，且有二高度導電之離子摻雜區位於第一導電閘極與第一介電層二側的P型半導體基底內來形成源極及汲極，且源極和汲極具有不同寬度；電容結構是利用汲極的邊緣作為電容，藉以控制浮動閘極，且汲極與浮動閘極中間包含有輕摻雜區，輕摻雜區與離子摻雜區具有同型之離子，並形成非揮發性記憶體之單浮接閘極。

本發明中，半導體基底為P型半導體基板或是具有P型井的半導體基板，電晶體結構為N型電晶體，輕摻雜區與離子摻雜區為N型離子摻雜區。

另外，本發明所揭露之單閘極多次寫入非揮發性記憶體的操作方法，可對於上述由P型半導體基底、電晶體與電容結構所構成之單閘極多次寫入非揮發性記憶體，藉由於P型半導體基底、源極與汲極上分別施加基底電壓V _sub、源極電壓V _s、汲極電壓V _d，進行寫入或抹除過程。其中，於寫入時，滿足V _sub為接地（= 0），V _d= V _s=高壓（HV）；或V _d= 高壓（HV），且 V _s= 中壓（MV）或低壓（LV）；或V _d= 中壓（MV），V _s= 低壓（LV）或接地（0）。於抹除時，滿足V _sub為接地（0），V _d=高壓（HV），V _s= 浮接；或V _d=高壓（HV），V _s為接地（= 0）；或V _s= 高壓（HV），且V _d= 接地（0）；或V _s= 高壓（HV），且V _d= 浮接。

底下藉由具體實施例配合所附的圖式詳加說明，當更容易瞭解本發明之目的、技術內容、特點及其所達成之功效。

請參照第1圖，為本發明之一個實施例的單閘極多次寫入非揮發性記憶體結構的剖視圖。

單閘極多次寫入非揮發性記憶體100包括P型半導體基板130，亦可為具有P型井的半導體基板，在此是以P型半導體基板130為例，NMOS電晶體（NMOSFET）110及N型電容結構120設於P型半導體基底130中；NMOS電晶體110包含第一介電層111位於P型半導體基底130表面上，第一導電閘極112疊設於第一介電層111上方，以及二離子摻雜區位於P型半導體基底130內，分別作為其源極113及汲極114，在源極113和汲極114間形成通道115，且源極113及汲極114具有不同寬度；N型電容結構120利用汲極114的邊緣作為電容來控制一浮動閘極，並形成非揮發性記憶體100之一單浮接閘極（floating gate）。具體來說，汲極114邊緣是在浮動閘極中間區域。其中，汲極114與浮動閘極中間包含有輕摻雜區116，離子摻雜區與輕摻雜區係為N型離子摻雜區。

本發明中，所謂源極113和汲極114的寬度是指其沿著一橫軸方向（即，由源極113往汲極114的平行方向）的邊長，如第1圖所示，本實施例之汲極114的寬度W _d大於源極113的寬度W _s。另外，源極113和汲極114的長度也可為不同，如第2圖所示，本實施例之一個態樣是將汲極114的離子摻雜區之長度L _d設計成大於源極113的離子摻雜區之長度L _s；另外，如第3圖所示，本實施例之另一個態樣是將汲極114的離子摻雜區之長度L _d設計成大於源極113的離子摻雜區之長度L _s，且其兩相對側邊呈現有夾角。

此單閘極多次寫入非揮發性記憶體100設有三個端點，其示意圖如第4圖所示，此三個端點分別為源極、汲極以及基底連接結構，並於P型半導體基底130、源極113及汲極114上分別施加基底電壓V _sub、源極電壓V _s及汲極電壓V _d。此單閘極多次寫入非揮發性記憶體100之操作電壓過程的條件如下：寫入時： a. V _sub= 接地（0）。 b. V _d= V _s= 高壓（HV）；或 V _d= 高壓（HV），且 V _s= 中壓（MV）或低壓（LV）；或 V _d= 中壓（MV），且 V _s= 低壓（LV）或接地（0）。抹除時： a. V _sub=接地（0）。 b. V _d= 高壓（HV），且V _s= 接地（0）；或 V _d=高壓（HV），且V _s= 浮接；或 V _s= 高壓（HV），且V _d= 接地（0）；或 V _s= 高壓（HV），且V _d= 浮接。

進一步地，具體說明上述偏壓條件中所提出之「高壓」、「中壓」及「低壓」的範圍，其中，「高壓」是指汲極對源極的崩潰電壓-電晶體的臨界電壓V _t；「中壓」是指汲極對源極的崩潰電壓*1/2；且「低壓」是指汲極對源極的崩潰電壓*1/4。

上述第1圖之結構是在P型矽晶圓上製造而得，由標準隔離模組製程來完成基本之隔離結構之後，一個NMOS電晶體之通道是藉由離子佈植來形成，在成長第一導電閘極之介電層之後，接著，沉積形成多晶矽，且以微影蝕刻進行圖案化將多晶矽形成單浮接閘極；然後，進行離子佈植，以形成NMOS電晶體的汲極和源極等電極。在金屬化之後，便完成許多單閘極多次寫入非揮發性記憶體結構之製作。

綜上所述，根據本發明所揭露的單閘極多次寫入非揮發性記憶體及其操作方法，相較於一般可寫入單閘極之非揮發性記憶體，其控制複雜、成本較高，本發明於寫入時可以最少的控制電壓及最少的元件，可使得非揮發性記憶體的面積得以大幅減少，並可縮短控制線路的長度，而達到大幅降低生產成本的目的。

以上所述係藉由實施例說明本發明之特點，其目的在使熟習該技術者能暸解本發明之內容並據以實施，而非限定本發明之專利範圍，故，凡其他未脫離本發明所揭示之精神所完成之等效修飾或修改，仍應包含在以下所述之申請專利範圍中。

100:單閘極多次寫入非揮發性記憶體

110:NMOS電晶體

111:第一介電層

112:第一導電閘極

113:源極

114:汲極

115:通道

116:輕摻雜區

120:N型電容結構

130:P型半導體基底

L_d:長度

L_s:長度

V_d:汲極電壓

V_s:源極電壓

V_sub:基底電壓

W_d:寬度

W_s:寬度

第1圖為本發明之一個實施例的單閘極多次寫入非揮發性記憶體結構之剖視圖。第2圖為本發明之一個實施例中具有不同寬度之源極和汲極之一種佈局結構。第3圖為本發明之一個實施例中具有不同寬度之源極和汲極之另一種佈局結構。第4圖為本發明之一個實施例之設有三個端點之結構示意圖。