CN103426881B - 一种bcd集成器件及其制造方法 - Google Patents
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Abstract
本发明涉及半导体集成电路制造领域，特别涉及一种BCD集成器件及其制造方法，用以解决现有技术中由于制作掩埋层和外延层的工艺成本很高，从而使其应用范围受到限制的问题。本发明实施例的方法包括：衬底、超高压nLDMOS、高压PMOS和低压NPN，其中超高压nLDMOS、高压PMOS和低压NPN位于衬底中。由于超高压nLDMOS、高压PMOS和低压NPN直接制作在衬底中的，不需要传统工艺中的外延层，从而降低了制造成本，提高了性价比，扩大了其应用范围，弥补了现有技术的不足。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种BCD集成器件及其制造方法。
背景技术
BCD(双极型晶体三极管-互补金属氧化物半导体场效应晶体管-双扩散金属氧化物半导体场效应晶体管，Bipolar-CMOS-DMOS)是一种在单芯片上集成双极型晶体三极管、CMOS(ComplementaryMetalOxideSemiconductor，互补金属氧化物半导体)和DMOS(Double-diffusedMOSFET，双扩散金属氧化物半导体场效应晶体管)的集成电路技术，BCD综合了双极器件高跨导、强负载驱动能力、CMOS集成度高、低功耗的优点。更为重要的是，它集成了DMOS功率器件，DMOS可以在开关模式下工作，功耗极低，不需要昂贵的封装和冷却系统就可以将大功率传递给负载。
BCD中的DMOS可以是VDMOS(VerticalDouble-diffusedMOSFET，纵向双扩散金属氧化物半导体场效应晶体管)也可以是LDMOS(LateralDouble-diffusedMOSFET，横向双扩散金属氧化物半导体场效应晶体管)，由于LDMOS比VDMOS更容易与CMOS工艺兼容，而且N型LDMOS比P型LDMOS的电流能力更大，所以，集成N型LDMOS(即nLDMOS)的BCD成为业界BCD技术中的主流，BCD芯片的最高工作电压等于其中集成的nLDMOS的最高工作电压。
目前，高压或超高压BCD技术中，外延层的作用主要在于实现掩埋层的制作，然后再采用掩埋层实现特定的功能，但由于制作掩埋层和外延层的工艺成本很高，所以其应用范围受到了限制。
发明内容
本发明实施例提供一种BCD集成器件及其制造方法，用以解决现有技术中存在的由于制作掩埋层和外延层的工艺成本很高，从而限制了其应用范围的问题。
本发明实施例提供一种双极型晶体三极管-互补金属氧化物半导体场效应晶体管-双扩散金属氧化物半导体场效应晶体管BCD集成器件，包括衬底，还包括超高压nLDMOS、高压PMOS(P-type-Metal-Oxide-Semiconductor，P型金属氧化物半导体场效应晶体管)和低压NPN(N型双极型晶体三极管)；
其中，超高压nLDMOS、高压PMOS和低压NPN位于衬底中。
较佳地，衬底为电阻率为50～200欧姆·厘米的P型单晶衬底，可以提高超高压nLDMOS的漏端与衬底之间的击穿电压。
实施中，超高压nLDMOS的漏极N+掺杂区位于第一N阱中，超高压nLDMOS的源极N+掺杂区位于第二N阱中，且第一N阱位于第一深N阱中，超高压nLDMOS的体区为第一P阱，且第一P阱位于第二N阱和第一深N阱之间。
其中，第一深N阱的结深为第一N阱的结深的1.5倍～2.5倍，且为第二N阱的结深的1.5倍～2.5倍，且为第一P阱的结深的1.5倍～2.5倍。。
实施中，高压PMOS的漏极P+掺杂区位于第二P阱中，高压PMOS的源极P+掺杂区位于第三N阱中，且第二P阱和第三N阱位于第二深N阱中。
其中，第二深N阱的结深为第二P阱的结深的1.5倍～2.5倍，且为第三N阱的结深的1.5倍～2.5倍。
实施中，低压NPN的发射极N+掺杂区位于第三P阱中，低压NPN的集电区为第三深N阱，第三P阱位于第三深N阱中，集电区通过位于第三深N阱中的第四N阱以及位于第四N阱中的N+掺杂区从低压NPN的表面引出。
其中，第三深N阱的结深为第三P阱的结深的1.5倍～2.5倍，且为第四N阱的结深的1.5倍～2.5倍。
较佳地，低压NMOS(N-type-Metal-Oxide-Semiconductor，N型金属氧化物半导体场效应晶体管)和低压PMOS的栅氧化层为薄栅氧，高压NMOS和高压PMOS的栅氧化层为薄栅氧或厚栅氧，超高压nLDMOS的栅氧化层为厚栅氧。
本发明实施例提供的一种双极型晶体三极管-互补金属氧化物半导体场效应晶体管-双扩散金属氧化物半导体场效应晶体管BCD集成器件的制造方法，该方法包括：
在P型单晶衬底中形成超高压nLDMOS、高压PMOS(P-type-Metal-Oxide-Semiconductor，P型金属氧化物半导体场效应晶体管)和低压NPN(N型双极型晶体三极管)。
较佳地，在P型单晶衬底中形成超高压nLDMOS、高压PMOS和低压NPN包括：
在P型单晶衬底中形成第一深N阱、第二深N阱和第三深N阱；
在第一深N阱中形成第一N阱，以及在第一深N阱之外形成第二N阱，在第一深N阱之外形成位于第一深N阱和第二N阱之间的第一P阱；在第二深N阱中形成第二P阱和第三N阱；在第三深N阱中形成第三P阱和第四N阱；
在衬底表面的部分区域形成场氧化层，在未被场氧化层覆盖的衬底表面区域形成栅氧化层；
在超高压nLDMOS的栅氧化层和场氧化层表面的部分区域以及高压PMOS的栅氧化层和场氧化层表面的部分区域形成多晶硅栅；
在第一N阱中形成超高压nLDMOS的漏极的N+掺杂区，以及在第二N阱中形成超高压nLDMOS的源极的N+掺杂区，在第二P阱中形成高压PMOS的漏极的P+掺杂区，以及在第三N阱中形成高压PMOS的源极的P+掺杂区，以及在第三P阱中形成低压NPN的发射极的N+掺杂区和低压NPN的基极的P+掺杂区，以及在第四N阱中形成低压NPN的集电极的N+掺杂区。
在本发明实施例中，由于超高压nLDMOS、高压PMOS和低压NPN位于衬底中，不需要外延层，从而降低了制造成本，扩大了其应用范围。
附图说明
图1为本发明实施例BCD集成器件的结构示意图；
图2～图6为本发明实施例制作BCD集成器件的过程示意图；
图7为本发明实施例制作BCD集成器件的方法流程示意图。
具体实施方式
本发明实施例介绍的BCD集成器件采用非外延工艺，在P型单晶衬底中形成超高压nLDMOS、高压PMOS和低压NPN。由于超高压nLDMOS、高压PMOS和低压NPN直接制作在衬底中的，不需要传统工艺中的外延层，从而降低了制造成本，提高了性价比，扩大了其应用范围，弥补了现有技术的不足。
下面结合说明书附图对本发明实施例作进一步详细描述。
实施中，为了降低制造成本，可以采用非外延工艺，把器件制作在衬底中；在本发明实施例中，超高压nLDMOS、高压PMOS和低压NPN位于衬底中，其中，衬底是电阻率为50～200欧姆·厘米的P型单晶衬底，可以提高超高压nLDMOS的漏端与衬底之间的击穿电压。
本发明实施例的BCD集成器件中的超高压nLDMOS的漏极N+掺杂区位于第一N阱中，超高压nLDMOS的源极N+掺杂区位于第二N阱中，且第一N阱位于第一深N阱中，超高压nLDMOS的体区为第一P阱，且第一P阱位于第二N阱和第一深N阱之间。
实施中，将超高压nLDMOS的第一深N阱和位于第一深N阱中的第一N阱作为漏端N+掺杂区的漂移区，以及采用多晶硅栅向漏端延伸来降低表面电场，即当超高压nLDMOS反向工作时，第一深N阱在垂直方向会发生耗尽从而降低表面电场。
较佳地，第一N阱的掺杂浓度是第一深N阱掺杂浓度的2～20倍。
实施中，将超高压nLDMOS的第二N阱作为源端N+掺杂区的漂移区。
较佳地，采用多晶硅栅向源端延伸来降低表面电场。
其中，超高压nLDMOS的源端-第一P阱反向击穿电压可以达到50伏以上。
实施中，超高压nLDMOS的多晶硅栅的一部分位于栅氧化层上，一部分位于场氧化层上并且向源端和漏端延伸，向源端延伸的多晶硅栅与源端(N+)间隔一定距离，向漏端延伸的多晶硅栅与漏端(N+)间隔一定距离；较佳地，超高压nLDMOS的栅氧化层为厚栅氧。
其中，第一深N阱的结深是第一N阱和第二N阱和第一P阱的结深的1.5倍～2.5倍，即第一深N阱的结深是第一N阱和第二N阱和第一P阱中的每一个阱的结深的1.5倍～2.5倍；较佳地，第一深N阱的结深为第一N阱和第二N阱和第一P阱的结深的2倍。
在具体实施中，超高压nLDMOS在金属布线工艺中，可以采用金属场板技术进一步降低nLDMOS的表面电场或者也可以采用P-top环电场降低技术来降低nLDMOS的表面电场，即在漏端漂移区表面制作P-top场降环，但第二种技术相比第一种技术会增加制造成本。
较佳地，超高压nLDMOS的源-漏反向击穿电压可以达到900伏以上，因而可在800伏以下电压工作。
实施中，将超高压nLDMOS制作在衬底中，不需要制作外延层，从而降低了成本，提高了性价比。
由于本发明实施例将超高压nLDMOS的第一深N阱和位于第一深N阱中的第一N阱作为漏端N+掺杂区的漂移区，提高了超高压nLDMOS的工作电压，并且由于BCD芯片的最高工作电压等于集成的nLDMOS的最高工作电压，还提高了BCD芯片的耐压能力。
较佳地，第一N阱、第二N阱和第一深N阱的制造工艺与CMOS工艺是完全兼容的。而且，超高压nLDMOS采用第一P阱作为体区，不需要传统方法中的多晶硅栅自对准P型体区，具有与CMOS工艺更容易兼容的优点。
本发明实施例的BCD集成器件中的高压PMOS的漏极P+掺杂区位于第二P阱中，高压PMOS的源极P+掺杂区位于第三N阱中，且第二P阱和第三N阱位于第二深N阱中。
现有技术中，通常用外延层来实现N型掩埋层的制作，再用N型掩埋层实现第二P阱与P型衬底之间的隔离，而本发明实施例，把高压PMOS直接制作在第二深N阱中，采用第二深N阱实现第二P阱与P型衬底之间的隔离，因而不需要外延层，从而降低了成本。
本发明实施例的高压PMOS可以为非对称结构，也可以为对称结构。
其中，第二深N阱的结深为第二P阱和第三N阱的结深的1.5倍～2.5倍，即第二深N阱的结深是第二P阱和第三N阱中的每一个阱的结深的1.5倍～2.5倍；较佳地，第二深N阱的结深为第二P阱和第三N阱的结深的2倍。
实施中，高压PMOS的多晶硅栅的一部分位于栅氧化层上、一部分位于场氧化层上，向漏端延伸并且与漏端(P+)间隔一定距离，用来降低表面电场。
较佳地，高压PMOS的源-漏反向击穿电压可以达到50伏以上，因而可在40伏以下电压工作。
较佳地，高压PMOS的栅氧化层可以为厚栅氧，也可以为薄栅氧。
本发明实施例的BCD集成器件中采用第二深N阱实现第二P阱与P型衬底之间的隔离；其中，P型衬底的电阻率为50～200欧姆·厘米。
本发明实施例的BCD集成器件中的低压NPN的发射极N+掺杂区位于第三P阱中，低压NPN的集电区为第三深N阱，第三P阱位于第三深N阱中，集电区通过位于第三深N阱中的第四N阱以及位于第四N阱中的N+掺杂区从低压NPN的表面引出。
较佳地，本发明实施例的第三深N阱为集电区，并采用第四N阱和第四N阱中的N+掺杂区将集电区引出。
其中，本发明实施例的第三深N阱为NPN三极管的集电极。
现有技术中，通常用外延层来实现N型掩埋层的制作，再用N型掩埋层制作NPN三极管的集电极；而本发明实施例，把低压NPN直接制作在衬底中，第三深N阱为集电区，并采用第四N阱和第四N阱中的N+掺杂区将集电区引出，因而不需要传统方法中的掩埋层和外延层，从而简化了工艺流程和降低了成本。
较佳地，低压NPN的性能较高，电流放大系数可以达到50以上，并且集电区-发射区反向击穿电压可以达到12伏以上，因而可在6伏以下电压工作。
其中，第三深N阱的结深为第三P阱和第四N阱的结深的1.5倍～2.5倍，即第三深N阱的结深为第三P阱和第四N阱中的每一个阱的结深的1.5倍～2.5倍；较佳地，第三深N阱的结深为第三P阱和第四N阱的结深的2倍。
其中，第一深N阱与有源区部分区域重叠，第二N阱与有源区部分区域重叠，第二P阱与有源区部分区域重叠。有源区是没有场氧化层覆盖的区域，是半导体器件的主要工作区。
较佳地，本发明实施例的高阻值多晶电阻、低阻值多晶电阻与多晶硅栅为同一层多晶硅，从而降低制造成本。其中，低阻值多晶电阻可以采用与多晶硅栅相同的掺杂，进一步降低制造成本。
高阻值多晶电阻的掺杂浓度比多晶硅栅小很多，按照其应用要求，高阻值多晶电阻的方块电阻可以在150～6000欧姆/方块范围内调节。
如图1所示，高压NMOS的漏端N+掺杂区被漂移区包围，并且漂移区与有源区部分区域重叠。
高压NMOS的多晶硅栅的一部分位于栅氧化层上、一部分位于场氧化层上，并且向漏端延伸，而且与漏端(N+)间隔一定距离，用来降低表面电场。
较佳地，其源-漏反向击穿电压可以达到50伏以上，因而可在40伏以下电压工作。
较佳地，高压NMOS的栅氧化层可以为厚栅氧，也可以为薄栅氧；高压NMOS可以直接制作在衬底中，也可以制作在深N阱中；高压NMOS可以为非对称结构，也可以为对称结构；由于，可以集成的器件结构类型比较多，因而可满足多样化的应用需求。
本发明实施例的非外延BCD集成器件中由于集成了高压CMOS，因而不需要外置高压CMOS来满足特别应用场合的要求，从而降低了成本，提高了系统的性能。
如图1所示，本发明实施例的BCD集成器件还包括低压CMOS：
低压CMOS(低压NMOS、低压PMOS)为常规的MOS结构，其栅氧化层为薄栅氧。
较佳地，低压NMOS和低压PMOS可以直接制作在衬底中，也可以制作在深N阱中。
较佳地，低压CMOS的源-漏反向击穿电压可以达到9伏以上，因而可在6伏以下电压工作。
在具体实施中，当低压CMOS的沟道长度小于或等于1微米时，一般都需要制作轻掺杂漏区(LDD)。
较佳地，低压CMOS和高压CMOS，包含多种不同的器件结构可供芯片设计者自由选择，可满足多样化的应用需求。
如图1所示，非外延BCD集成器件还包括齐纳二极管：
齐纳二极管的阳极为轻掺杂的P-区，阴极为N+掺杂区，并且阴极被阳极包围，可以采用P+掺杂区将阳极引出。
在具体实施中，按照其应用要求，齐纳二极管的反向击穿电压可以在5.0～7.0伏范围内自由调节。
以图1进行的介绍只是一个例子，具体实施中，在图1的P型衬底中制作的各器件类型、数量与各器件之间的连接关系可以根据需要而改变。
本发明实施例制作BCD集成器件的方法包括：
在P型单晶衬底中形成超高压nLDMOS、高压PMOS和低压NPN。
首先，在P型单晶衬底中形成第一深N阱、第二深N阱和第三深N阱；
其次，在第一深N阱中形成第一N阱，以及在第一深N阱之外形成第二N阱，在第一深N阱之外形成位于第一深N阱和第二N阱之间的第一P阱；在第二深N阱中形成第二P阱和第三N阱；在第三深N阱中形成第三P阱和第四N阱；
其次，在衬底表面的部分区域形成场氧化层，在未被场氧化层覆盖的衬底表面区域形成栅氧化层；
其次，在超高压nLDMOS的栅氧化层和场氧化层表面的部分区域以及高压PMOS的栅氧化层和场氧化层表面的部分区域形成多晶硅栅；
然后，在第一N阱中形成超高压nLDMOS的漏极的N+掺杂区，以及在第二N阱中形成超高压nLDMOS的源极的N+掺杂区，在第二P阱中形成高压PMOS的漏极的P+掺杂区，以及在第三N阱中形成高压PMOS的源极的P+掺杂区，以及在第三P阱中形成低压NPN的发射极的N+掺杂区和低压NPN的基极的P+掺杂区，以及在第四N阱中形成低压NPN的集电极的N+掺杂区。
如图7所示，本发明实施例制作超高压BCD集成器件的方法包括下列步骤：
步骤701、在P型单晶衬底(Sub)上，通过氧化，光刻，N型杂质注入，扩散的工艺步骤，形成第一深N阱、第二深N阱和第三深N阱；P型衬底的电阻率为50～200欧姆·厘米，N型杂质注入剂量为3E11～4E12原子/平方厘米，步骤701制作后的示意图参见图2；
步骤702、通过光刻，N型杂质注入，P型杂质注入，扩散的工艺步骤，形成第一N阱、第二N阱、第三N阱、第四N阱、第一P阱、第二P阱和第三P阱；第一N阱、第二N阱、第三N阱、第四N型杂质注入剂量为3E12～1.2E13原子/平方厘米，第一P阱、第二P阱和第三P型杂质注入剂量为4E12～1.6E13原子/平方厘米；扩散之后，第一N阱、第二N阱、第三N阱、第四N阱N阱和第一P阱、第二P阱和第三P阱的结深为1.5～6微米，第一深N阱、第二深N阱和第三深N阱的结深为3～12微米，步骤702制作后的示意图参见图3；
步骤703、采用局部氧化工艺形成场氧化层和有源区，场氧化层的厚度为4000～16000埃，制作后的示意图参见图4；以及采用双栅氧工艺形成厚栅氧和薄栅氧，厚栅氧的厚度为500～1500埃，薄栅氧的厚度为75～300埃，步骤制作后的示意图参见图5；
步骤704、在超高压nLDMOS的栅氧化层和场氧化层表面的部分区域以及高压PMOS的栅氧化层和场氧化层表面的部分区域形成多晶硅栅；多晶硅栅的方块电阻为8～50欧姆/方块，步骤704制作后的示意图参见图6；
步骤705、通过光刻，N型杂质注入，P型杂质注入，退火的工艺步骤，形成N+掺杂区和P+掺杂区和P-掺杂区；N+掺杂区的杂质注入剂量为1E15～1.5E16原子/平方厘米，P+掺杂区的杂质注入剂量为8E14～1.2E16原子/平方厘米，P-掺杂区的杂质注入剂量为2E13～2E14原子/平方厘米，步骤705制作后的示意图参见图1。
本发明实施例制作BCD集成器件中的超高压nLDMOS方法包括下列步骤：
首先，在P型单晶衬底中形成第一深N阱，在第一深N阱中形成第一N阱，以及在第一深N阱外形成第二N阱，并在第一深N阱外形成位于第一深N阱和第二N阱之间的第一P阱；
然后，在第一N阱中形成超高压nLDMOS的漏极的N+掺杂区，以及在第二N阱中形成超高压nLDMOS的源极的N+掺杂区。
具体地，在P型单晶衬底中，通过氧化、光刻、N型杂质注入和扩散的工艺步骤，形成第一深N阱；其中，P型衬底的电阻率为50～200欧姆·厘米，N型杂质注入剂量为3E11～4E12原子/平方厘米；
通过光刻、N型杂质注入、P型杂质注入和扩散的工艺步骤，在第一深N阱中形成第一N阱，以及在第一深N阱外形成第二N阱，并在第一深N阱外形成位于第一深N阱和第二N阱之间的第一P阱；其中，N型杂质注入剂量为3E12～1.2E13原子/平方厘米，P型杂质注入剂量为4E12～1.6E13原子/平方厘米；扩散之后，第一N阱、第二N阱和第一P阱的结深为1.5～6微米，第一深N阱的结深为3～12微米，一般地，第一深N阱的结深为第一N阱和第二N阱和第一P阱的结深的1.5倍～2.5倍，即第一深N阱的结深是第一N阱和第二N阱和第一P阱中的每一个阱的结深的1.5倍～2.5倍。
通过光刻、N型杂质注入、P型杂质注入和退火的工艺步骤，形成漏极的N+掺杂区和源极的N+掺杂区；其中，N+掺杂区的杂质注入剂量为1E15～1.5E16原子/平方厘米，P+掺杂区的杂质注入剂量为8E14～1.2E16原子/平方厘米。
本发明实施例制作BCD集成器件中的高压PMOS方法包括下列步骤：
首先，在P型单晶衬底中形成第二深N阱，在第二深N阱中形成第二P阱和第三N阱；
然后，在第二P阱和第三N阱表面顺次形成场氧化层、有源区、栅氧化层和多晶硅栅；
然后，在第二P阱中形成高压PMOS的漏极的P+掺杂区，以及在第三N阱中形成高压PMOS的源极的P+掺杂区。
具体地，在P型单晶衬底中，通过氧化、光刻、N型杂质注入和扩散的工艺步骤，形成第二深N阱；其中，P型衬底的电阻率为50～200欧姆·厘米，N型杂质注入剂量为3E11～4E12原子/平方厘米；
通过光刻、N型杂质注入、P型杂质注入和扩散的工艺步骤，在第二深N阱中形成第二P阱和第三N阱；其中，N型杂质注入剂量为3E12～1.2E13原子/平方厘米，P型杂质注入剂量为4E12～1.6E13原子/平方厘米；扩散之后，第三N阱和第二P阱的结深为1.5～6微米，第二深N阱的结深为3～12微米，一般地，第二深N阱的结深为第三N阱和第二P阱的结深的1.5倍～2.5倍；即第二深N阱的结深是第三N阱和第二P阱中的每一个阱的结深的1.5倍～2.5倍。
采用局部氧化工艺形成场氧化层和有源区；其中，场氧化层的厚度为4000～16000埃；
采用双栅氧工艺形成厚栅氧和薄栅氧；其中，厚栅氧的厚度为500～1500埃，薄栅氧的厚度为75～300埃；
形成多晶硅栅，其中，多晶硅栅的方块电阻为8～50欧姆/方块。
通过光刻、P型杂质注入和退火的工艺步骤，形成漏极的P+掺杂区和源极的P+掺杂区；其中，P+掺杂区的杂质注入剂量为8E14～1.2E16原子/平方厘米。
本发明实施例制作BCD集成器件中的低压NPN方法包括下列步骤：
首先，在P型单晶衬底中形成第三深N阱，在第三深N阱中形成第三P阱和第四N阱；
然后，在第三P阱中形成低压NPN的发射极的N+掺杂区和低压NPN的基极的P+掺杂区，以及在第四N阱中形成低压NPN的集电极的N+掺杂区。
具体地，在P型单晶衬底中，通过氧化、光刻、N型杂质注入和扩散的工艺步骤，形成第三深N阱；其中，P型衬底的电阻率为50～200欧姆·厘米，N型杂质注入剂量为3E11～4E12原子/平方厘米；
通过光刻、N型杂质注入、P型杂质注入和扩散的工艺步骤，在第三深N阱中形成第三P阱和第四N阱；其中，N型杂质注入剂量为3E12～1.2E13原子/平方厘米，P型杂质注入剂量为4E12～1.6E13原子/平方厘米；扩散之后，第三P阱和第四N阱的结深为1.5～6微米，第三深N阱的结深为3～12微米，一般地，第三深N阱的结深为第三P阱或第四N阱的结深的1.5倍～2.5倍，即第三深N阱的结深为第三P阱或第四N阱中的每一个结深的1.5倍～2.5倍。
通过光刻、N型杂质注入、P型杂质注入和退火的工艺步骤，在第三P阱中形成低压NPN的发射极的N+掺杂区和低压NPN的基极的P+掺杂区，以及在第四N阱中形成低压NPN的集电极的N+掺杂区；其中，N+掺杂区的杂质注入剂量为1E15～1.5E16原子/平方厘米，P+掺杂区的杂质注入剂量为8E14～1.2E16原子/平方厘米。
较佳地，不同器件的深N阱可分步形成，也可以同时形成；不同器件的N阱、P阱可分步形成，也可以同时形成；不同器件的N+、P+掺杂区可分步形成，也可以同时形成。不同器件的相同结构在制造过程中同时形成，可以降低制造成本。
实施中，引线孔、金属布线和钝化层加工的后续工艺步骤与现有的常规工艺相同，在此不再赘述。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (10)
1.一种双极型晶体三极管-互补金属氧化物半导体场效应晶体管-双扩散金属氧化物半导体场效应晶体管BCD集成器件的制造方法，其特征在于，该方法包括：
在P型单晶衬底中形成超高压N型横向双扩散金属氧化物半导体场效应晶体管nLDMOS、高压P型金属氧化物半导体场效应晶体管PMOS和低压N型双极型晶体三极管NPN；
其中，在P型单晶衬底中形成超高压nLDMOS、高压PMOS和低压NPN包括：
在P型单晶衬底中形成第一深N阱、第二深N阱和第三深N阱；
在所述第一深N阱中形成第一N阱，以及在所述第一深N阱之外形成第二N阱，在所述第一深N阱之外形成位于所述第一深N阱和所述第二N阱之间的第一P阱；在所述第二深N阱中形成第二P阱和第三N阱；在所述第三深N阱中形成第三P阱和第四N阱；
在所述衬底表面的部分区域形成场氧化层，在未被所述场氧化层覆盖的衬底表面区域形成栅氧化层；
在超高压nLDMOS的栅氧化层和场氧化层表面的部分区域以及高压PMOS的栅氧化层和场氧化层表面的部分区域形成多晶硅栅；
在所述第一N阱中形成超高压nLDMOS的漏极的N+掺杂区，以及在所述第二N阱中形成超高压nLDMOS的源极的N+掺杂区，在所述第二P阱中形成高压PMOS的漏极的P+掺杂区，以及在所述第三N阱中形成高压PMOS的源极的P+掺杂区，以及在所述第三P阱中形成低压NPN的发射极的N+掺杂区和低压NPN的基极的P+掺杂区，以及在所述第四N阱中形成低压NPN的集电极的N+掺杂区。
2.一种按照如权利要求1所述的方法制作的双极型晶体三极管-互补金属氧化物半导体场效应晶体管-双扩散金属氧化物半导体场效应晶体管BCD集成器件，包括衬底，其特征在于，还包括超高压N型横向双扩散金属氧化物半导体场效应晶体管nLDMOS、高压P型金属氧化物半导体场效应晶体管PMOS和低压N型双极型晶体三极管NPN；
其中，所述超高压nLDMOS、高压PMOS和低压NPN位于所述衬底中。
3.如权利要求2所述的集成器件，其特征在于，所述衬底为电阻率为50～200欧姆·厘米的P型单晶衬底。
4.如权利要求2所述的集成器件，其特征在于，所述超高压nLDMOS的漏极N+掺杂区位于第一N阱中，所述超高压nLDMOS的源极N+掺杂区位于第二N阱中，且所述第一N阱位于第一深N阱中，所述超高压nLDMOS的体区为第一P阱，且所述第一P阱位于所述第二N阱和所述第一深N阱之间。
5.如权利要求4所述的集成器件，其特征在于，所述第一深N阱的结深为所述第一N阱的结深的1.5倍～2.5倍，且为所述第二N阱的结深的1.5倍～2.5倍，且为所述第一P阱的结深的1.5倍～2.5倍。
6.如权利要求2所述的集成器件，其特征在于，所述高压PMOS的漏极P+掺杂区位于第二P阱中，所述高压PMOS的源极P+掺杂区位于第三N阱中，且所述第二P阱和所述第三N阱位于第二深N阱中。
7.如权利要求6所述的集成器件，其特征在于，所述第二深N阱的结深为所述第二P阱的结深的1.5倍～2.5倍，且为所述第三N阱的结深的1.5倍～2.5倍。
8.如权利要求2所述的集成器件，其特征在于，所述低压NPN的发射极N+掺杂区位于第三P阱中，所述低压NPN的集电区为第三深N阱，所述第三P阱位于所述第三深N阱中，所述集电区通过位于第三深N阱中的第四N阱以及位于第四N阱中的N+掺杂区从低压NPN的表面引出。
9.如权利要求8所述的集成器件，其特征在于，所述第三深N阱的结深为所述第三P阱的结深的1.5倍～2.5倍，且为所述第四N阱的结深的1.5倍～2.5倍。
10.如权利要求2～9任一所述的集成器件，其特征在于，还包括：低压N型金属氧化物半导体场效应晶体管NMOS、低压P型金属氧化物半导体场效应晶体管 PMOS和高压N型金属氧化物半导体场效应晶体管NMOS；
所述低压NMOS和所述低压PMOS的栅氧化层为薄栅氧，所述高压NMOS和所述高压PMOS的栅氧化层为薄栅氧或厚栅氧，所述超高压nLDMOS的栅氧化层为厚栅氧；
其中，所述厚栅氧的厚度为500～1500埃，所述薄栅氧的厚度为75～300埃。
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