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TWI565052B - 半導體元件 - Google Patents

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TWI565052B
TWI565052B TW104120751A TW104120751A TWI565052B TW I565052 B TWI565052 B TW I565052B TW 104120751 A TW104120751 A TW 104120751A TW 104120751 A TW104120751 A TW 104120751A TW I565052 B TWI565052 B TW I565052B
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region
high voltage
disposed
well region
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TW104120751A
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English (en)
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TW201614831A (en
Inventor
楊紹明
健 許
安東尼奧斯 弗蘭 亞努 帕姆迪歐
爾理 德維 庫尼阿萬
Original Assignee
新唐科技股份有限公司
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Publication date
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Description

半導體元件
本發明是有關於一種半導體元件，且特別是有關於一種橫向雙擴散金氧半導體(lateral double-diffused metal oxide semiconductor，LDMOS)元件。
近來，產業界頗為關注LDMOS元件如高電壓LDMOS元件，不單是因為其互補式金屬氧化物半導體相容性(CMOS compatibility)和高速切換能力(high speed switching capability)，更因為該些元件在消費電子產品方面的廣泛應用。若欲進一步擴展LDMOS元件的應用性，則必須提昇其電性表現，如良好的崩潰電壓(breakdown voltage，BV)、低導通電阻(on-resistance，Ron)以及高電流驅動能力(current-driving capability)。
本發明的實施例提供一種半導體元件，包含第一導電型磊晶層、高電壓第二導電型井區、第一導電型埋入層、源極區域、線性漸變高電壓第一導電型井區、汲極區域與閘極結構。第一導 電型磊晶層配置於第二導電型基底上。高電壓第二導電型井區配置於第一導電型磊晶層中。第一導電型埋入層配置於第一導電型磊晶層中且位於高電壓第二導電型井區下方，其中第一導電型埋入層的長度小於高電壓第二導電型井區的長度。源極區域配置於高電壓第二導電型井區中。線性漸變高電壓第一導電型井區配置於第一導電型磊晶層中。汲極區域配置於線性漸變高電壓第一導電型井區中。閘極結構配置於第一導電型磊晶層上方且配置於源極區域與汲極區域之間。
本發明的實施例提供一種半導體元件，包含第一導電型 磊晶層、高電壓第二導電型井區、第一導電型埋入層、源極區域、汲極區域、閘極結構與線性漸變高電壓第一導電型井區。第一導電型磊晶層配置於第二導電型基底上。高電壓第二導電型井區配置於第一導電型磊晶層中。第一導電型埋入層配置於第一導電型磊晶層中且位於高電壓第二導電型井區下方。第一導電型埋入層的長度約為高電壓第二導電型井區長度的四分之三。源極區域配置於高電壓第二導電型井區中。線性漸變高電壓第一導電型井區配置於第一導電型磊晶層中。汲極區域配置於線性漸變高電壓第一導電型井區中。閘極結構配置於第一導電型磊晶層上方且配置於源極區域與汲極區域之間。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉 實施例，並配合所附圖式作詳細說明如下。
10、20‧‧‧NLDMOS元件
100‧‧‧P型基底
102‧‧‧N型磊晶層
110‧‧‧閘極
112、112’‧‧‧閘極介電層
112a‧‧‧第一區域
112b‧‧‧第二區域
114‧‧‧間隙壁
120‧‧‧源極區域
122‧‧‧P型重摻雜區域
124‧‧‧P型基體
130‧‧‧汲極區域
132‧‧‧N型高摻雜汲極區域
136‧‧‧N型井區
140‧‧‧線性漸變高電壓N型井區
150‧‧‧高電壓P型井區
160‧‧‧N型埋入層
170、170’、172‧‧‧隔離結構
x、y‧‧‧長度
圖1是依據本發明之一實施例繪示的半導體元件之剖面示意圖。
圖2是依據本發明之另一實施例繪示的半導體元件之剖面示意圖。
圖3是依據本發明之一實施例繪示的半導體元件之製造流程圖。
圖4是依據本發明之一實施例繪示的示意圖，顯示NBL的向內縮移長度與關閉狀態崩潰電壓以及隔離崩潰電壓之間的關係。
當n通道LDMOS(NLDMOS)在高壓側模式(high-side mode)運作時，因為源極連接至下一階段的負載，因此源極電壓會比基底電壓更高。為了解決此電性隔離問題，將N型(如n+)埋入層(N-type buried layer，NBL)配置於源極區域下方，以防止源極與基底之間的擊穿(punch-through)現象。然而，卻發現因為NBL的高摻雜濃度壓擠空乏區域(depletion region)的延伸，因而限制崩潰電壓。針對此限制，利用絕緣層上覆矽(silicon-on-insulator，SOI)的基底製造高達80v電壓的LDMOS元件。然而，SOI製程具有如高製造成本以及高能源消耗等缺點。
因此，本發明的實施例提出一種低成本且高效能的高壓 側NLDMOS元件，當元件在開啟狀態時，能夠防止源極與基底之間的崩潰，且當元件在關閉狀態時，能夠使電壓線均勻地分布於源極端與汲極端，因而以可接受的隔離電壓達成理想的崩潰電壓以及可能情況下最低的導通電阻(Ron)。
下文特舉實施例，並配合所附圖式作詳細說明如下。在 下文與圖式中，相同符號是指相同或相似部分。在以下實施例中，NLDMOS元件僅為例示說明案例。換言之，是使用N型磊晶層(N-type epitaxial layer，後續簡稱N-epi層)、P型基底、線性漸變高電壓N型井區(Linear Graded High Voltage N-type Well，後續簡稱線性漸變HVNW)、高電壓P型井區(High Voltage P-type Well，簡稱HVPW)以及N型埋入層(N-type Buried Layer，後續簡稱NBL)來說明LDMOS元件。然而，本文中所述實施例並非用以限制元件結構。所述設計亦可應用於P通道橫向雙擴散金氧半導體(P-channel lateral double-diffused metal氧化semiconductor，PLDMOS)元件或其他半導體元件。亦即，本發明亦適用於具有P型磊晶層(P-type epitaxial layer，後續簡稱P-epi層)、N型基底、線性漸變高電壓P型井區(線性漸變HVPW)、高電壓N型井區(HVNW)以及P型埋入層(P-type Buried Layer，後續簡稱PBL)的LDMOS。
圖1是依據本發明之一實施例繪示的NLDMOS元件之剖 面示意圖。請參照圖1，NLDMOS元件10的結構包含閘極110、源極區域120、汲極區域130、線性漸變高電壓N型井區(HVNW) 140、高電壓P型井區(HVPW)150以及N型埋入層(NBL)160。 NLDMOS元件10還包含N型磊晶層(N-epi層)102與P型基底100。P型掺質(dopant)例如是IIIA族離子，包含硼離子，而N型掺質例如是VA族離子，包含砷離子或磷離子。N-epi層102例如是透過磊晶成長或植入方式形成。NLDMOS元件10例如是高壓側NLDMOS元件。HVPW 150與線性漸變HVNW 140位於N型磊晶層102中且可以與彼此相鄰。HVPW 150的接面可直接接觸線性漸變HVNW 140的接面。
請參照圖1，閘極110位於源極區域120與汲極區域130之間，且部分閘極110位於隔離結構170與172之間。亦即，部分閘極110可延伸至隔離結構170上。源極區域120與汲極區域130例如是N型重摻雜區域(N+區域)，而隔離結構170與172例如是場氧化結構。閘極110延伸至HVPW 150與線性漸變HVNW 140上。閘極110可以是由一個或更多材料的堆疊層所形成，一個或更多材料包含無摻雜多晶矽、摻雜多晶矽、多晶矽化物、金屬或其組成。閘極介電層112位於閘極110與P型基底100之間。閘極介電層112例如是由氧化矽或任何其他適合材料製造而成。本實施例中的閘極介電層112例如是由單一氧化製程步驟所形成，因為是具有單一厚度的氧化層，因此稱為單階閘極氧化層。閘極110與閘極介電層112可形成閘極結構。
源極區域120與P型重摻雜區域(P+區域)122配置於P型基體124中，而P型基體124位於HVPW 150中。隔離結構172 位於P型基體124與HVPW 150上方且與P+區域122相鄰。
汲極區域130位於N型高摻雜汲極(Highly-doped drain，HDD)區域132中，而N型HDD區域132位於N型井區136中。N型井區136位於線性漸變HVNW 140中。即使圖1中僅繪示一個閘極結構，應能夠理解可在多個元件中形成多個閘極結構。汲極區域130、N型HDD區域132與N型井區136位於二元件的二閘極結構之間。隔離結構170包含上部與下部。上部位於線性漸變HVNW 140上方，而下部則位於線性漸變HVNW 140中。此外，隔離結構170位於N型HDD區域132與N型井區136上方且與汲極區域130相鄰。N型井區136例如是N型漂移(N漂移)區域。隔離結構170與172例如是場氧化層。
NBL 160例如是N型重摻雜埋入層，且一部分的NBL 160位於N型磊晶層102中且位於HVPW 150下方。更具體而言，NBL 160的其他部分例如是位於P型基底100中，且NBL 160與HVPW 150接觸。在另一實施例中，NBL 160位於N型磊晶層102中且與HVPW 150以及P型基底100接觸。依據本發明的一實施例，NBL 160的長度小於HVPW 150的全長。換言之，NBL 160的一側與HVPW 150的一側對齊，而NBL 160的另一側向內縮移。NBL 160向內縮移的長度為長度y。
線性漸變HVNW 140位於N型磊晶層102中且與HVPW 150相鄰。在本實施例中，線性漸變HVNW 140是具有橫向線性摻雜濃度分布的摻雜區域，其深度從離HVPW 150最近的位置到 離HVPW 150最遠的位置逐漸變深(亦即，離半導體元件表面的深度增加)。換言之，線性漸變HVNW 140的摻雜濃度分布具有線性梯度。在一實施例中，離HVPW 150最近的線性漸變HVNW 140區域之深度例如是0.5μm±0.2μm，而離HVPW 150最遠的線性漸變HVNW 140區域之深度(接近汲極區域130)例如是1.5μm±0.5μm。在線性漸變HVNW 140中，深度較淺區域的摻雜濃度較低，而深度較深區域的摻雜濃度較高。
圖2是依據本發明之另一實施例繪示的NLDMOS元件之 剖面示意圖。請參照圖2，圖2的NLDMOS元件20與圖1的NLDMOS元件10相似，相似的層或區域以相同符號標示以便說明。NLDMOS元件20亦包含閘極110、源極區域120、汲極區域130、線性漸變HVNW 140、HVPW 150與NBL 160。依據本實施例，閘極介電層112’例如是由雙氧化製程步驟所形成，因為是在兩個不同區域具有不同厚度的氧化層，因此稱為雙階閘極氧化層。如圖2所示，閘極介電層112’包含第一區域112a與第二區域112b。第一區域112a的厚度較小(亦即，較薄)且長度為x，而第二區域112b的厚度較大(亦即，較厚)。第一區域112a例如是位於P型基體124與HVPW 150上方且接近源極區域120，而第二區域112b則位於線性漸變HVNW 140上方且接近隔離結構170’與汲極區域130。
與圖1的NLDMOS元件10相比，雙階閘極氧化層的長 度可能大於單階閘極氧化層的長度，因為鄰近閘極介電層112’的 隔離結構170’(圖2)向汲極區域130縮移。NLDMOS 20的製程將於下文中加以說明。
圖3是依據本發明之一實施例繪示的NLDMOS元件之製 造流程圖。請參照圖3，在P型基底100中進行N型埋入層160的離子植入與趨入之後，在P型基底100上進行N型磊晶層102成長。N型磊晶層102的形成溫度可能偏高，因此N型埋入層160可能擴散至N型磊晶層102以形成如圖1或圖2的結構。接著，在N型磊晶層102中形成相鄰的線性漸變HVNW 140與HVPW 150。可使用特別設計的離子植入罩幕(具有多個不同線距與尺寸的開口)進行離子植入並接著進行趨入或回火製程以形成線性漸變HVNW 140。在HVPW 150的離子植入與趨入之後，可透過氮化物沉積定義出主動區域。之後，在線性漸變HVNW 140中形成N型井區136，並在N型井區136中形成N型HDD區域132。具體而言，可調整氮化物的厚度使N型井區136與N型HDD區域132在線性漸變HVNW 140中形成。接著，可透過矽局部氧化(Local oxidation of silicon，LOCOS)製程在線性漸變HVNW 140與HVPW 150上方分別形成隔離結構170與172。
關於NLDMOS元件20的雙階閘極氧化層，閘極介電層 112’的第二區域112b是透過第一氧化製程(以閘極氧化(1)製程表示)在P型基底100上形成。接著，在NLDMOS元件20的表面上形成犧牲氧化層(SAC氧化層)。之後蝕刻犧牲氧化層。此製程稱為犧牲氧化製程，此製程可使表面平滑而使NLDMOS元件 20的效能更佳。之後，可透過第二氧化製程(以閘極氧化(2)製程表示)在P型基底100上形成閘極介電層112’的第一區域112a。使用不同的罩幕形成閘極介電層112’的第一區域112a與第二區域112b。在沉積閘極110並形成P型基體區域124之後，在閘極110的側壁上形成間隙壁114，接著在P型基體124與N型HDD區域132中分別形成源極區域120與汲極區域130。
在本發明的另一實施例中，僅進行單一氧化製程形成 NLDMOS元件10的閘極110之單階閘極氧化層。在此實施例中，圖3所示的閘極氧化(1)製程由閘極氧化(2)製程取代。接著，進行SAC氧化製程。之後，沉積閘極110並形成P型基體區域124。
依據本發明之前述實施例，NLDMOS元件10的閘極介電 層112是單階閘極氧化層。依據前述本發明之實施例，NLDMOS元件20的閘極介電層112’是具有第一區域112a(透過閘極氧化(2)製程形成)與第二區域112b(透過閘極氧化(1)製程形成)的雙階閘極氧化層。第一區域(亦即閘極氧化(2)區域)的長度為x(μm)，與閘極介電層112’相鄰的隔離結構170’向汲極區域130縮移。表1中比較不同的NLDMOS結構，其中可能具有或不具有線性漸變HVNW、可能具有完整長度的N埋入層(NBL)或具有向內縮移的NBL及/或具有單階或雙階閘極氧化層，並列出其電性的比較結果，包含關閉狀態崩潰電壓(BV)、導通電阻(Ron)以及隔離崩潰電壓(BV)。
表1
依據表1的結果，顯示具線性漸變HVNW結構的樣本3與樣本6，其導通電阻(Ron)較低，比不具線性HVNW結構的 樣本1與樣本4低了約30~40%。
在一實施例中，高壓側NLDMOS結構的N埋入層(NBL) 不但能在元件處於開啟狀態時防止源極與基底之間的崩潰，還能夠在元件處於關閉狀態時，使電壓線均勻地分布於源極端與汲極端。NBL的全長可延伸涵蓋P型基底的整個全長，而向內縮移NBL結構的長度範圍則為P型基底全長之約四分之一至約一半。在其他實施例中，向內縮移NBL結構的長度可以是HVPW長度之約四分之三。在表1中，顯示當NBL結構其全長涵蓋P型基底的整個全長(亦即所謂具有完整長度NBL結構)，其隔離BV偏高，而具有向內縮移NBL結構的隔離BV明顯較低。
表2顯示具有雙階閘極氧化層的閘極結構之比較結果。
如表2所示，設計三種不同長度的閘極氧化(2)區域與 不同縮減長度的場氧化(Dox縮減長度)，並在表2中呈現關閉狀態崩潰電壓(BV)、導通電阻(Ron)與隔離崩潰電壓(BV)的變 化。透過表2的結果可得知，在所有三個狀態#1-#3中，皆可達成所需的關閉狀態崩潰電壓(>100V)與隔離崩潰電壓(相當於120V)。關於表2的狀態#3，當閘極氧化(2)區域的長度x是1.3μm且場氧化的長度向內縮移0.5μm時，可達到可能情況下最低的Ron。
回到圖1的NLDMOS元件10，在本發明的一實施例中， NBL 160的一側向內縮移之長度為y。應用不同的向內縮移長度(例如：3.15、4.15、4.65或5.15μm)並比較NBL 160不同向內縮移長度的結果，包含隔離BV、關閉狀態BV與Ron。圖4是依據本發明之一實施例繪示的示意圖，顯示NBL的向內縮移長度與關閉狀態崩潰電壓以及隔離崩潰電壓之間的關係。
請參照圖4，調整向內縮移NBL之長度得到了可接受的可行狀況。向內縮移長度y的範圍例如是3.15μm至5.15μm。NBL向內縮移長度為4.15μm時，隔離BV約為139.88V，關閉狀態BV約為82.79V，而Ron約為135.29mΩ-mm2。因此，獲得所需的隔離崩潰電壓與偏低的導通電阻。
依據本發明之前述實施例的NLDMOS元件20，針對NLDMOS元件20的雙階閘極氧化層，閘極氧化(2)區域的長度x為1.3μm(由表2得知)。表3中比較不同的NLDMOS結構，其中可能具有或不具有線性漸變HVNW、可能具有完整長度的N埋入層(NBL)或具有向內縮移的NBL，並列出其電性的比較結果。
從表3的結果可得知，和不具有線性HVNW的結構相比，具有線性漸變HVNW與向內縮移NBL的結構之導通電阻(Ron)較低。此外，亦可得知具有完整長度NBL之結構的隔離BV較高，而具有向內縮移NBL之結構的隔離BV較低。
綜上所述，本發明實施例中所述的高壓側NLDMOS結構 可應用於電機驅動、供電管理與平面顯示器的電路或晶片中。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
20‧‧‧NLDMOS元件
100‧‧‧P型基底
102‧‧‧N型磊晶層
110‧‧‧閘極
112’‧‧‧閘極介電層
112a‧‧‧第一區域
112b‧‧‧第二區域
114‧‧‧間隙壁
120‧‧‧源極區域
122‧‧‧P型重摻雜區域
124‧‧‧P型基體
130‧‧‧汲極區域
132‧‧‧N型高摻雜汲極區域
136‧‧‧N型井區
140‧‧‧線性漸變高電壓N型井區
150‧‧‧高電壓P型井區
160‧‧‧N型埋入層
170’、172‧‧‧隔離結構
x、y‧‧‧長度

Claims (15)

  1. 一種半導體元件，包括：一第一導電型磊晶層，配置於一第二導電型基底上；一高電壓第二導電型井區，配置於該第一導電型磊晶層中；一第一導電型埋入層，配置於該第一導電型磊晶層中且位於該高電壓第二導電型井區下方；一源極區域，配置於該高電壓第二導電型井區中；一線性漸變高電壓第一導電型井區，配置於該第一導電型磊晶層中，其中該線性漸變高電壓第一導電型井區為具有橫向線性摻雜濃度分布的一摻雜區域，其摻雜濃度從離該第一導電型埋入層最近的位置至離該第一導電型埋入層最遠的位置逐漸增加，且該第一導電型埋入層的長度小於該高電壓第二導電型井區的長度，其中該第一導電型埋入層的一側以一向內縮移長度向內縮移，以使該第一導電型埋入層以該向內縮移長度與該線性漸變高電壓第一導電型井區間隔；一汲極區域，配置於該線性漸變高電壓第一導電型井區中；以及一閘極結構，配置於該第一導電型磊晶層上方且配置於該源極區域與該汲極區域之間。
  2. 如申請專利範圍第1項所述的半導體元件，更包括至少二隔離結構分別配置於該高電壓第二導電型井區上方與該線性漸變高電壓第一導電型井區上方。
  3. 如申請專利範圍第1項所述的半導體元件，其中該線性漸變高電壓第一導電型井區與該高電壓第二導電型井區並排配置。
  4. 如申請專利範圍第1項所述的半導體元件，其中該線性漸變高電壓第一導電型井區中，摻雜濃度較高的位置之深度大於摻雜濃度較低的位置之深度。
  5. 如申請專利範圍第1項所述的半導體元件，更包括配置於該線性漸變高電壓第一導電型井區中的一第一導電型井區以及配置於該第一導電型井區中的一第一導電型重摻雜汲極區域，其中該汲極區域位於該第一導電型重摻雜汲極區域中。
  6. 如申請專利範圍第1項所述的半導體元件，更包括配置於該高電壓第二導電型井區中的一第二導電型基體區域以及配置於該第二導電型基體區域中並與該源極區域相鄰的一第二導電型重摻雜區域。
  7. 如申請專利範圍第1項所述的半導體元件，其中該源極區域與該汲極區域為第一導電型重摻雜區域。
  8. 如申請專利範圍第6項所述的半導體元件，其中該閘極結構包括一閘極與位於該閘極與該第二導電型基底之間的一閘極介電層。
  9. 如申請專利範圍第8項所述的半導體元件，其中位於該閘極與該第二導電型基底之間的該閘極介電層為一厚度均勻的氧化矽層，其中部分該閘極配置於該至少二隔離結構的其中之一上方。
  10. 如申請專利範圍第8項所述的半導體元件，其中部分該 閘極配置於該至少二隔離結構的其中之一上方，位於該閘極與該第二導電型基底之間的該閘極介電層為一氧化矽層，其中包括厚度較小的一第一區域與厚度較大的一第二區域，且該第二區域與該至少二隔離結構之一相鄰。
  11. 如申請專利範圍第10項所述的半導體元件，其中該第一區域位於該第二導電型基體區域與該高電壓第二導電型井區上方且接近該源極區域，該第二區域位於該線性漸變高電壓第一導電型井區上方且接近該汲極區域。
  12. 如申請專利範圍第1項所述的半導體元件，其中部分該第一導電型埋入層配置於該第二導電型基底中。
  13. 如申請專利範圍第1項所述的半導體元件，其中該第一導電型是N型且該第二導電型是P型，或其中該第一導電型是P型且該第二導電型是N型。
  14. 一種半導體元件，包括：一第一導電型磊晶層，配置於一第二導電型基底上；一高電壓第二導電型井區，配置於該第一導電型磊晶層中；一第一導電型埋入層，配置於該第一導電型磊晶層中且位於該高電壓第二導電型井區下方，其中該第一導電型埋入層的長度約為該高電壓第二導電型井區長度的四分之三；一源極區域，配置於該高電壓第二導電型井區中；一線性漸變高電壓第一導電型井區，配置該第一導電型磊晶層中，其中該線性漸變高電壓第一導電型井區為具有橫向線性摻 雜濃度分布的一摻雜區域，其摻雜濃度從離該第一導電型埋入層最近的位置至離該第一導電型埋入層最遠的位置逐漸增加，且該第一導電型埋入層的長度約為該高電壓第二導電型井區長度的四分之三，其中該第一導電型埋入層的一側以一向內縮移長度向內縮移，以使該第一導電型埋入層以該向內縮移長度與該線性漸變高電壓第一導電型井區間隔；一汲極區域，配置於該線性漸變高電壓第一導電型井區中；以及一閘極結構，配置於該第一導電型磊晶層上方且配置於該源極區域與該汲極區域之間。
  15. 如申請專利範圍第14項所述的半導體元件，其中該閘極結構包括一閘極與位於該閘極與該第二導電型基底之間的一閘極介電層，且該閘極介電層為一氧化矽層，其中包括厚度較小的一第一區域與厚度較大的一第二區域。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10050115B2 (en) * 2014-12-30 2018-08-14 Globalfoundries Inc. Tapered gate oxide in LDMOS devices
TWI607564B (zh) * 2016-08-26 2017-12-01 世界先進積體電路股份有限公司 超高電壓元件
US10043901B2 (en) 2016-10-04 2018-08-07 Vanguard International Semiconductor Corporation Ultra-high voltage devices
US10014408B1 (en) * 2017-05-30 2018-07-03 Vanguard International Semiconductor Corporation Semiconductor devices and methods for forming the same
TWI645563B (zh) * 2018-02-13 2018-12-21 新唐科技股份有限公司 橫向擴散金氧半場效電晶體及其形成方法
US10707345B2 (en) 2018-09-13 2020-07-07 Silanna Asia Pte Ltd Laterally diffused MOSFET with low Rsp*Qg product
TWI674674B (zh) * 2018-11-12 2019-10-11 新唐科技股份有限公司 電晶體結構及其製造方法
TWI709196B (zh) * 2018-12-21 2020-11-01 新唐科技股份有限公司 半導體裝置及其形成方法
TWI738198B (zh) * 2020-01-30 2021-09-01 旺宏電子股份有限公司 半導體元件及其製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020030225A1 (en) * 1999-06-30 2002-03-14 Kazutoshi Nakamura Field effect transistor
US6380566B1 (en) * 1999-09-28 2002-04-30 Kabushiki Kaisha Toshiba Semiconductor device having FET structure with high breakdown voltage
US20050067653A1 (en) * 2003-09-30 2005-03-31 Andrej Litwin Vertical DMOS transistor device, integrated circuit, and fabrication method thereof
US20090242981A1 (en) * 2008-03-27 2009-10-01 Sanyo Electric Co., Ltd. Semiconductor device
US20090315113A1 (en) * 2008-06-18 2009-12-24 National Semiconductor Low side zener reference voltage extended drain SCR clamps
US20110127602A1 (en) * 2009-12-02 2011-06-02 Alpha And Omega Semiconductor Incorporated Dual Channel Trench LDMOS Transistors and BCD Process with Deep Trench Isolation
US7964485B1 (en) * 2009-10-23 2011-06-21 National Semiconductor Corporation Method of forming a region of graded doping concentration in a semiconductor device and related apparatus
US20110215402A1 (en) * 2010-03-03 2011-09-08 Mueng-Ryul Lee Semiconductor device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4700043B2 (ja) * 2007-11-07 2011-06-15 Ｏｋｉセミコンダクタ株式会社 半導体素子の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020030225A1 (en) * 1999-06-30 2002-03-14 Kazutoshi Nakamura Field effect transistor
US6380566B1 (en) * 1999-09-28 2002-04-30 Kabushiki Kaisha Toshiba Semiconductor device having FET structure with high breakdown voltage
US20050067653A1 (en) * 2003-09-30 2005-03-31 Andrej Litwin Vertical DMOS transistor device, integrated circuit, and fabrication method thereof
US20090242981A1 (en) * 2008-03-27 2009-10-01 Sanyo Electric Co., Ltd. Semiconductor device
US20090315113A1 (en) * 2008-06-18 2009-12-24 National Semiconductor Low side zener reference voltage extended drain SCR clamps
US7964485B1 (en) * 2009-10-23 2011-06-21 National Semiconductor Corporation Method of forming a region of graded doping concentration in a semiconductor device and related apparatus
US20110127602A1 (en) * 2009-12-02 2011-06-02 Alpha And Omega Semiconductor Incorporated Dual Channel Trench LDMOS Transistors and BCD Process with Deep Trench Isolation
US20110215402A1 (en) * 2010-03-03 2011-09-08 Mueng-Ryul Lee Semiconductor device

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