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JP4700043B2 - 半導体素子の製造方法 - Google Patents

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Description

本発明は、高耐圧および低消費電力が要求される横型２重拡散ＭＯＳトランジスタ等の半導体素子の製造方法に関する。
従来の横型２重拡散ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（ＬＤＭＯＳという。）においては、Ｐ型半導体基板にＮ型不純物を低濃度に拡散させて形成されたＮウェル層に形成された酸化シリコンからなる局所絶縁層と、局所絶縁層の一の側に隣接する領域のＮウェル層にＮ型不純物を高濃度に拡散させて形成されたドレイン層と、局所絶縁層の他の側から離間した領域のＮウェル層にＰ型不純物を低濃度に拡散させて形成されたＰボディ拡散層と、Ｐボディ拡散層にＮ型不純物を高濃度に拡散させて形成されたソース層と、局所絶縁層上からソース層に至る領域のＮウェル層上に形成されたゲート電極と、ゲート電極とＮウェル層との間に形成された第１のゲート絶縁膜と、局所絶縁層の他の側に隣接する領域に形成された、第１のゲート絶縁膜に接続し、第１のゲート絶縁膜より厚く、局所絶縁層より薄い膜厚の第２のゲート絶縁膜とを備えたＮ型ＬＤＭＯＳを形成し、膜厚の厚い第２のゲート絶縁膜のソース層側の端部をＰボディ拡散層に重ならない範囲で接近させると共に、Ｎウェル層に形成された局所絶縁層によりドリフトドレイン領域の長さを実質的に増加させて、ソースドレイン間耐圧を向上させている（例えば、特許文献１参照。）。
このようなＬＤＭＯＳは、ソース層下に形成されたボディ拡散層と、その周囲の半導体層とを異なる導電型拡散層として、その境界に形成されるＰＮ接合から半導体層をドレイン層方向へ伸張する空乏層により、ゲート電極がＯＦＦ状態のときのソースドレイン間耐圧を向上させるものであるが、ソースドレイン間耐圧を更に向上させるために、ドレイン層下に、半導体層とは異なる導電型のドリフト拡散層を形成して、その周囲の半導体層との境界に形成されるＰＮ接合とドレイン層との間を接近させ、ＰＮ接合からドリフト拡散層をドレイン層方向へ伸張する空乏層の形成を容易にしてソースドレイン間耐圧の向上を図るＬＤＭＯＳ（リサーフ型ＬＤＭＯＳという。）が提案されている（例えば、非特許文献１参照。）。
特開２００７−６７１８１号公報（主に第６頁段落００１９−第８頁段落００４７、第３Ａ図、第４図） Y.Kawagutchi他、「0.6μm BiCMOS Based 15 and 25V LDMOS for a Analog Application」、Proc. 2001 Int. Symp. Power Semiconductor Devices & ICs、ｐ．１６９
上述したリサーフ型ＬＤＭＯＳは、特許文献１に記載されたＬＤＭＯＳに較べて、ＰＮ接合を形成する濃度差を同じにした場合は、ゲート電極がＯＦＦ状態のときのソースドレイン間耐圧（以下、単に耐圧という。）をより高耐圧することができるという利点を有しており、この利点を利用すれば、同じ耐圧の場合に、ドリフト拡散層の拡散濃度をより高濃度にしてＯＮ抵抗をより減少させ、消費電力の更なる低減を図ることができるが、実用可能なリサーフ型ＬＤＭＯＳは実現に至っていないのが現状である。
これは、ゲート電極下のゲート絶縁膜を、リサーフ型ＬＤＭＯＳを動作させるための通常の膜厚にすると、形状の変化点である、ドリフト拡散層中の局所絶縁層のソース層側端部直下に電界集中がより生じやすくなり、所定の耐圧で、所定のＯＮ抵抗を得ることが困難になるからである。
そこで、本発明は、所定の耐圧で、所定のＯＮ抵抗を得ることができる実用可能なリサーフ型ＬＤＭＯＳ（半導体素子）を実現する手段を提供することを目的とする。
本発明は、上記課題を解決するために、半導体素子の製造方法が、第１導電型不純物を拡散させた半導体層に、素子形成領域を囲う素子分離層と、前記素子分離層の内側の前記素子分離層から離間した位置に局所絶縁層とを形成する工程と、前記素子分離層および局所絶縁層の形成後に、前記局所絶縁層の一の側と前記素子分離層との間、および前記局所絶縁層の他の側に隣接する領域の前記半導体層に、前記第１導電型とは逆型の第２導電型不純物を低濃度に注入して、低濃度注入層を形成する工程と、前記低濃度注入層の形成後に、前記低濃度注入層上の前記局所絶縁層の他の側に隣接する領域に、第２のゲート絶縁膜を形成する工程と、前記第２のゲート絶縁膜の形成後に、前記半導体層上に、前記第２のゲート絶縁膜に接続させて、前記第２のゲート絶縁膜より膜厚の薄い第１のゲート絶縁膜を形成する工程と、前記第１のゲート絶縁膜の形成後に、前記第１のゲート絶縁膜および第２のゲート絶縁膜上、および前記局所絶縁層上にゲート電極を形成する工程と、前記ゲート電極の形成後に、熱処理により、前記低濃度注入層に注入された第２導電型不純物を拡散させて、前記局所絶縁層の一の側と前記素子分離層との間の領域下、前記局所絶縁層下、および前記ゲート電極下の前記半導体層に、低濃度拡散層を形成する工程と、前記低濃度拡散層の形成後に、前記局所絶縁層の一の側の前記低濃度拡散層、および前記ゲート電極の前記局所絶縁層と反対側に隣接するソース層の形成領域の半導体層に、前記第２導電型不純物を前記低濃度拡散層より高濃度に拡散させてドレイン層およびソース層を形成する工程と、を備えることを特徴とする。
これにより、本発明は、低濃度拡散層上の第１のゲート絶縁膜と第２のゲート絶縁膜との接続部に段状の形状変化点を形成することができ、形状の変化点に生ずる電界集中を段階的に分散させて、局所絶縁層のソース層側の端部の形状変化点に発生していた電界集中を緩和して、より高い耐圧を確保することが可能になり、所定の耐圧で、所定のＯＮ抵抗を得ることができる実用可能なリサーフ型ＬＤＭＯＳを実現するができるという効果が得られる。
以下に、図面を参照して本発明による半導体素子およびその製造方法の実施例について説明する。
図１は実施例の半導体素子の断面を示す説明図、図２、図３は実施例の半導体素子の製造方法を示す説明図である。
図１において、１は半導体素子としてのリサーフ型ＬＤＭＯＳである。本実施例ではＰ型のリサーフ型ＬＤＭＯＳである。
２は半導体層としてのシリコン基板であり、シリコン（Ｓｉ）からなる基板に、本実施例の第１導電型不純物であるリン（Ｐ）や砒素（Ａｓ）等のＮ型不純物を比較的低濃度に拡散させて形成されている（以下、Ｎ型シリコン基板２という。）。
本実施例のＮ型シリコン基板２上には、リサーフ型ＬＤＭＯＳ１を形成するための素子形成領域３および素子形成領域３の周囲を囲う素子分離層４を形成するための素子分離領域５が設定されている。
素子分離層４は、Ｎ型シリコン基板２の素子分離領域５に、酸化シリコン（ＳｉＯ２）等の絶縁材料で形成され、Ｎ型シリコン基板２の隣合う素子形成領域３との間を電気的に絶縁分離する機能を有している。
７は局所絶縁層であり、Ｎ型シリコン基板２の素子形成領域３を囲う素子分離層４の内側の素子分離層４から離間した位置に、素子分離層４と同じ絶縁材料で、同じ厚さに形成された絶縁層である。
８はドレイン層であり、局所絶縁層７の一の側と素子分離層４との間の領域のＮ型シリコン基板２に、本実施例の第２導電型不純物であるＮ型とは逆型のボロン（Ｂ）等のＰ型不純物を高濃度に拡散させて形成された拡散層である。
１１はソース層であり、局所絶縁層７の他の側から離間したＮ型シリコン基板２の素子形成領域３の表層に、Ｐ型不純物を高濃度に拡散させて形成された拡散層である。
１２は引揚げ層としてのＮ＋拡散層であり、ソース層１１に隣接した領域の表層に、Ｎ型不純物を高濃度に拡散させて形成された拡散層である。
１３はゲート電極であり、Ｎ型不純物を比較的高濃度に含有する多結晶シリコン等の電極材料からなる電極であって、局所絶縁層７上からソース層１１の端部に至る領域のＮ型シリコン基板２上に形成され、Ｎ型シリコン基板２に対向配置されている。
１４は低濃度拡散層としてのドリフト拡散層であり、局所絶縁層７の一の側と素子分離層４との間のＮ型シリコン基板２、および局所絶縁層７の他の側に隣接する領域のＮ型シリコン基板２に、Ｐ型不純物をドレイン層８より低濃度に注入して形成された低濃度注入層１４ａ（図４等参照。以下、Ｐ低濃度注入層１４ａという。）のＰ型不純物を熱処理により拡散させて、ドレイン層８下、局所絶縁層７下、およびゲート電極１３下のＮ型シリコン基板２に形成された拡散層（以下、Ｐドリフト拡散層１４という。）であって、拡散後に局所絶縁層７の他の側、つまりソース層１１側の端部Ａから距離Ｌｏ（オフセット長Ｌｏという。）離れた位置までの領域に延在して形成されている。
１５はボディ拡散層であり、局所絶縁層７の他の側に延在したＰドリフト拡散層１４から離間した領域の、Ｎ型シリコン基板２の素子形成領域３に、Ｎ型不純物をＮ型シリコン基板２より高濃度に、かつＮ＋拡散層１２より低濃度に拡散させて形成された拡散層（以下、Ｎボディ拡散層１５という）であって、ソース層１１およびＮ＋拡散層１２を取り囲んで形成されている。
１６は第１のゲート絶縁膜であり、ゲート電極１３とＮ型シリコン基板２の間に、ゲート電極１３のソース層１１側の端部から局所絶縁層７に向かって、局所絶縁層７に達することなく延在して、酸化シリコン等の絶縁材料で形成された、リサーフ型ＬＤＭＯＳ１を動作させるための本来の膜厚（本実施例では、１５ｎｍ程度）を有する比較的膜厚の薄い絶縁膜である。
１７は第２のゲート絶縁膜であり、ゲート電極１３とＮ型シリコン基板２の間に、局所絶縁層７の他の側の端部Ａからソース層１１に向かって延在し、第１のゲート絶縁膜１６に接続して、第１のゲート絶縁膜１６と同じ絶縁材料で、第１のゲート絶縁膜１６の膜厚より厚く、かつ局所絶縁層７の膜厚の半分より薄い膜厚（本実施例では、５０ｎｍ程度）で形成された絶縁膜であって、ソース層１１側に形成されたＰドリフト拡散層１４上の、局所絶縁層７のソース層１１側の端部Ａから距離Ｌｓ（ステップ長Ｌｓという。）離れた位置までの領域に形成されている。
上記の構成のリサーフ型ＬＤＭＯＳ１のチャネルは、第１のゲート絶縁膜１６を挟んでゲート電極１３と対向するＮボディ拡散層１５およびＮ型シリコン基板２の表層に形成される。
２０は層間絶縁膜であり、Ｎ型シリコン基板２上に形成されたリサーフ型ＬＤＭＯＳ１等を覆う酸化シリコン等の絶縁材料からなる絶縁膜である。
２２はコンタクトプラグであり、層間絶縁膜２０を貫通してリサーフ型ＬＤＭＯＳ１のドレイン層８およびソース層１１とＮ＋拡散層１２との境界部に達する貫通穴として開口されたコンタクトホールに、それぞれタングステン（Ｗ）やアルミニウム（Ａｌ）等の導電材料を埋め込んで形成された導電プラグである。
２３はメタル配線であり、層間絶縁膜２０上に形成されたタングステンやアルミニウム等の導電材料からなる金属導電層をパターニングして形成された配線であって、各コンタクトプラグ２２に電気的に接続している。
図２において、２５はマスク部材としてのレジストマスクであり、フォトリソグラフィによりＮ型シリコン基板２上に塗布されたポジ型またはネガ型のレジストを露光および現像処理して形成されたマスクパターンであって、本実施例のエッチングやイオン注入におけるマスクとして機能する。
以下に、図２、図３にＰで示す工程に従って、本実施例の半導体素子の製造方法について説明する。
Ｐ１（図２）、Ｎ型不純物を低濃度に拡散させ、素子形成領域３および素子分離領域５を設定したＮ型シリコン基板２を準備し、Ｎ型シリコン基板２上に熱酸化法により薄い膜厚のパッド酸化膜を形成し、そのパッド酸化膜上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により窒化シリコン（Ｓｉ３Ｎ４）からなるシリコン窒化膜を形成し、フォトリソグラフィによりシリコン窒化膜上に、局所絶縁層７の形成領域を除く素子形成領域３を覆う、つまり素子分離領域５および局所絶縁層７の形成領域を露出させたレジストマスク２５（不図示）を形成する。
そして、形成したレジストマスク２５をマスクとして、異方性エッチングによりシリコン窒化膜を除去してパッド酸化膜を露出させ、レジストマスク２５の除去後に、露出したシリコン窒化膜をマスクとしてＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）法により、素子分離領域５のＮ型シリコン基板２を酸化して膜厚４５０ｎｍ程度の素子分離層４および局所絶縁層７を形成し、ウェットエッチングによりシリコン窒化膜およびパッド酸化膜を除去する。
Ｐ２（図２）、熱酸化法により素子形成領域３のＮ型シリコン基板２の上面を酸化して酸化シリコンからなる膜厚３０ｎｍ程度の犠牲酸化膜２７を形成し、図４に示すように、フォトリソグラフィにより、素子分離層４と局所絶縁層７の一の側との間、および局所絶縁層７の他の側に隣接する領域、つまりソース層１１が形成される側の局所絶縁層７の端部Ａから距離Ｌｔ（注入時オフセット長Ｌｔという。本実施例ではＬｔ＝０．５μｍ）離れた位置までの領域の素子形成領域３の犠牲酸化膜２７を露出させたレジストマスク２５を形成する。
そして、形成したレジストマスク２５をマスクとして、露出している犠牲酸化膜２７下のＮ型シリコン基板２に、１×１０１３／ｃｍ２のＰ型不純物イオン（本実施例では、ボロン）を注入して、Ｐドリフト拡散層１４を形成するためのＰ低濃度注入層１４ａを形成する。
この場合の犠牲酸化膜２７は、イオン注入時のＮ型シリコン基板２の上面を保護して上面の平坦性を保つと共に、シリコン窒化膜の残渣が存在する場合の残渣の除去等のために形成される。
Ｐ３（図２）、工程Ｐ２で形成したレジストマスク２５の除去後に、ウェットエッチングにより犠牲酸化膜２７を除去し、熱酸化法により、Ｎ型シリコン基板２の上面の全面を酸化して、素子分離層４および局所絶縁層７を除く領域の素子形成領域３のＮ型シリコン基板２の上面に、酸化シリコンからなる膜厚４７ｎｍ程度の第２のゲート絶縁膜１７を形成し、フォトリソグラフィにより、局所絶縁層７の他の側に隣接する領域、つまりソース層１１が形成される側の局所絶縁層７の端部Ａから、ウェットエッチングによる減少量を見込んだ距離（本実施例では、０．８μｍ）離れた位置までの領域のＰ低濃度注入層１４ａ上の第２のゲート絶縁膜１７上、および局所絶縁層７上を覆うレジストマスク２５を形成し、このレジストマスクをマスクとして、フッ酸（ＨＦ）を用いたウェットエッチングにより酸化シリコンを選択的にエッチングし、露出している第２のゲート絶縁膜１７を除去してＮ型シリコン基板２の上面を露出させ、局所絶縁層７の端部Ａからステップ長Ｌｓ（本実施例では、０．７μｍ）離れた位置に端面が形成された第２のゲート絶縁膜１７を形成する。
Ｐ４（図２）、工程Ｐ３で形成したレジストマスク２５を除去し、熱酸化法により、Ｎ型シリコン基板２の上面を酸化して、第２のゲート絶縁膜１７に接続させて、第２のゲート絶縁膜１７より膜厚の薄い、酸化シリコンからなる膜厚１５ｎｍ程度のリサーフ型ＬＤＭＯＳ１の第１のゲート絶縁膜１６を形成する。
この熱酸化により、第２のゲート絶縁膜１７の膜厚は、５０ｎｍ程度に成長する。
Ｐ５（図３）、ＣＶＤ法により、第１および第２のゲート絶縁膜１６、１７上等のＮ型シリコン基板２の上面の全面に、Ｎ型不純物（本実施例では、リン）を含有した多結晶シリコンを堆積して膜厚３００ｎｍ程度の電極材料層を形成し、フォトリソグラフィにより電極材料層上に、素子形成領域３の局所絶縁層７上からソース層１１の形成領域に至るゲート電極１３の形成領域を覆うレジストマスク２５（不図示）を形成し、これをマスクとして、電極材料層および第１のゲート絶縁膜１６を異方性エッチングにより除去し、Ｎ型シリコン基板２の上面を露出させてゲート電極１３を形成する。
そして、前記のレジストマスク２５を除去し、フォトリソグラフィにより素子形成領域３のＮボディ拡散層１５の形成領域のＮ型シリコン基板２を露出させたレジストマスク２５（不図示）を形成し、これをマスクとして、１×１０１３／ｃｍ２のＮ型不純物イオン（本実施例では、リン）を注入し、注入後に１０５０℃の熱処理により注入したＮ型不純物を拡散させて、Ｎ型シリコン基板２よりＮ型不純物を高濃度に拡散（本実施例では、１×１０１８／ｃｍ３）させたＮボディ拡散層１５を形成する。
このとき、Ｐ低濃度注入層１４ａに注入されたＰ型不純物も同時に活性化されて拡散し、Ｐ低濃度注入層１４ａが拡大して、局所絶縁層７の端部Ａからのオフセット長Ｌｏが０．９μｍとなった、Ｐ型不純物を低濃度に拡散（本実施例では、５×１０１７／ｃｍ３）させたＰドリフト拡散層１４が形成される。
これにより、Ｎ型シリコン基板２とＰドリフト拡散層１４とのＰＮ接合の位置は、第１のゲート絶縁膜１６の直下の第２のゲート絶縁膜１７に近接した位置に形成される。
また、Ｎボディ拡散層１５の局所絶縁層７側の端部は、局所絶縁層７の端部Ａから１μｍ程度離れた位置になる。
なお、上記したオフセット長Ｌｏは、Ｎ型シリコン基板２とＰドリフト拡散層１４との境界の実測が困難なために、拡大代の０．４μｍはシミュレーション計算により求めた。
Ｐ６（図３）、工程Ｐ５でイオン注入に用いたレジストマスク２５を除去し、フォトリソグラフィにより、Ｎ型シリコン基板２上に、素子形成領域３の素子分離層４と局所絶縁層７の一の側との間のＰドリフト拡散層１４（ドレイン層８の形成領域）およびゲート電極１３の局所絶縁層７の反対側に隣接するソース層１１の形成領域のＮボディ拡散層１５を露出させたレジストマスク２５（不図示）を形成し、これをマスクとして、Ｐ型不純物（本実施例では、ボロン）を注入し、Ｐ型不純物をＰドリフト拡散層１４より高濃度に拡散させたドレイン層８およびソース層１１を形成する。
前記のレジストマスク２５の除去後に、フォトリソグラフィにより、Ｎ型シリコン基板２上に、Ｎボディ拡散層１５のソース層１１に隣接するＮ＋拡散層１２の形成領域を露出させたレジストマスク２５（不図示）を形成し、これをマスクとして、Ｎ型不純物（本実施例では、砒素）を注入し、Ｎボディ層１１よりＮ型不純物を高濃度に拡散させたＮ＋拡散を形成し、前記のレジストマスク２５を除去する。
Ｐ７（図３）、ドレイン層８、ソース層１１、ゲート電極１３等のＮ型シリコン基板２上の全面に、ＣＶＤ法により酸化シリコンを比較的厚く堆積し、その上面を平坦化処理して層間絶縁膜２０を形成する。
層間絶縁膜２０の形成後に、フォトリソグラフィにより層間絶縁膜２０上に、ソース層１１とＮ＋拡散層１２の境界部およびドレイン層８のそれぞれのコンタクトホールの形成領域の層間絶縁膜２０を露出させた開口部を有するレジストマスク２５（不図示）を形成し、これをマスクとして酸化シリコンを選択的にエッチングする異方性エッチングにより層間絶縁膜２０を貫通してソース層１１とＮ＋拡散層１２の境界部およびドレイン層８に達するコンタクトホールをそれぞれ形成し、前記のレジストマスク２５の除去後に、ＣＶＤ法またはスパッタ法によりコンタクトホール内にタングステンを埋め込み、その上面を平坦化処理して層間絶縁膜２０の上面を露出させ、コンタクトプラグ２２を形成する。
そして、スパッタ法等により、層間絶縁膜２０上に、アルミニウムを堆積してメタル配線２３を形成するための金属導電層を形成し、フォトリソグラフィにより、メタル配線２３の形成領域を覆うレジストマスク２５（不図示）を形成し、これをマスクとして金属導電層をエッチングしてコンタクトプラグ２２に電気的に接続するメタル配線２３を形成して、図１に示す本実施例のリサーフ型ＬＤＭＯＳ１を形成する。
このようにして形成されたリサーフ型ＬＤＭＯＳ１においては、ソース層１１およびＮ＋拡散層１２が接地されている。そして、Ｎボディ拡散層１５は、Ｎ＋拡散層１２を介して接地され、ドレイン層８に所定の耐圧以下の負の電圧を印加した状態で、ゲート電極１３に閾電圧以上の負の電圧を印加すれば、Ｎボディ拡散層１５およびこれに隣接するＮ型シリコン基板の表層が反転してチャネルが形成され、ソース層１１からドレイン層８へ電流が流れる。このゲート電極１３への電圧印加を繰返せば、スイッチング動作が可能になる。
また、ゲート電極１３がＯＦＦ状態のときは、Ｐドリフト拡散層１４とＮ型シリコン基板２とのＰＮ接合部からドレイン層８の方向に空乏層が伸張することにより、電界を緩和して耐圧を確保することができる。
このとき、本実施例の局所絶縁層７のソース層１１側の端部には、局所絶縁層７に隣接して、第１のゲート絶縁膜１６に段状に接続する膜厚の厚い第２のゲート絶縁膜１７が形成されているので、形状の変化点に生ずる電界集中を段階的に分散させて、局所絶縁層７のソース層１１側の端部の形状変化点に発生していた電界集中を緩和することができ、より高い耐圧を確保することができる。
一方、ゲート電極１３がＯＮ状態のときは、厚い第２のゲート絶縁膜１７により電流経路が阻害されることはなく、結果としてＯＮ抵抗の上昇が抑制される。
上記のようにして製造したリサーフ型ＬＤＭＯＳ１が目標とする所定の耐圧は２０Ｖ以上、所定のＯＮ抵抗は８０ｍΩｍｍ２以下である。
図５ないし図７は、電界集中の緩和に貢献する厚い第２のゲート絶縁膜１７のステップ長Ｌｓを、上記工程Ｐ３の局所絶縁層７の端部Ａからのレジストマスク２５の形成領域を変更して、ステップ長Ｌｓを変化させた場合の、耐圧、ＯＮ抵抗、閾電圧の実測結果である。
なお、工程Ｐ２のＰ低濃度注入層１４ａの形成時の注入時オフセット長Ｌｔは、０．５μｍで全て同一であり、Ｐドリフト拡散層１４のオフセット長Ｌｏは０．９μｍ（拡大代０．４μｍはシミュレーション計算結果）で全て同一である。
本実施例のリサーフ型ＬＤＭＯＳ１の目標耐圧２０Ｖ以上を確保するためには、図５に示すように、ステップ長Ｌｓを、０．３μｍ以上にすることが必要である。
また、目標ＯＮ抵抗８０ｍΩｍｍ２以下を確保するためには、図６に示すように、ステップ長Ｌｓを、１．１μｍ以下にすることが必要である。
従って、図７に示すように、閾電圧を所定の電圧域に保った状態で、耐圧とＯＮ電流との目標値を両立させるためには、ステップ長Ｌｓの範囲を、０．３μｍ以上、１．１μｍ以下の範囲にすることが望ましい。
ステップ長Ｌｓを０．３μｍ未満にすれば、耐圧が２０Ｖより低くなり、ステップ長Ｌｓが１．１μｍを超えれば、ＯＮ抵抗が８０ｍΩｍｍ２を超えてしまい、実用的な範囲を逸脱してしまうからである。
また、オフセット長Ｌｏからステップ長Ｌｓを減じた差の長さΔＬは、オフセット長Ｌｏが０．９μｍであるので、これからステップ長Ｌｓの上限、または下限を減じた−０．２μｍ以上、０．６μｍ以下の範囲に設定すれば、上記の実用的な範囲を確保することができる。
なお、上記の差の長さΔＬには負の範囲、つまりオフセット長Ｌｏよりステップ長Ｌｓが長い場合が含まれており、チャネルが形成されるＮ型シリコン基板２上を厚い第２のゲート絶縁膜１７が覆う場合が想定されるが、図７に示すように、ステップ長Ｌｓの上限１．１μｍ（局所絶縁層７の端部Ａから１μｍ程度離れた位置にあるＮボディ拡散層１５の端部を０．１μｍ程度覆っていると想定される。）の場合においても、閾電圧が安定しており、実用的な動作に影響を与えることない。
これは、閾電圧が、主にＮ型シリコン基板２に較べて不純物濃度が高いＮボディ拡散層１５に支配されるためと考えられる。
上記の第２のゲート絶縁膜１７の膜厚は、形状の変化点に生ずる電界集中を段階的に分散させて電界集中を緩和するために、層間絶縁膜２０の形成前の局所絶縁層７の膜厚の半分から第１のゲート絶縁膜１６の膜厚を減じた厚さの、３０％以上、７０％以下の範囲に設定することが望ましい。
本実施例においては、層間絶縁膜２０の形成前の局所絶縁層７の膜厚は、各工程におけるエッチングや熱酸化により増減した結果、４５０ｎｍから２３０ｎｍに減少しているので、第２のゲート絶縁膜１７の膜厚は、２３０／２＝１１５ｎｍから、第１のゲート絶縁膜１６の膜厚１５ｎｍを減じた１００ｎｍの５０％である５０ｎｍに形成されている。
以上説明したように、本実施例では、Ｎ型不純物を低濃度に拡散させたＮ型シリコン基板に形成された局所絶縁層と、局所絶縁層の一の側に隣接する領域のＮ型シリコン基板に、Ｎ型とは逆型のＰ型不純物を高濃度に拡散させて形成されたドレイン層およびソース層とを備えたリサーフ型ＬＤＭＯＳにおいて、ドレイン層下のＮ型シリコン基板および局所絶縁層下を潜ってソース層側に延在する領域のＮ型シリコン基板に、Ｐ型不純物を低濃度に拡散させてＰドリフト拡散層を形成し、局所絶縁層のソース層側に隣接するＰドリフト拡散層上の領域に、薄い膜厚の第１のゲート絶縁膜に接続し、第１のゲート絶縁膜より厚い膜厚の第２のゲート絶縁膜を形成するようにしたことによって、Ｐドリフト拡散層上の第１のゲート絶縁膜と第２のゲート絶縁膜との接続部に段状の形状変化点を形成することができ、形状の変化点に生ずる電界集中を段階的に分散させて、局所絶縁層のソース層側の端部の形状変化点に発生していた電界集中を緩和して、より高い耐圧を確保することが可能になり、所定の耐圧で、所定のＯＮ抵抗を得ることができる実用可能なリサーフ型ＬＤＭＯＳを実現するができる。
また、第２のゲート絶縁膜のステップ長Ｌｓの範囲を０．３μｍ以上、１．１μｍ以下の範囲とし、かつＰドリフト拡散層のオフセット長Ｌｏからステップ長Ｌｓを減じた差の長さΔＬを、−０．２μｍ以上、０．６μｍ以下の範囲としたことによって、閾電圧を所定の電圧域に保った状態で、所定の耐圧と所定のＯＮ抵抗をとを両立させた、より実用的なリサーフ型ＬＤＭＯＳを実現するができる。
なお、上記実施例においては、第２のゲート絶縁膜は専用に形成するとして説明したが、図８に示す高耐圧ＭＯＳＦＥＴ（ＭＯＳ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）３０を同じＮ型シリコン基板２に同時に形成する場合には、以下のようにしてもよい、
図８に示す高耐圧ＭＯＳＦＥＴ３０は、素子分離層４でリサーフ型ＬＤＭＯＳ１の素子形成領域３から絶縁分離されたＮ型シリコン基板２に形成され、上記第２のゲート絶縁膜１７と同様にして形成された厚いゲート絶縁膜３１と、この厚いゲート絶縁膜３１を介してＮ型シリコン基板２に対向配置され上記ゲート電極１３と同様にして形成されたゲート電極３２、ゲート電極３２の両側に上記局所絶縁層７と同様にして形成された局所絶縁層３３、それぞれの局所絶縁層３３のゲート電極３２の反対側のＮ型シリコン基板２に上記ドレイン層８およびソース層１１と同様にして形成されたドレイン層３４およびソース層３５、ドレイン層３４およびソース層３５下のＮ型シリコン基板２に上記Ｐドリフト拡散層１４と同様にして形成されたＰドリフト拡散層３６等を有し、ドレイン層３４およびソース層３５下のそれぞれのＰドリフト拡散層３６に挟まれたゲート電極３２下のＮ型シリコン基板２を、高耐圧ＭＯＳＦＥＴ３０のチャネル領域として機能させて構成されている。
この高耐圧ＭＯＳＦＥＴ３０の厚いゲート絶縁膜３２の形成時に、第２のゲート絶縁膜１７を同じ膜厚で形成するようにすれば、リサーフ型ＬＤＭＯＳ１と高耐圧ＭＯＳＦＥＴ３０とを混載した半導体装置の製造工程の簡素化を図ることができる。
また、上記実施例においては、Ｐ型のリサーフ型ＬＤＭＯＳを例に説明したが、ゲート電極のＮ型の極性はそのままにして、シリコン基板を含む各拡散層の極性を逆にしたＮ型のリサーフ型ＬＤＭＯＳの場合も同様である。
実施例の半導体素子の断面を示す説明図 実施例の半導体素子の製造方法を示す説明図 実施例の半導体素子の製造方法を示す説明図 実施例の半導体素子の製造方法の注入時オフセット長を示す説明図 実施例のリサーフ型ＬＤＭＯＳの耐圧のステップ長依存性を示すグラフ 実施例のリサーフ型ＬＤＭＯＳのＯＮ抵抗のステップ長依存性を示すグラフ 実施例のリサーフ型ＬＤＭＯＳの閾電圧のステップ長依存性を示すグラフ 実施例のリサーフ型ＬＤＭＯＳの高耐圧ＭＯＳＦＥＴとの混載状態を示す説明図
符号の説明
１ リサーフ型ＬＤＭＯＳ
２ Ｎ型シリコン基板
３ 素子形成領域
４ 素子分離層
５ 素子分離領域
７、３３ 局所絶縁層
８、３４ ドレイン層
１１、３５ ソース層
１２ Ｎ＋拡散層
１３、３２ ゲート電極
１４、３６ Ｐドリフト拡散層
１４ａ Ｐ低濃度注入層
１５ Ｎボディ拡散層
１６ 第１のゲート絶縁膜
１７ 第２のゲート絶縁膜
２０ 層間絶縁膜
２２ コンタクトプラグ
２３ メタル配線
２５ レジストマスク
２７ 犠牲酸化膜
３０ 高耐圧ＭＯＳＦＥＴ
３１ ゲート絶縁膜

Claims (3)

  1. 第１導電型不純物を拡散させた半導体層に、素子形成領域を囲う素子分離層と、前記素子分離層の内側の前記素子分離層から離間した位置に局所絶縁層とを形成する工程と、
    前記素子分離層および局所絶縁層の形成後に、前記局所絶縁層の一の側と前記素子分離層との間、および前記局所絶縁層の他の側に隣接する領域の前記半導体層に、前記第１導電型とは逆型の第２導電型不純物を低濃度に注入して、低濃度注入層を形成する工程と、
    前記低濃度注入層の形成後に、前記低濃度注入層上の前記局所絶縁層の他の側に隣接する領域に、第２のゲート絶縁膜を形成する工程と、
    前記第２のゲート絶縁膜の形成後に、前記半導体層上に、前記第２のゲート絶縁膜に接続させて、前記第２のゲート絶縁膜より膜厚の薄い第１のゲート絶縁膜を形成する工程と、
    前記第１のゲート絶縁膜の形成後に、前記第１のゲート絶縁膜および第２のゲート絶縁膜上、および前記局所絶縁層上にゲート電極を形成する工程と、
    前記ゲート電極の形成後に、熱処理により、前記低濃度注入層に注入された第２導電型不純物を拡散させて、前記局所絶縁層の一の側と前記素子分離層との間の領域下、前記局所絶縁層下、および前記ゲート電極下の前記半導体層に、低濃度拡散層を形成する工程と、
    前記低濃度拡散層の形成後に、前記局所絶縁層の一の側の前記低濃度拡散層、および前記ゲート電極の前記局所絶縁層と反対側に隣接するソース層の形成領域の半導体層に、前記第２導電型不純物を前記低濃度拡散層より高濃度に拡散させてドレイン層およびソース層を形成する工程と、を備えることを特徴とする半導体素子の製造方法。
  2. 請求項１に記載の、
    前記ゲート電極の形成後に、熱処理により、前記低濃度注入層に注入された第２導電型不純物を拡散させて、前記局所絶縁層の一の側と前記素子分離層との間の領域下、前記局所絶縁層下、および前記ゲート電極下の前記半導体層に、低濃度拡散層を形成する工程と、
    前記低濃度拡散層の形成後に、前記局所絶縁層の一の側の前記低濃度拡散層、および前記ゲート電極の前記局所絶縁層と反対側に隣接するソース層の形成領域の半導体層に、前記第２導電型不純物を前記低濃度拡散層より高濃度に拡散させてドレイン層およびソース層を形成する工程と、に替えて、
    前記ゲート電極の形成後に、前記ゲート電極の前記局所絶縁層と反対側に隣接するソース層の形成領域を囲うボディ拡散層の形成領域の半導体層に、前記第１導電型不純物を前記半導体層より高濃度に注入してボディ注入層を形成する工程と、
    前記ボディ注入層の形成後に、熱処理により、前記低濃度注入層に注入された第２導電型不純物およびボディ注入層に注入された第１導電型不純物を拡散させて、前記局所絶縁層の一の側と前記素子分離層との間の領域下、前記局所絶縁層下、および前記ゲート電極下の前記半導体層に、低濃度拡散層を形成すると共に、前記低濃度拡散層から前記局所絶縁層の他の側の離間した領域にボディ拡散層を形成する工程と、
    前記低濃度拡散層およびボディ拡散層の形成後に、前記局所絶縁層の一の側の前記低濃度拡散層、および前記ゲート電極の局所絶縁層と反対側の前記ボディ拡散層に、前記第２導電型不純物を前記低濃度拡散層より高濃度に拡散させてドレイン層およびソース層を形成する工程と、としたことを特徴とする半導体素子の製造方法。
  3. 請求項１において、
    前記局所絶縁層の他の側である前記ソース層側の端部と、前記第２のゲート絶縁膜の前記ソース層側の端部との距離をステップ長Ｌｓとし、前記局所絶縁層の前記ソース層側の端部と、前記低濃度拡散層の前記ソース層側の端部との距離をオフセット長Ｌｏとしたときに、
    前記ステップ長Ｌｓが、０．３μｍ以上、１．１μｍ以下の範囲であり、かつ前記オフセット長Ｌｏから前記ステップ長Ｌｓを減じた差の長さΔＬが、−０．２μｍ以上、０．６μｍ以下の範囲であることを特徴とする半導体素子の製造方法。
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