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CN119050141A - 利用埋置绝缘层作为栅极介电质的高压晶体管 - Google Patents

利用埋置绝缘层作为栅极介电质的高压晶体管 Download PDF

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CN119050141A
CN119050141A CN202411155902.2A CN202411155902A CN119050141A CN 119050141 A CN119050141 A CN 119050141A CN 202411155902 A CN202411155902 A CN 202411155902A CN 119050141 A CN119050141 A CN 119050141A
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semiconductor
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艾略特·约翰·史密斯
陈倪尔
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GlobalFoundries US Inc
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Abstract

本发明涉及利用埋置绝缘层作为栅极介电质的高压晶体管，通过使用SOI架构的埋置绝缘材料作为栅极介电材料，而可以位于该埋置绝缘层下方的掺杂半导体区的形式设置栅极电极材料，基于成熟的CMOS技术可形成高压晶体管。该高压晶体管可基于形成复杂全耗尽SOI晶体管的流程以高制程兼容性形成，其中，在一些示例实施例中，也可将该高压晶体管设为全耗尽晶体管配置。

Description

利用埋置绝缘层作为栅极介电质的高压晶体管
本申请是中国专利申请号为201810756784.9，发明名称为“利用埋置绝缘层作为栅极介电质的高压晶体管”，申请日为2018年7月11日的中国专利申请的分案申请。
技术领域
本披露通常涉及半导体装置及制造技术，以提供基于半导体或绝缘体上硅(silicon-on-insulator；SOI)架构形成的晶体管元件。
背景技术
由于场效应晶体管的关键尺寸的持续缩小，在半导体装置的领域已取得显着进步。在最近的发展中，在复杂平面装置架构中，晶体管元件的关键尺寸已达到30纳米甚至更小，从而获得极高集成密度，并因此提供在单个集成电路中集成越来越多功能的可能性。复杂场效应晶体管的关键尺寸(例如栅极长度)的持续缩小通常涉及特定的挑战，必须解决这些特定挑战以实现尺寸缩小的场效应晶体管的合适功能。复杂场效应晶体管的栅极长度的持续缩小的这些负面影响的其中一些涉及形成于栅极电极结构下方的导电沟道之间的电容耦合，其余晶体管本体相对栅极电极结构的寄生电容，从而增加进入并穿过极薄栅极介电材料的静态及动态漏电流，等等。例如，栅极电极结构至沟道区的减小的电容耦合的问题已导致栅极介电材料的物理厚度持续缩小，以增加电容耦合，另一方面，这可能显着促进进入并穿过该薄栅极介电材料的漏电流增加。因此，已开发复杂材料系统及制造技术，以向栅极介电材料中引入高k介电材料，从而使物理厚度适于保持漏电流于可接受的水平，同时进一步减小由此形成的电性厚度或氧化物等同厚度。
为了进一步增强高度微缩场效应晶体管的沟道区的总体可控性，在最近的开发中，通过进一步降低沟道区中的掺杂物浓度可解决在具有约30纳米及显着更小的长度的沟道区中不可避免的掺杂物波动问题，从而也降低散射事件的概率，并因此增加沟道区中载流子的总体速度。在此背景下，已意识到，全耗尽晶体管本体区(也就是沟道区以及在其附近的任意区域在施加于栅极电极结构的0V下基本不包含迁移载流子)可提供优越的晶体管性能，尤其是在总体沟道可控性方面。通过使用极薄半导体材料以在其中实施沟道区(例如极薄硅材料、硅/锗材料等)，可实现全耗尽晶体管配置，从而结合此极薄半导体材料中的无或极低掺杂物浓度获得所需的全耗尽状态。
而且，在至少一些态样中，通过使用SOI架构(也就是，在相应主动半导体材料下方形成埋置绝缘材料的架构)也可增加晶体管性能。因此，已在基于SOI架构所形成的全耗尽平面晶体管元件的基础上开发复杂电路设计，其中，即使对于具有30纳米及显着更小的关键尺寸的高度复杂晶体管元件，结合较低功耗也可实现晶体管的较高开关速度。因此，甚至高度复杂的控制电路可实施于相应电路设计中，其中，由于较低功耗，甚至复杂独立装置可具有任意此类复杂电路。
由于平面晶体管架构中的全耗尽晶体管配置基本上用以在单个半导体芯片中实施高度复杂电路，因此相较用于小信号应用的复杂全耗尽晶体管元件，也需要操作于较高电压的晶体管元件。也就是说，这些复杂小信号晶体管通常操作于约2V甚至更小的供应电压，以减少静态及动态漏电流并因此降低功耗，从而也提供减小相应栅极介电材料的物理厚度的可能性，如上所述，即使使用复杂高k介电材料，也可能需要减小相应栅极介电材料的物理厚度来保持所需程度的沟道可控性。因此，当实施额外功能于集成电路芯片中时，例如，具有相应输出级的射频(RF)组件、电荷泵或者可能必须操作于约5V以及显着更高的电压(例如10至50V及更高)的任意其它功率装置，相应的高压晶体管必须实施于相应集成电路芯片的特定装置区域。尽管相应高压晶体管可基本上依据独立的制造策略在独立的衬底上形成并可随后转移至另一个衬底(其上承载有复杂小信号晶体管元件)，但结果表明，此类制程策略仍可能显着影响总体制造成本并因此可能使此类方法不太理想。
在其它方法中，相应高压晶体管元件可与复杂小信号晶体管一起形成，不过，因此需要较大修改，以符合形成可靠高压晶体管的要求。例如，相应栅极电极结构的图案化可能必须基于不同的策略执行，因为除了复杂小信号晶体管与高压晶体管的不同栅极长度以外，尤其，针对高压晶体管，要求栅极介电材料的物理厚度显着增加。因此，栅极介电材料的图案化可能必须执行于两个不同的序列中，以提供复杂小信号晶体管的常用高k介电材料堆叠以及具有足够物理厚度以符合高压晶体管的电压要求的相应高压栅极介电材料，例如二氧化硅材料。因此，已作了大量努力来实施高压晶体管的全耗尽晶体管架构或者试图使用SOI装置的特定架构以例如通过使用埋置绝缘材料作为栅极介电层来实施相应的高压晶体管。
例如，美国专利号7,939,395说明一种半导体装置，其中，可将埋置绝缘层用作栅极介电材料，其中，栅极电极形成于埋置绝缘层上方的“主动”半导体层中，且漏区与源区形成于硅衬底材料中。为此，第一接触区经形成以延伸穿过埋置二氧化硅层并连接高掺杂漏区，同时第二接触区穿过埋置绝缘层形成并连接高掺杂源区。
美国专利号7,745,879涉及基于SOI架构的全耗尽绝缘体上硅场效应晶体管以及相应制造技术，其中，可使用薄硅层来设置包括轻掺杂区的漏区，可将该区视为漂移区，提供较大长度以允许相应电压降。而且，沟道区位于该漂移区与源区之间，且具有合适配置(也就是，具有适当尺寸设计的栅极介电材料)的栅极电极结构位于该沟道区上方并且还连接载流子复合元件。
美国专利号7,151,303涉及用于存储器(memory)装置的访问(access)晶体管，其在辐射或粒子诱发载流子生成方面具有优越的鲁棒性，其中，通过设置专门掺杂的栅极电极可获得全耗尽状态。也就是说，在此概念中，可使用与漏源掺杂相比具有反型掺杂的栅极电极材料，以在沟道区中获得全耗尽状态。
由于在SOI配置中设置高压晶体管方面所投入的大量努力，结果表面，相较用以形成复杂全耗尽小信号晶体管的成熟流程，仍然可能必须实施较大修改，从而为依据已知策略形成的此类装置增加大量额外成本。
鉴于上述情形，本披露涉及半导体装置及制造技术，其中，可能依据全耗尽晶体管配置提供基于SOI架构的场效应晶体管，同时避免或至少减轻上述问题的影响。
发明内容
下面提供本披露的简要总结，以提供本发明的一些态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要元件或划定本发明的范围。其唯一目的在于提供一些简化形式的概念，作为后面所讨论的更详细说明的前序。
一般来说，本披露基于以下概念：可将半导体装置的埋置绝缘层有利地用作栅极介电材料，其中，可将形成于该埋置绝缘材料下方的任意衬底或块体材料有效用作栅极电极材料。因此，在此类装置配置中，可能不再需要形成于相应半导体材料上方的“标准”栅极电极结构。
在本文中所披露的一些态样中，可将形成于该埋置绝缘层(其可充当栅极介电材料)上方的半导体层设置为具有适于在沟道区中获得全耗尽状态的厚度，从而提供与全耗尽晶体管配置相关联的优点，例如寄生电容减小，沟道区的优越可控性，因散射中心的数目减少而导致高载流子迁移率，当考虑晶体管长度缩小时掺杂物波动总体减少，等等。而且，通过使用极薄的初始半导体层(例如，其也可用于复杂全耗尽小信号晶体管元件)，可实现关于制程技术的高度兼容性，从而导致总体制造成本降低。
而且，当在单个半导体芯片内结合全耗尽小信号晶体管元件形成此类全耗尽晶体管元件时，可实现总体功能性的显着增加，尤其因为该较厚的埋置绝缘材料可使栅极介电材料的物理厚度增加，其因此可允许在升高的供应电压下的任意此类晶体管元件的操作。因此，以相对全耗尽小信号晶体管的配置及流程的高兼容性，基于全耗尽晶体管架构可形成需要具有高操作电压的晶体管的相应电路部分。因此，可实现在增加的集成密度下结合增强的功能性的优越设计灵活性，因为任意此类高压晶体管元件可实施于任意所需装置区域，从而可能实现在相邻装置区域中形成小信号晶体管与高压晶体管。
依据本文中所披露的一个示例实施例，一种半导体装置包括位于半导体层中的沟道区。而且，漏区与源区位于该半导体层上，以横向连接该沟道区。该半导体装置还包括埋置绝缘层，其包括位于该沟道区下方的一部分。此外，该半导体装置包括与栅极接触区连接的位于该埋置绝缘层下方的掺杂区，其中，该埋置绝缘层的该部分及该掺杂区形成晶体管元件的栅极电极结构。
依据本文中所披露的另一个示例实施例，一种晶体管元件包括位于漏区与源区之间的沟道区。而且，该晶体管元件包括位于至少该沟道区下方的埋置绝缘层的一部分。此外，该晶体管元件包括掺杂半导体区，其位于该埋置绝缘层的该部分下方并与控制端子连接，其中，该埋置绝缘层的该部分及该掺杂半导体区形成栅极电极结构。
依据本文中所披露的又一个示例实施例，提供一种方法。该方法包括通过在埋置绝缘层的一部分下方掺杂半导体衬底的衬底材料的一部分形成晶体管元件的栅极电极结构。该方法还包括在形成于该埋置绝缘层上的半导体层上形成漏区及源区。此外，该方法包括在该漏区与该源区之间形成层间介电材料。
附图说明
参照下面结合附图所作的说明可理解本披露，该些附图中类似的附图标记表示类似的元件，且其中：
图1A及图1B分别示意显示依据示例实施例具有基于埋置绝缘材料以及位于该埋置绝缘层下方的电极材料形成的栅极电极结构的晶体管元件的剖视图及顶视图；
图1C及图1D分别示意显示包括基于埋置绝缘材料以及形成于该埋置绝缘层下方的掺杂衬底材料形成的栅极电极结构的另一个晶体管元件的剖视图及顶视图，其中，与图1A及图1B的晶体管元件相比，获得减小的寄生电容；以及
图2A至图2L示意显示在不同制造阶段期间的半导体装置的剖视图，其中，基于由埋置绝缘材料以及位于其下方的衬底材料形成的栅极电极结构可形成晶体管元件，且基于具有高制程兼容性的制造流程可形成复杂小信号晶体管。
尽管本文中所披露的发明主题容许各种修改及替代形式，但本发明主题的特定实施例以示例方式显示于附图中并在本文中作详细说明。不过，应当理解，本文中有关特定实施例的说明并非意图将本发明限于所披露的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
具体实施方式
下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以实现开发者的特定目标，例如符合与系统相关及与商业相关的约束条件，该些决定将因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域的普通技术人员借助本披露所执行的常规程序。
现在将参照附图来说明本披露。附图中示意各种结构、系统及装置仅是出于解释目的以及避免使本披露与本领域技术人员已知的细节混淆，但仍包括该些附图以说明并解释本披露的示例。本文中所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。本文中的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
本披露基于以下概念：场效应晶体管(其可能要求栅极介电材料具有增加的物理厚度)可基于SOI装置的埋置绝缘层部分形成，以避免通常与具有不同材料组成及/或不同厚度的栅极介电材料的形成相关联的任意大量额外制程及材料系统。而且，已意识到，为保持与许多现有CMOS制程策略的高度兼容性，可将位于该埋置绝缘层下方的衬底材料或块体材料用作栅极电极材料，从而在一些示例实施例中，用以操作相应晶体管元件的整体控制模式可作为“埋置”栅极电极结构提供，也可将该“埋置”栅极电极结构称为后栅极电极结构，其中，可以降低的总体制程复杂性来实现该埋置栅极电极结构的实施。在一些示例实施例中，例如，通过结合相应埋置绝缘层使用较薄的半导体材料(在其中及上方可形成相应“标准”复杂场效应晶体管)，可实现与用于形成小信号或低功率应用的全耗尽SOI晶体管的复杂制程技术的高度兼容性。在一些示例实施例中，利用埋置绝缘层作为栅极介电材料的晶体管元件(由于较厚的栅极介电材料，在本文中也被称为高压晶体管元件)可与同一半导体芯片内的低功率或小信号晶体管元件一起形成，从而提供向基于全耗尽晶体管元件所形成的复杂SOI装置集成扩展功能的可能性。在其它情况下，依据总体电路及装置要求，相应高压晶体管元件可以具有或不具有任意额外小信号晶体管的任意类型电路形成。
图1A示意显示依据示例实施例包括晶体管元件(也被称为高压晶体管150)的半导体装置100的剖视图。半导体装置100可包括衬底101，该衬底可以任意合适的结晶半导体材料(例如硅、硅/锗、锗及类似物)的形式设置。应当了解，由于成本考量以及由于在硅衬底的背景下可用的很成熟的制程技术，目前，大多数复杂集成电路基于硅衬底制造。在本文中所使用的意义下，该衬底材料或衬底101将被理解为可代表用以在其中及其上形成相应半导体装置的衬底或载体的结晶半导体材料，而在其它情况下，衬底101可仅代表任意其它合适载体材料的上部。在此情况下，衬底材料101可例如以具有1μm(微米)或更多的特定厚度的半导体层的形式设置。还应当了解，依据半导体装置100的总体配置，可将衬底101横向(也就是说，沿水平方向以及沿垂直于图1的图示平面的方向)划分为特定装置区。
例如，如图所示的晶体管元件150可位于装置区中，在该装置区中可能需要多个相应高压晶体管元件，而在其中不包含任意其它晶体管元件，例如低功率晶体管等。在其它情况下，在相应晶体管区域内可结合低功率晶体管形成晶体管150，以建立半导体装置100的至少一部分的所需功能行为。在其它情况下，可基于多个晶体管150获得半导体装置100的特定装置区的功能行为，而在半导体装置100的其它独立区域中，可实施不同类型的功能行为，而不需要设置晶体管150的其中一个或多个。
半导体装置100还可包括隔离结构102、102A，其经形成以横向界定相应区域，例如晶体管区域等。例如，隔离结构102可以浅沟槽隔离的形式设置(其可能延伸或可能不延伸至衬底区101中)，也就是，用任意合适的介电材料例如二氧化硅、氮化硅等填充的浅沟槽。在一些示例实施例中，结合浅沟槽隔离结构102，可设置“深”隔离结构102A，以实现依据总体装置要求在衬底材料101的上部中所形成的相应掺杂区的优越横向隔离。在此方面，应当注意，“深”隔离结构102A可以约50纳米或更多(例如200纳米)的深度延伸至衬底材料101中，但可能不超过几百纳米等的深度。
而且，半导体装置100可包括埋置绝缘层122，其可代表埋置绝缘材料的一部分，该埋置绝缘材料可能初始设于整个衬底101上并且可能依据设计要求已被图案化。在其它情况下，埋置绝缘材料122可基本设于需要SOI架构的特定装置区中，而在其它装置区中，可能必须实施“块体”配置。应当理解，如晶体管150的背景下所示的配置可被视为混合配置，因为埋置绝缘层122可位于主动半导体层103下方，而在区域106中，可移除埋置绝缘层122，从而提供对衬底材料101的上部的直接访问。通常，“深”隔离结构102A可界定此“混合”区。
例如以硅、硅/锗等形式设置的半导体层103可具有晶体管150的合适操作行为所需的合适厚度及掺杂物浓度。在一些示例实施例中，半导体层103可具有支持全耗尽晶体管配置的厚度、材料组成以及/或者掺杂物浓度。在此情况下，在一些示例实施例中，半导体层103的厚度131T(至少在其中形成的沟道区130处)可为约15纳米或更小。众所周知，在许多复杂半导体装置中，可使用主动半导体材料的相应厚度(例如15纳米及更小，或者甚至10纳米及更小)以形成具有30纳米及更小的栅极长度的复杂全耗尽SOI晶体管元件。而且，在半导体层103的端部上形成高掺杂半导体材料形式的源区152及漏区153，从而横向界定沟道区130。因此，源区152及漏区153定义沟道长度131L，其中，导电沟道可依据操作晶体管150的特定条件形成。可依据总体装置要求(例如，当基于所需供应电压操作晶体管150时，关于沿沟道区130的所需电压降)选择沟道长度131L，其可基本对应“标准”晶体管元件的栅极长度。
基于“埋置”栅极电极结构120可实现沟道区130中的导电控制，该“埋置”栅极电极结构可包括形成于半导体层103下方的埋置绝缘层122、采用掺杂半导体区121形式的电极材料(其可代表衬底材料101的特定部分)，以及栅极接触区123(其可以高掺杂半导体材料的形式设置并可在材料组成及掺杂物浓度方面具有类似漏区153与源区152的配置)。例如，对于N型晶体管，漏区153与源区152可包括N型掺杂物种类的较高掺杂物浓度，且接触区123也可具有N型种类的较高掺杂物浓度，以连接掺杂区121(掺杂区121可具有较高但在一些示例实施例中与接触区123相比降低的N型掺杂物浓度)。不过，应当了解，可依据其它标准例如关于调节晶体管150的阈值电压等选择栅极电极结构120中的掺杂模式，因此对于N型晶体管，如关于晶体管150的所需操作行为认为合适的话，甚至P掺杂种类可被纳入半导体区121中并因此被纳入接触区123中。而且，对于P型晶体管元件，如上所述，可反转相应掺杂，从而如需要的话，在半导体装置100中可设置具有晶体管150的基本几何配置的N型与P型两种晶体管。
在图1A中所示的制造阶段中，半导体装置100还可包括高导电金属半导体化合物154，例如硅化镍区，从而进一步减小其中可实施金属半导体化合物154的任意半导体区的接触电阻。如图所示，金属半导体化合物154可形成于漏区153与源区152的外上部以及接触区123的上部。以此方式，可减小至相应接触元件105A、105B及105C的接触电阻。结合一种或多种介电材料104的接触元件105A、105B、105C可代表半导体装置100的接触层级105，从而可提供至形成于该半导体层级的任意电路元件的接触，而额外金属化层级(未显示)可依据总体电路设计提供至接触层级105中的各接触元件的电性接触。
图1B示意显示半导体装置100的顶视图，其中，线IA代表图1A中所示的剖面。如图所示，晶体管150横向嵌埋于浅沟槽隔离结构102中，该浅沟槽隔离结构相应被“深”隔离结构102A包围。而且，示意显示沟道区130及漏区153与源区152以及接触区123，其中，出于方便，可假定接触层级105不存在或为透明，不过，其中，在此附图中仍标示接触元件105A、105B、105C。而且，出于方便，以虚线显示该掺杂半导体区，也就是栅极电极材料121，因为此区被隔离结构102、沟道区130、漏区153与源区152及接触区123覆盖，也如图1A中所示。而且，如图所示，沟道长度131L沿晶体管150的长度方向L延伸，而漏区153与源区152沿晶体管宽度方向延伸，也就是沿图1B中的垂直方向延伸。如上所述，特定晶体管特性可基于另外给定参数的几何调节，例如半导体层103以及由此导致的沟道区130的厚度(见图1A)、其中的掺杂物浓度、“栅极介电质”(也就是埋置绝缘层122)的厚度、沟道长度131L以及晶体管150的相应宽度。因此，在向源区152及漏区153施加特定的供应电压后(其可被选择为与低功率晶体管相比显着较高，该低功率晶体管可基于具有约10纳米及显着更小的相应栅极介电质的物理厚度的复杂栅极电极结构形成)，当向接触区123施加合适的控制电压时，导电沟道形成于源区152与漏区153之间的沟道区130中。
如图1A及图1B中所示的半导体装置100可依据后续将参照图2A至图2L更详细地说明的制造技术形成。
图1C示意显示包括相较图1A及图1B的晶体管150具有修改配置的晶体管150A的半导体装置100的剖视图。在此示例实施例中，晶体管150A可基本具有相同的配置，除了与图1A及图1B的晶体管150相比减少的栅极/漏极及栅极/源极电容以外。为此，可形成掺杂半导体区121A(充当栅极电极材料)，以沿晶体管长度方向(也就是，图1C中的水平方向)延伸，从而基本对应沟道区130，也就是，定义栅极长度121L，该栅极长度基本对应沟道长度131L。也就是说，在衬底材料101中嵌埋掺杂半导体区121A，以偏离界定隔离结构102一定距离，该距离基本对应沿晶体管长度方向的漏区153与源区152的横向延伸。另一方面，如图1A中所示，至少在埋置绝缘层122附近，晶体管150的掺杂半导体区121由隔离结构102横向界定。因此，与图1A及图1B的晶体管150的配置相比，图1C的晶体管150A可具有减小的寄生电容，从而获得增加的开关速度。
图1D示意显示图1C的半导体装置100的顶视图，其中，线IC表示为显示图1C所作的剖面。而且，如图所示，沟道长度131L沿晶体管长度方向延伸，该晶体管长度方向现在为图1D中的垂直方向L。另一方面，区121A的掺杂经建立以至少沿晶体管长度方向L使栅极电极材料121A位于沟道区130下方，基本不延伸至漏区153与源区152中，如上参照图1C所述。因此，在向晶体管150A施加相应供应电压及合适的控制电压后，对于相同的几何(也就是，与图1A及图1B的装置相比相同的晶体管长度及晶体管宽度)，可获得一定程度增加的开关速度。
如图1C及图1D中所示的装置100的晶体管150A可依据后续将参照图2A至图2L所述的制造技术形成。
而且，如图1A及图1C中所示的晶体管150、150A可在相应漏区153与源区152之间不具有特定装置结构。也就是说，在这些示例实施例中，可形成接触层级105的一种或多种层间介电材料104，以持续延伸于漏区153与源区152之间，而没有任意额外的晶体管相关结构。在其它示例实施例中，如后续所述，如认为对于总体装置配置合适的话，在沟道区130或其一部分上或上方可形成一个或多个额外组件，例如用以调节晶体管特性的一个或多个材料层、伪栅极电极，可能结合参数调节材料等。
请参照图2A至图2L，现在将说明另外的示例实施例，其中，制程技术用以基于栅极电极结构(包括埋置绝缘层以及形成于该埋置绝缘层下方的掺杂半导体区，例如如上面参照图1A至图1D所述)形成晶体管元件。
图2A示意显示包括第一装置区200A及第二装置区200B的半导体装置200的剖视图。在第一装置区200A中，可形成晶体管，例如先前参照图1A至图1D所述的晶体管150或其中将实施埋置栅极电极结构的类似配置的任意其它晶体管。第二装置区200B可代表半导体装置200的一部分，在其中或上方可形成小信号或低功率晶体管。因此，在一些示例实施例中，在同一半导体装置200内的共同流程中可形成低功率晶体管以及包括埋置栅极电极结构的高压晶体管元件。
在所示制造阶段中，半导体装置200可包括衬底材料201，例如任意合适的结晶半导体材料，如硅材料等，也如上参照图1A至图1D的半导体装置100的衬底材料101所述。而且，埋置绝缘层222可形成于第一装置区200A及第二装置区200B中，且可包括任意合适的介电材料例如二氧化硅、氮化硅、高k介电材料(如认为合适的话)，或认为适于提供足够的物理厚度以确保衬底材料201相对形成于埋置绝缘层222上的半导体层203的适当电性隔离的任意其它材料。例如，在一些示例实施例中，埋置绝缘层222可具有约10纳米或更大的厚度。例如，在一些用以形成全耗尽SOI低功率晶体管的一些成熟CMOS制程技术中，设于其中的埋置绝缘层可具有约20纳米的厚度。处于初始状态的半导体层203可代表任意合适的半导体材料，例如硅、硅/锗、硅/碳等，取决于将要基于半导体层203形成的晶体管元件的特定要求。在一些示例实施例中，半导体层203的初始厚度203T可为15纳米及更小。而且，应当了解，如合适的话，先前在半导体装置100的半导体层103的背景下所讨论的任意态样也可适用于半导体层203。
而且，可设置隔离结构202、202A，以横向界定第一装置区200A及第二装置区200B中的相应区域。例如，较浅的隔离结构202可横向界定相应晶体管区域，也就是电流流动区，而较深的沟槽隔离结构202A可包围代表“混合”区的区域，例如区域206，其中，在后续制造阶段中可移除埋置绝缘层222，以提供与衬底材料201的一部分的直接连接。
如图2A中所示的半导体装置200可基于下面的制程形成。在设置衬底201(其可能已包括埋置绝缘层222及初始半导体层203，如需要，还可调节这些层的特性，例如考虑材料组成、初始厚度、掺杂物浓度等，其中，任意此类修改可根据需要在半导体装置200中局部或全局执行)以后，可应用制程序列以形成隔离结构202、202A。为此，可应用成熟的氧化、沉积及光刻技术，接着应用相应的蚀刻序列，以在半导体层203及埋置绝缘层222中形成沟槽，该沟槽可以特定深度延伸至衬底材料201中。接着，可沉积并可随后通过成熟的制程技术平坦化一种或多种合适的介电材料。应当了解，即使在相应制程序列以后，一个或多个保护层(未显示)仍可覆盖半导体层203，如需要的话。而且，如已经讨论的那样，在形成沟槽隔离结构202、202A之前或之后，可执行相应制程，以调节半导体层203的初始厚度至任意所需值，其中，例如，与第二装置区200B(其中，可能要形成低功率晶体管)中的半导体层203的厚度相比，可将第一半导体区200A中的层203的厚度203T调节至较大厚度。类似地，其它材料特性例如初始掺杂物浓度(如果要使用非本征半导体材料)、总体材料组成等可基于相应掩蔽技术及制程例如注入、外延生长、蚀刻制程等适当调节。
图2B示意显示处于下一制造阶段中的半导体装置200的剖视图。如图所示，在相应区域206中，可移除初始半导体层203及埋置绝缘层222，从而暴露第一装置区200A及第二装置区200B中的相应混合区的衬底材料201的表面201S。为此，通过使用光刻及沉积技术可执行合适的掩蔽制程，接着执行蚀刻制程，以蚀刻穿过材料203、222。接着，可移除任意蚀刻掩膜。另外，在此情况下，一个或多个任意保护层仍可存在于半导体层203上，如认为合适的话。在其它情况下，在区域206中形成该开口以暴露表面201S以后，可形成另外的保护层或遮蔽层，如认为合适的话。为此，可用任意成熟的沉积及/或氧化配方。
图2C示意显示处于掺杂半导体区221至少形成于第一装置区200A中的埋置绝缘层222下方的制造阶段中的半导体装置200的剖视图。类似地，在第二装置区200B中可形成掺杂区201B。在图2C中所示的实施例中，假定在第一装置区200A中，有待形成的晶体管元件的总体几何等同于如图1B中所示的几何，从而掺杂半导体区221可沿埋置绝缘层222的整个长度方向横向延伸并被隔离结构202横向界定。在其它示例实施例(未显示)，掺杂半导体区221可对应如图1D中所示的几何配置，从而沿晶体管长度方向，掺杂半导体区221可沿埋置绝缘层222的一部分延伸，相对隔离结构202横向偏移，例如，如图1C中关于掺杂半导体区121A所示。
掺杂半导体区221可代表栅极电极结构的电极材料，该栅极电极结构由埋置绝缘层222或位于第一装置区200A中的相应隔离结构202与有待形成于第一半导体区域200A的区域206中的接触区之间的此层的部分构成，如先前参照半导体装置100所述。为此，引入区域221中的掺杂物种类可具有任意合适的分布，以符合阈值调节、总体导电性等的要求。例如，可包含较高浓度的N型掺杂物种类，而在其它情况下，在掺杂区221中可实施沿深度方向(也就是，在图2C中，垂直方向)的大体梯度掺杂物分布，如认为合适的话。在其它情况下，可包含P型掺杂物种类，取决于所需的总体晶体管特性。
在一些示例实施例中，当同一类型掺杂物种类及同一类型掺杂物分布可满足将要形成于第二装置区200B中的晶体管的要求时，在第二装置区200B中所形成的掺杂半导体区201B可具有类似掺杂区221的配置。在其它情况下，掺杂区201B可经专门设计以在提供后偏置控制机制以及有待形成于第二装置区200B上方的“标准”栅极结构方面满足晶体管元件的要求。应当了解，可根据需要在第一装置区200A及第二装置区200B中设置额外掺杂区，例如，以将区域221及/或201B与衬底材料201电性隔离，等等。
一般来说，掺杂区221、201B可基于合适的注入序列形成，包括相应光刻制程以及掩蔽技术。例如，当在第二装置区200B中要形成要求适于掺杂半导体区221的掺杂物分布的晶体管元件时，可形成相应注入掩膜，以暴露第二装置区200B及第一装置区200A中的相应区域，从而注入相应掺杂物种类。在其它情况下，可专门针对将要形成于第一装置区200A及第二装置区200B中的任意类型晶体管元件执行相应注入制程，从而需要相应注入掩膜。尤其，当掺杂半导体区221可基于与应用于将要形成于第二装置区200B中及上方的晶体管类型的其中之一相同的制程配方形成时，相较在第二装置区200B中形成晶体管的标准流程，将不需要额外的制程步骤以在第一装置区200A中设置掺杂半导体区221。
在其它示例实施例(未显示)中，可以不同顺序执行参照图2B及图2C所述的制程序列。也就是说，掺杂半导体区201B、221的其中一者或两者可基于上述制程技术形成且后续可形成用以暴露表面201S的开口206(见图2B)。
图2D示意显示处于下一制造阶段中的该半导体装置200的剖视图。如图所示，在第二装置区200B的半导体层203上可形成栅极电极结构220B，以符合将要形成于第二装置区200B中的低功率晶体管元件的要求。例如，栅极电极结构220B可包括具有任意合适配置的栅极介电材料222B，其中，在复杂应用中，栅极介电材料222B可包括高k介电材料，该高k介电材料将被理解为具有20或更高介电常数的介电材料。在此情况下，可将含金属材料224设为阻挡材料及/或用以增加总体导电性及/或调节有待形成的晶体管的阈值电压的材料。而且，电极材料221B例如多晶硅、非晶硅、硅/锗等或其任意组合可与介电覆盖材料225例如氮化硅材料等一起设置。应当了解，在复杂半导体装置中，栅极电极结构220B的长度可在30纳米及显着更小的范围内，例如28纳米、22纳米以及更小。还应当了解，在第二装置区200B中仍可存在其它晶体管元件，其可具有相对将要基于栅极电极结构220B形成的晶体管元件不同的配置。例如，栅极电极结构220B可代表用于N型晶体管的栅极电极结构，而类似栅极电极结构(未显示)可用于P型晶体管。
而且，在此制造阶段中，在半导体装置200上方可形成间隙壁材料层226B，其材料组成适于在下一制程序列中形成间隙壁元件。例如，间隙壁层226B可以具有合适厚度的氮化硅材料的形式设置。而且，可设置蚀刻掩膜207例如阻剂材料等，以覆盖半导体装置200的任意部分，在一些另外的制程步骤期间，在该半导体装置200的任意部分上将保持间隙壁层226B。在所示例子中，可假定间隙壁层226B可暴露于第二装置区200B中的其它区域中，其中，侧间隙壁将形成于相应栅极电极结构220B上(未显示)，例如，与有待基于如图所示的栅极电极结构220B形成的晶体管相比具有相反导电类型的晶体管类型的栅极电极结构。层226B及207可基于成熟的制程技术形成，包括沉积技术、光刻制程等。接着，可执行蚀刻制程，以在未被第二装置区200B中的掩膜层207覆盖的任意相应栅极电极结构上形成侧间隙壁。另一方面，间隙壁层226B被位于第一装置区200A上以及第二装置区200B的相应区域(例如，如图所示围绕栅极电极结构220B的区域)中的掩膜层207可靠地覆盖。
图2E示意显示处于下一制造阶段中的半导体装置200，其中可形成另外的间隙壁材料226A，从而结合间隙壁层226B的先前形成且未移除的部分(见图2D且未在图2E中显示)提供用以在相应栅极电极结构上形成侧间隙壁的间隙壁材料的所需总体厚度。为此，可应用任意成熟的沉积配方，以形成例如氮化硅材料。而且，可形成掩膜层例如阻剂材料等并可通过光刻对其图案化，以获得位于第一装置区200A中的间隙壁层226A上方的掩膜208，从而暴露可与有待形成于第一装置区200A中的漏区与源区对应的部分。
图2F示意显示处于一个制造阶段中的半导体装置200，在该制造阶段中，基于如图2E中所示的配置可能已执行蚀刻制程，从而移除间隙壁层226A(见图2E)的任意暴露部分。因此，在第二装置区200B中的任意未被覆盖的栅极电极结构220B，可形成相应间隙壁226，而在其它区域中，包括被掩膜208(见图2E)覆盖的栅极电极结构，先前形成的间隙壁元件以及层226A的部分仍可存在。类似地，层226A的一部分(也由同一附图标记表示)可设于第一装置区200A中的半导体层203上，从而基本定义半导体层203中的沟道区230的尺寸、形状及位置。如图2F中所示的配置可基于成熟的非等向性蚀刻配方获得，接着移除掩膜208(见图2E)的任意掩膜材料。因此，在此制造阶段中，可暴露将要形成于第二装置区200B中的低功率晶体管的相应漏区与源区，而在第二装置区200B的其它区域中，相应半导体区域仍可被层226A的部分覆盖。应当了解，在图2F中所示的配置中，漏区与源区可在针对将要基于如图2F中所示的栅极电极结构220B形成的晶体管以及针对有待形成于第一装置区200A中的晶体管的共同制程序列中形成。因此，可应用相应制程或制程序列，以准备任意暴露的半导体表面区域供沉积高原位掺杂半导体材料。为此，可应用任意成熟的制程配方。
图2G示意显示处于下一制造状态中的该半导体装置200的剖视图。如图所示，晶体管250的漏区253与源区252可横向邻近间隙壁材料226A形成，其中，当晶体管250将代表N型晶体管时，漏区253与源区252可代表高掺杂半导体材料，例如高N掺杂半导体材料。类似地，在第一装置区200A的区域206中，设置由高掺杂半导体材料形成的接触区223，以连接掺杂半导体区221。接触区223与漏区253、源区252在材料组成及掺杂物浓度方面沿高度方向(也就是，图2G的垂直方向)可具有基本相同的配置。
在第二半导体区200B中，晶体管250B可包括栅极电极结构220，其包括先前基于间隙壁材料226A形成的间隙壁226，如上所述，其中，邻近栅极电极结构220可形成相应漏区253B与源区252B。类似地，在相应区域206中可形成接触区223B，以连接掺杂区201B。应当了解，晶体管250的漏区253与源区252以及晶体管250B的漏区253B与源区252B可具有基本相同的配置，除了其横向尺寸以外，因为在所示实施例中，可假定这些区域以及相应接触区223、223B可基于共同的选择性外延生长制程形成。而且，位于第二半导体区域200B中的其它晶体管可经设置并可具有与晶体管250B基本相同的配置，除了相反掺杂的漏区与源区及相应接触区以外，其中，位于埋置绝缘层222下方的掺杂区也可具有反型掺杂，也如上所述。
而且，在此制造阶段中，在栅极电极结构220及抬升式漏区253B与源区252B上可形成额外侧间隙壁227，其中，这些间隙壁227可由任意合适的材料形成，例如二氧化硅等。在一些示例实施例中，当期望移除间隙壁材料226A以后下方半导体层203具有优越完整性时，间隙壁227也可选择性地设于晶体管250的漏区253与源区252及接触区223的侧壁上。
图2G中所示的半导体装置200可基于下面的制程形成。当自图2F中所示的配置开始时，可执行选择性外延生长制程，以在第一装置区200A及第二装置区200B中的半导体层203的暴露部分上沉积结晶半导体材料，而在第二装置区200B的其它装置区(未显示)中的半导体层203仍可由材料226A的其余部分覆盖。在相应选择性外延生长制程期间，也可纳入合适的掺杂物种类。接着，仍由材料226A覆盖的任意掩蔽区域(未显示)可通过应用相应选择性蚀刻制程暴露，其中，在执行该蚀刻制程之前可沉积另外的掩膜材料，例如氮化硅，且可由相应光刻掩膜覆盖。在暴露相应半导体区域并移除该光刻掩膜以后，可应用另外的选择性外延生长制程，以沉积适当的原位掺杂半导体材料，从而形成相应漏区与源区(未显示)。应当了解，如果先前沉积的漏区253、253B与源区252、252B相对后续外延生长制程中所沉积的材料在材料组成方面显着不同，并因此有效抑制在先前形成的漏区与源区上的大量材料沉积的话，可省略这些区域的覆盖。
接着，可沉积并可非等向性蚀刻间隙壁层，以在第二装置区200B中以及可选地在第一装置区200A中形成间隙壁元件227。
接着，可应用成熟的蚀刻配方，以移除第二装置区200B中的栅极电极结构220中的氮化硅覆盖层225，从而也移除第一装置区200A中的间隙壁材料226A，可能结合先前已被用于生长漏区253B与源区252B及相应接触区223B的相应半导体材料的任意其它基于氮化硅的掩膜材料。
图2H示意显示在完成上述制程序列以后的半导体装置200。也就是说，晶体管250可包括漏区253与源区252以及栅极电极结构220，该栅极电极结构由作为电极材料的掺杂半导体区221，作为栅极介电质的埋置绝缘层222以及作为高掺杂接触区以接收将要施加于掺杂半导体区221的控制电压的接触区223形成。而且，在此制造阶段中，由于先前移除任意掩膜材料，因此可暴露沟道区230的半导体材料。
在第二装置区200B中，晶体管250B以及形成于第二装置区200B中的任意其它晶体管可包括栅极电极结构220B，其中，由于先前移除覆盖材料225(见图2G)，因此可暴露电极材料221B。因此，在此制造阶段中，基本完成的晶体管结构可设于第一装置区200A及第二装置区200B中，其中，在一些示例实施例中，位于第二装置区200B中的小信号或低功率晶体管250B可具有全耗尽配置，如前所述。类似地，在一些示例实施例中，位于第一装置区200A中的晶体管250可被设为全耗尽晶体管元件，其中，例如就掺杂物浓度、厚度、材料组成等可适当调整沟道区230，以符合晶体管250的特定要求。尤其，由于该栅极介电层(也就是，埋置绝缘层222)的增加的物理厚度，晶体管250经适当调整以基于较高的供应电压操作，取决于晶体管250的总体配置。应当了解，在第一装置区200A中可形成多个晶体管250，其中，当可能需要不同类型的高压晶体管时，可实施配置方面的特定差别。而且，应当了解，晶体管250可具有如上基于图1A至图1D中所示且所解释的半导体装置100的背景下所述的配置及特性。
图2I示意显示处于下一制造阶段中的半导体装置200。如图所示，在第一装置区200A及第二装置区200B上方可形成掩膜层209，例如氮化硅及类似物。为此，可应用任意成熟的沉积技术。而且，在第一装置区200A中可形成蚀刻掩膜210，以覆盖晶体管250的一部分，从而暴露漏区253与源区252的相应外部。掩膜210可基于任意成熟的光刻技术形成。随后，基于成熟的配方可执行任意蚀刻制程，以移除掩膜层209的暴露部分。为此，可用湿化学蚀刻配方或等离子体辅助蚀刻配方。
图2J示意显示处于已移除掩膜层209(见图2I)的暴露部分并且也已移除光刻掩膜210的制造阶段中的半导体装置200。因此，沟道区230的表面以及漏区253与源区252的相邻表面区域可可靠地由先前的图案化掩膜层209的一部分209A覆盖，同时暴露源区252、漏区253的外表面区域252S、253S。随后，可应用另一个制程序列，以在半导体材料的暴露表面区域(例如表面区域252S、253S)以及晶体管(例如第二装置区200B中的晶体管250B)的任意暴露半导体表面中形成半导体金属化合物。例如，当相应暴露半导体表面区域可包括大量硅时，可形成硅化镍。为此，可应用成熟的沉积、退火及蚀刻制程，以形成所需半导体金属化合物，例如硅化镍材料。
图2K示意显示在上述制程序列之后的半导体装置200。也就是说，在相应半导体表面区域中及上形成具有优越导电性的金属半导体化合物区域254，其中，尤其，在晶体管250中，掩膜材料的部分209A可可靠地防止区域254形成于沟道区230中。因此，晶体管250、250B的相应接触区可在其上形成相应金属半导体化合物254，从而提供优越的接触电阻。随后，通过依据成熟的制程策略形成接触层级可继续进一步的制程。
应当了解，在半导体装置200的整个流程期间的任意合适的时间点，可执行相应热处理、退火制程等，以符合例如活化掺杂物种类、调整材料特性等的总体要求。出于方便，本文中未专门说明任意此类退火制程。
图2L示意显示下一制造阶段中的半导体装置200的剖视图，在该制造阶段中，在第一装置区200A及第二装置区200B上方可形成接触层级205。如图所示，接触层级205可包括一种或多种介电材料204，例如氮化硅、二氧化硅等，其中，出于方便，在图2L中未显示任意此类不同材料层(如设置的话)。而且，可设置相应接触元件205A-205F，以连接晶体管250的漏区与源区以及连接接触区223(其代表栅极电极结构220的接触区，如前所述)，并且也连接晶体管250B的漏区与源区以及接触区223B(其可用于施加合适的后偏置电压，如需要的话)。还应当了解，在一些示例实施例中，如图2L中所示，掩膜材料209A也可代表介电材料204的一部分，其可设于第一装置区200A中。在此态样中，应当注意，在图2L中所示的实施例中，包括掩膜材料209A的介电材料204可形成于漏区253与源区252之间，以持续延伸于其之间，而在其之间没有任意另外的装置结构。也就是说，在图2L中所示的实施例中，接触层级205的介电材料209A、204可以不中断的方式延伸于漏区253与源区252之间。
接触层级205可依据成熟的制程策略形成，例如包括沉积一种或多种层间介电材料，例如氮化硅，接着二氧化硅等，接着根据需要执行合适的平坦化技术。随后，基于光刻及蚀刻配方可形成接触元件205A至205F的开口，接着沉积任意合适的导电材料并自其移除任意多余材料。
因此，本披露提供半导体装置及制造技术，其中，基于SOI配置可获得具有增加的击穿电压的晶体管，其中，可将埋置绝缘层用作栅极介电材料，而形成于埋置绝缘层下方的衬底材料可充当栅极电极材料。在示例实施例中，通过适当选择沟道区的特性(例如考虑厚度及/或掺杂物浓度)可实现全耗尽配置，从而提升相应沟道区中的可控性及载流子速度。在一些示例实施例中，尤其对于全耗尽SOI晶体管，可实现与应用于低功率晶体管的制程模式的高度兼容性，从而在无需大量修改总体流程的情况下提供集成高压晶体管于复杂低功率应用中的可能性。
由于本发明可以本领域的技术人员借助本文中的教导而明白的不同但等同的方式修改并实施，因此上面所披露的特定实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明并非意图限于本文中所示的架构或设计的细节，而是如随附的权利要求所述。因此，显然，可对上面所披露的特定实施例进行修改或变更，且所有此类变更落入本发明的范围及精神内。要注意的是，用于说明本说明书以及所附权利要求中的各种制程或结构的例如“第一”、“第二”、“第三”或者“第四”等术语的使用仅被用作此类步骤/结构的快捷参考，并不一定意味着按排列顺序执行/形成此类步骤/结构。当然，依据准确的权利要求语言，可能要求或者不要求此类制程的排列顺序。因此，本发明请求保护的范围如随附的权利要求所述。

Claims (15)

1.一种半导体装置，包括：
沟道区，位于半导体层中；
漏区与源区，位于该半导体层上，以横向连接该沟道区；
埋置绝缘层，包括位于该沟道区下方的一部分；
掺杂区，位于该埋置绝缘层下方，嵌埋于衬底中并与第一沟道隔离结构和第二沟道隔离结构之间的栅极接触区连接，该埋置绝缘层的该部分及该掺杂区形成晶体管元件的栅极电极结构；以及
层间介电材料，持续延伸于该漏区与该源区之间跨越该漏区的整个高度及该源区的整个高度。
2.如权利要求1所述的半导体装置，其中，该埋置绝缘层的厚度为30纳米或更小。
3.如权利要求1所述的半导体装置，其中，该半导体层的厚度为15纳米或更小。
4.如权利要求1所述的半导体装置，其中，该掺杂区沿晶体管长度方向横向偏离该第一沟槽隔离结构。
5.如权利要求1所述的半导体装置，还包括：
全耗尽低功率晶体管元件，其中，该全耗尽低功率晶体管元件包括形成于该埋置绝缘层上方的栅极电极结构；
高导电金属半导体化合物，形成于该漏区、该源区与该栅极接触区的上部；以及
接触元件，位于该高导电金属半导体化合物上。
6.如权利要求5所述的半导体装置，其中，该低功率晶体管元件的该栅极电极结构包括高k介电材料。
7.如权利要求1所述的半导体装置，其中，该漏区与源区作为抬升式漏区与源区形成于该半导体层上。
8.一种晶体管元件，包括：
沟道区，位于漏区与源区之间；
埋置绝缘层的一部分，位于至少该沟道区下方；
掺杂半导体区，位于该埋置绝缘层的该部分下方，嵌埋于衬底中并与第一沟道隔离结构和第二沟道隔离结构之间的控制端子连接，该埋置绝缘层的该部分及该掺杂半导体区形成栅极电极结构，该晶体管元件不包括位于该沟道区上方的栅极电极结构；以及
层间介电材料，持续延伸于该漏区与该源区之间跨越该漏区的整个高度及该源区的整个高度。
9.如权利要求8所述的晶体管元件，其中，该沟道区的物理厚度为15纳米或更小。
10.如权利要求8所述的晶体管元件，其中，该漏区与源区为抬升式半导体区。
11.如权利要求8所述的晶体管元件，其中，该掺杂半导体区沿晶体管长度方向横向偏离该漏区与源区。
12.如权利要求8所述的晶体管元件，其中，该埋置绝缘层的该部分的厚度为10纳米及更大。
13.一种形成半导体装置的方法，该方法包括：
通过在埋置绝缘层的一部分下方掺杂半导体衬底的衬底材料的一部分形成晶体管元件的栅极电极结构，其中，掺杂该衬底材料的该部分包括形成该部分以嵌埋于该半导体衬底中并以与第一沟道隔离结构和第二沟道隔离结构之间的栅极接触区连接；
在形成于该埋置绝缘层上的半导体层上形成漏区及源区；以及
在该漏区与该源区之间形成持续延伸的层间介电材料跨越该漏区的整个高度及该源区的整个高度。
14.如权利要求13所述的方法，其中，掺杂该衬底材料的该部分包括形成该部分沿晶体管长度方向横向偏离该第一沟槽隔离结构。
15.如权利要求13所述的方法，还包括形成至少一个另外的晶体管元件，其具有位于该半导体层中的漏区与源区并具有形成于该半导体层上且横向位于该漏区与源区之间的栅极电极结构。
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