[go: up one dir, main page]

JP6076584B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP6076584B2
JP6076584B2 JP2011020521A JP2011020521A JP6076584B2 JP 6076584 B2 JP6076584 B2 JP 6076584B2 JP 2011020521 A JP2011020521 A JP 2011020521A JP 2011020521 A JP2011020521 A JP 2011020521A JP 6076584 B2 JP6076584 B2 JP 6076584B2
Authority
JP
Japan
Prior art keywords
insulating film
semiconductor
semiconductor layer
semiconductor device
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011020521A
Other languages
English (en)
Other versions
JP2012160637A (ja
Inventor
沖原　将生
将生 沖原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2011020521A priority Critical patent/JP6076584B2/ja
Priority to US13/362,093 priority patent/US9136386B2/en
Publication of JP2012160637A publication Critical patent/JP2012160637A/ja
Application granted granted Critical
Publication of JP6076584B2 publication Critical patent/JP6076584B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H10D30/0323—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon comprising monocrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Element Separation (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、素子分離領域を有する半導体装置及びその製造技術に関する。
近年、モバイル機器やパーソナル音響機器などの高性能化や多機能化に伴い、このような機器に使用されるＬＳＩの低消費電力化や高性能化が強く要求されている。バルク基板を用いて製造されたＣＭＯＳデバイスでは、プロセスの微細化に伴う高集積化や高速化により、消費電力が大きくなるという問題がある。それ故、低消費電力で動作し得る新たな素子構造を持つＣＭＯＳデバイスが待望されている。このような状況のなかで、埋め込み絶縁膜を有するＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を用いて製造された半導体デバイス（以下、ＳＯＩデバイスと呼ぶ。）は、ＬＳＩの低消費電力化と微細化とを実現し得るデバイスとして期待されている。ＳＯＩデバイスでは、埋め込み絶縁膜（ＢＯＸ膜）の存在により、ＰＭＯＳトランジスタやＮＭＯＳトランジスタなどの素子同士を電気的に完全に分離することができるので、ラッチアップ（Ｌａｔｃｈ ｕｐ）が生じず、高密度なレイアウトが可能になるという利点がある。
ＳＯＩデバイスは、一般に、部分空乏型ＳＯＩ（ＰＤ−ＳＯＩ：Ｐａｒｔｉａｌｌｙ−Ｄｅｐｌｅｔｅｄ ＳＯＩ）デバイスと完全空乏型ＳＯＩ（ＦＤ−ＳＯＩ：Ｆｕｌｌｙ Ｄｅｐｌｅｔｅｄ ＳＯＩ）デバイスとに分類される。いずれのＳＯＩデバイスも、ゲート電極の直下に、ゲート絶縁膜とソース拡散領域とドレイン拡散領域と埋め込み絶縁膜とで囲まれたボディ領域を有している。ＰＤ−ＳＯＩは、ボディ領域が部分的に空乏化された構造であるが、このＰＤ−ＳＯＩには、基板浮遊効果（ｆｌｏａｔｉｎｇ ｂｏｄｙ ｅｆｆｅｃｔ）により、たとえば、デバイス動作時のサブスレショルド特性（Ｓファクタ）が悪化するという問題がある。一方、ＦＤ−ＳＯＩでは、ボディ領域が完全に空乏化されているので、基板浮遊効果が生じない。このため、低電圧且つ低消費電流での動作が得られやすいという利点がある。
また、素子分離構造は、一般に、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ Ｏｆ Ｓｉｌｉｃｏｎ）やＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）を用いて形成される。ＬＯＣＯＳは、半導体基板の表面を選択的に酸化して素子分離用の絶縁膜を形成する方法であり、ＳＴＩは、半導体基板に浅い溝を形成しこの溝に絶縁膜を埋め込む方法である。
上記ＳＯＩデバイスや素子分離技術に関する先行技術文献としては、たとえば、特開２００３−２８９１４４号公報（特許文献１）や特開平０６−１４０４２７号公報（特許文献２）が挙げられる。
特開２００３−２８９１４４号公報 特開平０６−１４０４２７号公報
上記ＬＯＣＯＳやＳＴＩといった素子分離法のほかに、半導体基板の表面を選択的にエッチングしてメサ形状の半導体層を形成しこれを活性領域（素子領域）として利用する素子分離法（以下、メサ分離法と呼ぶ。）を使用することもできる。このメサ形状の半導体層上にゲート構造（ゲート絶縁膜及びゲート電極）を形成し、ゲート構造の両側の当該半導体層に不純物を導入してソース／ドレイン拡散領域を形成することでトランジスタ構造を作製することが可能である。ソース／ドレイン拡散領域は、コンタクトプラグを介して上層配線と電気的に接続される。このコンタクトプラグは、たとえば、ソース／ドレイン拡散領域を被覆する層間絶縁膜を選択的にエッチングしてコンタクトホールを形成し、このコンタクトホールにタングステンなどの導電性材料を埋め込むことにより形成することができる。
ＳＯＩ基板にメサ分離法を適用してトランジスタ構造を作製する場合には、後に詳述するように、メサ形状の半導体層を形成する工程で、素子分離領域においてＳＯＩ基板内部の埋め込み絶縁膜の上面が露出するまでエッチングが行われる。メサ形状の半導体層を用いてトランジスタ構造が作製された後は、層間絶縁膜を全面に亘って堆積する工程と、この層間絶縁膜を選択的にエッチングしてソース／ドレイン拡散領域に達するコンタクトホールを形成する工程とが実行されるが、そのコンタクトホールの位置ズレによりコンタクホールの形成領域が素子分離領域で露出する埋め込み絶縁膜と重複（オーバーラップ）することがある。この場合、コンタクトホールの形成の際に層間絶縁膜とともに当該埋め込み絶縁膜が過剰にエッチングされることで素子特性が劣化するおそれがある。
また、ＬＯＣＯＳやＳＴＩを用いて形成された素子分離領域を有するトランジスタ構造においても、コンタクトホールの位置ズレによりコンタクトホールの形成領域が素子分離用絶縁膜と重複する場合がある。この場合にも、コンタクトホールの形成の際に、層間絶縁膜とともに素子分離用絶縁膜が過剰にエッチングされることで素子特性が劣化するおそれがある。
上記に鑑みて本発明の目的は、基板上の層間絶縁膜に形成されたコンタクトホールの位置ズレが生じてコンタクトホールの形成領域が素子分離領域と重複しても、素子特性の劣化を抑制することができるＳＯＩ基板及びその製造方法、並びに半導体装置及びその製造方法を提供することである。
本発明の第１の態様による半導体装置は、ＳＯＩ基板と、前記ＳＯＩ基板上に形成された半導体構造とを備える半導体装置であって、前記ＳＯＩ基板は、半導体基材と、半導体層と、前記半導体基材上に形成された下部絶縁膜と、前記下部絶縁膜上に形成された窒化膜と、前記窒化膜上に形成された上部絶縁膜とを有し、前記半導体基材と前記半導体層とに挟み込まれ、前記半導体基材から前記半導体層を電気的に絶縁分離する埋め込み絶縁膜と、を含み、前記半導体構造は、前記半導体層上に形成されたゲート絶縁膜と前記ゲート絶縁膜上に形成されたゲート電極とを含むゲート構造と、前記ＳＯＩ基板の前記半導体層及び前記ゲート構造の上に形成され、コンタクトホールを有する層間絶縁膜と、前記コンタクトホールに埋め込まれ、前記半導体層と電気的に接続されたコンタクトプラグと、を含み、前記半導体層は、互いに同じ導電型を有し、前記ゲート構造の両側にそれぞれ形成された第１及び第２の不純物拡散領域と、前記第１及び第２の不純物拡散領域の間に且つ前記ゲート構造の直下に形成されたボディ領域と、を含み、前記第１及び第２の不純物拡散領域が前記コンタクトプラグと電気的に接続されており、前記半導体基材には、前記半導体基材をバックゲートとして機能させるバイアス電圧が印加され、前記埋め込み絶縁膜の膜厚が１０ｎｍより大きく２０ｎｍより小さい範囲内であり、前記下部絶縁膜及び前記上部絶縁膜はシリコン酸化膜であり、前記窒化膜はシリコン窒化膜であり、前記半導体層は、素子分離領域を画定するメサ形状の凸部を有し、前記コンタクトホールの少なくとも１つにおいて、当該コンタクトホールの形成領域が前記素子分離領域と重複しており、当該コンタクトホールに埋め込まれる前記コンタクトプラグの底面が前記素子分離領域における前記シリコン窒化膜の表面と接触し、前記窒化膜の膜厚は、５ｎｍより大きく１０ｎｍより小さい範囲内であることを特徴とする。
本発明によれば、層間絶縁膜に形成されたコンタクトホールの位置ズレにより素子分離領域でＳＯＩ基板がエッチングされても、窒化膜がエッチングストッパとして機能するので、素子特性の劣化を抑制することができる。
本発明に係る実施の形態の半導体装置の構造を概略的に示す断面図である。 本実施の形態の半導体装置の製造工程（第１工程）を概略的に示す断面図である。 本実施の形態の半導体装置の製造工程（第２工程）を概略的に示す断面図である。 本実施の形態の半導体装置の製造工程（第３工程）を概略的に示す断面図である。 本実施の形態の半導体装置の製造工程（第４工程）を概略的に示す断面図である。 本実施の形態の半導体装置の製造工程（第５工程）を概略的に示す断面図である。 本実施の形態の半導体装置の製造工程（第６工程）を概略的に示す断面図である。 本実施の形態の半導体装置の製造工程（第７工程）を概略的に示す断面図である。 本実施の形態の半導体装置の製造工程（第８工程）を概略的に示す断面図である。 本実施の形態の半導体装置の製造工程（第９工程）を概略的に示す断面図である。 本実施の形態の半導体装置の製造工程（第１０工程）を概略的に示す断面図である。 本実施の形態のＳＯＩ基板の製造工程の一部を概略的に示す断面図である。 本実施の形態のＳＯＩ基板の製造工程の一部を概略的に示す断面図である。 本実施の形態のＳＯＩ基板の製造工程の一部を概略的に示す断面図である。 比較例の半導体装置の構造を概略的に示す断面図である。 本発明に係る他の実施の形態の半導体装置の構造を概略的に示す断面図である。
以下、本発明に係る実施の形態について図面を参照しつつ説明する。
図１は、本発明に係る実施の形態の半導体装置（ＳＯＩトランジスタ）１の構造を概略的に示す断面図である。この半導体装置１は、半導体基材（支持基板）１１と、この半導体基材１１上に配置された埋め込み絶縁膜１２と、この埋め込み絶縁膜１２上に配置された半導体層（ＳＯＩ層）１６とを備えている。半導体層１６はメサ形状に加工された凸部であり、ＳＯＩトランジスタ１のゲート構造２０は、この半導体層１６上に形成されている。本実施の形態のＳＯＩトランジスタ１は、このメサ形状の半導体層１６を活性領域（素子領域）として利用し、半導体層１６のメサ形状は、活性領域以外の素子分離領域を画定するものである。
埋め込み絶縁膜１２は、おもて面側の半導体層１６を裏面側の半導体基材１１から電気的に絶縁分離する機能を有し、図１に示されるように下部絶縁膜１３、エッチングバリア膜１４及び上部絶縁膜１５を含む。下部絶縁膜１３と上部絶縁膜１５とは、たとえばシリコン酸化膜で構成され、エッチングバリア膜１４は、上部絶縁膜１５よりも緻密な絶縁材料（たとえば、窒化膜）で構成される。後述するように、このエッチングバリア膜１４は、層間絶縁膜４０にコンタクトホール４１Ａ，４１Ｂを異方性エッチングにより形成する際のエッチングストッパとして機能する。
ゲート構造２０は、半導体層１６上に成膜されたゲート絶縁膜２１と、このゲート絶縁膜２１上に形成されたゲート電極２２と、ゲート電極２２の両側壁に形成された一対のサイドウォールスペーサ２３Ａ，２３Ｂとで構成されている。ゲート絶縁膜２１は、１ｎｍ（ナノメートル）〜数十ｎｍ程度の範囲の膜厚を有することができる。ゲート絶縁膜２１の構成材料としては、たとえば、シリコン酸化物、シリコン窒化物、あるいは、シリコン酸化物よりも誘電率が高い高誘電率材料（たとえば、窒素添加のハフニウムシリケートなどの酸化ハフニウム系材料）を使用することができる。また、ゲート電極２２は、５０ｎｍ〜５００ｎｍ程度の範囲の膜厚を有し、不純物が高濃度でドープされた多結晶シリコンや、チタンなどの高融点金属材料を用いて形成されればよい。
半導体層１６は、数ｎｍ〜数百ｎｍ程度の厚みを有し、たとえば、単結晶シリコン材料で構成されている。半導体層１６には、ｐ型またはｎ型の導電型を有するソース拡散領域１６ｓ及びドレイン拡散領域１６ｄと、これらソース拡散領域１６ｓ及びドレイン拡散領域１６ｄに挟まれるボディ領域１６ｂとが形成されている。また、ソース拡散領域１６ｓからドレイン拡散領域１６ｄの方向に突出するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域またはエクステンション領域１６ｓｅが形成され、ドレイン拡散領域１６ｄからソース拡散領域１６ｓの方向に突出するＬＤＤ領域またはエクステンション領域１６ｄｅが形成されている。本実施の形態のボディ領域１６ｂは、ほぼ完全に空乏化された領域である。
また、ゲート構造２０のゲート長方向両側には、半導体層１６を下地とするエピタキシャル層３１Ａ，３１Ｂが形成されている。これらエピタキシャル層３１Ａ，３１Ｂは、主に寄生抵抗を低減させる目的で形成されたものである。
そして、ゲート構造２０と半導体層１６と素子分離領域（メサ形状の半導体層１６が形成されない領域）とを被覆するように層間絶縁膜４０が形成されている。層間絶縁膜４０は、たとえば、５００ｎｍ〜１５００ｎｍの範囲内の膜厚を有し、ＳｉＯ２、ＳｉＯＣ、ＳｉＣあるいはＳｉＣＮといった絶縁材料で構成されればよい。この層間絶縁膜４０には、エピタキシャル層３１Ａ，３１Ｂの上面にそれぞれ達するコンタクトホール４１Ａ，４１Ｂが形成されており、これらコンタクトホール４１Ａ，４１Ｂには、それぞれ、タングステンやタンタルなどの高融点金属材料からなるコンタクトプラグ４２Ａ，４２Ｂが埋め込まれている。これらコンタクトホール４１Ａ，４１Ｂの下端部は、エピタキシャル層３１Ａ，３１Ｂを介してソース拡散領域１６ｓ及びドレイン拡散領域１６ｄにそれぞれ電気的に接続されており、コンタクトホール４１Ａ，４１Ｂの上端部はそれぞれ上層配線５０Ａ，５０Ｂと電気的に接続されている。
本実施の形態の半導体装置１では、フォトリソグラフィや紫外線リソグラフィといった半導体リソグラフィでのレチクルの位置ズレにより、コンタクトホール４１Ｂの形成領域が正確な位置からずれて素子分離領域と重複している。このため、コンタクトホール４１Ａ，４１Ｂをエッチングで形成する際に、上部絶縁膜１５に達する深さまでＳＯＩ基板１０がエッチングされているが、エッチングバリア膜１４の存在により、コンタクトホール４１Ｂが埋め込み絶縁膜１２を貫通することが防止される。
次に、図２〜図１１を参照しつつ本実施の形態の半導体装置１の製造方法の一例を以下に説明する。図２〜図１１は、本実施の形態の半導体装置１の製造工程を概略的に示す断面図である。
まず、図２に示すように、半導体基材１１と埋め込み絶縁膜１２と半導体層１６Ｐとが積層されたＳＯＩ基板１０を用意する。半導体基材１１と半導体層１６Ｐとは、シリコン単結晶材料からなる。このＳＯＩ基板１０の製造方法については後述する。次に、半導体層１６Ｐをメサ形状にエッチング加工するために、フォトリソグラフィやＥＵＶ（Ｅｘｔｒｅｍｅ Ｕｌｔｒａ Ｖｉｏｌｅｔ）リソグラフィなどの半導体リソグラフィにより半導体層１６Ｐ上にレジストパターン１９を形成する（図３）。そして、このレジストパターン１９をマスクとする異方性エッチングを実行して半導体層１６Ｐを加工する。この結果、図４に示されるように、活性領域をなすメサ形状の凸部を有する半導体層１６が形成される。
その後、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、図５に示されるように、図４の構造上に、ハフニウムシリケートなどの高誘電率材料からなる数ｎｍ程度の厚みの絶縁膜２１Ｐと、１００ｎｍ程度の厚みの導電層２２Ｐとを順次成膜する。導電層２２Ｐは、多結晶シリコンや窒化チタンを用いて形成されればよい。次いで、半導体リソグラフィにより図５の構造上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとするエッチングを実行して図６のゲート絶縁膜２１とゲート電極２２とを形成する。そして、これらゲート絶縁膜２１とゲート電極２２とをマスクとして、ゲート電極２２の両側の半導体層１６内部に不純物６０をイオン注入し活性化することで、ＬＤＤ領域またはエクステンション領域用の不純物拡散領域１６ｓｅ，１６ｄｅを形成する。
その後、たとえばＣＶＤ法により、図７の構造上に、シリコン酸化物などの絶縁材料からなる１０ｎｍ〜３００ｎｍ程度の厚みの絶縁膜（図示せず）を堆積し、この絶縁膜を異方性エッチングによりエッチバックする。この結果、図８に示されるように、ゲート電極２２の両側壁にサイドウォールスペーサ２３Ａ，２３Ｂが形成される。これらサイドウォールスペーサ２３Ａ，２３Ｂとゲート絶縁膜２１とゲート電極２２とでゲート構造２０が構成される。
次に、選択エピタキシャル成長（ＳＥＧ：Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｇｒｏｗｔｈ）法により、図９に示されるように、半導体層１６の露出面を下地とするエピタキシャル層３１Ａ，３１Ｂを成膜する。選択エピタキシャル成長法としては、シラン系ガス（たとえば、シランガス、ジシランガスあるいはジクロロシランガス）と塩素系ガスとを含む原料ガスを用いたＣＶＤ法が挙げられる。次に、ゲート構造２０をマスクとして、エピタキシャル層３１Ａ，３１Ｂを介して半導体層１６内部に不純物をイオン注入し活性化することにより、ゲート構造２０の両側にソース拡散領域１６ｓとドレイン拡散領域１６ｄとが形成される。なお、ソース拡散領域１６ｓとドレイン拡散領域１６ｄとが互いに入れ替わってもよい。
次に、たとえばプラズマＣＶＤ法により、図９の構造上に、ＳｉＯ２系材料からなる５００ｎｍ〜１５００ｎｍ程度の厚みの層間絶縁膜４０を形成する。この層間絶縁膜４０の上面は、必要に応じて、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ）を用いて平坦化される。次いで、フォトリソグラフィやＥＵＶリソグラフィなどの半導体リソグラフィにより層間絶縁膜４０上にレジストパターン（図示せず）を形成し、このレジストパターンをマスクとする異方性エッチングを実行して層間絶縁膜４０をパターニングする。この結果、図１１に示されるように、エピタキシャル層３１Ａ，３１Ｂを介してソース拡散領域１６ｓ及びドレイン拡散領域１６ｄと電気的に接続されたコンタクトホール４１Ａ，４１Ｂが形成される。
たとえばＣＶＤ法により、コンタクトホール４１Ａ，４１Ｂの内壁に窒化膜などのバリア膜を形成し、さらに、コンタクトホール４１Ａ，４１Ｂ内部にタングステンなどの高融点材料を埋め込むことで、図１のコンタクトプラグ４２Ａ，４２Ｂが形成される。その後は、銅やアルミニウムなどの配線材料からなる上層配線５０Ａ，５０Ｂが形成される。
本実施の形態の半導体装置１では、図３及び図４に示したように、メサ形状の半導体層１６を形成する際に、ＳＯＩ基板１０内部の埋め込み絶縁膜１２の上面が露出するまでエッチングが行われる。また、図１１に示したように、半導体リソグラフィで使用されたレチクルの位置ズレにより、コンタクトホール４１Ｂの形成領域が素子分離領域と重複（オーバラップ）している。それ故、層間絶縁膜４０だけでなく上部絶縁膜１５がエッチングされているが、エッチングバリア膜１４がエッチングストッパとして機能するので、コンタクトホール４１Ｂが埋め込み絶縁膜１２を貫通することが確実に防止される。したがって、半導体基材１１と半導体層（ＳＯＩ層）１６との間でショート（電気的短絡）が発生することが確実に防止されるので、歩留まりの向上が可能となる。
たとえば、シリコン窒化膜からなるエッチングバリア膜１４の膜厚が数ｎｍ〜５０ｎｍ程度（好ましくは５ｎｍ〜１０ｎｍ程度）の範囲内のとき、エッチングバリア膜１４のエッチングレート（＝Ｒ１）に対する上部絶縁膜１５のエッチングレート（＝Ｒ２）の比率（＝Ｒ２／Ｒ１）すなわち選択比を５〜４０程度、より好ましくは１０〜２０程度にすれば、コンタクトホール４１Ｂがエッチングバリア膜１４を貫通することを防止することができる。実際の実験において、基板温度を５０℃とし、Ｃ４Ｆ８ガス（流量：２６ｓｃｃｍ）とＡｒガス（流量：５００ｓｃｃｍ）とＯ２ガス（流量：１０ｓｃｃｍ）とを含むエッチングガスを用いて層間絶縁膜（シリコン酸化膜）４０に対する異方性エッチングを実行したとき、コンタクトホール４１Ｂがエッチングバリア膜１４を貫通することが防止された。
また、埋め込み絶縁膜１２の膜厚が十分に薄いとき、半導体基材１１をバックゲートとして利用することができる。具体的には、半導体基材（支持基板）１１へのバイアス電圧の印加により、ＳＯＩトランジスタ１のしきい値電流の制御や、素子特性の劣化またはバラツキの改善が可能となる。たとえば、上部絶縁膜１５と下部絶縁膜１３とが誘電率３．９のシリコン酸化膜であり、エッチングバリア膜１４が誘電率７．５のシリコン窒化膜である場合、シリコン酸化膜の誘電率に比べてシリコン窒化膜の誘電率は約２倍であるため、エッチングバリア膜１４の厚みを、上部絶縁膜１５と下部絶縁膜１３との合計厚みの倍程度の厚みにしても、バックゲート効果を得ることができると考えられる。このような観点から、バックゲート効果を得るために、埋め込み絶縁膜１２の全体の膜厚の上限を、たとえば１０ｎｍ〜２０ｎｍ程度にすることが望ましい。
なお、エッチングバリア膜１４の構成材料としてシリコン窒化物に代用する材料を用いてもよい。この場合、エッチングバリア膜１４の厚みを、その材質の誘電率のシリコン酸化膜の誘電率に対する比率に相当する膜厚にすることが可能である。
次に、図１２〜図１４を参照しつつ、本実施の形態の半導体装置１の製造に使用されるＳＯＩ基板１０の製造方法を説明する。図１２〜図１４は、ＳＯＩ基板１０の製造工程を概略的に示す断面図である。
まず、図１２（Ａ）に示されるように、単結晶シリコンウエハである半導体基材１１の主面を熱酸化して下部絶縁膜（熱酸化膜）１３を形成する。次いで、たとえばＣＶＤ法により、この下部絶縁膜１３上に窒化膜からなるエッチングバリア膜１４を成膜する。他方、図１２（Ｂ）に示されるように、単結晶シリコン材料からなる他の半導体基材１７の主面を熱酸化して上部絶縁膜（熱酸化膜）１５を形成する。そして、上部絶縁膜１５を介して半導体基材１７に水素イオン１８を打ち込むことにより、一定の深さ（たとえば、表面から０．１μｍ〜数μｍの深さ）に分布する欠陥層１７ｄを形成する。
次に、図１３に示されるように、半導体基材１１上のエッチングバリア膜１４と半導体基材１７上の上部絶縁膜１５とを貼り合わせる。そして、熱処理により、欠陥層１７ｄを境にして半導体基材１１から半導体層１６Ｐを剥離することにより、図１４のＳＯＩ基板１０が作製される。半導体層１６Ｐの表面は、必要に応じて研磨される。
なお、図１４のＳＯＩ基板１０では、エッチングバリア膜１４が下部絶縁膜１３と上部絶縁膜１５とで挟み込まれている。その理由は、窒化膜とシリコンとの界面準位が素子特性に影響を与えることを抑制するためである。窒化膜とシリコンとの界面準位が素子特性にほとんど影響を与えない場合には、下部絶縁膜１３，１５の一方または双方を形成しなくてもよい。
以上に説明したように実施の形態の半導体装置１は、埋め込み絶縁膜１２に窒化膜を有するＳＯＩ基板１０を使用して作製されるので、コンタクトホール４１Ｂの形成領域が素子分離領域と重複する場合でも、コンタクトホール４１Ｂが埋め込み絶縁膜１２を貫通することが防止される。図１５は、比較例の半導体装置１００の構造を概略的に示す断面図である。図１５の構造は、埋め込み絶縁膜１２Ｐがシリコン酸化膜のみからなる点を除いて、実施の形態の半導体装置１の構造と同じである。図１５に示されるように、半導体装置１００はエッチングバリア膜を有していないので、コンタクトホール４１Ｂが埋め込み絶縁膜１２Ｐを貫通し、半導体基材１１の上部領域ＰＡまで到達している。このため、半導体基材１１と半導体層１６とがショートして不良品が発生するという問題がある。
本実施の形態の半導体装置１では、バックゲート効果の実現のために極薄の埋め込み絶縁膜１２を有するＳＯＩ基板１０を使用する場合でも、コンタクトホール４１Ｂが埋め込み絶縁膜１２を貫通することを防止することができる。したがって、半導体基材１１と半導体層１６との間のショート不良を防止することができ、歩留まり向上を実現することができる。
以上、図面を参照して本発明の実施の形態について述べたが、これは本発明の例示であり、上記以外の様々な形態を採用することもできる。たとえば、上記実施の形態は、メサ分離法に基づいたＳＯＩトランジスタ構造を有しているが、メサ分離法に代えて、ＳＴＩやＬＯＣＯＳを用いて形成された素子分離用絶縁膜を有するＳＯＩトランジスタ構造でも、上記実施の形態の場合と同様に、コンタクトホールがＳＯＩ基板内部の埋め込み絶縁膜を貫通することが防止される。
図１６は、素子分離領域を形成するＳＴＩ構造３３，３４を有する半導体装置２の構造の一例を概略的に示す断面図である。この半導体装置２では、ＳＴＩ構造３３，３６が、半導体層１６Ｐの表面から埋め込み絶縁膜１２に至るまで深さ方向に延在している。一方のＳＴＩ構造３３は、溝（トレンチ）３４と、この溝３４内に埋め込まれたＳｉＯ２系材料からなる素子分離用絶縁膜３５を有しており、他方のＳＴＩ構造３６も、溝（トレンチ）３７と、この溝３７内に埋め込まれたＳｉＯ２系材料からなる素子分離用絶縁膜３８とを有している。
ＳＴＩ構造３４，３７の製造方法は、特に限定されるものではなく、公知の方法を使用してＳＴＩ構造３４，３７を形成すればよい。たとえば、図２のＳＯＩ基板１０上にシリコン酸化膜とシリコン窒化膜とを順次成膜し、次に、フォトリソグラフィ技術とエッチング技術とにより、これらシリコン酸化膜とシリコン窒化膜とＳＯＩ基板１０とを選択的にエッチングして素子分離用の溝３４，３７を形成する。そして、これら溝３４，３７の内壁を熱酸化する。その後、ＣＶＤ法により、これら溝３４，３７の内部にシリコン酸化物などの絶縁膜を堆積させる。さらに、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法あるいは化学機械平坦化（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ）法により、当該絶縁膜の上面を平坦化する。その後、シリコン酸化膜とシリコン窒化膜とは個別にウェットエッチングにより除去される。以上のプロセスの結果として、図１６に示されるようなＳＴＩ構造３４，３７を作製することができる。
上記ＳＴＩ構造３３，３６間の領域には、半導体層１６Ｐ上に、ゲート絶縁膜７１、ゲート電極７２及びサイドウォールスペーサ７３Ａ，７３Ｂからなるゲート構造７０が形成される。ゲート構造７０の両側には、ソース拡散領域１６０ｓとドレイン拡散領域１６０ｄとが形成されている。また、これらソース拡散領域１６０ｓとドレイン拡散領域１６０ｄとからそれぞれゲート電極７２の直下の領域に突出するエクステンション領域１６０ｓｅ，１６０ｄｅが形成されている。ボディ領域１６０ｂは、ソース拡散領域１６０ｓとドレイン拡散領域１６０ｄとエクステンション領域１６０ｓｅ，１６０ｄｅと埋め込み絶縁膜１２とで囲まれている領域である。
また、半導体装置２では、上記ゲート構造７０と半導体層１６ＰとＳＴＩ構造３３，３６とを被覆するようにＳｉＯ２系材料からなる層間絶縁膜８０が形成されている。この層間絶縁膜８０には、ソース拡散領域１６０ｓの上面とドレイン拡散領域１６０ｄの上面とにそれぞれ達するコンタクトホール８１Ａ，８１Ｂが形成されており、これらコンタクトホール８１Ａ，８１Ｂには、それぞれ、タングステンやタンタルなどの高融点金属材料からなるコンタクトプラグ８２Ａ，８２Ｂが埋め込まれている。コンタクトホール８１Ａ，８１Ｂの上端部はそれぞれ上層配線９０Ａ，９０Ｂと電気的に接続されている。
図１６に示されるように、半導体リソグラフィでのレチクルの位置ズレにより、コンタクトホール８１Ｂの形成領域がＳＴＩ構造３６と重複している。このため、コンタクトホール８１Ａ，８１Ｂをエッチングで形成する際に、エッチングバリア膜１４に達する深さまで素子分離用絶縁膜３８がエッチングされているが、エッチングバリア膜１４の存在により、コンタクトホール８１Ｂが埋め込み絶縁膜１２を貫通することが防止されている。
上記実施の形態の半導体装置１や変形例の半導体装置２は、ＳＯＩ基板上にゲート構造２０，７０が形成されたものであるが、本発明はこれらに限定されるものではない。ゲート構造２０，７０以外の半導体素子構造がＳＯＩ基板１０上に形成される構造において、コンタクトホールの形成領域が素子分離領域と重複しても、このコンタクトホールが埋め込み絶縁膜１２を貫通することを防止することができる。
１，２，１００ 半導体装置、 １０ ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、 １１ 半導体基材（支持基板）、 １２ 埋め込み絶縁膜、 １３ 下部絶縁膜、 １４ エッチングバリア膜、 １５ 上部絶縁膜、 １６ 半導体層（ＳＯＩ層）、 １６ｂ ボディ領域、 １６ｓ ソース拡散領域、 １６ｄ ドレイン拡散領域、 １６ｓｅ，１６ｄｅ エクステンション領域、 １７ｄ 欠陥層、 １８ 水素イオン、 ２０ ゲート構造、 ２１ ゲート絶縁膜、 ２２ ゲート電極、 ２３Ａ，２３Ｂ サイドウォールスペーサ、 ３３，３６ 素子分離構造（ＳＴＩ構造）、 ３５，３８ 素子分離用絶縁膜、 ３１Ａ，３１Ｂ エピタキシャル層、 ４０ 層間絶縁膜、 ４１Ａ，４１Ｂ コンタクトホール、 ４２Ａ，４２Ｂ コンタクトプラグ、 ５０Ａ，５０Ｂ 上層配線、 ７０ ゲート構造、 ７１ ゲート絶縁膜、 ７２ ゲート電極、 ７３Ａ，７３Ｂ サイドウォールスペーサ、 ８０ 層間絶縁膜、 ８１Ａ，８１Ｂ コンタクトホール、 ８２Ａ，８２Ｂ コンタクトプラグ、 ９０Ａ，９０Ｂ 上層配線。

Claims (5)

  1. ＳＯＩ基板と、前記ＳＯＩ基板上に形成された半導体構造とを備える半導体装置であって、
    前記ＳＯＩ基板は、
    半導体基材と、
    半導体層と、
    前記半導体基材上に形成された下部絶縁膜と、前記下部絶縁膜上に形成された窒化膜と、前記窒化膜上に形成された上部絶縁膜とを有し、前記半導体基材と前記半導体層とに挟み込まれ、前記半導体基材から前記半導体層を電気的に絶縁分離する埋め込み絶縁膜と、を含み、
    前記半導体構造は、
    前記半導体層上に形成されたゲート絶縁膜と前記ゲート絶縁膜上に形成されたゲート電極とを含むゲート構造と、
    前記ＳＯＩ基板の前記半導体層及び前記ゲート構造の上に形成され、コンタクトホールを有する層間絶縁膜と、
    前記コンタクトホールに埋め込まれ、前記半導体層と電気的に接続されたコンタクトプラグと、を含み、
    前記半導体層は、
    互いに同じ導電型を有し、前記ゲート構造の両側にそれぞれ形成された第１及び第２の不純物拡散領域と、
    前記第１及び第２の不純物拡散領域の間に且つ前記ゲート構造の直下に形成されたボディ領域と、を含み、
    前記第１及び第２の不純物拡散領域が前記コンタクトプラグと電気的に接続されており、
    前記半導体基材には、前記半導体基材をバックゲートとして機能させるバイアス電圧が印加され、
    前記埋め込み絶縁膜の膜厚が１０ｎｍより大きく２０ｎｍより小さい範囲内であり、
    前記下部絶縁膜及び前記上部絶縁膜はシリコン酸化膜であり、前記窒化膜はシリコン窒化膜であり、
    前記半導体層は、素子分離領域を画定するメサ形状の凸部を有し、前記コンタクトホールの少なくとも１つにおいて、当該コンタクトホールの形成領域が前記素子分離領域と重複しており、当該コンタクトホールに埋め込まれる前記コンタクトプラグの底面が前記素子分離領域における前記シリコン窒化膜の表面と接触し、
    前記窒化膜の膜厚は、５ｎｍより大きく１０ｎｍより小さい範囲内である
    ことを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置であって、前記シリコン酸化膜は、熱酸化膜であることを特徴とする半導体装置。
  3. 請求項１又は２に記載の半導体装置であって、前記凸部の側壁下端が前記埋め込み絶縁膜の上面に達していることを特徴とする半導体装置。
  4. 請求項１又は２に記載の半導体装置であって、
    前記半導体層の上面から前記埋め込み絶縁膜に至るまで深さ方向に延在する素子分離用絶縁膜をさらに備え、
    前記コンタクトホールの形成領域は、前記素子分離用絶縁膜の形成領域と重複している
    ことを特徴とする半導体装置。
  5. 請求項１から４のうちのいずれか１項に記載の半導体装置であって、前記半導体層と前記コンタクトプラグとの間に介在し前記半導体層を下地として形成されたエピタキシャル層をさらに備えることを特徴とする半導体装置。
JP2011020521A 2011-02-02 2011-02-02 半導体装置及びその製造方法 Active JP6076584B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011020521A JP6076584B2 (ja) 2011-02-02 2011-02-02 半導体装置及びその製造方法
US13/362,093 US9136386B2 (en) 2011-02-02 2012-01-31 SOI substrate, method of manufacturing the SOI substrate, semiconductor device, and method of manufacturing the semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011020521A JP6076584B2 (ja) 2011-02-02 2011-02-02 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2012160637A JP2012160637A (ja) 2012-08-23
JP6076584B2 true JP6076584B2 (ja) 2017-02-08

Family

ID=46576642

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011020521A Active JP6076584B2 (ja) 2011-02-02 2011-02-02 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US9136386B2 (ja)
JP (1) JP6076584B2 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9859114B2 (en) * 2012-02-08 2018-01-02 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device with an oxygen-controlling insulating layer
JP2014057029A (ja) * 2012-09-14 2014-03-27 National Institute Of Advanced Industrial & Technology 半導体基板及び半導体素子
CN105576018A (zh) * 2014-10-16 2016-05-11 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2018063207A1 (en) * 2016-09-29 2018-04-05 Intel Corporation Resistive random access memory cell
US10263013B2 (en) 2017-02-24 2019-04-16 Globalfoundries Inc. Method of forming an integrated circuit (IC) with hallow trench isolation (STI) regions and the resulting IC structure
US10163679B1 (en) 2017-05-31 2018-12-25 Globalfoundries Inc. Shallow trench isolation formation without planarization
US10319827B2 (en) * 2017-07-12 2019-06-11 Globalfoundries Inc. High voltage transistor using buried insulating layer as gate dielectric
KR102704437B1 (ko) * 2019-06-13 2024-09-09 삼성디스플레이 주식회사 박막트랜지스터 기판 및 이를 구비한 디스플레이 장치
CN118231414B (zh) * 2024-05-24 2024-08-02 杭州积海半导体有限公司 Pdsoi晶体管及其制造方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06140427A (ja) 1992-10-26 1994-05-20 Sony Corp Ｓｏｉ構造を持つトランジスタおよびその製造方法
KR100291971B1 (ko) 1993-10-26 2001-10-24 야마자끼 순페이 기판처리장치및방법과박막반도체디바이스제조방법
JPH07183234A (ja) * 1993-12-24 1995-07-21 Semiconductor Energy Lab Co Ltd 多目的基板処理装置およびその動作方法および薄膜集積回路の作製方法
JP3401918B2 (ja) * 1994-07-04 2003-04-28 株式会社デンソー 半導体装置
JP2000223713A (ja) * 1999-02-02 2000-08-11 Oki Electric Ind Co Ltd 半導体素子及びその製造方法
JP2002076336A (ja) * 2000-09-01 2002-03-15 Mitsubishi Electric Corp 半導体装置およびｓｏｉ基板
JP2002124665A (ja) * 2000-10-12 2002-04-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003152192A (ja) * 2001-11-19 2003-05-23 Sony Corp 電界効果半導体装置及びその駆動方法
JP2003282878A (ja) * 2002-03-20 2003-10-03 Citizen Watch Co Ltd 半導体装置およびその製造方法
JP2003289144A (ja) 2002-03-28 2003-10-10 Toshiba Corp 半導体装置およびその製造方法
JP4575002B2 (ja) 2004-02-27 2010-11-04 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2007311747A (ja) * 2006-04-18 2007-11-29 Sharp Corp 半導体装置の製造方法、半導体装置及び表示装置
US8163628B2 (en) * 2007-11-01 2012-04-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate
JP2012099509A (ja) * 2009-01-19 2012-05-24 Hitachi Ltd 半導体装置

Also Published As

Publication number Publication date
US20120193714A1 (en) 2012-08-02
JP2012160637A (ja) 2012-08-23
US9136386B2 (en) 2015-09-15

Similar Documents

Publication Publication Date Title
JP6076584B2 (ja) 半導体装置及びその製造方法
CN108933084B (zh) 用于纳米片装置的取代金属栅极图案化
CN107154432B (zh) 半导体器件及其制造方法
TWI527242B (zh) 半導體裝置與其製造方法
JP5434360B2 (ja) 半導体装置及びその製造方法
CN103988304B (zh) 用于形成具有etsoi晶体管的芯片上高质量电容器的方法和结构
TWI395295B (zh) 積體電路及其製造方法
CN111223816A (zh) 半导体装置的形成方法
TWI478222B (zh) 半導體裝置
JP5305969B2 (ja) 半導体装置
US8790991B2 (en) Method and structure for shallow trench isolation to mitigate active shorts
US9385231B2 (en) Device structure with increased contact area and reduced gate capacitance
JP2008536335A (ja) 適応ウェル・バイアシング、並びにパワー及び性能強化のためのハイブリッド結晶配向ｃｍｏｓ構造体
CN106505103B (zh) 半导体装置及其制造方法
CN111128887B (zh) 形成半导体器件的方法
US12051628B2 (en) Semiconductor device with funnel shape spacer and methods of forming the same
WO2006006438A1 (ja) 半導体装置及びその製造方法
CN100378985C (zh) 半导体晶片的半导体结构及其形成方法
US20100065917A1 (en) Semiconductor device and method of manufacturing the same
CN106653750A (zh) 鳍式场效应晶体管器件及其制造方法
CN103811538B (zh) 具有器件收益和生产率改进的金属栅极结构
TW200826230A (en) Semiconductor device and method for manufacturing the same
CN110211882B (zh) 制作增强utbb fdsoi器件的方法和结构
JP5719381B2 (ja) 低寄生容量ボディ・コンタクト・トランジスタ
CN113113407A (zh) 半导体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140131

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20141217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150106

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150220

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20150331

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150630

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20150707

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20150731

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160706

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161021

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170111

R150 Certificate of patent or registration of utility model

Ref document number: 6076584

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150