KR20180006541A - 반도체 소자 및 그의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 57
- 239000004065 semiconductor Substances 0.000 title claims description 47
- 238000004519 manufacturing process Methods 0.000 title description 12
- 210000000746 body region Anatomy 0.000 claims abstract description 71
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 125000006850 spacer group Chemical group 0.000 claims abstract description 37
- 239000002019 doping agent Substances 0.000 claims abstract description 27
- 238000005468 ion implantation Methods 0.000 claims abstract description 21
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 7
- 238000000137 annealing Methods 0.000 claims description 5
- 229910010271 silicon carbide Inorganic materials 0.000 description 9
- 230000000052 comparative effect Effects 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000002265 prevention Effects 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000005200 wet scrubbing Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
-
- H01L29/24—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02167—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon carbide not containing oxygen, e.g. SiC, SiC:H or silicon carbonitrides
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
- H01L21/76859—After-treatment introducing at least one additional element into the layer by ion implantation
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- H01L29/1608—
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- H01L29/6656—
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- H01L29/7801—
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
- H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
- H10D62/8325—Silicon carbide
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/021—Manufacture or treatment using multiple gate spacer layers, e.g. bilayered sidewall spacers
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
기판 상에 에피층을 형성하는 것, 상기 에피층 상에 평면적 관점에서 일 방향으로 연장되는 바 형상의 제 1 마스크를 형성하는 것, 상기 에피층에 이온 주입 공정을 수행하여 바디 영역을 형성하는 것, 상기 에피층 상에 배치되는 제 2 마스크 및 상기 제 1 마스크의 측면을 덮는 스페이서를 형성하는 것, 상기 제 2 마스크 및 상기 스페이서에 의해 노출되는 상기 바디 영역에 도펀트를 주입하여 소스 영역들을 형성하는 것, 상기 제 1 및 제 2 마스크들과 상기 스페이서를 제거하는 것, 및 상기 드리프트 영역 상에 게이트 절연막 및 게이트를 형성하는 것을 포함하는 반도체 소자의 제조 방법을 제공하되, 상기 바디 영역에 의해 상기 바디 영역의 사이는 드리프트 영역으로 정의되고, 상기 제 2 마스크 및 상기 스페이서에 의해 노출되는 상기 바디 영역의 일부는 상기 제 1 마스크의 양측에 제공되며, 상기 일 방향으로 연장되고, 상기 제 2 마스크는 상기 제 1 마스크의 상기 일 방향의 일단을 덮을 수 있다.
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 상세하게는 SiC MOSFET 소자 및 그의 제조 방법에 관한 것이다.
일반적으로 전력소자는 전력의 변환이나 제어를 하는 반도체 소자로서 다양한 산업 분야에서 사용되고 있다. 최근에는 MOSFET(Metal Oxide Silicon Field Effect transistor), IGBT(Insulated-Gate Bipolar Transistor), 전력 집적회로(IC)가 전력소자로 사용되고 있으며, 특히 고속 스위칭이 가능하고, 구동회로의 손실이 적은 MOS 소자가 주목 받고 있다.
SiC 전력소자의 하나인 전계 효과 트랜지스터(FET)는 게이트에 인가된 전압의 크기에 따라 채널영역의 변화를 통해 드레인 전류를 제어하는 트랜지스터의 일종이다. 특히, SiC는 넓은 밴드갭 및 높은 열전도계수로 인해 고전압 및 고온 환경에서 사용되는 전력소자에 유용하다. 또한, 동일한 면적에서 온-상태 전류가 Si 소자에 비해 이론적으로 20배 이상 높일 수 있어 고전압 대전력을 위한 전력소자를 제작하는데 매우 유리하다.
그러나 SiC를 기판으로 하는 SiC MOSFET은 SiC의 물질적 특성으로 인해 확산에 의한 방법으로는 바디 영역 및 소스 영역을 형성하기 어려우며 이온주입 방법을 통해서만 형성이 가능하다. 따라서 고집적도를 위한 짧은 채널영역을 형성하기 위해서는 정밀한 패터닝이 필요하다.
본 발명이 해결하고자 하는 과제는 누설전류(leakage current)가 감소된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 짧은 길이의 채널 영역을 균일하게 형성하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자는 제 1 도전형으로 도핑된 기판, 상기 기판 상에 배치되는 에피층, 상기 에피층 상에 제공된 일 방향으로 연장되는 게이트, 및 상기 게이트 및 상기 에피층 사이에 제공되는 게이트 절연막을 포함할 수 있다. 상기 에피층은 상기 기판 상에 배치되는 제 1 드리프트 영역 및 상기 제 1 드리프트 영역 상에 평면적으로 상기 게이트와 오버랩되도록 상기 일 방향으로 연장되는 바 형상을 갖는 제 2 드리프트 영역을 포함하고 상기 기판 상에 배치되는 제 1 도전형의 드리프트층, 상기 제 1 드리프트 영역 상에 배치되어 상기 제 2 드리프트 영역을 둘러싸는 제 2 도전형의 바디 영역, 및 상기 제 2 드리프트 영역의 양측에 인접한 상기 바디 영역 내에 배치되고 상기 일 방향으로 연장되는 바 형상을 갖는 제 1 도전형의 소스 영역들을 포함할 수 있다. 상기 제 2 드리프트 영역은 상기 소스 영역들보다 상기 일 방향으로 더 돌출될 수 있다.
본 발명의 실시예들에 따르면, 상기 기판, 상기 드리프트층, 상기 바디 영역, 및 상기 소스 영역들은 실리콘 카바이드(SiC)를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 바디 영역의 상부에 형성되는 제 1 도핑 영역들을 더 포함할 수 있다. 상기 제 1 도핑 영역들은 상기 소스 영역들 사이에 두고 상기 제 2 드리프트 영역으로부터 이격되도록 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 제 1 도핑 영역들은 제 2 도전형을 가질 수 있다. 상기 제 1 도핑 영역들의 도펀트 농도는 상기 바디 영역의 도펀트 농도보다 높을 수 있다.
본 발명의 실시예들에 따르면, 상기 바디 영역의 상부에 형성되는 제 2 도핑 영역을 더 포함할 수 있다. 상기 제 2 도핑 영역은 상기 제 2 드리프트 영역의 상기 일 방향으로 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 제 2 도핑 영역은 상기 바디 영역보다 상기 제 2 드리프트 영역의 상부로 더 연장될 수 있다.
본 발명의 실시예들에 따르면, 상기 제 2 도핑 영역은 제 2 도전형을 가질 수 있다. 상기 제 2 도핑 영역의 도펀트 농도는 상기 바디 영역의 도펀트 농도보다 높을 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 기판 상에 에피층을 형성하는 것, 상기 에피층 상에 평면적 관점에서 일 방향으로 연장되는 바(bar) 형상의 제 1 마스크를 형성하는 것, 상기 제 1 마스크에 의해 노출된 상기 에피층에 이온 주입 공정을 수행하여 바디 영역을 형성하는 것, 상기 에피층 상에 배치되는 제 2 마스크 및 상기 제 1 마스크의 측면을 덮는 스페이서를 형성하는 것, 상기 제 2 마스크 및 상기 스페이서에 의해 노출되는 상기 바디 영역에 도펀트를 주입하여 소스 영역들을 형성하는 것, 상기 제 1 및 제 2 마스크들과 상기 스페이서를 제거하는 것, 및 상기 드리프트 영역 상에 게이트 절연막 및 게이트를 형성하는 것을 포함할 수 있다. 상기 바디 영역에 의해 상기 제 1 마스크의 아래에 드리프트 영역이 정의될 수 있다. 상기 제 2 마스크 및 상기 스페이서에 의해 노출되는 상기 바디 영역의 일부는 상기 제 1 마스크의 양측에 제공되며, 상기 일 방향으로 연장될 수 있다. 상기 제 2 마스크는 상기 제 1 마스크의 상기 일 방향의 일단을 덮을 수 있다.
본 발명의 실시예들에 따르면, 상기 제 2 마스크 및 상기 스페이서를 형성하는 것은 상기 에피층 및 상기 제 1 마스크를 덮는 마스크막을 형성하는 것, 및 상기 마스크막을 패터닝하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 마스크막을 패터닝하는 것은, 이방성 식각 공정을 통해 수행될 수 있다.
본 발명의 실시예들에 따르면, 상기 소스 영역들을 형성하기 전에, 상기 스페이서를 등방성 식각하여, 상기 스페이서의 폭을 감소시키는 것을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 절연막 및 상기 게이트를 형성하기 전에, 상기 소스 영역들 및 상기 드리프트 영역을 덮는 제 3 마스크를 형성하는 것, 및 상기 제 3 마스크에 의해 노출된 상기 바디 영역에 이온 주입 공정을 수행하여 제 1 도핑 영역을 형성하는 것을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제 3 마스크는 상기 드리프트 영역의 상기 일 방향의 일단를 더 노출할 수 있다. 상기 제 3 마스크에 의해 노출된 상기 바디 영역에 이온 주입 공정을 수행하는 것은 제 2 도핑 영역을 형성하는 것을 더 포함할 수 있다. 상기 제 1 도핑 영역은 상기 제 2 드리프트 영역의 상기 일 방향에 배치되는 제 2 도핑 영역과 동시에 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 게이트 절연막 및 상기 게이트를 형성하기 전에, 상기 에피층 상에 어닐링 공정을 수행하여 상기 소스 영역들을 활성화하는 것을 더 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 제 2 드리프트 영역의 에지 부근에 소스 영역이 형성되지 않는다. 따라서, 누설전류에 의한 소자 특성 저하가 적은 반도체 소자가 제공될 수 있다.
본 발명의 반도체 소자의 제조 방법에 따르면, 스페이서를 통해 자기정렬 방법으로 소스 영역이 형성될 수 있다. 또한, 스페이서의 패터닝을 통해 채널 길이가 조절될 수 있으며, 짧고 균일한 채널 길이를 갖는 반도체 소자가 형성될 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 1b는 도 1a의 A-A'선 및 B-B'선에 따른 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 3a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 3b 내지 도 13b는 각각 도 3a 내지 도 13a의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 14는 실험예에 따라 형성된 반도체 소자의 드레인 전류를 측정한 그래프이다.
도 15는 비교예에 따라 형성된 반도체 소자의 드레인 전류를 측정한 그래프이다.
도 1b는 도 1a의 A-A'선 및 B-B'선에 따른 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 3a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 3b 내지 도 13b는 각각 도 3a 내지 도 13a의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 14는 실험예에 따라 형성된 반도체 소자의 드레인 전류를 측정한 그래프이다.
도 15는 비교예에 따라 형성된 반도체 소자의 드레인 전류를 측정한 그래프이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 어떤 면(또는 층)이 다른 면(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 면(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 면(또는 층)이 개재될 수도 있다.
본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 면들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 면들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 면(또는 층)을 다른 영역 또는 면(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서의 제 1 면으로 언급된 면이 다른 실시예에서는 제 2 면으로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예들도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 1b는 도 1a의 A-A'선 및 B-B'선에 따른 단면도이다. 도 2는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다. 설명의 편의를 위하여, 도 2에서 게이트(132), 게이트 절연막(131), 제 1 도핑 영역(141), 및 제 2 도핑 영역(142)은 생략되어 있다.
도 1a, 도 1b 및 도 2를 참조하여, 기판(110)이 제공된다. 기판(110)은 제 1 도전형을 가질 수 있다. 제 1 도전형은 n 타입일 수 있다. 예를 들어, 기판(110)에 질소(N) 또는 인(P) 이 도핑될 수 있다. 기판(110)은 반도체 기판을 포함할 수 있다. 예를 들어, 기판(110)은 실리콘 카바이드(SiC) 기판을 포함할 수 있다.
기판(110) 상에 에피층(120)이 배치될 수 있다. 에피층(120)은 실리콘 카바이드를 포함할 수 있다. 에피층(120)은 드리프트층(121), 바디 영역(122) 및 소스 영역들(124)을 포함할 수 있다. 이하, 에피층(120)의 각 부분에 대하여 상세히 설명한다.
드리프트층(121)이 기판(110) 상에 배치될 수 있다. 드리프트층(121)은 제 1 도전형을 가질 수 있다. 이때, 드리프트층(121)의 도펀트 농도는 기판(110)의 도펀트 농도보다 낮을 수 있다. 드리프트층(121)은 제 1 드리프트 영역(121a) 및 제 2 드리프트 영역(121b)을 포함할 수 있다. 상세하게는, 제 1 드리프트 영역(121a)은 기판(110) 상에 배치될 수 있다. 제 1 드리프트 영역(121a)은 기판(110)을 덮을 수 있다. 제 2 드리프트 영역(121b)은 제 1 드리프트 영역(121a) 상에 배치될 수 있다. 이때, 평면적 관점에서 제 2 드리프트 영역(121b)은 기판(110)의 일면과 평행한 제 1 방향(D1)으로 연장되는 바(bar) 형상을 가질 수 있다. 제 1 드리프트 영역(121a) 및 제 2 드리프트 영역(121b)은 일체로 이루어질 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
바디 영역(122)이 제 1 드리프트 영역(121a) 상에 배치될 수 있다. 평면적 관점에서, 바디 영역(122)은 제 2 드리프트 영역(121b)을 둘러쌀 수 있다. 바디 영역(122)은 제 1 도전형과는 다른 제 2 도전형을 가질 수 있다. 제 2 도전형은 P 타입일 수 있다. 예를 들어, 바디 영역(122)에 알루미늄(Al) 또는 붕소(B)가 도핑될 수 있다.
소스 영역들(124)이 바디 영역(122) 상에 배치될 수 있다. 소스 영역들(124)은 제 2 드리프트 영역(121b)과 제 2 방향(D2)으로 이격되어 배치될 수 있다. 이때, 제 2 방향(D2)은 제 1 방향(D1)과 교차하는 방향일 수 있다. 소스 영역들(124)은 제 1 방향(D1)으로 연장되는 바 형상을 가질 수 있다. 이때, 소스 영역들(124)의 제 1 방향(D1)의 길이들은 제 2 드리프트 영역(121b)의 제 1 방향(D1)의 길이보다 작을 수 있다. 예를 들어, 제 2 드리프트 영역(121b)은 상기 소스 영역들(124)보다 제 1 방향(D1)으로 더 돌출될 수 있다. 소스 영역들(124)은 제 1 도전형을 가질 수 있다.
더하여, 소스 영역들(124)과 제 2 드리프트 영역(121b)의 사이에 위치하는 바디 영역(122)의 일부는 채널 영역(123)으로 정의될 수 있다. 채널 영역(123)의 채널 길이는 소스 영역들(124)과 제 2 드리프트 영역(121b) 사이의 간격으로 결정된다. 게이트(132)에 전압이 인가되면, 소스 영역들(124)로부터 제공된 전류가 채널 영역(123)을 통하여 기판(110)으로 흐를 수 있다. 도시하지는 않았지만, 기판(110)의 하면 상에 드레인 전극이 배치될 수 있으며, 소스 영역들(124)로부터 유입된 전류는 드리프트층(121) 및 기판(110)을 통해 드레인 전극으로 빠져나갈 수 있다. 반도체 소자를 작동하는 경우, 제 2 드리프트 영역(121b)이 제 1 방향(D1)으로 연장된 형태를 갖기 때문에, 제 2 드리프트 영역(121b)의 에지(edge, 121e)에 전계가 집중될 수 있다. 만약, 평면적 관점에서 소스 영역들(124)의 길이들이 제 2 드리프트 영역(121b)의 길이보다 크거나, 소스 영역들(124)이 제 2 드리프트 영역(121b)을 둘러싸도록 형성되는 경우, 캐리어들이 제 2 드리프트 영역(121b)의 에지(121e)에 집중된 전계에 의해 채널 영역(123)의 전위 장벽을 통과하거나 터널링에 의해 누설전류(leakage currents)가 발생할 수 있다. 여기서, 제 2 드리프트 영역(121b)의 에지(121e)는 제 2 드리프트 영역(121b)의 제 1 방향(D1)의 측면 및 제 2 방향(D2)의 측면이 만나는 부분을 의미한다. 본 발명에 따른 반도체 소자에서, 제 2 드리프트 영역(121b)의 에지(121e) 부근에 소스 영역이 형성되지 않는다. 따라서, 누설전류에 의한 소자 특성 저하가 적은 반도체 소자가 제공될 수 있다.
에피층(120) 상에 게이트(132)가 배치될 수 있다. 게이트(132) 제 2 드리프트 영역(121b) 상에 플로팅 될 수 있다. 예를 들어, 게이트(132)는 평면적으로 제 2 드리프트 영역(121b)과 오버랩되며, 채널 영역(123) 상으로 연장될 수 있다. 게이트(132)는 제 1 방향(D1)으로 연장되는 바 형상을 가질 수 있다. 게이트(132)는 도전 물질을 포함할 수 있다. 예를 들어, 게이트(132)는 도펀트로 도핑된 반도체 물질(일 예로, 도핑된 실리콘 카바이드)를 포함할 수 있다. 그러나 본 발명은 여기서 한정되지 않으며, 게이트(132)는 금속, 금속 실리사이드 및 도전성 금속 질화물과 같은 다른 도전 물질들 중 어느 적어도 하나를 포함할 수도 있다.
게이트(132)와 에피층(120) 사이에 게이트 절연막(131)이 배치될 수 있다. 즉, 게이트 절연막(131)에 의해 에피층(120)과 게이트(132)가 이격될 수 있다. 게이트 절연막(131)은 바디 영역(122)의 일부 및 제 2 드리프트 영역(121b)을 덮을 수 있다. 게이트 절연막(131)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 제 1 도핑 영역들(141)이 바디 영역(122) 내에 제공될 수도 있다. 상세하게는, 제 1 도핑 영역들(141)은 바디 영역(122)의 상부에 형성될 수 있다. 제 1 도핑 영역들(141) 각각은 소스 영역들(124)을 사이에 두고, 제 2 드리프트 영역(121b)으로부터 제 2 방향(D2) 또는 제 2 방향(D2)과 반대방향으로 이격될 수 있다. 제 1 도핑 영역들(141)은 제 1 방향(D1)으로 연장될 수 있다. 제 1 도핑 영역들(141)은 제 2 도전형을 가질 수 있다. 이때 제 1 도핑 영역들(141)의 도펀트 농도는 바디 영역(122)의 도펀트 농도보다 높을 수 있다. 다른 실시예에 따르면, 제 1 도핑 영역들(141)은 제공되지 않을 수 있다.
본 발명의 실시예들에 따르면, 제 2 도핑 영역(142)이 바디 영역(122) 내에 제공될 수 있다. 상세하게는, 제 2 도핑 영역(142)은 바디 영역(122)의 상부에 배치되되, 제 2 도핑 영역(142)은 제 2 드리프트 영역(121b)으로부터 제 1 방향(D1)에 배치될 수 있다. 다른 실시예에 따르면, 제 2 도핑 영역(142)은 바디 영역(122)으로부터 제 2 드리프트 영역(121b)의 상부로 제 1 방향(D1)을 따라 연장될 수도 있다. 즉, 제 2 도핑 영역(142)은 평면적 관점에서 제 2 드리프트 영역(121b)의 에지(121e)와 중첩될 수 있다. 제 2 도핑 영역(142)은, 도 1에 도시된 바와 같이, 제 1 도핑 영역들(141)과 연결될 수 있다. 제 2 도핑 영역(142)은 제 1 도핑 영역들(141)과 일체로 형성될 수도 있다. 제 2 도핑 영역(142)은 제 1 도핑 영역들(141)과 동일한 도전형을 가질 수 있다. 예를 들어, 제 2 도핑 영역(142)은 제 2 도전형을 가질 수 있다. 이때, 제 2 도핑 영역(142)의 도펀트 농도는 바디 영역(122)의 도펀트 농도보다 높을 수 있다. 다른 실시예에 따르면, 제 2 도핑 영역(142)은 제공되지 않을 수도 있다.
이하, 본 발명의 실시에들에 따른 반도체 소자의 제조 방법을 설명한다. 여기서, 설명의 편의를 위해, 상술한 내용과 다르거나, 설명되지 않은 점을 위주로 설명하며, 생략된 부분은 본 발명의 상술한 내용의 실시예들에 따른다.
도 3a 내지 도 13a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다. 도 3b 내지 도 13b는 각각 도 3a 내지 도 13a의 A-A'선 및 B-B'선에 따른 단면도들이다. 설명의 편의를 위하여, 도 3a 내지 도 13a에서 제 1 식각 방지막(151)은 생략되어 있다.
도 3a 및 도 3b를 참조하여, 에피층(120)이 기판(110) 상에 형성될 수 있다. 예를 들어, 기판(110)은 제 1 도전형을 가질 수 있다. 기판(110) 상에 에피택시얼 성장 공정이 수행되어 에피층(120)이 형성될 수 있다. 에피층(120)은 5 μm 내지 30 μm의 두께를 가질 수 있다. 에피층(120)은 인-시츄 방법 또는 이온주입 방법에 의해 제 1 도전형으로 도핑될 수 있다. 이때, 에피층(120)은 기판(110)보다 낮은 도펀트 농도로 도핑될 수 있다. 예를 들어, 기판(110)은 1E18 cm-3 내지 1E20 cm-3의 도펀트 농도로 도핑되고, 에피층(120)은 1E13 cm-3 내지 1E17 cm-3의 도펀트 농도로 도핑될 수 있다. 기판(110) 및 에피층(120)은 실리콘 카바이드를 포함할 수 있다.
도 4a 및 도 4b를 참조하여, 제 1 마스크(161)가 에피층(120) 상에 형성될 수 있다. 제 1 마스크(161)가 패터닝되어, 에피층(120)의 일부가 제 1 마스크(161)에 의해 노출될 수 있다. 제 1 마스크(161)는 제 1 방향(D1)으로 연장되는 바 형상을 가질 수 있다. 제 1 마스크(161)는 1000 nm 내지 3000 nm의 두께를 가질 수 있다. 제 1 마스크(161)는 폴리 실리콘, 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다.
본 발명의 실시예들에 따르면, 에피층(120)을 덮는 제 1 식각 방지막(151)이 형성될 수 있다. 제 1 식각 방지막(151)은 10 nm 내지 100 nm의 두께를 가질 수 있다. 제 1 식각 방지막(151)은 폴리 실리콘, 실리콘 산화막, 실리콘 질화막 또는 이들의 조합을 포함할 수 있다. 더하여, 제 2 식각 방지막(미도시)이 제 1 마스크(161) 상에 더 형성되어 제 1 마스크(161)의 상면을 덮을 수 있다. 예를 들어, 제 1 마스크(161) 상에 제 2 식각 방지막(미도시)이 형성될 수 있다. 제 2 식각 방지막(미도시)은 10 nm 내지 100 nm의 두께를 가질 수 있다. 제 2 식각 방지막(미도시)은 제 1 식각 방지막(151)과 동일한 물질을 포함할 수 있다. 제 1 식각 방지막(151) 및 제 2 식각 방지막(미도시) 각각은 후술되는 제 1 및 제 2 이온 주입 공정들에서 에피층(120) 및 제 1 마스크(161)에 가해지는 손상을 방지하기 위해 제공될 수 있다. 그러나, 제 1 식각 방지막(151) 및 제 2 식각 방지막(미도시)은 형성되지 않을 수도 있다.
도 5a 및 도 5b를 참조하여, 바디 영역(122)이 에피층(120)의 상부에 형성될 수 있다. 예를 들어, 제 1 마스크(161)를 이온 주입 마스크로 하는 제 1 이온 주입 공정이 수행될 수 있다. 제 1 이온 주입 공정을 통해, 제 1 마스크(161)에 의해 노출된 에피층(120)에 제 2 도전형의 도펀트 이온들이 주입되어, 바디 영역(122)이 형성될 수 있다. 제 1 이온 주입 공정은 400℃ 내지 700℃에서 수행되어, 에피층(120)의 손상이 방지/감소될 수 있다. 여기서, 바디 영역(122)이 형성되지 않은 에피층(120) 상부의 일부는 제 2 드리프트 영역(121b)으로 정의될 수 있다. 즉, 제 2 드리프트 영역(121b)은 제 1 마스크(161)와 오버랩되는 에피층(120) 상부의 일부일 수 있다.
에피층(120) 상에 제 2 마스크(164) 및 스페이서(165)가 형성될 수 있다. 이하, 제 2 마스크(164) 및 스페이서(165)의 형성 방법을 도 6a 내지 도 8a 및 도 6b 내지 도 8b를 참조하여 상세히 설명한다.
도 6a 및 도 6b를 참조하여, 에피층(120) 상에 마스크막(162)이 형성될 수 있다. 마스크막(162)은 제 1 식각 방지막(151)의 상면, 제 1 마스크(161)의 상면 및 제 1 마스크(161)의 측벽을 콘포말하게 덮을 수 있다. 마스크막(162)은 300 nm 내지 1000 nm의 두께를 가질 수 있다. 마스크막(162)은 폴리 실리콘, 실리콘 산화막 또는 실리콘 질화막을 포함할 수 있다.
도 7a 및 도 7b를 참조하여, 마스크막(162) 상에 패턴 마스크(163)가 형성되어, 마스크막(162)을 노출시킬 수 있다. 패턴 마스크(163)는 바디 영역(122)의 일부와 오버랩될 수 있다. 패턴 마스크(163)는 제 2 드리프트 영역(121b)의 제 1 방향(D1)의 일단과 오버랩될 수 있다. 패턴 마스크(163)는 폴리 실리콘, 실리콘 산화막, 실리콘 질화막 또는 포토 레지스터 물질을 포함할 수 있다. 패턴 마스크(163)는 마스크막(162)과는 다른 식각 선택비를 가질 수 있다. 예를 들어, 패턴 마스크(163)는 마스크막(162)과 다른 물질로 형성될 수 있다.
도 8a 및 도 8b를 참조하여, 마스크막(162)이 패터닝될 수 있다. 예를 들어, 패턴 마스크(163)에 의해 노출된 마스크막(162)이 이방성 삭각되어 제 2 마스크(164) 및 스페이서(165)가 형성될 수 있다. 제 2 마스크(164) 및 스페이서(165)에 의해 바디 영역(122)의 일부가 노출될 수 있다. 상세하게는, 제 2 마스크(164)는 제 1 마스크(161)의 제 2 방향(D2)의 양측에 위치하는 바디 영역(122)의 일부를 노출시킬 수 있다. 이때, 제 2 마스크(164)에 의해 노출되는 바디 영역(122)의 일부는 제 1 방향(D1)으로 연장되는 형상을 가질 수 있다. 더하여, 제 2 마스크(164)는 제 1 마스크(161)의 제 1 방향(D1)의 일단을 덮을 수 있다. 즉, 제 1 마스크(161)는 제 1 방향(D1)을 따라 제 2 마스크(164)에 의해 노출되는 바디 영역(122) 일부보다 더 돌출될 수 있다. 스페이서(165)는 제 1 마스크(161)의 제 2 방향(D2)의 측면을 덮을 수 있다. 이를 통해, 제 2 마스크(164) 및 스페이서(165)에 의해 노출되는 바디 영역(122)의 일부는 제 1 마스크(161)와 이격될 수 있다.
다른 실시에에 따르면, 제 2 마스크(164) 및 스페이서(165)가 형성된 이후, 스페이서(165)가 더 패터닝 될 수 있다. 예를 들어, 스페이서(165) 상에 등방성 식각 공정(예를 들어, 습식식각 등)이 더 수행되어, 스페이서(165)의 폭이 감소될 수 있다. 이후, 패턴 마스크(163)가 제거될 수 있다.
도 9a 및 도 9b를 참조하여, 소스 영역들(124)이 바디 영역(122)의 상부에 형성될 수 있다. 예를 들어, 제 2 마스크(164) 및 스페이서(165)를 이온 주입 마스크로 하는 제 2 이온 주입 공정이 수행될 수 있다. 제 2 이온 주입 공정을 통해 제 2 마스크(164) 및 스페이서(165)에 의해 노출된 바디 영역(122)에 제 1 도전형의 도펀트 이온들이 주입되어, 소스 영역들(124)이 형성될 수 있다. 제 2 이온 주입 공정은 400℃ 내지 700℃에서 수행되어, 에피층(120)의 손상이 방지/감소될 수 있다. 여기서, 제 2 마스크(164)가 제 1 마스크(161)의 제 1 방향(D1)의 일단을 덮기 때문에, 소스 영역들(124)의 제 1 방향(D1)의 길이들은 제 1 마스크(161)의 제 1 방향(D1)의 길이보다 작을 수 있다. 소스 영역들(124)과 제 2 드리프트 영역(121b)의 사이에 위치하는 바디 영역(122)의 일부는 채널 영역(123)으로 정의될 수 있다.
반도체 소자의 채널 영역(123)은 소스 영역들(124)과 제 2 드리프트 영역(121b)의 사이에 존재하며, 그의 채널 길이가 소스 영역들(124)이 제 2 드리프트 영역(121b)과의 거리에 의해 결정된다. 따라서, 본 발명에 따른 반도체 소자의 제조 방법에 의하면, 스페이서(165)를 통해 자기정렬 방법으로 소스 영역들(124)이 형성될 수 있다. 또한, 도 8a 및 도 8b를 참조하여 설명한 바와 같이, 스페이서(165)의 패터닝을 통해 채널 길이가 조절될 수 있으며, 짧고 균일한 채널 길이를 갖는 반도체 소자가 형성될 수 있다.
도 10a 및 도 10b를 참조하여, 제 1 마스크(161), 제 2 마스크(164) 및 스페이서(165)가 제거될 수 있다. 예를 들어, 제 1 마스크(161), 제 2 마스크(164) 및 스페이서(165)는 애싱(ashing) 공정 또는 습식 세정 공정에 의해 제거될 수 있다.
본 발명의 실시예들에 따르면, 바디 영역(122) 내에 제 1 도핑 영역들(141) 및 제 2 도핑 영역(142)이 형성될 수 있다. 이하, 제 1 도핑 영역들(141) 및 제 2 도핑 영역(142)의 형성 방법을 도 11a 내지 도 13a 및 도 11b 내지 도 13b를 참조하여 상세히 설명한다.
도 11a 및 도 11b를 참조하여, 에피층(120) 상에 제 3 마스크(166)가 형성될 수 있다. 제 3 마스크(166)가 패터닝되어 소스 영역들(124), 채널 영역(123) 및 제 2 드리프트 영역(121b)을 덮을 수 있다. 제 3 마스크(166)는 바디 영역(122)의 일부를 노출시킬 수 있다. 여기서, 제 3 마스크(166)에 의해 노출되는 바디 영역(122)의 일부는 후술되는 공정에서 제 1 도핑 영역들(141)이 형성되는 영역일 수 있다. 제 3 마스크(166)는 500 nm 내지 2000 nm의 두께를 가질 수 있다. 제 3 마스크(166)는 실리콘 산화막을 포함할 수 있다.
본 발명의 실시에들에 따르면, 제 3 마스크(166)에 의해 제 2 드리프트 영역(121b)의 에지(121e)가 노출될 수도 있다. 여기서, 제 3 마스크(166)에 의해 노출되는 제 2 드리프트 영역(121b)의 제 1 방향(D1)의 일단은 후술되는 공정에서 제 2 도핑 영역(142)이 형성되는 영역일 수 있다.
도 12a 및 도 12b를 참조하여, 제 1 도핑 영역들(141) 및 제 2 도핑 영역(142)이 바디 영역(122)의 상부에 형성될 수 있다. 예를 들어, 제 3 마스크(166)를 이온 주입 마스크로 하는 제 3 이온 주입 공정이 수행될 수 있다. 제 3 이온 주입 공정을 통해 제 3 마스크(166)에 의해 노출된 바디 영역(122)에 제 2 도전형의 도펀트 이온들이 주입되어, 제 1 도핑 영역들(141) 및 제 2 도핑 영역(142)이 형성될 수 있다. 상세하게는, 제 1 도핑 영역들(141)은 바디 영역(122) 상부의 일부에 형성될 수 있다. 이때, 제 1 도핑 영역들(141) 각각은 소스 영역(124)을 사이에 두고, 제 2 드리프트 영역(121b)으로부터 이격되도록 형성될 수 있다. 제 1 도핑 영역들(141)은 제 1 방향(D1)으로 연장될 수 있다. 제 2 도핑 영역(142)은 바디 영역(122) 상부의 또 다른 일부에 형성될 수 있다. 제 2 도핑 영역(142)은 제 2 드리프트 영역(121b)으로부터 제 1 방향(D1)에 형성될 수 있다. 제 2 도핑 영역(142)은 바디 영역(122)으로부터 제 2 드리프트 영역(121b)의 상부로 연장될 수도 있다. 제 2 도핑 영역(142)은 제 2 방향(D2)으로 연장되어, 제 1 도핑 영역들(141)과 연결되어, 제 1 도핑 영역들(141)과 일체로 형성될 수도 있다. 상기 제 1 및 제 2 도핑 영역(141, 142)들이 모두 형성되는 것을 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 도시된 바와는 다르게, 제 1 및 제 2 도핑 영역들(141, 142) 중 적어도 하나는 형성되지 않을 수 있다.
도 13a 및 도 13b를 참조하여, 제 3 마스크(166)가 제거될 수 있다. 예를 들어, 제 3 마스크(166)는 애싱(ashing) 공정 또는 습식 세정 공정에 의해 제거될 수 있다.
본 발명의 실시예들에 따르면, 에피층(120)에 어닐링 공정이 수행될 수 있다. 상세하게는, 제 3 마스크(166)가 제거된 에피층(120) 상에 캐핑층(미도시)이 형성될 수 있다. 캐핑층(미도시)은 탄소를 포함할 수 있으며, 스퍼터링 공정, CVD 공정 또는 탄화(carbonation) 공정을 통해 형성될 수 있다. 이후, 에피층(120)이 열처리될 수 있다. 에피층(120)의 열처리 공정은 1500℃ 내지 1800℃에서 1분 내지 30분간 수행될 수 있다. 이와 같은 어닐링 공정에 의해 이온 주입된 도펀트들(예를 들어, 바디 영역(122)을 형성하기 위하여 주입한 제 2 도전형의 도펀트 또는 소스 영역(124)을 형성하기 위하여 주입한 제 1 도전형의 도펀트)이 활성화되고, 이온주입공정에 의해 손상된 에피층(120)이 회복될 수 있다.
도 1a 및 도 1b를 다시 참조하여, 에피층(120) 상에 게이트 절연막(131)이 형성될 수 있다. 예를 들어, 에피층(120) 상에 절연 물질 및 도전 물질이 순차적으로 도포될 수 있다. 도포된 상기 절연 물질 및 상기 도전 물질이 패터닝되어 게이트 절연막(131) 및 게이트(132)가 형성될 수 있다. 게이트(132)는 평면적으로 제 2 드리프트 영역(121b)과 오버랩되며, 채널 영역(123) 상으로 연장될 수 있다. 게이트(132)는 제 1 방향(D1)으로 연장되는 바 형상을 가질 수 있다.
이하, 본 발명의 실험예 및 비교예를 참조하여, 본 발명에 따른 반도체 소자의 전류 특성을 보다 상세하게 설명한다.
반도체 소자의 형성
[
실험예
]
본 발명의 실시예들에 따른 자기 정렬 방법에 따라 n 타입의 에피층, p 타입의 바디 영역 및 n+ 타입의 소스 영역을 갖는 반도체 소자들을 제조하였다. 이때, 스페이서는 0.25 ㎛의 폭으로 형성되되었으며, 이에 따라 실험예에 따른 반도체 소자들의 채널은 0.25 ㎛의 채널 길이를 갖도록 형성되었다. 실험예에 따른 반도체 소자들의 경우, 평면적 관점에서 제 2 드리프트 영역이 소스 영역보다 더 돌출되도록 형성되었다. 이를 통해, 도 2를 참조하여 설명한 바와 같이, 실험예에 따른 반도체 소자들은 제 2 드리프트 영역의 에지 부근에 채널이 형성되지 않았다.
[비교예]
실험예와 동일한 구성의 반도체 소자들을 형성하되, 평면적 관점에서 소스 영역이 제 2 드리프트 영역을 둘러싸도록 형성되었다. 즉, 소스 영역이 제 2 드리프트 영역의 일단 주변에도 형성되었다. 이를 통해, 비교예에 따른 반도체 소자들은 실험예와는 달리 제 2 드리프트 영역의 에지 부근에 채널이 형성되었다.
반도체 소자의 전류 특성 비교
실험예 및 비교예에 따른 반도체 소자들을 각각 10개씩 제조한 후, 제조된 반도체 소자들을 이용하여 전류 특성 평가를 수행하였다. 특성 평가는 게이트 오프 전압을 인가한 후, 소스-드레인 인가 전압에 따른 드레인 전류를 측정하여 수행되었다.
도 14는 실험예에 따라 형성된 반도체 소자의 드레인 전류를 측정한 그래프이다. 도 15는 비교예에 따라 형성된 반도체 소자의 드레인 전류를 측정한 그래프이다.
도 14를 참조하면, 실험예에 따른 반도체 소자들은 소스-드레인 인가 전압(도 14의 Drain voltage)의 증가에 따라 균일한 드레인 전류 특성을 보였으며, 약 47V의 소스-드레인 인가 전압에서 드레인 전류가 급격히 증가하였다. 즉, 실험예에 따른 반도체 소자는 47V 부근에서 항복전압을 갖는 것을 알 수 있다.
도 15를 참조하면, 비교예에 따른 반도체 소자들은 소스-드레인 인가 전압(도 15의 Drain voltage)의 증가에 따라 드레인 전류가 균일하지 않았으며, 약 15V 내지 35V로 낮고 일정하지 않은 항복 전압을 보여주었다. 이는, 제 2 드리프트 영역의 에지 부근에서 누설 전류(leakage current)가 발생함에 따른 것이다. 도 14 및 도 15를 비교하면, 본 발명에 따라 제조된 실험예가 비교에에 비하여 항복 전압이 높고 드레인 전류가 균일한 것을 알 수 있다. 즉, 본 발명에 따른 반도체 소자는 전류 특성이 우수하며, 신뢰성이 높다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판
120: 에피층
121: 드리프트층 121a: 제 1 드리프트 영역
121b: 제 2 드리프트 영역 122: 바디 영역
123: 채널 영역 124: 소스 영역
131: 게이트 절연막 132: 게이트
141: 제 1 도핑 영역 142: 제 2 도핑 영역
151: 제 1 식각 방지막 161: 제 1 마스크
162: 마스크막 163: 패턴 마스크
164: 제 2 마스크 165: 스페이서
166: 제 3 마스크
121: 드리프트층 121a: 제 1 드리프트 영역
121b: 제 2 드리프트 영역 122: 바디 영역
123: 채널 영역 124: 소스 영역
131: 게이트 절연막 132: 게이트
141: 제 1 도핑 영역 142: 제 2 도핑 영역
151: 제 1 식각 방지막 161: 제 1 마스크
162: 마스크막 163: 패턴 마스크
164: 제 2 마스크 165: 스페이서
166: 제 3 마스크
Claims (14)
- 제 1 도전형으로 도핑된 기판;
상기 기판 상에 배치되는 에피층;
상기 에피층 상에 제공된 일 방향으로 연장되는 게이트; 및
상기 게이트 및 상기 에피층 사이에 제공되는 게이트 절연막을 포함하되,
상기 에피층은:
상기 기판 상에 배치되는 제 1 도전형의 드리프트층, 상기 드리프트층은 상기 기판 상에 배치되는 제 1 드리프트 영역 및 상기 제 1 드리프트 영역 상에 평면적으로 상기 게이트와 오버랩되도록 상기 일 방향으로 연장되는 바 형상을 갖는 제 2 드리프트 영역을 포함하고;
상기 제 1 드리프트 영역 상에 배치되어 상기 제 2 드리프트 영역을 둘러싸는 제 2 도전형의 바디 영역; 및
상기 제 2 드리프트 영역의 양측에 인접한 상기 바디 영역 내에 배치되고 상기 일 방향으로 연장되는 바 형상을 갖는 제 1 도전형의 소스 영역들을 포함하고,
상기 제 2 드리프트 영역은 상기 소스 영역들보다 상기 일 방향으로 더 돌출되는 반도체 소자. - 제 1 항에 있어서,
상기 기판, 상기 드리프트층, 상기 바디 영역, 및 상기 소스 영역들은 실리콘 카바이드(SiC)를 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 바디 영역의 상부에 형성되는 제 1 도핑 영역들을 더 포함하되,
상기 제 1 도핑 영역들은 상기 소스 영역들 사이에 두고 상기 제 2 드리프트 영역으로부터 이격되도록 배치되는 반도체 소자. - 제 3 항에 있어서,
상기 제 1 도핑 영역들은 제 2 도전형을 갖되,
상기 제 1 도핑 영역들의 도펀트 농도는 상기 바디 영역의 도펀트 농도보다 높은 반도체 소자. - 제 1 항에 있어서,
상기 바디 영역의 상부에 형성되는 제 2 도핑 영역을 더 포함하되,
상기 제 2 도핑 영역은 상기 제 2 드리프트 영역의 상기 일 방향으로 배치되는 반도체 소자. - 제 5 항에 있어서,
상기 제 2 도핑 영역은 상기 바디 영역보다 상기 제 2 드리프트 영역의 상부로 더 연장되는 반도체 소자. - 제 5 항에 있어서,
상기 제 2 도핑 영역은 제 2 도전형을 갖되,
상기 제 2 도핑 영역의 도펀트 농도는 상기 바디 영역의 도펀트 농도보다 높은 반도체 소자.
- 기판 상에 에피층을 형성하는 것;
상기 에피층 상에 평면적 관점에서 일 방향으로 연장되는 바(bar) 형상의 제 1 마스크를 형성하는 것;
상기 제 1 마스크에 의해 노출된 상기 에피층에 이온 주입 공정을 수행하여 바디 영역을 형성하는 것, 상기 바디 영역에 의해 상기 제 1 마스크의 아래에 드리프트 영역이 정의되고;
상기 에피층 상에 배치되는 제 2 마스크 및 상기 제 1 마스크의 측면을 덮는 스페이서를 형성하는 것;
상기 제 2 마스크 및 상기 스페이서에 의해 노출되는 상기 바디 영역에 도펀트를 주입하여 소스 영역들을 형성하는 것;
상기 제 1 및 제 2 마스크들과 상기 스페이서를 제거하는 것; 및
상기 드리프트 영역 상에 게이트 절연막 및 게이트를 형성하는 것을 포함하되,
상기 제 2 마스크 및 상기 스페이서에 의해 노출되는 상기 바디 영역의 일부는 상기 제 1 마스크의 양측에 제공되며, 상기 일 방향으로 연장되고,
상기 제 2 마스크는 상기 제 1 마스크의 상기 일 방향의 일단을 덮는 반도체 소자의 제조 방법. - 제 8 항에 있어서,
상기 제 2 마스크 및 상기 스페이서를 형성하는 것은:
상기 에피층 및 상기 제 1 마스크를 덮는 마스크막을 형성하는 것; 및
상기 마스크막을 패터닝하는 것을 포함하는 반도체 소자의 제조 방법. - 제 9 항에 있어서,
상기 마스크막을 패터닝하는 것은,
이방성 식각 공정을 통해 수행되는 반도체 소자의 제조 방법. - 제 8 항에 있어서,
상기 소스 영역들을 형성하기 전에,
상기 스페이서를 등방성 식각하여, 상기 스페이서의 폭을 감소시키는 것을 더 포함하는 반도체 소자의 제조 방법. - 제 8 항에 있어서,
상기 게이트 절연막 및 상기 게이트를 형성하기 전에,
상기 소스 영역들 및 상기 드리프트 영역을 덮는 제 3 마스크를 형성하는 것; 및
상기 제 3 마스크에 의해 노출된 상기 바디 영역에 이온 주입 공정을 수행하여 제 1 도핑 영역을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법. - 제 12 항에 있어서,
상기 제 3 마스크는 상기 드리프트 영역의 상기 일 방향의 일단를 더 노출하되,
상기 제 3 마스크에 의해 노출된 상기 바디 영역에 이온 주입 공정을 수행하는 것은 제 2 도핑 영역을 형성하는 것을 더 포함하고,
상기 제 1 도핑 영역은 상기 제 2 드리프트 영역의 상기 일 방향에 배치되는 제 2 도핑 영역과 동시에 형성되는 반도체 소자의 제조 방법. - 제 8 항에 있어서,
상기 게이트 절연막 및 상기 게이트를 형성하기 전에,
상기 에피층 상에 어닐링 공정을 수행하여 상기 소스 영역들을 활성화하는 것을 더 포함하는 반도체 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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| Publication Number | Publication Date |
|---|---|
| KR20180006541A true KR20180006541A (ko) | 2018-01-18 |
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Family
ID=61028755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160086269A Active KR102572194B1 (ko) | 2016-07-07 | 2016-07-07 | 반도체 소자 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102572194B1 (ko) |
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| KR20210002320A (ko) * | 2019-06-26 | 2021-01-08 | 한국전자통신연구원 | 반도체 소자의 제조 방법 |
| CN118658882A (zh) * | 2024-08-06 | 2024-09-17 | 深圳天狼芯半导体有限公司 | T型栅极平面超结mosfet及其制备方法、芯片 |
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|---|---|---|---|---|
| KR20160054305A (ko) * | 2014-11-06 | 2016-05-16 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
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| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20160707 |
|
| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20210616 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20160707 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20220822 Patent event code: PE09021S01D |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20230126 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20230615 |
|
| PG1601 | Publication of registration |