[go: up one dir, main page]

TWI570877B - Multi-component chip package structure - Google Patents

Multi-component chip package structure Download PDF

Info

Publication number
TWI570877B
TWI570877B TW102136207A TW102136207A TWI570877B TW I570877 B TWI570877 B TW I570877B TW 102136207 A TW102136207 A TW 102136207A TW 102136207 A TW102136207 A TW 102136207A TW I570877 B TWI570877 B TW I570877B
Authority
TW
Taiwan
Prior art keywords
component
package structure
wafer
chip package
bent portion
Prior art date
Application number
TW102136207A
Other languages
English (en)
Other versions
TW201423953A (zh
Inventor
xiao-chun Tan
Original Assignee
Silergy Semiconductor Tech (Hangzhou) Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silergy Semiconductor Tech (Hangzhou) Ltd filed Critical Silergy Semiconductor Tech (Hangzhou) Ltd
Publication of TW201423953A publication Critical patent/TW201423953A/zh
Application granted granted Critical
Publication of TWI570877B publication Critical patent/TWI570877B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Dc-Dc Converters (AREA)

Description

多組件的晶片封裝結構
本發明涉及半導體封裝，尤其涉及一種包括多個組件的晶片封裝結構。
隨著電子元件的小型化，輕量化以及多功能化的需求的增加，對半導體封裝密度的要求越來越高，以來達到縮小封裝體積的效果。因此，多晶片封裝結構已經成為一新的熱點。然而，在多晶片半導體封裝結構中，晶片間的連接方法對半導體封裝的尺寸和性能具有至關重要的影響。
圖1所示為採用現有技術的一種多晶片封裝結構的剖面圖。在該實現方式中，下層晶片3和上層晶片5堆疊設置在印刷電路板1上。下層晶片3的一表面透過黏合劑7連接至印刷電路板1的上表面；上層晶片5的一表面透過黏合劑9連接至下層晶片3的另一表面。採用這種實現方式，為了暴露底層晶片3邊緣上的焊墊，上層晶片5的寬度需要小於下層晶片3的寬度。
底層晶片3上的焊墊和上層晶片5上的焊墊分別透過第一組接合引線11和第二組接合引線15電性連接至印刷 電路板1。因此，第二組接合引線15的高度要大於上層晶片5。這樣，用於封裝第一組接合引線11和第二組接合引線15以及上層晶片5和下層晶片3的塑封殼的厚度會較大。另外，這樣的接合引線由於自身存在電感和/或電阻的干擾，因此影響晶片的高頻性能。
有鑒於此，本發明的目的在於提供一種多組件的晶片封裝結構，以解決現有技術中封裝厚度過大，以及封裝結構對晶片性能的不利影響。
依據本發明一實施例的多組件的晶片封裝結構，包括，位於底層的第一組件；位於所述第一組件之上的至少一個第二組件；所述第二組件之間相互間隔排列，並且互相不接觸；層疊在所述第二組件之上的至少一個第三組件；每一所述第二組件透過第一組突起結構電性連接至所述第一組件；所述第三組件透過位於所述第二組件的外側的第二組突起結構電性連接至所述第一組件；其中，所述第三組件，所述第一組件和所述第二組突起結構組成一彎折結構。
依據本發明一實施例的晶片封裝結構中，所述第三組件包括第一直線部分和至少一第一彎折部分；所述第一直 線部分位於所述第二組件的上方，並與所述第二組件不接觸；所述第一彎折部分的第一端與所述第一直線部分連接；所述第一彎折部分的第二端透過所述第二組突起結構連接至所述第一組件。
依據本發明另一實施例的晶片封裝結構中，所述第一組件包括第二直線部分和至少一第二彎折部分；所述第二直線部分與所述第一組突起結構連接；所述第二彎折部分的第一端連接至所述第二直線部分；所述第二彎折部分的第二端透過所述第二組突起結構連接至所述第三組件。
進一步的，所述第一組件包括一印刷電路板或者一引線框架。
所述引線框架可以包括多個指狀引腳。
進一步的，所述第二組件包括一晶片。
進一步的，所述第三組件包括一晶片或者一磁性元件。
較佳的，所述第三組件之間以及所述第三組件與所述第二組件之間互相分離，不接觸。
較佳的，所述晶片封裝結構還包括位於所述第二組件和所述第三組件之間，以及所述第三組件之間的黏合層。
較佳的，所述第一組突起結構和所述第二組突起結構包括凸塊或者焊錫球。
依據本發明實施例的多組件的晶片封裝結構，所有組件都採用倒裝形式的連接方式，位於上層的組件透過彎折部分來實現與底層組件的電性連接，因此晶片封裝結構的 厚度大大减小，避免了接合引線的連接方式給晶片性能帶來的負面影響，不僅具有很好的機械穩定性，同時也具有很好的電氣穩定性。
另外，對磁性元件而言，如電感等，其體積一般都較大，採用依據本發明的層疊式的多組件的晶片封裝結構，將電感和晶片封裝於一單一的封裝結構中，可以容納更大體積，電感值更大的電感，更有利於系統的高集成化和小體積化。
1‧‧‧印刷電路板
3‧‧‧下層晶片
5‧‧‧上層晶片
7‧‧‧黏合劑
9‧‧‧黏合劑
11‧‧‧第一組接合引線
15‧‧‧第二組接合引線
200‧‧‧晶片封裝結構
201‧‧‧印刷電路板
202‧‧‧焊錫球
203‧‧‧焊錫球
204‧‧‧晶片
205‧‧‧晶片
205-1‧‧‧第一直線部分
205-2‧‧‧第一彎折部分
206‧‧‧黏合層
207‧‧‧電感
207-1‧‧‧第一直線部分
207-2‧‧‧第一彎折部分
300‧‧‧晶片封裝結構
301‧‧‧引線框架
301-1‧‧‧第二直線部分
301-2‧‧‧第二彎折部分
302‧‧‧凸塊
303‧‧‧凸塊
304‧‧‧晶片
305‧‧‧黏合層
306‧‧‧電感
圖1所示為採用現有技術的一種多晶片封裝結構的剖面圖；圖2所示為依據本發明實施例1的多組件的晶片封裝結構的剖面圖；圖3所示為依據本發明實施例2的多組件的晶片封裝結構的剖面圖。
以下結合圖式對本發明的幾個較佳的實施例進行詳細描述，但本發明並不僅僅限於這些實施例。本發明涵蓋任何在本發明的精髓和範圍上做的替代、修改、等效方法以及方案。為了使公眾對本發明有徹底的瞭解，在以下本發明較佳的實施例中詳細說明了具體的細節，而對本領域具有通常知識者來說沒有這些細節的描述也可以完全理解本 發明。
實施例1
參考圖2，所示為依據本發明實施例1的多組件的晶片封裝結構的剖面圖。在該實施例中，多組件的晶片封裝結構200包括位於底層的印刷電路板201(第一組件)，位於印刷電路板201之上的晶片204(第二組件)，以及層疊在晶片204之上的晶片205和電感207(第三組件)。在此，晶片204，晶片205和電感207之間相互間隔，互不接觸，以實現良好的電氣隔離。晶片204透過一組焊錫球202(第一連接結構)電性連接至印刷電路板201；晶片205和電感207透過一組位於晶片204外側的另一組焊錫球203電性連接至印刷電路板201。
具體的，晶片205包括一第一直線部分205-1和兩個第一彎折部分205-2；第一直線部分205-1位於晶片204的上方，第一彎折部分205-2位於晶片204的兩側，第一彎折部分205-2的一端與第一直線部分205-1連接，另一端透過焊錫球203連接至印刷電路板201。類似的，電感207包括第一直線部分207-1和兩個第一彎折部分207-2；第一直線部分207-1位於晶片205的第一直線部分205-1的上方，第一彎折部分207-2位於晶片205的第一彎折部分的兩側，第一彎折部分207-2的一端與第一直線部分207-1連接，另一端透過焊錫球203連接至印刷電路板201。
晶片205，印刷電路板201和焊錫球203組成一彎折機構。在該實施例中，透過第三組件(晶片205和電感207)的彎折部分，不僅可以實現與印刷電路板的電性連接，另一方面，與印刷電路板一起也實現了對第三組件的機械支撑作用。為了更好的實現不同組件之間的隔離以及晶片封裝結構的穩定性，在該實施例中，晶片封裝結構200還包括位於晶片204、晶片205和電感207之間的黏合層206，來更好的固定三者之間的位置，以及使整個晶片封裝結構的牢固性更強。
透過對依據本發明實施例的多組件的晶片封裝結構200的詳細說明，本領域具有通常知識者可以得知，位於第一組件(印刷電路板201)之上的第二組件(晶片204)的數目可以不限於一個，可以為多個，多個第二組件之間相互間隔，互不接觸，依次排列於第一組件之上。第三組件覆蓋所有第二組件區域，位於所有第二組件的上方。位於底層的第一組件也可以替換為包括多個引腳的引線框架，不同組件上的電極性透過第一連接結構或者第二連接結構連接至引線框架的相應引腳，從而使引腳具有相應的電極性。
採用圖2所示的多組件的晶片封裝結構，所有組件都採用倒裝形式的連接方式，位於上層的組件透過彎折部分來實現與底層組件的電性連接，因此晶片封裝結構的厚度大大减小，避免了接合引線的連接方式給晶片性能帶來的負面影響，不僅具有很好的機械穩定性，同時也具有很好 的電氣穩定性。
另外，對磁性元件而言，如電感等，其體積一般都較大，當採用圖2所示的多組件的晶片封裝結構時，採用層疊式的封裝結構，將電感和晶片封裝於一單一的封裝結構中，可以容納更大體積，電感值更大的電感，更有利於系統的高集成化和小體積化。
實施例2
參考圖3，所示為依據本發明實施例2的多組件的晶片封裝結構的剖面圖。在該實施例中，多組件的晶片封裝結構300包括位於底層的引線框架301(第一組件)，位於引線框架301之上的晶片304(第二組件)，以及層疊在晶片304之上的電感306(第三組件)。其中，晶片304透過一組凸塊302(第一連接結構)連接至引線框架301。
位於上層的電感306與引線框架301之間的連接透過以下連接方式實現：引線框架301設置為成彎折形狀，其包括第二直線部分301-1和第二彎折部分301-2；第二彎折部分301-2位於晶片304的外側區域，並與晶片304分離，其第一端與第二直線部分301-1連接，另一端透過凸塊303與電感306實現電性連接。引線框架301，電感306和凸塊303組成一彎折結構。
電感306和晶片304相互分離，互不接觸，以實現相 互之間的電氣隔離。透過第一組件(引線框架301)的彎折部分，不僅可以實現與位於上層的第三組件之間的電性連接，另一方面，也實現了對第三組件的機械支撑作用。在該實施例中，晶片封裝結構300還包括位於晶片304和電感306之間的黏合層305，來更好的固定三者之間的位置，以及使整個晶片封裝結構的牢固性更強。不同組件上的電極性透過第一連接結構或者第二連接結構連接至引線框架的相應引腳，從而使引腳具有相應的電極性。
採用圖2所示的多組件的晶片封裝結構，所有組件都採用倒裝形式的連接方式，位於底層的組件透過彎折部分來實現與上層組件的電性連接，因此晶片封裝結構的厚度大大减小，避免了接合引線的連接方式給晶片性能帶來的負面影響，不僅具有很好的機械穩定性，同時也具有很好的電氣穩定性。
另外，對磁性元件而言，採用層疊式的封裝結構，將電感和晶片封裝於一單一的封裝結構中，可以容納更大體積，電感值更大的電感，更有利於系統的高集成化和小體積化。
另外，還需要說明的是，在本文中，諸如第一和第二等之類的關係術語僅僅用來將一個實體或者操作與另一個實體或操作區分開來，而不一定要求或者暗示這些實體或操作之間存在任何這種實際的關係或者順序。而且，術語“包括”、“包含”或者其任何其他變體意在涵蓋非排他性的包含，從而使得包括一系列要素的過程、方法、物品或者 設備不僅包括那些要素，而且還包括沒有明確列出的其他要素，或者是還包括為這種過程、方法、物品或者設備所固有的要素。在沒有更多限制的情况下，由語句“包括一個……”限定的要素，並不排除在包括所述要素的過程、方法、物品或者設備中還存在另外的相同要素。
依照本發明的實施例如上文所述，這些實施例並沒有詳盡敘述所有的細節，也不限制該發明僅為所述的具體實施例。顯然，根據以上描述，可作很多的修改和變化。本說明書選取並具體描述這些實施例，是為了更好地解釋本發明的原理和實際應用，從而使所屬技術領域具有通常知識者能很好地利用本發明以及在本發明基礎上的修改使用。本發明僅受申請專利範圍及其全部範圍和等效物的限制。
300‧‧‧晶片封裝結構
301‧‧‧引線框架
301-1‧‧‧第二直線部分
301-2‧‧‧第二彎折部分
302‧‧‧凸塊
303‧‧‧凸塊
304‧‧‧晶片
305‧‧‧黏合層
306‧‧‧電感

Claims (9)

  1. 一種多組件的晶片封裝結構，其特徵在於，包括，位於底層的第一組件；位於該第一組件之上的至少一個第二組件，該至少一個第二組件透過第一組突起結構電性連接至該第一組件的頂面；以及層疊在該第二組件之上的至少一個第三組件，該至少一個第三組件透過位於該第二組件的外側的第二組突起結構直接連接至該第一組件，該至少一個第三組件包括電感，該電感包括第一直線部分和至少一第一彎折部分，該至少一第一彎折部分的第一端與該第一直線部分連接，該至少一第一彎折部分的第二端透過位於該第二組件的外側的該第二組突起結構直接連接至該第一組件的頂面；其中，該第三組件、該第一組件和該第二組突起結構組成一彎折結構。
  2. 根據申請專利範圍第1項所述的晶片封裝結構，其中，該第一組件包括一印刷電路板。
  3. 根據申請專利範圍第1項所述的晶片封裝結構，其中，該第一組件包括一引線框架。
  4. 根據申請專利範圍第1項所述的晶片封裝結構，其中，該第二組件包括一晶片。
  5. 根據申請專利範圍第1項所述的晶片封裝結構，其中，該第三組件包括一晶片。
  6. 根據申請專利範圍第1項所述的晶片封裝結構，其中，該第一直線部分位於該第二組件的上方，且不與該第二組件接觸。
  7. 根據申請專利範圍第1項所述的晶片封裝結構，其中，還包括位於該第二組件和該第三組件之間，以及該第三組件之間的黏合層。
  8. 根據申請專利範圍第1項所述的晶片封裝結構，其中，該第一組突起結構及該第二組突起結構包括凸塊或者焊錫球。
  9. 根據申請專利範圍第1項所述的晶片封裝結構，其中，該第一組件包括第二直線部分和至少一第二彎折部分；該第二直線部分與該第一組突起結構連接；該第二彎折部分的第一端連接至該第二直線部分；該第二彎折部分的第二端透過該第二組突起結構連接至該第三組件。
TW102136207A 2012-12-11 2013-10-07 Multi-component chip package structure TWI570877B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210537699.6A CN103000608B (zh) 2012-12-11 2012-12-11 一种多组件的芯片封装结构

Publications (2)

Publication Number Publication Date
TW201423953A TW201423953A (zh) 2014-06-16
TWI570877B true TWI570877B (zh) 2017-02-11

Family

ID=47929001

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102136207A TWI570877B (zh) 2012-12-11 2013-10-07 Multi-component chip package structure

Country Status (3)

Country Link
US (1) US9136207B2 (zh)
CN (1) CN103000608B (zh)
TW (1) TWI570877B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103400819B (zh) 2013-08-14 2017-07-07 矽力杰半导体技术(杭州)有限公司 一种引线框架及其制备方法和应用其的封装结构
CN103531560A (zh) 2013-10-31 2014-01-22 矽力杰半导体技术(杭州)有限公司 芯片的封装结构及其制造方法
CN103633056B (zh) 2013-12-06 2017-09-01 矽力杰半导体技术(杭州)有限公司 引线框、封装组件及其制造方法
JP6314731B2 (ja) * 2014-08-01 2018-04-25 株式会社ソシオネクスト 半導体装置及び半導体装置の製造方法
CN104269385B (zh) 2014-10-21 2017-12-19 矽力杰半导体技术(杭州)有限公司 封装组件及其制造方法
CN105609231A (zh) * 2015-12-24 2016-05-25 合肥祖安投资合伙企业(有限合伙) 叠层电感器及其制造方法以及叠层封装组件
US10199361B2 (en) * 2016-01-29 2019-02-05 Cyntec Co., Ltd. Stacked electronic structure
CN106057778B (zh) 2016-05-27 2018-11-30 矽力杰半导体技术(杭州)有限公司 封装结构及其制造方法
CN107808879A (zh) 2017-11-20 2018-03-16 深圳顺络电子股份有限公司 一种开关电源模组及其封装方法
CN109712948A (zh) * 2019-01-24 2019-05-03 广东气派科技有限公司 一种集成被动元件的芯片封装结构

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW429493B (en) * 1999-10-29 2001-04-11 Huang Jr Gung Thin type flip chip package
TW200514218A (en) * 2003-10-07 2005-04-16 Advanced Semiconductor Eng Package stack module with vertical conductive wires inside molding compound
TW200537660A (en) * 2004-05-11 2005-11-16 Via Tech Inc Stacked multi-chip package
TW200618211A (en) * 2004-11-29 2006-06-01 Advanced Semiconductor Eng A stack of flip chip packages
TW201025554A (en) * 2008-12-24 2010-07-01 Powertech Technology Inc Multiple flip-chip package

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6741494B2 (en) * 1995-04-21 2004-05-25 Mark B. Johnson Magnetoelectronic memory element with inductively coupled write wires
JP2001077293A (ja) * 1999-09-02 2001-03-23 Nec Corp 半導体装置
KR20050001159A (ko) * 2003-06-27 2005-01-06 삼성전자주식회사 복수개의 플립 칩들을 갖는 멀티칩 패키지 및 그 제조방법
US7180165B2 (en) * 2003-09-05 2007-02-20 Sanmina, Sci Corporation Stackable electronic assembly
JP2005353911A (ja) * 2004-06-11 2005-12-22 Toshiba Corp 半導体装置
KR100668857B1 (ko) * 2005-07-07 2007-01-16 주식회사 하이닉스반도체 적층형 패키지
US7816769B2 (en) * 2006-08-28 2010-10-19 Atmel Corporation Stackable packages for three-dimensional packaging of semiconductor dice
US7960997B2 (en) * 2007-08-08 2011-06-14 Advanced Analogic Technologies, Inc. Cascode current sensor for discrete power semiconductor devices
CN101241904A (zh) * 2008-02-20 2008-08-13 日月光半导体制造股份有限公司 四方扁平无接脚型的多芯片封装结构
JP2009302212A (ja) 2008-06-11 2009-12-24 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
CN101615609A (zh) * 2008-06-27 2009-12-30 陈石矶 芯片封装的堆叠结构
US7843047B2 (en) * 2008-11-21 2010-11-30 Stats Chippac Ltd. Encapsulant interposer system with integrated passive devices and manufacturing method therefor
TWI581384B (zh) * 2009-12-07 2017-05-01 英特希爾美國公司 堆疊式電子電感封裝組件及其製造技術
TWI445103B (zh) * 2010-08-19 2014-07-11 Cyntec Co Ltd 電子封裝結構及其封裝方法
CN103283019A (zh) * 2011-02-10 2013-09-04 松下电器产业株式会社 半导体装置
KR20120123254A (ko) * 2011-04-29 2012-11-08 후아웨이 테크놀러지 컴퍼니 리미티드 전력 공급 모듈 및 이의 패키징 및 집적 방법
US8749056B2 (en) * 2011-05-26 2014-06-10 Infineon Technologies Ag Module and method of manufacturing a module
CN102738131B (zh) * 2012-03-07 2016-02-24 苏州晶方半导体科技股份有限公司 半导体模组、封装结构及其封装方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW429493B (en) * 1999-10-29 2001-04-11 Huang Jr Gung Thin type flip chip package
TW200514218A (en) * 2003-10-07 2005-04-16 Advanced Semiconductor Eng Package stack module with vertical conductive wires inside molding compound
TW200537660A (en) * 2004-05-11 2005-11-16 Via Tech Inc Stacked multi-chip package
TW200618211A (en) * 2004-11-29 2006-06-01 Advanced Semiconductor Eng A stack of flip chip packages
TW201025554A (en) * 2008-12-24 2010-07-01 Powertech Technology Inc Multiple flip-chip package

Also Published As

Publication number Publication date
US20140159218A1 (en) 2014-06-12
US9136207B2 (en) 2015-09-15
CN103000608A (zh) 2013-03-27
CN103000608B (zh) 2014-11-05
TW201423953A (zh) 2014-06-16

Similar Documents

Publication Publication Date Title
TWI570877B (zh) Multi-component chip package structure
TWI521666B (zh) Multi-component chip package structure
US7706148B2 (en) Stack structure of circuit boards embedded with semiconductor chips
JP6586036B2 (ja) 半導体装置の製造方法
US7994627B2 (en) Pad redistribution chip for compactness, method of manufacturing the same, and stacked package using the same
CN104851858B (zh) 堆叠的电子封装件
TWI511249B (zh) Semiconductor device and manufacturing method thereof
US20150014848A1 (en) Semiconductor device and fabrication method thereof
WO2016162938A1 (ja) 半導体装置
CN104979333A (zh) 一种半导体集成电感
CN103730444A (zh) 封装组件及其制造方法
CN102693965B (zh) 封装堆迭结构
US20050200003A1 (en) Multi-chip package
CN108511352A (zh) 电子封装结构及其制法
US20160192525A1 (en) Stacked package structure
KR20130104430A (ko) 멀티-칩 패키지 및 그의 제조 방법
JP2013004912A (ja) 半導体モジュール
JP5178028B2 (ja) 半導体装置の製造方法
JP2012080145A (ja) 半導体装置
JP4384143B2 (ja) Ｉｃチップ積層構造を有する電子機器用モジュール
KR102472045B1 (ko) 반도체 패키지
KR101217434B1 (ko) 반도체 디바이스
KR20100050981A (ko) 반도체 패키지 및 이를 이용한 스택 패키지
US8624365B1 (en) Interposer based capacitors for semiconductor packaging
KR102109042B1 (ko) 반도체 패키지