TW546650B - MRAM bit line word line architecture - Google Patents

Description

546650 A7 B7 五、發明説明（ 本專利係聲明2001年1月24日提出之60/263,984號美國專利 暫時申請案之權利，在此納入參考。 技術範疇 本發明大致上係關於半導體記憶體裝置，且較特別的是 一隨機存取記憶體陣列結構，其具有減低之位元線及字元 線電阻通過結構。 發听背景 傳統記憶體裝置，諸如動態隨機存取記憶體及快閃記憶 體裝置，大致上包括一位元線及字元線陣列且相交成一陣 列’在各相交處耦合一記憶體單元。編程電流可提供至相 對應於所需記憶體單元之位元線及字元線，以利自記憶體 單元寫入資料或讀取資料。磁性隨機存取記憶體㈣汉八⑷裝 置係一顯要之技術，其可提供超越動態隨機存取記憶體及 快閃β己憶體裝置之無數優點，例如相較於動態隨機存取記 f思體裝置之非揮發性，及相較於快閃記憶體裝置之較快速 操作。 在傳統記憶體裝置中，構成陣列之字元線及位元線之長 度典型上非設計相關事項。惟，通過位元線及字元線之電 阻極相關於磁性隨機存取記憶二體（MRAM)裝置，因為磁性隨 機存取記憶體裝置内之編程電流較高於傳統記憶體裝置者 _編私電流傳送通過諸線時，位元線及字元線之長度即 受到線電阻之限制。儘管較長之字元線及位元線提供較大 陣列及較佳效率’但是較長之字元線及位元線具有高電阻 ，造成過量之電壓降及不必要之熱產生。 -4- 在磁性隨機存取記憶體裝置中，高電阻通過字元線及位 几線會造成幾項問題。一項問題為造成通過位元線及字元 線之電壓降’若電壓降低至一操作電壓範圍以外，則記情 體單元可能受損。 " 發明概要 ，上述及其他問題大體上可由本發明解決或克服，且取得

技術上之優點’其在—實施例中係提供_種隨機存取記情 體陣列結構。 U 在本發明之一較佳實施例記憶體裝置中，裝置包含複數 =元線及複數字⑽。複數字S線係與複數位元線構成_ 又又點陣歹|J。複數圮憶體單元之其中—者係位於陣列内之 各交叉點冑。-位元解瑪器具有電流源極及耗合於位元線 之電流汲和玉’係耦合於位元線，及一字元解碼器具有電流 源極及耦合於字元線之電流汲極，係耦合於字元線。—第 一串聯切換電路，係耦合於二相鄰位元線。第一串聯切換 毛路著相鄰位元線而設，造成陣列分割成沿著相鄰位 線之部β。當對應之位元線及字元線皆備有—預定電流 日才在對應父叉點處之記憶體單元即選用於寫入。 在另一較佳實施例中，切換電路係沿著字元線而設。在 又一實施例中_，記憶體裝置使用一沿著位元線之第一串聯 刀換電路，且一第二串聯切換電路耦合於二相鄰字元線。 第一串^切換電路係沿著相鄰字元線而設，造成陣列分割 成沿著相鄰字元線之部分。 本發明之一較佳實施例之優點在於減少通過字元線及位 -5- 546650 A7 B7 五、發明説明（3 ) 元線之電阻’其限制位元線及字元線之長度。 本發明之一較佳實施例之另一優點在於使用較易實施之 切換電路，以減少通過字元線及位元線之電阻。 本發明之一較佳實施例之再一優點在於較佳實施例之一 些結構可設於陣烈下方，以減少實質所需之空間量。 前文已廣泛勾勒出本發明之特性及技術上之優點，以利 於瞭解文後之本發明詳細說明。本發明之其他特性及優點 將說明於後，習於此技者可以瞭解的是揭露之概念及特定 實施例可做為變更或設計其他結構或方法之基礎，以實施 本發明之相同目的。習於此技者另可瞭解的是此等效結構 並未脫離文後申請專利範圍載述之本發明精神範疇。 圖式簡單説明 為了較徹底瞭解本發明，請即參考以下說明及配合相關 圖式，其中： 圖1說明一先前技藝記憶體單元陣列； 圖2說明本發明之一較佳實施例記憶體裝置； 圖3a、3b說曰月使用本發明較佳實施例所取得之減 兩 阻； $ 圖4說明本發明之一較佳實施例切換電路； 圖5係一實降表，說明切換電路之操作； 圖6係本發明之一較佳實施例之一部分；及 圖7係本發明之另一較佳實施例記憶體裝置。 施例之娣細說明_ · 本發明較佳實施例之製造及使用將詳細說明於後。惟， -6- 546650 A7 B7 五、發明説明（4 可以瞭解的是本發明提供許多實用之發明概念，其可用廣 泛種類之特定内容以具體實施。所探討之特定實施例僅供 =明製二及使用本發明之特定方式，不應拘限本發明之範 噚。儘官本發明將探討於磁性隨機存取記憶體應用之内容 中’但是習於此择者可以瞭解本發明亦可料其他應用中。 圖1說明-先前技藝磁性隨機存取記憶體陣歹41〇,磁性 隨機存取記憶體陣列10包含位元線12及字元線以以相交而 形成點16。在各點16處設有—記憶體單㈣。位元㈣及字 元線14各具有—解碼器（圖中未示），其含有電路以提供-編程電流I至位元線12及字元線14。惟，因為位元線12及字 元線14之長度，所以當編程電流{提供時諸線之電阻即高， 且導致電壓在通過位元線及字元線時下降。位元線及字元 線12、14可縮短以減低電阻。惟，短的位元線及字元線造 成小陣列，而增加所需之實質間距。隨著半導體裝置之減 小實質尺寸，此即呈現一無法接受之狀態，短的位元線及 字元線亦造成不良之效率。 圖2說明本發明之一較佳實施例記憶體裝置2〇。記憶體裝 置20包含複數位元線22及配合複數位元線22以形成一交叉 點陣列之複數字元線24(如22a二22b所示）。複數記憶體單元 28係位於交叉，點30，交叉點係對應於複數位元線22其中一 者與複數字元線24其中-者之相交處。一位元解碼器3續 合於複數位元線22，其具有電流源極34及電流汲極％。一 字元解碼器3 8耦合於複數字元線24。字元解碼器％亦具有 電流源極34及電流汲極36。一第一串聯切換電路4〇耦合於 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公 546650 A7 B7 五、發明説明（5 ) 二相鄰位元線22。第一串聯切換電路40係沿著二相鄰位元 線22而設，造成陣列26分割成沿著相鄰位元線之部分42。 舉例說明二相鄰位元線22分割成三個部分，惟，習於此技 者可以瞭解任意數量之切換電路皆可沿著二相鄰位元線22 而使用，以分割陣列26成任意數量之部分42。所用之切換 電路數量係由電阻及陣列下方之可用空間決定。各部分42 含有多數記憶體單元28，較佳為在128至256個記憶體單元28 範圍内。在圖2中，各部分42係揭示僅具有二記憶體單元28 ，以利圖示清楚。 復請參閱圖1，在先前技藝中，一編程電流I係輸送至選 用於寫入之一既定記憶體單元28之相對應位元線22。在本 發明中編程電流Ip係分割於二相鄰位元線22a、22b之間，大 約一半編程電流Ip提供於二相鄰位元線22a、22b之各者。惟 ，習於此技者可以瞭解編程電流IP之任意部分皆可提供於 二相鄰位元線22a及22b之各者，只要足以供陣列操作如上 即可。當資料寫入一記憶體單元28時，切換電路40用於提 供全部編程電流Ip至一部分42内之其中一位元線22a或22b， 藉由提供編程電流IP至僅一部分42，全部電阻即降低而不 需縮短位元線22a、22b。此译因為編程電流流過二部分内 之二導電體22a、22b，且僅流過用於含有欲寫入記憶體單 元之一部分之單一導電體。 圖3a及3b說明利用本發明較佳實施例而取得之降低線電 阻。如上所述，編程電流Ip流過第一部分42a内之二線22a、 22b，以及部分42c、42d内，諸此部分之電阻僅具有其在圖 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 546650 A7 B7 五、發明説明（6 ) 3b單線實施方式者之一半。含有欲編程記憶體單元28之部 分42b則具有僅流過單一導電體22a之全部編程電流Ip。因此 連接於導電體22a之記憶體單元接收到全部編程電流Ip，此 部分42b具有相同於一先前技藝位元線者之線電阻量，因為 電流僅流過單一導電體。累積起來，用於圖3b之線14之線 電阻即為4*R(將線14之一線部分之電阻正常化）。相較之下 ，圖3a所示實施例之累積線電阻則為2.5*R。似此，所示實 施例僅提供5 / 8總線電阻或比先前技藝減少37.5%線電阻。 習於此技者可知其他之線電阻改善可以隨著切換電路數， 亦即線部分，之增加而取得，惟，上述模式並不完全正確 ，因為切換電路40之實際電阻亦需納入考量。惟，妥善使 用已知之CMOS技術，則切換電路之實際電阻可以減至最小 ，容後詳述。 圖4說明本發明之一較佳實施例切換電路40，以容許一 記憶體單元陣列分割成若干部分。諸部分有效地縮短任意 時刻由電流Ip激勵之位元線及字元線長度。一部分内之”縮 短π線長度減低通過位元線之電阻，提供記憶體裝置之改 善操作。 較佳實施例切換電路40包令電晶體ΤΙ、Τ2、Τ3及Τ4，電晶 體丁1、丁2、Τ3及Τ4係由典型上:連接於一控制電路（圖中未示） 之控制線54導通。在較佳實施例中，控制電路係以解碼器 32及34達成。藉由導通切換電路40内電鬲體ΤΙ、Τ2、Τ3及Τ4 之多種組合方式，編程電流Ip之路徑可改變而選出記憶體 裝置内之特定部分。例如，圖5之實際表說明如何導通電 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂

546650 A7 B7 五、發明説明（7 ) 晶體ΤΙ、T2、T3及T4之多種組合方式，以提供所有電流Ip通 過二相鄰位元線56及58之一或另一者，或原本提供於各相 鄰位元線56、58之電流持續通過二相鄰位元線56、58之各者 。在後一情況中，在一部分内之二相鄰位元線56、58無一 者係經選定。切轶電路40之操作將參考圖式而詳述於後。 請參閱圖6，其揭示記憶體裝置20内之一部分陣列26， 沿著二相鄰位元線56、58之切換電路可由其各別控制信號 激勵，以提供編程電流至一特定部分内之任一位元線56、 58。例如，揭示三切換電路60、62、64，三切換電路60、62 、64將陣列分割成三部分66、68、70，因而縮短可在任意時 刻提供編程電流之位元線56、58之長度。大約一半編程電 流Ip先提供於各位元線56、58。若記憶體單元72係經選用於 寫入，則所有編程電流Ip將提供於部分68内之一部分位元 線58。欲達成於此，切換電路60將操作以導通電晶體T1及 T2(請參閱圖5之實際表及圖4之簡示圖），以利持續容許大 約一半編程電流Ip流至各位元線56、58。在此情形中，無一 記憶體單元係經選出轉合於部分66内之一部分位元線56、 58。因為記憶體單元72位於部分68内，所以次一切換電路62 需編程以提供編程電流Ip至位_it線58。請參閱圖5之實際表 及圖4之簡示圖，為了提供所亦編程電流Ip至線58，需導通 電晶體T2及T3。因此，若其對應字元線78亦備有編程電流Ip ，資料即可寫至記憶體單元72。 . 為了減低次一部分70之線電阻，編程電流Ip應該流過二 導電體56、58。因此，後續切換電路64需編程以容許編程電 -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 546650

“分裂於部分70内之諸部分位元線％ 圖5之實際表，為了+ 復凊參閱 體-、58,需導通電㈣之電流量至各導電 “通电曰曰體Τ2及Τ4。此係藉由分 ^部分位元線58之編程電心而達成。因此，控制電： 圖中未示）需設計以編程控制線至各切換電路，以致 在it 目對應部分與在—相對應位元線之—記憶體單元可: 任思時刻接收到編程電流。 在本發明之另一實施例中，切換電路可用在字元線上而 非：元線i，以減少通過字元線之電阻量。在本發明之又 -貫施例巾’切換電路8〇係分別用在位元線及字元線Μ、 84上如圖7所不’以減少通過位元線及字元線83、84之電 阻里。在另—實施例中，切換電路邏輯器係位於陣列下方 乂減ν通過陣列之所需實質空間量。因為磁性隨機存取 。己粗内之陣列並無電晶體，故無機會放置一些邏輯器於 陣·列下方。 ' 儘官本發明已參考說明之實施例而揭述，但是此說明不 應視為偈限意味。說明實施例之多項變更型式及組合，以 及本舍明之其他貫施例將可由習於此技者參考本說明後瞭 解。.此外，製程步驟之順序可由習於此技者重新安排，其 仍在本發明之範疇内，因此可_以預期文後之申請專利範圍 應涵蓋任意此類變更型式或實施例。再者，本申請案之範 驚不應侷限於說明書内所述製程、機器、製造、物項組合 物、裝置、方法及步驟之特定實施例。擄此’文後之申請 專利範圍應涵蓋諸此製程、機器、製造、物項組合物、裝 置、方法、或步驟於其範疇内。 -11 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公爱)

Claims (1)

1. 546650 A8 B8

   1 . 一種記憶體裝置，包含： 複數位元線； 稷數字元線，複數字元線係與複數位元 點陣列； ^霉成〜交又 複數记憶體單元，複數記憶體單元之 陣列内之各交叉點處； 者係位於 元解瑪裔，係搞合於位元線，位元解碼器具心 流源極及耦合於位元線之電流汲極； ^ 一电 一子7G解碼器，係耦合於字元線，字元解碼器具有電 流源極及耦合於字元線之電流汲極；及 /、 一第一串聯切換電路，係耦合於二相鄰位元線，第一 串驷切換電路係沿著相鄰位元線而設，造成陣列分割成 沿著相鄰位元線之部分； 口此S對應之位元線及字元線皆備有一編程電流時， 在對應父又點處記憶體單元即選用於寫入。 2 ·如申請專利範圍第1項之裝置，其中裝置係一磁性隨機 存取記憶體（MRAM)裝置。 3 ·如申請專利範圍第1項之裝置，其中編程電流係5毫安培。 4 .如申請專利範圍第1項之裝置，其中傳送通過二相鄰位 元線之編程電流量係等於大岛一半編程電流。 5 ·如申請專利範圍第丨項之裝置，其中切換電路係設計以 容許較少編程電流流過二相鄰位元線之各者，造成耦合 於一部分内相鄰位元線任一者之複數記·憶體單元無一選 用於寫入。 -12- 本紙張尺度適用中國國豕標準(CNS) Α4規格(210X297公釐)

   裝 訂 申明專利範圍第5項之裝置，其中各切換電二 以容許編程電流流過一部分内之二相鄰位元線住“计 =成轉合於—部分内之位元線之記憶體單元可選用=寫 7 ·如申請專利範㈣！項之裝置，其中—第 路係耗合於二相鄰字元線，第二串聯切換電路;：換電 鄰字元線而設，造成陣列分割成沿著相鄰字元線相 8·如申請專利範圍第7項之裝置，其中傳送通過刀 兀線之編程電流量係等於大約-半編程電流。㈣子 9.如申請專利範圍第7項之裝置，其中切換電路 容許較少編程電流流過二相鄰字元線之各者，、十人 於-部分内相鄰字元線任一者之複數記：：耦： 用於寫入。 千兀無一選 川.如甲凊專利範圍第9項 以容許編程電流流過一部分内之二相鄰字元線任二°又5 ^成耗合於—部分内之字元線之記憶體單元可選用ί寫 11·如申請專利範圍第7項之裝置，其中第—及 換電路包含一串聯電晶體，各電晶體連接於一控制線， 藉此使一化號提供於導通或^7斷電晶體。 、 12·如申請專利範圍第"項之裝置' 其中串聯之電 需要而導通，以切換電流路徑。 組’丁、又 13.如申請專利範圍第丨丨項之裝置， 之信號係發自-控制電路。 電晶體 -13- 穴、申請專利範園 M·如甲#專利範圍第13項之裝置 -中控制t路係位於解 碼器内。 如宇請專利範面第7項之装置， 換電路係位於交叉點陣列下方。 第二串聯切 16.種在一具有複、數導線之交又& & 又點陣列内選定一$ —脚。。 二方法，陣列具有沿著二相鄰㈣而=體早 造成二相鄰導線之部分，該方法包含：轉電路， 選定—用於寫入之記憶體單 相關聯部分内之二相鄰導線其中：體早元轉合於-編程切換電路，藉此使該相 豆中一者桩妝姑 關％邛刀内之二相鄰導線 導線里ΓΓΓ 流，及該相關聯部分内之二相鄰 &線/、中另-者未接收到編程電流；及 2程切換電路，藉此使其他部分内之二相鄰導線接收 一部分編程電流。 其中切換電路係由一連 其中連串控制信號係發 17·如申請專利範圍第16項之方法 串控制信號切換。 18·如申請專利範圍第17項之方法 自一控制電路。 19·如申明專利範圍第16項之方法，其中該部分編程電流係 等於大約一半編程電流。 一 20·如申請專利範圍第16項之方法 '其中該方法進_步包含 提供編程電流至選用於容許資料寫入選定記憶體單元之 記憶體單元之一對應字元線。 - -14- 本紙張尺度適用中國國家標準(CNS) Α4規格(21〇χ 297公釐)