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WO2007142137A1 - Mramにおける電流終端回路 - Google Patents

Mramにおける電流終端回路 Download PDF

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Publication number
WO2007142137A1
WO2007142137A1 PCT/JP2007/061185 JP2007061185W WO2007142137A1 WO 2007142137 A1 WO2007142137 A1 WO 2007142137A1 JP 2007061185 W JP2007061185 W JP 2007061185W WO 2007142137 A1 WO2007142137 A1 WO 2007142137A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
transistor
bit line
write
random access
Prior art date
Application number
PCT/JP2007/061185
Other languages
English (en)
French (fr)
Inventor
Noboru Sakimura
Takeshi Honda
Tadahiko Sugibayashi
Original Assignee
Nec Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corporation filed Critical Nec Corporation
Priority to US12/308,062 priority Critical patent/US7773405B2/en
Priority to JP2008520536A priority patent/JP5045671B2/ja
Publication of WO2007142137A1 publication Critical patent/WO2007142137A1/ja

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    • G11C11/1659—Cell access
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    • G11C11/1675—Writing or programming circuits or methods

Definitions

  • the present invention relates to a magnetic random access memory (MRAM) using a magnetoresistive element (MTJ: Magnetic Tunnel Junction) as a memory element in a memory cell.
  • MRAM magnetic random access memory
  • MTJ magnetoresistive element
  • An MTJ element used in an MRAM memory cell includes a fixed magnetic layer whose magnetization is fixed in an arbitrary direction, and a free magnetic layer whose magnetic field is variable by an external magnetic field. These pinned magnetic layer and free magnetic layer are laminated so as to sandwich the tunnel insulating film.
  • 1-bit stored information is assigned to the relative magnetic state of the pinned magnetic layer and the free magnetic layer. For example, the case where the pinned magnetic layer and the free magnetic layer are in the same direction, that is, in the parallel state, is defined as “0”. The case where the magnetic directions of the pinned magnetic layer and the free magnetic layer are 180 degrees different from each other, that is, the antiparallel state is defined as “1”.
  • the MRAM is read using the fact that the MTJ resistance value varies depending on the magnetic state.
  • a typical MRAM writing principle is as follows. A write current is passed through the write word line extending parallel to the easy axis of the magnetic layer and the write bit line extending vertically. The magnetization of the free magnetic layer is reversed in the desired direction by the combined magnetic field generated by each write current. In this way, a memory cell is selected using the magnetization reversal characteristics of the MTJ element, and a write operation is performed. At this time, the write current value has a lower limit and an upper limit, and the write margin is narrow. Therefore, it is necessary to accurately control the current value and current waveform in order to perform selective writing. Therefore, the current source circuit becomes complicated and it is difficult to perform a high-speed write operation.
  • FIG. 1 is a diagram showing a part of the configuration of the MRAM disclosed in Japanese Patent Laid-Open No. 2004-348934.
  • the MRAM includes a memory array 101, a decoder 108, and a write circuit 109.
  • the MTJ element is indicated by a variable resistance symbol.
  • the memory array 101 includes a plurality of word lines (WL) 103 extending in the X direction, a plurality of first bit lines (ZWBL) 104 extending in the Y direction, and a plurality of second bit lines (WBL). 105, a plurality of third bit lines (RBL) 110 and a plurality of memory cells 102 arranged in a matrix.
  • the plurality of word lines 103 are connected to the decoder 108 at one end.
  • the first bit line 104, the second bit line 105, and the third bit line 110 form one bit line group by one.
  • the first bit line 104 and the second bit line 105 are complementary, and one end is connected to the write circuit 109.
  • the third bit line 110 is connected to a read circuit (not shown), for example.
  • Each of the plurality of memory cells 102 is provided corresponding to each of the intersections of the plurality of word lines 103 and the plurality of bit line sets.
  • the memory cell 102 includes a first transistor 106, a second transistor 116, and an MTJ element 107 (2T1MTJ).
  • the first transistor 106 has a gate connected to the word line 103 and one terminal connected to the first bit line 104.
  • the second transistor 116 has a gate connected to the word line 103, one terminal connected to the other terminal of the first transistor 106, and the other terminal connected to the second bit line 105. That is, the first transistor 106 and the second transistor 116 are connected in series between the first bit line 104 and the second bit line 105.
  • the MTJ element 107 has one terminal connected to the connection point between the first transistor 106 and the second transistor 116 and the other terminal connected to the third bit line.
  • the decoder 108 selects a selected word line 103 from the plurality of word lines 103 during a write operation and a read operation.
  • the write circuit 109 performs the first bit line 104—the selected cell 102—the second bit line 105 based on the selected bit line set selected from the plurality of bit line sets based on the address signal during the write operation.
  • the write current Iw is passed in the direction corresponding to the write data.
  • the selected cell 102 is a memory cell 102
  • the memory cell 102 is selected by the selected word line 103 and the selected bit line set.
  • the circuit is designed so that the write current Iw flows only in the selected memory cell 102.
  • Writing is performed with, for example, a write current Iw that flows from the complementary second bit line 105 to the first bit line 104 when the word line 103 is active.
  • This method has the advantage that the selectivity of the memory cell 102 during the write operation is dramatically improved. This eliminates the need to accurately control the current value and current waveform of the write current Iw, simplifying the circuit and facilitating high-speed write operations.
  • the write current Iw as large as possible flows in the memory cell 102.
  • the value of the write current Iw is mainly limited by the on resistance of the first transistor 106 and the second transistor 116 in the memory cell 102. Further, when the memory array 101 becomes large, it is limited by the parasitic resistance 120 of each bit line. At this time, the value of the write current Iw is strongly limited to the parasitic resistance 120 on the termination side rather than the parasitic resistance 120 on the source side of the write current Iw. For example, as shown in FIG.
  • the parasitic resistance 120 of the first bit line 104 is more than the parasitic resistance 120 of the second bit line 105. This attenuates the value of the write current Iw. This is because the source electrode voltage of the first transistor 106 increases, so that the on-resistance of the first transistor 106 increases and the on-resistance of the second transistor 116 also increases. Similarly, when the write current Iw is supplied from the first bit line 104 to the second bit line 105, the parasitic resistance 120 of the second bit line 105 decreases the value of the write current Iw.
  • the on-resistance of the first transistor 106 and the second transistor 116 of the memory cell 102 is increased by the parasitic resistance 120 of the bit line on the side where the write current Iw is terminated, and this mainly decreases the write current Iw.
  • the first bit line 104 and the second bit line 105 are widened to reduce the parasitic resistance 120, or the first transistor 106 and the second transistor 1 16 of the memory cell 102 are reduced. It is conceivable to increase the gate width. However, all of these measures increase the area of the memory cell 102 and the memory array 101, and the bit capacity of the memory array 101 cannot be increased efficiently.
  • a technique is desired that can supply a sufficient write current Iw to a memory cell more stably without increasing the area of the memory array 101.
  • Japanese Patent Laid-Open No. 2001-307482 discloses a semiconductor memory device.
  • This semiconductor memory device inputs / outputs data through an input / output circuit coupled to an internal data line.
  • This semiconductor memory device includes a DRAM array, SRAM array, data transfer means, sense amplifier means, and control means.
  • a DRAM array also has the power of multiple dynamic memory cells arranged in a matrix.
  • the SRAM array also has the power of multiple static memory cells arranged in a matrix.
  • the data transfer means is provided at a position different from that of the internal data line, and performs data transfer between the DRAM array and the SRAM array.
  • the sense amplifier means detects, amplifies and latches information of the selected memory cell in the DRAM array.
  • the control means activates the transfer means at a timing earlier than the activation timing of the sense amplifier means.
  • the DRAM array column line is directly coupled to the data transfer means.
  • JP 2002-204271 discloses a shared bus termination circuit and a shared bus system.
  • This shared bus termination circuit is connected to a plurality of input / output devices.
  • the termination circuit of the shared bus includes signal input / output means, waveform shaping means, gate means, connection means, delay means, and application means.
  • the signal input / output means takes in signals on the shared bus and outputs signals to the shared bus.
  • the waveform shaping means shapes the signal on the shared bus fetched through the signal input / output means.
  • the gate means takes in the output signal from the waveform shaping means, and its output terminal force is controlled by the control signal to output or prevent this output signal.
  • the connecting means connects the output terminal of the gate means to the input terminal connected to the output terminal to the shared bus of the signal input / output means.
  • the delay means takes in the output of the waveform shaping means and performs a delay.
  • the applying means applies an exclusive OR output of the delay means output and the waveform shaping means output as a control signal of the gate means.
  • JP 2004-227754 discloses a system and method for accessing a four-conductor magnetic random access memory.
  • This control circuit is for writing to and reading from a magnetic random access memory (MRAM) cell.
  • the control circuit includes a row decoder (608), a first read Z write row driver (609), a plurality of global row write conductors, a plurality of row types, and a second read Z write row driver (610). ).
  • the first read Z write row driver (609) is connected to the row decoder (608).
  • a plurality of global row write conductors are connected to the first read Z write row driver (609).
  • a plurality of row taps are connected to each of the plurality of global row write conductors.
  • a second read Z write row driver (610) is connected to the global row write conductor.
  • An object of the present invention is to provide an MRAM that can stably supply a sufficient write current to a memory cell without increasing the area of the memory cell or the memory array in the MRAM using the 2T1MTJ cell, and its It is to provide a method of operation.
  • Another object of the present invention is to efficiently supply a sufficient write current to a memory cell without increasing the area of the memory cell or the memory array in an MRAM using 2T1MTJ cells and efficiently. It is to provide an MRAM that can increase the memory capacity and its operation method.
  • a magnetic random access memory includes a first wiring and a second wiring, a plurality of third wirings, a plurality of memory cells, and a termination portion.
  • the first wiring and the second wiring extend in the first direction.
  • the plurality of third wirings extend in the second direction.
  • the plurality of memory cells are provided corresponding to the intersections of the first wiring, the second wiring, and the plurality of third wirings.
  • At least one terminal portion is provided between the plurality of memory cells, and is connected to the first wiring and the second wiring.
  • Each of the plurality of memory cells includes two transistors and a magnetoresistive element. .
  • the two transistors are connected in series between the first wiring and the second wiring, and are controlled by the signal of the third wiring.
  • the magnetoresistive element is connected to the wiring connecting the two transistors. In the write operation of the memory cell, when a write current is passed from one of the first wiring and the second wiring to the other through the two transistors, the termination portion grounds the other.
  • the present invention is a method for operating a magnetic random access memory.
  • the magnetic random access memory includes a first wiring and a second wiring, a plurality of third wirings, a plurality of memory cells, a termination unit, and a writing unit.
  • the first wiring and the second wiring extend in the first direction.
  • the plurality of third wirings extend in the second direction.
  • the plurality of memory cells are provided corresponding to the intersections of the first wiring, the second wiring, and the plurality of third wirings.
  • At least one termination is provided between the plurality of memory cells, and is connected to the first wiring and the second wiring.
  • the writing unit is connected to the ends of the first wiring and the second wiring.
  • Each of the plurality of memory cells includes two transistors and a magnetoresistive element.
  • the two transistors are connected in series between the first wiring and the second wiring, and are controlled by signals from the third wiring.
  • the magnetoresistive element is connected to the wiring connecting the two transistors.
  • the operation method of the magnetic random access memory is as follows. During the write operation of the memory cell, (A) one of the first wiring and the second wiring is set to a relatively high potential state based on the write data and the other data. A relatively low potential state; and (B) when a write current flows to the other side through the two transistors, the termination portion grounds the other.
  • FIG. 1 is a diagram showing a part of the configuration of an MRAM disclosed in Japanese Patent Application Laid-Open No. 2004-348934.
  • FIG. 2 is a block diagram showing the configuration of the first embodiment of the MRAM according to the present invention.
  • FIG. 3 is a circuit diagram showing an example of a configuration of a write circuit 9 in the MRAM of FIG.
  • FIG. 4 is a circuit diagram showing an example of the configuration of the termination circuit 14 in the MRAM of FIG. 2.
  • FIG. 5 is a circuit diagram showing another example of the configuration of the write circuit 9 in the MRAM of FIG. 2.
  • FIG. 6 is a circuit diagram showing another example of the configuration of termination circuit 14 in the MRAM in FIG. 2.
  • FIG. 7 is a graph showing a circuit simulation result of the MRAM of the present invention.
  • FIG. 8 is a block diagram showing a configuration of a second example of the MRAM according to the present invention.
  • FIG. 9 is a circuit diagram showing an example of the configuration of termination circuit 14 and supply circuit 15 in the MRAM of FIG.
  • FIG. 10 is a circuit diagram showing another example of the configuration of the termination circuit 14 and the supply circuit 15 in the MRAM.
  • FIG. 11 is a block diagram showing a configuration of a third example of the MRAM according to the present invention.
  • FIG. 12 is a circuit diagram showing another example of the configuration of termination circuit 14 in the MRAM of FIG. 11.
  • FIG. 13 is a block diagram showing a configuration of a fourth example of the MRAM according to the present invention.
  • FIG. 14 is a circuit diagram showing an example of the configuration of termination circuit 14 and supply circuit 15 in the MRAM of FIG.
  • FIG. 2 is a block diagram showing the configuration of the first embodiment of the MRAM according to the present invention.
  • the MRAM includes a memory array 1, a decoder 8, and a plurality of write circuits 9.
  • the memory array 1 includes a plurality of word lines 3, a plurality of first bit lines 4, a plurality of second bit lines 5, a plurality of third bit lines 10, a plurality of memory cells 2, and a plurality of termination circuits.
  • the plurality of word lines 3 extend in the X direction and are connected to the decoder 8 at one end.
  • the plurality of first bit lines 4 and the plurality of second bit lines 5 extend in the Y direction and are connected to the write circuit 9 at one end.
  • the first bit line 4 and the second bit line 5 are complementary.
  • the plurality of third bit lines 10 extend in the Y direction and are connected to, for example, a read circuit (not shown).
  • the first bit line 4, the second bit line 5, and the third bit line 10 form one bit line set.
  • Each of the plurality of memory cells 2 is provided at each intersection of a plurality of word lines 3 and a plurality of bit line sets. Correspondingly provided.
  • the memory cell 2 includes a first transistor 6, a second transistor 16, and an MTJ element 7 (2T1M TJ).
  • the first transistor 6 has a gate connected to the word line 3 and one terminal connected to the first bit line 4.
  • the second transistor 16 has a gate connected to the word line 3, one terminal connected to the other terminal of the first transistor 6, and the other terminal connected to the second bit line 5. That is, the first transistor 6 and the second transistor 16 are connected in series between the first bit line 4 and the second bit line 5.
  • a current flows through a write wiring as a wiring connecting the first transistor 6 and the second transistor 16
  • data is written into the MTJ element 7 arranged in the vicinity thereof.
  • the MTJ element 7 one terminal is connected to the write wiring between the first transistor 6 and the second transistor 16, and the other terminal is connected to the third bit line.
  • the decoder 8 selects the selected word line 3 from the plurality of word lines 3 during the write operation and the read operation.
  • address signal Ay and write signal WAEN are output to multiple write circuits 109.
  • the address signal Ay corresponding to the input address is activated, and the corresponding write circuit 9 is activated.
  • the memory cell at the intersection of the selected first bit line 4 and second bit line 5 connected to the selected word line 3 and the active write circuit 9 is selected.
  • the third bit line 10 corresponding to the input address is selected by the address signal Ay and the read signal (not shown). Specifically, the selected third bit line 10 and a read circuit (not shown) are electrically connected. At this time, the memory cell at the intersection of the selected node 3 and the selected third bit line is selected.
  • the write circuit 9 is provided for each of a plurality of bit line sets. During a write operation, power is supplied to either the first bit line 4 or the second bit line 5 according to the write data in a selected bit line set selected from a plurality of bit line sets based on the address signal Ay. Apply voltage (Vdd) and ground voltage (Gnd) to the other. As a result, the write current Iw is passed through the path of the first bit line 4 selected cell 2 and the second bit line 5 in the direction corresponding to the write data.
  • the selected cell 2 is a combination of the selected word line 3 and the selected bit line from among the plurality of memory cells 2. Memory cell 2 selected by.
  • the write circuit 9 may use a common V for a plurality of bit line sets.
  • the termination circuit 14 is provided in a distributed manner in the memory array 1. More specifically, at least one bit line set is provided for each of the plurality of bit line sets. One terminal is connected to the first bit line 4 and the other terminal is connected to the second bit line 5.
  • the write current Iw flowing through the selected cell 2 is terminated to the ground line (not shown).
  • the write circuit 9 2nd bit line 5 selected cell 2 1st bit line 4 and the write current Iw that has flowed to the 1st bit line 4 side terminal force are received to the ground line. Lead. If the direction of the write current Iw is reversed, the write circuit 9 1st bit line 4 selected cell 2 2nd bit line 5 and the write current Iw that has flowed to the 2nd bit line 5 will receive the terminal force and ground Lead to the line.
  • the write current Iw that has passed through the selected cell 2 flows mainly to the nearest termination circuit 14 that does not flow to the write circuit 9 (others)
  • the part of the write current Iw also flows to the termination circuit 14 of the current circuit, but flows most frequently to the termination circuit 14 at the nearest position). Therefore, the parasitic resistance 20 of the bit line on the termination side (first bit line 4 in the case of FIG. 2) can be substantially reduced.
  • the termination circuits 14 are provided in a distributed manner in the bit line set. For example, it arrange
  • the memory cell 2 is provided at a position where the influence of the parasitic resistance 20 is similarly reduced with respect to writing to each memory cell 2. Further, the disposition density may be increased as the distance from the writing circuit 9 increases. Further, it is preferable that the termination circuit 14 has a larger number because the influence of the parasitic resistance 20 can be suppressed. However, on the other hand, the larger the number, the larger the area of the memory array 1. Therefore, it can be considered that there is a number in which the placement efficiency of the termination circuit 14 is optimal. The number is determined by design depending on the configuration of the memory array 1 and the like.
  • FIG. 3 is a circuit diagram showing an example of the configuration of the write circuit 9 in the MRAM of FIG.
  • the write circuit 9 includes two AND gates 9a and 9b that receive the decoded address signal Ay, write signal WAEN, and write data Din. However, the write data Din of the AND gate 9b is inverted and input.
  • address signal A y and write signal WAEN are at high level
  • write data Din When the force S is “0”, the ground voltage (Low level) is applied to the second bit line 5 and the power supply voltage (High level) is applied to the first bit line 4.
  • the write data Din is “1”, the power supply voltage is applied to the second bit line 5 and the ground voltage is applied to the first bit line 4.
  • the write signal WAEN is at a low level
  • both the second bit line 5 and the first bit line 4 are grounded and serve as a termination path for the read current IR.
  • FIG. 4 is a circuit diagram showing an example of the configuration of termination circuit 14 in the MRAM of FIG.
  • the termination circuit 14 includes an N-type transistor Ml that grounds the second bit line 5 and an N-type transistor M2 that grounds the first bit line 4.
  • the transistor Ml has a gate connected to the first bit line 4, one terminal connected to the second bit line 5, and the other terminal connected to the ground line.
  • the transistor M2 has a gate connected to the second bit line 5, one terminal connected to the first bit line 4, and the other terminal connected to the ground line.
  • the write current Iw passes through the selected cell 2 from the second bit line 5, enters the first bit line 4, and then flows to the ground line via the transistor M 2 of the nearest termination circuit 14.
  • the voltages of the second bit line 5 and the first bit line 4 are both low, both the transistors Ml and M2 are turned off. That is, a circuit for generating a special control signal is not necessary, and it is not necessary to supply a control signal to the termination circuit 14, and the termination circuit 14 can be operated very easily.
  • FIG. 5 is a circuit diagram showing another example of the configuration of the write circuit 9 in the MRAM of FIG.
  • the write circuit 9 includes two NAND gates 9c and 9d that receive an address signal Ay, a write signal WAEN, and write data Din, and P-type transistors M3 and M4 that supply a write current Iw. However, the write data Din of AND gate 9b is inverted. Is input.
  • the transistor M3 has a gate connected to the output of the NAND gate 9c, one terminal connected to the power supply wiring, and the other terminal connected to the second bit line 5.
  • the transistor M4 has a gate connected to the output of the NAND gate 9d, one terminal connected to the power supply wiring, and the other terminal connected to the first bit line 4.
  • the address signal Ay and the write signal WAEN are at a high level
  • the transistor M3 is turned off and the transistor M4 is turned on.
  • the write current Iw flows through the first bit line 4.
  • the transistor M3 is turned on and the transistor M4 is turned off.
  • the write current Iw flows through the second bit line 5.
  • FIG. 6 is a circuit diagram showing another example of the configuration of termination circuit 14 in the MRAM of FIG. This termination circuit 14 is used when the write circuit 9 shown in FIG. 5 is used.
  • Termination circuit 14 includes an N-type transistor Ml that grounds second bit line 5 and an N-type transistor M2 that grounds first bit line 4.
  • the transistor Ml has a gate connected to the data line DL that supplies the output signal of the NAND gate 9c, one terminal connected to the second bit line 5, and the other terminal connected to the ground line.
  • the transistor M2 has a gate connected to the data line ZDL that supplies the output signal of the NAND gate 9d, one terminal connected to the first bit line 4, and the other terminal connected to the ground line.
  • the configuration of the termination circuit 14 is extremely simple, and the increase in circuit area can be suppressed to a small level.
  • the transistor M 1 is turned on and the transistor M 2 is turned off.
  • the write current Iw passes through the first bit line 4 force selection cell 2, enters the second bit line 5, and then flows to the ground line via the transistor Ml of the nearest termination circuit 14.
  • the transistor Ml is turned off and the transistor M2 is turned on.
  • the write current Iw passes through the selected cell 2 from the second bit line 5, enters the first bit line 4, and then flows to the ground line via the transistor M 2 in the nearest termination circuit 14. That is, since the output signal of the writing circuit 9 can be used, a circuit for generating a special control signal is not necessary, and the termination circuit 14 can be operated very easily.
  • the write operation of the MRAM of the present invention is as follows. First, the decoder 8 is external The selected word line 3 is selected from the plurality of word lines 3 based on a control signal (not shown) from. As a result, in the plurality of memory cells 2 on the selected word line 3, the first transistor 6 and the second transistor 16 are turned on. At the same time, the decoder 8 outputs the address signal Ay and the write signal WAEN to the write circuit 9 selected based on the control signal of the external force. Based on the address signal Ay, the write circuit 9 sets one of the first bit line 4 and the second bit line 5 in the selected bit line set to the high level and the other to the low level. The selected cell 2 is selected by the selected word line 3 and the selected bit line set.
  • the write circuit 9 causes a write current Iw to flow through the path of the selected first bit line 4 selected cell 2 selected second bit line 5 in the direction corresponding to the write data.
  • the write current Iw flows through the first transistor 6 and the second transistor 16.
  • Write data is written to the MTJ element 107 by the magnetic field generated by the write current Iw.
  • the write current Iw that has passed through the selected cell 2 mainly flows into the nearest termination circuit 14. That is, since the write current Iw mainly flows into the termination circuit 14 located closest to the selected cell 2, it only flows through a part of the bit line on the termination side (first bit line 4 in the case of FIG. 2). As a result, the parasitic resistance 20 of the bit line on the termination side can be substantially reduced.
  • the read operation of the MRAM of the present invention is as follows. First, the decoder 8 selects a selected word line 3 from the plurality of word lines 3 based on an external control signal (not shown). As a result, in the plurality of memory cells 2 on the selected word line 3, the first transistor 6 and the second transistor 16 are turned on. At the same time, the decoder 8 outputs an address signal Ay and a read signal to a read circuit (not shown). A read circuit (not shown) selects the selected third bit line 10 from the plurality of third bit lines 10 based on the address signal Ay. Then, the write circuit 9 grounds both the first bit line 4 and the second bit line 5. A selected cell 2 is selected by the selected word line 3 and the selected third bit line 10.
  • a read circuit passes a predetermined read current IR through the path of the selected third bit line 10 —the MTJ element 7 of the selected cell 2 —the selected second bit line 5 and the selected first bit line 4.
  • the data stored in the MTJ element 7 is read with the magnitude of the voltage generated on the selected third bit line 10. That is, reading can be performed as in the conventional case.
  • the termination circuit 14 shown When the termination circuit 14 shown is used, the transistors Ml and M2 are both off. In other words, the read current IR is terminated in the write circuit 9.
  • the termination circuit 14 shown in Fig. 6 is used, the transistors Ml and M2 are both turned on. That is, the read current IR is terminated by the termination circuit 14 closest to the selected cell 2.
  • FIG. 7 is a graph showing a circuit simulation result of the MRAM according to the present invention.
  • FIG. 7 shows a circuit simulation result when the write circuit 9 and the termination circuit 14 described above are used and the termination circuit 14 is distributed in four locations in the memory array 1.
  • the vertical axis indicates the magnitude of the write current Iw that can be supplied with the same driving force.
  • Curve A shows the case of the present invention, and curve B shows the case of the conventional example.
  • the maximum number of word lines 3 allowed in the conventional example is about 256.
  • the maximum number of word lines 3 allowed in the present invention is about 512.
  • this graph shows that the increase in the area of the memory cell 2 and the memory array 1 is kept low without increasing the wiring width of the write bit lines (first bit line 4, second bit line 5). This means that the bit capacity per memory array can be doubled.
  • a sufficient write current can be stably supplied to the memory cells without increasing the area of the memory cells. Thereby, the memory capacity can be increased efficiently.
  • FIG. 8 is a block diagram showing the configuration of the second embodiment of the MRAM of the present invention.
  • the MRAM includes a memory array 1, a decoder 8, and a plurality of write circuits 9.
  • the MRAM of this embodiment is different from the MRAM of the first embodiment in that the memory array 1 further includes a plurality of supply circuits 15 arranged in a distributed manner.
  • Each of the plurality of supply circuits 15 is, for example, combined with each of the plurality of termination circuits 14 so as to be adjacent to each other. Is placed. That is, one termination circuit 14 and one supply circuit 15 are arranged as a set.
  • the supply circuit 15 has one terminal connected to the first bit line 4 and the other terminal connected to the second bit line 5.
  • Inverted write signal ZWAEN is supplied from write circuit 9 by inverting write signal WAEN.
  • the supply circuit 15 supplies the write current Iw to the selected cell 2 based on the inverted write signal ZWAEN and the potentials of the first bit line 4 and the second bit line 5. For example, in the example shown in FIG. 8, the supply circuit 15 writes the write current to the second bit line 5 when the inverted write signal ZWA EN is Low, the first bit line 4 is Low, and the second bit line 5 is High.
  • Supply Iw The write current Iw flows into the termination circuit 14 after flowing through the selected cell 2—the first bit line 4. When the direction of the write current Iw is reversed, the supply circuit 15 supplies the write current Iw to the first bit line 4. The write current Iw flows into the termination circuit 14 after flowing through the selected cell 2—second bit line 5.
  • the write current Iw is mainly supplied from the supply circuit 15 located closest to the selected cell 2 rather than only the write circuit 9 (other supply circuits 15). In this case, the write current Iw is partially supplied, but the supply circuit 15 at the nearest position supplies the most). Then, the write current Iw that has passed through the selected cell 2 mainly flows to the terminal circuit 14 located at the nearest position (a part of the write current Iw also flows to the other terminal circuit 14 but at the nearest position). Flows most to a termination circuit 14). That is, the substantial parasitic resistance 20 of both the supply side bit line (second bit line 5 in the case of FIG. 8) and the termination side bit line (first bit line 4 in the case of FIG. 8) is reduced. This can be further reduced than in the first embodiment.
  • FIG. 9 is a circuit diagram showing an example of the configuration of the termination circuit 14 and the supply circuit 15 in the MRAM of FIG. 3 shows a termination circuit 14 and a supply circuit 15 when the write circuit 9 shown in FIG. 3 is used in this embodiment.
  • the termination circuit 14 and the supply circuit 15 are integrated.
  • the integrated termination circuit 14 and supply circuit 15 include an N-type transistor Ml that grounds the second bit line 5, an N-type transistor M2 that grounds the first bit line 4, and the second bit line 5.
  • P-type transistors M3 and M5 that supply write current Iw to the first P-type transistors M4 and M6 that supply Iw to write line 4 with write current.
  • the gate is connected to the first bit line 4, one terminal is connected to the second bit line 5, and the other terminal is connected to the ground line.
  • the transistor M3 has a gate connected to the first bit line 4, one terminal connected to the power supply wiring, and the other terminal connected to one terminal of the transistor M5.
  • the transistor M5 has a gate connected to the supply wiring of the inverted write signal ZWAEN, one terminal connected to the other terminal of the transistor M3, and the other terminal connected to the second bit line 5.
  • the transistor M2 has a gate connected to the second bit line 5, one terminal connected to the first bit line 4, and the other terminal connected to the ground line.
  • the transistor M4 has a gate connected to the second bit line 5, one terminal connected to the power supply wiring, and the other terminal connected to one terminal of the transistor M6.
  • the transistor M6 has a gate connected to the supply wiring of the inverted write signal ZWAEN, one terminal connected to the other terminal of the transistor M4, and the other terminal connected to the first bit line 4.
  • the write current Iw is supplied from the power supply wiring (Vdd) to the first bit line 4 via the transistors M4 and M6.
  • the write current Iw passes through the first bit line 4 force selection cell 2 and enters the second bit line 5, and then flows to the ground line through the transistor Ml. That is, the integrated termination circuit 14 and supply circuit 15 operate as the supply circuit 15 on the first bit line 4 side, and operate as the termination circuit 14 on the second bit line 5 side.
  • the write data Din is “1”
  • the first bit line 4 is at the low level, so that the transistor Ml is turned off and the transistor M3 is turned on. Since the second bit line 5 is at a high level, the transistor M2 is turned on and the transistor M4 is turned off.
  • Inverted write signal When the ZWAEN force is activated to low level, the transistors M5 and M6 are turned on.
  • the write current Iw is changed from the power supply wiring (Vdd) to the transistor M3, It is supplied to the second bit line 5 through M5.
  • the write current Iw passes through the selected cell 2 from the second bit line 5, enters the first bit line 4, and then flows to the ground line through the transistor M2. That is, the integrated termination circuit 14 and supply circuit 15 operate as the supply circuit 15 on the second bit line 5 side, and operate as the termination circuit 14 on the first bit line 4 side.
  • the inverted write signal ZWAEN becomes inactive High level.
  • the transistors M5 and M6 are turned off, and the supply circuit 15 does not operate.
  • both the second bit line 5 and the first bit line 4 are at the low level, so that both the transistors Ml and M2 are turned off. Therefore, the read current IR flowing through the second bit line 5 and the first bit line 4 flows to the ground line without being affected by the integrated termination circuit 14 and supply circuit 15. Therefore, the integrated termination circuit 14 and supply circuit 15 do not affect the reading operation.
  • the write operation of the MRAM of the present invention is as follows. First, the decoder 8 selects a selected word line 3 from the plurality of word lines 3 based on an external control signal (not shown). As a result, in the plurality of memory cells 2 on the selected word line 3, the first transistor 6 and the second transistor 16 are turned on. At the same time, the decoder 8 outputs the address signal Ay and the write signal WAEN to the write circuit 9 selected based on the control signal of the external force. Based on the address signal Ay, the write circuit 9 sets one of the first bit line 4 and the second bit line 5 in the selected bit line set to the high level and the other to the low level. The selected cell 2 is selected by the selected word line 3 and the selected bit line set.
  • the write circuit 9 supplies the inverted write signal ZWAEN to the termination circuit 14 and the supply circuit 15.
  • the supply circuit 15 corresponds to the direction corresponding to the write data, the selected first bit line 4 selected cell 2 selected second bit line 5 the path of the termination circuit 14, or the selected second bit line 5— Selected cell 2—Selected first bit line 4
  • a write current Iw is caused to flow through the termination circuit 14 path.
  • the write current Iw flows through the first transistor 6 and the second transistor 16 in the selected cell 2.
  • Write data is written to the MTJ element 107 by the magnetic field generated by the write current Iw.
  • the write current Iw is mainly supplied from the supply circuit 15 located closest to the selected cell 2, It flows only to part of the bit line on the supply side (second bit line 5 in the case of FIG. 8). Therefore, the parasitic resistance 20 of the supply side bit line can be substantially reduced. Since the write current Iw mainly flows into the termination circuit 14 that is closest after passing through the selected cell 2, the write current Iw mainly flows into the termination side bit line (in the case of FIG. 8, the first bit line 4). Only part of it flows. Therefore, the parasitic resistance 20 of the bit line on the termination side can be substantially reduced.
  • FIG. 10 is a circuit diagram showing another example of the configuration of the termination circuit 14 and the supply circuit 15 in the MRAM.
  • 3 shows another termination circuit 14 and supply circuit 15 when the write circuit 9 shown in FIG. 3 is used in this embodiment.
  • the termination circuit 14 and the supply circuit 15 are integrated. That is, the integrated termination circuit 14 and supply circuit 15 include a NOR gate 14a and a NOR gate 14b.
  • the NOR gate 14a has the first bit line 4 and the inverted write signal ZWAEN as inputs, and the output is connected to the second bit line 5.
  • the NOR gate 14b has the second bit line 5 and the inverted write signal ZWAEN as inputs, and its output is connected to the first bit line 4. Since the operation of the MRAM using this circuit is the same as that using FIG. 9, its description is omitted.
  • the same effect as that of the first embodiment can be obtained.
  • the parasitic resistance 20 of the bit line on the supply side can be reduced in addition to the parasitic resistance 20 of the bit line on the termination side, the effect can be further increased.
  • a sufficient write current can be stably supplied to the memory cells without increasing the area of the memory cells. Thereby, the memory capacity can be increased efficiently.
  • FIG. 11 is a block diagram showing the configuration of the third embodiment of the MRAM of the present invention.
  • the MRAM includes a memory array 1, a decoder 8, and a plurality of write circuits 9.
  • Bit line (BL) 5 differs from the first embodiment in that it is shared for writing and reading.
  • the write circuit 9 and the termination circuit 14 are connected to the second bit line 5 because the read current IR flows through the second bit line 5 electrically connected to a sense amplifier (not shown).
  • the line 5 and the first bit line 4 need to be electrically disconnected. Therefore, the circuit shown in FIG. Other configurations are the same as those of the first embodiment, and thus the description thereof is omitted.
  • the write current path is the same as in the first embodiment.
  • FIG. 12 is a circuit diagram showing another example of the configuration of termination circuit 14 in the MRAM of FIG. This termination circuit 14 is used when the write circuit 9 shown in FIG. 5 is used.
  • the termination circuit 14 includes N-type transistors Ml and M7 that ground the second bit line 5 and N-type transistors M2 and M8 that ground the first bit line 4.
  • a write signal WAEN is supplied from the write circuit 9.
  • the transistor Ml has a gate connected to the first bit line 4, one terminal connected to the transistor M7, and the other terminal connected to the ground line.
  • the transistor M7 has a gate connected to the supply wiring of the write signal WAEN, one terminal connected to the second bit line 5, and the other terminal connected to one terminal of the transistor Ml.
  • the transistor M2 has a gate connected to the second bit line 5, one terminal connected to the transistor M8, and the other terminal connected to the ground line.
  • the transistor M8 has a gate connected to the supply wiring for the write signal WAEN, one terminal connected to the first bit line 4, and the other terminal connected to one terminal of the transistor M2.
  • the write signal WAEN is active (High level), and the transistors M7 and M8 are turned on.
  • the first bit line 4 is at the high level, so that the transistor Ml is turned on.
  • the second bit line 5 is at the Low level, the transistor M2 is turned off.
  • the write current Iw passes through the first bit line 4 force selection cell 2 and enters the second bit line 5 and then flows to the ground line via the transistors M7 and Ml.
  • the write signal WAEN is in an inactive state (Low level), and the transistors M7 and M8 are in an off state. Therefore, all the termination circuits 14 in the memory array 1 are electrically disconnected from the second bit line 5 and the first bit line 4. Therefore, the termination circuit 14 is not affected during the read operation.
  • the write operation in this embodiment is the same as that of the first embodiment except that the write signal WAEN is supplied to the termination circuit 14 during the write operation.
  • FIG. 13 is a block diagram showing the configuration of the fourth embodiment of the MRAM of the present invention.
  • the MRAM includes a memory array 1, a decoder 8, and a plurality of write circuits 9.
  • the terminal on one side of the MTJ element 7 without the third bit line 10 is grounded, and the first bit line 4 and the second bit line 5 are This is different from the second embodiment in that it is shared between writing and reading.
  • the read circuit IR is passed through the second bit line 5 electrically connected to the sense amplifier (not shown), so that the write circuit 9 and the termination circuit 14
  • the line 5 and the first bit line 4 need to be electrically disconnected. Therefore, the circuit shown in FIG.
  • Other configurations are the same as those of the second embodiment, and thus the description thereof is omitted.
  • the write current path is the same as in the second embodiment.
  • FIG. 14 is a circuit diagram showing an example of the configuration of the termination circuit 14 and the supply circuit 15 in the MRAM of FIG. 3 shows a termination circuit 14 and a supply circuit 15 when the write circuit 9 shown in FIG. 3 is used in this embodiment.
  • the termination circuit 14 and the supply circuit 15 are integrated. That is, the integrated termination circuit 14 and supply circuit 15 include N-type transistors Ml and M7 that ground the second bit line 5 and N-type transistors M2 and M8 that ground the first bit line 4. P-type transistors M3 and M5 for supplying a write current Iw to the second bit line 5, and P-type transistors M4 and M6 for supplying a write current Iw to the first bit line 4.
  • the transistor Ml has a gate connected to the first bit line 4, one terminal connected to the transistor M7, and the other terminal connected to the ground line.
  • the transistor M7 has a gate connected to the supply wiring of the write signal WAEN, one terminal connected to the second bit line 5, and the other terminal connected to one terminal of the transistor Ml.
  • the transistor M3 has a gate connected to the first bit line 4, one terminal connected to the power supply wiring, and the other terminal connected to one terminal of the transistor M5.
  • Transistor M5 has its gate connected to the supply wiring for inverted write signal ZWAEN, one terminal connected to the other terminal of transistor M3, and the other terminal connected to second bit line 5! RU
  • the transistor M2 has a gate connected to the second bit line 5, one terminal connected to the transistor M8, and the other terminal connected to the ground line.
  • the gate is connected to the write wiring of the write signal WAEN, one terminal is connected to the first bit line 4, and the other terminal is connected to one terminal of the transistor M2.
  • the transistor M4 has a gate connected to the second bit line 5, one terminal connected to the power supply wiring, and the other terminal connected to one terminal of the transistor M6.
  • the transistor M6 has a gate connected to the supply wiring of the inverted write signal ZWAEN, one terminal connected to the other terminal of the transistor M4, and the other terminal connected to the first bit line 4.
  • a clocked inverter composed of transistors Ml, M3, M5, and M7 having the first bit line 4 as an input and the second bit line 5 as an output, and the second bit line 5 as an input and the first bit line as an input It consists of a clocked inverter consisting of M2, M4, M6, and M8.
  • the write signal is activated according to the write data Din only when the write signal is in the active state (the write signal WAEN is at the high level and the inverted write signal ZWAEN is at the low level).
  • the 2 bit line 5 or the 1st bit line 4 is grounded and the other is the power supply voltage (Vdd).
  • Vdd power supply voltage
  • one of the circuit on the first bit line 4 side and the circuit on the second bit line 5 side operates as the supply circuit 15, and the other serves as the termination circuit 14. Operate.
  • the integrated termination circuit 14 and supply circuit 15 are all turned off in the transistors M5, M6, M7, and M8.
  • the line 5 and the first bit line 4 are electrically disconnected.
  • the write operation in the present embodiment is the same as that of the second embodiment except that the write signal WAEN is supplied to the termination circuit 14 during the write operation, and thus the description thereof is omitted.
  • the same effect as that of the first embodiment can be obtained.
  • a sufficient write current can be stably supplied to the memory cells without increasing the area of the memory cells or the memory array. Thereby, the memory capacity can be increased efficiently.
  • the magnetic random access memory of the present invention includes the first wiring and the second wiring, the plurality of third wirings, the plurality of memory cells, and the termination portion.
  • the first wiring and the second wiring extend in the first direction.
  • the plurality of third wirings extend in the second direction.
  • the plurality of memory cells are provided corresponding to the intersections of the first wiring, the second wiring, and the plurality of third wirings.
  • At least one termination is provided between the plurality of memory cells, and is connected to the first wiring and the second wiring.
  • Each of the plurality of memory cells includes two transistors and a magnetoresistive element.
  • the two transistors are connected in series between the first wiring and the second wiring, and are controlled by the signal of the third wiring.
  • the magnetoresistive element is connected to the wiring that connects the two transistors.
  • At least one may be provided between a plurality of memory cells, and a supply unit connected to the first wiring and the second wiring may be further provided. . At this time, during the write operation, the supply unit supplies a write current to either the first wiring or the second wiring.
  • the termination may include a first transistor and a second transistor. At this time, the source of the first transistor is grounded, the gate is connected to the first wiring, and the drain is connected to the second wiring. On the other hand, the source of the second transistor is grounded, the gate is connected to the second wiring, and the drain is connected to the first wiring.
  • the termination may further include a third transistor and a fourth transistor.
  • the third transistor is provided between the second wiring and the drain of the first transistor, and electrically connects the second wiring and the drain of the first transistor during the write operation.
  • the fourth transistor is provided between the first wiring and the drain of the second transistor, and electrically connects the first wiring and the drain of the second transistor during the write operation.
  • the supply unit may include a fifth transistor and a sixth transistor.
  • the fifth transistor has a source connected to the power supply line, a gate connected to the first wiring, and a drain connected to the second wiring.
  • the sixth transistor has a source connected to the power supply line, a gate connected to the second wiring, and a drain connected to the first wiring.
  • the supply unit may further include a seventh transistor and an eighth transistor.
  • the seventh transistor is provided between the second wiring and the drain of the fifth transistor, and electrically connects the second wiring and the drain of the fifth transistor during the write operation.
  • the eighth transistor is provided between the first wiring and the drain of the sixth transistor, and electrically connects the first wiring and the drain of the sixth transistor during the write operation.
  • the termination may include a first transistor and a second transistor.
  • the source of the first transistor is grounded, the gate is connected to the first wiring, and the drain is connected to the second wiring.
  • the second transistor The source is grounded, the gate is connected to the second wiring, and the drain is connected to the first wiring.
  • the termination may further include a third transistor and a fourth transistor.
  • the third transistor is provided between the second wiring and the drain of the first transistor, and electrically connects the second wiring and the drain of the first transistor during the write operation.
  • the fourth transistor is provided between the first wiring and the drain of the second transistor, and electrically connects the first wiring and the drain of the second transistor during the write operation.
  • any of the first wiring and the second wiring is connected to the end portions of the first wiring and the second wiring and based on the write data during the writing operation. It is also possible to further include a writing portion that sets one of them to a relatively high potential state and the other to a relatively low potential state.
  • the operation method of the magnetic random access memory of the present invention includes the following steps.
  • the magnetic random access memory includes a first wiring and a second wiring, a plurality of third wirings, a plurality of memory cells, a termination unit, and a writing unit.
  • the first wiring and the second wiring extend in the first direction.
  • the plurality of third wirings extend in the second direction.
  • the plurality of memory cells are provided corresponding to the intersections of the first wiring, the second wiring, and the plurality of third wirings.
  • At least one termination is provided between the plurality of memory cells, and is connected to the first wiring and the second wiring.
  • the writing unit is connected to the ends of the first wiring and the second wiring.
  • Each of the plurality of memory cells includes two transistors and a magnetoresistive element.
  • the two transistors are connected in series between the first wiring and the second wiring, and are controlled by the signal of the third wiring.
  • the magnetoresistive element is connected to the wiring connecting the two transistors.
  • the operation method of the magnetic random access memory is as follows. (A) The writing unit sets one of the first wiring and the second wiring to a relatively high potential state based on the write data during the writing operation of the memory cell. The step of setting the other to a relatively low potential state, and the step of grounding the other when the write current flows from the (B) -side to the other through the two transistors.
  • At least one semiconductor device is provided between the plurality of memory cells and is connected to the first wiring and the second wiring. You may further comprise the supply part.
  • the supply unit supplies the write current to one side.
  • a sufficient write current can be supplied to the memory cells more stably without increasing the area of the memory cells or the memory array.
  • the memory capacity can be increased efficiently.

Landscapes

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Abstract

　配線４及び配線５と、複数の配線３と、複数のメモリセル２と、終端部１４とを備える磁気ランダムアクセスメモリを用いる。配線４及び配線５はＹ方向へ、配線３はＸ方向へ延在する。メモリセル２は配線４及び配線５と配線３との交点に対応して設けられる。終端部１４はメモリセル２間に設けられ、配線４と配線５とに接続される。メモリセル２はトランジスタ６、１６と磁気抵抗素子７とを含む。トランジスタ６、１６は配線４と配線５との間に直列接続され、配線３の信号で制御される。磁気抵抗素子７はトランジスタ６、１６間に接続される。書き込み動作時に、配線４及び配線５のいずれか一方から他方へトランジスタ６、１６を介して書き込み電流Ｉｗを流すとき、終端部１４は他方を接地する。

Description

明 細 書
磁気ランダムアクセスメモリ及びその動作方法
技術分野
[0001] 本発明は、磁気抵抗素子（MTJ : Magnetic Tunnel Junction)を記憶素子とし てメモリセルに用いた磁気ランダムアクセスメモリ（MRAM : Magnetic Random A ccess Memory)に関する。
背景技術
[0002] この出願は、 2006年 6月 8曰に出願された特許出願番号 2006— 159312号の曰 本特許出願に基づいており、その出願による優先権の利益を主張し、その出願の開 示は、引用することにより、そっくりそのままここに組み込まれている。
[0003] MRAMのメモリセルに用いられる MTJ素子は、磁化が任意の方向に固定された固 定磁性層と、外部磁場により磁ィ匕が可変である自由磁性層とを含む。これら固定磁 性層と自由磁性層とは、トンネル絶縁膜を挟むように積層されている。 MRAMにお いて、 1ビットの記憶情報は、それら固定磁性層と自由磁性層との相対的な磁ィ匕状態 に割り当てられる。例えば、固定磁性層と自由磁性層の磁ィ匕が同じ向きである場合、 即ち平行状態である場合が「0」と定義される。固定磁性層と自由磁性層の磁ィ匕が互 いに 180度向きが異なる場合、即ち反平行状態である場合が「1」と定義される。そし て、 MTJ抵抗値が上記磁ィ匕状態によって異なることを利用して MRAMの読み出し が実行される。
[0004] 典型的な MRAMの書き込み原理としては、以下のようになる。磁性層の磁化容易 軸に平行に延在するライトワード線と垂直に延在するライトビット線とにそれぞれ書き 込み電流を流す。各書き込み電流が作る合成磁場により自由磁性層の磁化が所望 の向きに反転される。このように、 MTJ素子の磁化反転特性を利用してメモリセルを 選択し、書き込み動作を行う。このとき、書き込み電流値には下限と上限が存在し、 書き込みマージンは狭い。そのため、選択的に書き込みを行うためには電流値ゃ電 流波形を正確に制御する必要がある。従って、電流源回路が複雑になり高速な書き 込み動作を行うことが困難である。 [0005] 書き込み電流をトランジスタやダイオードで電気的に選択すると!/、うメモリセル（2Tr ansistor - 1 MTJメモリセル： 2T1 MTJセル）が、特開 2004— 348934号公報（対応 米国特許 US7, 184, 301 (B2) )に開示されている。図 1は、特開 2004— 348934 号公報に開示された MRAMの構成の一部を示す図である。 MRAMは、メモリァレ ィ 101、デコーダ 108及び書き込み回路 109を具備する。なお、本明細書の図面で は、 MTJ素子が可変抵抗の記号で示されている。
[0006] メモリアレイ 101は、 X方向に延在する複数のワード線 (WL) 103と、 Y方向に延在 する複数の第 1ビット線 (ZWBL) 104、複数の第 2ビット線 (WBL) 105、複数の第 3 ビット線 (RBL) 110と、行列状に配置された複数のメモリセル 102とを備える。複数の ワード線 103は、デコーダ 108に一端を接続されている。第 1ビット線 104と第 2ビット 線 105と第 3ビット線 110とは一本ずつで一組のビット線組を形成して 、る。第 1ビット 線 104と第 2ビット線 105とは相補的であり、書き込み回路 109に一端を接続されて いる。第 3ビット線 110は、例えば読み出し回路（図示されず）に接続されている。複 数のメモリセル 102の各々は、複数のワード線 103と複数のビット線組との交点の各 々に対応して設けられている。
[0007] メモリセル 102は、第 1トランジスタ 106と第 2トランジスタ 116と MTJ素子 107とを含 む（2T1MTJ)。第 1トランジスタ 106は、ゲートをワード線 103に、一方の端子を第 1 ビット線 104にそれぞれ接続されている。第 2トランジスタ 116は、ゲートをワード線 10 3に、一方の端子を第 1トランジスタ 106の他方の端子に、他方の端子を第 2ビット線 105にそれぞれ接続されている。すなわち、第 1トランジスタ 106と第 2トランジスタ 11 6とは、第 1ビット線 104と第 2ビット線 105との間で直列接続されている。 MTJ素子 10 7は、一方の端子を第 1トランジスタ 106と第 2トランジスタ 116との接続点に、他方の 端子を第 3ビット線にそれぞれ接続されて 、る。
[0008] デコーダ 108は、書き込み動作時及び読み出し動作時に、複数のワード線 103のう ちから選択ワード線 103を選択する。書き込み回路 109は、書き込み動作時に、アド レス信号に基づ 、て複数のビット線組から選択された選択ビット線組にぉ 、て、第 1 ビット線 104—選択セル 102—第 2ビット線 105の経路に、書き込みデータに対応し た向きで書き込み電流 Iwを流す。ただし、選択セル 102は、複数のメモリセル 102の うちから選択ワード線 103と選択ビット線組とで選択されたメモリセル 102である。
[0009] この発明では、書き込み電流 Iwが選択メモリセル 102のみに流れるように回路がェ 夫されている。書き込みは、ワード線 103の活性ィ匕時に、例えば、相補の第 2ビット線 105から第 1ビット線 104へ流す書き込み電流 Iwで行う。この方式は、書き込み動作 時におけるメモリセル 102の選択性が劇的に向上するというメリットを有する。そのた め、書き込み電流 Iwの電流値や電流波形を正確に制御する必要がないので回路を 単純にでき、書き込み動作を高速に行うことが容易となる。
[0010] このように、上記 2T1MTJセルでは、書き込み電流 Iwの電流値が MTJの磁化反転 しきい値よりも大きければ書き込み動作が安定して行われる。しかし、メモリアレイ 101 のビット容量を大きくしていくにつれ第 1ビット線 104や第 2ビット線 105の寄生抵抗 1 20が大きくなる。そのため、書き込み回路 109から遠方にあるメモリセル 102には十 分な大きさの書き込み電流 Iwを供給することが困難となる。それは主に以下の理由 による。
[0011] 書き込み動作において、メモリセル 102にはできるだけ大きな書き込み電流 Iwを流 セルことが好ましい。書き込み電流 Iwの値は、主にメモリセル 102内の第 1トランジス タ 106、第 2トランジスタ 116のオン抵抗で制限される。さらに、メモリアレイ 101が大き くなると、各ビット線の寄生抵抗 120によっても制限される。この時、書き込み電流 Iw の値は、書き込み電流 Iwのソース側の寄生抵抗 120よりも終端側の寄生抵抗 120に 強く制限される。例えば、図 1のように、第 2ビット線 105から第 1ビット線 104へ書き込 み電流 Iwを流す場合、第 2ビット線 105の寄生抵抗 120よりも第 1ビット線 104の寄生 抵抗 120の方が書き込み電流 Iwの値を減衰させる。なぜなら、第 1トランジスタ 106 のソース電極電圧が上昇するので、第 1トランジスタ 106のオン抵抗が上昇し、さらに 第 2トランジスタ 116のオン抵抗も上昇する力もである。同様に、第 1ビット線 104から 第 2ビット線 105に書き込み電流 Iwを流す場合、第 2ビット線 105の寄生抵抗 120の 方が書き込み電流 Iwの値を減少させる。すなわち、書き込み電流 Iwを終端する側の ビット線の寄生抵抗 120によってメモリセル 102の第 1トランジスタ 106や第 2トランジ スタ 116のオン抵抗が高くなり、これが主原因となって書き込み電流 Iwの低下を招く [0012] このような現象を避けるため、第 1ビット線 104や第 2ビット線 105の配線幅を太くし て寄生抵抗 120を下げたり、メモリセル 102の第 1トランジスタ 106や第 2トランジスタ 1 16のゲート幅を大きくすることが考えられる。しかし、これらの対策は、いずれもメモリ セル 102やメモリアレイ 101の面積を大きくすることになり、効率よくメモリアレイ 101 のビット容量を増加させることはできない。メモリアレイ 101の面積を大きくすることなく 、より安定的に充分な書き込み電流 Iwをメモリセルに供給することが可能な技術が望 まれる。
[0013] 関連する技術として、特開 2001— 307482号公報に半導体記憶装置が開示され ている。この半導体記憶装置は、内部データ線に結合される入出力回路を介してデ ータの入出力を行なう。この半導体記憶装置は、 DRAMアレイ、 SRAMアレイ、デ ータ転送手段、センスアンプ手段、制御手段を備える。 DRAMアレイは、行列状に 配列された複数のダイナミック型メモリセル力もなる。 SRAMアレイは、行列状に配列 された複数のスタティック型メモリセル力もなる。データ転送手段は、前記内部データ 線と別の位置に設けられ、前記 DRAMアレイと前記 SRAMアレイとの間でデータ転 送を行なう。センスアンプ手段は、前記 DRAMアレイの選択されたメモリセルの情報 を検知し増幅しかつラッチする。制御手段は、前記 DRAMアレイから前記 SRAMァ レイへの転送指示に応答して、前記センスアンプ手段の活性ィ匕タイミングよりも早 、タ イミングで前記転送手段を活性化する。前記データ転送手段へは前記 DRAMァレ ィの列線が直接結合される。
[0014] 特開 2002— 204271号公報に共有バスの終端回路、共有バスシステムが開示さ れている。この共有バスの終端回路は、複数の入出力装置がつながる。共有バスの 終端回路は、信号入出力手段と、波形整形手段と、ゲート手段と、接続手段と、遅延 手段と、印加手段とを含む。信号入出力手段は、共有バスに乗つている信号の取り 込み、及び共有バスへの信号の出力を行う。波形整形手段は、この信号入出力手段 を介し取り込まれた共有バス上の信号を、波形整形する。ゲート手段は、この波形整 形手段からの出力信号を取り込み、自己の出力端力 この出力信号を出力するか阻 止するかの制御が、制御信号によってなされる。接続手段は、このゲート手段の出力 端を、上記信号入出力手段の共有バスへの出力端につながる入力端に接続する。 遅延手段は、上記波形整形手段の出力を取り込み遅延を行う。印加手段は、この遅 延手段出力と上記波形整形手段出力との排他論理和出力を、上記ゲート手段の制 御信号として印加する。
[0015] 特開 2004— 227754号公報（対応米国出願 US6839270 (B2) )に 4導体磁気ラ ンダムアクセスメモリにアクセスするためのシステム及び方法が開示されて 、る。この 制御回路は、磁気ランダムアクセスメモリ（MRAM)セルに対して書き込み及び読み 出しを行うためのものである。この制御回路は、行デコーダ（608)と、第 1の読み出し Z書き込み行ドライバ（609)と、複数のグローバル行書き込み導体と、複数の行タツ プと、第 2の読み出し Z書き込み行ドライバ (610)とを含む。第 1の読み出し Z書き込 み行ドライバ（609)は、該行デコーダ（608)に接続されている。複数のグローバル行 書き込み導体は、該第 1の読み出し Z書き込み行ドライバ（609)に接続されている。 複数の行タップは、該複数のグローバル行書き込み導体の各々に接続されている。 第 2の読み出し Z書き込み行ドライバ（610)は、前記グローバル行書き込み導体に 接続されている。
発明の開示
[0016] 本発明の目的は、 2T1MTJセルを用いた MRAMにおいて、メモリセルやメモリア レイの面積を増加させることなく安定して十分な書き込み電流をメモリセルに供給す ることが可能な MRAM及びその動作方法を提供することにある。
[0017] また、本発明の他の目的は、 2T1MTJセルを用いた MRAMにおいて、メモリセル やメモリアレイの面積を増加させることなく安定して十分な書き込み電流をメモリセル に供給するとともに、効率よくメモリ容量を増加させることができる MRAM及びその動 作方法を提供することである。
[0018] 本発明の磁気ランダムアクセスメモリは、第 1配線及び第 2配線と、複数の第 3配線 と、複数のメモリセルと、終端部とを具備する。第 1配線及び第 2配線は、第 1方向へ 延在する。複数の第 3配線は、第 2方向へ延在する。複数のメモリセルは、第 1配線 及び第 2配線と複数の第 3配線との交点の各々に対応して設けられている。終端部 は、複数のメモリセルの間に少なくとも一つ設けられ、第 1配線と第 2配線とに接続さ れている。複数のメモリセルの各々は、 2つのトランジスタと、磁気抵抗素子とを備える 。 2つのトランジスタは、第 1配線と第 2配線との間に直列に接続され、第 3配線の信 号で制御される。磁気抵抗素子は、 2つのトランジスタをつなぐ配線に接続されている 。メモリセルの書き込み動作時に、第 1配線及び第 2配線のいずれか一方から他方へ 2つのトランジスタを介して書き込み電流を流すとき、終端部は他方を接地する。
[0019] 本発明は磁気ランダムアクセスメモリの動作方法である。ここで、磁気ランダムァクセ スメモリは、第 1配線及び第 2配線と、複数の第 3配線と、複数のメモリセルと、終端部 と、書き込み部とを具備する。第 1配線及び第 2配線は、第 1方向へ延在する。複数 の第 3配線は、第 2方向へ延在する。複数のメモリセルは、第 1配線及び第 2配線と複 数の第 3配線との交点の各々に対応して設けられている。終端部は、複数のメモリセ ルの間に少なくとも一つ設けられ、第 1配線と第 2配線とに接続されている。書き込み 部は、第 1配線及び第 2配線の端部と接続されている。複数のメモリセルの各々は、 2 つのトランジスタと、磁気抵抗素子とを備える。 2つのトランジスタは、第 1配線と第 2配 線との間に直列に接続され、第 3配線の信号で制御される。磁気抵抗素子は、 2つの トランジスタをつなぐ配線に接続されて 、る。磁気ランダムアクセスメモリの動作方法 は、メモリセルの書き込み動作時に、（A)書き込み部力 書き込みデータに基づいて 、第 1配線及び第 2配線のいずれか一方を相対的に高電位状態とし、他方を相対的 に低電位状態とするステップと、 (B)一方力 他方へ 2つのトランジスタを介して書き 込み電流が流れるとき、終端部が、他方を接地するステップとを具備する。
図面の簡単な説明
[0020] [図 1]図 1は、特開 2004— 348934号公報に開示された MRAMの構成の一部を示 す図である。
[図 2]図 2は、本発明の MRAMの第 1の実施例の構成を示すブロック図である。
[図 3]図 3は、図 2の MRAMにおける書き込み回路 9の構成の一例を示す回路図で ある。
[図 4]図 4は、図 2の MRAMにおける終端回路 14の構成の一例を示す回路図である
[図 5]図 5は、図 2の MRAMにおける書き込み回路 9の構成の他の一例を示す回路 図である。 [図 6]図 6は、図 2の MRAMにおける終端回路 14の構成の他の一例を示す回路図 である。
[図 7]図 7は、本発明の MRAMの回路シミュレーション結果を示すグラフである。
[図 8]図 8は、本発明の MRAMの第 2の実施例の構成を示すブロック図である。
[図 9]図 9は、図 8の MRAMにおける終端回路 14及び供給回路 15の構成の一例を 示す回路図である。
[図 10]図 10は、 MRAMにおける終端回路 14及び供給回路 15の構成の他の一例を 示す回路図である。
[図 11]図 11は、本発明の MRAMの第 3の実施例の構成を示すブロック図である。
[図 12]図 12は、図 11の MRAMにおける終端回路 14の構成の他の一例を示す回路 図である。
[図 13]図 13は、本発明の MRAMの第 4の実施例の構成を示すブロック図である。
[図 14]図 14は、図 13の MRAMにおける終端回路 14及び供給回路 15の構成の一 例を示す回路図である。
発明を実施するための最良の形態
[0021] 以下、本発明の MRAMの実施例に関して、添付図面を参照して説明する。
[0022] (第 1の実施例）
本発明の MRAMの第 1の実施例について、添付図面を参照して説明する。図 2は 、本発明の MRAMの第 1の実施例の構成を示すブロック図である。 MRAMは、メモ リアレイ 1、デコーダ 8及び複数の書き込み回路 9を具備する。
[0023] メモリアレイ 1は、複数のワード線 3、複数の第 1ビット線 4、複数の第 2ビット線 5、複 数の第 3ビット線 10、複数のメモリセル 2、及び複数の終端回路 14を備える。複数の ワード線 3は、 X方向に延在し、デコーダ 8に一端を接続されている。複数の第 1ビット 線 4および複数の第 2ビット線 5は、 Y方向に延在し、書き込み回路 9に一端を接続さ れている。第 1ビット線 4と第 2ビット線 5とは相補的である。複数の第 3ビット線 10は、 Y方向に延在し、例えば読み出し回路（図示されず）に接続されている。第 1ビット線 4と第 2ビット線 5と第 3ビット線 10とは一本ずつで一組のビット線組を形成している。 複数のメモリセル 2の各々は、複数のワード線 3と複数のビット線組との交点の各々に 対応して設けられている。
[0024] メモリセル 2は、第 1トランジスタ 6と第 2トランジスタ 16と MTJ素子 7とを含む（2T1M TJ)。第 1トランジスタ 6は、ゲートをワード線 3に、一方の端子を第 1ビット線 4にそれ ぞれ接続されている。第 2トランジスタ 16は、ゲートをワード線 3に、一方の端子を第 1 トランジスタ 6の他方の端子に、他方の端子を第 2ビット線 5にそれぞれ接続されてい る。すなわち、第 1トランジスタ 6と第 2トランジスタ 16とは、第 1ビット線 4と第 2ビット線 5との間で直列接続されている。この第 1トランジスタ 6と第 2トランジスタ 16とを接続す る配線としての書き込み配線に電流が流れることで、その近傍に配置された MTJ素 子 7にデータが書き込まれる。 MTJ素子 7は、一方の端子を第 1トランジスタ 6と第 2ト ランジスタ 16との間の書き込み配線に、他方の端子を第 3ビット線にそれぞれ接続さ れている。
[0025] デコーダ 8は、書き込み動作時及び読み出し動作時に、複数のワード線 3のうちか ら選択ワード線 3を選択する。
書き込み動作時は、アドレス信号 Ay、書き込み信号 WAENを複数の書き込み回 路 109へ出力する。入力されたアドレスに対応するアドレス信号 Ayが活性ィ匕され、そ れに対応する書き込み回路 9が活性化される。この時、選択ワード線 3と活性状態の 書き込み回路 9と接続される選択状態の第 1ビット線 4と第 2ビット線 5の交点のメモリ セルが選択される。
読み出し動作時は、アドレス信号 Ayと読み出し信号（図示されず）とによって入力 アドレスに対応する第 3ビット線 10を選択する。具体的には、選択された第 3ビット線 10と読み出し回路（図示されず)が電気的に接続された状態となる。この時、選択ヮ ード線 3と選択状態の第 3ビット線の交点のメモリセルが選択される。
[0026] 書き込み回路 9は、複数のビット線組の各々毎に設けられている。書き込み動作時 に、アドレス信号 Ayに基づ ヽて複数のビット線組から選択された選択ビット線組にお いて、書き込みデータに応じて第 1ビット線 4、第 2ビット線 5の一方に電源電圧 (Vdd )を、他方に接地電圧 (Gnd)を印加する。それにより、第 1ビット線 4 選択セル 2— 第 2ビット線 5の経路に、書き込みデータに対応した向きで書き込み電流 Iwを流す。 ただし、選択セル 2は、複数のメモリセル 2のうちから選択ワード線 3と選択ビット線組 とで選択されたメモリセル 2である。ただし、書き込み回路 9は、複数のビット線組につ V、て共通の一つを用いても良 、。
[0027] 終端回路 14は、メモリアレイ 1内に分散的に設けられている。より詳細には、複数の ビット線組の各々に少なくとも一つ設けられている。一方の端子を第 1ビット線 4に、他 方の端子を第 2ビット線 5にそれぞれ接続されている。選択セル 2内を流れた書き込 み電流 Iwを接地線（図示されず）に終端する。例えば、図 2に記載の例では、書き込 み回路 9 第 2ビット線 5 選択セル 2 第 1ビット線 4と流れた書き込み電流 Iwを、 第 1ビット線 4側の端子力 受けて接地線へ導く。書き込み電流 Iwの向きを逆にした 場合には、書き込み回路 9 第 1ビット線 4 選択セル 2 第 2ビット線 5と流れた書き 込み電流 Iwを、第 2ビット線 5側の端子力 受けて接地線へ導く。
[0028] このような終端回路 14を設けることで、選択セル 2を通過した書き込み電流 Iwは、 書き込み回路 9まで流れることはなぐ最も近い位置にある終端回路 14へ主に流れる ことになる（他の終端回路 14へも一部書き込み電流 Iwは流れるが、最も近い位置に ある終端回路 14へ一番多く流れる)。そのため、終端側のビット線（図 2の場合、第 1 ビット線 4)の寄生抵抗 20を実質的に低減することが出来る。
[0029] 終端回路 14は、一つのビット線組に複数の終端回路 14を設ける場合、ビット線組 内に分散的に設けられる。例えば、等間隔に配置する。そして、各メモリセル 2への書 き込みに対して、寄生抵抗 20の影響が同じように低くなるような位置に設けられること 力 り好ましい。また、書き込み回路 9から遠くなるほど、配置密度を高くしても良い。 また、終端回路 14は、数が多いほど寄生抵抗 20の影響を抑えることができ好まし い。しかし、その一方で、数が多いほど、メモリアレイ 1の面積が大きくなつてしまう。し たがって、終端回路 14の配置効率が最適になる個数があると考えられる。その個数 は、メモリアレイ 1の構成等により設計で決定される。
[0030] 図 3は、図 2の MRAMにおける書き込み回路 9の構成の一例を示す回路図である 。書き込み回路 9は、デコードされたアドレス信号 Ayと書き込み信号 WAENと、書き 込みデータ Dinとを入力とする 2つの ANDゲート 9a、 9bを含む。ただし、 ANDゲート 9bの書き込みデータ Dinは反転されて入力される。書き込み動作時 (アドレス信号 A y及び書き込み信号 WAENが Highレベル）において、例えば、書き込みデータ Din 力 S「0」の時、第 2ビット線 5に接地電圧 (Lowレベル）、第 1ビット線 4に電源電圧 (Hig hレベル）が印加される。同様に、書き込みデータ Dinが「1」の時、第 2ビット線 5に電 源電圧、第 1ビット線 4に接地電圧が印加される。読み出し動作時 (書き込み信号 W AENが Lowレベル）においては、第 2ビット線 5及び第 1ビット線 4は共に接地され、 読み出し電流 IRの終端経路となる。
[0031] 図 4は、図 2の MRAMにおける終端回路 14の構成の一例を示す回路図である。終 端回路 14は、第 2ビット線 5を接地する N型のトランジスタ Mlと、第 1ビット線 4を接地 する N型のトランジスタ M2とを含む。トランジスタ Mlは、第 1ビット線 4にゲートを接続 され、一方の端子を第 2ビット線 5に、他方の端子を接地線にそれぞれ接続されてい る。トランジスタ M2は、第 2ビット線 5にゲートを接続され、一方の端子を第 1ビット線 4 に、他方の端子を接地線にそれぞれ接続されている。このように、終端回路 14の構 成は極めて簡単であり、回路面積の増加を小さく抑えることが出来る。
[0032] 書き込み動作時において、例えば、書き込みデータ Dinが「0」の時、第 1ビット線 4 が Highレベルであるからトランジスタ Mlがオン状態、第 2ビット線 5が Lowレベルで あるからトランジスタ M2がオフ状態となる。この時、書き込み電流 Iwは、第 1ビット線 4 力 選択セル 2を通過し、第 2ビット線 5に入った後、最寄の終端回路 14のトランジス タ Mlを介して接地線に流れる。同様に、書き込みデータ Dinが「1」の時、第 1ビット 線 4が Lowレベルであるからトランジスタ Mlがオフ状態、第 2ビット線 5が Highレべ ルであるから M2がオン状態となる。この時、書き込み電流 Iwは、第 2ビット線 5から選 択セル 2を通過し、第 1ビット線 4に入った後、最寄の終端回路 14のトランジスタ M2を 介して接地線に流れる。読み出し動作時においては、第 2ビット線 5及び第 1ビット線 4の電圧は共に Lowレベルであるため、トランジスタ Ml、 M2の両方がオフ状態とな る。すなわち、特別な制御信号を生成する回路が不要であり、終端回路 14へ制御信 号を供給する必要が無く、極めて容易に終端回路 14を動作させることが出来る。
[0033] 図 5は、図 2の MRAMにおける書き込み回路 9の構成の他の一例を示す回路図で ある。書き込み回路 9は、アドレス信号 Ayと書き込み信号 WAENと書き込みデータ D inとを入力とする 2つの NANDゲート 9c、 9dと、書き込み電流 Iwを供給する P型のト ランジスタ M3、 M4とを含む。ただし、 ANDゲート 9bの書き込みデータ Dinは反転さ れて入力される。トランジスタ M3は、ゲートを NANDゲート 9cの出力に、一方の端子 を電源配線に、他方の端子を第 2ビット線 5にそれぞれ接続されている。トランジスタ M4は、ゲートを NANDゲート 9dの出力に、一方の端子を電源配線に、他方の端子 を第 1ビット線 4にそれぞれ接続されている。
[0034] 書き込み動作時 (アドレス信号 Ay及び書き込み信号 WAENが Highレベル）にお いて、例えば、書き込みデータ Dinが「0」の時、トランジスタ M3がオフ状態、トランジ スタ M4がオン状態となる。それにより、第 1ビット線 4に書き込み電流 Iwが流れる。同 様に、書き込みデータ Dinが「1」の時、トランジスタ M3がオン状態、トランジスタ M4 がオフ状態となる。それにより、第 2ビット線 5に書き込み電流 Iwが流れる。
[0035] 図 6は、図 2の MRAMにおける終端回路 14の構成の他の一例を示す回路図であ る。この終端回路 14は、図 5に示す書き込み回路 9を用いた場合に用いられる。終端 回路 14は、第 2ビット線 5を接地する N型のトランジスタ Mlと、第 1ビット線 4を接地す る N型のトランジスタ M2とを含む。トランジスタ Mlは、ゲートを NANDゲート 9cの出 力信号を供給するデータ線 DLに、一方の端子を第 2ビット線 5に、他方の端子を接 地線にそれぞれ接続されている。トランジスタ M2は、ゲートを N ANDゲート 9dの出 力信号を供給するデータ線 ZDLに、一方の端子を第 1ビット線 4に、他方の端子を 接地線にそれぞれ接続されている。このように、終端回路 14の構成は極めて簡単で あり、回路面積の増加を小さく抑えることが出来る。
[0036] 書き込み動作時にお!、て、例えば、書き込みデータ Dinが「0」の時、トランジスタ M 1がオン状態、トランジスタ M2がオフ状態となる。この時、書き込み電流 Iwは、第 1ビ ット線 4力 選択セル 2を通過し、第 2ビット線 5に入った後、最寄の終端回路 14のトラ ンジスタ Mlを介して接地線に流れる。同様に、書き込みデータ Dinが「1」の時、トラ ンジスタ Mlがオフ状態、トランジスタ M2がオン状態となる。この時、書き込み電流 Iw は、第 2ビット線 5から選択セル 2を通過し、第 1ビット線 4に入った後、最寄の終端回 路 14のトランジスタ M2を介して接地線に流れる。すなわち、書き込み回路 9の出力 信号を流用することが出来るので、特別な制御信号を生成する回路が不要であり、 極めて容易に終端回路 14を動作させることが出来る。
[0037] 本発明の MRAMの書き込み動作は、以下のようになる。まず、デコーダ 8は、外部 からの制御信号（図示されず）に基づいて、複数のワード線 3のうちから選択ワード線 3を選択する。これにより、選択ワード線 3上の複数のメモリセル 2において、第 1トラン ジスタ 6及び第 2トランジスタ 16がオン状態になる。デコーダ 8は、それとともに、外部 力 の制御信号に基づ 、て選択した書き込み回路 9へ、アドレス信号 Ay及び書き込 み信号 WAENを出力する。書き込み回路 9は、アドレス信号 Ayに基づいて、選択ビ ット線組における第 1ビット線 4及び第 2ビット線 5のうちの一方を Highレベルに、他方 を Lowレベルに設定する。選択ワード線 3と選択ビット線組とにより選択セル 2が選択 される。書き込み回路 9は、選択第 1ビット線 4 選択セル 2 選択第 2ビット線 5の経 路に、書き込みデータに対応した向きで書き込み電流 Iwを流す。それにより、選択セ ル 2において、第 1トランジスタ 6及び第 2トランジスタ 16を介して書き込み電流 Iwが 流れる。その書き込み電流 Iwの生成する磁場により、 MTJ素子 107に書き込みデー タが書込まれる。このとき、選択セル 2を通過した書き込み電流 Iwは、最寄の終端回 路 14へ主に流れ込む。すなわち、書き込み電流 Iwは、選択セル 2の最も近い位置 にある終端回路 14に主に流れ込むため、終端側のビット線（図 2の場合、第 1ビット線 4)の一部にしか流れない。そのため、終端側のビット線の寄生抵抗 20を実質的に低 減することが出来る。
本発明の MRAMの読み出し動作は、以下のようになる。まず、デコーダ 8は、外部 からの制御信号（図示されず）に基づいて、複数のワード線 3のうちから選択ワード線 3を選択する。これにより、選択ワード線 3上の複数のメモリセル 2において、第 1トラン ジスタ 6及び第 2トランジスタ 16がオン状態になる。デコーダ 8は、それとともに、ァドレ ス信号 Ay及び読み出し信号を読み出し回路（図示されず)へ出力する。読み出し回 路（図示されず）は、アドレス信号 Ayに基づいて、複数の第 3ビット線 10から選択第 3 ビット線 10を選択する。そして、書き込み回路 9は、第 1ビット線 4及び第 2ビット線 5を 共に接地する。選択ワード線 3と選択第 3ビット線 10とにより選択セル 2が選択される 。読み出し回路（図示されず）は、選択第 3ビット線 10—選択セル 2の MTJ素子 7— 選択第 2ビット線 5及び選択第 1ビット線 4の経路に、所定の読み出し電流 IRを流す。 そのとき、選択第 3ビット線 10に発生する電圧の大きさで、 MTJ素子 7に記憶された データを読み出す。すなわち、従来と同様に読み出しが可能である。この時、図 4に 示す終端回路 14を用いた場合、トランジスタ Ml、 M2は共にオフの状態である。つ まり、読み出し電流 IRは、書き込み回路 9内で終端される。図 6に示す終端回路 14を 用いた場合、トランジスタ Mlと M2は共にオンの状態となる。つまり、読み出し電流 IR は、選択セル 2から最も近い終端回路 14で終端される。
[0039] 図 7は、本発明の MRAMの回路シミュレーション結果を示すグラフである。図 7は、 以上説明した書き込み回路 9と終端回路 14とを用い、終端回路 14をメモリアレイ 1内 に 4箇所分散配置させた場合の回路シミュレーション結果である。横軸は、一つの書 き込み回路 9の担当するワード線 3の本数（=担当するメモリセル 2の個数)を示す。 縦軸は、同一の駆動力で供給可能な書き込み電流 Iwの大きさを示す。また、曲線 A は本発明の場合、曲線 Bは従来例の場合をそれぞれ示す。
[0040] 書き込み電流 Iwの最低許容値を 0. 5mAとした場合、従来例（曲線 B)にお 、て許 容されるワード線 3の本数は最大 256本程度である。一方、本発明（曲線 A)におい て許容されるワード線 3の本数は最大 512本程度となる。この結果、本発明（曲線 A) は、終端回路 14をメモリアレイ 1内に有さない従来例（曲線 B)と比較して、ワード線の 本数を 2倍に増カロさせることができる。すなわち、このグラフは、書き込み用のビット線 (第 1ビット線 4、第 2ビット線 5)の配線幅を太くすることなぐまた、メモリセル 2やメモリ アレイ 1の面積の増加を低く抑えながら、メモリアレイ 1あたりのビット容量を 2倍にでき ることを意味している。
[0041] すなわち、本発明により、 2T1MTJセルを用いた MRAMにおいて、メモリセルゃメ モリアレイの面積を増加させることなく安定して十分な書き込み電流をメモリセルに供 給することができる。それにより、効率よくメモリ容量を増加させることができる。
[0042] (第 2の実施例）
本発明の MRAMの第 2の実施例について、添付図面を参照して説明する。図 8は 、本発明の MRAMの第 2の実施例の構成を示すブロック図である。 MRAMは、メモ リアレイ 1、デコーダ 8及び複数の書き込み回路 9を具備する。
[0043] 本実施例の MRAMは、メモリアレイ 1において、更に、分散的に配置された複数の 供給回路 15を備えている点が、第 1の実施例の MRAMと異なる。複数の供給回路 1 5各々は、例えば、複数の終端回路 14の各々に組み合わされて、隣接するように配 置されている。すなわち、一つの終端回路 14と一つの供給回路 15とが組みになって 配置されている。
[0044] 供給回路 15は、一方の端子を第 1ビット線 4に、他方の端子を第 2ビット線 5にそれ ぞれ接続されて!ヽる。書き込み回路 9から書き込み信号 WAENを反転した反転書き 込み信号 ZWAENを供給される。供給回路 15は、反転書き込み信号 ZWAEN、 第 1ビット線 4及び第 2ビット線 5の電位に基づ 、て、選択セル 2へ書き込み電流 Iwを 供給する。例えば、図 8に記載の例では、供給回路 15は、反転書き込み信号 ZWA ENが Low、第 1ビット線 4が Low、及び第 2ビット線 5が Highのとき、第 2ビット線 5へ 書き込み電流 Iwを供給する。その書き込み電流 Iwは、選択セル 2—第 1ビット線 4と 流れた後で終端回路 14へ流れ込む。書き込み電流 Iwの向きを逆にした場合、供給 回路 15は、第 1ビット線 4へ書き込み電流 Iwを供給する。その書き込み電流 Iwは、 選択セル 2—第 2ビット線 5と流れた後で終端回路 14へ流れ込む。
[0045] このような供給回路 15を更に設けることで、書き込み回路 9のみではなぐ選択セル 2に最も近い位置にある供給回路 15から書き込み電流 Iwが主に供給される（他の供 給回路 15からも一部書き込み電流 Iwは供給されるが、最も近い位置にある供給回 路 15が一番多く供給する）。そして、選択セル 2を通過した書き込み電流 Iwは、最も 近い位置にある終端回路 14へ主に流れることになる（他の終端回路 14へも一部書き 込み電流 Iwは流れるが、最も近い位置にある終端回路 14へ一番多く流れる)。すな わち、供給側のビット線（図 8の場合、第 2ビット線 5)と終端側のビット線（図 8の場合、 第 1ビット線 4)の両方の実質的な寄生抵抗 20を第 1の実施例よりもさらに低減するこ とが可能となる。
[0046] 他の構成については、第 1の実施例と同様であるので、その説明を省略する。
[0047] 図 9は、図 8の MRAMにおける終端回路 14及び供給回路 15の構成の一例を示す 回路図である。図 3に示した書き込み回路 9を本実施例に用いた場合の終端回路 14 及び供給回路 15を示している。この例では、終端回路 14と供給回路 15とが一体ィ匕 されている。すなわち、一体化された終端回路 14及び供給回路 15は、第 2ビット線 5 を接地する N型のトランジスタ Mlと、第 1ビット線 4を接地する N型のトランジスタ M2 と、第 2ビット線 5に書き込み電流 Iwを供給する P型のトランジスタ M3、 M5と、第 1ビ ット線 4に書き込み電流を Iwを供給する P型のトランジスタ M4、 M6とを含む。
[0048] トランジスタ Mlは、ゲートを第 1ビット線 4に、一方の端子を第 2ビット線 5に、他方の 端子を接地線にそれぞれ接続されている。トランジスタ M3は、ゲートを第 1ビット線 4 に、一方の端子を電源配線に、他方の端子をトランジスタ M5の一方の端子にそれぞ れ接続されている。トランジスタ M5は、ゲートを反転書き込み信号 ZWAENの供給 配線に、一方の端子をトランジスタ M3の他方の端子に、他方の端子を第 2ビット線 5 にそれぞれ接続されている。
[0049] また、トランジスタ M2は、ゲートを第 2ビット線 5に、一方の端子を第 1ビット線 4に、 他方の端子を接地線にそれぞれ接続されている。トランジスタ M4は、ゲートを第 2ビ ット線 5に、一方の端子を電源配線に、他方の端子をトランジスタ M6の一方の端子 にそれぞれ接続されている。トランジスタ M6は、ゲートを反転書き込み信号 ZWAE Nの供給配線に、一方の端子をトランジスタ M4の他方の端子に、他方の端子を第 1 ビット線 4にそれぞれ接続されて 、る。
[0050] 例えば、書き込み動作時において、書き込みデータ Dinが「0」の時、第 1ビット線 4 が Highレベルであるからトランジスタ Mlがオン状態、トランジスタ M3がオフ状態とな る。第 2ビット線 5が Lowレベルであるからトランジスタ M2がオフ状態、トランジスタ M 4がオン状態となる。反転書き込み信号 ZWAEN力Lowレベルに活性ィ匕されると、ト ランジスタ M5、 M6はオン状態となる。このとき、書き込み電流 Iwは、電源配線 (Vdd )からトランジスタ M4、 M6を介して第 1ビット線 4に供給される。書き込み電流 Iwは、 第 1ビット線 4力 選択セル 2を通過し、第 2ビット線 5に入った後、トランジスタ Mlを介 して接地線に流れる。すなわち、一体化された終端回路 14及び供給回路 15は、第 1 ビット線 4側で供給回路 15として動作し、第 2ビット線 5側で終端回路 14として動作す る。
[0051] 同様に、書き込みデータ Dinが「1」の時、第 1ビット線 4が Lowレベルであるからトラ ンジスタ Mlがオフ状態、トランジスタ M3がオン状態となる。第 2ビット線 5が Highレ ベルであるからトランジスタ M2がオン状態、トランジスタ M4がオフ状態となる。反転 書き込み信号 ZWAEN力Lowレベルに活性化されると、トランジスタ M5、 M6はォ ン状態となる。このとき、書き込み電流 Iwは、電源配線 (Vdd)からトランジスタ M3、 M5を介して第 2ビット線 5に供給される。書き込み電流 Iwは、第 2ビット線 5から選択 セル 2を通過し、第 1ビット線 4に入った後、トランジスタ M2を介して接地線に流れる。 すなわち、一体化された終端回路 14及び供給回路 15は、第 2ビット線 5側で供給回 路 15として動作し、第 1ビット線 4側で終端回路 14として動作する。
[0052] なお、読み出し動作時にぉ 、て、反転書き込み信号 ZWAENは非活性の Highレ ベルになる。そのため、一体化された終端回路 14及び供給回路 15では、トランジス タ M5、 M6がオフ状態になり、供給回路 15としては動作しない。また、読み出し動作 では、例えば、第 2ビット線 5及び第 1ビット線 4は共に Lowレベルとなるので、トランジ スタ Ml、 M2は共にオフ状態となる。そのため、第 2ビット線 5及び第 1ビット線 4を流 れる読み出し電流 IRは、一体化された終端回路 14及び供給回路 15に影響されるこ と無ぐ接地線へ流れる。従って、一体化された終端回路 14及び供給回路 15は、読 み出し動作には影響しない。
[0053] 本発明の MRAMの書き込み動作は、以下のようになる。まず、デコーダ 8は、外部 からの制御信号（図示されず）に基づいて、複数のワード線 3のうちから選択ワード線 3を選択する。これにより、選択ワード線 3上の複数のメモリセル 2において、第 1トラン ジスタ 6及び第 2トランジスタ 16がオン状態になる。デコーダ 8は、それとともに、外部 力 の制御信号に基づ 、て選択した書き込み回路 9へ、アドレス信号 Ay及び書き込 み信号 WAENを出力する。書き込み回路 9は、アドレス信号 Ayに基づいて、選択ビ ット線組における第 1ビット線 4及び第 2ビット線 5のうちの一方を Highレベルに、他方 を Lowレベルに設定する。選択ワード線 3と選択ビット線組とにより選択セル 2が選択 される。加えて、書き込み回路 9は、反転書き込み信号 ZWAENを終端回路 14及び 供給回路 15へ供給する。このとき、供給回路 15は、書き込みデータに対応した向き に対応して、選択第 1ビット線 4 選択セル 2 選択第 2ビット線 5 終端回路 14の経 路、又は、選択第 2ビット線 5—選択セル 2—選択第 1ビット線 4 終端回路 14の経路 に書き込み電流 Iwを流す。それにより、選択セル 2において、第 1トランジスタ 6及び 第 2トランジスタ 16を介して書き込み電流 Iwが流れる。その書き込み電流 Iwの生成 する磁場により、 MTJ素子 107に書き込みデータが書込まれる。このとき、書き込み 電流 Iwは、選択セル 2に最も近い位置にある供給回路 15から主に供給されるので、 供給側のビット線（図 8の場合、第 2ビット線 5)の一部にしか流れない。したがって、供 給側のビット線の寄生抵抗 20を実質的に低減することができる。カロえて、書き込み電 流 Iwは、選択セル 2を通過した後に最も近い位置にある終端回路 14へ主に流れ込 むので、終端側のビット線（図 8の場合、第 1ビット線 4)の一部にしか流れない。した がって、終端側のビット線の寄生抵抗 20を実質的に低減することができる。
[0054] 本発明の MRAMの読み出し動作は、第 1の実施例と同様であるのでその説明を 省略する。
[0055] 図 10は、 MRAMにおける終端回路 14及び供給回路 15の構成の他の一例を示す 回路図である。図 3に示した書き込み回路 9を本実施例に用いた場合の他の終端回 路 14及び供給回路 15を示している。この例では、終端回路 14と供給回路 15とが一 体化されている。すなわち、一体化された終端回路 14及び供給回路 15は、 NORゲ ート 14aと、 NORゲート 14bとを含む。 NORゲート 14aは、第 1ビット線 4と反転書き込 み信号 ZWAENとを入力とし、出力が第 2ビット線 5と接続されている。 NORゲート 1 4bは、第 2ビット線 5と反転書き込み信号 ZWAENとを入力とし、出力が第 1ビット線 4と接続されている。本回路を用いた MRAMの動作については、図 9を用いた場合 と同様であるので、その説明を省略する。
[0056] 本実施例の場合にも、第 1の実施例と同様の効果を得ることが出来る。特に、終端 側のビット線の寄生抵抗 20に加えて、供給側のビット線の寄生抵抗 20を低減できる ので、その効果をより大きくすることが可能となる。
[0057] すなわち、本発明により、 2T1MTJセルを用いた MRAMにおいて、メモリセルゃメ モリアレイの面積を増加させることなく安定して十分な書き込み電流をメモリセルに供 給することができる。それにより、効率よくメモリ容量を増加させることができる。
[0058] (第 3の実施例）
本発明の MRAMの第 3の実施例について、添付図面を参照して説明する。図 11 は、本発明の MRAMの第 3の実施例の構成を示すブロック図である。 MRAMは、メ モリアレイ 1、デコーダ 8及び複数の書き込み回路 9を具備する。
[0059] 本実施例の MRAMは、メモリアレイ 1において、第 3ビット線 10が無ぐ MTJ素子 7 の片側の端子が接地されて 、る点、及び第 1ビット線 (ZBL) 4及び第 2ビット線 (BL) 5が、書き込みと読み出しで共有される点で第 1の実施例と異なる。
[0060] 読み出し動作時において、センスアンプ（図示されず）と電気的に接続された第 2ビ ット線 5に読み出し電流 IRを流すため、書き込み回路 9及び終端回路 14は、第 2ビッ ト線 5及び第 1ビット線 4と電気的に切断された状態である必要がある。従って、書き 込み回路 9は図 5に示す回路が用いられる。その他の構成は、第 1の実施例と同様で あるのでその説明を省略する。
[0061] 書き込み電流経路は第 1の実施例と同様である。
[0062] 図 12は、図 11の MRAMにおける終端回路 14の構成の他の一例を示す回路図で ある。この終端回路 14は、図 5に示す書き込み回路 9を用いた場合に用いられる。終 端回路 14は、第 2ビット線 5を接地する N型のトランジスタ Ml、 M7と、第 1ビット線 4 を接地する N型のトランジスタ M2、 M8とを含む。書き込み回路 9から書き込み信号 WAENを供給される。トランジスタ Mlは、ゲートを第 1ビット線 4に、一方の端子をトラ ンジスタ M7に、他方の端子を接地線にそれぞれ接続されている。トランジスタ M7は 、ゲートを書き込み信号 WAENの供給配線に、一方の端子を第 2ビット線 5に、他方 の端子をトランジスタ Mlの一方の端子にそれぞれ接続されて ヽる。トランジスタ M2 は、ゲートを第 2ビット線 5に、一方の端子をトランジスタ M8に、他方の端子を接地線 にそれぞれ接続されている。トランジスタ M8は、ゲートを書き込み信号 WAENの供 給配線に、一方の端子を第 1ビット線 4に、他方の端子をトランジスタ M2の一方の端 子にそれぞれ接続されている。このように、終端回路 14の構成は極めて簡単であり、 回路面積の増加を小さく抑えることが出来る。
[0063] 書き込み動作時にお!、て、書き込み信号 WAENは活性状態 (Highレベル)でトラ ンジスタ M7、 M8がオン状態となる。書き込みデータ Dinが「0」の時、第 1ビット線 4は Highレベルであるから、トランジスタ Mlがオン状態となる。一方、第 2ビット線 5は、 L owレベルであるからトランジスタ M2がオフ状態となる。このとき、書き込み電流 Iwは 、第 1ビット線 4力 選択セル 2を通過し、第 2ビット線 5に入った後、トランジスタ M7、 Mlを介して接地線に流れる。
[0064] 同様に、書き込みデータ Dinが「1」の時、第 1ビット線 4は、 Lowレベルであるから、 トランジスタ Mlがオフ状態となる。一方、第 2ビット線 5は、 Highレベルであるからトラ ンジスタ M2がオン状態となる。このとき、書き込み電流 Iwは、第 2ビット線 5から選択 セル 2を通過し、第 1ビット線 4に入った後、トランジスタ M8、 M2を介して接地線に流 れる。
[0065] なお、読み出し動作時は、書き込み信号 WAENが非活性状態 (Lowレベル)で、ト ランジスタ M7、 M8がオフ状態となる。そのため、メモリアレイ 1内の全ての終端回路 14は、第 2ビット線 5及び第 1ビット線 4と電気的に切断される。従って、読み出し動作 時に終端回路 14の影響は無い。
[0066] 本実施例における書き込み動作は、書き込み動作時に、終端回路 14に書き込み 信号 WAENが供給される他は、第 1の実施例と同様であるのでその説明を省略する
[0067] 本実施例における読み出し動作は、第 1の実施例と同様であるのでその説明を省 略する。
[0068] 本実施例の場合にも、第 1の実施例と同様の効果を得ることが出来る。そして、本 発明により、 2T1MTJセルを用いた MRAMにおいて、メモリセルやメモリアレイの面 積を増加させることなく安定して十分な書き込み電流をメモリセルに供給することがで きる。それにより、効率よくメモリ容量を増カロさせることができる。
[0069] (第 4の実施例）
本発明の MRAMの第 4の実施例について、添付図面を参照して説明する。図 13 は、本発明の MRAMの第 4の実施例の構成を示すブロック図である。 MRAMは、メ モリアレイ 1、デコーダ 8及び複数の書き込み回路 9を具備する。
[0070] 本実施例の MRAMは、メモリアレイ 1において、第 3ビット線 10が無ぐ MTJ素子 7 の片側の端子が接地されている点、及び第 1ビット線 4及び第 2ビット線 5が、書き込 みと読み出しで共有される点で第 2の実施例と異なる。
[0071] 読み出し動作時において、センスアンプ（図示されず）と電気的に接続された第 2ビ ット線 5に読み出し電流 IRを流すため、書き込み回路 9及び終端回路 14は、第 2ビッ ト線 5及び第 1ビット線 4と電気的に切断された状態である必要がある。従って、書き 込み回路 9は図 5に示す回路が用いられる。その他の構成は、第 2の実施例と同様で あるのでその説明を省略する。 [0072] 書き込み電流経路は第 2の実施例と同様である。
[0073] 図 14は、図 13の MRAMにおける終端回路 14及び供給回路 15の構成の一例を 示す回路図である。図 3に示した書き込み回路 9を本実施例に用いた場合の終端回 路 14及び供給回路 15を示している。この例では、終端回路 14と供給回路 15とが一 体化されている。すなわち、一体化された終端回路 14及び供給回路 15は、第 2ビッ ト線 5を接地する N型のトランジスタ Ml、 M7と、第 1ビット線 4を接地する N型のトラン ジスタ M2、 M8と、第 2ビット線 5に書き込み電流 Iwを供給する P型のトランジスタ M3 、 M5と、第 1ビット線 4に書き込み電流を Iwを供給する P型のトランジスタ M4、 M6と を含む。
[0074] トランジスタ Mlは、ゲートを第 1ビット線 4に、一方の端子をトランジスタ M7に、他方 の端子を接地線にそれぞれ接続されている。トランジスタ M7は、ゲートを書き込み信 号 WAENの供給配線に、一方の端子を第 2ビット線 5に、他方の端子をトランジスタ Mlの一方の端子にそれぞれ接続されている。トランジスタ M3は、ゲートを第 1ビット 線 4に、一方の端子を電源配線に、他方の端子をトランジスタ M5の一方の端子にそ れぞれ接続されている。トランジスタ M5は、ゲートを反転書き込み信号 ZWAENの 供給配線に、一方の端子をトランジスタ M3の他方の端子に、他方の端子を第 2ビット 線 5にそれぞれ接続されて！、る。
[0075] また、トランジスタ M2は、ゲートを第 2ビット線 5に、一方の端子をトランジスタ M8に 、他方の端子を接地線にそれぞれ接続されている。トランジスタ M8は、ゲートを書き 込み信号 WAENの供給配線に、一方の端子を第 1ビット線 4に、他方の端子をトラン ジスタ M2の一方の端子にそれぞれ接続されている。トランジスタ M4は、ゲートを第 2 ビット線 5に、一方の端子を電源配線に、他方の端子をトランジスタ M6の一方の端子 にそれぞれ接続されている。トランジスタ M6は、ゲートを反転書き込み信号 ZWAE Nの供給配線に、一方の端子をトランジスタ M4の他方の端子に、他方の端子を第 1 ビット線 4にそれぞれ接続されて 、る。
[0076] すなわち、第 1ビット線 4を入力とし第 2ビット線 5を出力とするトランジスタ Ml、 M3、 M5、 M7から成るクロックト 'インバータと、第 2ビット線 5を入力とし第 1ビット線 4を出 力とする M2、 M4、 M6、 M8から成るクロックト 'インバータから構成されている。 [0077] この一体化された終端回路 14及び供給回路 15では、書き込み信号が活性状態（ 書き込み信号 WAENが Highレベル、反転書き込み信号 ZWAENが Lowレベル） である時のみ、書き込みデータ Dinに応じて第 2ビット線 5と第 1ビット線 4のいずれか 一方が接地され、もう一方が電源電圧 (Vdd)となる。そして、一体化された終端回路 14及び供給回路 15は、第 1ビット線 4側の回路及び第 2ビット線 5側の回路のうち、 一方が供給回路 15として動作し、他方が終端回路 14として動作する。
[0078] 読み出し動作時では、この一体化された終端回路 14及び供給回路 15は、トランジ スタ M5、 M6、 M7、 M8が全てオフ状態となるので、メモリアレイ 1内において、第 2ビ ット線 5及び第 1ビット線 4と電気的に切断される。
[0079] 本実施例における書き込み動作は、書き込み動作時に、終端回路 14に書き込み 信号 WAENが供給される他は、第 2の実施例と同様であるのでその説明を省略する
[0080] 本実施例における読み出し動作は、第 2の実施例と同様であるのでその説明を省 略する。
[0081] 本実施例の場合にも、第 1の実施例と同様の効果を得ることが出来る。そして、本 発明により、 2T1MTJセルを用いた MRAMにおいて、メモリセルやメモリアレイの面 積を増加させることなく安定して十分な書き込み電流をメモリセルに供給することがで きる。それにより、効率よくメモリ容量を増カロさせることができる。
[0082] 上述のように、本発明の磁気ランダムアクセスメモリは、第 1配線及び第 2配線と、複 数の第 3配線と、複数のメモリセルと、終端部とを具備する。第 1配線及び第 2配線は 、第 1方向へ延在する。複数の第 3配線は、第 2方向へ延在する。複数のメモリセル は、第 1配線及び第 2配線と複数の第 3配線との交点の各々に対応して設けられてい る。終端部は、複数のメモリセルの間に少なくとも一つ設けられ、第 1配線と第 2配線 とに接続されている。複数のメモリセルの各々は、 2つのトランジスタと、磁気抵抗素 子とを備える。 2つのトランジスタは、第 1配線と第 2配線との間に直列に接続され、第 3配線の信号で制御される。磁気抵抗素子は、 2つのトランジスタをつなぐ配線に接 続されている。メモリセルの書き込み動作時に、第 1配線及び第 2配線のいずれか一 方から他方へ 2つのトランジスタを介して書き込み電流を流すとき、終端部は他方を 接地する。
[0083] このような本発明の磁気ランダムアクセスメモリにおいて、複数のメモリセルの間に 少なくとも一つ設けられ、第 1配線と第 2配線とに接続された供給部を更に具備して いても良い。このとき、書き込み動作時に、供給部は、第 1配線及び第 2配線のいず れか一方へ書き込み電流を供給する。
[0084] また、本発明の磁気ランダムアクセスメモリにおいて、終端部は、第 1トランジスタと、 第 2トランジスタとを備えていても良い。このとき、第 1トランジスタは、ソースが接地さ れ、ゲートが第 1配線と、ドレインが第 2配線と接続されている。一方、第 2トランジスタ は、ソースが接地され、ゲートが第 2配線と、ドレインが第 1配線と接続されている。
[0085] また、本発明の磁気ランダムアクセスメモリにおいて、終端部は、第 3トランジスタと、 第 4トランジスタとを更に備えていても良い。このとき、第 3トランジスタは、第 2配線と 第 1トランジスタのドレインとの間に設けられ、書き込み動作時に、第 2配線と第 1トラ ンジスタのドレインとを電気的に接続する。一方、第 4トランジスタは、第 1配線と第 2ト ランジスタのドレインとの間に設けられ、書き込み動作時に、第 1配線と第 2トランジス タのドレインとを電気的に接続する。
[0086] また、本発明の磁気ランダムアクセスメモリにおいて、供給部は、第 5トランジスタと、 第 6トランジスタとを備えていても良い。このとき、第 5トランジスタは、ソースが電源線 と、ゲートが第 1配線と、ドレインが第 2配線と接続される。第 6トランジスタは、ソース が電源線と、ゲートが第 2配線と、ドレインが第 1配線と接続される。
[0087] また、本発明の磁気ランダムアクセスメモリにおいて、供給部は、第 7トランジスタと、 第 8トランジスタとを更に備えていても良い。このとき、第 7トランジスタは、第 2配線と 第 5トランジスタのドレインとの間に設けられ、書き込み動作時に、第 2配線と第 5トラ ンジスタのドレインとを電気的に接続する。一方、第 8トランジスタは、第 1配線と第 6ト ランジスタのドレインとの間に設けられ、書き込み動作時に、第 1配線と第 6トランジス タのドレインとを電気的に接続する。
[0088] また、本発明の磁気ランダムアクセスメモリにおいて、終端部は、第 1トランジスタと、 第 2トランジスタとを備えていても良い。このとき、第 1トランジスタは、ソースが接地さ れ、ゲートが第 1配線と、ドレインが第 2配線と接続されている。一方、第 2トランジスタ は、ソースが接地され、ゲートが第 2配線と、ドレインが第 1配線と接続されている。
[0089] また、本発明の磁気ランダムアクセスメモリにおいて、終端部は、第 3トランジスタと、 第 4トランジスタとを更に備えていても良い。このとき、第 3トランジスタは、第 2配線と 第 1トランジスタのドレインとの間に設けられ、書き込み動作時に、第 2配線と第 1トラ ンジスタのドレインとを電気的に接続する。一方、第 4トランジスタは、第 1配線と第 2ト ランジスタのドレインとの間に設けられ、書き込み動作時に、第 1配線と第 2トランジス タのドレインとを電気的に接続する。
[0090] また、本発明の磁気ランダムアクセスメモリにお 、て、第 1配線及び第 2配線の端部 と接続され、書き込み動作時に、書き込みデータに基づいて、第 1配線及び第 2配線 のいずれか一方を相対的に高電位状態とし、他方を相対的に低電位状態とする書き 込み部を更に具備して 、ても良 、。
[0091] 上述のように、本発明の磁気ランダムアクセスメモリの動作方法は、以下のステップ を具備する。ここで、磁気ランダムアクセスメモリは、第 1配線及び第 2配線と、複数の 第 3配線と、複数のメモリセルと、終端部と、書き込み部とを具備する。第 1配線及び 第 2配線は、第 1方向へ延在する。複数の第 3配線は、第 2方向へ延在する。複数の メモリセルは、第 1配線及び第 2配線と複数の第 3配線との交点の各々に対応して設 けられている。終端部は、複数のメモリセルの間に少なくとも一つ設けられ、第 1配線 と第 2配線とに接続されている。書き込み部は、第 1配線及び第 2配線の端部と接続 されている。複数のメモリセルの各々は、 2つのトランジスタと、磁気抵抗素子とを備え る。 2つのトランジスタは、第 1配線と第 2配線との間に直列に接続され、第 3配線の信 号で制御される。磁気抵抗素子は、 2つのトランジスタをつなぐ配線に接続されている 。磁気ランダムアクセスメモリの動作方法は、メモリセルの書き込み動作時に、（A)書 き込み部が、書き込みデータに基づいて、第 1配線及び第 2配線のいずれか一方を 相対的に高電位状態とし、他方を相対的に低電位状態とするステップと、（B)—方か ら他方へ 2つのトランジスタを介して書き込み電流が流れるとき、終端部が、他方を接 地するステップとを具備する。
[0092] また、本発明の磁気ランダムアクセスメモリの動作方法において、半導体装置は、 複数のメモリセルの間に少なくとも一つ設けられ、第 1配線と第 2配線とに接続された 供給部を更に具備していても良い。このとき、（B)ステップは、（B1)供給部が、一方 へ書き込み電流を供給する。
[0093] 本発明により、 2T1MTJセルを用いた MRAMにおいて、メモリセルやメモリアレイ の面積を増カロさせることなぐより安定的に十分な書き込み電流をメモリセルに供給 することができる。カロえて、効率よくメモリ容量を増カロさせることができる。
[0094] 本発明は上記実施例に限定されず、本発明の技術思想の範囲内において、各実 施例は適宜変更され得ることは明らかである。

Claims

請求の範囲
[1] 第 1方向へ延在する第 1配線及び第 2配線と、
第 2方向へ延在する複数の第 3配線と、
前記第 1配線及び前記第 2配線と前記複数の第 3配線との交点の各々に対応して 設けられた複数のメモリセルと、
前記複数のメモリセルの間に少なくとも一つ設けられ、前記第 1配線と前記第 2配線 とに接続された終端部と
を具備し、
前記複数のメモリセルの各々は、
前記第 1配線と前記第 2配線との間に直列に接続され、前記第 3配線の信号で制 御される 2つのトランジスタと、
前記 2つのトランジスタをつなぐ配線に接続された磁気抵抗素子と
を含み、
前記メモリセルの書き込み動作時に、前記第 1配線及び前記第 2配線の 、ずれか 一方から他方へ前記 2つのトランジスタを介して書き込み電流を流すとき、前記終端 部は前記他方を接地する
磁気ランダムアクセスメモリ。
[2] 請求の範囲 1に記載の磁気ランダムアクセスメモリにお 、て、
前記複数のメモリセルの間に少なくとも一つ設けられ、前記第 1配線と前記第 2配線 とに接続された供給部を更に具備し、
前記書き込み動作時に、前記供給部は、前記第 1配線及び前記第 2配線のいずれ か一方へ前記書き込み電流を供給する
磁気ランダムアクセスメモリ。
[3] 請求の範囲 1に記載の磁気ランダムアクセスメモリにお 、て、
前記終端部は、
ソースが接地され、ゲートが前記第 1配線と、ドレインが前記第 2配線と接続される 第 1トランジスタと、
ソースが接地され、ゲートが前記第 2配線と、ドレインが前記第 1配線と接続される 第 2トランジスタと
を備える
磁気ランダムアクセスメモリ。
[4] 請求の範囲 3に記載の磁気ランダムアクセスメモリにお 、て、
前記終端部は、
前記第 2配線と前記第 1トランジスタのドレインとの間に設けられ、前記書き込み動 作時に、前記第 2配線と前記第 1トランジスタのドレインとを電気的に接続する第 3トラ ンジスタと、
前記第 1配線と前記第 2トランジスタのドレインとの間に設けられ、前記書き込み動 作時に、前記第 1配線と前記第 2トランジスタのドレインとを電気的に接続する第 4トラ ンジスタと
を更に備える
磁気ランダムアクセスメモリ。
[5] 請求の範囲 2に記載の磁気ランダムアクセスメモリにお 、て、
前記供給部は、
ソースが電源線と、ゲートが前記第 1配線と、ドレインが前記第 2配線と接続される 第 5トランジスタと、
ソースが電源線と、ゲートが前記第 2配線と、ドレインが前記第 1配線と接続される 第 6トランジスタと
を備える
磁気ランダムアクセスメモリ。
[6] 請求の範囲 5に記載の磁気ランダムアクセスメモリにお 、て、
前記供給部は、
前記第 2配線と前記第 5トランジスタのドレインとの間に設けられ、前記書き込み動 作時に、前記第 2配線と前記第 5トランジスタのドレインとを電気的に接続する第 7トラ ンジスタと、
前記第 1配線と前記第 6トランジスタのドレインとの間に設けられ、前記書き込み動 作時に、前記第 1配線と前記第 6トランジスタのドレインとを電気的に接続する第 8トラ ンジスタと
を更に備える
磁気ランダムアクセスメモリ。
[7] 請求の範囲 6に記載の磁気ランダムアクセスメモリにお 、て、
前記終端部は、
ソースが接地され、ゲートが前記第 1配線と、ドレインが前記第 2配線と接続される 第 1トランジスタと、
ソースが接地され、ゲートが前記第 2配線と、ドレインが前記第 1配線と接続される 第 2トランジスタと
を備える
磁気ランダムアクセスメモリ。
[8] 請求の範囲 7に記載の磁気ランダムアクセスメモリにお 、て、
前記終端部は、
前記第 2配線と前記第 1トランジスタのドレインとの間に設けられ、前記書き込み動 作時に、前記第 2配線と前記第 1トランジスタのドレインとを電気的に接続する第 3トラ ンジスタと、
前記第 1配線と前記第 2トランジスタのドレインとの間に設けられ、前記書き込み動 作時に、前記第 1配線と前記第 2トランジスタのドレインとを電気的に接続する第 4トラ ンジスタと
を更に備える
磁気ランダムアクセスメモリ。
[9] 請求の範囲 1乃至 8の!、ずれか一項に記載の磁気ランダムアクセスメモリにお！/、て 前記第 1配線及び前記第 2配線の端部と接続され、前記書き込み動作時に、書き 込みデータに基づいて、前記第 1配線及び前記第 2配線のいずれか一方を相対的 に高電位状態とし、他方を相対的に低電位状態とする書き込み部を更に具備する 磁気ランダムアクセスメモリ。
[10] 磁気ランダムアクセスメモリの動作方法であって、 ここで、前記磁気ランダムアクセスメモリは、
第 1方向へ延在する第 1配線及び第 2配線と、
第 2方向へ延在する複数の第 3配線と、
前記第 1配線及び前記第 2配線と前記複数の第 3配線との交点の各々に対応し て設けられた複数のメモリセルと、
前記複数のメモリセルの間に少なくとも一つ設けられ、前記第 1配線と前記第 2配 線とに接続された終端部と、
前記第 1配線及び前記第 2配線の端部と接続された書き込み部と
を具備し、
前記複数のメモリセルの各々は、
前記第 1配線と前記第 2配線との間に直列に接続され、前記第 3配線の信号で制 御される 2つのトランジスタと、
前記 2つのトランジスタをつなぐ配線に接続された磁気抵抗素子と
を含み、
前記磁気ランダムアクセスメモリの動作方法は、前記メモリセルの書き込み動作時 に、
(A)前記書き込み部が、書き込みデータに基づいて、前記第 1配線及び前記第 2 配線のいずれか一方を相対的に高電位状態とし、他方を相対的に低電位状態とす るステップと、
(B)前記一方から前記他方へ前記 2つのトランジスタを介して書き込み電流が流れ るとき、前記終端部が、前記他方を接地するステップと
を具備する
磁気ランダムアクセスメモリの動作方法。
請求の範囲 10に記載の磁気ランダムアクセスメモリの動作方法において、 前記半導体装置は、前記複数のメモリセルの間に少なくとも一つ設けられ、前記第 1配線と前記第 2配線とに接続された供給部を更に具備し、
前記 (B)ステップは、
(B1)前記供給部が、前記一方へ前記書き込み電流を供給する 磁気ランダムアクセスメモリの動作方法。
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