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JP2002093146A - Ｍｒａｍアセンブリー - Google Patents

Ｍｒａｍアセンブリー

Info

Publication number
JP2002093146A
JP2002093146A JP2001201320A JP2001201320A JP2002093146A JP 2002093146 A JP2002093146 A JP 2002093146A JP 2001201320 A JP2001201320 A JP 2001201320A JP 2001201320 A JP2001201320 A JP 2001201320A JP 2002093146 A JP2002093146 A JP 2002093146A
Authority
JP
Japan
Prior art keywords
memory cell
mram
transistor
line driver
assembly
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001201320A
Other languages
English (en)
Inventor
Thomas Bohm
トーマス，ボエーム
Helmut Kandolf
ヘルムート，カンドルフ
Stefan Lammers
シュテファン，ラマーズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of JP2002093146A publication Critical patent/JP2002093146A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

(57)【要約】 【課題】 線ドライバ回路のための所要面積がそれらの
回路の効果的な配列により減らされ、その結果、省スペ
ース化設計が可能となるようなＭＲＡＭアセンブリーを
提案する。 【解決手段】 本発明は、ドライバ回路面積が実質的に
半減され得るように、ワード線ドライバ回路（６、７）
が、それぞれ連結節点（４、５）を通じて２つのメモリ
ーセルアレイ（１、２または２、３）に配属されてい
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、少なくとも２つの
メモリーセルアレイから成るＭＲＡＭアセンブリー（Ｍ
ＲＡＭ＝磁気抵抗性（ｍａｇｎｅｔｏｒｅ−ｓｉｓｔｉ
ｖｅｒ）ＲＡＭまたはメモリー）に関し、特に、これら
のメモリーセルアレイにおいて、ワード線とビット線と
のそれぞれの交差箇所にメモリーセルが設けられてお
り、ワード線およびビット線のうち、少なくとも１種類
の線が線ドライバ回路を備えているものに関する。
【０００２】
【従来の技術】公知のように、ＭＲＡＭのメモリー効果
はそのメモリーの個々のメモリーセルの可変抵抗に基づ
いている。そのようなＭＲＡＭメモリーセル（ＭＲＡＭ
−Ｓｐｅｉｃｈｅｒｚｅｌｌｅ）の構成をまず以下にお
いて図２および図３を用いて説明するが、そのうちの図
３は、図２に示されたメモリーセルの等価回路図であ
る。
【０００３】ＭＲＡＭメモリーセルは、２つの線の交差
箇所、すなわち、ワード線ＷＬとビット線ＢＬとの交差
箇所に存在する。メモリーセル自体は、薄い誘電層ＴＬ
により隔てられている２つの磁気層ＭＬから成る。
【０００４】さて、このようなＭＲＡＭメモリーセルの
電気抵抗値は、磁気層ＭＬの極性によって変化する。両
方の磁気層ＭＬが同じ方向に分極されているときは、メ
モリーセルには低い電気抵抗値Ｒｃ↓が生まれ、両磁気
層ＭＬの分極が互いに逆方向になっているときは、高い
電気抵抗値Ｒｃ↑が保たれる。言い換えると、両磁気層
ＭＬとその間に存在する誘電層ＴＬとから成るメモリー
セルにおいては、磁気層ＭＬの分極に応じて高い（↑）
抵抗値又は低い（↓）抵抗値が生まれるのである。
【０００５】磁気層ＭＬのうち、一方の層は軟磁性材料
（ｗｅｉｃｈｍａｇｎｅｔｉｓｃｈｅｎ Ｍａｔｅｒｉ
ａｌ）から成り、他方の層は硬磁性材料（ｈａｒｔｍａ
ｇｎｅｔｉｓｃｈｅｎ Ｍａｔｅｒｉａｌ）から形成さ
れる。軟磁性材料には、ワード線ＷＬおよびビット線Ｂ
Ｌにおける書き込み電流により逆分極され得るような材
料が選ばれ、硬磁性材料では書き込み電流によるそのよ
うな逆分極が起こらないような材料が選ばれる。
【０００６】さて、軟磁性材料から成る磁気層ＭＬが互
いに逆方向の関係にある２つの方向に分極され得るため
には、ビット線ＢＬを通るプログラミング電流ＩBL、お
よびワード線ＷＬを通るプログラミング電流ＩWLの２つ
のプログラミング電流のうち、少なくとも一方のプログ
ラミング電流が両方向にそれぞれの線ＢＬまたはＷＬを
通って流れることができることが必要である。。なぜな
ら、それによってはじめて、ワード線ＷＬとビット線Ｂ
Ｌとの交差箇所において、しかるべく方向づけられたプ
ログラミング電流ＩBLおよびＩWLによって、軟磁性材料
から成る磁気層ＭＬにおける逆分極のための磁界が、逆
分極のために十分な強さをもつことが可能となるからで
ある。
【０００７】メモリーセルを流れる電流は、薄い誘電層
ＴＬを通るトンネル電流であるので、「磁気トンネル接
合」または「トンネルジャンクション」が生じ、そのた
めＭＲＡＭメモリーセルはＭＴＪメモリーセルとも呼ば
れている。
【０００８】図４は、ワード線ＷＬi-1 、ＷＬi および
ＷＬi+1 と、ビット線ＢＬk+1 、ＢＬk およびＢＬk-1
と、そしてこれらの線の各交差箇所における抵抗Ｒｃを
もつＭＴＪメモリーセルとから成るＭＲＡＭメモリーセ
ルアレイを示す。
【０００９】上記メモリーセルアレイにおけるワード線
ＷＬおよびビット線ＢＬは、それぞれワード線ドライバ
回路およびビット線ドライバ回路を備え、これらの回路
は対応するワード線またはビット線に適切なプログラミ
ング電流または読み出し電流を出す。図４には、ワード
線ＷＬi またはビット線ＢＬk の上記ワード線ドライバ
ＷＬＴi またはビット線ドライバＢＬＴk が図解で示さ
れる。上記ワード線ドライバまたはビット線ドライバ
は、各ワード線またはビット線のｍ個のワード線とｎ個
のビット線とから成る全メモリーセルアレイに対して存
在する。その場合、線を流れる電流がそれぞれの線の各
方向に送られ得るように、２つの線の少なくとも一方
に、すなわち、少なくともワード線およびビット線のう
ちの一方の線に２つのドライバが、すなわち、上記一方
の線の各端部にそれぞれ１つのドライバが設けられなけ
ればならない。
【００１０】
【発明が解決しようとする課題】ＭＲＡＭアセンブリー
では、選ばれたワード線又はビット線に高寄生電流が生
じるが、この寄生電流は結局のところ、例えば、ある選
ばれたワード線ＷＬとそれと交差するｎ個のビット線と
の多数の交差箇所に起因して生じる。従って、この高寄
生電流のために、大きなＭＲＡＭアセンブリーは複数の
小型のメモリーセルアレイによってのみ構成することが
できる。しかし、例えば、ｍ個のワード線とｎ個のビッ
ト線とから成る各メモリーセルアレイでは、合計２ｍ＋
ｎ又は２ｎ＋ｍ個の線ドライバ回路が必要となることを
考慮することが重要である。例えば、ｌ個のメモリーセ
ルアレイから成るＭＲＡＭアセンブリーには、全部でｌ
（２ｍ＋ｎ）又はｌ（２ｎ＋ｍ）の線ドライバ回路が必
要とされる。しかし、これらの線ドライバ回路では、Ｍ
ＲＡＭアセンブリーを内蔵するチップに多くの面積が必
要となり、非常に好ましくない。
【００１１】かくして、本発明の課題は、線ドライバ回
路のための所要面積がそれらの回路の効果的な配列によ
り減らされ、その結果、省スペース化設計が可能となる
ようなＭＲＡＭアセンブリーを提案することにある。
【００１２】
【課題を解決するための手段】この課題は、上述した様
態のＭＲＡＭアセンブリーにおいて、本発明に従い、線
ドライバ回路が２つのメモリーセルアレイの間の連結節
点にそれぞれ接続されること、および連結節点と２つの
メモリーセルアレイとの間にそれぞれ１つのスイッチン
グトランジスタが設けられることにより解決される。
【００１３】こうしたＭＲＡＭアセンブリーの形態によ
り、上記高寄生電流の発生の問題に対する解決策であっ
て、電源または電流ドレインをメモリーセルアレイの各
端にそれぞれ配置することから出発する安易な解決策か
らは根本的に遠ざかる。むしろ、本発明のＭＲＡＭアセ
ンブリーでは、線ドライバ回路が相異なるメモリーセル
アレイに所属し得るように、線ドライバ回路が配置され
る。これは、結局のところ線ドライバ回路の必要総数は
現在の技術に比べほぼ半減することを意味している。同
様に、本発明では１つの電源が２つのメモリーセルアレ
イに配置されるため、線ドライバ回路の電源のためのコ
ストも節減できる。
【００１４】本発明をさらに発展させて、２つのメモリ
ーセルアレイの間の連結節点は電圧降下を調整できる素
子（Ｅｌｅｍｅｎｔ ｍｉｔ ｅｉｎｓｔｅｌｌｂａｒ
ｅｍＳｐａｎｎｕｎｇｓａｂｆａｌｌ）を通じてマスポ
テンシャル（Ｍａｓｓｅｐｏｔｅｎｔｉａｌ）に連結さ
れることが提案される。このことにより、書き込み電流
はメモリーセルアレイを横断したのち、そのメモリーセ
ルアレイの出力側連結節点および電圧降下を調整できる
素子を経由し速やかにマスポテンシャルに達する。この
調整可能な電圧降下は、例えば、可変抵抗、可変トラン
ジスタダイオード、又は調整可能な電圧電源により生み
出すことができる。それによって調整される電圧は、メ
モリーセルと連結されており、選択されたワード線又は
ビット線における寄生電流が低減され得るという結果を
もたらす。
【００１５】線ドライバ回路には、１つの書き込みドラ
イバトランジスタ（Ｓｃｈｒｅｉｂｔｒｅｉｂｅｒｔｒ
ａｎｓｉｓｔｏｒ）と電源とから成る直列回路がそれぞ
れ用いられるという好ましい構造となっている。この書
き込みドライバトランジスタには、例えば、Ｎチャンネ
ルＭＯＳ電界効果型トランジスタを選ぶことができる。
なお、このことはスイッチングトランジスタおよびトラ
ンジスタダイオードについても適用される。
【００１６】
【発明の実施の形態】以下に本発明を図面により詳述す
る。
【００１７】図２〜図４はすでに説明した通りである。
【００１８】これらの図では、互いに対応する構成部品
にはそれぞれ同じ番号が用いられている。
【００１９】図１に、３つのメモリーセルアレイ１、
２、３から成る本発明のＭＲＡＭアセンブリーの回路構
成図を示す。メモリーセルアレイ１、２、３は、それぞ
れ図４に示す様態にて形成され、そしてワード線ＷＬと
ビット線ＢＬとの交差箇所における、図２または図３に
示す様態のＭＴＪメモリーセルから成る。もちろん、３
つのメモリーセルアレイの代りに、多数のメモリーセル
アレイを設けてもよい。
【００２０】さらに、図１では、共通のワード線ＷＬ
（図の簡易化のためワード線は単にＷＬと記す）が通っ
ている１〜３のメモリーセルアレイを示している。もち
ろん、共通のビット線を有する、あるいは共通のワード
線と共通のビット線とを有する複数のメモリーセルアレ
イを設けることもできる。
【００２１】図１に示す本実施形態のＭＲＡＭアセンブ
リーでは、メモリーセルアレイ１と２との間で、あるい
はメモリーセルアレイ２と３との間で、連結節点４、５
がそれぞれワード線ドライバ回路（線ドライバ回路）６
または７に接続されている。これらのワード線ドライバ
回路６または７は、ドライバ電源８または９および書き
込みドライバトランジスタ１０または１１から成る。そ
の場合、ドライバ電源８および９は、図１に示す様態で
電極を接続させることができる。書き込みドライバトラ
ンジスタ１０および１１には、例えば、ＮチャンネルＭ
ＯＳトランジスタを用いることができる。
【００２２】さらに、本発明のＭＲＡＭアセンブリーで
は、個々の連結節点４および５と、メモリーセルアレイ
１〜３との間に、それぞれスイッチングトランジスタ１
２〜１７が設けられている。この場合、スイッチングト
ランジスタ１２および１３はメモリーセルアレイ１に所
属し、スイッチングトランジスタ１４および１５はメモ
リーセルアレイ２に所属し、そしてスイッチングトラン
ジスタ１６および１７はメモリーセルアレイ３に対して
設けられている。
【００２３】図面説明の最後になったが、連結節点４お
よび５はさらにそれぞれ電圧降下を調整できる素子１８
または１９を経由してマスポテンシャルと連結してい
る。この素子１８または１９は、可変トランジスタダイ
オード２０または２１および調整可能な電圧電源２２ま
たは２３で構成することができる。
【００２４】可変トランジスタダイオードの代りに、可
変抵抗を設けてもよい。
【００２５】図１のＭＲＡＭアセンブリーでは、メモリ
ーセルアレイ１〜３におけるワード線ＷＬと連結されて
いるメモリーセルへ「０」を書き込むための電流方向
は、それぞれ左から右へと向かっているが、メモリーセ
ルアレイ１〜３のこの同じメモリーセルへ「１」を書き
込むには右から左への電流の流れが必要であると仮定す
る。図中の矢印はこのことを意味している。図には詳し
く示されていない、これらのメモリーセルアレイの他の
ワード線ＷＬにも、もちろん同じ仮定が適用されるもの
とする。そうすると、それぞれのビット線ＢＬには書き
込みのための所定の電流が流れなければならない。
【００２６】図１のＭＲＡＭアセンブリーでは、上記の
仮定の場合、メモリーセルアレイ１への「１」の書き込
み、およびメモリーセルアレイ２への「０」の書き込み
には電源８が使われる。同様に、メモリーセルアレイ２
への「１」の書き込み、およびメモリーセルアレイ３へ
の「０」の書き込みには電源９が使われる。
【００２７】例えば、メモリーセルアレイ２に、すなわ
ち、このメモリーセルアレイ２におけるワード線ＷＬに
連結されているメモリーセルに「１」を書き込むべきと
きには、そのために必要な書き込み電流が電源９から供
給される。書き込みドライバトランジスタ１１は、連結
節点５を通じて「１」をメモリーセルアレイ２に、
「０」をメモリーセルアレイ３に供給することができる
ような導電状態にされる。さらに、「１」がメモリーセ
ルアレイ２に書き込まれ、「０」がメモリーセルアレイ
３に書き込まれることがないように、スイッチングトラ
ンジスタ１５は導電状態にされ、他方、スイッチングト
ランジスタ１６は非導電状態にされる。
【００２８】すると、書き込み電流はメモリーセルアレ
イ２を通り、そこにおいて、同様に制御されているビッ
ト線とワード線との交差箇所に存在するメモリーセルを
逆分極し、トランジスタ１０および１３が遮断されてい
るので、導通状態にあるスイッチングトランジスタ１４
を通り、そして電圧降下を調整できる素子１８を通りマ
スポテンシャルに至る。
【００２９】このように、トランジスタ２０は、「１」
がメモリーセルアレイ２に、あるいは「０」がメモリー
セルアレイ１に書き込まれるとき、導電状態にある。可
変電圧電源２２における電圧降下の適正な調整により、
選択されたワード線ＷＬにおけるメモリーセルによる寄
生電流が、低減された状態が実現される。
【００３０】すなわち、ＭＲＡＭアセンブリーでは、ス
イッチングトランジスタ１２〜１７によって形成される
スイッチの適切な位置により、メモリーセルアレイ１〜
３が選び出される。その場合、寄生電流を低減または除
去するため、選択されたメモリーセルアレイにおける全
ての選ばれなかったワード線およびビット線を、実際の
書き込み過程の前に、ある定められたポテンシャルに設
定することが重要である。
【００３１】本発明のＭＲＡＭアセンブリーでは、ワー
ド線ドライバ回路６または７は、それぞれ２つのメモリ
ーセルアレイ１および２、またはメモリーセルアレイ２
および３に共に用いられるため、所要チップ面積の著し
い削減が可能である。図１の構成において示されたＮチ
ャンネルＭＯＳトランジスタの代りに、それぞれブース
トされたスイッチを使用すれば、さらなるチップ面積の
低減を実現することができる。
【００３２】以上のように、本発明に係るＭＲＡＭアセ
ンブリーは、ワード線ＷＬおよびビット線ＢＬと、ワー
ド線ＷＬとビット線ＢＬとの交差箇所にそれぞれ設けら
れたメモリーセルと、ワード線ＷＬおよびビット線ＢＬ
のうちの少なくとも１種類の線に設けられた線ドライバ
回路６、７とを備えるメモリーセルアレイ１〜３を少な
くとも２つ備え、線ドライバ回路６または７が２つのメ
モリーセルアレイ１、２または２、３の間の連結節点４
または５にそれぞれ接続され、連結節点４または５とメ
モリーセルアレイ１、２または２、３との間にそれぞれ
１つのスイッチングトランジスタ１３、１４または１
５、１６が設けられ、その結果、線ドライバ回路６また
は７は、２つのメモリーセルアレイ１、２または２、３
における上記ワード線ＷＬおよびビット線ＢＬのうちの
少なくとも１種類の線を駆動するように設けられてい
る。線ドライバ回路６または７に設けられる電源８また
は９は、２つのメモリーセルアレイ１、２または２、３
における上記ワード線ＷＬおよびビット線ＢＬのうちの
少なくとも１種類の線を駆動するためのものである。こ
のように、線ドライバ回路６または７は、２つのメモリ
ーセルアレイ１、２または２、３に配属されており、線
ドライバ回路６または７に設けられる電源８または９
は、２つのメモリーセルアレイ１、２または２、３に配
属されている。なお、線ドライバ回路６または７は、２
つのメモリーセルアレイ１、２または２、３に割り当て
られており、線ドライバ回路６または７に設けられる電
源８または９は、２つのメモリーセルアレイ１、２また
は２、３に割り当てられている、ということもできる。
【００３３】ここで、２つのメモリーセルアレイ１、２
または２、３の間の連結節点４または５は、各メモリー
セルアレイが有するワード線ＷＬの連結節点である。各
メモリーセルアレイ間では、それぞれのワード線ＷＬが
連結節点を介して直列に接続されている。したがって、
ワード線ＷＬが各メモリーセルアレイにおいて共通化さ
れている、ともいえる。連結節点４または５は、電圧降
下を調整できる素子１８または１９を通じてマスポテン
シャルに連結されている。電圧降下を調整できる素子１
８または１９は、トランジスタ２０または２１と、可変
抵抗、可変トランジスタダイオード、調整可能な電圧電
源２２または２３のうちの何れかとを有し、連結節点４
または５、トランジスタ２０または２１、調整可能な電
圧電源２２または２３（あるいは可変抵抗、可変トラン
ジスタダイオード）、マスポテンシャルの順に接続され
ている。線ドライバ回路６または７は、書き込みドライ
バトランジスタ１０または１１と電源８または９との直
列回路から成っており、電源８または９、書き込みドラ
イバトランジスタ１０または１１、連結節点４または５
の順に接続されている。なお、スイッチングトランジス
タ１２〜１７、トランジスタ２０、２１および書き込み
ドライバトランジスタ１０、１１のうちの少なくとも一
部には、例えばＮチャンネルＭＯＳ電界効果型トランジ
スタを用いることができる。
【００３４】
【発明の効果】以上のように、本発明のＭＲＡＭアセン
ブリーでは、線ドライバ回路が２つのメモリーセルアレ
イの間の連結節点にそれぞれ接続されており、連結節点
と２つのメモリーセルアレイとの間にそれぞれ１つのス
イッチングトランジスタが設けられている。
【００３５】本発明のＭＲＡＭアセンブリーでは、線ド
ライバ回路が相異なるメモリーセルアレイに所属し得る
ように、線ドライバ回路が配置される。これは、結局の
ところ線ドライバ回路の必要総数は現在の技術に比べほ
ぼ半減することを意味している。同様に、本発明では１
つの電源が２つのメモリーセルアレイに配置されるた
め、線ドライバ回路の電源のためのコストも節減でき
る。
【００３６】本発明をさらに発展させて、２つのメモリ
ーセルアレイの間の連結節点は電圧降下を調整できる素
子を通じてマスポテンシャルに連結されることが提案さ
れる。このことにより、書き込み電流はメモリーセルア
レイを横断したのち、そのメモリーセルアレイの出力側
連結節点および電圧降下を調整できる素子を経由し速や
かにマスポテンシャルに達する。この調整可能な電圧降
下は、例えば、可変抵抗、可変トランジスタダイオー
ド、又は調整可能な電圧電源により生み出すことができ
る。それによって調整される電圧は、メモリーセルと連
結されており、選択されたワード線又はビット線におけ
る寄生電流が低減され得るという結果をもたらす。
【００３７】線ドライバ回路には、１つの書き込みドラ
イバトランジスタと電源とから成る直列回路がそれぞれ
用いられるという好ましい構造となっている。この書き
込みドライバトランジスタには、例えば、Ｎチャンネル
ＭＯＳ電界効果型トランジスタを選ぶことができる。な
お、このことはスイッチングトランジスタおよびトラン
ジスタダイオードについても適用される。
【図面の簡単な説明】
【図１】本発明のＭＲＡＭアセンブリーを説明するため
の回路構成図である。
【図２】ＭＴＪメモリーセル（ＭＲＡＭメモリーセル）
の概略構成を示す概略構成図である。
【図３】図２のＭＴＪメモリーセル回路の等価回路図で
ある。
【図４】ワード線とビット線との交差箇所にＭＴＪメモ
リーセルを備えたＭＲＡＭメモリーセルアレイの回路構
成図である。
【符号の説明】
１、２、３ メモリーセルアレイ ４、５ 連結節点 ６、７ ワード線ドライバ回路（線ドライバ回
路） ８、９ 電源 １０、１１ 書き込みドライバトランジスタ １２、１３、１４、１５、１６、１７ スイッチング
トランジスタ １８、１９ 電圧降下を調整できる素子 ２０、２１ トランジスタ ２２、２３ 調整可能な電圧電源 ＷＬ ワード線 ＢＬ ビット線 ＩWL ワード線電流 ＩBL ビット線電流 ＭＬ 磁気層 ＴＬ 誘電層 Ｒｃ メモリーセルの抵抗 ＷＬＴ ワード線ドライバ ＢＬＴ ビット線ドライバ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 43/08 Ｈ０１Ｌ 27/10 ４４７ (72)発明者 ヘルムート，カンドルフ ドイツ連邦共和国 81669 ミュンヘン クラウディウス ケラー シュトラーセ ２ (72)発明者 シュテファン，ラマーズ ドイツ連邦共和国 81739 ミュンヘン フリッツ コルテネー ボーゲン 42 Ｆターム(参考） 5F083 FZ10 GA09 LA04 LA05 LA10 LA28

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】ワード線（ＷＬ）とビット線（ＢＬ）との
    交差箇所にそれぞれメモリーセルが設けられていて、ワ
    ード線（ＷＬ）およびビット線（ＢＬ）のうち、少なく
    とも１種類の線が線ドライバ回路（６、７）を備えてい
    る、少なくとも２つのメモリーセルアレイ（１、２、
    ３）から成るＭＲＡＭアセンブリーにおいて、 線ドライバ回路（６、７）が２つのメモリーセルアレイ
    （１、２または２、３）の間の連結節点（４、５）にそ
    れぞれ接続され、連結節点（４または５）と２つのメモ
    リーセルアレイ（１、２または２、３）との間にそれぞ
    れ１つのスイッチングトランジスタ（１３、１４または
    １５、１６）が設けられ、その結果、線ドライバ回路
    （６、７）はそれぞれ、相異なるメモリーセルアレイ
    （１、２または２、３）に配属されることを特徴とする
    ＭＲＡＭアセンブリー。
  2. 【請求項２】請求項１に記載のＭＲＡＭアセンブリーに
    おいて、 連結節点（４、５）は電圧降下を調整できる素子（１
    ８、１９）を通じてマスポテンシャルに連結されること
    を特徴とするＭＲＡＭアセンブリー。
  3. 【請求項３】請求項２に記載のＭＲＡＭアセンブリーに
    おいて、 電圧降下を調整できる素子（１８、１９）は、トランジ
    スタ（２０、２１）と、可変抵抗、可変トランジスタダ
    イオード又は調整可能な電圧電源（２２、２３）とを有
    することを特徴とするＭＲＡＭアセンブリー。
  4. 【請求項４】請求項１から３のいずれか１項に記載のＭ
    ＲＡＭアセンブリーにおいて、 線ドライバ回路（６、７）はそれぞれ、書き込みドライ
    バトランジスタ（１０、１１）と電源（８、９）との直
    列回路から成ることを特徴とするＭＲＡＭアセンブリ
    ー。
  5. 【請求項５】請求項１または２に記載のＭＲＡＭアセン
    ブリーにおいて、 スイッチングトランジスタ（１２〜１７）は、Ｎチャン
    ネルＭＯＳ電界効果型トランジスタであることを特徴と
    するＭＲＡＭアセンブリー。
  6. 【請求項６】請求項３に記載のＭＲＡＭアセンブリーに
    おいて、 スイッチングトランジスタ（１２〜１７）およびトラン
    ジスタ（２０、２１）の少なくとも一方は、Ｎチャンネ
    ルＭＯＳ電界効果型トランジスタであることを特徴とす
    るＭＲＡＭアセンブリー。
  7. 【請求項７】請求項４に記載のＭＲＡＭアセンブリーに
    おいて、 スイッチングトランジスタ（１２〜１７）、トランジス
    タ（２０、２１）および書き込みドライバトランジスタ
    （１０、１１）のうちの少なくとも一部は、Ｎチャンネ
    ルＭＯＳ電界効果型トランジスタであることを特徴とす
    るＭＲＡＭアセンブリー。
  8. 【請求項８】請求項１から７のいずれか１項に記載のＭ
    ＲＡＭアセンブリーにおいて、 線ドライバ回路（６、７）に設けられる電源（８、９）
    は２つのメモリーセルアレイ（１、２または２、３）に
    配属されることを特徴とするＭＲＡＭアセンブリー。
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