JP2010027178A - 記憶装置 - Google Patents

Abstract

【課題】スピン注入メモリ等の抵抗変化素子を用いた記憶装置において、抵抗変化素子の高集積化を可能とした記憶装置を提供する。
【解決手段】供給される電流の向きにより抵抗値が変化する複数の抵抗変化素子と、各抵抗変化素子への電流供給をオン−オフ制御する複数のアクセス用トランジスタと、複数の抵抗変化素子の一方端に接続したビット線と、複数の抵抗変化素子の他方端にそれぞれアクセス用トランジスタを介して接続したソース線と、各アクセス用トランジスタのゲートにそれぞれ接続した複数のワード線と、接地電位が印加されるグランド線と、オン状態となることによりビット線またはソース線とグランド線とを接続するスイッチ用トランジスタとを備えた記憶装置とし、抵抗変化素子へ電流供給する際に、スイッチ用トランジスタをオン状態にして、ビット線またはソース線を接地電位にする。
【選択図】図１

Description

本発明は、記憶装置に関し、特にスピン注入メモリなどの抵抗変化素子を用いた記憶装置に関する。

従来、不揮発メモリなどの記憶装置の一形態として、トンネル磁気抵抗効果を利用した抵抗変化素子を用いた記憶装置が知られている。

このような記憶装置では、１つの抵抗変化素子と１つのアクセス用トランジスタとによって１つのメモリセルを構成し、このメモリセルを行列状に多数配設することにより所定容量のデータの記憶を可能としている。１つのメモリセルでは、抵抗変化素子に１ビット分のデータを記憶可能としており、アクセス用トランジスタは、抵抗変化素子への給電をオン−オフ制御している。抵抗変化素子は、アクセス用トランジスタがオン状態となることにより給電され、抵抗変化素子へのデータの書き込み、あるいは抵抗変化素子からのデータの読み出しを可能としている。

特に、抵抗変化素子は、磁化の向きを任意の向きとすることができる強磁性体製の記憶層と、トンネル絶縁膜と、磁化の向きを固定した磁化固定層とを積層した構造とし、記憶層の磁化の向きによって「１」または「０」の１ビット分のデータを記憶している。すなわち、記憶層の磁化の方向が、磁化固定層の磁化の向きと平行な成分を有している場合と、磁化固定層の磁化の向きと反平行な成分を有している場合とで、磁気メモリ素子の抵抗値が異なるトンネル磁気抵抗効果を利用している。そして、磁気メモリ素子に給電すると、磁気メモリ素子では、磁気メモリ素子が低抵抗となっている場合と高抵抗となっている場合とでトンネル電流の大きさが異なるため、磁気メモリ素子から１ビット分のデータを読み出し可能となっている。このようにトンネル磁気抵抗効果を利用した抵抗変化素子は、トンネル磁気抵抗素子と呼ばれることもある。

一般的なトンネル磁気抵抗素子では、交差状に設けたワード線とビット線の交差部分にトンネル磁気抵抗素子を設け、ワード線とビット線に所定の電流を流して発生させた合成電流磁界によって記憶層を所定の磁化状態として、データの書き込みを行っている。一方、トンネル磁気抵抗素子からデータを読み出す場合には、トンネル磁気抵抗素子に所定の電圧を印加することにより電流を流し、トンネル磁気抵抗素子での抵抗値の違いによるそれぞれの電流値を検出して、「１」または「０」を判別している。

このように、トンネル磁気抵抗素子では、合成電流磁界によって所定のデータを記憶させているため、確実な書き込みを行うためにはより大きな磁界を発生させる必要があり、その結果、ワード線あるいはビット線に大きな電流を流す必要がある。しかしながら、記憶装置の小型化にともなって、ワード線あるいはビット線の配線が細くなっていくことにより、十分な大きさの電流を流すことが困難となってきていた。

そこで、最近では、スピントランスファを利用して記憶層の磁化の向きを反転可能とした抵抗変化素子が提案されている。このような抵抗変化素子は、スピン注入メモリと呼ばれている（例えば、特許文献１参照。）。

スピン注入メモリでは、所定の磁性体を通過させることによりスピン偏極させた電子を強磁性体製の記憶層に注入しており、所定の閾値以上の電流を流すことによって、記憶層の磁化の向きを変更可能としている。そして、スピン注入メモリでも、記憶層の磁化の方向が、磁化固定層の磁化の向きと平行な成分を有している場合と、磁化固定層の磁化の向きと反平行な成分を有している場合とで異なるスピン注入メモリの抵抗値を利用して１ビット分のデータを記憶している。

トンネル磁気抵抗素子やスピン注入メモリからなる抵抗変化素子を用いた記憶装置では、一般的に、図１０に示すように、メモリセルを構成している抵抗変化素子ｍを行列状に多数配設して、所要の容量の記憶を可能としている。特に、抵抗変化素子ｍがスピン注入メモリの場合には、抵抗変化素子ｍには、一方端にビット線bLを接続し、他方端にアクセス用トランジスタaTのドレインを接続するとともに、このアクセス用トランジスタaTのソースにソース線sLを接続している。さらに、アクセス用トランジスタaTのゲートにはワード線wLを接続している。ビット線bLとソース線sLは、列方向（ロー方向）に並べて配設した複数の抵抗変化素子ｍとそれぞれ共用し、また、ワード線wLは、行方向（カラム方向）に並べて配設した複数の抵抗変化素子ｍに接続した各アクセス用トランジスタaTと共用している。すなわち、ビット線bL及びソース線sLは、列方向に並べた複数の抵抗変化素子ｍからなる素子配列に沿って、直線状に設けている。また、ワード線wLは、行方向に並べた複数の抵抗変化素子ｍからなる素子配列に沿って、直線状に設けている。

このような記憶装置において、所定のメモリセルの抵抗変化素子ｍにデータを書き込むライト動作では、ワード線wLの電位を電源電位のＶＤＤとして、ソース線sLの電位及びビット線bLの電位を調整することにより、抵抗変化素子ｍの抵抗値を調整している。すなわち、図１１（ａ）に示すように、ソース線sLの電位を接地電位の０Ｖとし、ビット線bLの電位をＶＤＤとして抵抗変化素子ｍに通電することにより、抵抗変化素子ｍの抵抗値を例えば高抵抗状態として、例えば「０」のデータを書き込むこととしている。一方、図１１（ｂ）に示すように、ソース線sLの電位をＶＤＤとし、ビット線bLの電位を０Ｖとして抵抗変化素子ｍに通電することにより、抵抗変化素子ｍの抵抗値を例えば低抵抗状態として、例えば「１」のデータを書き込むこととしている。

また、図１１（ｃ）に示すように、ワード線wLの電位がＶＤＤであっても、ビット線bL及びソース線sLの電位が０Ｖであれば、抵抗変化素子ｍの抵抗値が変化するだけの電流が抵抗変化素子ｍに流れないことによりデータの書き込みは行われない。あるいは、図１１（ｄ）に示すように、ワード線wLの電位が０Ｖの場合には、ビット線bLの電位がＶＤＤでソース線sLの電位が０Ｖであっても、抵抗変化素子ｍに電流が流れないことにより抵抗変化素子ｍへのデータの書き込みは行われない。ワード線wLの電位が０Ｖの場合には、ビット線bLの電位が０Ｖで、ソース線sLの電位がＶＤＤであっても同様である。

一方、記憶装置において、所定のメモリセルの抵抗変化素子に記憶されたデータを読み出すリード動作では、ワード線の電位をＶＤＤとし、ソース線及びビット線によって抵抗変化素子に所定の電圧を印加して、抵抗変化素子に流れる電流を検出している。

ここで、抵抗変化素子に印加する電圧は、その電圧の印加にともなって抵抗変化素子に流れる電流によって抵抗変化素子の抵抗値に変化が生じない微小電圧としている。この微小電圧によって抵抗変化素子に流れる電流の向きはどちら向きであってもよく、検出された電流値から、抵抗変化素子が低抵抗状態と高抵抗状態のいずれであるかを判別して、記憶されているデータを特定している。
特開２００８−００４６２５号公報

このように、抵抗変化素子では、所要のデータを記憶させるために、記憶層における磁化の方向を変えることができる所定の大きさ以上の電流を流す必要がある。

しかしながら、図１０に示したように、記憶装置では、抵抗変化素子を行列状に配設しているため、ビット線及びソース線が長くなりやすく、ビット線及びソース線の寄生抵抗の影響を受けて、抵抗変化素子に十分な大きさの電流が流せなくなるおそれがあった。

そこで、１本のビット線及びソース線は、寄生抵抗を考慮して所定の長さ以下とすることにより抵抗変化素子に十分な大きさの電流を流して、データを確実に書き込めるようにしなければならず、配設可能なメモリセルの個数が規制されることとなっていた。

したがって、規制された個数以上のメモリセルが必要な場合には、規制された個数以内のメモリセルごとに個別にビット線及びソース線への電圧印加の制御を行うドライバ回路を設ける必要があり、メモリセルの高集積化の障害となっていた。

そこで、本発明の記憶装置では、供給される電流の向きにより抵抗値が変化する複数の抵抗変化素子と、各抵抗変化素子への電流供給をオン−オフ制御する複数のアクセス用トランジスタと、複数の抵抗変化素子の一方端に接続したビット線と、複数の抵抗変化素子の他方端にそれぞれアクセス用トランジスタを介して接続したソース線と、各アクセス用トランジスタのゲートにそれぞれ接続した複数のワード線と、接地電位が印加されるグランド線と、オン状態となることによりビット線またはソース線とグランド線とを接続するスイッチ用トランジスタとを備え、抵抗変化素子へ電流供給する際に、スイッチ用トランジスタをオン状態にして、ビット線またはソース線を接地電位にすることとした。

さらに、本発明の記憶装置では、以下の点にも特徴を有するものである。
（１）スイッチ用トランジスタのゲートをソース線に接続したこと。
（２）スイッチ用トランジスタのゲートをビット線に接続したこと。
（３）ワード線は、行列状に並べて配設した複数の抵抗変化素子における行方向の素子配列に沿って素子配列ごとに設け、グランド線は、複数の素子配列ごとに１本ずつ設けたこと。
（４）ビット線及びソース線は、行列状に並べて配設した複数の抵抗変化素子における列方向の素子配列に沿って素子配列ごとに設け、スイッチ用トランジスタのゲートは、１つまたは複数の素子配列を１ブロックとした素子配列ブロックごとに設けてスイッチ用トランジスタをオン−オフ制御する所定の電位が印加される制御線に接続したこと。

本発明の記憶装置では、抵抗変化素子へ電流供給する際に、スイッチ用トランジスタをオン状態にして、ビット線またはソース線を接地電位にすることによって、ビット線またはソース線における寄生抵抗の影響を大きく低減させることができる。

したがって、記憶装置では、ビット線及びソース線の電圧印加の制御を行うドライバ回路の配設数を削減することができ、その分だけ抵抗変化素子とアクセス用トランジスタとからなるメモリセルを設けることにより、高集積化することができる。

本発明の記憶装置は、半導体ウエハ上に、１つの抵抗変化素子と、この抵抗変化素子への電流供給をオン−オフ制御する１つのアクセス用トランジスタとを１組としたメモリセルを多数配設して、所要の記憶容量を有しているものである。

抵抗変化素子は、強磁性体製の記憶層と、トンネル絶縁膜と、磁化の向きを固定した磁化固定層とを積層して形成している。本実施形態の抵抗変化素子はスピン注入メモリであって、スピントランスファを利用して記憶層の磁化の向きを反転可能としている。そして、抵抗変化素子では、抵抗変化素子に供給する電流の向きによって記憶層の磁化の向きを調整し、抵抗変化素子の抵抗値を変化させて「１」または「０」の１ビット分のデータを記憶させている。また、抵抗変化素子に記憶されたデータを読み出す場合には、抵抗変化素子に抵抗値を変化させない程度の電圧を印加して抵抗変化素子に流れる電流を検出し、抵抗変化素子の抵抗値に応じた電流値の大小によって「１」または「０」のデータを読み出している。

図１に示すように、抵抗変化素子Ｍの一方端にはビット線BLを接続するとともに、抵抗変化素子Ｍの他方端にはアクセス用トランジスタATを介してソース線SLを接続し、ビット線BLとソース線SLを介して抵抗変化素子Ｍに所定の電流を供給可能としている。

アクセス用トランジスタATはｎＭＯＳトランジスタであって、ゲートをワード線WLに接続しており、このワード線WLによってゲートに所定の電圧を印加することによりオン状態として、抵抗変化素子Ｍへの電流供給を可能としている。

抵抗変化素子Ｍ及びアクセス用トランジスタATは、一般的に、図１に示すように行列状に配置しており、列方向の素子配列に沿って、素子配列の左側にビット線BLを、素子配列の右側にソース線SLを素子配列ごと配設している。すなわち、各素子配列の上下に位置する抵抗変化素子Ｍ及びアクセス用トランジスタATは、ビット線BLとソース線SLを共用しており、左右に隣り合った列方向の素子配列の間には、ビット線BLとソース線SLを１本ずつ設けている。なお、ビット線BLとソース線SLの配置は、逆であってもよい。

また、記憶装置では、行方向の素子配列に沿って、素子配列の上側にワード線WLを素子配列ごと配設して、左右に並んだアクセス用トランジスタATは、ワード線WLを共用している。説明の便宜上、ビット線BL、ソース線SL、及びワード線WLは直線状としているが、必ずしも直線状となっている必要はない。

ビット線BL及びソース線SLは、カラムスイッチ回路10を介してライトドライバ回路とリード回路とを一体的に構成したカラム制御回路20に接続している。カラム制御回路20は、複数の列方向の素子配列を制御可能しており、本実施形態では、図１に示すように、４つの列方向の素子配列を１ブロックとして、１つのカラム制御回路20で制御している。カラム制御回路20は、列方向の素子配列の配設数に応じて必要数設けている。カラム制御回路20で制御される１ブロック中の列方向の素子配列は、４つに限定するものではなく、１つでもよいし、４つ以外の複数であってもよい。

図１中、信号線21はカラム制御回路20にライトイネーブル信号を入力するためのライトイネーブル信号線、信号線22はカラム制御回路20にリードイネーブル信号を入力するためのリードイネーブル信号線である。また、図１中、信号線23は書込データ入力線であり、カラム制御回路20ごとに１本ずつ設けて、カラム制御回路20で制御されている列方向の素子配列のいずれかの抵抗変化素子Ｍに記憶させるデータが「０」であるか、「１」であるかを指定する信号を伝送している。また、図１中、信号線24は読出データ出力線であり、カラム制御回路20ごとに１本ずつ設けて、カラム制御回路20で制御されている列方向の素子配列のいずれかの抵抗変化素子Ｍから読み出された「０」または「１」のデータに基づく信号を伝送している。さらに、図１中、信号線25はカラムスイッチ回路10とカラム制御回路20とを接続している接続配線である。

カラムスイッチ回路10では、カラム選択信号線26から各カラムスイッチ回路10に入力された選択信号に基づいていずれか１つの列方向の素子配列のビット線BLとソース線SLを接続配線25にそれぞれ接続させている。接続配線25を介してカラム制御回路20に接続されたビット線BL及びソース線SLには、カラム制御回路20によって電源電位（ＶＤＤ）または接地電位（０Ｖ）をそれぞれ印加している。カラム制御回路20に接続されない列方向の素子配列のビット線BLとソース線SLは、カラムスイッチ回路10にて接地電位（０Ｖ）を印加している。

ワード線WLはロー制御回路30に接続し、このロー制御回路30による制御によって、各ワード線WLに電源電位（ＶＤＤ）または接地電位（０Ｖ）のいずれかを印加している。図１中、信号線31はロー制御回路30にロー制御信号を入力するロー制御信号線である。図示しないが、記憶装置には、ライトイネーブル信号線21、リードイネーブル信号線22、書込データ入力線23、読出データ出力線24、ロー制御信号線25などが接続される主制御部を設けており、記憶装置は、この主制御部の制御に基づいて動作している。

本発明の要部は、図１に示すように、ビット線BLを接地電位とするためのグランド線GLを設けて、ビット線BLとグランド線GLとを接続することにより、ビット線BLを接地電位とするものである。あるいは、ソース線SLとグランド線GLとを接続することにより、ソース線SLを接地電位とするものである。

グランド線GLは行方向の素子配列に沿って設けて、各ビット線BL及びソース線SLと交差状に設け、かつワード線WLと平行状に設けている。

図1において、グランド線GLとビット線BLは、ｎＭＯＳトランジスタで構成したスイッチ用トランジスタSTを介して接続し、スイッチ用トランジスタSTのゲートはソース線SLに接続している。

この場合、図２（ａ）に示すように、ビット線BLに電源電位（ＶＤＤ）を印加し、ソース線SLに接地電位（０Ｖ）を印加し、ワード線WLに電源電位（ＶＤＤ）を印加すると、図２（ａ）において抵抗変化素子Ｍに右向きの電流が流れる。この右向きの電流によって、抵抗変化素子Ｍの記憶層の磁化の向きが所定方向となる。以下において、説明の便宜上、抵抗変化素子Ｍに右向きに流した電流を正方向の電流と呼び、抵抗変化素子Ｍに左向きに流した電流を逆方向の電流と呼ぶ。

抵抗変化素子Ｍに正方向の電流を流すことによって抵抗変化素子Ｍに「０」のデータが記憶される場合には、抵抗変化素子Ｍに逆方向の電流を流すことによって抵抗変化素子Ｍに「１」のデータが記憶されることとなっている。なお、逆に、抵抗変化素子Ｍに正方向の電流を流すことによって抵抗変化素子Ｍに「１」のデータを記憶し、抵抗変化素子Ｍに逆方向の電流を流すことによって抵抗変化素子Ｍに「０」のデータを記憶することとしてもよい。また、ビット線BLに電源電位（ＶＤＤ）を印加し、ソース線SLに接地電位（０Ｖ）を印加して抵抗変化素子Ｍにデータの書き込みを行う動作状態を、ビット線ライト状態と呼ぶ。

また、図２（ｂ）に示すように、ビット線BLに接地電位（０Ｖ）を印加し、ソース線SLに電源電位（ＶＤＤ）を印加し、ワード線WLに電源電位（ＶＤＤ）を印加すると、抵抗変化素子Ｍに逆向きの電流が流れ、所定のデータが記憶される。このとき、ソース線SLに電源電位（ＶＤＤ）が印加されることによりスイッチ用トランジスタSTはオン状態となって、スイッチ用トランジスタSTを介してビット線BLとグランド線GLが接続され、ビット線BLを接地電位としている。

このように、ビット線BLを接地電位とすることにより、後述するようにビット線BLの寄生抵抗の影響を規制できるので、ビット線BLに長さの規制が生じることがなく、ソース線SLの寄生抵抗のみを考慮してメモリセルの高集積化を図ることができる。ここで、ソース線SLに電源電位（ＶＤＤ）を印加し、ビット線BLに接地電位（０Ｖ）を印加して抵抗変化素子Ｍにデータの書き込みを行う動作状態を、ソース線ライト状態と呼ぶ。

一方、図２（ｃ）に示すように、ビット線BLとソース線SLにそれぞれに接地電位（０Ｖ）を印加した場合には、ワード線WLに電源電位（ＶＤＤ）を印加してアクセス用トランジスタATがオン状態としていても、抵抗変化素子Ｍにデータの書き込みは生じない。ビット線BL及びソース線SLが接地電位（０Ｖ）となっている場合には、抵抗変化素子Ｍには、記憶層の磁化の向きを変更できるだけの大きさの電流が流れないからである。

また、ワード線WLに接地電位（０Ｖ）を印加している場合には、アクセス用トランジスタATがオフ状態となるので、ビット線BL及びソース線SLに印加された電圧にかかわらず、抵抗変化素子Ｍに電流が流れないことによりデータの書き込みは生じない。

本実施形態では、ビット線ライト状態の場合にソース線SLに接地電位（０Ｖ）を印加し、ソース線ライト状態の場合にビット線BLに接地電位（０Ｖ）を印加しているが、必ずしも接地電位（０Ｖ）である必要はなく、例えば負の電圧を印加してもよい。抵抗変化素子Ｍでのデータの書き込みに必要となる電流を供給するために、記憶装置内において調達が容易な接地電位（０Ｖ）及び電源電位（ＶＤＤ）を用いているだけである。

グランド線GLは、行方向の素子配列に沿って素子配列ごと設けてもよいが、グランド線GLによってビット線BLの寄生抵抗の影響を無視できる程度に緩和できれば、図１に示すように、複数の行方向の素子配列ごとに１本のグランド線GLを設けてよい。このようにグランド線GLの配線数を抑制することによって、より多くの行方向の素子配列を配設することができ、メモリセルを高集積化することができる。

以下において、グランド線GLを設けることによる効果について具体的に説明する。

ここで、グランド線GLは、図３（ａ）に示すように、２０４８行の素子配列ごとに設けているものとする。アクセス用トランジスタAT及びスイッチ用トランジスタSTのオン抵抗は500ohmとする。

ビット線ライト状態での抵抗変化素子Ｍの素子抵抗は2300ohm、ソース線ライト状態での抵抗変化素子Ｍの素子抵抗は1500ohmとする。

ビット線BL及びソース線SLにおける配線抵抗は１行あたり0.3ohmとする。すなわち、１０２４行で300ohm、４０９６行で1200ohmとなる。

カラム制御回路20におけるライトドライバ回路20aのオン抵抗は、便宜上、ビット線用ドライバ回路とソース線用ドライバ回路とも、及び電源電位側と接地電位側とも一律250ohmとする。電源電位（ＶＤＤ)は1.5Vとする。

抵抗変化素子Ｍにおいて記憶層の磁化の向きを反転させるために必要な電流は、ビット線ライト状態でも、ソース線ライト状態でも200μＡである。

さらに、合成の寄生抵抗の見積もりを簡単にするために、以下のように仮定する。

まず、２０４８行の行方向の素子配列間隔で設けたグランド線GLに接続したスイッチ用トランジスタSTからもっとも遠い抵抗変化素子Ｍは、グランド線GLから１０２４行離れた素子配列の抵抗変化素子Ｍとする。

そして、この抵抗変化素子Ｍに接続されたビット線BLは、１０２４行だけ上方に位置するグランド線GL、あるいは１０２４行だけ下方に位置するグランド線GLとスイッチ用トランジスタSTを介して接続されるものとする。

したがって、スイッチ用トランジスタSTまでのビット線BLの寄生抵抗は、最大でも１０２４行分の寄生抵抗に相当する300ohmとなる。

ここで、図３（ａ）において矢印で示したある１つのメモリセルにおける抵抗変化素子Ｍに流れる電流の大きさを考察するために、ビット線ライト状態における回路図を図３（ｂ）に、ソース線ライト状態における回路図を図３（ｃ）に示す。回路図では、ビット線BL及びソース線SLにおける行方向の素子配列の行ごとの寄生抵抗をr1とし、ライトドライバ回路20aのオン抵抗をr2、スイッチ用トランジスタSTの抵抗をr3として示している。

図３（ｂ）に示すように、ビット線ライト状態では、グランド線GLを設けたことによる効果はないが、図３（ｃ）に示すように、ソース線ライト状態では、グランド線GLによってビット線BLの中途部において接地電位が印加されることとなっている。したがって、ソース線ライト状態では、グランド線GLを介した接地電位の印加によって、ビット線BLにおける寄生抵抗の影響を抑制できる。

図４は、横軸をビット線BL及びソース線SLにおける寄生抵抗の合成寄生抵抗として、上述した数値を用いて、抵抗変化素子Ｍに流れる電流の大きさを、グランド線GLを介した接地電位への接続の有り無しで数値解析を行った結果を示したグラフである。図４において、太線がビット線BLへの接地電位接続有りの場合であり、細線がビット線BLへの接地電位接続無しの従来の場合である。

上述したように、抵抗変化素子Ｍでは、データの書き込みに200μＡ以上の電流が必要であるため、ビット線BLに接続したグランド線GLで接地電位をしない場合には、合成寄生抵抗を約500ohm以下とする必要があった。したがって、ビット線BL及びソース線SLは長くすることができなかった。

これに対して、ビット線BLに接続したグランド線GLによってビット線BLの中途部に接地電位を印加することにより、合成寄生抵抗が約2600ohmまで許容可能とすることができ、ビット線BL及びソース線SLをより長くすることができる。したがって、カラムスイッチ回路10及びカラム制御回路20の配設数を削減して、削減したカラムスイッチ回路10及びカラム制御回路20の代わりに抵抗変化素子Ｍを設けることによって、高集積化することができる。

上述した実施形態では、スイッチ用トランジスタSTを介してグランド線GLとビット線BLとを接続しているが、図５に示すように、スイッチ用トランジスタSTを介してグランド線GLとソース線SLとを接続してもよい。このとき、スイッチ用トランジスタSTのゲートはビット線BLに接続している。

この場合、図５（ａ）に示すように、ビット線BLに電源電位（ＶＤＤ)を印加し、ソース線SLに接地電位（０Ｖ）を印加し、ワード線WLに電源電位（ＶＤＤ)を印加すると、抵抗変化素子Ｍに正方向の電流が流れ、抵抗変化素子Ｍに所定のデータが記憶される。このとき、ビット線BLに電源電位（ＶＤＤ)が印加されることによりスイッチ用トランジスタSTはオン状態となって、スイッチ用トランジスタSTを介してソース線SLとグランド線GLとを接続して、ソース線SLを接地電位としている。

このように、ソース線SLを接地電位とすることにより、ソース線SLの寄生抵抗の影響を規制できるので、ソース線SLに長さの規制が生じることがなく、ビット線BLの寄生抵抗のみを考慮してメモリセルの高集積化を図ることができる。

図６は、横軸をビット線BL及びソース線SLにおける寄生抵抗の合成寄生抵抗として、抵抗変化素子Ｍに流れる電流の大きさを、グランド線GLを介した接地電位への接続の有り無しで数値解析を行った結果を示したグラフである。図６において、太線がソース線SLへの接地電位接続有りの場合であり、細線がソース線SLへの接地電位接続無しの従来の場合である。

ソース線SLに接続したグランド線GLで接地電位をしない場合には、合成寄生抵抗を約1250ohm以下とする必要があり、ビット線BL及びソース線SLは長くすることができなかった。

これに対して、ソース線SLに接続したグランド線GLによってソース線SLの中途部に接地電位を印加することにより、合成寄生抵抗が約2600ohmまで許容可能とすることができ、ビット線BL及びソース線SLをより長くすることができる。したがって、カラムスイッチ回路10及びカラム制御回路20の配設数を削減して、削減したカラムスイッチ回路10及びカラム制御回路20の代わりに抵抗変化素子Ｍを設けることによって、高集積化することができる。

なお、図４と図６において、グランド線GLを介した接地電位への接続を行う場合でグラフの傾きが異なるのは、ソース線ライト状態とビット線ライト状態とで、抵抗変化素子Ｍとアクセス用トランジスタATの接続関係が逆向きとなることに起因している。

上述したように、グランド線GLは、ビット線BLとソース線SLのいずれか一方に接続する構成とするのではなく、その両方としてもよい。

すなわち、図７に示すように、グランド線GLとビット線BLとを接続する第１スイッチ用トランジスタST1と、グランド線GLとソース線SLとを接続する第２スイッチ用トランジスタST2を設けてもよい。ここで、第１スイッチ用トランジスタST1のゲートはソース線SLに接続し、第２スイッチ用トランジスタST2のゲートはビット線BLに接続している。また、図７では、第１スイッチ用トランジスタST1に接続するグランド線GLと、第２スイッチ用トランジスタST2に接続するグランド線GLの２本のグランド線GLを設けているが、１本として共用してもよい。

第１及び第２スイッチ用トランジスタST1,ST2のゲートを、電源電位（ＶＤＤ)が印加されるビット線BLあるいはソース線SLに接続することにより、余分な配線を設けることなく第１及び第２スイッチ用トランジスタST1,ST2を駆動させることができる。

しかも、グランド線GLを設けてソース線SL及びビット線BLを接地電位に接続可能とすることにより、図４及び図６で示した両方の効果を兼ね備えることができ、効果的に抵抗変化素子Ｍを高集積化することができる。

また、第１及び第２スイッチ用トランジスタST1,ST2のゲートは、電源電位（ＶＤＤ)が印加されるビット線BLあるいはソース線SLに接続するのではなく、適宜の制御線に接続してもよい。

すなわち、図８に示すように、スイッチ用トランジスタSTを介してビット線BLが接続されるグランド線GLを備えた記憶装置において、スイッチ用トランジスタSTのゲートに接続する制御線CLを設けてもよい。

特に、制御線CLは、１つのカラム制御回路20で制御される１ブロック中の列方向の素子配列において、行方向に隣り合ったスイッチ用トランジスタSTと共用して、ブロックごとに制御線CLを設けている。

さらに、制御線CLは制御信号ドライバ回路40に接続している。制御信号ドライバ回路40は、制御線CLを介して各スイッチ用トランジスタSTのゲートに所定の電位を印加する制御信号を出力して、各スイッチ用トランジスタSTをオン−オフ制御している。

特に、本実施形態の制御信号ドライバ回路40では、カラム制御回路20に入力しているライトイネーブル信号と、各書込データ入力線23を介してカラム制御回路20に入力しているデータ入力信号との論理和処理を行うＡＮＤ回路を設けている。

制御信号ドライバ回路40では、ＡＮＤ回路での処理結果を制御信号として出力し、各スイッチ用トランジスタSTをオン−オフ制御することにより、スイッチ用トランジスタSTのゲートをソース線SLに接続するよりも、安定的に動作させることができる。したがって、抵抗変化素子Ｍが高集積された場合に、誤作動を生じにくくすることができ、動作安定性の高い記憶装置を提供できる。

さらに、図８に示すように、ビット線BLにグランド線GLを接続させる場合だけでなく、図９に示すように、ソース線SLもグランド線GLに接続させるようにしてもよい。

すなわち、グランド線GLとビット線BLとを接続する第１スイッチ用トランジスタST1と、グランド線GLとソース線SLとを接続する第２スイッチ用トランジスタST2を設けるものである。

第１スイッチ用トランジスタST1のゲートには、制御信号ドライバ回路40から出力された制御信号を伝送する制御線CLを接続し、第２スイッチ用トランジスタST2のゲートも、制御信号ドライバ回路40から出力された制御信号を伝送する制御線CLを接続している。

本実施形態の制御信号ドライバ回路40にも、カラム制御回路20に入力しているライトイネーブル信号と、各書込データ入力線23を介してカラム制御回路20に入力しているデータ入力信号との論理和処理を行うＡＮＤ回路を設けている。

制御信号ドライバ回路40では、ＡＮＤ回路での処理結果を制御信号として出力し、各第１及び第２スイッチ用トランジスタST1,ST2をオン−オフ制御して、各スイッチ用トランジスタST1,ST2を安定的に動作可能としている。したがって、抵抗変化素子Ｍが高集積された場合に、誤作動を生じにくくすることができ、動作安定性の高い記憶装置を提供できる。

本発明の実施形態にかかる記憶装置の説明図である。 抵抗変化素子を備えたメモリセルの動作説明図である。 抵抗変化素子に流れる電流を算出するための数値解析用モデルの説明図である。 抵抗変化素子に流れる電流と寄生抵抗との関係を示すグラフである。 他の実施形態の抵抗変化素子を備えたメモリセルの動作説明図である。 抵抗変化素子に流れる電流と寄生抵抗との関係を示すグラフである。 他の実施形態の記憶装置の説明図である。 他の実施形態の記憶装置の説明図である。 他の実施形態の記憶装置の説明図である。 従来の記憶装置の説明図である。 従来の抵抗変化素子を備えたメモリセルの動作説明図である。

符号の説明

Ｍ 抵抗変化素子
AT アクセス用トランジスタ
ST スイッチ用トランジスタ
BL ビット線
SL ソース線
WL ワード線
GL グランド線
10 カラムスイッチ回路
20 カラム制御回路
21 ライトイネーブル信号線
22 リードイネーブル信号線
23 書込データ入力線
24 読出データ出力線
25 接続配線
26 カラム選択信号線
30 ロー制御回路
31 ロー制御信号線
40 制御信号ドライバ回路

Claims (5)

1. 供給される電流の向きにより抵抗値が変化する複数の抵抗変化素子と、
   各前記抵抗変化素子への電流供給をオン−オフ制御する複数のアクセス用トランジスタと、
   前記複数の抵抗変化素子の一方端に接続したビット線と、
   前記複数の抵抗変化素子の他方端にそれぞれ前記アクセス用トランジスタを介して接続したソース線と、
   各前記アクセス用トランジスタのゲートにそれぞれ接続した複数のワード線と、
   接地電位が印加されるグランド線と、
   オン状態となることにより前記ビット線または前記ソース線と前記グランド線とを接続するスイッチ用トランジスタと、を備え、
   前記抵抗変化素子へ電流供給する際に、前記スイッチ用トランジスタをオン状態にして、前記ビット線または前記ソース線を接地電位にする記憶装置。
2. 前記スイッチ用トランジスタのゲートを前記ソース線に接続した請求項１に記載の記憶装置。
3. 前記スイッチ用トランジスタのゲートを前記ビット線に接続した請求項１に記載の記憶装置。
4. 前記ワード線は、行列状に並べて配設した前記複数の抵抗変化素子における行方向の素子配列に沿って素子配列ごとに設け、
   前記グランド線は、複数の前記素子配列ごとに１本ずつ設けた請求項１〜３のいずれか１項に記載の記憶装置。
5. 前記ビット線及び前記ソース線は、行列状に並べて配設した前記複数の抵抗変化素子における列方向の素子配列に沿って素子配列ごとに設け、
   前記スイッチ用トランジスタのゲートは、１つまたは複数の前記素子配列を１ブロックとした素子配列ブロックごとに設けて前記スイッチ用トランジスタをオン−オフ制御する所定の電位が印加される制御線に接続した請求項１に記載の記憶装置。

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