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KR100565109B1 - Ｍｒａｍ 비트라인 워드라인의 아키텍처 - Google Patents

Ｍｒａｍ 비트라인 워드라인의 아키텍처 Download PDF

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KR100565109B1
KR100565109B1 KR1020037009811A KR20037009811A KR100565109B1 KR 100565109 B1 KR100565109 B1 KR 100565109B1 KR 1020037009811 A KR1020037009811 A KR 1020037009811A KR 20037009811 A KR20037009811 A KR 20037009811A KR 100565109 B1 KR100565109 B1 KR 100565109B1
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비에만한스-하인리히
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인피니언 테크놀로지스 노쓰 아메리카 코포레이션
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Abstract

본 발명에 따른 메모리 디바이스는 교차점 어레이를 형성하는 복수의 비트라인들 및 복수의 워드라인들을 포함하여 이루어진다. 메모리셀은 상기 어레이내의 각각의 교차점에 위치된다. 비트 디코더 및 워드 디코더는 각각 비트라인들 및 워드라인들에 결합된다. 제1시리즈의 스위치회로들은 인접한 비트라인들을 따라 위치되고 결합되어, 디바이스에 걸쳐 저항을 감소시킬 수 있게 프로그래밍전류의 경로를 짧게 제공하도록 인접한 비트라인들을 따라 어레이를 세그먼트들로 분할한다.

Description

ＭＲＡＭ 비트라인 워드라인의 아키텍처 {MRAM BIT LINE WORD LINE ARCHITECTURE}
본 발명은 본 명세서에도 참조자료로 채택되고 있는, 2001년, 1월 24일에 출원된 U.S 가출원 제 60/263,984호의 이점에 대한 소유권을 주장한다.
본 발명은 반도체 메모리 디바이스의 제조에 관한 것으로, 특히 아키텍처에 걸쳐 비트라인 및 워드라인 저항을 감소시키는 램아키텍처(random access memory architecture)에 관한 것이다.
DRAM 및 FLASH 메모리디바이스와 같은 전통적인 메모리디바이스는 일반적으로 어레이를 형성하도록 교차하는 워드라인 및 비트라인의 어레이를 포함한다. 각각의 교점은 메모리셀에 결합된다. 프로그래밍전류는 메모리셀로에 데이터를 기록하거나 메모리셀로부터 데이터를 판독하도록 소정의 메모리셀에 대응하는 워드라인 및 비트라인에 제공될 수 있다. 마그네틱 랜덤 액세스 메모리(Magnetic random access memory; MRAM) 디바이스는 DRAM 및 FLASH 메모리 디바이스 보다는, DRAM 디바이스와 대조적으로 비휘발성이고, FLASH 메모리 디바이스와 대조적으로 빠른 동작 등의 많은 이점을 제공하는 새로운 기술이다.
전통적인 메모리 디바이스에서, 어레이를 형성하는 워드라인 및 비트라인의 길이는 일반적으로 설계관심사항이 아니었다. 그러나, MRAM 디바이스내의 프로그래밍전류가 전통적인 메모리 디바이스에서보다 크기 때문에, 비트라인 및 워드라인에 걸친 저항이 마그네틱 랜덤 액세스 메모리(MRAM)에서는 특별한 관심사항이다. 프로그래밍전류가 라인들을 통하여 전파될 때는, 비트라인 및 워드라인의 길이가 라인저항에 의하여 제한된다. 보다 긴 워드라인 및 비트라인은 보다 큰 어레이 및 보다 큰 효율을 제공하지만, 과도한 전압강하 및 불필요한 열발생을 일으키는 높은 저항을 갖게 된다.
MRAM 디바이스에서, 워드라인 및 비트라인에 걸친 높은 저항은 몇가지 문제를 유발할 수 있다. 한 문제는 비트라인 및 워드라인에 걸친 전압강하를 일으킨다는 것이다. 전압이 동작전압의 범위를 벗어나서 떨어지면, 메모리셀이 손상을 입을 수 있다.
본 발명에 의하여, 상기 및 기타 문제점들이 일반적으로 해결될 수 있고, 기술적 이점들이 대체로 달성되며, 이는 일 실시예에서 RAM 아키텍처를 제공한다.
본 발명의 메모리 디바이스의 바람직한 실시예에서, 디바이스는 복수의 비트라인 및 복수의 워드라인을 포함한다. 복수의 워드라인은 복수의 비트라인과 교차점 어레이를 형성한다. 복수의 메모리셀 중의 하나가 어레이내의 각각의 교차점에 놓여진다. 전류원 및 전류싱크를 갖는 비트 디코더는 비트라인과 결합되고 전류원 및 전류싱크를 갖는 워드디코더는 워드라인에 결합된다. 제1시리즈의 스위치회로는 2개의 인접한 비트라인에 결합된다. 제1시리즈의 스위치회로는 인접한 비트라 인을 따라 놓여져서, 인접한 비트라인을 따라 어레이를 세그먼트들로 분할한다. 대응하는 교차점의 메모리셀은 대응하는 비트라인 및 워드라인에 사전설정된 양의 전류가 제공되는 경우에 판독용으로 선택된다.
또 다른 바람직한 실시예에서, 스위치회로는 워드라인을 따라 위치된다. 또 다른 실시예에서, 메모리 디바이스는 비트라인을 따라 제1시리즈의 스위치회로를 이용하고, 제2시리즈의 스위치회로는 2개의 인접한 워드라인과 결합된다. 제2시리즈의 스위치회로는 인접한 워드라인을 따라 놓여져서, 인접한 워드라인을 따라 어레이를 세그먼트들로 분할한다.
본 발명의 바람직한 실시예의 하나의 이점은 비트라인 및 워드라인의 길이를 제한하는 워드라인 및 비트라인에 걸친 저항을 감소시킬 수 있다는 것이다.
본 발명의 바람직한 실시예의 또 다른 이점은 워드라인 및 비트라인의 저항을 감소시키도록 용이하게 구현된 스위치회로를 이용할 수 있다는 것이다.
본 발명의 바람직한 실시예의 또 다른 이점은 바람직한 실시예의 아키텍처의 일부가 소요되는 물리적 공간을 감소시킬 수 있도록 어레이 아래에 위치될 수 있다는 것이다.
상술된 내용은 후술되는 본 발명의 상세한 설명을 보다 잘 이해할 수 있도록 본 발명의 특징 및 기술적 이점을 다소 개략적으로 설명한 것이다. 본 발명의 추가 특징 및 이점은 이하에 기술되며, 이는 본 발명의 청구항의 주제를 이룬다. 당업자들은 기술되는 개념 및 특정 실시예가, 여타의 구조 또는 공정을 수정할 수 있고, 설계할 수 있으며, 본 발명과 동일한 목적을 달성할 수 있는 토대로서 용이하 게 활용될 수 있음을 이해할 것이다. 당업자들은, 첨부된 청구항에 개시된 바와 같이 본 발명의 기술적사상 및 범위를 벗어나지 않는 등가의 구성물로 실시될 수 있음을 또한 이해할 것이다.
첨부된 도면과 관련된 이하의 설명을 통하여 본 발명의 상기 특징 및 이점이 보다 명확히 이해될 것이다.
도 1은 종래기술의 메모리셀어레이를 예시하는 도면;
도 2는 본 발명에 따른 메모리 디바이스의 바람직한 실시예를 나타내는 도면;
도 3a 및 도 3b는 본 발명의 바람직한 실시예를 사용하여 달성되는 감소된 라인저항을 예시하는 도면;
도 4는 본 발명의 스위치회로의 바람직한 실시예를 나타내는 도면;
도 5는 스위치회로의 동작을 예시하는 진리표(truth table);
도 6은 본 발명의 바람직한 실시예의 일부를 나타내는 도면;
도 7은 본 발명의 메모리디바이스의 또 다른 바람직한 실시예를 나타내는 도면이다.
이제, 바람직한 실시예의 구성 및 이용이 이하에 상세히 설명된다. 그러나, 본 발명은 많은 다양한 특정 상황에서 실시될 수 있는 많은 적용가능한 창의적인 개념을 제공하는 것으로 이해하여야 한다. 설명되는 특정 실시예는 주로 본 발명 의 구성 및 사용을 위한 특정 방법을 예시하며, 이는 본 발명의 범위를 제한하지 않는다. 본 발명이 MRAM 적용에 관하여 설명되지만, 당업자들은 본 발명이 여타의 적용들에도 이용될 수 있음을 이해할 것이다.
도 1은 종래기술의 MRAM 어레이(10)를 예시한다. MRAM 어레이(10)는 비트라인(12) 및 워드라인(14)을 포함하며, 이들은 교차하여 점(16)들을 형성한다. 각각의 점(16)에는 메모리셀(18)이 위치된다. 비트라인(12) 및 워드라인(14)은 각각 프로그래밍 전류(I)를 비트라인(12) 및 워드라인(14)으로 제공하는 회로요소를 포함하고 있는 디코더(도시되지 않음)를 가진다. 그러나, 비트라인(12) 및 워드라인(14)의 길이로 인해서, 프로그래밍전류(I)가 제공되는 경우에, 이들 라인들의 저항이 높아지고, 비트라인 및 워드라인에 걸쳐 전압강하를 일으킨다. 비트라인(12) 및 워드라인(14)은 저항을 감소시키기 위하여 짧아질 수 있다. 그러나, 짧은 비트라인 및 워드라인은 작은 어레이들을 만들고, 이는 물리적인 소요공간을 증가시킨다. 반도체 디바이스의 물리적인 크기를 감소시키자는 것은 허용될 수 없는 조건을 제시하는 것이다. 짧은 비트라인 및 워드라인(12, 14)은 또한 효율을 저하시킨다.
도 2는 본 발명의 메모리 디바이스의 바람직한 실시예를 예시한다. 메모리 디바이스(20)는 복수의 비트라인(22) 및 상기 복수의 비트라인(22; 22a, 22b로 도시됨)과 교차점 어레이를 형성하는 복수의 워드라인(24)을 포함한다. 복수의 메모리셀(28)은 교차점(30)에 위치되며, 이는 복수의 비트라인(22) 중의 하나와 복수의 워드라인(24) 중의 하나와의 교점에 해당한다. 복수의 비트라인(22)들이 결합된 것이 비트디코더(32)이며, 이는 전류원(34) 및 전류싱크(36)을 가진다. 워드 디코더(38)는 복수의 워드라인(24)들에 결합된다. 워드 디코더(38)는 또한 전류원(34) 및 전류싱크(36)를 가진다. 제1시리즈의 스위치회로(40)는 2개의 인접한 비트라인(22)들과 결합된다. 제1시리즈의 스위치회로(40)는 2개의 인접한 비트라인(22)들을 따라 놓여져서, 어레이(26)가 인접한 비트라인을 따라 세그먼트(42)로 분할된다. 예시적인 목적으로, 2개의 인접한 비트라인(22)은 3개의 세그먼트로 분할되지만, 당업자들은, 어레이(26)를 여하한의 개수의 세그먼트(42)로 분할하기 위하여, 여하한의 개수의 스위치회로들이 2개의 인접한 비트라인(22)을 따라 사용될 수 있음을 이해할 것이다. 사용되는 스위치의 개수는 저항 및 어레이 아래의 가용공간에 의하여 결정된다. 각각의 세그먼트(42)는 다수의 메모리셀들(28), 바람직하게는 128 내지 256개 범위의 메모리셀(28)을 포함한다. 도 2에서, 각각의 세그먼트(42)는 설명을 명확히 하기 위하여, 단지 2개의 메모리셀(28) 만을 갖는 것으로 도시된다.
도 1을 다시 참조하면, 종래기술에서, 프로그래밍전류(I)는 기록용으로 선택되도록 주어진 메모리셀(28)의 대응하는 비트라인(22)으로 전달될 것이다. 본 발명에서는, 프로그래밍전류(Ip)가 2개의 인접한 비트라인(22a, 22b)들 사이에서 분할된다. 프로그래밍전류(Ip)의 절반이 각각의 2개의 인접한 비트라인(22a, 22b)에 제공된다. 그러나, 당업자들은, 상술된 바와 같이, 어레이를 동작시키는데 충분한 만큼의 소정의 프로그래밍전류(Ip)가 각각의 2개의 인접한 비트라인(22a, 22b)에 제 공될 수도 있음을 이해할 것이다. 데이터가 메모리셀(28)에 기록될 때, 세그먼트(42)내의 비트라인(22a, 22b) 중의 하나로 전체 프로그래밍전류(Ip)를 제공하기 위하여 스위치회로(40)가 이용된다. 프로그래밍전류(Ip)를 단지 하나의 세그먼트(42)에만 공급하면, 비트라인(22a, 22b)를 짧게 하지 않고도, 전체저항을 감소시킬 수 있다. 이것은 프로그래밍전류가 2개의 세그먼트내의 2개의 도체(22a, 22b)를 통과하고, 프로그래밍될 메모리셀을 포함하는 하나의 세그먼트에 대한 하나의 도체만을 통과하기 때문이다.
도 3a 및 도 3b는 본 발명의 바람직한 실시예를 이용하여 달성되는 감소된 라인저항을 예시한다. 예시된 바와 같이, 프로그래밍전류(Ip)는 세그먼트들(42c, 42d) 뿐만 아니라, 제1세그먼트(42a)내의 2개의 라인(22a, 22b)을 통하여 흐른다. 그런 다음, 그들이 도 3b의 단일 라인구현을 갖지 않는다면, 이들 각각의 세그먼트들은 단지 절반의 저항을 가진다. 프로그래밍될 메모리셀(28)을 포함하는 세그먼트(42b)는 단지 하나의 도체(22a)만을 통과하는 전체 프로그래밍전류(Ip)를 가지므로, 도체(22a)에 접속된 메모리셀이 전체 프로그래밍전류(Ip)를 받아들인다. 전류가 단지 하나의 도체만을 통과하기 때문에, 상기 세그먼트(42b)는 종래의 비트라인과 동일한 양의 라인저항을 조성할 것이다. 누적하면, 도 3b의 라인(14)에 대한 라인저항은 4*R(라인(14)의 하나의 라인세그먼트의 저항으로 표준화된 값)이다. 이와 대조적으로, 도 3a에 도시된 실시예에 대한 누적 라인저항은 2.5*R이다. 이 와 같이, 예시된 실시예는 종래기술의 전체 라인저항의 단지 5/8만을 제공하고 즉, 종래기술의 라인저항의 37.5%를 감소시킨다. 당업자들은 스위치회로의 개수 즉, 라인세그먼트가 증가함에 따라 추가적인 라인저항의 개선이 달성될 수 있음을 이해할 것이다. 스위치회로(40)의 온상태 저항이 또한 고려되어야만 하므로, 상술된 모델이 완전히 정확한 것은 아니다. 그러나, 이하에 더 상세히 설명되는 바와 같이, 잘 알려져 있는 CMOS 기술을 이용하면, 스위치회로의 온상태 저항이 최소화될 수 있다.
도 4는 본 발명의 스위치회로(40)의 바람직한 실시예를 예시하며, 이는 메모리셀 어레이가 세그먼트들로 분할되게 한다. 세그먼트는 임의의 주어진 시간에 전류(Ip)에 의하여 활성화되는 비트라인 및 워드라인의 길이를 효과적로 짧게 만들 수 있다. 세그먼트내의 상기 "짧아진" 라인길이는 비트라인에 걸친 저항을 감소시켜, 메모리 디바이스의 개선된 동작을 제공한다.
스위치회로(40)의 바람직한 실시예는 트랜지스터들(T1, T2, T3, T4)을 포함한다. 트랜지스터들(T1, T2, T3, T4)은 일반적으로 제어회로(도시되지 않음)에 접속되는 제어라인(54)에 의하여 턴온된다. 바람직한 실시예에서, 제어회로는 디코더(32, 34)로 구현된다. 스위치회로(40)내의 다양한 조합의 트랜지스터들(T1, T2, T3, T4)을 턴온시키면, 프로그래밍전류(Ip)의 경로가 메모리디바이스내의 특정 세그먼트를 선택하도록 변화될 수 있다. 예를 들어, 도 5의 진리표는, 다양한 조합의 트랜지스터들(T1, T2, T3, T4)의 턴온이 2개의 인접한 비트라인(56, 58) 중의 하나 또는 다른 하나를 통하여 전체 전류(Ip)를 어떻게 제공하는지 또는 각각의 2개의 인접한 비트라인(56, 58)에 원래 제공되는 전류가 각각의 2개의 인접한 비트라인(56, 58)을 통하여 어떻게 지속되는지를 예시한다. 후자의 경우에, 세그먼트내의 2개의 인접한 비트라인(56, 58) 모두가 선택되지 않는다. 이하에, 도면을 참조하여 스위치회로(40)의 동작이 상세히 설명된다.
메모리디바이스(20)내의 어레이(26)의 일부를 나타내는 도 6을 참조하면, 특정 세그먼트내의 비트라인(56, 58) 중의 어느 하나에든 프로그래밍전류를 제공하기 위하여 그들 각각의 제어신호에 의하여 2개의 인접한 비트라인(56, 58)을 따라 스위치회로가 활성화될 수 있다. 예를 들어, 3개의 스위치회로(60, 62, 64)가 예시된다. 3개의 스위치회로(60, 62, 64)가 어레이를 3개의 세그먼트(66, 68, 70)로 분할함에 따라 임의의 주어진 시간에 프로그래밍전류가 제공될 수 있는 비트라인(56, 58)의 길이가 짧아진다. 원래는, 대략 프로그래밍전류(Ip)의 절반이 각각의 비트라인(56, 58)에 제공된다. 메모리셀(72)이 기록용으로 선택되는 경우에는, 전체 프로그래밍전류(Ip)가 세그먼트(68)에 존재하는 비트라인(58)의 상기 부분에 제공될 것이다. 이를 달성하기 위하여, 스위치회로(60)가 트랜지스터(T1, T2)를 턴온시키도록 동작하여, 대략 절반의 프로그래밍전류(Ip)가 각각의 비트라인(56, 58)으로 계속 흐르게 한다. 이 경우에는, 세그먼트(66)에 존재하는 비트라인(56, 58)의 부분에 결합된 메모리셀이 모두 선택되지 않는다. 메모리셀(72)이 세그먼트(68)내에 존재하므로, 그 다음 스위치회로(62)는 프로그래 밍전류(Ip)를 비트라인(58)으로 제공하도록 프로그래밍되어야만 한다. 도 5의 진리표 및 도 4의 개략도를 참조하여, 전체 프로그래밍전류(Ip)를 라인(58)에 제공하기 위해서는, 트랜지스터(T2, T3)가 턴온되어야만 한다. 따라서, 그 대응하는 워드라인(78)에 또한 프로그래밍전류(Ip)가 제공되는 경우에, 데이터가 메모리셀(72)에 기록될 수 있다.
그 다음 세그먼트(70)의 라인저항을 알아보기 위해서는, 프로그래밍전류(Ip)가 2개의 도체(56, 58)를 통해 흘러야 한다. 따라서, 다음의 스위치회로(64)는 세그먼트(70)에 존재하는 비트라인(56, 58)의 상기 부분들 사이에서 프로그래밍전류(Ip)가 갈라질 수 있게 프로그래밍되어야만 한다. 도 5의 진리표를 다시 참조하면, 각각의 도체(56, 58)에 프로그래밍전류(Ip) 보다 작은 양의 전류를 제공하기 위해서는, 트랜지스터(T2, T4)가 턴온되어야만 한다. 이것은 세그먼트(68)내에 존재하는 비트라인(58)의 상기 부분으로부터 들어오는 프로그래밍전류(Ip)를 분할하므로써 달성된다. 따라서, 제어회로(도시되지 않음)는 대응하는 세그먼트내의 단지 하나의 메모리셀이 대응하는 비트라인에서 임의의 주어진 시간에 프로그래밍전류(Ip)를 받아들일 수 있도록 각각의 스위치회로에 대하여 제어라인을 프로그래밍할 수 있게 설계되어야만 한다.
본 발명의 또 다른 실시예에서는, 워드라인에 걸쳐 저항값을 감소시키기 위하여 비트라인 대신에 워드라인상에 스위치회로가 사용될 수 있다. 또 다른 실시예에서는, 비트라인 및 워드라인(82, 84)에 걸친 저항값을 감소시키기 위하여, 도 7에 도시된 바와 같이, 스위치회로(80)가 비트라인과 워드라인(82, 84) 모두에 각각 사용된다. 또 다른 실시예에서는, 어레이에 걸쳐 필요한 물리적 공간을 감소시키기 위하여 스위치회로 로직이 어레이 바로 밑에 놓여진다. MRAM 내의 어레이는 트랜지스터와 서로 관련이 없으므로, 어레이 바로 아래에 소정 로직을 위치시킬 수 있는 요건이 된다.
본 발명 및 그 이점이 상세히 기술되었지만, 첨부된 청구항에 정의된 본 발명의 기술사상 및 범위를 벗어나지 않으면서, 다양한 변경, 대체, 수정이 이루어질 수 있음을 이해할 것이다. 또한, 본 발명의 범위는 명세서에 설명된 특정 실시예의 공정, 기계장치, 제조, 물질의 성분, 수단 방법 및 단계로 한정되지 않는다. 당업자들은, 본 발명에 따라 활용될 수 있는, 본 명세서에 설명된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는 현재 존재하거나 이후에 개발될 본 발명의 개시내용, 공정, 기계장치, 제조, 재료의 성분, 수단, 방법 또는 단계를 용이하게 이해할 수 있다. 따라서, 첨부된 청구항은 이러한 공정, 기계장치, 제조, 물질의 성분, 수단, 방법 또는 단계와 같은 그 범위내에 포함된다.


삭제

Claims (20)

  1. 복수의 비트라인;
    복수의 비트라인과 함께 교차점 어레이를 형성하는 복수의 워드라인;
    복수의 메모리셀로서, 그 중의 하나가 상기 어레이내의 각각의 교차점에 놓여지는 복수의 메모리셀;
    상기 비트라인들에 결합되고, 상기 비트라인들에 결합된 전류원들 및 전류싱크들을 갖는 비트 디코더;
    상기 워드라인들에 결합되고, 상기 워드라인들에 결합된 전류원들 및 전류싱크들을 갖는 워드 디코더; 및
    2개의 인접한 비트라인들에 결합되고, 인접한 비트라인들을 따라 놓여져서, 인접한 비트라인들을 따라 어레이를 세그먼트들로 분할하는 제1시리즈의 스위치회로들을 포함하여 이루어지는 메모리 디바이스에 있어서,
    상기 스위치회로들은, 하나의 세그먼트내의 2개의 인접한 비트라인 중의 하나의 비트라인에 접속되는 메모리셀에 프로그래밍전류가 제공될 때,
    - 메모리셀이 접속되는 하나의 세그먼트내의 2개의 비트라인 중의 하나의 비트라인으로 전체 프로그래밍전류를 제공하고,
    - 2개의 인접한 비트라인 중의 나머지 세그먼트내의 2개의 인접한 비트라인의 각각으로 프로그래밍전류보다 작은 양의 전류를 제공하도록 설계된 것을 특징으로 하는 메모리 디바이스.
  2. 제1항에 있어서,
    상기 디바이스는 마그네틱 랜덤 액세스 메모리(magnetic random access memory) 디바이스인 것을 특징으로 하는 메모리 디바이스.
  3. 제1항에 있어서,
    상기 제공되는 전류보다 적은 전류의 양은 상기 프로그래밍전류의 대략 절반인 것을 특징으로 하는 메모리 디바이스.
  4. 제1항에 있어서,
    상기 스위치회로들은 프로그래밍전류보다 적은 양의 전류가 2개의 인접한 각각의 비트라인을 통해 흐르게 하여, 복수의 메모리셀 중의 어느 것도 기록용으로 선택되는 세그먼트내의 인접한 비트라인들 중의 어느 것과도 결합하지 않는 것을 특징으로 하는 메모리 디바이스.
  5. 상기 제1항에 있어서,
    제2시리즈의 스위치회로들이 2개의 인접한 워드라인들에 결합되고, 상기 제2시리즈의 스위치회로들은 인접한 워드라인들을 따라 위치되어 상기 인접한 워드라인들을 따라 상기 어레이를 세그먼트들로 분할하는 것을 특징으로 하는 메모리 디바이스.
  6. 제5항에 있어서,
    프로그래밍전류의 일부는 2개의 인접한 각각의 워드라인들로 보내지며, 이는 상기 프로그래밍전류의 대략 절반인 것을 특징으로 하는 메모리 디바이스.
  7. 제5항에 있어서,
    상기 제2시리즈의 스위치회로들은 보다 적은 프로그래밍전류가 2개의 인접한 각각의 워드라인들로 흐르게 하여, 복수의 메모리셀들의 어느 것도 기록용으로 선택되지 않는 세그먼트내의 인접한 워드라인들 중의 어떤 것과도 결합되지 않는 것을 특징으로 하는 메모리 디바이스.
  8. 제5항에 있어서,
    상기 제1 및 제2시리즈의 스위치회로들의 각각의 스위치회로는 각각의 스위치 회로를 스위칭하기 위한 신호들을 수신하기 위해 제어라인에 연결되어 있는 것을 특징으로 하는 메모리 디바이스.
  9. 삭제
  10. 제8항에 있어서,
    상기 수신된 신호들은 제어회로들에 의해 제공되는 것을 특징으로 하는 메모리 디바이스.
  11. 제10항에 있어서,
    상기 제어회로들은 상기 디코더들에 위치되는 것을 특징으로 하는 메모리 디바이스.
  12. 제5항에 있어서,
    상기 제1 및 제2시리즈의 스위치회로들은 상기 교차점 어레이 바로 아래에 놓여지는 것을 특징으로 하는 메모리 디바이스.
  13. 복수의 전도라인을 갖고, 2개의 인접한 전도라인들의 세그먼트들을 이루는, 2개의 인접한 전도라인을 따라 놓여진 스위치회로를 갖는 교차점 어레이내의 메모리셀을 선택하는 방법에 있어서,
    관련된 세그먼트내의 2개의 인접한 전도라인들 중의 하나에 결합된 메모리셀을 기록용으로 선택하는 단계;
    상기 관련된 세그먼트내의 2개의 인접한 전도라인들 중의 하나가 프로그래밍전류를 받아들이고, 상기 관련된 세그먼트내의 2개의 인접한 전도라인들 중의 나머지 하나는 프로그래밍전류를 받아들이지 않도록 상기 스위치회로를 프로그래밍하는 단계; 및
    다른 세그먼트들내의 2개의 인접한 전도라인들이 상기 프로그래밍전류 보다 적은 양의 전류를 각각 받아들이도록 스위치회로들을 프로그래밍하는 단계를 포함하여 이루어지는 것을 특징으로 하는 방법.
  14. 제13항에 있어서,
    상기 스위치회로들은 일련의 제어신호들에 의하여 스위칭되는 것을 특징으로 하는 방법.
  15. 제13항에 있어서,
    일련의 제어신호들은 제어회로에서 생성되는 것을 특징으로 하는 방법
  16. 제13항에 있어서,
    상기 전류의 양은 상기 프로그래밍전류의 대략 절반인 것을 특징으로 하는 방법.
  17. 제13항에 있어서,
    상기 선택된 메모리셀에 데이터를 기록하기 위하여 선택된 메모리셀의 대응하는 워드라인에 프로그래밍전류를 제공하는 단계를 더욱 포함하여 이루어지는 것을 특징으로 하는 방법.
  18. 삭제
  19. 삭제
  20. 삭제
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