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JP2020155181A - 半導体メモリ装置 - Google Patents

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篤 川澄
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Abstract

【課題】複数ビットのアクセスを行っても、動作マージンの劣化を抑制することのできる半導体メモリ装置を提供する。【解決手段】各ワード線ＷＬ１１〜ＷＬ２３において、接続されるＰＣＭ素子１１１１〜１１２８は、対応する駆動回路が接続されるワード線の中央部に対して２つのグループに分割されて配置される。制御回路２００によって駆動回路１００２２を選択し、ワード線ＷＬ２２に接続されワード線ＷＬ２２の中央部に対して一方の側に配置されたＰＣＭ素子１１２３と、他方の側に配置されたＰＣＭ素子１１２５にアクセスする場合、制御回路２００によってビット線ＢＬ１３とＢＬ１５が選択され、駆動回路１００２２からワード線ＷＬ２２を介してＰＣＭ素子１１２３およびＰＣＭ素子１１２５に電流Ｉが供給され、書き込みまたは読み出しが行われる。【選択図】図１

Description

本発明の実施形態は、半導体メモリ装置に関する。
交差する配線の交差領域に、記憶層として相変化材料（ＰＣＭ（Phase-Change Material））を用いた相変化メモリ素子（以下、ＰＣＭ素子とも云う）等の抵抗変化素子を備えた半導体メモリが知られている。
この半導体メモリを多階層化して高集積化し、複数ビットをアクセスすることが考えられている。
この場合、複数ビットのアクセスを行うと電圧降下が大きくなり、動作マージンが劣化するという問題がある。
特開２０１３−２００９３０号公報
本実施形態は、複数ビットのアクセスを行っても、動作マージンが劣化するのを抑制することのできる半導体メモリ装置を提供する。
一実施形態による半導体メモリ装置は、第１階層に配置され第１方向に沿って延びた第１配線と、前記第１方向に交差する第２方向における位置が前記１階層と異なる第２階層に配置されそれぞれ前記第１方向に沿って延びかつ互いに離間して配置された第２配線及び第３配線と、前記第１階層と前記第２階層との間の第３階層に配置されそれぞれ前記第１方向および前記第２方向に交差する第３方向に沿って延びた複数の第４配線と、 前記第１配線と前記複数の第４配線との交差領域に配置されそれぞれ第１端子および第２端子を備えた複数の第１抵抗変化素子であって、前記第１端子は前記第１配線に電気的に接続され、前記第２端子は前記複数の第４配線のうち対応する１つの配線に電気的に接続された、前記複数の第１抵抗変化素子と、前記第２配線および前記第３配線のそれぞれと前記複数の第４配線との間の交差領域に配置されそれぞれ第３端子および第４端子を備えた複数の第２抵抗変化素子であって、前記第３端子は前記第２配線および前記第３配線のうち対応する１つの配線に電気的に接続され、前記第４端子は前記複数の第４配線のうち対応する１つの配線に電気的に接続された、前記複数の第２抵抗変化素子と、前記第１配線に電気的に接続された第１駆動回路、前記第２配線に電気的に接続された第２駆動回路、および前記第３配線に電気的に接続された第３駆動回路と、前記第１乃至第３駆動回路を制御するとともに前記複数の第４配線を制御する制御回路と、を備え、前記複数の第１抵抗変化素子は前記第１配線の一部に対して一方の側に位置する第１グループおよび他方の側に位置する第２グループに分けられ、前記第２配線に前記第３端子が電気的に接続された前記複数の第２抵抗変化素子は前記第２配線の一部に対して一方の側に位置する第３グループおよび他方の側に位置する第４グループに分けられ、前記第３配線に前記第３端子が電気的に接続された前記複数の第２抵抗変化素子は前記第３配線の一部に対して一方の側に位置する第５グループおよび他方の側に位置する第６グループに分けられ、前記制御回路は、前記第１駆動回路を選択し、選択された前記第１駆動回路に接続された前記第１配線を選択し、前記第１抵抗変化素子の前記第１グループから１つの第１抵抗変化素子を選択するとともに、前記第２グループから１つの第１抵抗変化素子を選択し、これらの選択された２つの第１抵抗変化素子にアクセス動作を行った場合に、これらの選択された２つの第１抵抗変化素子のそれぞれの前記第２端子が接続された２つの第４配線に対して同時に選択されるアドレスを与え、前記２つの第４配線のそれぞれに前記第４端子が接続された２つの第２抵抗変化素子の前記第３端子がそれぞれ接続された前記第２配線及び第３配線に対して同時に選択されるアドレスを与える。
第１実施形態による半導体メモリ装置を示す模式図。 第１実施形態による半導体メモリ装置の動作を説明する模式図。 比較例による半導体メモリ装置の問題点を説明する模式図。 比較例による半導体メモリ装置の問題点を説明する模式図。 第２実施形態による半導体メモリ装置を示す模式図。 第２実施形態による半導体メモリ装置を示す模式図。 第２実施形態による半導体メモリ装置を示す模式図。
一実施形態による半導体メモリ装置は、第１階層に配置され第１方向に沿って延びた第１配線と、前記第１方向に交差する第２方向における位置が前記１階層と異なる第２階層に配置されそれぞれ前記第１方向に沿って延びかつ互いに離間して配置された第２配線及び第３配線と、前記第１階層と前記第２階層との間の第３階層に配置されそれぞれ前記第１方向および前記第２方向に交差する第３方向に沿って延びた複数の第４配線と、前記第１配線と前記複数の第４配線との交差領域に配置されそれぞれ第１端子および第２端子を備えた複数の第１抵抗変化素子であって、前記第１端子は前記第１配線に電気的に接続され、前記第２端子は前記複数の第４配線のうち対応する１つの配線に電気的に接続された、前記複数の第１抵抗変化素子と、前記第２配線および前記第３配線のそれぞれと前記複数の第４配線との間の交差領域に配置されそれぞれ第３端子および第４端子を備えた複数の第２抵抗変化素子であって、前記第３端子は前記第２配線および前記第３配線のうち対応する１つの配線に電気的に接続され、前記第４端子は前記複数の第４配線のうち対応する１つの配線に電気的に接続された、前記複数の第２抵抗変化素子と、前記第１配線に電気的に接続された第１駆動回路、前記第２配線に電気的に接続された第２駆動回路、および前記第３配線に電気的に接続された第３駆動回路と、前記第１乃至第３駆動回路を制御するとともに前記複数の第４配線を制御する制御回路と、を備え、前記複数の第１抵抗変化素子は前記第１配線の一部に対して一方の側に位置する第１グループおよび他方の側に位置する第２グループに分けられ、前記第２配線に前記第３端子が電気的に接続された前記複数の第２抵抗変化素子は前記第２配線の一部に対して一方の側に位置する第３グループおよび他方の側に位置する第４グループに分けられ、前記第３配線に前記第３端子が電気的に接続された前記複数の第２抵抗変化素子は前記第３配線の一部に対して一方の側に位置する第５グループおよび他方の側に位置する第６グループに分けられ、前記制御回路は、前記第１駆動回路を選択し、選択された前記第１駆動回路に接続された前記第１配線を選択し、前記第１抵抗変化素子の前記第１グループから１つの第１抵抗変化素子を選択するとともに、前記第２グループから１つの第１抵抗変化素子を選択し、これらの選択された２つの第１抵抗変化素子にアクセス動作を行った場合に、これらの選択された２つの第１抵抗変化素子のそれぞれの前記第２端子が接続された２つの第４配線に対して同時に選択されるアドレスを与え、前記２つの第４配線のそれぞれに前記第４端子が接続された２つの第２抵抗変化素子の前記第３端子がそれぞれ接続された前記第２配線及び第３配線に対して同時に選択されるアドレスを与える。
（第１実施形態）
第１実施形態による半導体メモリ装置について、図１および図２を参照して説明する。この第１実施形態の半導体メモリ装置は、図１に示すように、クロスポイント型の第１半導体メモリ１０１とクロスポイント型の第２半導体メモリ１０２を積層した構造を備えている。以下の説明では、メモリセルの記憶素子として抵抗変化素子が用いられる。この抵抗変化素子としてＰＣＭ素子を例にとって説明するがこれに限られるものではない。
第１半導体メモリ１０１は、複数（図１では２個）のワード線ＷＬ１１，ＷＬ１２と、複数（図１では８個）のＰＣＭ素子１１１１〜１１１８と、複数（図１では８個）のビット線ＢＬ１１〜ＢＬ１１８と、を備えている。複数のワード線ＷＬ１１，ＷＬ１２と、複数のＰＣＭ素子１１１１〜１１１８と、複数のビット線ＢＬ１１〜ＢＬ１１８とは、ｚ方向（紙面の上下方向）の位置が互いに異なる階層に配置される。
ワード線ＷＬ１１およびワード線ＷＬ１２は、紙面に平行な方向（ｙ方向）に沿って延びている。ビット線ＢＬ１１〜ＢＬ１１８はそれぞれ紙面に垂直な方向（ｘ方向）に延びている。ワード線ＷＬ１１には記憶素子（ＰＣＭ素子）１１１１〜１１１４のそれぞれの一端が電気的に接続され、ワード線ＷＬ１２には記憶素子（ＰＣＭ素子）１１１５〜１１１８のそれぞれの一端が電気的に接続される。ＰＣＭ素子１１１ｉの（ｉ＝１，・・・、８）の他端がビット線ＢＬ１ｉに電気的に接続される。本明細書では、「ＡとＢが電気的に接続される」とは、ＡとＢとが直接接続されても良いし、ＡとＢとの間に配置された導電体を介して間接的に接続されても良い。
第２半導体メモリ１０２は、複数（図１では３個）のワード線ＷＬ２１，ＷＬ２２，ＷＬ２３と、複数（図１では８個）のＰＣＭ素子１１２１〜１１２８と、複数（図１では８個）のビット線ＢＬ１１〜ＢＬ１１８と、を備えている。すなわち、第１半導体メモリ１０１と第２半導体メモリ１０２は、複数のビット線ＢＬ１１〜ＢＬ１１８を共有している。複数のワード線ＷＬ２１，ＷＬ２２，ＷＬ２３と、複数のＰＣＭ素子１１２１〜１１２８と、複数のビット線ＢＬ１１〜ＢＬ１１８とは、ｚ方向の位置が互いに異なる階層に配置される。
ワード線ＷＬ２１，ＷＬ２２，ＷＬ２３はｙ方向に沿って延びている。第１半導体メモリ１０１のワード線ＷＬ１１の中央部の上方にワード線ＷＬ２１とワード線ＷＬ２２との間の領域が位置するように配置され、第１半導体メモリ１０１のワード線ＷＬ１２の中央部の上方に第２半導体メモリ１０２のワード線ＷＬ２２とワード線ＷＬ２３との間の領域が位置するように配置される。すなわち、第１半導体メモリ１０１のワード線ＷＬ１１、ＷＬ１２と、第２半導体メモリ１０２のワード線ＷＬ２１、ＷＬ２２、ＷＬ２３とは、互いにｙ方向の位置がずれて配置される。
ワード線ＷＬ２１にはＰＣＭ素子１１２１、１１２２のそれぞれの一端が電気的に接続され、ワード線ＷＬ２２にはＰＣＭ素子１１２３〜１１２６のそれぞれの一端が電気的に接続される。ワード線ＷＬ２３にはＰＣＭ素子１１２７、１１２８のそれぞれの一端が電気的に接続される。ＰＣＭ素子１１２ｉの（ｉ＝１，・・・，８）の他端がビット線ＢＬ１ｉに電気的に接続される。
なお、ワード線ＷＬ２１、ＷＬ２３にはそれぞれ、２つの図示しないＰＣＭ素子の一端が電気的に接続され、これらのＰＣＭ素子の他端は図示しないビット線に電気的に接続される。したがって、図１に示す半導体メモリ装置においては、各ワード線には４個のＰＣＭ素子のそれぞれの一端が電気的に接続されるが、４個より多くの複数のＰＣＭ素子の一端が電気的に接続されてもよい。
ＰＣＭ素子は、結晶相とアモルファス相の間で相変化する相変化材料を備えている。この相変化材料の１つの例として、カルコゲナイド合金（例えば、ＧｅＳｂＴｅ合金）が挙げられる。このカルコゲナイド合金は、カルコゲナイド（ＧｅＳｂＴｅ）を含んでいる。また、他の例として、ＡｓＳｂＴｅ合金、ＴａＳｂＴｅ合金、ＮｂＳｂＴｅ合金、ＶＳｂＴｅ合金、ＮｂＳｂＳｅ合金、ＶＳｂＳｅ合金、ＷＳｂＴｅ合金、ＭｏＳｂＴｅ合金、ＣｒＳｂＴｅ合金、ＷＳｂＳｅ合金、ＭｏＳｂＳｅ合金、ＣｒＳｂＳｅ合金、またはＳｎＳｂＴｅ合金が挙げられる。
この相変化材料は、熱して溶解させた後、緩冷（徐冷）した場合に結晶相になって抵抗値が低く、急冷した場合にアモルファス相になって抵抗値が高くなる。したがって、ＰＣＭ素子の対応するワード線と対応するビット線間に電圧を印加してＰＣＭ素子を熱し、その後、上記電圧の降下速度を速くすればＰＣＭ素子の相変化材料は急冷されてアモルファス相になって高抵抗状態になる。また、熱した後に、上記電圧の降下速度を遅くすれば、ＰＣＭ素子の相変化材料は徐冷されて結晶状態になって低抵抗状態となる。このようにして、ＰＣＭ素子にデータ（情報）の書き込みを行うことができる。また、ＰＣＭ素子からデータ（情報）の読み出しは、例えば、対応するワード線と対応するビット線との間に電圧を印加し、そのときに流れる電流を測定することにより、ＰＣＭ素子の抵抗を測定することにより行う。
また、図１に示す半導体メモリ装置においては、各ワード線を駆動するための駆動回路１００１１、１００１２、１００２２と、これらの駆動回路を制御する制御回路２００と、を備えている。例えば、ワード線ＷＬ１１、ＷＬ１２、ＷＬ２２には、駆動回路１００１１、１００１２、１００２２がそれぞれ接続される。なお、ワード線ＷＬ２１、ＷＬ２３にも駆動回路が配置されるが、図１では図示していない。なお、制御回路２００は、アクセスするＰＣＭ素子に接続された対応するビット線も制御する。
各駆動回路は、直列に接続されたｐチャネルトランジスタおよびｎチャネルトランジスタを備えている。直列に接続されたｐチャネルトランジスタおよびｎチャネルトランジスタのそれぞれのゲートが制御回路２００に接続される。直列に接続されたトランジスタの中間ノード（接続ノード）が対応するワード線の中央部に電気的に接続される。これらの駆動回路によって対応するワード線を介してアクセスするＰＣＭ素子に書き込み電流または読み出し電流が供給される。
また、各ワード線において、接続されるＰＣＭ素子は、対応する駆動回路が接続されるワード線の一部（例えば中央部）に対して２つのグループに分割されて配置される。一方のグループに属するＰＣＭ素子の個数と、他方のグループに属するＰＣＭ素子の個数は同じでもよいし、異なっていてもよい。以下では、ＰＣＭ素子が２つのグループに分けられる位置は中央部であるとして説明するが、中央部に限られるものではない。
このように構成された本実施形態の半導体メモリ装置において、例えば、制御回路２００によって駆動回路１００２２を選択し、ワード線ＷＬ２２に接続されワード線ＷＬ２２の中央部に対して一方の側に配置されたＰＣＭ素子１１２３と、他方の側に配置されたＰＣＭ素子１１２５にアクセスする場合を考える。このとき、制御回路２００によってビット線ＢＬ１３，ＢＬ１５も選択される。この場合、駆動回路１００２２からワード線ＷＬ２２を介してＰＣＭ素子１１２３およびＰＣＭ素子１１２５に電流Ｉが供給され、書き込みまたは読み出しが行われる。この場合、ＰＣＭ素子１１２３およびＰＣＭ素子１１２５にそれぞれ電気的に接続されたビット線ＢＬ１３とビット線ＢＬ１５は同時に選択されるアドレスが割り当てられる。
ビット線ＢＬ１３とビット線ＢＬ１５に同時に選択されるアドレスが割り当てられた場合に、制御回路２００を用いて、駆動回路１００１１を介してワード線ＷＬ１１を駆動するとともに、ビット線ＢＬ１３を選択し、ワード線ＷＬ１１とビット線ＢＬ１３に電気的に接続されたＰＣＭ素子１１１３にアクセスする。このとき、ビット線ＢＬ１３と同時に選択されるアドレスが割り当てられたビット線ＢＬ１５も選択される。そこで、本実施形態では、この場合に、制御回路２００を用いて、駆動回路１００１２を介してワード線ＷＬ１２も駆動する。このとき、ビット線ＢＬ１５とワード線ＷＬ１２に接続されたＰＣＭ素子１１１５もアクセスされることになり、２ビットとなるＰＣＭ素子１１１３およびＰＣＭ素子１１１５を同時にアクセスすることができる。したがって、図２に示すように、ＰＣＭ素子１１１３およびＰＣＭ素子１１１５にそれぞれワード線ＷＬ１１およびワード線ＷＬ１２を介して電流Ｉが供給され、書き込みまたは読み出しが行われる。なお、本実施形態においては、ワード線ＷＬ１１，ＷＬ１２，ＷＬ２１、ＷＬ２２、ＷＬ２３は、ｙ−ｚ平面で切断した断面に位置する。すなわち、例えば同じ行物理アドレスが与えられる。
（比較例）
比較例による半導体メモリ装置について図３および図４を参照して説明する。この比較例の半導体メモリ装置を図３に示す。この比較例の半導体メモリ装置は、図１に示す第１実施形態の半導体メモリ装置とほぼ同じ構成を有しているが、２つのＰＣＭ素子へのアクセス方法が異なる。この比較例の半導体装置において、２ビットのアクセスを同時に行う。例えば、駆動回路１００２２を用いてワード線ＷＬ２２を駆動し、このワード線ＷＬ２２の中央部に対して紙面で左側に配置された２つのＰＣＭ素子１１２３、１１２４を同時にアクセスする場合を考える。この場合、２つのＰＣＭ素子１１２３、１１２４に接続されたビット線ＢＬ１３、ＢＬ１４も同時に選択される。すなわち、ビット線ＢＬ１３、ＢＬ１４は同時に選択されるアドレスが割り当てられる。このとき、ワード線ＷＬ２２と、ビット線ＢＬ１３、ＢＬ１４との間に駆動回路１００２２を用いて電流を供給すると、ＰＣＭ素子１１２３には電流Ｉ１が流れ、ＰＣＭ素子１１２４には、電流Ｉ２が流れる。
ビット線ＢＬ１３、ＢＬ１４が同時に選択されるアドレスを有している場合に、駆動回路１００１１を用いてワード線ＷＬ１１を駆動すると、同時に選択されるアドレスを有するビット線ＢＬ１３、ＢＬ１４にそれぞれ接続されたＰＣＭ素子１１１３，１１１４がアクセスされる。このとき、ＰＣＭ素子１１１３には電流Ｉ２が流れ、ＰＣＭ素子１１１４には、電流Ｉ１が流れる。すなわち、第１半導体メモリ１０１の１つのワード線ＷＬ１１を駆動すると２つのビット（ＰＣＭ素子１１１３、１１１４）がアクセスされ、第２半導体メモリ１０２の１つのワード線ＷＬ２２を駆動すると２つのビット（ＰＣＭ素子１１２３、１１２４）が選択される。しかし、この場合、駆動されたワード線の中央部に対して、一方の側に配置されたＰＣＭ素子がアクセスされるため、アクセスしたときに流れる電流Ｉによる電圧降下が大きくなり、動作マージンが劣化するという問題が生じる。
この電圧降下の影響を抑えるために、駆動されるワード線の中央部に対して、一方の側から１つのＰＣＭ素子を選択し、他方の側から１つのＰＣＭ素子を選択するようにした場合について図４を参照して説明する。図４に示す半導体メモリ装置は、図３に示す半導体メモリ装置と同じ構成を有している。例えば、駆動回路１００２２を用いてワード線ＷＬ２２を駆動し、このワード線ＷＬ２２の中央部に対して一方の側に配置されたＰＣＭ素子１１２３と、他方の側に配置されたＰＣＭ素子１１２５を同時にアクセスする場合を考える。この場合、ＰＣＭ素子１１２３およびＰＣＭ素子１１２５にそれぞれ接続されたビット線ＢＬ１３およびビット線ＢＬ１５には同時に選択されるアドレスが与えられる。このとき、駆動回路１００２２によってワード線ＷＬ２２を介してＰＣＭ素子１１２３およびＰＣＭ素子１１２４を駆動すると、ＰＣＭ素子１１２３およびＰＣＭ素子１１２４には電流Ｉ１および電流Ｉ２がそれぞれ供給される。
ビット線ＢＬ１３およびビット線ＢＬ１４には同時に選択されるアドレスが与えられている場合、駆動回路１００１１を用いてワード線ＷＬ１１を駆動し、中央部の一方の側に配置されたＰＣＭ素子１１１１と、他方の側に配置されたＰＣＭ素子１１１３を同時にアクセスする。すなわち、駆動回路１００１１からワード線ＷＬ１１を介してＰＣＭ素子１１１１およびＰＣＭ素子１１１３には電流Ｉ１および電流Ｉ２が駆動回路１００１１から供給される。ビット線ＢＬ１３およびビット線ＢＬ１４には同時に選択されるアドレスが与えられている場合、ＰＣＭ素子１１１１に接続されたビット線ＢＬ１１とＰＣＭ素子１１１３に接続されたビット線ＢＬ１３とは同時に選択されるアドレスを有する必要がある。すなわち、ワード線ＷＬ２２が駆動される場合はビット線ＢＬ１３およびビット線ＢＬ１５には同時に選択されるアドレスを与え、ワード線ＷＬ１１が駆動される場合はビット線ＢＬ１１およびビット線ＢＬ１３には同時に選択されるアドレスを与える必要があり、ビット線の、同時に選択されるアドレスの割り当てが複雑になるという問題がある。
これに対して、図１に示すように、第１実施形態では、１つのワード線（例えば、ワード線ＷＬ２２）に一端が電気的に接続された２つのＰＣＭ素子（例えば、ＰＣＭ素子１１２３、１１２５）を同時にアクセス可能とした場合を考える。この場合、上記２つのＰＣＭ素子１１２３、１１２５のそれぞれの他端に電気的に接続された２つのビット線（例えば、ビット線ＢＬ１３、ＢＬ１５）にそれぞれ一端が接続されたＰＣＭ素子（例えば、ＰＣＭ素子１１１３、１１１５）も同時にアクセス可能となるようにする。このため、これらのＰＣＭ素子（例えば、ＰＣＭ素子１１１３、１１１５）のそれぞれの他端が接続された２つのワード線（例えば、ワード線ＷＬ１１、ＷＬ１２）も同時にアクセス可能となるように、制御回路２００が制御する。なお、１つのワード線に一端が電気的に接続され同時にアクセス可能な２つのＰＣＭ素子のうちの一方のＰＣＭ素子は上記ワード線の中央部に対して一方の側に配置されたＰＣＭ素子であり、他方のＰＣＭ素子は他方の側に配置されたＰＣＭ素子とする。これにより、読み出し電流または書き込み電流による電圧降下による影響を低減することが可能となり、動作マージンの劣化を抑制することはできる。また、選択される２つのワード線（例えば、ワード線ＷＬ１１、ＷＬ１２）は、同じ半導体メモリ（例えば、半導体メモリ１０１）の隣り合うワード線となる。これにより、同時に選択されるアドレスの割り当てが複雑になるのを抑制することができる。
以上説明したように、第１実施形態の半導体メモリ装置においては、動作マージンの劣化を抑制することができるとともに、同時に選択されるアドレスの割り当てが複雑になるのを抑制することができる。
（第２実施形態）
第２実施形態による半導体メモリ装置を図５および図６を参照して説明する。この第２実施形態の半導体メモリ装置は、クロスポイント型の第１半導体メモリ１０１，１０２、１０３、１０４がｚ方向（紙面で上の方向）に積層された構造を有している。
第１半導体メモリ１０１は、複数（図５では３個）のワード線ＷＬ１１，ＷＬ１２、ＷＬ１３と、複数（図５では８個）のＰＣＭ素子１１１３〜１１１１０と、複数（図５では８個）のビット線ＢＬ１３〜ＢＬ１１０と、を備えている。複数のワード線ＷＬ１１，ＷＬ１２、ＷＬ１３と、複数のＰＣＭ素子１１１３〜１１１１０と、複数のビット線ＢＬ１３〜ＢＬ１１０とは、ｚ方向の位置が互いに異なる階層に配置される。
ワード線ＷＬ１１、ワード線ＷＬ１２、ワード線ＷＬ１３は、紙面に平行な方向（ｙ方向）に沿って延びている。ビット線ＢＬ１３〜ＢＬ１１１０はそれぞれ紙面に垂直な方向（ｘ方向）に沿って延びている。ワード線ＷＬ１１には記憶素子（ＰＣＭ素子）１１１３〜１１１４のそれぞれの一端が電気的に接続され、ワード線ＷＬ１２には記憶素子（ＰＣＭ素子）１１１５〜１１１８のそれぞれの一端が電気的に接続される。ワード線ＷＬ１３には記憶素子（ＰＣＭ素子）１１１９〜１１１１０のそれぞれの一端が電気的に接続される。ＰＣＭ素子１１１ｉの（ｉ＝３，・・・、１０）の他端がビット線ＢＬ１ｉに電気的に接続される。
第２半導体メモリ１０２は、複数（図５では２個）のワード線ＷＬ２２，ＷＬ２３と、複数（図５では８個）のＰＣＭ素子１１２３〜１１２１０と、複数（図５では８個）のビット線ＢＬ１３〜ＢＬ１１０と、を備えている。すなわち、第１半導体メモリ１０１と第２半導体メモリ１０２は、複数（図５では８個）のビット線ＢＬ１３〜ＢＬ１１１０を共有している。複数のワード線ＷＬ２２，ＷＬ２３と、複数のＰＣＭ素子１１２３〜１１２１０と、複数のビット線ＢＬ１３〜ＢＬ１１０とは、ｚ方向の位置が互いに異なる階層に配置される。
ワード線ＷＬ２２，ＷＬ２３はｙ方向に沿って延びている。ワード線ＷＬ２２とワード線ＷＬ２３との間に、第１半導体メモリ１０１のワード線ＷＬ１２の中央部が位置するように配置され、ワード線ＷＬ１１とワード線ＷＬ１２との間に第２半導体メモリ１０２のワード線ＷＬ２２の中央部が位置するように配置され、ワード線ＷＬ１２とワード線ＷＬ１３との間に第２半導体メモリ１０２のワード線ＷＬ２３の中央部が位置するように配置される。すなわち、第１半導体メモリ１０１のワード線ＷＬ１１、ＷＬ１２、ＷＬ１３と、第２半導体メモリ１０２のワード線ＷＬ２２、ＷＬ２３とは、互いにｙ方向の位置がずれて配列される。
ワード線ＷＬ２２にはＰＣＭ素子１１２３〜１１２６のそれぞれの一端が電気的に接続され、ワード線ＷＬ２３にはＰＣＭ素子１１２７〜１１２１０のそれぞれの一端が電気的に接続される。ＰＣＭ素子１１２ｉの（ｉ＝３，・・・，１０）の他端がビット線ＢＬ１ｉに電気的に接続される。
第３半導体メモリ１０３は、複数（図５では２個）のワード線ＷＬ２２，ＷＬ２３と、複数（図５では８個）のＰＣＭ素子１１３３〜１１３１０と、複数（図５では８個）のビット線ＢＬ２３〜ＢＬ２１０と、を備えている。すなわち、第２半導体メモリ１０２と第３半導体メモリ１０３は、複数のワード線ＷＬ２２〜ＷＬ２３を共有している。ビット線ＢＬ２３〜ＢＬ２１０はそれぞれｘ方向に沿って延びている。複数のワード線ＷＬ２２，ＷＬ２３と、複数のＰＣＭ素子１１３３〜１１３１０と、複数のビット線ＢＬ２３〜ＢＬ２１０とは、ｚ方向の位置が互いに異なる階層に配置される。
ワード線ＷＬ２２にはＰＣＭ素子１１３３〜１１３６のそれぞれの一端が電気的に接続され、ワード線ＷＬ２３にはＰＣＭ素子１１３７〜１１３１０のそれぞれの一端が電気的に接続される。ＰＣＭ素子１１３ｉの（ｉ＝３，・・・，１０）の他端がビット線ＢＬ２ｉに電気的に接続される。
第４半導体メモリ１０４は、複数（図５では、３個）のワード線ＷＬ３１，ＷＬ３２、ＷＬ３３と、複数（図５では８個）のＰＣＭ素子１１４３〜１１４１０と、複数（図５では８個）のビット線ＢＬ２３〜ＢＬ２１０と、を備えている。すなわち、第４半導体メモリ１０４と第３半導体メモリ１０３は、複数のビット線ＢＬ２３〜ＢＬ２１０を共有している。複数のワード線ＷＬ３１，ＷＬ３２、ＷＬ３３と、複数のＰＣＭ素子１１４３〜１１４１０と、複数のビット線ＢＬ２３〜ＢＬ２１０とは、ｚ方向の位置が互いに異なる階層に配置される。
ワード線ＷＬ３１，ＷＬ３２、ＷＬ３３はｙ方向に沿って延びている。第４半導体メモリ１０４のワード線ＷＬ３２の中央部の下方にワード線ＷＬ２２とワード線ＷＬ２３との間の領域が位置するように配置され、ワード線ＷＬ２２の中央部の上方にワード線ＷＬ３１とワード線ＷＬ３２との間の領域に位置するように配置され、ワード線ＷＬ２３の中央部の上方にワード線ＷＬ３２とワード線ＷＬ３３との間の領域が位置するように配置される。すなわち、第４半導体メモリ１０１のワード線ＷＬ３１、ＷＬ３２、ＷＬ３３と、第３半導体メモリ１０３のワード線ＷＬ２２、ＷＬ２３とは、互いにｙ方向の位置がずれて配置される。
ワード線ＷＬ３１にはＰＣＭ素子１１４３、１１４４のそれぞれの一端が電気的に接続される。ワード線ＷＬ３２にはＰＣＭ素子１１４５〜１１４８のそれぞれの一端が電気的に接続される。ワード線ＷＬ３３にはＰＣＭ素子１１４９、１１４１０のそれぞれの一端が電気的に接続される。ＰＣＭ素子１１４ｉの（ｉ＝３，・・・，１０）の他端がビット線ＢＬ２ｉに電気的に接続される。
なお、ワード線ＷＬ１１、ＷＬ１３にはそれぞれ、２つの図示しないＰＣＭ素子の一端が電気的に接続され、これらのＰＣＭ素子の他端は図示しないビット線に電気的に接続される。また、ワード線ＷＬ３１、ＷＬ３３にはそれぞれ、図示しない２個のＰＣＭ素子の一端が電気的に接続され、これらのＰＣＭ素子の他端は図示しないビット線に接続される。したがって、図５に示す第２実施形態の半導体メモリにおいては、各ワード線には４個のＰＣＭ素子のそれぞれの一端が電気的に接続されるが、４個より多くの複数のＰＣＭ素子の一端が電気的に接続されてもよい。
なお、本実施形態においては、ワード線ＷＬ１１，ＷＬ１２，ＷＬ１３、ＷＬ２２、ＷＬ２３、ＷＬ３１、ＷＬ３２、ＷＬ３３は、ｙ−ｚ平面で切断した断面に位置する。すなわち、例えば同じ行物理アドレスが与えられる。
また、第２実施形態の半導体メモリ装置には、各ワード線を駆動する駆動回路１００１２、１００２２、１００２３と、制御回路２００と、を備えている。図５では、例えば、ワード線ＷＬ２２に対して駆動回路１００２２が設けられ、ワード線ＷＬ１２，ＷＬ３２に対して駆動回路１００１２が設けられ、ワード線ＷＬ２３に対して駆動回路１００２３が設けられる。すなわち、第２実施形態においては、第１半導体メモリ１０１のワード線ＷＬ１２と対応する位置に配置された第４半導体メモリ１０４のワード線ＷＬ３２とは、共に同じ駆動回路１００１２に接続される。各駆動回路は、対応するワード線の中央部に電気的に接続される。この駆動回路によって対応するワード線を介してアクセスするＰＣＭ素子に書き込み電流または読み出し電流が供給される。また、各ワード線において、接続されるＰＣＭ素子は、このワード線の中央部に対して２つのグループに分割されて配置される。なお、一方のグループに属するＰＣＭ素子の個数と、他方のグループに属するＰＣＭ素子の個数は同じでもよいし、異なっていてもよい。
各駆動回路は、直列に接続されたｐチャネルトランジスタおよびｎチャネルトランジスタを備えている。直列に接続されたｐチャネルトランジスタおよびｎチャネルトランジスタのそれぞれのゲートが制御回路２００に接続される。直列に接続されたトランジスタの中間ノード（接続ノード）が対応するワード線の中央部に電気的に接続される。なお、制御回路２００は、アクセスするＰＣＭ素子に接続された対応するビット線も制御する。
このように構成された本実施形態の半導体メモリ装置において、１回で２ビットアクセスすることができる。例えば、制御回路２００によって駆動回路１００１２を選択し、ワード線ＷＬ１２の中央部に対して右側のグープに配置されたＰＣＭ素子１１１７にアクセスするとともに、ワード線ＷＬ３２の中央部に対して左側のグループに配置されたＰＣＭ素子１１４５をアクセスする場合を考える。このとき、制御回路２００によってビット線ＢＬ１７、ＢＬ２５も選択される。
この場合、駆動回路１００１２から、ワード線ＷＬ１２を介してＰＣＭ素子１１１７に電流Ｉが供給されるとともに、ワード線ＷＬ３２を介してＰＣＭ素子１１４５に電流Ｉが供給され、書き込みまたは読み出しが行われる。このとき、本実施形態においては、ＰＣＭ素子１１１７およびＰＣＭ素子１１４５にそれぞれ電気的に接続されたビット線ＢＬ１７とビット線ＢＬ２５は同時に選択されるアドレスが割り当てられる。
ビット線ＢＬ１７とビット線ＢＬ４５には同時に選択されるアドレスが割り当てられた場合に、図６に示すように制御回路２００を用いて、駆動回路１００２３を介してワード線ＷＬ２３を駆動するとともに、ビット線ＢＬ１７を選択し、ワード線ＷＬ２３とビット線ＢＬ１７に電気的に接続されたＰＣＭ素子１１２７にアクセスする。このとき、ビット線ＢＬ１７と同時に選択されるアドレスが割り当てられたビット線ＢＬ２５も選択される。そこで、本実施形態では、この場合に、制御回路２００を用いて、駆動回路１００２２を介してワード線ＷＬ２２も駆動する。このとき、ビット線ＢＬ２５とワード線ＷＬ２２に電気的に接続されたＰＣＭ素子１１３５もアクセスされることになり、２ビットとなるＰＣＭ素子１１３５およびＰＣＭ素子１１２７を同時にアクセスすることができる。したがって、図６に示すように、ＰＣＭ素子１１３５およびＰＣＭ素子１１２７にそれぞれワード線ＷＬ２２およびワード線ＷＬ２３を介して電流Ｉが供給され、書き込みまたは読み出しが行われる。
以上説明したように、２つのワード線ＷＬ１２，ＷＬ３２にそれぞれ一端が電気的に接続されたＰＣＭ素子（例えば、ＰＣＭ素子１１１７、１１４５）を同時にアクセス可能とした場合を考える。この場合、上記２つのＰＣＭ素子（例えば、ＰＣＭ素子１１１７、１１４５）のそれぞれの他端が電気的に接続された２つのビット線（例えば、ビット線ＢＬ１７、ＢＬ２５）にそれぞれ一端が接続されたＰＣＭ素子（例えば、ＰＣＭ素子１１２７、１１３５）も同時にアクセス可能にする。このため、これらのＰＣＭ素子（例えば、ＰＣＭ素子１１２７、１１３５）のそれぞれの他端が接続された２つのワード線（例えば、ワード線ＷＬ２２、ＷＬ２３）も同時にアクセス可能となるように、制御回路２００が制御する。なお、１つのワード線に一端が電気的に接続され同時にアクセス可能な２つのＰＣＭ素子のうちの一方のＰＣＭ素子は上記ワード線の中央部に対して右側に配置されたＰＣＭ素子であり、他方のＰＣＭ素子は左側に配置されたＰＣＭ素子とする。これにより、読み出し電流または書き込み電流による電圧降下による影響を低減することが可能となり、動作マージンの劣化を抑制することはできる。また、駆動される２つのワード線（例えば、ワード線ＷＬ２２、ＷＬ２３）は、同じ半導体メモリ（例えば、半導体メモリ１０２）の隣り合うワード線となる。これにより、同時に選択されるアドレスの割り当てが複雑になるのを抑制することができる。
なお、第２実施形態においては、第１実施形態で説明したように、１つのワード線（例えば、ワード線ＷＬ１２）に一端が電気的に接続された２つのＰＣＭ素子（例えば、ＰＣＭ素子１１１５、１１１７）を同時にアクセス可能とした場合を考えると、上記２つのＰＣＭ素子（例えば、ＰＣＭ素子１１１５、１１１７）のそれぞれの他端に電気的に接続された２つのビット線（例えば、ビット線ＢＬ１５、ＢＬ１７）にそれぞれ一端が接続されたＰＣＭ素子（例えば、ＰＣＭ素子１１２５、１１２７）を同時にアクセス可能にする。このため、これらのＰＣＭ素子（例えば、ＰＣＭ素子１１１５、１１１７）のそれぞれの他端が接続された２つのワード線（例えば、ワード線ＷＬ２２、ＷＬ２３）も同時にアクセス可能となるように、制御回路２００が制御する。なお、１つのワード線に一端が電気的に接続され同時にアクセス可能な２つのＰＣＭ素子のうちの一方のＰＣＭ素子は上記ワード線の中央部に対して一方の側に配置されたＰＣＭ素子であり、他方のＰＣＭ素子は他方の側に配置されたＰＣＭ素子とする。この場合も、読み出し電流または書き込み電流による電圧降下による影響を低減することが可能となり、動作マージンの劣化を抑制することはできる。また、選択される２つのワード線（例えば、ワード線ＷＬ２２、ＷＬ２３）は、同じ半導体メモリ（例えば、半導体メモリ１０２）の隣り合ったワード線となる。これにより、同時に選択されるアドレスの割り当てが複雑になるのを抑制することができる。
このような構成を備えた半導体メモリ装置においては、動作マージンの劣化を抑制することができるとともに、同時に選択されるアドレスの割り当てが複雑になるのを抑制することができる。
（第３実施形態）
第３実施形態による半導体メモリ装置について図７を参照して説明する。この第３実施形態の半導体メモリ装置は、図５に示す第２実施形態の半導体メモリ装置において、第５半導体メモリ１０５、第６半導体メモリ１０６、第７半導体メモリ１０７、および第８半導体メモリ１０８をｚ方向にこの順序で更に積層した構造を有している。第５乃至第８半導体メモリはそれぞれクロスポイント型である。
第５半導体メモリは、複数（図７では３個）のワード線ＷＬ３１、ＷＬ３２、ＷＬ３３と、複数（図７では８個）のＰＣＭ素子１１５３〜１１５１０と、複数（図７では、８個）のビット線ＢＬ３３〜ＢＬ３１０と、を備えている。すなわち、第５半導体メモリ１０５と第４半導体メモリ１０４はワード線ＷＬ３１〜ＷＬ３３を共有する。ワード線ＷＬ３１、ＷＬ３２、ＷＬ３３はそれぞれｙ方向に沿って延びている。ビット線ＢＬ３３〜ＢＬ３１０はそれぞれｘ方向に沿って延びている。複数のワード線ＷＬ３１、ＷＬ３２、ＷＬ３３と、複数のＰＣＭ素子１１５３〜１１５１０と、複数のビット線ＢＬ３３〜ＢＬ３１０とは、ｚ方向の位置が互いに異なる階層に配置される。
ワード線ＷＬ３１にはＰＣＭ素子１１５３、１１５４のそれぞれの一端が電気的に接続され、ワード線ＷＬ３２にはＰＣＭ素子１１３ｉ（ｉ＝５，・・・，８）の一端が接続され、ワード線ＷＬ３３にはＰＣＭ素子１１５９、１１５１０のそれぞれの一端が電気的に接続される。ＰＣＭ素子１１５ｉ（ｉ＝３，・・・，１０）の他端は、ビット線ＢＬ３ｉに電気的に接続される。
第６半導体メモリ１０６は、複数（図７では２個）のワード線ＷＬ４２，ＷＬ４３と、複数（図７では８個）のＰＣＭ素子１１６３〜１１６１０と、複数（図７では８個）のビット線ＢＬ３３〜ＢＬ１３１０と、を備えている。すなわち、第６半導体メモリ１０６と第５半導体メモリ１０５は、複数のビット線ＢＬ３３〜ＢＬ１３１０を共有している。ワード線ＷＬ４２，ＷＬ４３はｙ方向に沿って延びている。複数のワード線ＷＬ４２，ＷＬ４３と、複数のＰＣＭ素子１１６３〜１１６１０と、複数のビット線ＢＬ３３〜ＢＬ１３１０とは、ｚ方向の位置が互いに異なる階層に配置される。
ワード線ＷＬ４２とワード線ＷＬ４３との間に、第５半導体メモリ１０５のワード線ＷＬ３２の中央部が配置され、ワード線ＷＬ３１とワード線ＷＬ３２との間に第６半導体メモリ１０６のワード線ＷＬ４２の中央部は配置され、ワード線ＷＬ３２とワード線ＷＬ３３との間に第６半導体メモリ１０６のワード線ＷＬ４３の中央部が配置される。すなわち、第５半導体メモリ１０５のワード線ＷＬ３１、ＷＬ３２、ＷＬ３３と、第６半導体メモリ１０６のワード線ＷＬ４２、ＷＬ４３とは、互いにｙ方向の位置がずれて配列される。
ワード線ＷＬ４２にはＰＣＭ素子１１６３〜１１６６のそれぞれの一端が電気的に接続され、ワード線ＷＬ４３にはＰＣＭ素子１１６７〜１１６１０のそれぞれの一端が電気的に接続される。ＰＣＭ素子１１６ｉの（ｉ＝３，・・・，１０）の他端がビット線ＢＬ３ｉに電気的に接続される。
第７半導体メモリ１０７は、複数（図７では２個）のワード線ＷＬ４２，ＷＬ４３と、複数（図７では８個）のＰＣＭ素子１１７３〜１１７１０と、複数（図７では８個）のビット線ＢＬ４３〜ＢＬ４１０と、を備えている。すなわち、第７半導体メモリ１０７と第６半導体メモリ１０６は、複数のワード線ＷＬ４２、ＷＬ４３を共有している。ビット線ＢＬ４３〜ＢＬ４１０はそれぞれｘ方向に沿って延びている。複数のワード線ＷＬ４２，ＷＬ４３と、複数のＰＣＭ素子１１７３〜１１７１０と、複数のビット線ＢＬ４３〜ＢＬ４１０とは、ｚ方向の位置が互いに異なる階層に配置される。
ワード線ＷＬ４２にはＰＣＭ素子１１７３〜１１７６のそれぞれの一端が電気的に接続され、ワード線ＷＬ４３にはＰＣＭ素子１１７７〜１１７１０のそれぞれの一端が電気的に接続される。ＰＣＭ素子１１７ｉの（ｉ＝３，・・・，１０）の他端がビット線ＢＬ４ｉに電気的に接続される。
第８半導体メモリ１０８は、複数（図７では３個）のワード線ＷＬ５１，ＷＬ５２、ＷＬ５３と、複数（図７では８個）のＰＣＭ素子１１８３〜１１８１０と、複数（図７では８個）のビット線ＢＬ４３〜ＢＬ４１０と、を備えている。すなわち、第８半導体メモリ１０８と第７半導体メモリ１０７は、複数のビット線ＢＬ４３〜ＢＬ４１０を共有している。複数のワード線ＷＬ５１，ＷＬ５２、ＷＬ５３と、複数のＰＣＭ素子１１８３〜１１８１０と、複数のビット線ＢＬ４３〜ＢＬ４１０とは、ｚ方向の位置が互いに異なる階層に配置される。
ワード線ＷＬ５１，ＷＬ５２、ＷＬ５３はそれぞれｙ方向に沿って延びている。第８半導体メモリ１０８のワード線ＷＬ５２の中央部の下方にワード線ＷＬ４２とワード線ＷＬ４３との間の領域が配置され、ワード線ＷＬ４２の中央部の上方にワード線ＷＬ５１とワード線ＷＬ５２との間の領域が配置され、ワード線ＷＬ４３の中央部の上方にワード線ＷＬ５２とワード線ＷＬ５３との間の領域が配置される。すなわち、第８半導体メモリ１０８のワード線ＷＬ５１、ＷＬ５２、ＷＬ５３と、第７半導体メモリ１０７のワード線ＷＬ４２、ＷＬ４３とは、互いにｙ方向の位置がずれて配列される。
ワード線ＷＬ５１にはＰＣＭ素子１１８３、１１８４のそれぞれの一端が電気的に接続される。ワード線ＷＬ５２にはＰＣＭ素子１１８５〜１１８８のそれぞれの一端が電気的に接続される。ワード線ＷＬ５３にはＰＣＭ素子１１８９、１１８１０のそれぞれの一端が電気的に接続される。ＰＣＭ素子１１８ｉの（ｉ＝３，・・・，１０）の他端がビット線ＢＬ４ｉに電気的に接続される。
なお、ワード線ＷＬ３１、ＷＬ３３にはそれぞれ、２つの図示しないＰＣＭ素子の一端が電気的に接続され、これらのＰＣＭ素子の他端は図示しないビット線に電気的に接続される。また、ワード線ＷＬ５１、ＷＬ５３にはそれぞれ、図示しない２個のＰＣＭ素子の一端が電気的に接続され、これらのＰＣＭ素子の他端は図示しないビット線に接続される。したがって、図７に示す第３実施形態の半導体メモリにおいては、各ワード線には４個のＰＣＭ素子のそれぞれの一端が電気的に接続されるが、４個より多くの複数のＰＣＭ素子の一端が電気的に接続されてもよい。
また、第３実施形態の半導体メモリ装置には、各ワード線を駆動する駆動回路１００２２，１００１２、１００２３と、制御回路２００と、を備えている。図７では、例えば、ワード線ＷＬ２２、ＷＬ４２に対して駆動回路１００２２が設けられ、ワード線ＷＬ１２，ＷＬ３２、ＷＬ５２に対して駆動回路１００１２が設けられ、ワード線ＷＬ２３、ＷＬ４３に対して駆動回路１００２３が設けられる。すなわち、第３実施形態においては、第１半導体メモリ１０１のワード線ＷＬ１２と、このワード線ＷＬ１２に対応する位置に配置された第４半導体メモリ１０４のワード線ＷＬ３２および第８半導体メモリ１０８のワード線ＷＬ５２とは、共に同じ駆動回路１００１２に接続される。第２半導体メモリ１０２のワード線ＷＬ２２と、このワード線ＷＬ２２に対応する位置に配置された第６半導体メモリ１０６のワード線ＷＬ４２は、共に駆動回路１００２２に接続される。第２半導体メモリ１０２のワード線ＷＬ２３と、このワード線ＷＬ２３に対応する位置に配置された第６半導体メモリ１０６のワード線ＷＬ４３は、共に駆動回路１００２３に接続される。
なお、本実施形態においては、ワード線ＷＬ１１，ＷＬ１２，ＷＬ１３、ＷＬ２２、ＷＬ２３、ＷＬ３１、ＷＬ３２、ＷＬ３３、ＷＬ４２、ＷＬ４３、ＷＬ５１、ＷＬ５２、ＷＬ５３は、ｙ−ｚ平面で切断した断面に位置する。すなわち、例えば同じ行物理アドレスが与えられる。
各駆動回路は、対応するワード線の中央部に電気的に接続される。この駆動回路によって対応するワード線を介してアクセスするＰＣＭ素子に書き込み電流または読み出し電流が供給される。また、各ワード線において、接続されるＰＣＭ素子は、このワード線の中央部に対して２つのグループに分割されて配置される。なお、一方のグループに属するＰＣＭ素子の個数と、他方のグループに属するＰＣＭ素子の個数は同じでもよいし、異なっていてもよい。
各駆動回路は、直列に接続されたｐチャネルトランジスタおよびｎチャネルトランジスタを備えている。直列に接続されたトランジスタの中間ノード（接続ノード）が対応するワード線の中央部に電気的に接続される。なお、制御回路２００は、アクセスするＰＣＭ素子に接続された対応するビット線も制御する。
このように構成された本実施形態の半導体メモリ装置において、１回で２ビットアクセスすることができる。例えば、図７に示すように制御回路２００によって駆動回路１００１２を選択し、ワード線ＷＬ１２の中央部に対して右側に配置されたＰＣＭ素子１１１８にアクセスするとともに、ワード線ＷＬ３２の中央部に対して左側に配置されたＰＣＭ素子１１５６をアクセスする場合を考える。このとき、制御回路２００によってビット線ＢＬ１８、ＢＬ３６も選択される。
この場合、駆動回路１００１２から、ワード線ＷＬ１２を介してＰＣＭ素子１１１８に実線で示す電流Ｉ１が供給されるとともに、ワード線ＷＬ３２を介してＰＣＭ素子１１５６に実線で示す電流Ｉ１が供給され、書き込みまたは読み出しが行われる。このとき、本実施形態においては、ＰＣＭ素子１１１８およびＰＣＭ素子１１５６にそれぞれ電気的に接続されたビット線ＢＬ１８とビット線ＢＬ３６は同時に選択されるアドレスが割り当てられる。
上述したように、ビット線ＢＬ１８とビット線ＢＬ３６には同時に選択されるアドレスが割り当てられた場合に、制御回路２００を用いて、駆動回路１００２３を介してワード線ＷＬ２３を駆動するとともに、ビット線ＢＬ１８を選択し、ワード線ＷＬ２３とビット線ＢＬ１８に電気的に接続されたＰＣＭ素子１１２８にアクセスする。このとき、ビット線ＢＬ１８と同時に選択されるアドレスが割り当てられたビット線ＢＬ３６も選択される。そこで、本実施形態では、この場合に、制御回路２００を用いて、駆動回路１００２２を介してワード線ＷＬ４２も駆動する。このとき、ビット線ＢＬ３６とワード線ＷＬ４２に電気的に接続されたＰＣＭ素子１１６６もアクセスされることになり、２ビットとなるＰＣＭ素子１１６６およびＰＣＭ素子１１２８を同時にアクセスすることができる。したがって、図７に示すように、ＰＣＭ素子１１６６およびＰＣＭ素子１１２８にそれぞれワード線ＷＬ４２およびワード線ＷＬ２３を介して破線で示す電流Ｉ２が供給され、書き込みまたは読み出しが行われる。
以上説明したように、２つのワード線ＷＬ１２，ＷＬ３２にそれぞれ一端が電気的に接続されたＰＣＭ素子（例えば、ＰＣＭ素子１１１８、１１５６）を同時にアクセス可能とした場合には、上記２つのＰＣＭ素子のそれぞれの他端に電気的に接続された２つのビット線（例えば、ビット線ＢＬ１８、ＢＬ３６）にそれぞれ一端が接続されたＰＣＭ素子（例えば、ＰＣＭ素子１１２８、１１６６）のそれぞれの他端が接続された２つのワード線（例えば、ワード線ＷＬ２３、ＷＬ４２）も同時にアクセス可能となるように、制御回路２００が制御する。なお、１つのワード線に一端が電気的に接続され同時にアクセス可能な２つのＰＣＭ素子のうちの一方のＰＣＭ素子は上記ワード線の中央部に対して右側に配置されたＰＣＭ素子であり、他方のＰＣＭ素子は左側に配置されたＰＣＭ素子とする。これにより、読み出し電流または書き込み電流による電圧降下による影響を低減することが可能となり、動作マージンの劣化を抑制することはできる。
また、第３実施形態において、第２実施形態で説明したような２ビットのアクセスを行うことができる。
以上説明したように、第３実施形態の半導体メモリ装置においては、動作マージンの劣化を抑制することができるとともに、同時に選択されるアドレスの割り当てが複雑になるのを抑制することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１１１１〜１１８１０・・・抵抗変化素子（相変化メモリ素子）、ＢＬ１１〜ＢＬ４１０・・・ビット線、ＷＬ１１〜ＷＬ５３・・・ワード線、１００１１，１００１２，１００２２、１００２３・・・駆動回路、２００・・・制御回路

Claims (6)

  1. 第１階層に配置され第１方向に沿って延びた第１配線と、
    前記第１方向に交差する第２方向における位置が前記１階層と異なる第２階層に配置されそれぞれ前記第１方向に沿って延びかつ互いに離間して配置された第２配線及び第３配線と、
    前記第１階層と前記第２階層との間の第３階層に配置されそれぞれ前記第１方向および前記第２方向に交差する第３方向に沿って延びた複数の第４配線と、
    前記第１配線と前記複数の第４配線との交差領域に配置されそれぞれ第１端子および第２端子を備えた複数の第１抵抗変化素子であって、前記第１端子は前記第１配線に電気的に接続され、前記第２端子は前記複数の第４配線のうち対応する１つの配線に電気的に接続された、前記複数の第１抵抗変化素子と、
    前記第２配線および前記第３配線のそれぞれと前記複数の第４配線との間の交差領域に配置されそれぞれ第３端子および第４端子を備えた複数の第２抵抗変化素子であって、前記第３端子は前記第２配線および前記第３配線のうち対応する１つの配線に電気的に接続され、前記第４端子は前記複数の第４配線のうち対応する１つの配線に電気的に接続された、前記複数の第２抵抗変化素子と、
    前記第１配線に電気的に接続された第１駆動回路、前記第２配線に電気的に接続された第２駆動回路、および前記第３配線に電気的に接続された第３駆動回路と、
    前記第１乃至第３駆動回路を制御するとともに前記複数の第４配線を制御する制御回路と、
    を備え、
    前記複数の第１抵抗変化素子は前記第１配線の一部に対して一方の側に位置する第１グループおよび他方の側に位置する第２グループに分けられ、前記第２配線に前記第３端子が電気的に接続された前記複数の第２抵抗変化素子は前記第２配線の一部に対して一方の側に位置する第３グループおよび他方の側に位置する第４グループに分けられ、前記第３配線に前記第３端子が電気的に接続された前記複数の第２抵抗変化素子は前記第３配線の一部に対して一方の側に位置する第５グループおよび他方の側に位置する第６グループに分けられ、
    前記制御回路は、前記第１駆動回路を選択し、選択された前記第１駆動回路に接続された前記第１配線を選択し、前記第１抵抗変化素子の前記第１グループから１つの第１抵抗変化素子を選択するとともに、前記第２グループから１つの第１抵抗変化素子を選択し、これらの選択された２つの第１抵抗変化素子にアクセス動作を行った場合に、これらの選択された２つの第１抵抗変化素子のそれぞれの前記第２端子が接続された２つの第４配線に対して同時に選択されるアドレスを与え、前記２つの第４配線のそれぞれに前記第４端子が接続された２つの第２抵抗変化素子の前記第３端子がそれぞれ接続された前記第２配線及び第３配線に対して同時に選択されるアドレスを与える、
    半導体メモリ装置。
  2. 前記第１配線の前記一部の前記第２方向に前記第２配線と前記第３配線との間の領域が位置する請求項１記載の半導体メモリ装置。
  3. 前記複数の第１抵抗変化素子および前記複数の第２抵抗変化素子の少なくともいずれかは、カルゴケナイドを含む請求項１または２記載の半導体メモリ装置。
  4. 第１階層に配置され第１方向に沿って延びた第１配線と、
    前記第１方向に交差する第２方向における位置が前記１階層と異なる第２階層に配置されそれぞれ前記第１方向に沿って延びかつ互いに離間して配置された第２配線及び第３配線と、
    前記第１階層と前記第２階層との間の第３階層に配置されそれぞれ前記第１方向および前記第２方向に交差する第３方向に沿って延びた複数の第４配線と、
    前記第１配線と前記複数の第４配線との交差領域に配置されそれぞれ第１端子および第２端子を備えた複数の第１抵抗変化素子であって、前記第１端子は前記第１配線に電気的に接続され、前記第２端子は前記複数の第４配線のうち対応する１つの配線に電気的に接続された、前記複数の第１抵抗変化素子と、
    前記第２配線および前記第３配線のそれぞれと前記複数の第４配線との間の交差領域に配置されそれぞれ第３端子および第４端子を備えた複数の第２抵抗変化素子であって、前記第３端子は前記第２配線および前記第３配線のうち対応する１つの配線に電気的に接続され、前記第４端子は前記複数の第４配線のうち対応する１つの配線に電気的に接続された、前記複数の第２抵抗変化素子と、
    前記第２方向における位置が前記第１階層、前記第２階層、および前記第３階層と異なる第４階層に配置された第５配線であって、前記第４階層と前記第３階層との間に前記第２階層が位置する、前記第５配線と、
    前記第４階層と前記第２階層との間の第５階層に配置されそれぞれ前記第３方向に沿って延びた複数の第６配線と、
    前記第５配線と前記複数の第６配線との交差領域に配置されそれぞれ第５端子および第６端子を備えた複数の第３抵抗変化素子であって、前記第５端子は前記第５配線に電気的に接続され、前記第６端子は前記複数の第６配線のうち対応する１つの配線に電気的に接続された、前記複数の第３抵抗変化素子と、
    前記第２配線および前記第３配線のそれぞれと前記複数の第６配線との間の交差領域に配置されそれぞれ第７端子および第８端子を備えた複数の第４抵抗変化素子であって、前記第７端子は前記第２配線および前記第３配線のうち対応する１つの配線に電気的に接続され、前記第８端子は前記複数の第６配線のうち対応する１つの配線に電気的に接続された、前記複数の第４抵抗変化素子と、
    を備え、
    前記複数の第１抵抗変化素子は前記第１配線の一部に対して一方の側に位置する第１グループおよび他方の側に位置する第２グループに分けられ、前記第２配線に前記第３端子が電気的に接続された前記複数の第２抵抗変化素子は前記第２配線の一部に対して一方の側に位置する第３グループおよび他方の側に位置する第４グループに分けられ、前記第３配線に前記第３端子が電気的に接続された前記複数の第２抵抗変化素子は前記第３配線の一部に対して一方の側に位置する第５グループおよび他方の側に位置する第６グループに分けられ、前記複数の第３抵抗変化素子は前記第５配線の一部に対して一方の側に位置する第７グループおよび他方の側に位置する第８グループに分けられ、前記第２配線に前記第７端子が電気的に接続された前記複数の第４抵抗変化素子は前記第２配線の一部に対して一方の側に位置する第９グループおよび他方の側に位置する第１０グループに分けられ、前記第３配線に前記第７端子が電気的に接続された前記複数の第４抵抗変化素子は前記第７配線の一部に対して一方の側に位置する第１１グループおよび他方の側に位置する第１２グループに分けられ、
    前記第１配線の前記一部は前記第５配線の前記一部に対して電気的に接続された、
    半導体メモリ装置。
  5. 前記第１配線の前記一部の前記第２方向に前記第２配線と前記第３配線との間の領域が位置し、前記第５配線の前記一部の前記第２方向に前記第２配線と前記第３配線との間の領域が位置する請求項４記載の半導体メモリ装置。
  6. 前記複数の第１抵抗変化素子、前記複数の第２抵抗変化素子、前記複数第３抵抗変化素子、および前記複数の第４抵抗変化素子の少なくともいずれかは、カルゴケナイドを含む請求項４または５記載の半導体メモリ装置。
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