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CN100338683C - 存储器装置 - Google Patents

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CN100338683C CNB028040732A CN02804073A CN100338683C CN 100338683 C CN100338683 C CN 100338683C CN B028040732 A CNB028040732 A CN B028040732A CN 02804073 A CN02804073 A CN 02804073A CN 100338683 C CN100338683 C CN 100338683C
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Abstract

一存储装置，是包含形成一交错点阵列的复数个位线与复数个字线。该阵列中的每个交错点上各被设置一存储单元。一位译码器与一字符译码器是分别被连至与该位线与字线。一第一切换电路序列是被连至相邻的位线并沿其而配置，进以导致阵列沿着此相邻位线而区分成数个区段，以致于一被缩短的规划电流路径是被提供，其降低了通过此装置的电阻。

Description

存储器装置
技术领域
本案是关于半导体存储装置的发明，尤其是指一个在结构内部各处都具有低的位线电阻和字线电阻的随机存取内存结构。
发明背景
传统的存储装置，例如动态随机存取内存(Dynamic RandomAccess Memory，DRAM)以及闪存(FLASH memory)装置，通常包含位与字线的阵列，其等交错以形成一阵列。每个交错是被连接以一内存单元。规划电流(programming current)可被提供至与预期的内存单元相符合的位与字线，以便于写入资料于该内存单元或是自该内存单元读取资料。磁性随机内存(magnetic random access memory，MRAM)装置乃是一新兴技术，其提供了许多DRAM与快闪存储装置所没有的好处，例如与DRAM装置作比较，其为非易失性(non-volatility)，而与快闪存储装置作比较，其则是较快速运作(fasteroperation)。
在传统的存储装置中，由阵列而来的位以及字线的长度并不是一个典型地设计要点。然而，因为在MRAM装置中的规划电流高于传统存储装置的规划电流，因此通过位以及字线的电阻在MRAM装置中是特别受到关注的。当规划电流传播通过线路时，此位与字线的长度是受线路的电阻所限制。当较长的字符与位线提供较大的阵列以及较佳的效率时，此较长的字符与位线具有高电阻，其导致了过度的电压降(voltage drop)以及不受欢迎的热生成。
在MRAM装置中，遍及此字符与位线各处的高电阻可造成几个问题。该位与字线的电压降(voltage drop)的发生即为一个问题。假使此电压降至一操作电压范围的外，那么此内存单元便可能受到损害。
发明内容
这些或是其它问题通常可被解决或是规避(circumvneted)，而技术性的优点则常藉本发明而得以实现，本发明在一个实施例中提供了一个随机存取内存结构。
在本发明的一个较佳实施存储装置中，此装置包含复数个位线以及复数个字线。此复数个字线与该复数个位线形成了一交错点阵列(cross-point array)。复数个内存单元中的一个是位于此阵列诸交错点中的其一。一个具有电流源(current source)与电流接收器(currentsink)的位译码器是与该位线相连接而一个具有电流源(currentsource)与电流接收器(current sink)的字符译码器则与该位线相连接。一第一切换电路序列(first series of switch circuits)是于两个相邻的位线路相连。此第一切换电路序列是沿着该两相邻位线而配置，进以使得阵列沿着此相邻位线而被分成数个区段。当对应的位与字线被供以预定数量的电流，那么在相对应的交错点上的内存单元即为了写入而被选取。
在另一个较佳实施例中，切换电路则沿着字线路而配置。而又在另一个实施例当中，存储装置将利用一个沿着位线的第一切换电路序列而一个第二切换电路序列者是连接于两个相邻的字线路。此第二切换电路序列是沿着该两相邻字线而配置，进以使得阵列沿着此相邻字线而被分成数个区段。
本发明的一个较佳实施例的一优点在于其降低了遍及位与字线各处的电阻，其是限制了位与字线的长度。
本发明的一个较佳实施例的另一优点在于其使用了一个简单实施的切换电路以便降低遍及该字符与位线各处的电阻。
本发明的一个较佳实施例的又一优点在于此较佳实施例的某些结构可被配置于阵列下方以便减少需要的物理空间量。
前述内容已相当概括性地描述了本发明的特征与技术优点，因此后续本发明的详细描述可被更清楚的了解。本发明的其它特征与优点将被描述于后，其构成了本发明申请专利范围的标的。应被注意的是，对于在本案所属的领域中具通常知识者而言，已被揭示的内容与特定实施例可很容易地成为其它为了实施与本发明相同目的的结构或是程序的基础。亦应被对本案所属的领域具有通常知识者所了解的是这样的相等结构并不脱于本发明所附的申请专利范围的精神与范围。
附图说明
参考下列附图及其相关说明，本案及其中的优点俾得以获得更深入而完整的了解。其中：
图1阐明了一现有技术的内存单元阵列；
图2阐明了本发明的一较佳实施存储装置；
图3a与图3b阐明了藉由应用本发明的较佳实施例而得以实现的被降低的线路电阻；
图4阐明了本发明的一较佳实施切换电路；
图5是一个阐明了切换线路运作的真值表(truth table)；
图6是本发明的一较佳实施例的部分；以及
图7是文本发明的另一较佳实施存储装置。
较佳实施例的详细说明：
实施例的制作与使用是被清楚描述于后。然而，应被欣赏的是本发明提供许多可应用在收录于许多特定文章中的发明概念。这些被讨论的特定实施例仅是一些制作与使用本发明的说明方式，而并不限制本发明的范围。虽然本发明将被讨论于MRAM应用的文章当中，应注意的是，对于在本案所属的技术领域中具通常知识者而言，本发明是可使用于其它应用。
图1揭示了一现有技术存储的MRAM阵列10。此MRAM阵列10包含位线12以及字线14，其等交叉形成了点(point)16。每个点16是被配以一个存储单元18。每个位线12与字线14都具有一个译码器(未显示)，其包含一个线路图以便提供一规划电流留置位线12与字线14。然而，由于位线12与字线14长度的影响，这些线路的电阻在该规划电流被提供时乃是高的并且造成通过所述位线、字线的电压下降。位线12与字线14可被缩短以便降低电阻。然而，短的位线与字线产生了小阵列而增加了所需要的物理空间。因为此缩减过尺码的半导体装置，此提出了一个无法被接受的情况。短的位与字线12、14也造成差的效率。
图2说明了本发明的一较佳实施存储装置20。此存储装置20包含复数个位线22以及与此复数个位线22(如显示的22a与22b)形成了一交错点阵列(cross-point array)的复数个字线24。存储单元28是座落于交错点30的上，该交错点是与复数个位线22的其一与该复数个字线24的其一的交叉相符合。被连结至该复数个位线22的是一个具有电流源(current sources)34以及电流接收器(current sinks)36的位译码器32。而字符译码器38则是接于该复数个字线24。此字符译码器38也具有电流源34与电流接收器36。一第一切换线路序列40是连接至两相邻的位线22。此第一切换线路序列40是沿着两相邻位线22而设置，进而导致阵列26沿着此相邻位线而被区分成区段。为了示范的目的，此两相邻位线22是被区分成三个区段，而应被在此领域具有通常知识者所应注意的是任何数量的切换线路都可沿着相邻两位线22而被用以将阵列26区分成任何数目的区段42。被使用的切换是取决于电阻以及阵列下的可使用空间。每个区段42将包含多个存储单元28，特别是在128至256个存储单元28。为了明晰，在图2中，每个被表现的区段42仅具有两个存储单元28。
重新参考图1，在现有技术存储中。一规划电流I将被传送至对应的一个被提供的存储单元28的位线22以便为了读取而被选取。在本发明中，规划电流Ip是在两相邻位线22a与22b的间被区分。然而，应被在此领域具有通常知识者所注意的是任何部份的可被提供至每个相邻位线22a、22b的此规划电流Ip是足以让阵列依描述而运作。当资料被写入一存储单元28时，切换线路40则被用以把整个规划电流Ip提供至区段42内的位线22a、22b的其一。藉由把规划电流Ip仅提供至区段42，整个电阻是被降低而无须缩短位线22a、22b。这是因为此规划电流流经两个区段中的两导体22a、22b，而仅流经具有被规划的存储单元的一区段的单一导体。
图3a与图3b描述了透过使用本发明较佳实施例而得以实施的减少的线路电阻。如所述，规划电流Ip流过第一区段42a的位线22a与22b，在区段42c与42dc的中亦同。每个区段接着都只有一半的电阻而其是将为图3b所实施的单一线路所具有。区段42b，其包含用以规划的存储单元28，是具有流经单一导体22a的全部规划电流Ip，因此与导体22a相连的存储单元接收了全部的规划电流Ip。此区段42b将贡献与现有技术的位线数相同数量的线路电阻，因为此电流仅流经一个导体。累积地，图3b的线路14的线路电阻是4*R(被用以标准化线路14的一线路区段的电阻)。藉由比较，图3a所示的实施例的所累积的线路电阻是2.5*R。就其本身而论，被描述的实施例仅提供了整个现有技术的线路电阻的5/8的电路电阻或说是仅少了现有技术电路电阻37.5％的线路电阻。在此领域具有通常知识者将了解额外的线路电阻改善可藉切换线路的数量及其相关的线路区段数而获得增加。然而，上述模式并非完全精确，例如切换电路40的启动态的电阻亦应被列入考量。然而，使用以为众人所知的CMOS技术，此切换电路的启动态电阻可被最小化，其是将更进一步被描述于后。
图4描述本发明的一较佳实施切换电路40，其准许一存储单元阵列被区分成区段。此区段有效地缩短了在任何时间下由电流Ip所激活的位线与字线的长度。此位在一区段内的“被缩短”线路长度降低了通过位线的电阻，其是提供了此存储装置被改善的操作。
较佳实施切换电路40包含晶体管T1、T2、T3以及T4。晶体管T1、T2、T3以及T4是藉控制线路54开启，而该控制线路54典型地与一控制电路(未显示)相连接。在较佳实施例当中，此控制电路是藉译码器32、34而得以实现。藉由开启切换电路40内不同晶体管T1、T2、T3以及T4的组合，此规划电流Ip即可被变换以便选取在此存储装置中的特定区段。例如，图5的真值表(truth table)描述被开启的T1、T2、T3以及T4的组合如何透过相邻位线56与58而提供整个电流，或是描述了原已被供至此两相邻位线56与58的电流仍继续通过此两相邻位线56与58的任一。切换电路40的运作是藉参考图标而被更清楚的讨论于后。
请在参考图6，其呈现了一个存储装置20中的阵列26的一部分，而沿着两相邻位线路56与58的切换电路是可藉其等的个别控制信号而被激活，进以提供规划电流至一特定区段中的位线路56与58的任一。例如，三个切换电路60、62、64是被描述。此三个切换电路60、62、64将此阵列区分成三个区段66、68、70，因而缩短了在特定时间可被供以规划电流的位线56、58的长度。大约一半的此规划电流Ip原被供至位线56与58。若是存储单元72为了写入而被选取，整个规划电流Ip将被提供至位在区段68内的该位线58的部分。为达此目的，切换电路60将运作以便开启晶体管T1、T2(参阅图5的真值表与图4的概要图标)来继续准许规划电流Ip的一半可流至位线56与58。在此状态下，与此位在区段66内的位线58的部分相连接的存储单元将被选取。因为位在区段68内的存储单元72的缘故，下一个切换电路62必定被程序设计过以便提供规划电流Ip至位线58。参阅图5的真值表与图4的概要图标，为了提供整个规划电流Ip至线路58，晶体管T2与T3需被开启。因此，假如存储单元72的对应字线78被供以规划电流Ip，那么资料即可被写入该存储单元72的中。
为了得到(lesson)下一个区段70的线路电阻，此规划电路Ip应流经两个导体56与58。因此，接替的切换电路64必须被程序设计以便准许此规划电流Ip在位于区段70内的位线56与58间的部分被分割。再次参考图5的真值表，为了提供较传至导体56与58的规划电流Ip为低的电流，晶体管T1与T2需被开启。此是藉分割来自于位在区段68的位线58部分的规划电流Ip而得以完成。因此，控制电路(未显示)必须被设计以便规划此控制电路至各个切换电路，因此每个对应区段中都只有一个存储单元，而一对应位线则可在任何特定时间中接收此规划电流。
在本发明的另一实施例中，切换电路可被应用于取代位线的字线上进以缩短了通过字线的电阻数量。而在另一实施例中，切换电路80是被分别应用于位线82与字线84上，如图7所示，以便减少通过位线82与字线84的电阻数量。在另一较佳实施例中，切换电路被设置在阵列以下，以便减少通过此阵列所需的物理空间量。因为MRAM中的阵列与晶体管无关，因此有机会放些逻辑到此阵列下。
虽然本发明与其的优点已被清楚描述，应被了解的是各种可被实施于此的改变、代换以及交替都将不脱如申请专利范围所定义的本发明的精神与范围。再者，本发明的应用范围应被认为是不仅限于此说明书中所述的特定实施例的程序、机械、制成、物质组成、方法以及步骤。因为一个在此领域具通常知识者将轻易地藉体会本发明所揭露的已存在或是将被发展出的程序、机械、制成、物质组成、装置、方法或步骤而获得在其本质上表现相同功用或是在本质上达成相同效果者，其是如同被描述于此的对应实施例，是皆可根据本发明而被应用。因此，附加的权利要求的范围乃是为了包含于其内的范围，例如程序、机械、制成、物质组成、装置、方法或步骤，而做准备。

Claims (10)

1.一种存储器装置，包含：
多个位线；
多个字线，所述多个字线与所述多个位线形成一交错点阵列；
多个存储单元，每个所述的多个个存储单元位于所述的交错点阵列上的一个交错点上；
连接于所述多个位线的位译码器，所述的位译码器包含连接于所述的多个位线的电流源与电流吸收器；
连接于所述的多个字线的字译码器，所述的字译码器包含连接于所述的多个字线的电流源与电流吸收器；以及
连接于两相邻位线的第一切换电路序列，此第一切换电路序列沿着两相邻位线而配置，进以使得所述的阵列沿着此相邻位线而被分成多个区段；
其中，当提供一规划电流至与在一区段中的两相邻位线的一位线连接的一存储单元时，所述第一切换电路序列中的切换电路：
提供整个所述的规划电流至一个与所述的存储单元相连接的该区段中两相邻位线的该位线，以及，
提供所述的规划电流的一半电流量至所述的两相邻位线的其它区段内的两相邻位线的各位线，其中
所述第一切换电路序列中的每个切换电路各包含第一晶体管，第二晶体管，第三晶体管以及第四晶体管；
所述的第一晶体管排列在两相邻位线中的第一位线的第一部分与第二部分间；
所述的第一晶体管排列在两相邻位线中的第二位线的第一部分与第二部分间；
所述的第三晶体管排列在所述第一位线的所述第一部分与所述的第二位线的第二部分间；以及
所述的第四晶体管排列在所述第二位线的所述第一部分与所述的第一位线的第二部分间，其中所述的第一晶体管，第二晶体管，第三晶体管以及第四晶体管各连结至一控制线路，所述控制线路连至一控制电路。
2.如权利要求1所述的存储器装置，其中该存储器装置为一磁性随机存储器装置。
3.如权利要求1所述的存储器装置，其中所述的第一切换电路序列中的切换电路准许所述的规划电流的一半流经两相邻位线的其一，进以导致在一区段中与所述的相邻位线的任一相连接的所述的多个存储单元不会为了写入而被选取。
4.如权利要求1所述的存储器装置，更包含连接于两相邻字线间的一第二切换电路序列，所述的第二切换电路序列沿着该两相邻字线而配置，进以使得该阵列沿着所述的两相邻字线而被分成多个区段。
5.如权利要求4所述的存储器装置，其中透过该两相邻字线的其一所发送的一部分规划电流等于该程序设计电流的二分之一。
6.如权利要求4所述的存储器装置，其中该第二切换电路序列准许所述的规划电流的一半流经该两相邻字线的其一，进以导致在一区段中与该两相邻字线的任一相连接的所述的多个个存储单元并无任何一个为了写入而被选取。
7.如权利要求4所述的存储器装置，其中所述的第一，第二，第三以及第四晶体管切换电流路径。
8.如权利要求4所述的存储器装置，其中所述的第一，第二，第三以及第四晶体管是由源自于所述的控制电路的控制信号来激活。
9.如权利要求8所述的存储器装置，其中该控制电路位于所述的位线译码器中。
10.如权利要求4所述的存储器装置，其中所述的第一与第二切换电路序列位于所述的交错点阵列下。
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