JP2000251489A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
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- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 不揮発性メモリセルを備えた半導体記憶装置
においてソース線ドライバへの電流集中を防止する。 【解決手段】 少なくともリードサイクルにおいて、ビ
ット線から複数個の不揮発性メモリセルのうち低しきい
値電圧状態にあるものを介してソース線ＳＬ０へ流れる
電流がワード線・ソース線ドライバ１６の中の１個のプ
ルダウントランジスタＱＮ０へ集中することがないよう
に、ソース線ＳＬ０を複数の離散位置でそれぞれ接地す
るための複数個のプルダウントランジスタＱ００、Ｑ０
１、Ｑ０２及びＱ０３を設ける。
においてソース線ドライバへの電流集中を防止する。 【解決手段】 少なくともリードサイクルにおいて、ビ
ット線から複数個の不揮発性メモリセルのうち低しきい
値電圧状態にあるものを介してソース線ＳＬ０へ流れる
電流がワード線・ソース線ドライバ１６の中の１個のプ
ルダウントランジスタＱＮ０へ集中することがないよう
に、ソース線ＳＬ０を複数の離散位置でそれぞれ接地す
るための複数個のプルダウントランジスタＱ００、Ｑ０
１、Ｑ０２及びＱ０３を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に電気的にイレーズ可能かつプログラム可能な
メモリ、すなわちＥＥＰＲＯＭ（Electrically Erasabl
e and Programmable Read Only Memory）に関するもの
である。
関し、特に電気的にイレーズ可能かつプログラム可能な
メモリ、すなわちＥＥＰＲＯＭ（Electrically Erasabl
e and Programmable Read Only Memory）に関するもの
である。
【０００２】
【従来の技術】各々制御ゲートと、電荷を蓄えるための
フローティングゲートと、ドレインと、ソースとを有す
る複数個の不揮発性メモリセルを備え、かつ記憶データ
を所定のブロック毎に一括してイレーズし得るフラッシ
ュＥＥＰＲＯＭ（フラッシュメモリ）が知られている。
フラッシュメモリは、例えばマイクロコンピュータに内
蔵されて使用される。近年、マイクロコンピュータ内部
におけるデータのビット幅が増加する傾向にある。
フローティングゲートと、ドレインと、ソースとを有す
る複数個の不揮発性メモリセルを備え、かつ記憶データ
を所定のブロック毎に一括してイレーズし得るフラッシ
ュＥＥＰＲＯＭ（フラッシュメモリ）が知られている。
フラッシュメモリは、例えばマイクロコンピュータに内
蔵されて使用される。近年、マイクロコンピュータ内部
におけるデータのビット幅が増加する傾向にある。
【０００３】特開平６−２９４９９号公報には、１本の
ワード線に結合されたメモリセルブロックを最小単位と
して記憶データのイレーズを行えるフラッシュメモリが
記載されている。このフラッシュメモリは、Ｎを整数と
するとき、Ｎ個の不揮発性メモリセルで構成されたイレ
ーズ単位ブロックと、前記Ｎ個の不揮発性メモリセルの
各々の制御ゲートに接続されたワード線と、前記Ｎ個の
不揮発性メモリセルの各々のソースに接続されたソース
線と、各々前記Ｎ個の不揮発性メモリセルのうちの対応
する１個の不揮発性メモリセルのドレインに接続された
Ｎ本のビット線とを備えたものであった。リードサイク
ルでは、ワード線ドライバにより前記ワード線の一端に
正の高電位が、ソース線ドライバにより前記ソース線の
一端に接地電位が、リードアンプにより前記Ｎ本のビッ
ト線の各々に正の低電位がそれぞれ与えられる。これに
よれば、単位ブロック内におけるメモリセルのイレーズ
特性のばらつきが抑制されて都合が良い。なお、ここで
はイレーズ単位ブロックを構成するＮ個の不揮発性メモ
リセルの各々に記憶されたデータビットが同時にリード
されるものとしている。
ワード線に結合されたメモリセルブロックを最小単位と
して記憶データのイレーズを行えるフラッシュメモリが
記載されている。このフラッシュメモリは、Ｎを整数と
するとき、Ｎ個の不揮発性メモリセルで構成されたイレ
ーズ単位ブロックと、前記Ｎ個の不揮発性メモリセルの
各々の制御ゲートに接続されたワード線と、前記Ｎ個の
不揮発性メモリセルの各々のソースに接続されたソース
線と、各々前記Ｎ個の不揮発性メモリセルのうちの対応
する１個の不揮発性メモリセルのドレインに接続された
Ｎ本のビット線とを備えたものであった。リードサイク
ルでは、ワード線ドライバにより前記ワード線の一端に
正の高電位が、ソース線ドライバにより前記ソース線の
一端に接地電位が、リードアンプにより前記Ｎ本のビッ
ト線の各々に正の低電位がそれぞれ与えられる。これに
よれば、単位ブロック内におけるメモリセルのイレーズ
特性のばらつきが抑制されて都合が良い。なお、ここで
はイレーズ単位ブロックを構成するＮ個の不揮発性メモ
リセルの各々に記憶されたデータビットが同時にリード
されるものとしている。
【０００４】
【発明が解決しようとする課題】上記従来のフラッシュ
メモリでは、リードサイクルにおいて、Ｎ本のビット線
からＮ個の不揮発性メモリセルのうち低しきい値電圧状
態にあるものを介してソース線へ流れる電流がソース線
ドライバへ集中する。ここで、Ｎ個の不揮発性メモリセ
ルの全てがソース線へ電流を吐き出すものとし、かつ各
不揮発性メモリセルがソース線へ吐き出す電流の大きさ
が６０μＡであるものと仮定すると、Ｎが２５６ならば
ソース線を流れる電流が１５ｍＡを超えてしまう。
メモリでは、リードサイクルにおいて、Ｎ本のビット線
からＮ個の不揮発性メモリセルのうち低しきい値電圧状
態にあるものを介してソース線へ流れる電流がソース線
ドライバへ集中する。ここで、Ｎ個の不揮発性メモリセ
ルの全てがソース線へ電流を吐き出すものとし、かつ各
不揮発性メモリセルがソース線へ吐き出す電流の大きさ
が６０μＡであるものと仮定すると、Ｎが２５６ならば
ソース線を流れる電流が１５ｍＡを超えてしまう。
【０００５】イレーズサイクルやプログラムサイクルに
おける不揮発性メモリセルへの電位の与え方には様々な
形式がある。いわゆるＮＯＲ型セルの場合には、プログ
ラムサイクルにおいてビット線に正の高電位が、ソース
線に接地電位がそれぞれ与えられる。この場合にも、ソ
ース線ドライバへの電流の集中が生じる。
おける不揮発性メモリセルへの電位の与え方には様々な
形式がある。いわゆるＮＯＲ型セルの場合には、プログ
ラムサイクルにおいてビット線に正の高電位が、ソース
線に接地電位がそれぞれ与えられる。この場合にも、ソ
ース線ドライバへの電流の集中が生じる。
【０００６】高密度のメモリセルアレイを実現するため
サブミクロンルールの採用を考えたとき、例えば拡散配
線とその裏打ちをなすアルミニウム配線とで構成されか
つ０．５μｍの幅を有するソース線に、１５ｍＡを超え
る大きな電流が流れることは好ましくない。例えば、ソ
ース線における電圧ドロップによるプログラム／リード
速度の低下という性能問題が生じるだけでなく、エレク
トロマイグレーションによるソース線の断線という致命
的な信頼性問題が生じ得る。
サブミクロンルールの採用を考えたとき、例えば拡散配
線とその裏打ちをなすアルミニウム配線とで構成されか
つ０．５μｍの幅を有するソース線に、１５ｍＡを超え
る大きな電流が流れることは好ましくない。例えば、ソ
ース線における電圧ドロップによるプログラム／リード
速度の低下という性能問題が生じるだけでなく、エレク
トロマイグレーションによるソース線の断線という致命
的な信頼性問題が生じ得る。
【０００７】本発明の目的は、不揮発性メモリセルを備
えた半導体記憶装置においてソース線ドライバへの電流
集中を防止することにある。
えた半導体記憶装置においてソース線ドライバへの電流
集中を防止することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体記憶装置は、少なくともリードサイ
クルにおいてソース線を複数の離散位置でそれぞれ接地
するための複数個のスイッチング素子を備えた構成を採
用したものである。特に網目状のソース線構造すなわち
ソース線網を採用する場合には、当該ソース線網を複数
の離散位置でそれぞれ接地するための複数個のスイッチ
ング素子を備えた構成を採用する。
に、本発明の半導体記憶装置は、少なくともリードサイ
クルにおいてソース線を複数の離散位置でそれぞれ接地
するための複数個のスイッチング素子を備えた構成を採
用したものである。特に網目状のソース線構造すなわち
ソース線網を採用する場合には、当該ソース線網を複数
の離散位置でそれぞれ接地するための複数個のスイッチ
ング素子を備えた構成を採用する。
【０００９】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１０】図１は、本発明に係る半導体記憶装置の構
成例を示している。図１の半導体記憶装置（フラッシュ
メモリ）は、複数個の不揮発性メモリセルが行列をなす
ように配置されてなるメモリセルアレイ１０と、与えら
れたＸアドレス信号ＡＸ０〜ＡＸｉを保持するためのＸ
アドレスバッファ１１と、与えられたＹアドレス信号Ａ
Ｙ０〜ＡＹｊを保持するためのＹアドレスバッファ１２
と、チップイネーブル信号/ＣＥ、ライトイネーブル信
号/ＷＥ及びアウトプットイネーブル信号/ＯＥ（“/”
は負論理を表す）を受け取りかつプログラム／イレーズ
信号Ｐ／Ｅ、リードサイクル信号ＲＣ、アウトプットコ
ントロール信号ＯＣ及びプルダウン信号ＰＤＮを生成す
るための制御回路１３と、入出力データを保持するため
の入出力バッファ１４とを備えている。プログラム／イ
レーズ信号Ｐ／Ｅは、プログラムサイクル及びイレーズ
サイクルにおいてそれぞれＨＩＧＨレベル及びＬＯＷレ
ベルになる信号である。リードサイクル信号ＲＣは、リ
ードサイクルにおいてＨＩＧＨレベルになる信号であ
る。アウトプットコントロール信号ＯＣは、当該フラッ
シュメモリがデータを出力すべき際にＨＩＧＨレベルに
なる信号である。プルダウン信号ＰＤＮは、プログラム
サイクル及びリードサイクルにおいてＨＩＧＨレベルに
なる信号である。これらの信号Ｐ／Ｅ，ＲＣ，ＯＣ，Ｐ
ＤＮはいずれも、Ｘアドレス信号ＡＸ０〜ＡＸｉ及びＹ
アドレス信号ＡＹ０〜ＡＹｊのいずれにも依存しない信
号である。メモリセルアレイ１０の周辺には、Ｘデコー
ダ１５と、ワード線・ソース線ドライバ１６と、Ｙデコ
ーダ／セレクタ１７と、リードライトアンプ１８とが設
けられている。Ｘデコーダ１５はＸアドレスバッファ１
１から内部アドレス信号Ｘ０〜Ｘｉを、Ｙデコーダ／セ
レクタ１７はＹアドレスバッファ１２から内部アドレス
信号Ｙ０〜Ｙｊをそれぞれ受け取る。
成例を示している。図１の半導体記憶装置（フラッシュ
メモリ）は、複数個の不揮発性メモリセルが行列をなす
ように配置されてなるメモリセルアレイ１０と、与えら
れたＸアドレス信号ＡＸ０〜ＡＸｉを保持するためのＸ
アドレスバッファ１１と、与えられたＹアドレス信号Ａ
Ｙ０〜ＡＹｊを保持するためのＹアドレスバッファ１２
と、チップイネーブル信号/ＣＥ、ライトイネーブル信
号/ＷＥ及びアウトプットイネーブル信号/ＯＥ（“/”
は負論理を表す）を受け取りかつプログラム／イレーズ
信号Ｐ／Ｅ、リードサイクル信号ＲＣ、アウトプットコ
ントロール信号ＯＣ及びプルダウン信号ＰＤＮを生成す
るための制御回路１３と、入出力データを保持するため
の入出力バッファ１４とを備えている。プログラム／イ
レーズ信号Ｐ／Ｅは、プログラムサイクル及びイレーズ
サイクルにおいてそれぞれＨＩＧＨレベル及びＬＯＷレ
ベルになる信号である。リードサイクル信号ＲＣは、リ
ードサイクルにおいてＨＩＧＨレベルになる信号であ
る。アウトプットコントロール信号ＯＣは、当該フラッ
シュメモリがデータを出力すべき際にＨＩＧＨレベルに
なる信号である。プルダウン信号ＰＤＮは、プログラム
サイクル及びリードサイクルにおいてＨＩＧＨレベルに
なる信号である。これらの信号Ｐ／Ｅ，ＲＣ，ＯＣ，Ｐ
ＤＮはいずれも、Ｘアドレス信号ＡＸ０〜ＡＸｉ及びＹ
アドレス信号ＡＹ０〜ＡＹｊのいずれにも依存しない信
号である。メモリセルアレイ１０の周辺には、Ｘデコー
ダ１５と、ワード線・ソース線ドライバ１６と、Ｙデコ
ーダ／セレクタ１７と、リードライトアンプ１８とが設
けられている。Ｘデコーダ１５はＸアドレスバッファ１
１から内部アドレス信号Ｘ０〜Ｘｉを、Ｙデコーダ／セ
レクタ１７はＹアドレスバッファ１２から内部アドレス
信号Ｙ０〜Ｙｊをそれぞれ受け取る。
【００１１】図２は、図１中のメモリセルアレイ１０の
構成例を示している。図２のメモリセルアレイ１０は、
ｍ＋１個のイレーズ単位ブロックＢＫ０〜ＢＫｍに分割
されており、１行単位のイレーズが可能である。ここ
に、ｍは整数である。
構成例を示している。図２のメモリセルアレイ１０は、
ｍ＋１個のイレーズ単位ブロックＢＫ０〜ＢＫｍに分割
されており、１行単位のイレーズが可能である。ここ
に、ｍは整数である。
【００１２】１個のイレーズ単位ブロックＢＫ０は４個
の不揮発性メモリセルブロックＢ００、Ｂ０１、Ｂ０２
及びＢ０３に分割されており、Ｂ００、Ｂ０１、Ｂ０２
及びＢ０３は各々ｎ＋１個の不揮発性メモリセルで構成
されている。ここに、ｎは整数である。したがって、Ｂ
Ｋ０は（ｎ＋１）×４個（＝Ｍ個）の不揮発性メモリセ
ルで構成されており、これらのセルがメモリセルアレイ
１０の１行を形成している。これらＭ個の不揮発性メモ
リセルの各々は、制御ゲートと、電荷を蓄えるためのフ
ローティングゲートと、ドレインと、ソースとを有す
る。これらＭ個の不揮発性メモリセルの各々の制御ゲー
トは行方向に伸びる１本のワード線ＷＬ０に接続され、
かつその各々のソースは同じく行方向に伸びる１本のソ
ース線ＳＬ０に接続されている。各々列方向に伸びるＢ
Ｌ００〜ＢＬ０ｎ、ＢＬ１０〜ＢＬ１ｎ、ＢＬ２０〜Ｂ
Ｌ２ｎ及びＢＬ３０〜ＢＬ３ｎは、これらＭ個の不揮発
性メモリセルのうちの対応するセルのドレインにそれぞ
れ接続されたＭ本のビット線を表している。ワード線・
ソース線ドライバ１６は、ワード線ＷＬ０の一端（図２
では左端）を駆動し、かつソース線ＳＬ０の一端（図２
では左端）を駆動するためのドライバユニットＤＲ０を
備えている。ＤＲ０の中のプルダウントランジスタＱＮ
０は、接地線ＧＮＤの電位をソース線ＳＬ０に与えるた
めのトランジスタである。ＢＫ０は、プログラムサイク
ル及びリードサイクルにおいてソース線ＳＬ０を離散位
置でそれぞれ接地するための４個のプルダウントランジ
スタＱ００、Ｑ０１、Ｑ０２及びＱ０３を更に備えてい
る。第１のプルダウントランジスタＱ００はＢ００とＢ
０１との間に、第２のプルダウントランジスタＱ０１は
Ｂ０１とＢ０２との間に、第３のプルダウントランジス
タＱ０２はＢ０２とＢ０３との間に、第４のプルダウン
トランジスタＱ０３はＢ０３の右側にそれぞれ配置され
ている。これらプルダウントランジスタＱ００、Ｑ０
１、Ｑ０２及びＱ０３の各々のゲートには、上記制御回
路１３により生成されたプルダウン信号ＰＤＮが与えら
れる。
の不揮発性メモリセルブロックＢ００、Ｂ０１、Ｂ０２
及びＢ０３に分割されており、Ｂ００、Ｂ０１、Ｂ０２
及びＢ０３は各々ｎ＋１個の不揮発性メモリセルで構成
されている。ここに、ｎは整数である。したがって、Ｂ
Ｋ０は（ｎ＋１）×４個（＝Ｍ個）の不揮発性メモリセ
ルで構成されており、これらのセルがメモリセルアレイ
１０の１行を形成している。これらＭ個の不揮発性メモ
リセルの各々は、制御ゲートと、電荷を蓄えるためのフ
ローティングゲートと、ドレインと、ソースとを有す
る。これらＭ個の不揮発性メモリセルの各々の制御ゲー
トは行方向に伸びる１本のワード線ＷＬ０に接続され、
かつその各々のソースは同じく行方向に伸びる１本のソ
ース線ＳＬ０に接続されている。各々列方向に伸びるＢ
Ｌ００〜ＢＬ０ｎ、ＢＬ１０〜ＢＬ１ｎ、ＢＬ２０〜Ｂ
Ｌ２ｎ及びＢＬ３０〜ＢＬ３ｎは、これらＭ個の不揮発
性メモリセルのうちの対応するセルのドレインにそれぞ
れ接続されたＭ本のビット線を表している。ワード線・
ソース線ドライバ１６は、ワード線ＷＬ０の一端（図２
では左端）を駆動し、かつソース線ＳＬ０の一端（図２
では左端）を駆動するためのドライバユニットＤＲ０を
備えている。ＤＲ０の中のプルダウントランジスタＱＮ
０は、接地線ＧＮＤの電位をソース線ＳＬ０に与えるた
めのトランジスタである。ＢＫ０は、プログラムサイク
ル及びリードサイクルにおいてソース線ＳＬ０を離散位
置でそれぞれ接地するための４個のプルダウントランジ
スタＱ００、Ｑ０１、Ｑ０２及びＱ０３を更に備えてい
る。第１のプルダウントランジスタＱ００はＢ００とＢ
０１との間に、第２のプルダウントランジスタＱ０１は
Ｂ０１とＢ０２との間に、第３のプルダウントランジス
タＱ０２はＢ０２とＢ０３との間に、第４のプルダウン
トランジスタＱ０３はＢ０３の右側にそれぞれ配置され
ている。これらプルダウントランジスタＱ００、Ｑ０
１、Ｑ０２及びＱ０３の各々のゲートには、上記制御回
路１３により生成されたプルダウン信号ＰＤＮが与えら
れる。
【００１３】他のイレーズ単位ブロック（例えばＢＫ
ｍ）も、ＢＫ０と同様の構成を備えている。Ｂｍ０、Ｂ
ｍ１、Ｂｍ２及びＢｍ３は不揮発性メモリセルブロック
であり、ＷＬｍはワード線であり、ＳＬｍはソース線で
あり、ＤＲｍはドライバユニットであり、ＱＮｍはプル
ダウントランジスタである。また、Ｑｍ０、Ｑｍ１、Ｑ
ｍ２及びＱｍ３は、プログラムサイクル及びリードサイ
クルにおいてソース線ＳＬｍを離散位置でそれぞれ接地
するためのプルダウントランジスタである。なお、Ｍ本
のビット線ＢＬ００〜ＢＬ０ｎ、ＢＬ１０〜ＢＬ１ｎ、
ＢＬ２０〜ＢＬ２ｎ及びＢＬ３０〜ＢＬ３ｎは、各々メ
モリセルアレイ１０の対応する１列に属するｍ＋１個の
不揮発性メモリセルの各々のドレインに接続されてい
る。
ｍ）も、ＢＫ０と同様の構成を備えている。Ｂｍ０、Ｂ
ｍ１、Ｂｍ２及びＢｍ３は不揮発性メモリセルブロック
であり、ＷＬｍはワード線であり、ＳＬｍはソース線で
あり、ＤＲｍはドライバユニットであり、ＱＮｍはプル
ダウントランジスタである。また、Ｑｍ０、Ｑｍ１、Ｑ
ｍ２及びＱｍ３は、プログラムサイクル及びリードサイ
クルにおいてソース線ＳＬｍを離散位置でそれぞれ接地
するためのプルダウントランジスタである。なお、Ｍ本
のビット線ＢＬ００〜ＢＬ０ｎ、ＢＬ１０〜ＢＬ１ｎ、
ＢＬ２０〜ＢＬ２ｎ及びＢＬ３０〜ＢＬ３ｎは、各々メ
モリセルアレイ１０の対応する１列に属するｍ＋１個の
不揮発性メモリセルの各々のドレインに接続されてい
る。
【００１４】線構成材料の例を説明すると、ビット線Ｂ
Ｌ００〜ＢＬ０ｎ、ＢＬ１０〜ＢＬ１ｎ、ＢＬ２０〜Ｂ
Ｌ２ｎ及びＢＬ３０〜ＢＬ３ｎは、各々アルミニウム配
線（第１層）で構成される。ワード線ＷＬ０〜ＷＬｍ
は、各々ポリシリコン配線とその裏打ちをなすアルミニ
ウム配線（第２層）とで構成される。各アルミニウム配
線（第２層）は、対応するポリシリコン配線に複数の第
１コンタクトホールを介して接続される。ソース線ＳＬ
０〜ＳＬｍは、各々拡散配線とその裏打ちをなすアルミ
ニウム配線（第２層）とで構成される。各アルミニウム
配線（第２層）は、ソース線電流の主な流路を形成する
ように、対応する拡散配線に複数の第２コンタクトホー
ルを介して接続される。
Ｌ００〜ＢＬ０ｎ、ＢＬ１０〜ＢＬ１ｎ、ＢＬ２０〜Ｂ
Ｌ２ｎ及びＢＬ３０〜ＢＬ３ｎは、各々アルミニウム配
線（第１層）で構成される。ワード線ＷＬ０〜ＷＬｍ
は、各々ポリシリコン配線とその裏打ちをなすアルミニ
ウム配線（第２層）とで構成される。各アルミニウム配
線（第２層）は、対応するポリシリコン配線に複数の第
１コンタクトホールを介して接続される。ソース線ＳＬ
０〜ＳＬｍは、各々拡散配線とその裏打ちをなすアルミ
ニウム配線（第２層）とで構成される。各アルミニウム
配線（第２層）は、ソース線電流の主な流路を形成する
ように、対応する拡散配線に複数の第２コンタクトホー
ルを介して接続される。
【００１５】ここで、図２中のＢＫ０のイレーズ、プロ
グラム、リードの各サイクルの動作について簡単に説明
する。なお、以下の説明中の電位の数値はあくまで例示
である。
グラム、リードの各サイクルの動作について簡単に説明
する。なお、以下の説明中の電位の数値はあくまで例示
である。
【００１６】ＢＫ０のイレーズサイクルでは、ドライバ
ユニットＤＲ０が、ワード線ＷＬ０に負の高電位（−８
Ｖ）を、ソース線ＳＬ０に正の高電位（＋５Ｖ）をそれ
ぞれ与える。プルダウントランジスタＱ００、Ｑ０１、
Ｑ０２及びＱ０３がいずれもオフ状態を保持するよう
に、プルダウン信号ＰＤＮはＬＯＷレベルを保つ。Ｍ本
のビット線ＢＬ００〜ＢＬ０ｎ、ＢＬ１０〜ＢＬ１ｎ、
ＢＬ２０〜ＢＬ２ｎ及びＢＬ３０〜ＢＬ３ｎは、いずれ
もフローティング状態に保たれる。このとき、ＢＫ０の
Ｍ個の不揮発性メモリセルの各々のフローティングゲー
トに蓄えられた電子はソース線ＳＬ０に抜ける。つま
り、各セルが低しきい値電圧の状態となる結果、各セル
の記憶データがイレーズされて“０”となる。
ユニットＤＲ０が、ワード線ＷＬ０に負の高電位（−８
Ｖ）を、ソース線ＳＬ０に正の高電位（＋５Ｖ）をそれ
ぞれ与える。プルダウントランジスタＱ００、Ｑ０１、
Ｑ０２及びＱ０３がいずれもオフ状態を保持するよう
に、プルダウン信号ＰＤＮはＬＯＷレベルを保つ。Ｍ本
のビット線ＢＬ００〜ＢＬ０ｎ、ＢＬ１０〜ＢＬ１ｎ、
ＢＬ２０〜ＢＬ２ｎ及びＢＬ３０〜ＢＬ３ｎは、いずれ
もフローティング状態に保たれる。このとき、ＢＫ０の
Ｍ個の不揮発性メモリセルの各々のフローティングゲー
トに蓄えられた電子はソース線ＳＬ０に抜ける。つま
り、各セルが低しきい値電圧の状態となる結果、各セル
の記憶データがイレーズされて“０”となる。
【００１７】ＢＫ０のプログラムサイクルでは、ドライ
バユニットＤＲ０が、ワード線ＷＬ０に正の高電位（＋
１２Ｖ）を、ソース線ＳＬ０に接地電位（０Ｖ）をそれ
ぞれ与える。これと同時に、リードライトアンプ１８
は、Ｍ本のビット線ＢＬ００〜ＢＬ０ｎ、ＢＬ１０〜Ｂ
Ｌ１ｎ、ＢＬ２０〜ＢＬ２ｎ及びＢＬ３０〜ＢＬ３ｎの
うちＹデコーダ／セレクタ１７により選択されたＮ（Ｎ
はＭより小さい整数）本のビット線の中から、データ
“１”の書き込みを行うべきセルのドレインに接続され
たビット線のみに正の高電位（＋５Ｖ）を与える。残り
のビット線は接地電位（０Ｖ）に保たれる。これによ
り、選択されたセルのみのフローティングゲートに、ホ
ットエレクトロン注入の機構により電子が蓄えられる。
フローティングゲートに電子を蓄えたセルは高しきい値
電圧の状態に遷移する結果、その記憶データが“１”に
変わる。この際、プルダウントランジスタＱ００、Ｑ０
１、Ｑ０２及びＱ０３がいずれもターンオンするよう
に、ＨＩＧＨレベルのプルダウン信号ＰＤＮが供給され
る。これにより、Ｎ本のビット線のうち与えられたＮビ
ット書き込みデータに応じて選択されたビット線からＮ
個の不揮発性メモリセルのうちの対応する不揮発性メモ
リセルを介してソース線ＳＬ０へ流れる電流は、５個の
プルダウントランジスタＱＮ０、Ｑ００、Ｑ０１、Ｑ０
２及びＱ０３に分散して接地線ＧＮＤへと流れる。した
がって、ソース線電流がワード線・ソース線ドライバ１
６の中の１個のプルダウントランジスタＱＮ０に集中す
ることを防止できる。
バユニットＤＲ０が、ワード線ＷＬ０に正の高電位（＋
１２Ｖ）を、ソース線ＳＬ０に接地電位（０Ｖ）をそれ
ぞれ与える。これと同時に、リードライトアンプ１８
は、Ｍ本のビット線ＢＬ００〜ＢＬ０ｎ、ＢＬ１０〜Ｂ
Ｌ１ｎ、ＢＬ２０〜ＢＬ２ｎ及びＢＬ３０〜ＢＬ３ｎの
うちＹデコーダ／セレクタ１７により選択されたＮ（Ｎ
はＭより小さい整数）本のビット線の中から、データ
“１”の書き込みを行うべきセルのドレインに接続され
たビット線のみに正の高電位（＋５Ｖ）を与える。残り
のビット線は接地電位（０Ｖ）に保たれる。これによ
り、選択されたセルのみのフローティングゲートに、ホ
ットエレクトロン注入の機構により電子が蓄えられる。
フローティングゲートに電子を蓄えたセルは高しきい値
電圧の状態に遷移する結果、その記憶データが“１”に
変わる。この際、プルダウントランジスタＱ００、Ｑ０
１、Ｑ０２及びＱ０３がいずれもターンオンするよう
に、ＨＩＧＨレベルのプルダウン信号ＰＤＮが供給され
る。これにより、Ｎ本のビット線のうち与えられたＮビ
ット書き込みデータに応じて選択されたビット線からＮ
個の不揮発性メモリセルのうちの対応する不揮発性メモ
リセルを介してソース線ＳＬ０へ流れる電流は、５個の
プルダウントランジスタＱＮ０、Ｑ００、Ｑ０１、Ｑ０
２及びＱ０３に分散して接地線ＧＮＤへと流れる。した
がって、ソース線電流がワード線・ソース線ドライバ１
６の中の１個のプルダウントランジスタＱＮ０に集中す
ることを防止できる。
【００１８】ＢＫ０のリードサイクルでは、ドライバユ
ニットＤＲ０が、ワード線ＷＬ０に正の電位（＋３．３
Ｖ）を、ソース線ＳＬ０に接地電位（０Ｖ）をそれぞれ
与える。リードライトアンプ１８は、Ｍ本のビット線Ｂ
Ｌ００〜ＢＬ０ｎ、ＢＬ１０〜ＢＬ１ｎ、ＢＬ２０〜Ｂ
Ｌ２ｎ及びＢＬ３０〜ＢＬ３ｎのうちＹデコーダ／セレ
クタ１７により選択されたＮ本のビット線に正の低電位
（＋１Ｖ）を与える。各セルに流れる電流は、該セルの
記憶データが“０”であるか“１”であるかに応じて異
なる。したがって、リードライトアンプ１８は、電流セ
ンス方式で各ビット線の論理情報を読み取ることができ
る。この際、プルダウントランジスタＱ００、Ｑ０１、
Ｑ０２及びＱ０３がいずれもターンオンするように、Ｈ
ＩＧＨレベルのプルダウン信号ＰＤＮが供給される。こ
れにより、Ｎ本のビット線からＮ個の不揮発性メモリセ
ルのうち低しきい値電圧状態にあるものを介してソース
線ＳＬ０へ流れる電流は、５個のプルダウントランジス
タＱＮ０、Ｑ００、Ｑ０１、Ｑ０２及びＱ０３に分散し
て接地線ＧＮＤへと流れる。したがって、ソース線電流
がワード線・ソース線ドライバ１６の中の１個のプルダ
ウントランジスタＱＮ０に集中することを防止できる。
ニットＤＲ０が、ワード線ＷＬ０に正の電位（＋３．３
Ｖ）を、ソース線ＳＬ０に接地電位（０Ｖ）をそれぞれ
与える。リードライトアンプ１８は、Ｍ本のビット線Ｂ
Ｌ００〜ＢＬ０ｎ、ＢＬ１０〜ＢＬ１ｎ、ＢＬ２０〜Ｂ
Ｌ２ｎ及びＢＬ３０〜ＢＬ３ｎのうちＹデコーダ／セレ
クタ１７により選択されたＮ本のビット線に正の低電位
（＋１Ｖ）を与える。各セルに流れる電流は、該セルの
記憶データが“０”であるか“１”であるかに応じて異
なる。したがって、リードライトアンプ１８は、電流セ
ンス方式で各ビット線の論理情報を読み取ることができ
る。この際、プルダウントランジスタＱ００、Ｑ０１、
Ｑ０２及びＱ０３がいずれもターンオンするように、Ｈ
ＩＧＨレベルのプルダウン信号ＰＤＮが供給される。こ
れにより、Ｎ本のビット線からＮ個の不揮発性メモリセ
ルのうち低しきい値電圧状態にあるものを介してソース
線ＳＬ０へ流れる電流は、５個のプルダウントランジス
タＱＮ０、Ｑ００、Ｑ０１、Ｑ０２及びＱ０３に分散し
て接地線ＧＮＤへと流れる。したがって、ソース線電流
がワード線・ソース線ドライバ１６の中の１個のプルダ
ウントランジスタＱＮ０に集中することを防止できる。
【００１９】図２の構成によれば、１個のイレーズ単位
ブロックＢＫ０が４個の不揮発性メモリセルブロックＢ
００、Ｂ０１、Ｂ０２及びＢ０３に分割されており、プ
ログラムサイクル及びリードサイクルにおいてＢ００、
Ｂ０１、Ｂ０２及びＢ０３の各々からソース線ＳＬ０へ
吐き出される電流がそれぞれ左右へ分流して接地線ＧＮ
Ｄへ流れ込むので、該ソース線ＳＬ０を流れる電流が従
来の８分の１に低減される。他のｍ本のソース線の場合
も同様である。したがって、各ソース線における電圧ド
ロップによるプログラム／リード速度の低下や、エレク
トロマイグレーションによる各ソース線の断線という様
々な問題を生じることなく、サブミクロンルールの採用
によりメモリセルアレイ１０の高密度化を達成できる。
ブロックＢＫ０が４個の不揮発性メモリセルブロックＢ
００、Ｂ０１、Ｂ０２及びＢ０３に分割されており、プ
ログラムサイクル及びリードサイクルにおいてＢ００、
Ｂ０１、Ｂ０２及びＢ０３の各々からソース線ＳＬ０へ
吐き出される電流がそれぞれ左右へ分流して接地線ＧＮ
Ｄへ流れ込むので、該ソース線ＳＬ０を流れる電流が従
来の８分の１に低減される。他のｍ本のソース線の場合
も同様である。したがって、各ソース線における電圧ド
ロップによるプログラム／リード速度の低下や、エレク
トロマイグレーションによる各ソース線の断線という様
々な問題を生じることなく、サブミクロンルールの採用
によりメモリセルアレイ１０の高密度化を達成できる。
【００２０】図３は、図１中のメモリセルアレイ１０の
他の構成例を示している。図３のメモリセルアレイ１０
は、ｍ＋１個のイレーズ単位ブロックＢＫ０〜ＢＫｍに
分割されており、８行単位のイレーズが可能である。こ
こに、ｍは整数である。ＢＫ０において、Ｂ００、Ｂ０
１、Ｂ０２及びＢ０３は不揮発性メモリセルブロックで
あり、Ｐ００、Ｐ０１、Ｐ０２、Ｐ０３及びＰ０４はプ
ルダウン回路であり、ＷＬ００〜ＷＬ０７は各々行方向
に伸びる８本のワード線であり、ＳＬ０は同じく行方向
に伸びるソース線である。図面において、第１のプルダ
ウン回路Ｐ００はＢ００の左側に、第２のプルダウン回
路Ｐ０１はＢ００とＢ０１との間に、第３のプルダウン
回路Ｐ０２はＢ０１とＢ０２との間に、第４のプルダウ
ン回路Ｐ０３はＢ０２とＢ０３との間に、第５のプルダ
ウン回路Ｐ０４はＢ０３の右側にそれぞれ配置されてい
る。図１中のワード線・ソース線ドライバ１６は、８本
のワード線ＷＬ００〜ＷＬ０７の各々の一端（図３では
左端）を駆動し、かつソース線ＳＬ０の一端（図３では
左端）を駆動するためのドライバユニット（不図示）を
備えている。他のイレーズ単位ブロック（例えば、ＢＫ
ｍ）も、ＢＫ０と同様の構成を備えている。Ｂｍ０、Ｂ
ｍ１、Ｂｍ２及びＢｍ３は不揮発性メモリセルブロック
であり、Ｐｍ０、Ｐｍ１、Ｐｍ２、Ｐｍ３及びＰｍ４は
プルダウン回路であり、ＷＬｍ０〜ＷＬｍ７は８本のワ
ード線であり、ＳＬｍはソース線である。ＢＬ００〜Ｂ
Ｌ０ｎ、ＢＬ１０〜ＢＬ１ｎ、ＢＬ２０〜ＢＬ２ｎ及び
ＢＬ３０〜ＢＬ３ｎは、各々列方向に伸びるＭ本のビッ
ト線である。ここに、ｎは整数であり、Ｍ＝（ｎ＋１）
×４である。
他の構成例を示している。図３のメモリセルアレイ１０
は、ｍ＋１個のイレーズ単位ブロックＢＫ０〜ＢＫｍに
分割されており、８行単位のイレーズが可能である。こ
こに、ｍは整数である。ＢＫ０において、Ｂ００、Ｂ０
１、Ｂ０２及びＢ０３は不揮発性メモリセルブロックで
あり、Ｐ００、Ｐ０１、Ｐ０２、Ｐ０３及びＰ０４はプ
ルダウン回路であり、ＷＬ００〜ＷＬ０７は各々行方向
に伸びる８本のワード線であり、ＳＬ０は同じく行方向
に伸びるソース線である。図面において、第１のプルダ
ウン回路Ｐ００はＢ００の左側に、第２のプルダウン回
路Ｐ０１はＢ００とＢ０１との間に、第３のプルダウン
回路Ｐ０２はＢ０１とＢ０２との間に、第４のプルダウ
ン回路Ｐ０３はＢ０２とＢ０３との間に、第５のプルダ
ウン回路Ｐ０４はＢ０３の右側にそれぞれ配置されてい
る。図１中のワード線・ソース線ドライバ１６は、８本
のワード線ＷＬ００〜ＷＬ０７の各々の一端（図３では
左端）を駆動し、かつソース線ＳＬ０の一端（図３では
左端）を駆動するためのドライバユニット（不図示）を
備えている。他のイレーズ単位ブロック（例えば、ＢＫ
ｍ）も、ＢＫ０と同様の構成を備えている。Ｂｍ０、Ｂ
ｍ１、Ｂｍ２及びＢｍ３は不揮発性メモリセルブロック
であり、Ｐｍ０、Ｐｍ１、Ｐｍ２、Ｐｍ３及びＰｍ４は
プルダウン回路であり、ＷＬｍ０〜ＷＬｍ７は８本のワ
ード線であり、ＳＬｍはソース線である。ＢＬ００〜Ｂ
Ｌ０ｎ、ＢＬ１０〜ＢＬ１ｎ、ＢＬ２０〜ＢＬ２ｎ及び
ＢＬ３０〜ＢＬ３ｎは、各々列方向に伸びるＭ本のビッ
ト線である。ここに、ｎは整数であり、Ｍ＝（ｎ＋１）
×４である。
【００２１】図４は、図３中の一部分の詳細構成を示し
ている。１個の不揮発性メモリセルブロックＢ００は４
行４列の行列をなす１６個のサブブロックＳ００〜Ｓ０
３、Ｓ１０〜Ｓ１３、Ｓ２０〜Ｓ２３及びＳ３０〜Ｓ３
３に分割されており、各サブブロックは２行（ｋ＋１）
列の行列をなす不揮発性メモリセルで構成されている。
ここに、ｋは整数であり、（ｋ＋１）×４＝ｎ＋１であ
る。したがって、Ｂ００は８行（ｎ＋１）列の行列をな
す（ｎ＋１）×８個の不揮発性メモリセルで構成されて
いる。各不揮発性メモリセルは、制御ゲートと、電荷を
蓄えるためのフローティングゲートと、ドレインと、ソ
ースとを有する。ＢＬ０００〜ＢＬ００ｋ、ＢＬ０１０
〜ＢＬ０１ｋ、ＢＬ０２０〜ＢＬ０２ｋ及びＢＬ０３０
〜ＢＬ０３ｋは、これら（ｎ＋１）×８個の不揮発性メ
モリセルのうちの対応するセルのドレインにそれぞれ接
続されたｎ＋１本のビット線、すなわち図３中のＢＬ０
０〜ＢＬ０ｎを表している。８本のワード線ＷＬ００〜
ＷＬ０７の各々は、ＢＫ０の対応する１行に属するＭ個
の不揮発性メモリセルの各々の制御ゲートに接続されて
いる。
ている。１個の不揮発性メモリセルブロックＢ００は４
行４列の行列をなす１６個のサブブロックＳ００〜Ｓ０
３、Ｓ１０〜Ｓ１３、Ｓ２０〜Ｓ２３及びＳ３０〜Ｓ３
３に分割されており、各サブブロックは２行（ｋ＋１）
列の行列をなす不揮発性メモリセルで構成されている。
ここに、ｋは整数であり、（ｋ＋１）×４＝ｎ＋１であ
る。したがって、Ｂ００は８行（ｎ＋１）列の行列をな
す（ｎ＋１）×８個の不揮発性メモリセルで構成されて
いる。各不揮発性メモリセルは、制御ゲートと、電荷を
蓄えるためのフローティングゲートと、ドレインと、ソ
ースとを有する。ＢＬ０００〜ＢＬ００ｋ、ＢＬ０１０
〜ＢＬ０１ｋ、ＢＬ０２０〜ＢＬ０２ｋ及びＢＬ０３０
〜ＢＬ０３ｋは、これら（ｎ＋１）×８個の不揮発性メ
モリセルのうちの対応するセルのドレインにそれぞれ接
続されたｎ＋１本のビット線、すなわち図３中のＢＬ０
０〜ＢＬ０ｎを表している。８本のワード線ＷＬ００〜
ＷＬ０７の各々は、ＢＫ０の対応する１行に属するＭ個
の不揮発性メモリセルの各々の制御ゲートに接続されて
いる。
【００２２】図４に示すように、１本のソース線ＳＬ０
は、Ｂ００内において各々列方向に伸びる５本の金属シ
ャント線ＳＨ００、ＳＨ０１、ＳＨ０２、ＳＨ０３及び
ＳＨ０４の存在により、各々行方向に伸びる５本のソー
ス支線ＳＬ００、ＳＬ０１、ＳＬ０２、ＳＬ０３及びＳ
Ｌ０４に分岐しているものと見ることができる。これら
５本のソース支線ＳＬ００〜ＳＬ０４は、いずれもＢ０
１、Ｂ０２及びＢ０３へ伸びている。しかも、Ｂ０１、
Ｂ０２及びＢ０３の各々にも５本の金属シャント線が存
在する。つまり、５本のソース支線ＳＬ００〜ＳＬ０４
と、２０本の金属シャント線（図４中のＳＨ００〜ＳＨ
０４を含む。）とは、ＢＫ０の中に、網目状の１個のソ
ース線構造すなわちソース線網を構成している。ＢＫ０
を構成するＭ×８個の不揮発性メモリセルの各々のソー
スは、このソース線網に接続されている。詳細には、１
本のソース支線ＳＬ００は、ＢＫ０の対応する１行に属
するＭ個の不揮発性メモリセルの各々のソースに接続さ
れている。３本のソース支線ＳＬ０１、ＳＬ０２及びＳ
Ｌ０３の各々は、ＢＫ０の残りの行のうちの対応する２
行に属するＭ×２個の不揮発性メモリセルの各々のソー
スに接続されている。１本のソース支線ＳＬ０４は、Ｂ
Ｋ０の残りの１行に属するＭ個の不揮発性メモリセルの
各々のソースに接続されている。
は、Ｂ００内において各々列方向に伸びる５本の金属シ
ャント線ＳＨ００、ＳＨ０１、ＳＨ０２、ＳＨ０３及び
ＳＨ０４の存在により、各々行方向に伸びる５本のソー
ス支線ＳＬ００、ＳＬ０１、ＳＬ０２、ＳＬ０３及びＳ
Ｌ０４に分岐しているものと見ることができる。これら
５本のソース支線ＳＬ００〜ＳＬ０４は、いずれもＢ０
１、Ｂ０２及びＢ０３へ伸びている。しかも、Ｂ０１、
Ｂ０２及びＢ０３の各々にも５本の金属シャント線が存
在する。つまり、５本のソース支線ＳＬ００〜ＳＬ０４
と、２０本の金属シャント線（図４中のＳＨ００〜ＳＨ
０４を含む。）とは、ＢＫ０の中に、網目状の１個のソ
ース線構造すなわちソース線網を構成している。ＢＫ０
を構成するＭ×８個の不揮発性メモリセルの各々のソー
スは、このソース線網に接続されている。詳細には、１
本のソース支線ＳＬ００は、ＢＫ０の対応する１行に属
するＭ個の不揮発性メモリセルの各々のソースに接続さ
れている。３本のソース支線ＳＬ０１、ＳＬ０２及びＳ
Ｌ０３の各々は、ＢＫ０の残りの行のうちの対応する２
行に属するＭ×２個の不揮発性メモリセルの各々のソー
スに接続されている。１本のソース支線ＳＬ０４は、Ｂ
Ｋ０の残りの１行に属するＭ個の不揮発性メモリセルの
各々のソースに接続されている。
【００２３】図面においてＢ００の左側に配置された第
１のプルダウン回路Ｐ００は、各々プログラムサイクル
及びリードサイクルにおいて５本のソース支線ＳＬ０
０、ＳＬ０１、ＳＬ０２、ＳＬ０３及びＳＬ０４のうち
の対応する１本のソース支線を接地するための５個のプ
ルダウントランジスタＱ０００、Ｑ００１、Ｑ００２、
Ｑ００３及びＱ００４を備えている。図面においてＢ０
０の右側に配置された第２のプルダウン回路Ｐ０１は、
同様の機能を有する５個のプルダウントランジスタＱ０
１０、Ｑ０１１、Ｑ０１２、Ｑ０１３及びＱ０１４を備
えている。各プルダウントランジスタのゲートには、上
記制御回路１３により生成されたプルダウン信号ＰＤＮ
が与えられる。
１のプルダウン回路Ｐ００は、各々プログラムサイクル
及びリードサイクルにおいて５本のソース支線ＳＬ０
０、ＳＬ０１、ＳＬ０２、ＳＬ０３及びＳＬ０４のうち
の対応する１本のソース支線を接地するための５個のプ
ルダウントランジスタＱ０００、Ｑ００１、Ｑ００２、
Ｑ００３及びＱ００４を備えている。図面においてＢ０
０の右側に配置された第２のプルダウン回路Ｐ０１は、
同様の機能を有する５個のプルダウントランジスタＱ０
１０、Ｑ０１１、Ｑ０１２、Ｑ０１３及びＱ０１４を備
えている。各プルダウントランジスタのゲートには、上
記制御回路１３により生成されたプルダウン信号ＰＤＮ
が与えられる。
【００２４】図３に示したＭ本のビット線ＢＬ００〜Ｂ
Ｌ０ｎ、ＢＬ１０〜ＢＬ１ｎ、ＢＬ２０〜ＢＬ２ｎ及び
ＢＬ３０〜ＢＬ３ｎは、メモリセルアレイ１０の対応す
る１列に属する（ｍ＋１）×８個の不揮発性メモリセル
の各々のドレインに接続されている。
Ｌ０ｎ、ＢＬ１０〜ＢＬ１ｎ、ＢＬ２０〜ＢＬ２ｎ及び
ＢＬ３０〜ＢＬ３ｎは、メモリセルアレイ１０の対応す
る１列に属する（ｍ＋１）×８個の不揮発性メモリセル
の各々のドレインに接続されている。
【００２５】図４における線構成材料の例を説明する
と、ビット線ＢＬ００〜ＢＬ０ｎ及び金属シャント線Ｓ
Ｈ００〜ＳＨ０４は、各々アルミニウム配線（第１層）
で構成される。ワード線ＷＬ００〜ＷＬ０７は、各々ポ
リシリコン配線とその裏打ちをなすアルミニウム配線
（第２層）とで構成される。各アルミニウム配線（第２
層）は、対応するポリシリコン配線に複数の第１コンタ
クトホールを介して接続される。ソース支線ＳＬ００〜
ＳＬ０４は、各々拡散配線とその裏打ちをなすアルミニ
ウム配線（第２層）とで構成される。各アルミニウム配
線（第２層）は、対応する拡散配線に複数の第２コンタ
クトホールを介して接続される。各ソース支線ＳＬ００
〜ＳＬ０４の中で主な電流路を構成するアルミニウム配
線（第２層）は、金属シャント線ＳＨ００〜ＳＨ０４を
構成するアルミニウム配線（第１層）の各々に、各交差
位置で第３コンタクトホールを介して接続される。つま
り、１個のイレーズ単位ブロックの全体に亘って網目状
に敷設されたアルミニウム配線（第１及び第２層）が、
ソース線電流の主な流路を形成している。なお、隣接す
る２本のソース支線の間を２本のワード線が通る。行方
向において、第２コンタクトホールの形成密度は、第３
コンタクトホールの形成密度より高い。第３コンタクト
ホールの形成位置は、第２コンタクトホールの形成位置
と重なってもよい。
と、ビット線ＢＬ００〜ＢＬ０ｎ及び金属シャント線Ｓ
Ｈ００〜ＳＨ０４は、各々アルミニウム配線（第１層）
で構成される。ワード線ＷＬ００〜ＷＬ０７は、各々ポ
リシリコン配線とその裏打ちをなすアルミニウム配線
（第２層）とで構成される。各アルミニウム配線（第２
層）は、対応するポリシリコン配線に複数の第１コンタ
クトホールを介して接続される。ソース支線ＳＬ００〜
ＳＬ０４は、各々拡散配線とその裏打ちをなすアルミニ
ウム配線（第２層）とで構成される。各アルミニウム配
線（第２層）は、対応する拡散配線に複数の第２コンタ
クトホールを介して接続される。各ソース支線ＳＬ００
〜ＳＬ０４の中で主な電流路を構成するアルミニウム配
線（第２層）は、金属シャント線ＳＨ００〜ＳＨ０４を
構成するアルミニウム配線（第１層）の各々に、各交差
位置で第３コンタクトホールを介して接続される。つま
り、１個のイレーズ単位ブロックの全体に亘って網目状
に敷設されたアルミニウム配線（第１及び第２層）が、
ソース線電流の主な流路を形成している。なお、隣接す
る２本のソース支線の間を２本のワード線が通る。行方
向において、第２コンタクトホールの形成密度は、第３
コンタクトホールの形成密度より高い。第３コンタクト
ホールの形成位置は、第２コンタクトホールの形成位置
と重なってもよい。
【００２６】図３中のＢＫ０の最上行のプログラムサイ
クルでは、ワード線・ソース線ドライバ１６が、ワード
線ＷＬ００に正の高電位（＋１２Ｖ）を、ソース線ＳＬ
０に接地電位（０Ｖ）をそれぞれ与える。リードライト
アンプ１８は、Ｍ本のビット線ＢＬ００〜ＢＬ０ｎ、Ｂ
Ｌ１０〜ＢＬ１ｎ、ＢＬ２０〜ＢＬ２ｎ及びＢＬ３０〜
ＢＬ３ｎのうちＹデコーダ／セレクタ１７により選択さ
れたＮ（ＮはＭより小さい整数）本のビット線の中か
ら、データ“１”の書き込みを行うべきセルのドレイン
に接続されたビット線のみに正の高電位（＋５Ｖ）を与
える。残りのビット線は接地電位（０Ｖ）に保たれる。
これにより、選択されたセルのみのフローティングゲー
トに、ホットエレクトロン注入の機構により電子が蓄え
られる。この際、ＨＩＧＨレベルのプルダウン信号ＰＤ
Ｎが供給されるので、Ｎ本のビット線のうち与えられた
Ｎビット書き込みデータに応じて選択されたビット線か
らＮ個の不揮発性メモリセルのうちの対応する不揮発性
メモリセルを介してソース支線ＳＬ００へ流れる電流
は、２０本の金属シャント線を通して他の４本のソース
支線ＳＬ０１〜ＳＬ０４へ分散し、かつＰ００、Ｐ０
１、Ｐ０２、Ｐ０３及びＰ０４の各々へ分散して接地線
ＧＮＤへと流れる。したがって、ソース線電流がワード
線・ソース線ドライバ１６の中の１個のプルダウントラ
ンジスタに集中することを防止できる。
クルでは、ワード線・ソース線ドライバ１６が、ワード
線ＷＬ００に正の高電位（＋１２Ｖ）を、ソース線ＳＬ
０に接地電位（０Ｖ）をそれぞれ与える。リードライト
アンプ１８は、Ｍ本のビット線ＢＬ００〜ＢＬ０ｎ、Ｂ
Ｌ１０〜ＢＬ１ｎ、ＢＬ２０〜ＢＬ２ｎ及びＢＬ３０〜
ＢＬ３ｎのうちＹデコーダ／セレクタ１７により選択さ
れたＮ（ＮはＭより小さい整数）本のビット線の中か
ら、データ“１”の書き込みを行うべきセルのドレイン
に接続されたビット線のみに正の高電位（＋５Ｖ）を与
える。残りのビット線は接地電位（０Ｖ）に保たれる。
これにより、選択されたセルのみのフローティングゲー
トに、ホットエレクトロン注入の機構により電子が蓄え
られる。この際、ＨＩＧＨレベルのプルダウン信号ＰＤ
Ｎが供給されるので、Ｎ本のビット線のうち与えられた
Ｎビット書き込みデータに応じて選択されたビット線か
らＮ個の不揮発性メモリセルのうちの対応する不揮発性
メモリセルを介してソース支線ＳＬ００へ流れる電流
は、２０本の金属シャント線を通して他の４本のソース
支線ＳＬ０１〜ＳＬ０４へ分散し、かつＰ００、Ｐ０
１、Ｐ０２、Ｐ０３及びＰ０４の各々へ分散して接地線
ＧＮＤへと流れる。したがって、ソース線電流がワード
線・ソース線ドライバ１６の中の１個のプルダウントラ
ンジスタに集中することを防止できる。
【００２７】図３中のＢＫ０の最上行のリードサイクル
では、ワード線・ソース線ドライバ１６が、ワード線Ｗ
Ｌ００に正の電位（＋３．３Ｖ）を、ソース線ＳＬ０に
接地電位（０Ｖ）をそれぞれ与える。リードライトアン
プ１８は、Ｍ本のビット線ＢＬ００〜ＢＬ０ｎ、ＢＬ１
０〜ＢＬ１ｎ、ＢＬ２０〜ＢＬ２ｎ及びＢＬ３０〜ＢＬ
３ｎのうちＹデコーダ／セレクタ１７により選択された
Ｎ本のビット線に正の低電位（＋１Ｖ）を与える。各セ
ルに流れる電流は、該セルの記憶データが“０”である
か“１”であるかに応じて異なる。したがって、リード
ライトアンプ１８は、電流センス方式で各ビット線の論
理情報を読み取ることができる。この際、ＨＩＧＨレベ
ルのプルダウン信号ＰＤＮが供給されるので、Ｎ本のビ
ット線からＮ個の不揮発性メモリセルのうち低しきい値
電圧状態にあるものを介してソース支線ＳＬ００へ流れ
る電流は、２０本の金属シャント線を通して他の４本の
ソース支線ＳＬ０１〜ＳＬ０４へ分散し、かつＰ００、
Ｐ０１、Ｐ０２、Ｐ０３及びＰ０４の各々へ分散して接
地線ＧＮＤへと流れる。したがって、ソース線電流がワ
ード線・ソース線ドライバ１６の中の１個のプルダウン
トランジスタに集中することを防止できる。
では、ワード線・ソース線ドライバ１６が、ワード線Ｗ
Ｌ００に正の電位（＋３．３Ｖ）を、ソース線ＳＬ０に
接地電位（０Ｖ）をそれぞれ与える。リードライトアン
プ１８は、Ｍ本のビット線ＢＬ００〜ＢＬ０ｎ、ＢＬ１
０〜ＢＬ１ｎ、ＢＬ２０〜ＢＬ２ｎ及びＢＬ３０〜ＢＬ
３ｎのうちＹデコーダ／セレクタ１７により選択された
Ｎ本のビット線に正の低電位（＋１Ｖ）を与える。各セ
ルに流れる電流は、該セルの記憶データが“０”である
か“１”であるかに応じて異なる。したがって、リード
ライトアンプ１８は、電流センス方式で各ビット線の論
理情報を読み取ることができる。この際、ＨＩＧＨレベ
ルのプルダウン信号ＰＤＮが供給されるので、Ｎ本のビ
ット線からＮ個の不揮発性メモリセルのうち低しきい値
電圧状態にあるものを介してソース支線ＳＬ００へ流れ
る電流は、２０本の金属シャント線を通して他の４本の
ソース支線ＳＬ０１〜ＳＬ０４へ分散し、かつＰ００、
Ｐ０１、Ｐ０２、Ｐ０３及びＰ０４の各々へ分散して接
地線ＧＮＤへと流れる。したがって、ソース線電流がワ
ード線・ソース線ドライバ１６の中の１個のプルダウン
トランジスタに集中することを防止できる。
【００２８】図３及び図４の構成によれば、１個のイレ
ーズ単位ブロックＢＫ０が４個の不揮発性メモリセルブ
ロックＢ００、Ｂ０１、Ｂ０２及びＢ０３に分割されて
おり、プログラムサイクル及びリードサイクルにおいて
Ｂ００、Ｂ０１、Ｂ０２及びＢ０３の各々から任意の１
本のソース支線へ吐き出される電流がそれぞれ金属シャ
ント線を通して当該イレーズ単位ブロックＢＫ０内の他
の４本のソース支線へ分流し、かつ左右へ分流して接地
線ＧＮＤへ流れ込むので、当該１本のソース支線を流れ
る電流が従来の８分の１以下に低減される。他のｍ個の
イレーズ単位ブロックの場合も同様である。したがっ
て、各ソース支線における電圧ドロップによるプログラ
ム／リード速度の低下や、エレクトロマイグレーション
による各ソース支線の断線という様々な問題を生じるこ
となく、サブミクロンルールの採用によりメモリセルア
レイ１０の高密度化を達成できる。
ーズ単位ブロックＢＫ０が４個の不揮発性メモリセルブ
ロックＢ００、Ｂ０１、Ｂ０２及びＢ０３に分割されて
おり、プログラムサイクル及びリードサイクルにおいて
Ｂ００、Ｂ０１、Ｂ０２及びＢ０３の各々から任意の１
本のソース支線へ吐き出される電流がそれぞれ金属シャ
ント線を通して当該イレーズ単位ブロックＢＫ０内の他
の４本のソース支線へ分流し、かつ左右へ分流して接地
線ＧＮＤへ流れ込むので、当該１本のソース支線を流れ
る電流が従来の８分の１以下に低減される。他のｍ個の
イレーズ単位ブロックの場合も同様である。したがっ
て、各ソース支線における電圧ドロップによるプログラ
ム／リード速度の低下や、エレクトロマイグレーション
による各ソース支線の断線という様々な問題を生じるこ
となく、サブミクロンルールの採用によりメモリセルア
レイ１０の高密度化を達成できる。
【００２９】なお、上記の各例では１個のイレーズ単位
ブロックが４個の不揮発性メモリセルブロックに分割さ
れ、各不揮発性メモリセルブロックの両側にプルダウン
トランジスタが配置されたが、イレーズ単位ブロックの
分割数は任意である。この分割数が大きいほど、つまり
プルダウントランジスタの配設数が多いほど、ソース線
電流の低減効果が大きくなる。
ブロックが４個の不揮発性メモリセルブロックに分割さ
れ、各不揮発性メモリセルブロックの両側にプルダウン
トランジスタが配置されたが、イレーズ単位ブロックの
分割数は任意である。この分割数が大きいほど、つまり
プルダウントランジスタの配設数が多いほど、ソース線
電流の低減効果が大きくなる。
【００３０】ＮＯＲ型セルとは異なる、ある特別な不揮
発性メモリセル構造を採用する場合には、プログラムサ
イクルにおいてビット線に接地電位が、ソース線に正の
高電位がそれぞれ与えられる。ただし、この場合でもリ
ードサイクルではビット線に正の低電位が、ソース線に
接地電位がそれぞれ与えられるので、上記の各例と同様
の複数のプルダウントランジスタを設け、その各々のゲ
ートにリードサイクル信号ＲＣを与えることで、ソース
線電流がワード線・ソース線ドライバの中の１個のプル
ダウントランジスタに集中することを防止できる。
発性メモリセル構造を採用する場合には、プログラムサ
イクルにおいてビット線に接地電位が、ソース線に正の
高電位がそれぞれ与えられる。ただし、この場合でもリ
ードサイクルではビット線に正の低電位が、ソース線に
接地電位がそれぞれ与えられるので、上記の各例と同様
の複数のプルダウントランジスタを設け、その各々のゲ
ートにリードサイクル信号ＲＣを与えることで、ソース
線電流がワード線・ソース線ドライバの中の１個のプル
ダウントランジスタに集中することを防止できる。
【００３１】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、少なくともリードサイクルにおいてソース線を複数
の離散位置でそれぞれ接地するための複数個のスイッチ
ング素子を備えた構成を採用したので、ソース線ドライ
バへの電流集中を防止することができ、メモリの高速性
能の確保と、配線の信頼性確保とを実現することができ
る。
ば、少なくともリードサイクルにおいてソース線を複数
の離散位置でそれぞれ接地するための複数個のスイッチ
ング素子を備えた構成を採用したので、ソース線ドライ
バへの電流集中を防止することができ、メモリの高速性
能の確保と、配線の信頼性確保とを実現することができ
る。
【図１】本発明に係る半導体記憶装置の構成例を示すブ
ロック図である。
ロック図である。
【図２】図１中のメモリセルアレイの構成例を示す回路
図である。
図である。
【図３】図１中のメモリセルアレイの他の構成例を示す
回路図である。
回路図である。
【図４】図３中の一部分の詳細構成を示す回路図であ
る。
る。
１０ メモリセルアレイ １１ Ｘアドレスバッファ １２ Ｙアドレスバッファ １３ 制御回路 １４ 入出力バッファ １５ Ｘデコーダ １６ ワード線・ソース線ドライバ １７ Ｙデコーダ／セレクタ １８ リードライトアンプ Ｂ００〜Ｂ０３ 不揮発性メモリセルブロック Ｂｍ０〜Ｂｍ３ 不揮発性メモリセルブロック ＢＫ０〜ＢＫｍ イレーズ単位ブロック ＢＬ００〜ＢＬ０ｎ ビット線 ＢＬ１０〜ＢＬ１ｎ ビット線 ＢＬ２０〜ＢＬ２ｎ ビット線 ＢＬ３０〜ＢＬ３ｎ ビット線 ＢＬ０００〜ＢＬ００ｋ ビット線 ＢＬ０１０〜ＢＬ０１ｋ ビット線 ＢＬ０２０〜ＢＬ０２ｋ ビット線 ＢＬ０３０〜ＢＬ０３ｋ ビット線 ＤＲ０〜ＤＲｍ ドライバユニット ＧＮＤ 接地線 ＯＣ アウトプットコントロール信号 Ｐ００〜Ｐ０４ プルダウン回路 ＰＤＮ プルダウン信号 Ｐｍ０〜Ｐｍ４ プルダウン回路 Ｐ／Ｅ プログラム／イレーズ信号 Ｑ００〜Ｑ０３ プルダウントランジスタ（スイッチン
グ素子） Ｑｍ０〜Ｑｍ３ プルダウントランジスタ（スイッチン
グ素子） Ｑ０００〜Ｑ００４ プルダウントランジスタ（スイッ
チング素子） Ｑ０１０〜Ｑ０１４ プルダウントランジスタ（スイッ
チング素子） ＱＮ０〜ＱＮｍ プルダウントランジスタ ＲＣ リードサイクル信号 Ｓ００〜Ｓ０３ サブブロック Ｓ１０〜Ｓ１３ サブブロック Ｓ２０〜Ｓ２３ サブブロック Ｓ３０〜Ｓ３３ サブブロック ＳＨ００〜ＳＨ０４ 金属シャント線 ＳＬ０〜ＳＬｍ ソース線 ＳＬ００〜ＳＬ０４ ソース支線 ＷＬ０〜ＷＬｍ ワード線 ＷＬ００〜ＷＬ０７ ワード線 ＷＬｍ０〜ＷＬｍ７ ワード線
グ素子） Ｑｍ０〜Ｑｍ３ プルダウントランジスタ（スイッチン
グ素子） Ｑ０００〜Ｑ００４ プルダウントランジスタ（スイッ
チング素子） Ｑ０１０〜Ｑ０１４ プルダウントランジスタ（スイッ
チング素子） ＱＮ０〜ＱＮｍ プルダウントランジスタ ＲＣ リードサイクル信号 Ｓ００〜Ｓ０３ サブブロック Ｓ１０〜Ｓ１３ サブブロック Ｓ２０〜Ｓ２３ サブブロック Ｓ３０〜Ｓ３３ サブブロック ＳＨ００〜ＳＨ０４ 金属シャント線 ＳＬ０〜ＳＬｍ ソース線 ＳＬ００〜ＳＬ０４ ソース支線 ＷＬ０〜ＷＬｍ ワード線 ＷＬ００〜ＷＬ０７ ワード線 ＷＬｍ０〜ＷＬｍ７ ワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小島 誠 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 小椋 友こ アメリカ合衆国，ニューヨーク州 12590, ワッピンジャーズ フォールス，オールド ホープウェル ロード 140，ヘイロー エルエスアイ デザイン アンド デバ イス テクノロジー インコーポレイテッ ド内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD05 AD08 AE05 AE08
Claims (8)
- 【請求項１】 電気的にイレーズ可能かつプログラム可
能な半導体記憶装置であって、 各々制御ゲートと、電荷を蓄えるためのフローティング
ゲートと、ドレインと、ソースとを有する複数個の不揮
発性メモリセルと、 前記複数個の不揮発性メモリセルの各々の制御ゲートに
接続されたワード線と、 前記複数個の不揮発性メモリセルの各々のソースに接続
されたソース線と、 各々前記複数個の不揮発性メモリセルのうちの対応する
１個の不揮発性メモリセルのドレインに接続された複数
本のビット線と、 リードサイクルにおいて、前記ワード線に正電位を、前
記ソース線に接地電位をそれぞれ与えるためのドライバ
と、 前記リードサイクルにおいて、前記複数本のビット線に
それぞれ正電位を与えるための手段と、 前記リードサイクルにおいて、前記複数本のビット線か
ら前記複数個の不揮発性メモリセルのうち低しきい値電
圧状態にあるものを介して前記ソース線へ流れる電流が
前記ドライバへ集中することがないように、前記ソース
線を複数の離散位置においてそれぞれ接地するための複
数個のスイッチング素子とを備えたことを特徴とする半
導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置であっ
て、 プログラムサイクルにおいて、前記複数本のビット線の
うち与えられた書き込みデータに応じて選択されたもの
にそれぞれ正の高電位を与えるための手段を更に備え、 前記ドライバは、前記プログラムサイクルにおいて、前
記ワード線に正の高電位を、前記ソース線に接地電位を
それぞれ与える機能を更に有し、 前記複数個のスイッチング素子は、前記プログラムサイ
クルにおいて、前記複数本のビット線のうち前記書き込
みデータに応じて選択されたものから前記複数個の不揮
発性メモリセルのうちの対応する不揮発性メモリセルを
介して前記ソース線へ流れる電流が前記ドライバへ集中
することがないように、前記ソース線を前記複数の離散
位置においてそれぞれ接地する機能を更に有することを
特徴とする半導体記憶装置。 - 【請求項３】 電気的にイレーズ可能かつプログラム可
能な半導体記憶装置であって、 各々制御ゲートと、電荷を蓄えるためのフローティング
ゲートと、ドレインと、ソースとを有する複数個の不揮
発性メモリセルが行列をなすように配置されてなるメモ
リセルアレイと、 各々前記メモリセルアレイの対応する１行に属する複数
個の不揮発性メモリセルの各々の制御ゲートに接続され
た複数本のワード線と、 各々前記メモリセルアレイの対応する１行に属する複数
個の不揮発性メモリセルの各々のソースに接続された複
数本のソース線と、 各々前記メモリセルアレイの対応する１列に属する複数
個の不揮発性メモリセルの各々のドレインに接続された
複数本のビット線と、 リードサイクルにおいて、前記複数本のワード線のうち
与えられたアドレスに応じて選択された１本のワード線
に正電位を、前記複数本のソース線のうち前記選択され
た１本のワード線に対応する１本のソース線に接地電位
をそれぞれ与えるためのドライバと、 前記リードサイクルにおいて、前記複数本のビット線に
それぞれ正電位を与えるための手段と、 前記リードサイクルにおいて、前記複数本のビット線か
ら前記選択された１本のワード線に接続された複数個の
不揮発性メモリセルのうち低しきい値電圧状態にあるも
のを介して前記選択された１本のワード線に対応する１
本のソース線へ流れる電流が前記ドライバへ集中するこ
とがないように、前記複数本のソース線の各々を複数の
離散位置においてそれぞれ接地するための複数個のスイ
ッチング素子とを備えたことを特徴とする半導体記憶装
置。 - 【請求項４】 請求項３記載の半導体記憶装置であっ
て、 プログラムサイクルにおいて、前記複数本のビット線の
うち与えられた書き込みデータに応じて選択されたもの
にそれぞれ正の高電位を与えるための手段を更に備え、 前記ドライバは、前記プログラムサイクルにおいて、前
記複数本のワード線のうち与えられたアドレスに応じて
選択された１本のワード線に正の高電位を、前記複数本
のソース線のうち前記選択された１本のワード線に対応
する１本のソース線に接地電位をそれぞれ与える機能を
更に有し、 前記複数個のスイッチング素子は、前記プログラムサイ
クルにおいて、前記複数本のビット線のうち前記書き込
みデータに応じて選択されたものから前記選択された１
本のワード線に接続された複数個の不揮発性メモリセル
のうちの対応する不揮発性メモリセルを介して前記選択
された１本のワード線に対応する１本のソース線へ流れ
る電流が前記ドライバへ集中することがないように、前
記複数本のソース線の各々を前記複数の離散位置におい
てそれぞれ接地する機能を更に有することを特徴とする
半導体記憶装置。 - 【請求項５】 電気的にイレーズ可能かつプログラム可
能な半導体記憶装置であって、 各々制御ゲートと、電荷を蓄えるためのフローティング
ゲートと、ドレインと、ソースとを有する複数個の不揮
発性メモリセルが行列をなすように配置されてなるメモ
リセルブロックと、 各々前記メモリセルブロックの対応する１行に属する複
数個の不揮発性メモリセルの各々の制御ゲートに接続さ
れた複数本のワード線と、 網目構造を有し、かつ前記メモリセルブロックの全ての
不揮発性メモリセルの各々のソースに接続されたソース
線網と、 各々前記メモリセルブロックの対応する１列に属する複
数個の不揮発性メモリセルの各々のドレインに接続され
た複数本のビット線と、 リードサイクルにおいて、前記複数本のワード線のうち
与えられたアドレスに応じて選択された１本のワード線
に正電位を、前記ソース線網に接地電位をそれぞれ与え
るためのドライバと、 前記リードサイクルにおいて、前記複数本のビット線に
それぞれ正電位を与えるための手段と、 前記リードサイクルにおいて、前記複数本のビット線か
ら前記選択された１本のワード線に接続された複数個の
不揮発性メモリセルのうち低しきい値電圧状態にあるも
のを介して前記ソース線網へ流れる電流が前記ドライバ
へ集中することがないように、前記ソース線網を複数の
離散位置においてそれぞれ接地するための複数個のスイ
ッチング素子とを備えたことを特徴とする半導体記憶装
置。 - 【請求項６】 請求項５記載の半導体記憶装置であっ
て、 プログラムサイクルにおいて、前記複数本のビット線の
うち与えられた書き込みデータに応じて選択されたもの
にそれぞれ正の高電位を与えるための手段を更に備え、 前記ドライバは、前記プログラムサイクルにおいて、前
記複数本のワード線のうち与えられたアドレスに応じて
選択された１本のワード線に正の高電位を、前記ソース
線網に接地電位をそれぞれ与える機能を更に有し、 前記複数個のスイッチング素子は、前記プログラムサイ
クルにおいて、前記複数本のビット線のうち前記書き込
みデータに応じて選択されたものから前記選択された１
本のワード線に接続された複数個の不揮発性メモリセル
のうちの対応する不揮発性メモリセルを介して前記ソー
ス線網へ流れる電流が前記ドライバへ集中することがな
いように、前記ソース線網を前記複数の離散位置におい
てそれぞれ接地する機能を更に有することを特徴とする
半導体記憶装置。 - 【請求項７】 請求項５記載の半導体記憶装置におい
て、 前記ソース線網は、 各々前記メモリセルブロックの対応する１行又は２行に
属する複数個の不揮発性メモリセルの各々のソースに接
続された複数本のソース支線と、 各々前記メモリセルブロックの列方向に配設され、かつ
前記複数本のソース支線の各々に接続された複数本の金
属シャント線とを備えたことを特徴とする半導体記憶装
置。 - 【請求項８】 請求項７記載の半導体記憶装置におい
て、 前記複数個のスイッチング素子は、各々前記複数本のソ
ース支線のうちの対応する１本のソース支線を複数の離
散位置においてそれぞれ接地するための複数個のトラン
ジスタを含むことを特徴とする半導体記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/261,138 US6069824A (en) | 1999-03-03 | 1999-03-03 | Semiconductor memory device |
| US09/261138 | 1999-03-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000251489A true JP2000251489A (ja) | 2000-09-14 |
Family
ID=22992089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18278299A Pending JP2000251489A (ja) | 1999-03-03 | 1999-06-29 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6069824A (ja) |
| JP (1) | JP2000251489A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007242217A (ja) * | 2007-02-26 | 2007-09-20 | Genusion:Kk | 不揮発性半導体記憶装置及びその制御方法 |
| US7701778B2 (en) | 2006-03-10 | 2010-04-20 | Genusion, Inc. | Nonvolatile semiconductor memory device |
| KR20220160078A (ko) * | 2020-05-10 | 2022-12-05 | 실리콘 스토리지 테크놀로지 인크 | 소스 라인 풀다운 메커니즘을 갖는 인공 신경망 내의 아날로그 신경 메모리 어레이 |
| JP2023515680A (ja) * | 2020-03-05 | 2023-04-13 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 適応型重みマッピング及び分散電力を有する実質的に一定のアレイソースインピーダンスを有する人工ニューラルネットワーク内のアナログニューラルメモリアレイ |
| JP7493089B2 (ja) | 2020-07-06 | 2024-05-30 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 人工ニューラルネットワークにおけるアナログニューラルメモリアレイの適応バイアスデコーダ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3985689B2 (ja) * | 2003-02-21 | 2007-10-03 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| JP2005092963A (ja) | 2003-09-16 | 2005-04-07 | Renesas Technology Corp | 不揮発性記憶装置 |
| US20060268651A1 (en) * | 2005-05-26 | 2006-11-30 | Cutter Douglas J | Memory apparatus and method |
| US20090114951A1 (en) * | 2007-11-07 | 2009-05-07 | Atmel Corporation | Memory device |
| CN103548086B (zh) | 2011-07-06 | 2016-08-31 | 松下电器产业株式会社 | 半导体存储装置 |
| CN103811061B (zh) * | 2014-03-05 | 2016-08-24 | 上海华虹宏力半导体制造有限公司 | Eeprom及其存储阵列 |
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| KR102379705B1 (ko) | 2015-08-20 | 2022-03-28 | 삼성전자주식회사 | 그라운드 스위치를 갖는 메모리 장치 |
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|---|---|---|---|---|
| JPH0629499A (ja) * | 1992-07-09 | 1994-02-04 | Hitachi Ltd | 半導体記憶装置 |
| JP2541087B2 (ja) * | 1992-10-30 | 1996-10-09 | 日本電気株式会社 | 不揮発性半導体記憶装置のデ―タ消去方法 |
| US5661686A (en) * | 1994-11-11 | 1997-08-26 | Nkk Corporation | Nonvolatile semiconductor memory |
| JPH1145588A (ja) * | 1997-07-25 | 1999-02-16 | Nec Corp | 不揮発性半導体記憶装置 |
| US5912845A (en) * | 1997-09-10 | 1999-06-15 | Macronix International Co., Ltd. | Method and circuit for substrate current induced hot e- injection (SCIHE) approach for VT convergence at low VCC voltage |
-
1999
- 1999-03-03 US US09/261,138 patent/US6069824A/en not_active Expired - Lifetime
- 1999-06-29 JP JP18278299A patent/JP2000251489A/ja active Pending
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| JP2023515680A (ja) * | 2020-03-05 | 2023-04-13 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 適応型重みマッピング及び分散電力を有する実質的に一定のアレイソースインピーダンスを有する人工ニューラルネットワーク内のアナログニューラルメモリアレイ |
| JP7428820B2 (ja) | 2020-03-05 | 2024-02-06 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 適応型重みマッピング及び分散電力を有する実質的に一定のアレイソースインピーダンスを有する人工ニューラルネットワーク内のアナログニューラルメモリアレイ |
| KR20220160078A (ko) * | 2020-05-10 | 2022-12-05 | 실리콘 스토리지 테크놀로지 인크 | 소스 라인 풀다운 메커니즘을 갖는 인공 신경망 내의 아날로그 신경 메모리 어레이 |
| JP2023524835A (ja) * | 2020-05-10 | 2023-06-13 | シリコン ストーリッジ テクノロージー インコーポレイテッド | ソース線プルダウン機構を備えた人工ニューラルネットワーク内のアナログニューラルメモリアレイ |
| JP7474870B2 (ja) | 2020-05-10 | 2024-04-25 | シリコン ストーリッジ テクノロージー インコーポレイテッド | ソース線プルダウン機構を備えた人工ニューラルネットワーク内のアナログニューラルメモリアレイ |
| TWI848411B (zh) * | 2020-05-10 | 2024-07-11 | 美商超捷公司 | 具有源極線下拉機制之非揮發性記憶體系統 |
| KR102776857B1 (ko) * | 2020-05-10 | 2025-03-05 | 실리콘 스토리지 테크놀로지 인크 | 소스 라인 풀다운 메커니즘을 갖는 인공 신경망 내의 아날로그 신경 메모리 어레이 |
| JP7493089B2 (ja) | 2020-07-06 | 2024-05-30 | シリコン ストーリッジ テクノロージー インコーポレイテッド | 人工ニューラルネットワークにおけるアナログニューラルメモリアレイの適応バイアスデコーダ |
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| Publication number | Publication date |
|---|---|
| US6069824A (en) | 2000-05-30 |
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