CN107818807A - 半导体存储装置 - Google Patents

Abstract

本发明的实施方式涉及的半导体存储装置具有：能够存储第1数据或者第2数据的第1存储单元、连接于第1存储单元的第1布线和第2布线、能够对第1布线和第2布线施加第1电压和第2电压的第1驱动电路、以及将第1信号和第2信号发送给第1驱动电路的第1控制电路。第1驱动电路基于第1数据和第1信号，对第1布线施加第1电压，基于第2数据和第2信号，对第2布线施加第1电压。

Description

半导体存储装置

本申请以美国临时专利申请62/394169号(申请日：2016年9月13日)为在先申请而享有优先权。本申请通过参照该在先申请而包括该在先申请的全部内容。

技术领域

本发明的实施方式涉及半导体存储装置。

背景技术

具有可变电阻式存储器的半导体存储装置作为半导体存储装置的一种而为人所知。另外，MRAM(magnetoresistive random access memory，磁阻式随机存取存储器)作为可变电阻式存储器的一种而为人所知。MRAM是对存储信息的存储单元(memory cell)使用具有磁阻效应(magnetoresistive effect)的磁元件得到的存储器件，并作为以高速工作、大容量、非易失性为特征的下一代存储器件而受到关注。另外，MRAM作为DRAM、SRAM等易失性存储器的替代正在被进行研究以及开发。

发明内容

本发明的实施方式提供可靠性以及处理能力高、功耗小的半导体存储装置。

实施方式的半导体存储装置半导体存储装置具备：第1存储单元，其包括第1可变电阻元件，能够存储第1数据或者第2数据；第1布线和第2布线，其分别连接于第1存储单元的一端及另一端；第1驱动电路，其能够对第1布线和第2布线的一方施加第1电压，并且能够对第1布线和第2布线中的另一方施加与比所述第1电压低的第2电压；以及第1控制电路，其将控制第1数据的写入的第1信号和控制第2数据的写入的第2信号发送给第1驱动电路。

第1驱动电路基于第1数据和第1信号，对第1布线施加第1电压，对第2布线施加第2电压，基于第2数据和第2信号，对第2布线施加第1电压，对第1布线施加第2电压。

附图说明

图1是第1实施方式涉及的半导体存储装置的框图。

图2是第1实施方式涉及的半导体存储装置所具备的单元阵列(cell array)、第1以及第2列选择电路、读取电流吸收(sink)电路的电路图。

图3是第1实施方式涉及的半导体存储装置所具备的写入控制电路的电路图。

图4是第1实施方式涉及的半导体存储装置所具备的写驱动器(write driver)的电路图。

图5A是表示第1实施方式涉及的半导体存储装置所具备的MTJ元件的构成例的剖视图。

图5B是表示第1实施方式涉及的半导体存储装置中的平行状态(低阻态)的MTJ元件的剖视图。

图5C是表示第1实施方式涉及的半导体存储装置中的反平行状态(高阻态)的MTJ元件的剖视图。

图6是第1实施方式涉及的半导体存储装置中的写入工作的流程图。

图7是表示第1实施方式涉及的半导体存储装置中的写入工作时的各布线的电压的时间图(timing chart)。

图8是第2实施方式涉及的半导体存储装置的框图。

图9是第2实施方式涉及的半导体存储装置所具备的写入控制电路的电路图。

图10是第2实施方式涉及的半导体存储装置中的写入工作的流程图。

图11是表示第2实施方式涉及的半导体存储装置中的写入工作时的各布线的电压的时间图。

图12是第3实施方式涉及的半导体存储装置的框图。

图13是第3实施方式涉及的半导体存储装置所具备的写驱动器的电路图。

图14是第3实施方式涉及的半导体存储装置中的写入工作的流程图。

图15是第4实施方式涉及的半导体存储装置的框图。

图16是第5实施方式涉及的半导体存储装置所具备的写驱动器的电路图。

图17是第5实施方式涉及的半导体存储装置所具备的电平转换器(level shift)的电路图。

图18是第6实施方式涉及的半导体存储装置所具备的写驱动器的电路图。

具体实施方式

1第1实施方式

对第1实施方式涉及的半导体存储装置进行说明。在第1实施方式中，作为半导体存储装置，以使用磁隧道结元件(MTJ元件，Magnetic tunnel junction element)来存储数据的MRAM为例进行说明。此外，在以下的说明中，只要不特殊限定，“连结(connect)”以及“结合(couple)”的术语不仅包括直接连接，也包括经由任意的元件进行物理或者电连接。另外，晶体管的一端表示源(source)和漏(drain)中的一方，晶体管的另一端表示源和漏中的另一方。

1.1关于半导体存储装置的整体构成

首先，对本实施方式涉及的半导体存储装置的整体构成进行说明。

图1是第1实施方式涉及的半导体存储装置的框图。

如图1所示，MRAM1包括逻辑控制电路2、行解码器(row decoder)3、列解码器(column decoder)4a和4b以及多个核心块(core block)5。在图1的例子中，具体示出了一个核心块5，而其他核心块5的构成也是相同的。此外，核心块5的个数是任意的。此外，在图1的例子中，为了简化说明，示出了对各功能块间进行连接的信号线的一部分。

逻辑控制电路2根据外部输入信号，对MRAM1的整体进行控制，例如进行数据的写入或者读取(读出)。逻辑控制电路2例如向行解码器3、列解码器4a和4b以及多个核心块5发送控制信号，分别进行控制。更具体而言，逻辑控制电路2向行解码器3发送行解码器控制信号RDC，向列解码器4a和4b发送列解码器控制信号CDC。另外，逻辑控制电路2向各核心块5内的写入控制电路8发送写启动(write start)信号WRS，向预取(prefetch)解码器9发送预取解码器控制信号PDC。再者，逻辑控制电路2向各核心块5内的各存储组件(memory unit)6内所包含的读取电流吸收电路10发送读取吸收信号RDS，向读出放大器(sense amplifier，感测放大器)14发送读出放大器使能信号SEN。

行解码器3基于从逻辑控制电路2发送来的行解码器控制信号RDC，对从外部设备输入的地址信号ADDR进行解码，选择字线(word line)WL1～WLm(m是2以上的整数)中的某一方。以下，在不限定于字线WL1～WLm中的某一个的情况下，简单表示为字线WL。例如行解码器3对所选择出的字线WL施加电压VWL，对非选择字线例如施加接地电压VSS。电压VWL是比接地电压VSS高的电压，是使后述的存储单元内的单元晶体管成为导通状态的电压。字线WL连接于多个核心块5内的各单元阵列12(详细情况将在下面进行说明)。

列解码器4a基于从逻辑控制电路2发送来的列解码器控制信号CDC，对地址信号ADDR进行解码，根据解码结果来选择相对应的第1列信号CSL1_1～CSL1_n(n是2以上的整数)中的某一个。以下，在不限定于第1列信号CSL1_1～CSL1_n中的某一个的情况下，简单表示为第1列信号CSL1。例如，列解码器4a将所选择出的第1列信号CSL1设为高电平(以下，表示为“H”电平)，将非选择的第1列信号CSL1设为低电平(以下，表示为“L”电平)。第1列信号CSL1被发送到多个核心块5内的各第1列选择电路11a(详细情况将在下面进行说明)。

列解码器4b与列解码器4a同样地，基于从逻辑控制电路2发送来的列解码器控制信号CDC，对地址信号ADDR进行解码，根据解码结果来选择相对应的第2列信号CSL2_1～CSL2_n中的某一个。以下，在不限定于第2列信号CSL2_1～CSL2_n中的某一个的情况下，简单表示为第2列信号CSL2。例如，列解码器4b将所选择出的第2列信号CSL2设为“H”电平，将非选择的第2列信号CSL2设为“L”电平。第1列信号CSL1_1～CSL1_n与第2列信号CSL2_1～CSL2_n分别一一对应。例如在列解码器4a选择了第1列信号CSL1_1的情况下，列解码器4b选择第2列信号CSL2_1。以下，在不限定于第1列信号CSL1以及第2列信号CSL2中的某一个的情况下，简单表示为列信号CSL。另外，在不限定于列解码器4a和4b中的某一个的情况下，简单表示为列解码器4。第2列信号CSL2被发送到多个核心块5内的各第2列选择电路11b(详细情况将在下面进行说明)。

核心块5包括多个存储组件6、多个数据缓冲器7、写入控制电路8以及预取解码器9。在图1的例子中，具体示出了一个存储组件6，而其他存储组件6的构成也是相同的。以下，在本实施方式中，对在核心块5内设置有如下个数的存储组件6的情况进行说明，即、所述个数与1次相对于地址信号ADDR而连续进行传输的数据的单位(以下，称为“预取单位”)相对应。例如，在1次相对于地址信号ADDR而连续进行传输的数据长度(突发(burst)长度)为4比特，与外部设备(未图示)进行数据的输入输出的数据线IO的条数为16条的情况下，预取单位为4×16＝64比特。由此，核心块5包括64个存储组件6。此外，存储组件6的个数是任意的。另外，数据缓冲器7与存储组件6对应，例如设置有与存储组件6相同数量的数据缓冲器7。

存储组件6对应于1比特数据的写入或读取而设置。存储组件6包括读取电流吸收电路10、第1列选择电路11a、第2列选择电路11b、单元阵列12、写驱动器13以及读出放大器14。

单元阵列12包括二维配置成矩阵状的多个存储单元(详细情况将在下面进行说明)，非易失地保存数据。单元阵列12经由m条字线WL与行解码器3连接。另外，单元阵列12经由n条位线(bit line)BL1～BLn与第1列选择电路11a连接。再者，单元阵列12同样经由n条源线(source line)SL1～SLn与第2列选择电路11b连接。以下，在不限定于位线BL1～BLn中的某一个的情况下，简单表示为位线BL。同样地，在不限定于源线SL1～SLn中的某一个的情况下，简单表示为源线SL。

更具体而言，在单元阵列12内，m条字线WL沿行方向布线，n条位线BL以及n条源线SL沿列方向布线。存储单元设置在字线WL与位线BL和源线SL交叉的位置。此外，存储单元的个数是任意的。

第1列选择电路11a根据从列解码器4a发送来的第1列信号CSL1，选择位线BL中的某一个，将所选择出的位线BL与全局位线GBL连接。更具体而言，第1列信号CSL1_1～CSL1_n分别对应于位线BL1～BLn而设置。例如在第1列信号CSL1_1为“H”电平的情况下，第1列选择电路11a选择位线BL1。而且，第1列选择电路11a将全局位线GBL与所选择出的位线BL1连接。

第2列选择电路11b根据从列解码器4b发送来的第2列信号CSL2，选择源线SL中的某一个，将所选择出的源线SL与全局源线GSL连接。更具体而言，第2列信号CSL2_1～CSL2_n分别对应于源线SL1～SLn而设置。例如在第2列信号CSL2_1为“H”电平的情况下，第2列选择电路11b选择源线SL1。而且，第2列选择电路11b将全局源线GSL与所选择出的源线SL1连接。以下，在不限定于第1列选择电路11a以及第2列选择电路11b中的某一个的情况下，简单表示为列选择电路11。

写驱动器13根据从写入控制电路8发送来的写使能(write enable)信号WEN0和WEN1以及从数据缓冲器7传输来的写入数据WDATA，将从外部电源或者电压发生电路(未图示)供给的写入电压VWRT(例如电源电压VDD)施加于全局位线GBL和全局源线GSL中的一方，并将全局位线GBL和全局源线GSL中的另一方接地(施加接地电压VSS)。写使能信号WEN0是控制“0”数据写入的信号，写使能信号WEN1是控制“1”数据写入的信号。写入电压VWRT是在写入数据时施加于存储单元所包含的可变电阻元件(存储元件)的电压。在写入数据时，在全局位线GBL与全局源线GSL之间施加有写入电压VWRT从而在与全局位线GBL以及全局源线GSL电连接的可变电阻元件(存储元件)中流通写入电流。

更具体而言，例如，写使能信号WEN0和WEN1以“H”电平为有效(assert)。在写入数据WDATA为“1”数据并且写使能信号WEN1为“H”电平的情况下，写驱动器13对全局位线GBL施加写入电压VWRT，对全局源线GSL施加电压VSS。另一方面，在写入数据WDATA为“0”并且写使能信号WEN0为“H”电平的情况下，写驱动器13对全局源线GSL施加写入电压VWRT，对全局位线GBL施加电压VSS。

读取电流吸收电路10在数据读取时，基于从逻辑控制电路2发送来的信号RDS，从全局源线GSL吸入读取电流。读取电流是在读取数据时通过对可变电阻元件电连接读取电压从而流通于可变电阻元件的电流。更具体而言，读取电流吸收电路10将全局源线GSL接地。

读出放大器14根据从逻辑控制电路2发送来的读出放大器使能信号SEN，对保存于存储单元的数据进行读取。另外，读出放大器14将读取出的数据RDATA传输给数据缓冲器7。

数据缓冲器(Data buffer)7(图1的“数据缓冲器(1比特)”)对应于存储组件6而设置。数据缓冲器7保持1比特的数据，与对应的存储组件6进行数据的收发。更具体而言，在数据的写入过程中，数据缓冲器7对从外部设备输入的1比特的写入数据WDATA进行保持，并传输给对应的存储组件6内的写驱动器13。在数据的读取过程中，数据缓冲器7对读出放大器14读取出的1比特的读取数据RDATA进行保持，并传输给外部设备。

写入控制电路8基于从逻辑控制电路2发送来的写启动信号WRS以及从预取解码器9发送来的信号PTW，对写使能信号WEN0和WEN1进行控制，并向各存储组件6的写驱动器13发送写使能信号WEN0和WEN1。本实施方式中的写入控制电路8能够在分别不同的定时(timing)进行写使能信号WEN0和WEN1的“H”/“L”电平的切换。

预取解码器9基于从逻辑控制电路2发送来的预取解码器控制信号PDC，对地址信号ADDR进行解码。例如预取解码器9在对应的核心块5被选择的情况下，对信号PTW的“L”电平和“H”电平进行切换。

1.1.1关于单元阵列、第1以及第2列选择电路、读取电流吸收电路的构成

接着，对单元阵列12、第1列选择电路11a及第2列选择电路11b、读取电流吸收电路10的构成进行说明。

图2是第1实施方式涉及的半导体存储装置所具备的单元阵列12、第1列选择电路11a及第2列选择电路11b、读取电流吸收电路10的电路图。

如图2所示，第1列选择电路11a包括n个例如n沟道MOS晶体管(或者表示为“NMOS晶体管”)21。n个晶体管21分别对应于n条位线BL1～BLn而设置。

更具体而言，n个晶体管21的一端共同连接于全局位线GBL，另一端分别连接于位线BL1～BLn，在栅(gate)分别输入第1列信号CSL1_1～CSL1_n。因此，各晶体管21作为根据第1列信号CSL1来将对应的位线BL与全局位线GBL连接的开关(switch)元件而发挥功能。

第2列选择电路11b与第1列选择电路11a同样地，包括n个例如n沟道MOS晶体管22。n个晶体管22分别对应于n条源线SL1～SLn而设置。

更具体而言，n个晶体管22的一端共同连接于全局源线GSL，另一端分别连接于源线SL1～SLn，在栅分别输入第2列信号CSL2_1～CSL2_n。因此，各晶体管22作为根据第2列信号CSL2来将对应的源线SL与全局源线GSL连接的开关元件而发挥功能。

单元阵列12包括二维配置为矩阵状的多个存储单元MC。存储单元MC包括可变电阻元件30以及单元晶体管20。

可变电阻元件30例如是MTJ(Magnetic tunnel junction)元件。MTJ元件通过加入所需的电流，例如磁化排列发生变化从而其电阻值发生变化。此外，可变电阻元件30并不限定于MTJ元件，例如也可以使用相变元件、铁电体元件等电阻变化元件。

单元晶体管20例如是n沟道MOS晶体管。单元晶体管20在存储单元MC被选择时成为导通状态。

可变电阻元件30的一端连接于位线BL，另一端连接于单元晶体管20的一端。单元晶体管20的另一端连接于源线SL，栅连接于字线WL。

例如，在单元阵列12内，配置于同一行的n个存储单元MC内的单元晶体管20的栅共同连接于某一条字线WL。另外，可变电阻元件30的一端分别连接于不同的位线BL，单元晶体管20的另一端分别连接于不同的源线SL。

另外，在单元阵列12内，配置于同一列的m个存储单元MC内的可变电阻元件30的一端共同连接于某一条位线BL。另外，m个存储单元MC内的单元晶体管20的另一端共同连接于某一条源线SL，单元晶体管20的栅分别连接于不同的字线WL。

位线BL1～BLn与源线SL1～SLn分别一一对应。例如，在第1列信号CSL1_1和与之对应的第2列信号CSL2_1被选择的情况下，分别对应的晶体管21以及晶体管22成为导通状态，位线BL1以及源线SL1被选择。由此，配置于同一列的存储单元MC被选择。

读取电流吸收电路10包括n沟道MOS晶体管23。晶体管23的一端连接于全局源线GSL，另一端接地(连接于接地电位布线)，在栅输入信号RDS。晶体管23作为根据信号RDS来将全局源线GSL接地的开关元件而发挥功能。

1.1.2关于写入控制电路的构成

接着，对写入控制电路8的构成进行说明。以下，在本实施方式中，对写使能信号WEN0被设为有效(例如“H”电平)的期间比写使能信号WEN1被设为有效(例如“H”电平)的期间长的情况进行说明。即在“0”数据的写入过程中写入电压被施加的期间(以下，称为“0”写入期间)比在“1”数据的写入过程中写入电压被施加的期间(以下，称为“1”写入期间)长。此外，“0”写入期间的长度与“1”写入期间的长度可以根据可变电阻元件30的写入特性等来任意地进行变更。

图3是第1实施方式涉及的半导体存储装置所具备的写入控制电路8的电路图。

如图3所示，写入控制电路8包括延迟组件(delay unit)40_1～40_j～40_k(j和k是满足1≤j<k的任意整数)以及触发器(flip-flop)电路41和42。以下，在不限定于延迟组件40_1～40_k中的某一个的情况下，简单表示为延迟组件40。

延迟组件40_1～40_k串联连接，在延迟组件40_1的输入端子输入信号WRS。延迟组件40_j输出信号WRE1，延迟组件40_k输出信号WRE0。由此，例如，当信号WRS从“L”电平切换到“H”电平时，在由j个延迟组件40所产生的延迟期间后，信号WRE1从“L”电平切换到“H”电平。再者，在由(k-j)个延迟组件40所产生的延迟期间后，信号WRE0从“L”电平切换到“H”电平。即，以信号WRS、信号WRE1、信号WRE0的顺序切换“L”/“H”电平。

触发器(SR触发器电路)41在置位(S：set)端子输入信号WRS，在复位(R：reset)端子输入信号WRE0，从输出(Q)端子输出信号WEN0。例如，触发器41基于信号WRS从“L”电平向“H”电平的上升，将信号WEN0设为“H”电平，基于信号WRE0从“L”电平向“H”电平的上升，将信号WEN0设为“L”电平。

触发器(SR触发器电路)42在S端子输入信号WRS，在R端子输入信号WRE1，从Q端子输出信号WEN1。例如，触发器42基于信号WRS从“L”电平向“H”电平的上升，将信号WEN1设为“H”电平，基于信号WRE1从“L”电平向“H”电平的上升，将信号WEN1设为“L”电平。

1.1.3关于写驱动器的构成

接着，对写驱动器13的构成进行说明。

图4是第1实施方式涉及的半导体存储装置所具备的写驱动器13的电路图。

如图4所示，写驱动器13具备NAND(与非)电路50和51、3输入NOR(或非)电路52、反相器(inverter，倒相器)53～55、n沟道MOS晶体管56～59以及p沟道MOS晶体管(或者表示为“PMOS晶体管”)60和61。

NAND电路50在输入端子的一方输入写使能信号WEN1，在输入端子的另一方输入写入数据WDATA(“0”数据或者“1”数据)。NAND电路50的输出端子连接于晶体管60的栅，并经由反相器55连接于NOR电路52的输入端子以及晶体管58的栅。

NAND电路51在输入端子的一方输入写使能信号WEN0，在输入端子的另一方输入通过反相器53进行了反转的写入数据WDATA。NAND电路51的输出端子连接于晶体管61的栅，并经由反相器54连接于NOR电路52的输入端子以及晶体管56的栅。

NOR电路52在3个输入端子分别输入NAND电路50和51的反转输出信号、以及预充电关闭信号PCHOFF。预充电关闭信号PCHOFF是用于对全局位线GBL以及全局源线GSL的充电(或者放电)进行控制的信号，例如由逻辑控制电路2提供。NOR电路52的输出端子连接于晶体管57以及晶体管59的栅。

晶体管56的一端接地(例如被施加接地电压VSS)，另一端连接于晶体管60的一端以及全局位线GBL。

晶体管57在一端施加预充电电压VPRE，另一端连接于全局位线GBL。

晶体管58的一端接地，另一端连接于晶体管61的一端以及全局源线GSL的另一端。

晶体管59在一端施加预充电电压VPRE，另一端连接于全局源线GSL。

晶体管60和61分别在另一端施加写入电压VWRT(例如电源电压VDD)。

反相器53将写入数据WDATA进行反转，输出给NAND电路51。

反相器54将NAND电路51的输出信号进行反转，输出给NOR电路52以及晶体管56的栅。

反相器55将NAND电路50的输出信号进行反转，输出给NOR电路52以及晶体管58的栅。

此外，也可以在晶体管56和58的一端施加接地电压VSS以外的电压。例如，只要施加能够向可变电阻元件30写入数据并且比写入电压VWRT低的电压即可。

简单对写驱动器13的工作的具体例子进行说明。例如在写使能信号WEN1为“H”电平(写使能信号WEN0可以是“H”/“L”电平的任一方)并且写入数据WDATA为“1”数据(“H”电平)的情况下，NAND电路50的输出变为“L”电平，晶体管58和60成为导通状态。另一方面，NAND电路51的输出变为“H”电平，晶体管56和61成为截止状态。另外，NOR电路52的输出变为“L”电平，晶体管57和59成为截止状态。因此，全局位线GBL经由晶体管60而被施加写入电压VWRT，全局源线GSL经由晶体管58而接地(被施加接地电压VSS)。

另外，例如，在写使能信号WEN0为“H”电平(写使能信号WEN1可以是“H”/“L”电平的任一方)并且写入数据WDATA为“0”数据(“L”电平)的情况下，NAND电路50的输出变为“H”电平，NAND电路51以及NOR电路52的输出变为“L”电平。因此，全局源线GSL经由晶体管61而被施加写入电压VWRT，全局位线GBL经由晶体管56而接地(被施加接地电压VSS)。

另外，例如，在写使能信号WEN0和WEN1以及预充电关闭信号PCHOFF为“L”电平的情况下，NAND电路50和51以及NOR电路52的输出变为“H”电平。因此，晶体管57和59成为导通状态，全局位线GBL以及全局源线GSL分别被施加预充电电压VPRE。

1.1.4关于MTJ元件的构成

接着，使用图5A、图5B以及图5C，对可变电阻元件30进行说明。以下，对可变电阻元件30是MTJ元件的情况进行说明。

图5A是表示第1实施方式涉及的半导体存储装置所具备的可变电阻元件(MTJ元件)30的构成例的剖视图。

如图5A所示，可变电阻元件30包括作为强磁性层的存储层31、作为强磁性层的参照层(参考层)33以及形成于它们之间并且作为非磁性层的隧道势垒层32。

存储层31是磁化方向可变的强磁性层，具有垂直磁各向异性。在此，所谓垂直磁各向异性，表示磁化方向相对于膜面(顶面或底面)垂直或者大致垂直。另外，所谓磁化方向可变，表示磁化方向相对于预定的写入电流发生变化。另外，所谓大致垂直，意味着剩余磁化的方向相对于膜面处于45°<θ≤90°的范围内。例如，存储层31由CoPd(cobalt palladium)、CFeB(CoFeB(cobalt-iron-boron))、FeB(硼化铁(iron-boron))构成。

隧道势垒层32设置在存储层31上。隧道势垒层32是非磁性层，例如由MgO构成。

参照层33设置在隧道势垒层32上。参照层33是磁化方向不变的强磁性层，具有垂直磁各向异性。在此，所谓磁化方向不变，表示磁化方向不相对于预定的写入电流发生变化。即，参照层33与存储层31相比，磁化方向的反转能垒大。例如，参照层33由CoPt(cobaltplatinum)、CoNi(cobalt nickel)或者CoPd(cobalt palladium)构成。此外，存储层31以及参照层33的磁化方向不限定于垂直方向，也可以是面内方向。即，存储层31以及参照层33的磁化方向也可以是相对于电流流动的方向垂直的方向。再者，也可以在参照层33之上设置隧道势垒层32，在隧道势垒层32之上设置存储层31。

图5B是用于对第1实施方式涉及的半导体存储装置中的MTJ元件的写入工作进行说明的图，是表示平行状态(或者称为“P状态”)下的MTJ元件的剖视图的图。图5C是用于对第1实施方式涉及的半导体存储装置中的MTJ元件的写入工作进行说明的图，是表示反平行状态(或者称为“AP状态”)下的MTJ元件的剖视图的图。

可变电阻元件30例如是自旋注入(spin injection)型的MTJ元件。因此，在向可变电阻元件30写入数据、或者从可变电阻元件30读取数据的情况下，在可变电阻元件30中，电流在与膜面垂直的方向上沿双向流通。

更具体而言，如下那样进行向可变电阻元件30写入数据。

如图5B所示，在电流从存储层31向参照层33流通的情况下，即从参照层33朝向存储层31供给电子的情况下，在与参照层33的磁化方向相同的方向自旋极化的电子被注入存储层31。在该情况下，存储层31的磁化方向变得和与参照层33的磁化方向相同的方向一致。由此，参照层33的磁化方向与存储层31的磁化方向成为平行排列。在该平行状态时，可变电阻元件30的电阻值最小。将该情况例如规定为“0”数据。

另一方面，如图5C所示，在电流从参照层33向存储层31流通的情况下，即从存储层31朝向参照层33供给电子的情况下，电子被参照层33反射。由此，在与参照层33的磁化方向相反的方向自旋极化的电子被注入存储层31。在该情况下，存储层31的磁化方向变得和与参照层33的磁化方向相反的方向一致。由此，参照层33的磁化方向与存储层31的磁化方向成为反平行排列。在该反平行状态时，可变电阻元件30的电阻值最大。将该情况例如规定为“1”数据。

另外，以如下方式进行从可变电阻元件30读取数据。

对可变电阻元件30供给读取电流。该读取电流设定为不反转存储层31的磁化方向的值(比写入电流小的值)。通过检测此时的可变电阻元件30的电阻值，能够读取上述“0”数据以及“1”数据。

此外，在本实施方式中，上述材料(MgO、CoFeB、CoPd、FeB、CoPt以及CoNi)的组成比例不限定于1:1或者1:1:1。例如，在存储层31由CoFeB构成的情况下，存储层31包含Co、Fe以及B，Co、Fe和B的组成比例没有限定。在隧道势垒层32由MgO构成的情况下，隧道势垒层32包含Mg以及O，Mg和O的组成比例没有限定。

1.2关于写入工作

接着，对写入工作进行说明。在本实施方式中，对如下情况进行说明：以预取单位在相同定时开始“1”数据的写入和“0”数据的写入，并使“1”数据的写入比“0”数据的写入早完成。以下，将写入电流从位线BL向存储单元MC流通的情况作为“1”数据的写入、将写入电流从源线SL向存储单元MC流通的情况作为“0”数据的写入来进行说明。

此外，也可以将写入电流从源线SL向存储单元MC流通的情况作为“1”数据的写入，也可以使“0”数据的写入比“1”数据的写入早完成。再者，也可以使“1”写入期间和“0”写入期间的一部分重叠。例如，也可以为，先开始写入期间(写入电压施加期间)长的“0”数据写入，并使“1”数据的写入与“0”数据的写入在相同定时结束。

1.2.1写入工作的整体流程

首先，对写入工作的整体流程进行说明。

图6是第1实施方式涉及的半导体存储装置中的写入工作的流程图。

如图6所示，首先，MRAM1从外部设备接收写入命令、地址信号ADDR以及写入数据WDATA(步骤S10)。写入命令发送到逻辑控制电路2。地址信号ADDR发送到行解码器3、列解码器4a和4b以及预取解码器9。写入数据WDATA逐比特地保存于数据缓冲器7。

接着，逻辑控制电路2开始“0”数据和“1”数据的写入(步骤S11)。更具体而言，行解码器3、列解码器4a和4b以及各核心块5内的预取解码器9根据逻辑控制电路2的控制，对地址信号ADDR进行解码。行解码器3选择对应的字线WL。列解码器4a和4b分别选择对应的第1列信号CSL1以及第2列信号CSL2。另外，通过各预取解码器9中的地址信号ADDR的解码，选择1个核心块5。

在所选择出的核心块5内，各存储组件6内的第1列选择电路11a将与所选择出的第1列信号CSL1对应的位线BL和全局位线GBL进行连接。同样地，各存储组件6内的第2列选择电路11b将与所选择出的第2列信号CSL2对应的源线SL和全局源线GSL进行连接。另外，写入控制电路8基于从逻辑控制电路2发送来的信号WRS，将写使能信号WEN0和WEN1例如设为“H”电平，发送给各存储组件6内的写驱动器13。各写驱动器13基于写使能信号WEN0和WEN1以及从数据缓冲器7传输来的写入数据WDATA，对全局位线GBL以及全局源线GSL施加电压。

更具体而言，写驱动器13在写入数据WDATA为“1”数据的情况下，对全局位线GBL施加写入电压VWRT，将全局源线GSL接地。另一方面，写驱动器13在写入数据WDATA为“0”数据的情况下，对全局源线GSL施加写入电压VWRT，将全局位线GBL接地。

在经由第1列选择电路11a从位线BL对成为写入对象的存储单元MC施加有写入电压VWRT(供给了写入电流)的情况下，写入“1”数据。另一方面，在经由第2列选择电路11b从源线SL对存储单元MC施加有写入电压VWRT(供给了写入电流)的情况下，写入“0”数据。

接着，写入控制电路8使“1”数据的写入结束(步骤S12)。更具体而言，写入控制电路8将写使能信号WEN1设为“L”电平。在写入数据WDATA为“1”数据的情况下，在对应的存储组件6中，写驱动器13内的晶体管56、58、60、61成为截止状态，因此，写入电压VWRT向全局位线GBL的施加以及电压VSS向全局源线GSL的施加被切断。另一方面，晶体管57以及晶体管59成为导通状态，因此，向全局位线GBL和全局源线GSL施加预充电电压VPRE。

接着，写入控制电路8使“0”数据的写入结束(步骤S13)。更具体而言，写入控制电路8将写使能信号WEN0设为“L”电平。在写入数据WDATA为“0”数据的情况下，在对应的存储组件6中，写驱动器13内的晶体管56、58、60、61成为截止状态，因此，写入电压VWRT向全局源线GSL的施加以及电压VSS向全局位线GBL的施加被切断。另一方面，晶体管57以及晶体管59成为导通状态，因此，向全局位线GBL和全局源线GSL施加预充电电压VPRE。由此写入工作结束。

1.2.2关于写入工作中的各布线的电压

接着，对写入工作中的各布线的电压进行说明。

图7是表示第1实施方式涉及的半导体存储装置中的写入工作时的各布线的电压的时间图。

如图7所示，时刻t0是写入工作开始前的状态，对字线WL、位线BL以及源线SL施加有电压VSS，第1列信号CSL1、第2列信号CSL2、写启动信号WRS、写入控制电路8内的信号WRE1和WRE0、写使能信号WEN1和WEN0设为“L”电平。

在时刻t1，写入工作开始。行解码器3对选择字线WL施加电压VWL。另外，行解码器3对非选择字线WL施加电压VSS。列解码器4a和4b将分别所选择出的第1列信号CSL1和CSL2设为“H”电平。

在时刻t2，逻辑控制电路2对写启动信号WRS施加“H”电平的脉冲电压。所选择的核心块5的写入控制电路8在写启动信号WRS从“L”电平向“H”电平上升的定时，将写使能信号WEN0和WEN1设为“H”电平。与“1”数据的写入对应的写驱动器13经由全局位线GBL以及第1列选择电路11a，对选择位线BL施加写入电压VWRT(例如电源电压VDD)，并经由全局源线GSL以及第2列选择电路11b，对选择源线SL施加接地电压VSS。另一方面，与“0”数据的写入对应的写驱动器13经由全局源线GSL以及第2列选择电路11b，对选择源线SL施加写入电压VWRT，并经由全局位线GBL以及第1列选择电路11a，对选择位线BL施加电压VSS。

在时刻t3，写入控制电路8对信号WRE1施加“H”电平的脉冲电压，在信号WRE1从“L”电平向“H”电平上升的定时将写使能信号WEN1设为“L”电平。与“1”数据的写入对应的写驱动器13对选择位线BL施加预充电电压VPRE(在该情况下VPRE＝VSS)。

在时刻t4，写入控制电路8对信号WRE0施加“H”电平的脉冲电压，在信号WRE0从“L”电平向“H”电平上升的定时将写使能信号WEN0设为“L”电平。与“0”数据写入对应的写驱动器13对选择源线SL施加预充电电压VPRE(＝VSS)。

在时刻t5，行解码器3对选择字线WL施加电压VSS，列解码器4a和4b将第1列信号CSL1以及第2列信号CSL2设为“L”电平。由此，写入工作结束。

1.3关于本实施方式涉及的效果

在向可变电阻元件(存储元件)写入数据的情况下，例如根据流通于可变电阻元件的电流的朝向而使可变电阻元件的电阻值(低阻/高阻)发生变化，由此使其保持“1”或者“0”数据。此时，多数情况下用于使可变电阻元件从低阻态向高阻态转变所需的电压或电流施加期间(以下，称为“写入期间”)不同于用于从高阻态向低阻态转变所需的写入期间。一般而言，在同时对多个存储单元进行“1”以及“0”数据的写入的情况下，按照转变所需的写入期间长的一方来决定向可变电阻元件的写入期间。在该情况下，会对将即使写入期间短也可以的数据进行写入的可变电阻元件施加不必要的电压(供给电流)，因此，可变电阻元件的可靠性例如TDDB(Time dependent dielectric breakdown，时间相关的介质击穿)、或者对数据改写的耐久性(Endurance)等发生劣化。

另外，若为了抑制可变电阻元件的可靠性劣化而使“1”数据的写入与“0”数据的写入在不同期间执行，则写入工作的处理期间会变长，半导体存储装置的处理能力会降低。

与此相对地，本实施方式涉及的构成包括写驱动器13，该写驱动器13基于写入数据WDATA(“1”/“0”数据)、与“1”数据写入对应的写使能信号WEN1以及与“0”数据写入对应的写使能信号WEN0来进行工作。而且，写驱动器13在写入“1”数据的情况下，通过根据写使能信号WEN1来分别对全局位线GBL施加写入电压VWRT、对全局源线GSL施加电压VSS，从而向可变电阻元件30供给写入电流。另一方面，写驱动器13在写入“0”数据的情况下，通过根据写使能信号WEN0来分别对全局位线GBL施加电压VSS、对全局源线GSL施加写入电压VWRT，从而向可变电阻元件30供给写入电流。由此，写驱动器13能够使“1”数据的写入期间与“0”数据的写入期间长度不同。即，写驱动器13能够仅在与“1”数据以及“0”数据相应的最佳的写入期间对可变电阻元件30施加写入电压VWRT。由此，能够抑制过多的写入电流流通于可变电阻元件30，能够抑制可变电阻元件30的劣化。因此，能够使半导体存储装置的可靠性提高。

再者，在本实施方式涉及的构成中，能够设置与“1”数据以及“0”数据相应的最佳的写入期间，因此能够使写入不良率降低。因此，能够使半导体存储装置的可靠性提高。

再者，在本实施方式涉及的构成中，与1比特的数据相对应地设置有1个写驱动器13。因此，在进行包括“1”数据以及“0”数据的多个比特的数据写入的情况下，能够使“1”数据的写入期间的至少一部分与“0”数据的写入期间的至少一部分重叠。更具体而言，例如能够在相同的定时开始“1”数据的写入和“0”数据的写入，并仅先使“1”数据的写入完成。由此，能够抑制写入工作的处理时间增加。因此，能够抑制半导体存储装置的处理能力降低。

再者，写驱动器13能够仅在与“1”数据或者“0”数据相应的最佳的写入期间施加写入电压VWRT。由此，能够抑制写入工作中的功耗。因此，能够抑制半导体存储装置中的功耗的增加。

2第2实施方式

接着，对第2实施方式进行说明。在第2实施方式中，一并地进行多个核心块5的写入工作。另外，“1”写入期间以及“0”写入期间的模式与第1实施方式不同。以下，仅对与第1实施方式的不同之处进行说明。

2.1关于半导体存储装置的整体构成

首先，对本实施方式涉及的半导体存储装置的整体构成进行说明。

图8是第2实施方式涉及的半导体存储装置的框图。

如图8所示，本实施方式中的写入控制电路8控制多个核心块5的各写驱动器13。更具体而言，写入控制电路8基于从逻辑控制电路2发送来的写启动信号WRS，对写使能信号WEN0和WEN1进行控制，向各核心块5内的写驱动器13发送写使能信号WEN0和WEN1。在共同连接于1个写入控制电路8的多个核心块5中，一并地进行数据的写入及读取工作。以下，将可以一并地执行写入及读取的数据的单位称为页(page)。由此，1页数据包含有多个预取单位的数据。

另外，在图8的例子中，取消了在第1实施方式的图1中设置于核心块5内的写入控制电路8。再者，在图8的例子中，省略了预取解码器。预取解码器(未图示)也可以控制数据缓冲器7中的写入数据WDATA的获取。

2.2关于写入控制电路的构成

接着，对写入控制电路8的构成进行说明。以下，在本实施方式中，在相同的定时开始“0”数据的写入和“1”数据的写入。而且，对在暂且使“0”数据的写入结束后使“1”数据的写入结束，并进一步在此后仅重新执行“0”数据的写入的情况进行说明。

图9是第2实施方式涉及的半导体存储装置所具备的写入控制电路8的电路图。

如图9所示，写入控制电路8包括延迟组件40_1～40_h～40_i～40_j～40_k(h、i、j、k是满足1≤h<i<j<k的任意的整数)、触发器电路41和42、以及OR(或)电路43和44。

延迟组件40_1～40_k串联连接，在延迟组件40_1的输入端子输入信号WRS。延迟组件40_h、40_i、40_j以及40_k分别输出信号WRE0A、WRE1、WRS0B以及WRE0B。由此，例如，当信号WRS从“L”电平切换到“H”电平时，在与延迟组件40的个数相应的延迟期间后，信号WRE0A、WRE1、WRS0B、WRE0B依次从“L”电平切换到“H”电平。

OR电路43被输入信号WRS以及信号WRS0B，输出连接于触发器41的S端子。

OR电路44被输入信号WRE0A以及信号WRE0B，输出连接于触发器41的R端子。

以下，简单对写使能信号WEN0和WEN1的输出进行说明。

例如，当逻辑控制电路2对信号WRS施加“H”电平的脉冲电压时，OR电路43在信号WRS被设为“H”电平的期间输出“H”电平的信号。触发器41根据S端子的输入信号从“L”电平向“H”电平的上升，将写使能信号WEN0设为“H”电平。同样地，触发器42由于在S端子输入“H”电平的信号WRS，因此根据信号WRS从“L”电平向“H”电平的上升，将写使能信号WEN1设为“H”电平。

接着，在与h个延迟组件40相应的延迟期间后，OR电路44在信号WRE0A被设为“H”电平的期间输出“H”电平的信号。触发器41根据R端子的输入信号从“L”电平向“H”电平的上升，将写使能信号WEN0设为“L”电平。

接着，在与(i-h)个延迟组件40相应的延迟期间后，触发器42由于在R端子输入“H”电平的信号WRE1，因此根据信号WRE1从“L”电平向“H”电平的上升，将写使能信号WEN1设为“L”电平。

接着，在与(j-i)个延迟组件40相应的延迟期间后，OR电路43在信号WRS0B被设为“H”电平的期间输出“H”电平的信号。触发器41根据S端子的输入信号从“L”电平向“H”电平的上升，将写使能信号WEN0设为“H”电平。

接着，在与(k-j)个延迟组件40相应的延迟期间后，OR电路44在信号WRE0B被设为“H”电平的期间输出“H”电平的信号。触发器41根据R端子的输入信号从“L”电平向“H”电平的上升，将写使能信号WEN0设为“L”电平。

2.3写入工作的整体流程

接着，对写入工作的整体流程进行说明。

图10是第2实施方式涉及的半导体存储装置中的写入工作的流程图。

如图10所示，MRAM1从外部设备接收写入命令、地址信号ADDR、以及写入数据WDATA(步骤S20)。写入命令发送到逻辑控制电路2。地址信号ADDR发送到行解码器3以及列解码器4a和4b。写入数据WDATA逐比特地保存于数据缓冲器7。

接着，逻辑控制电路2开始“0”数据和“1”数据的写入(步骤S21)。更具体而言，行解码器3以及列解码器4a和4b根据逻辑控制电路2的控制，对地址信号ADDR进行解码。行解码器3选择对应的字线WL。列解码器4a和4b分别选择对应的第1列信号CSL1以及第2列信号CSL2。

在各核心块5内，第1列选择电路11a将与所选择出的第1列信号CSL1对应的位线BL和全局位线GBL进行连接。同样地，第2列选择电路11b将与所选择出的第2列信号CSL2对应的源线SL和全局源线GSL进行连接。

写入控制电路8基于从逻辑控制电路2发送来的信号WRS，将写使能信号WEN0和WEN1例如设为“H”电平，发送给各核心块5内的写驱动器13。写驱动器13基于写使能信号WEN0和WEN1以及从数据缓冲器7传输来的写入数据WDATA，对全局位线GBL以及全局源线GSL施加电压。

接着，写入控制电路8使“0”数据的写入结束(步骤S22)。更具体而言，写入控制电路8将写使能信号WEN0设为“L”电平。在与“0”数据的写入对应的存储组件6中，写入电压VWRT向全局源线GSL的施加以及电压VSS向全局位线GBL的施加被切断。

接着，写入控制电路8使“1”数据的写入结束(步骤S23)。更具体而言，写入控制电路8将写使能信号WEN1设为“L”电平。在与“1”数据的写入对应的存储组件6中，写入电压VWRT向全局位线GBL的施加以及电压VSS向全局源线GSL的施加被切断。

接着，写入控制电路8开始第2次“0”数据写入(步骤S24)。更具体而言，写入控制电路8将写使能信号WEN0设为“H”电平。在与“0”数据的写入对应的存储组件6中，对全局源线GSL施加写入电压VWRT，对全局位线GBL施加电压VSS。

接着，写入控制电路8结束第2次“0”数据写入(步骤S25)。更具体而言，写入控制电路8将写使能信号WEN0设为“L”电平。在与“0”数据的写入对应的存储组件6中，写入电压VWRT向全局源线GSL的施加以及电压VSS向全局位线GBL的施加被切断。由此写入工作结束。

2.4关于写入工作中的各布线的电压

接着，对写入工作中的各布线的电压进行说明。

图11是表示第2实施方式涉及的半导体存储装置中的写入工作时的各布线的电压的时间图。

如图11所示，时刻t0是写入工作开始前的状态，写入控制电路8内的信号WRE1以及WRE0A、WRS0B、WRE0B设为“L”电平。

时刻t1以及t2的工作与第1实施方式的图7相同。

在时刻t3，写入控制电路8对信号WRE0A施加“H”电平的脉冲电压，在信号WRE0A从“L”电平向“H”电平上升的定时将写使能信号WEN0设为“L”电平。与“0”数据写入对应的写驱动器13对选择源线SL施加预充电电压VPRE(在该情况下VPRE＝VSS)。

在时刻t4，写入控制电路8对信号WRE1施加“H”电平的脉冲电压，在信号WRE1从“L”电平向“H”电平上升的定时将写使能信号WEN1设为“L”电平。与“1”数据写入对应的写驱动器13对选择位线BL施加预充电电压VPRE(＝VSS)。

在时刻t5，写入控制电路8对信号WRS0B施加“H”电平的脉冲电压，在信号WRS0B从“L”电平向“H”电平上升的定时将写使能信号WEN0设为“H”电平。与“0”数据写入对应的写驱动器13对选择源线SL施加电压VWRT。

在时刻t6，写入控制电路8对信号WRE0B施加“H”电平的脉冲电压，在信号WRE0B从“L”电平向“H”电平上升的定时将写使能信号WEN0设为“L”电平。与“0”数据写入对应的写驱动器13对选择源线SL施加预充电电压VPRE(＝VSS)。

在时刻t7，行解码器3对选择字线WL施加电压VSS，列解码器4a和4b将第1列信号CSL1以及第2列信号CSL2设为“L”电平。由此，写入工作结束。

2.5关于本实施方式涉及的效果

在本实施方式涉及的构成中，能够获得与第1实施方式同样的效果。

再者，在本实施方式中，能够一并地对多个核心块5进行数据的写入工作。因此，能够缩短写入工作的处理时间，提高半导体存储装置的处理能力。

3第3实施方式

接着，对第3实施方式进行说明。在本实施方式中，在写入数据前，暂且将写入对象的存储单元MC的数据读出。而且，对如下的情况进行说明：对读取数据RDATA和写入数据WDATA不同的存储单元MC执行写入，对相同的存储单元MC不进行写入。以下，仅对与第1实施方式的不同之处进行说明。

3.1关于半导体存储装置的整体构成

首先，对本实施方式涉及的半导体存储装置的整体构成进行说明。

图12是第3实施方式涉及的半导体存储装置的框图。

如图12所示，与第1实施方式的图1的不同之处在于，写驱动器13从读出放大器14接收读取数据RDATA。

3.2关于写驱动器的构成

接着，对写驱动器13的构成进行说明。

图13是第3实施方式涉及的半导体存储装置所具备的写驱动器13的电路图。

如图13所示，与第1实施方式的图4同样地，写驱动器13具备NAND电路50和51、三输入NOR电路52、反相器53～55、n沟道MOS晶体管56～59以及p沟道MOS晶体管60和61。再者，写驱动器13具备AND(与)电路62和63以及XOR(异或)电路64。

NOR电路52、反相器53～55以及晶体管56～61的连接与图4相同。

NOR电路52在三个输入端子分别输入NAND电路50和51的反转输出信号、以及预充电关闭信号PCHOFF。预充电关闭信号PCHOFF是用于对全局位线GBL以及全局源线GSL的充电(或者放电)进行控制的信号，例如由逻辑控制电路2提供。NOR电路52的输出端子连接于晶体管57以及晶体管59的栅。

晶体管56的一端接地(例如被施加接地电压VSS)，另一端连接于晶体管60的一端以及全局位线GBL。

晶体管57在一端施加预充电电压VPRE，另一端连接于全局位线GBL。

晶体管58的一端接地，另一端连接于晶体管61的一端以及全局源线GSL的另一端。

晶体管59在一端施加预充电电压VPRE，另一端连接于全局源线GSL。

晶体管60和61分别在另一端施加写入电压VWRT(例如电源电压VDD)。

反相器53将写入数据WDATA进行反转，输出给NAND电路51。

反相器54将NAND电路51的输出信号进行反转，输出给NOR电路52以及晶体管56的栅。

反相器55将NAND电路50的输出信号进行反转，输出给NOR电路52以及晶体管58的栅。

XOR电路64在输入端子的一方输入写入数据WDATA，在输入端子的另一方输入读取数据RDATA。XOR电路64的输出端子连接于AND电路62和63的输入端子的一方。

AND电路62在输入端子的另一方输入写使能信号WEN1。AND电路62的输出端子连接于NAND电路50的输入端子的一方。

AND电路63在输入端子的另一方输入写使能信号WEN0。AND电路63的输出端子连接于NAND电路51的输入端子的一方。

NAND电路50在输入端子的另一方输入写入数据WDATA。NAND电路50的输出端子的连接与图4同样地，连接于晶体管60的栅，并经由反相器55连接于NOR电路52的输入端子以及晶体管58的栅。

NAND电路51在输入端子的另一方输入通过反相器53进行了反转的写入数据WDATA。NAND电路51的输出端子的连接与图4同样地，连接于晶体管61的栅，并经由反相器54连接于NOR电路52的输入端子以及晶体管56的栅。

简单对本实施方式中的写驱动器13的工作的具体例子进行说明。例如，在读取数据RDATA和写入数据WDATA同时是“0”或者“1”数据的情况下，XOR电路64的输出变为“L”电平。因此，AND电路62和63的输出与写使能信号WEN0和WEN1无关地变为“L”电平。在该情况下，写驱动器13不输出写入电压VWRT。即，在存储单元MC的保持数据与写入数据WDATA相同的情况下，不执行写入工作。

例如，在读取数据RDATA和写入数据WDATA不同的情况下，XOR电路64的输出变为“H”电平。因此，AND电路62的输出在写使能信号WEN1为“H”电平的情况下变为“H”电平。AND电路63的输出在写使能信号WEN0为“H”电平的情况下变为“H”电平。由此，与第1实施方式的图4同样地，在写使能信号WEN1为“H”电平并且写入数据WDATA为“1”数据的情况下，全局位线GBL被施加写入电压VWRT，全局源线GSL被施加电压VSS。另外，在写使能信号WEN0为“H”电平并且写入数据WDATA为“0”数据的情况下，全局源线GSL被施加写入电压VWRT，全局位线GBL被施加电压VSS。

3.3写入工作的整体流程

接着，对写入工作的整体流程进行说明。

图14是第3实施方式涉及的半导体存储装置中的写入工作的流程图。

与图6的步骤S10同样地，首先，MRAM1从外部设备接收写入命令、地址信号ADDR以及写入数据WDATA(步骤S30)。

接着，逻辑控制电路2读取写入对象的存储单元的数据(步骤S31)。读取数据RDATA从读出放大器14发送到写驱动器13。

接着，与图6的步骤S11同样地，逻辑控制电路2开始“0”数据和“1”数据的写入(步骤S32)。在读取数据RDATA和写入数据WDATA相同的情况下，写驱动器13不施加写入电压VWRT。另一方面，在读取数据RDATA和写入数据WDATA不同的情况下，写驱动器13施加写入电压VWRT。

接着，与图6的步骤S12同样地，写入控制电路8使“1”数据的写入结束(步骤S33)。

接着，与图6的步骤S13同样地，写入控制电路8使“0”数据的写入结束(步骤S34)。由此写入工作结束。

3.4关于本实施方式涉及的效果

在本实施方式涉及的构成中，能够获得与第1以及第2实施方式同样的效果。

再者，在本实施方式中，在存储单元MC的保持数据与接着要写入的数据相同的情况下，不对存储单元MC施加写入电压VWRT。即，能够抑制在可变电阻元件30中流通不需要的写入电流。由此，能够抑制可变电阻元件30的劣化。因此，能够使半导体存储装置的可靠性提高。

4第4实施方式

接着，对第4实施方式进行说明。本实施方式是对第2实施方式适用了第3实施方式而得到的。以下，仅对与第1～第3实施方式的不同之处进行说明。

4.1关于半导体存储装置的整体构成

首先，对本实施方式涉及的半导体存储装置的整体构成进行说明。

图15是第4实施方式涉及的半导体存储装置的框图。

如图15所示，与第2实施方式的图8的不同之处在于，写驱动器13从读出放大器14接收读取数据RDATA。

4.2关于写驱动器的构成

接着，对写驱动器13的构成进行说明。本实施方式中的写驱动器与第3实施方式的图13相同。

4.3写入工作的整体流程

接着，对写入工作的整体流程进行说明。本实施方式中的写入工作整体的流程与第3实施方式的图14相同。

4.4关于本实施方式涉及的效果

在本实施方式涉及的构成中，能够获得与第1～第3实施方式同样的效果。

5第5实施方式

接着，对第5实施方式进行说明。与第1以及第2实施方式的不同之处在于写驱动器13包括电平转换器。以下，仅对与第1以及第2实施方式的不同之处进行说明。

5.1关于半导体存储装置的整体构成

首先，对本实施方式涉及的半导体存储装置的整体构成进行说明。

本实施方式的半导体存储装置的整体构成与第1实施方式或者第2实施方式相同。

5.2关于写驱动器的构成

接着，对写驱动器13的构成进行说明。

图16是第5实施方式涉及的半导体存储装置所具备的写驱动器13的电路图。

如图16所示，与第1实施方式的图4同样地，写驱动器13具备三输入NOR电路52、n沟道MOS晶体管56～59以及p沟道MOS晶体管60和61。再者，写驱动器13具备电平转换器70和71以及反相器72。

晶体管57和59的连接与图4相同。

晶体管57在一端施加预充电电压VPRE，另一端连接于全局位线GBL。

晶体管59在一端施加预充电电压VPRE，另一端连接于全局源线GSL。

电平转换器70在数据输入端子IN输入写入数据WDATA，在使能信号输入端子EN输入写使能信号WEN1。电平转换器70的输出端子OUT连接于NOR电路52以及晶体管58的栅。电平转换器70的反转输出端子OUTB连接于晶体管60的栅。

电平转换器71在数据输入端子IN经由反相器72输入写入数据WDATA的反转数据，在使能信号输入端子EN输入写使能信号WEN0。电平转换器71的输出端子OUT连接于NOR电路52以及晶体管56的栅。电平转换器71的反转输出端子OUTB连接于晶体管61的栅。

与写入数据WDATA的“1”数据的电压以及写使能信号WEN0和WEN1的“H”电平的电压无关地，电平转换器70和71将写入电压VWRT作为“H”电平的电压从输出端子OUT或者反转输出端子OUTB输出。

反相器72将写入数据WDATA进行反转，输出给电平转换器71。

NOR电路52在三个输入端子分别输入电平转换器70和71的输出信号、以及预充电关闭信号PCHOFF。NOR电路52的输出端子与图4同样地，连接于晶体管57以及晶体管59的栅。

晶体管56的一端接地，另一端连接于晶体管60的一端以及全局位线GBL。

晶体管58的一端接地，另一端连接于晶体管61的一端以及全局源线GSL的另一端。

晶体管60和61分别在另一端(源)施加写入电压VWRT。此外，施加于晶体管60的另一端与晶体管61的另一端的电压既可以比写入电压VWRT低，也可以是分别不同的电压值。例如，也可以对晶体管60的另一端施加写入电压VWRT1(<VWRT)，对晶体管61的另一端施加写入电压VWRT2(<VWRT)。在该情况下，电压VWRT1与电压VWRT2也可以并不相同(VWRT1＝VWRT2)。即，施加于全局位线GBL的“1”数据的写入电压VWRT1与施加于全局源线GSL的“0”数据的写入电压VWRT2也可以是不同的。

简单对本实施方式中的写驱动器13的工作的具体例子进行说明。例如，存在写入电压VWRT比写入数据WDATA的“1”数据的电压以及写使能信号WEN0和WEN1的“H”电平的电压高的情况。在这种情况下，为了使晶体管60和61正常工作(在对栅施加有“H”电平的电压的情况下使晶体管成为截止状态)，需要变换写入数据WDATA的“1”数据的电压以及写使能信号WEN0和WEN1的电平。

例如，在写使能信号WEN1为“H”电平并且写入数据WDATA为“1”数据的情况下，电平转换器70从输出端子OUT输出“H”电平的信号(电压VWRT)，从反转输出端子OUTB输出“L”电平的信号(例如电压VSS)。另外，电平转换器71从输出端子OUT输出“L”电平的信号(例如电压VSS)，从反转输出端子OUTB输出“H”电平的信号(电压VWRT)。由此，晶体管58和60成为导通状态，晶体管56成为截止状态。再者，晶体管61在栅被施加电压VWRT，所以更切实地成为截止状态。因此，全局位线GBL被施加写入电压VWRT，全局源线GSL被施加电压VSS。

另外，在写使能信号WEN0为“H”电平并且写入数据WDATA为“0”数据的情况下，电平转换器70从输出端子OUT输出“L”电平的信号(例如电压VSS)，从反转输出端子OUTB输出“H”电平的信号(电压VWRT)。另外，电平转换器71从输出端子OUT输出“H”电平的信号(电压VWRT)，从反转输出端子OUTB输出“L”电平的信号(例如电压VSS)。由此，晶体管56和61成为导通状态，晶体管58成为截止状态。再者，晶体管60在栅被施加电压VWRT，所以更切实地成为截止状态。因此，全局源线GSL被施加写入电压VWRT，全局位线GBL被施加电压VSS。

5.3关于电平转换器的构成

接着，对电平转换器70和71的构成进行说明。以下，对电平转换器70进行说明，而电平转换器71的构成也是相同的。

图17是第5实施方式涉及的半导体存储装置所具备的电平转换器70的电路图。

如图17所示，电平转换器70具备p沟道MOS晶体管80～84、n沟道MOS晶体管85～88以及反相器89。

晶体管80的栅连接于晶体管86的栅以及电平转换器70的数据输入端子IN(即、数据输入节点IN)。晶体管80的一端被施加写入电压VWRT，另一端连接于晶体管81的一端以及晶体管82的一端。

晶体管81的栅连接于晶体管85的栅、反相器89的输入端子以及使能信号输入端子EN(即、使能信号输入节点EN)。晶体管81的另一端被施加写入电压VWRT。

晶体管82的栅连接于晶体管84、87和88的一端以及输出端子OUT(即、输出节点OUT)。晶体管82的另一端连接于晶体管85的一端、晶体管84和87的栅、以及反转输出端子OUTB(即、反转输出节点OUTB)。

晶体管85的另一端连接于晶体管86的一端。

晶体管86的另一端接地。

晶体管83的栅连接于晶体管88的栅以及反相器89的输出端子。晶体管83的一端被施加写入电压81，另一端连接于晶体管84的另一端。

晶体管87和88的另一端接地。

简单对电平转换器70的工作进行说明。在对使能信号输入端子EN施加有“L”电平的电压的情况下，晶体管81成为导通状态，晶体管85成为截止状态。另外，由于经由反相器89而被输入“H”电平的信号，因此晶体管88成为导通状态。其结果是，数据输出端子OUT被施加“L”电平的电压(电压VSS)，晶体管82成为导通状态。由此，反转数据输出端子OUTB经由晶体管81和82而被施加写入电压VWRT，变为“H”电平。即，电压VSS作为“L”电平的电压从输出端子OUT输出，写入电压VWRT作为“H”电平的电压从反转输出端子OUTB输出。

在对数据输入端子IN以及使能信号输入端子EN施加有“H”电平的电压的情况下，晶体管85和86成为导通状态，因此，反转输出端子OUTB被施加“L”电平的电压。由此，晶体管84成为导通状态，晶体管87成为截止状态。另外，由于经由反相器89而被输入“L”电平的信号，因此晶体管83成为导通状态，晶体管88成为截止状态。由此，输出端子OUT经由晶体管83和84而被输入写入电压VWRT，变为“H”电平。即，写入电压VWRT作为“H”电平的电压从输出端子OUT输出，电压VSS作为“L”电平的电压从反转输出端子OUTB输出。

在对数据输入端子IN施加有“L”电平的电压的状态下，对使能信号输入端子EN施加有“H”电平的电压时，晶体管80和85成为导通状态，晶体管86成为截止状态。另外，由于经由反相器89而被输入“L”电平的信号，因此晶体管83成为导通状态，晶体管88成为截止状态。在对使能信号输入端子EN施加“H”电平的电压之前的状态下，输出端子OUT被施加有“L”电平的电压，反转输出端子OUTB被施加有“H”电平的电压，因此，晶体管83成为导通状态。由此，反转输出端子OUTB经由晶体管80和82而被施加写入电压VWRT。由此，晶体管87成为导通状态，因此输出端子OUT被施加“L”电平的电压。即，与对使能信号输入端子EN施加有“L”电平的电压的情况同样地，电压VSS作为“L”电平的电压从输出端子OUT输出，写入电压VWRT作为“H”电平的电压从反转输出端子OUTB输出。

5.4写入工作的整体流程

接着，对写入工作的整体流程进行说明。本实施方式中的写入工作整体的流程与第1实施方式的图6相同。

5.5关于本实施方式涉及的效果

在本实施方式涉及的构成中，能够获得与第1以及第2实施方式同样的效果。

再者，在本实施方式涉及的构成中，写驱动器13具有电平转换器70和71。由此，能够与写入数据WDATA的“1”数据的电压以及写使能信号WEN0和WEN1的“H”电平的电压无关地，从电平转换器70和71的输出端子OUT或者反转输出端子OUTB将写入电压VWRT作为“H”电平的电压进行输出。以下对本效果进行说明。

例如，存在写入数据WDATA的“1”数据的电压以及写使能信号WEN0和WEN1的“H”电平的电压低于写入电压VWRT的情况。在这种情况下，在晶体管60和61中，与施加于源的写入电压VWRT相比，施加于栅的“H”电平的信号的电压更低，因此，有可能无法使晶体管60和61成为截止状态。

与此相对地，在本实施方式涉及的构成中，通过使用电平转换器，能够使施加于晶体管60和61的栅的“H”电平的信号的电压与施加于晶体管60和61的源的写入电压VWRT成为相同的电压。由此，能够使晶体管60和61更切实地成为截止状态。由此能够抑制写驱动器13的误工作。因此，半导体存储装置的可靠性提高。

再者，能够使施加于晶体管60和61的源的写入电压(VWRT1以及VWRT2)低于电平转换器70和71输出的“H”电平的电压(VWRT)。即，通过使用电平转换器70和71，能够使施加于晶体管60和61的栅的电压高于施加于源的电压。因此，能够更切实地使晶体管60和61成为截止状态。因此，半导体存储装置的可靠性提高。

再者，能够将施加于晶体管60和61的源的电压设定为不同的电压(VWRT1≠VWRT2)。即，能够将“1”数据的写入电压与“0”数据的写入电压设定为不同的电压值。由此，能够使与各个写入相应的最佳的写入电流流通于可变电阻元件30。由此，能够使写入不良率降低。因此，能够使半导体存储装置的可靠性提高。

此外，电平转换器70和71的输出电压值只要在电压VWRT以上即可。

再者，本实施方式的写驱动器13可以适用于第1以及第2实施方式。

6第6实施方式

接着，对第6实施方式进行说明。第6实施方式的写驱动器13是对在第3以及第5实施方式中说明的写驱动器13进行组合而得到的。以下，仅对与第1～第5实施方式的不同之处进行说明。

6.1关于半导体存储装置的整体构成

首先，对本实施方式涉及的半导体存储装置的整体构成进行说明。

本实施方式的半导体存储装置的整体构成与第3实施方式或者第4实施方式相同。即只要是写驱动器接收读取数据RDATA这一构成即可。

6.2关于写驱动器的构成

首先，对写驱动器13的构成进行说明。

图18是第6实施方式涉及的半导体存储装置所具备的写驱动器13的电路图。

如图18所示，与第1实施方式的图4同样地，写驱动器13具备三输入NOR电路52、n沟道MOS晶体管56～59以及p沟道MOS晶体管60和61。进一步，具备第3实施方式的图13中所说明的AND电路62和63以及XOR电路64，并具备第5实施方式的图16中所说明的电平转换器70和71以及反相器72。

晶体管56～61、NOR电路52、电平转换器70和71的输出端子OUT和反转输出端子OUTB以及反相器72的连接与图16相同。另外，AND电路62和63以及XOR电路64的各输入端子的连接与图13相同。

XOR电路64在输入端子的一方输入写入数据WDATA，在输入端子的另一方输入读取数据RDATA。XOR电路64的输出端子连接于AND电路62和63的输入端子的一方。

AND电路62在输入端子的另一方输入写使能信号WEN1。AND电路62的输出端子连接于电平转换器70的使能信号输入端子EN。

AND电路63在输入端子的另一方输入写使能信号WEN0。AND电路63的输出端子连接于电平转换器71的使能信号输入端子EN。

电平转换器70在数据输入端子IN输入写入数据WDATA。电平转换器70的输出端子OUT连接于NOR电路52以及晶体管58的栅。电平转换器70的反转输出端子OUTB连接于晶体管60的栅。

电平转换器71在数据输入端子IN经由反相器72输入写入数据WDATA的反转数据。电平转换器71的输出端子OUT连接于NOR电路52以及晶体管56的栅。电平转换器71的反转输出端子OUTB连接于晶体管61的栅。

反相器72将写入数据WDATA进行反转，输出给电平转换器71。

NOR电路52在三个输入端子分别输入电平转换器70和71的输出信号、以及预充电关闭信号PCHOFF。NOR电路52的输出端子连接于晶体管57以及晶体管59的栅。

晶体管56的一端接地，另一端连接于晶体管60的一端以及全局位线GBL。

晶体管58的一端接地，另一端连接于晶体管61的一端以及全局源线GSL的另一端。

晶体管60和61分别在另一端施加写入电压VWRT(例如电源电压VDD)。

晶体管57在一端施加预充电电压VPRE，另一端连接于全局位线GBL。

晶体管59在一端施加预充电电压VPRE，另一端连接于全局源线GSL。

6.3写入工作的整体流程

接着，对写入工作的整体流程进行说明。本实施方式中的写入工作整体的流程与第3实施方式的图14相同。

6.4关于本实施方式涉及的效果

在本实施方式涉及的构成中，能够获得与第1～第5实施方式同样的效果。

7变形例等

上述实施方式涉及的半导体存储装置包括：第1存储单元(图2中的标号MC)，其包括第1可变电阻元件(图2中的标号30)，能够存储第1数据或者第2数据；第1布线和第2布线(图2中的标号BL、SL)，其分别连接于第1存储单元的一端及另一端；第1驱动电路(图1中的标号13)，其能够对第1布线和第2布线的一方施加第1电压(写入电压)，并且能够对第1布线和第2布线中的另一方施加与所述第1电压不同的第2电压(VSS)；以及第1控制电路(图1中的标号8)，其将控制第1数据的写入的第1信号(图1中的标号WEN1)和控制第2数据的写入的第2信号(图1中的标号WEN0)发送给第1驱动电路。第1驱动电路基于第1数据和第1信号，对第1布线施加第1电压，对第2布线施加第2电压，基于第2数据和第2信号，对第2布线施加第1电压，对第1布线施加第2电压。

通过应用上述实施方式，能够提供能提高可靠性的半导体存储装置。此外，实施方式并不限定于上述说明的方式，可以进行各种变形。

例如，在第6实施方式中，也可以为，电平转换器70和71仅输出反转输出信号。在该情况下，电平转换器70和71的反转输出端子OUTB连接于晶体管60和61的栅，AND电路62的输出信号与写入数据WDATA之AND信号被输入晶体管58的栅。而且，AND电路63的输出信号与写入数据WDATA的反转信号之AND信号被输入晶体管56的栅。

再者，在第6实施方式中，也可以为，将晶体管60和61设为n沟道MOS晶体管。在该情况下，电平转换器70的输出端子OUT共同连接于晶体管58和60的栅，电平转换器71的输出端子OUT共同连接于晶体管56和61的栅。

再者，在第6实施方式中，也可以为，电平转换器70和71仅输出反转输出信号，并将晶体管60和61设为n沟道MOS晶体管。在该情况下，电平转换器70的输出端子OUT连接于晶体管60的栅，电平转换器71的输出端子OUT连接于晶体管61的栅。而且，AND电路62的输出信号与写入数据WDATA之AND信号被输入晶体管58的栅，AND电路63的输出信号与写入数据WDATA的反转信号之AND信号被输入晶体管56的栅。

此外，在上述各实施方式中示出的MRAM也可以是对磁性层的磁化反转利用了自旋注入现象的STT-MRAM(spin-transfer torque magnetoresistive random accessmemory，自旋转移矩磁阻式随机存取存储器)。

另外，在上述各实施方式中，作为半导体存储装置，以使用磁阻效应元件(MTJ(Magnetic Tunnel junction)元件)的MRAM为例进行了说明，但不限定于此。例如，也能够适用于与MRAM同样的可变电阻式存储器、例如如ReRAM(Resistive Random AccessMemory，可变电阻式存储器)、PCRAM(Phase-Change Random Access Memory，相变随机存取存储器)等那样具有利用电阻变化来存储数据的元件的半导体存储装置全体。另外，不论是易失性存储器还是非易失性存储器，能够适用于具有如下元件的半导体存储装置，即所述元件能够通过与电流或电压的施加相伴的电阻变化来存储数据、或者通过将与电阻变化相伴的电阻差变换成电流差或电压差来进行对所存储的数据的读取。

虽然对本发明的几个实施方式进行了说明，但是这些实施方式是作为例子提出的，并非旨在限定发明的范围。这些新实施方式能够以其他各种方式实施，在不偏离发明宗旨的范围内，可以进行各种省略、替换、变更。这些实施方式和/或其变形包含在发明的范围和/或宗旨中，并且，包含在技术方案所记载的发明和其等同的范围内。

Claims (20)

1.一种半导体存储装置，具备：

第1存储单元，其包括第1可变电阻元件，能够存储第1数据或者第2数据；

第1布线和第2布线，其分别连接于所述第1存储单元的一端及另一端；

第1驱动电路，其能够对所述第1布线和所述第2布线的一方施加第1电压，并且能够对所述第1布线和所述第2布线中的另一方施加与所述第1电压不同的第2电压；以及

第1控制电路，其将控制所述第1数据的写入的第1信号和控制所述第2数据的写入的第2信号发送给所述第1驱动电路，

所述第1驱动电路基于所述第1数据和所述第1信号，对所述第1布线施加所述第1电压，对所述第2布线施加所述第2电压，基于所述第2数据和所述第2信号，对所述第2布线施加所述第1电压，对所述第1布线施加所述第2电压。

2.根据权利要求1所述的半导体存储装置，还具有：

第2存储单元，其包括第2可变电阻元件，能够存储所述第1数据或者所述第2数据；

第3布线和第4布线，其分别连接于所述第2存储单元的一端及另一端；以及

第2驱动电路，其能够对所述第3布线和所述第4布线的一方施加所述第1电压，并且能够对所述第3布线和所述第4布线中的另一方施加所述第2电压，

所述第1控制电路将所述第1信号和所述第2信号发送给所述第1驱动电路和所述第2驱动电路，

在向所述第1可变电阻元件写入所述第1数据、向所述第2可变电阻元件写入所述第2数据的情况下，基于分别施加于所述第1布线和所述第2布线的所述第1电压和所述第2电压来向所述第1电阻元件供给第1电流的第1期间、与基于分别施加于所述第3布线和所述第4布线的所述第2电压和所述第1电压来向所述第2电阻元件供给第2电流的第2期间至少一部分重叠，所述第1期间的长度与所述第2期间的长度不同。

3.根据权利要求1所述的半导体存储装置，还具有：

第3布线和第4布线，其连接于所述第1驱动电路；

第1电路，其包括连接所述第1布线与所述第3布线的第1开关元件；以及

第2电路，其包括连接所述第2布线与所述第4布线的第2开关元件。

4.根据权利要求1所述的半导体存储装置，

所述第1驱动电路具有：向所述第1布线传输所述第1电压的第1开关元件；向所述第2布线传输所述第2电压的第2开关元件；向所述第1布线传输所述第2电压的第3开关元件；以及向所述第2布线传输所述第1电压的第4开关元件，

所述第1驱动电路基于所述第1数据和所述第1信号，使所述第1开关元件和所述第2开关元件成为导通状态，使所述第3开关元件和所述第4开关元件成为截止状态，基于所述第2数据和所述第2信号，使所述第1开关元件和所述第2开关元件成为截止状态，使所述第3开关元件和所述第4开关元件成为导通状态。

5.根据权利要求1所述的半导体存储装置，

还具有数据缓冲器，该数据缓冲器保持1比特的数据，向所述第1驱动电路传输所述1比特的数据。

6.根据权利要求1所述的半导体存储装置，还具有：

第1开关元件，其包含于所述第1存储单元；以及

第1解码电路，其对地址信号进行解码，基于所述地址信号的解码结果，使所述第1开关元件成为导通状态，

所述第1可变电阻元件的一端连接于所述第1布线，所述第1可变电阻元件的另一端经由所述第1开关元件连接于所述第2布线。

7.根据权利要求1所述的半导体存储装置，

还具有第1解码电路，该第1解码电路对地址信号进行解码，基于所述地址信号的解码结果，控制所述第1控制电路。

8.根据权利要求1所述的半导体存储装置，

还具有第2控制电路，该第2控制电路向所述第1控制电路发送第3信号，

所述第1控制电路基于所述第3信号，将所述第1信号和所述第2信号发送给所述第1驱动电路。

9.根据权利要求2所述的半导体存储装置，

还具有第2控制电路，该第2控制电路向所述第1控制电路发送第3信号，

所述第1控制电路在接收到所述第3信号时，将所述第1信号和所述第2信号设为第1逻辑电平，

在从将所述第1信号和所述第2信号设为所述第1逻辑电平起的所述第1期间之后，将所述第1信号设为第2逻辑电平，

在从将所述第1信号和所述第2信号设为所述第1逻辑电平起的所述第2期间之后，将所述第2信号设为所述第2逻辑电平。

10.根据权利要求2所述的半导体存储装置，

所述第1控制电路在所述第1期间和所述第2期间重叠的期间，将所述第1信号和所述第2信号设为第1逻辑电平，在所述第1期间中的与所述第2期间不重叠的期间，将所述第1信号设为所述第1逻辑电平，在所述第2期间中的与所述第1期间不重叠的期间，将所述第2信号设为所述第1逻辑电平。

11.根据权利要求2所述的半导体存储装置，

在向所述第1可变电阻元件写入所述第1数据、向所述第2可变电阻元件写入所述第2数据的情况下，具有与向所述第1可变电阻元件和所述第2可变电阻元件之一供给所述第1电流和所述第2电流之一的所述第1期间和所述第2期间不重叠的第3期间。

12.根据权利要求3所述的半导体存储装置，还具有：

第1解码电路，其对地址信号进行解码，基于所述地址信号的解码结果，使所述第1开关元件成为导通状态；以及

第2解码电路，其对所述地址信号进行解码，基于所述地址信号的解码结果，使所述第2开关元件成为导通状态。

13.根据权利要求3所述的半导体存储装置，还具有：

第2存储单元，其包括第2可变电阻元件，能够存储所述第1数据或者所述第2数据；以及

第5布线和第6布线，其分别连接于所述第2存储单元的一端，

所述第1电路还包括连接所述第5布线与所述第3布线的第3开关元件，

所述第2电路还包括连接所述第6布线和所述第4布线的第4开关元件，

所述第1电路能够将所述第1布线和所述第5布线之一连接于所述第3布线，

所述第2电路能够将所述第2布线和所述第6布线之一连接于所述第4布线。

14.根据权利要求6所述的半导体存储装置，

所述第1开关元件是NMOS晶体管，所述NMOS晶体管的栅连接于所述第1解码电路。

15.根据权利要求1所述的半导体存储装置，

所述第1驱动电路在所述第1存储单元的保持数据与要向所述第1存储单元写入的写入数据不同的情况下，对所述第1布线和所述第2布线之一施加所述第1电压，在所述第1存储单元的所述保持数据与所述写入数据相同的情况下，不对所述第1布线和所述第2布线施加所述第1电压。

16.根据权利要求1所述的半导体存储装置，

所述第1电压高于所述第1数据和所述第2数据的电压以及所述第1信号和所述第2信号的电压。

17.根据权利要求16所述的半导体存储装置，

所述第1驱动电路具备：

第1开关元件，其向所述第1布线传输所述第1电压；

第2开关元件，其向所述第2布线传输所述第2电压；

第3开关元件，其向所述第1布线传输所述第2电压；

第4开关元件，其向所述第2布线传输所述第1电压；

第1电平转换器，其包括第1端子、第2端子及第3端子，在所述第1端子输入所述第1数据和所述第2数据的一个，在所述第2端子输入所述第1信号，所述第3端子连接于所述第1开关元件和所述第2开关元件之一，能够从所述第3端子输出比所述第1数据和所述第2数据的所述电压及所述第1信号和所述第2信号的所述电压高的第3电压；以及

第2电平转换器，其包括第1端子、第2端子及第3端子，在所述第1端子输入将所述第1数据和所述第2数据的所述一个进行了反转后的数据，在所述第2端子输入所述第2信号，所述第3端子连接于所述第3开关元件和所述第4开关元件的一个，能够从所述第3端子输出所述第3电压，

所述第1驱动电路基于所述第1数据和所述第1信号，使所述第1开关元件和所述第2开关元件成为导通状态，使所述第3开关元件和所述第4开关元件成为截止状态，基于所述第2数据和所述第2信号，使所述第1开关元件和所述第2开关元件成为截止状态，使所述第3开关元件和所述第4开关元件成为导通状态。

18.一种半导体存储装置，具备：

第1存储单元，其包括第1可变电阻元件，能够存储第1数据或者第2数据；

第1布线和第2布线，其分别连接于所述第1存储单元的一端及另一端；

第1驱动电路，其能够对所述第1布线施加第1电压及与所述第1电压不同的第2电压之一，并且能够对所述第2布线施加所述第2电压及与所述第1电压和所述第2电压不同的第3电压之一；以及

第1控制电路，其将控制所述第1数据的写入的第1信号和控制所述第2数据的写入的第2信号发送给所述第1驱动电路，

所述第1驱动电路基于所述第1数据和所述第1信号，对所述第1布线施加所述第1电压，对所述第2布线施加所述第2电压，基于所述第2数据和所述第2信号，对所述第2布线施加所述第3电压，对所述第1布线施加所述第2电压。

19.根据权利要求18所述的半导体存储装置，

所述第1驱动电路在所述第1存储单元的保持数据与要向所述第1存储单元写入的写入数据不同的情况下，对所述第1布线和所述第2布线之一施加所述第1电压，在所述第1存储单元的所述保持数据与所述写入数据相同的情况下，不对所述第1布线和所述第2布线施加所述第1电压。

20.根据权利要求18所述的半导体存储装置，

所述第1电压高于所述第1数据和所述第2数据的电压以及所述第1信号和所述第2信号的电压。