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TW488063B - Semiconductor integrated circuit - Google Patents

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Publication number
TW488063B
TW488063B TW090114188A TW90114188A TW488063B TW 488063 B TW488063 B TW 488063B TW 090114188 A TW090114188 A TW 090114188A TW 90114188 A TW90114188 A TW 90114188A TW 488063 B TW488063 B TW 488063B
Authority
TW
Taiwan
Prior art keywords
circuit
voltage
power supply
semiconductor integrated
integrated circuit
Prior art date
Application number
TW090114188A
Other languages
English (en)
Inventor
Takayasu Ito
Mitsuru Hiraki
Koichi Ashiga
Original Assignee
Hiachi Co Ltd
Hitachi Device Eng
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hiachi Co Ltd, Hitachi Device Eng filed Critical Hiachi Co Ltd
Application granted granted Critical
Publication of TW488063B publication Critical patent/TW488063B/zh

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    • G05—CONTROLLING; REGULATING
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    • G05F1/10—Regulating voltage or current 
    • G05F1/46—Regulating voltage or current  wherein the variable actually regulated by the final control device is DC
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Description

488063 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（1) 發明背景 本發明係關於降壓外部電源電壓之穩壓器被內藏之半 導體積體電路，進而，穩壓器之佈局方法，例如，關於適 用在半導體晶片之小型化以及低消費電力被要求之攜帶資 訊終端等之資料處理系統有效之技術。 在具有以比外部電源電壓（V e X t :例如：3 · 3 V、5 V等）還低之內部電源電壓（V i n t :例如： 1.8V、1· 5V等）動作之內部電路之半導體積體電 路中，有具有降壓外部電源電壓，產生內部電源電壓之降 壓電源電路者。習知上，爲了抑制起因於由此降壓電源電 路至內部電路爲止之配線的寄生電阻之內部電源電壓之非 所期望之電壓降低，將複數之降壓電源電路載於晶片化之 同時，將那些降壓電源電路配置於電源凸點之附近，也降 低起因於由電源凸點至降壓電源電路爲止之配線的寄生電 阻之外部電源電壓之非所期望之電壓降低之技術爲所知悉 。關於那種技術所被記載之文獻之例，有特開平9 -289288號公報、特開平2-224267號公報。 發明摘要 本發明者檢討那些技術。如依據此，在習知技術中， 爲了壓抑起因於由降壓電源電路至內部電路爲止之配線的 寄生電阻之內部電源電壓之非所期望之電壓降低以及由電 源凸點至降壓電源電路爲止之外部電源電壓之非所期望之 降低，雖將複數之降壓電源電路配置於電源凸點之附近， C請先閲讀背面之注‘意事項再填寫本頁) 訂 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -4- 488063 A7 B7 五、發明説明（2) 但是關於由於使複數之降壓電源電路載於晶片化之晶片佔 有面積之增大，並未特別考慮，關於降低此面積附加之手 段，未被顯示明確之解決對策。 進而，本發明者開始就藉由使用降壓電壓以促進所企 圖之低消費電力而進行檢討，其結果爲發現：因應半導體 積體電路之內部狀態，控制降壓電壓之準位、爲了以降壓 電壓而動作之電路的副臨界値洩漏電流降低，改變基板電 壓以控制臨界値電壓時，分開使用降壓電壓以及外部電源 電壓等之有用性。 本發明之目的在於提供：抑制由於內藏降壓外部電源 電壓之穩壓器之晶片面積之增大，而且，可以實現降壓電 壓之安定化之半導體積體電路。 本發明之別的目的在於提供：可以更促進藉由利用降 壓電壓之低消費電力之半導體積體電路。 本發明之其它之目的在於提供：可以使抑制由於內藏 外部電源電壓之穩壓器之晶片面積之增大，而且，能夠實 現降壓電壓之安定化之半導體積體電路之設計容易化之半 導體積體電路之設計方法。 本發明之前述以及其它之目的與新的特徵，由本詳細 說明書之記述以及所附圖面理應可以變淸楚。 在本申請案所揭示之發明之中，如簡單說明代表性者 之槪要，則如下述。 【1】《緩衝器以及保護電路區域》本發明之半導體 積體電路係在半導體晶片具有爲了配置關係訊號或電源之 本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ297公釐） —^1 ---- - Ϊ m I —II -- - - - I 1* nim— I ;% - (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -5- 488063 A7 _____B7_ 五、發明説明（3) (請先閱讀背面之注意事項再填寫本頁) 輸入輸出之複數的凸點電極等之外部端子（2 0 )而被設 置之第1區域（1)，在該第1區域（1)之旁配置有： 配置關係訊號或電源之輸入輸出之緩衝器以及保護元件用 之第2區域（2)，利用此第2區域，配置：使由半導體 晶片（1 0 )之外部被供給之第1電源電壓（V e X t ) 降低爲彼此還低之至少一種之內部電源電壓（V i n t ) 用之複數的穩壓器（1 5 0〜1 5 7 )。詳細爲：穩壓器 係利用前述緩衝器以及保護元件被形成，而且，以那些之 佈局之寬大略決定之寬之區域，被配置於接受前述第1電 源電壓之外部端子以及接受電路之接地電壓之外部端子之 附近。接受前述內部電源電壓而動作之第1內部電路被配 置於第3區域。 經濟部智慧財產局員工消費合作社印製 於第2區域中，接受前述第1電源電壓之外部端子以 及接受電路之接地電壓之外部端子之附近與訊號用之外部 端子不同，不需要緩衝器之故，本來便有空，穩壓器之佈 局比較容易。前述緩衝器或保護電路基本上如每一外部端 子地被配置便充分，其數目與半導體積體電路全體之構裝 電路之數目相比爲少，以前述第2區域所代表之區域實質 上被設爲空地率高之區域。 藉由如由第2區域所代表般地，在緩衝器以及保護電 路被形成，而且，以那些之佈局之寬大略決定之寬之區域 配置複數個穩壓器，比較容易增加穩壓器，又，即使增加 ，幾乎不須與其成比例地使晶片面積增大。因此，抑制由 於內藏降壓外部電源電壓之穩壓器之晶片面積之增大，而 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -6 - 488063 經濟部智慧財產局員工消費合作社印製 A7 ___B7五、發明説明（4) 且’確保第1內部電路所必要之最大電流很簡單之故，降 壓電壓之安定化的實現也容易。 【2】《電源幹線》半導體積體電路具有前述複數個 穩壓器之輸出被結合，於前述第1內部電路供給前述內部 電源電壓之電源幹線等之電源配線（L20)。在期望之 形態中，使前述電源配線形成爲閉迴圈狀即可。此在電源 配線上，使達成容易使內部電源電壓均勻化，可以在廣泛 分散於半導體晶片之很多的電路供給一定的安定之內部電 源電壓。 於前述電源配線上，使前述穩壓器之輸出結合點之間 的寄生電阻相互成爲大略相等。藉由此，內部電源電壓進 而準位均勻化。如改變看法，在前述電源配線上，使前述 穩壓器之輸出結合點之間的距離相互大略相等即可。 在應被半導體積體電路化之穩壓器之點中，即使是穩 壓器，晶片佔有面積也受到限制之故，穩壓器以採用串聯 穩壓器爲上策。此時，如由晶片佔有面積之增大防止之觀 點而言，使安定化電容爲半導體積體電路之外加構件即可 。爲此，在前述電源配線設置連接之外部端子（2 0 A -2 )，在此外部端子以外加方式連接安定化電容（C 1 〇 )即可。 【3】《準位轉換電路》在以第1電源電壓動作之電 路以及以內部電.源電壓動作之電路之間，進行訊號之交接 時，由前者對後者之訊號輸入原樣地進行即可。在相反之 情形，變成爲輸入比動作電源其振幅更小之訊號’例如’ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 488063 A7 B7 五、發明説明（5) (請先閲讀背面之注意事項再填寫本頁) 於CM〇S輸入電路中，輸入訊號之邏輯準位成爲中間準 位’有產生非所期望之貫通電流之虞。爲了防止此餘慮於 未然’作爲利用前述第1電源電壓之第2內部電路，可以 利用將由前述第1內部電路被輸出之訊號轉換爲以第i電 源電壓所規定之訊號振幅而輸出之準位轉換電路（G 3 ) 即可。例如，將第1邏輯電路之輸出供給於前述第2區域 之緩衝器時，將該輸出訊號通過前述準位轉換電路而供給 於緩衝器。 【4】《參考電壓產生電路》以穩壓器產生降壓電壓 時，在規定作爲目的之電壓需要參考電壓之情形，作爲利 用前述第1電源電壓之第2內部電路，設置形成降壓電壓 之參考電壓，供給於前述穩壓器之參考電壓產生電路（ 6 0 )即可。 將前述參考電壓供給於各穩壓器時，在抑制由於參考 電壓配線之天線效果上，採用在中途分開、形成開迴圈之 參考電壓配線（L 1 0 )即可。 經濟部智慧財產局員工消費合作社印製 前述參考電壓配線係大略沿著前述穩壓器之配線而配 置，使電路之接地電壓被供給之屏蔽配線並設於同一配線 層，又，在其上下也可以進而並設別的屏蔽配線或屏蔽區 域。可以抑制或降低由於串音等之影響所導致之參考電壓 變動。 如考慮到半導體積體電路之製程偏壓之影響，前述參 考電壓產生電路可以採用’·依據由修整（trimming)資訊而 電路特性被決定之基準電壓產生電路（10 0 )之輸出電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -8- 488063 A7 B7 ^、發明説明（6) 壓以產生參考電壓，具有保持前述修整資訊之可以電氣地 寫入之不揮發性記憶體之構成。作成晶圓探針測試之一環 ’測定基準電壓產生電路之特性，取得削除由於製程偏差 之影響之特性變動份之修整資訊，將其初期寫入不揮發性 記憶體（135)。作爲對於半導體積體電路之重置處理 之一環等，由不揮發性記憶體讀出前述修整資訊，使栓鎖 於基準電壓產生電路，依循被栓鎖之修整資訊，使之產生 基準電壓即可。 前述參考電壓產生電路可以作成由複數種之參考電壓 之中輸出被選擇之參考電壓之構成。例如，半導體積體電 路在與時脈同步動作之情形，在使時脈頻率降低使之低速 動作之情形，可以使參考電壓降低，使第1電路低速動作 ，在使時脈頻率變高使之高速動作之情形，可以提高參考 電壓，使第1電路高速動作。 此種參考電壓之選擇控制可以因應動作模式，響應由 c PU等之控制手段（1 2 0 )給予參考電壓產生電路之 指示而進行。例如，微處理器或資料處理器等之半導體積 體電路中，在等待（standby )模式或睡眠模式中，使選擇 準位低之參考電壓，於主動模式中，使選擇準位高之參考 電壓。 【5】《活性化控制》促進半導體積體電路之低消費 電力化之情形，作爲利用前述第1電源電壓之第2內部電 路，如採用控制穩壓器之活性、非活性之活性化控制手段 (7 0 )即可。 本纸張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） — _Μ ；--Ί»·^,-I (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -9- 488063 A7 _B7_ 五、發明説明（7) (請先閲讀背面之注意事項再填寫本頁) 前述活性化控制手段係每單數或複數之穩壓器可以個 別活性化控制。例如，在主動模式中’使全部之穩壓器動 作，在等待模式或睡眠模式中，只使一部份之穩壓器動作 之控制成爲可能。又，以電流驅動能力或消費電流小之電 路構成一部份之穩壓器，在等待模式或睡眠模式中，只使 那種之一部份的穩壓器動作即可。 又，將電流驅動能力或消費電流小之一個或少數之副 穩壓器（8 0 )作爲第1電源電壓利用之第2內部電路形 成於第4區域，使活性化控制手段（7 0 )響應半導體積 體電路之主動模式之第1動作模式，將被形成在第2區域 之穩壓器設爲活性狀態，響應半導體積體電路之等待模式 或睡眠模式之第2動作模式，使前述副穩壓器成爲活性狀 態即可。 經濟部智慧財產局員工消費合作社印製 【6】《切換穩壓器控制》只以內藏在半導體積體電 路之穩壓器，有無法充分獲得必要之電流供給能力之情形 。因此，預先爲了容易對付此之故，假定切換穩壓器之外 加利用，在具有前述複數個穩壓器之前述半導體晶片，作 爲前述第2電路，預先設置切換穩壓器之驅動器控制電路 (90)，於以驅動器控制電路被產生之驅動控制訊號之 外部輸出端子分配幾個之外部端子（2 0 B - 1、 2 0 B - 2 )。 在利用外加切換穩壓器之情形，將該電壓輸出端子結 合於指定之外部端子（2 0 B - 3 )。該指定之外部端子 連接於前述複數個穩壓器之輸出被結合，在前述第1內部 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -10- 488063 A7 B7 __ 五、發明説明（8) 電路供給內部電源電壓之電源配線。在此情形，半導體積 體電路內藏之穩壓器之動作變成不需要。可以採用將前述 穩壓器或前述驅動器控制電路之其中一方固定地控制爲非 活性狀態之非活性化控制手段（7 0、1 3 5 )。例如， 可以將使用電氣引信或可以電氣地重寫之不揮發性記憶體 元件之快閃記憶體引信使用爲非活性化控制手段。 如內藏切換穩壓器之驅動器控制電路，可以自由選擇 具有因應必要之電流驅動能力之功率晶體之切換穩壓器， 相反地，內藏於半導體積體電路者只是作爲邏輯電路之驅 動器控制電路之故，可以使由於此之晶片佔有面積之增大 抑制得比較小。 【7】《基板偏壓控制電路》Μ〇S ( Metal Oxide Semiconductor :金屬氧化半導體）或MI S ( Metal Insulated Semiconductor:金屬絕緣半導體）電晶體等之開 關元件之動作速度與副臨界値洩漏電流係依存於其之臨界 値電壓。爲了提升動作頻率，雖可以降低臨界値電壓，但 是如將臨界値電壓設定得太低，依據電晶體之副臨界値特 性，無法使Μ〇S電晶體完全關閉，副臨界値洩漏電流增 大，半導體積體電路之消費電力變得非常大。如於開關電 晶體給予順向之基板偏壓，臨界値電壓變小，動作更爲高 速化。如以電晶體施以反方向之基板偏壓，臨界値電壓變 大，非導通時之副臨界値洩漏電流也變少，促進低電力動 作。 所謂基板偏壓係意指使開關電晶體之基板電位成爲與 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐) I.Μ--J-- (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -11- 488063 A7 B7 五、發明説明（9) 源極電位不同之電位。如使η通道型Μ〇S電晶體之基板 電位比源極電位低（反向偏壓狀態），臨界値電壓與不加 上偏壓之情形相比爲增加，如使之比源極電位高（順向偏 壓狀態），臨界値電壓與不施加偏壓之情形相比爲減少。 如使Ρ通道型Μ 0 S電晶體之基板電位比源極電位高（反 向偏壓狀態），臨界値電壓與不施加偏壓之情形相比爲增 加，如使之比源極電位低（順向偏壓狀態），臨界値電壓 與不施加偏壓之情形相比爲減少。 在具有前述穩壓器之半導體積體電路中，作爲以前述 第1電源電壓動作之第2內部電路，設置控制構成前述第 1內部電路之開關元件之基板電位之基板偏壓控制電路（ 7 1)，在此基板偏壓控制電路利用前述第1電源電壓以 及前述內部電源電壓，因應半導體積體電路之動作模式以 使之控制基板電位。例如，在第1內部電路之等待狀態或 睡眠狀態中，於開關元件給予反方向基板偏壓。藉由此， 如等待狀態或睡眠狀態般地，幾乎全部之內部電路實質上 不動作也可以時，開關電晶體之臨界値電壓變大，副臨界 値洩漏電流減少。在主動模式中，不施加基板偏壓亦可， 使開關電晶體之源極與基板成爲同電位即可。 具體之形態爲前述基板偏壓控制電路因應半導體積體 電路之主動模式之第1動作模式，以前述內部電源電壓以 及接地電壓規定第1內部電路之基板電位，因應半導體積 體電路之等待模式等之第2動作模式，以降壓前述第1電 源電壓以及前述接地電壓之電路的負電壓規定第1內部電 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閲讀背面之注意事項再填寫本頁) .養_ 訂 經濟部智慧財產局員工消費合作社印製 -12- 488063 A7 B7 五、發明説明（Μ 路之基板電位。 (請先閱讀背面之注$項再填寫本頁) 【8】《設計方法》在具有前述穩壓器之半導體積體 電路之設計中，如包含：以與由前述緩衝器之佈局所決定 之寬大略相等之寬，將前述穩壓器配置在接受前述第1電 源電壓之外部端子以及接受電路之接地電壓之外部端子之 附近之步驟即可。於此步驟中’如因應對前述第1內部電 路所必要之供給電流，配置由單元庫選擇之穩壓器，可以 比較容易地進行前述半導體積體電路之設計。 合適實施例之說明 圖1係顯示本發明之半導體積體電路之第1例。配置 訊號或電源等與其之外部之輸入輸出有關之複數個外部端 子，例如凸點電極2 0用之第1區域1圍繞半導體晶片 1 0。第2區域2係連接於前述第1區域1 ，爲配置與半 經濟部智慧財產局員工消費合作社印製 導體晶片1 0之外部之間輸入訊號或電源有關之緩衝器以 及保護元件用之區域。此第2區域2以由關係於輸入輸出 之緩衝器以及保護元件之大小幾乎被規定之一定的寬環繞 晶片上。第3區域3係配置以比被使用在半導體晶片1 〇 間之介面之外部電源電壓之第1電源電壓（也單單稱爲外 部電源電壓）V e X t還低之內部電源電壓V i n t動作 之內部電路用之區域。第4區域4係配置利用外部電源電 壓V e X t之內部電路之區域。 爲了降低由降壓電源電路之載於晶片化之晶片佔有面 積之附加，利用前述第2區域2以配置複數個穩壓器 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -13- 488063 A7 B7 五、發明説明（11) {請先鵾讀背面之注項再填寫本買) 1 5 0〜1 5 7。此處，第2區域2係專爲有關於輸入輸 出之緩衝器或保護元件之配置區域，與前述第3區域以及 第4區域相比，本是間隙（空地）多之區域。在此例中， 前述複數之穩壓器1 5 0〜1 5 7係串聯穩壓器，也稱其 爲串聯穩壓器1 5 0〜1 5 7。前述串聯穩壓器1 5 0〜 1 5 7透過參考電壓配線L 1 〇輸入在第4區域4之參考 電壓產生電路6 0所產生之參考電位，將以參考電位被規 定之內部電壓輸出於電源配線，例如電源幹線L 2 0。參 考電位配線L 1 〇如被配置於第2區域2或其之邊界附近 即可。 經濟部智慧財產局員工消費合作社印製 參考電壓配線L 1 0係成爲切斷配線上之1部份之開 迴圈。藉由此，可以抑制參考電壓配線之天線效果。串聯 穩壓器1 5 0〜1 5 7以在參考電壓產生電路6 0所規定 之電壓爲基礎，降壓由晶片外部被供給之電源電壓 Ve X t ，產生內部電源電壓V i n t。內部電源電壓 V i η t係藉由圍繞第2區域2或其之邊界附近之電源幹 線L 2 0而被供給於第3區域3內之內部電路。串聯穩壓 器1 5 0〜1 5 7藉由由被配置於第4區域4內之控制電 路7 0所被供給之控制訊號S 1 ，進行活性、非活性之選 擇。在圖1中，對於電極凸點之外部電源電壓V e X t以 及電路之接地電壓V s s之供給路徑係代表性地顯示一個 〇 在圖1之例中，於前述電源幹線L 2 0上，使前述穩 壓器1 5 0〜1 5 7之輸出結合點之間的寄生電阻相互大 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -14- 488063 Α7 Β7 五、發明説明（0 略成爲相等。例如’在前述電源幹線L 2 0上’前述穩壓 器1 5 0〜1 5 7之輸出結合點之間的距離被設爲大略相 等。藉由此’在前述電^源幹線L 2 0± ’ 其 準位更爲均句化。 圖2係顯示前述串聯穩壓器1 5 0之一例。其它之串 聯穩壓器1 5 1〜1 5 7也具有相同之電路構成。串聯穩 壓器丄5 〇如例示於圖2之（A ) 、（ B )般地，係由差 動放大器4 1與驅動器Μ〇s電晶體4 〇所形成。驅動器 M〇S電晶體4 0在（A)中’係由源極被連接於外部電 源電壓V e X t ’汲極被連接於電源幹線L 2 0之P通道 型Μ〇S電晶體所構成’在（B )中’係由汲極被連接於 外部電源電壓V e X t ’源極被連接於電源幹線L 2 0之 η通道型M〇S電晶體所構成。於（A) 、 （B)中’差 動放大器4 1具有非反轉輸入端子A 2、反轉輸入端子 A 1、以及輸出端子G 1 ，非反轉輸入端子被連接於電源 經濟部智慧財產局員工消費合作社印製 (請先鰱讀背Λ之注f項再球寫本I) 幹線L 2 0、反轉輸入端子被連接於參考電壓配線L 1 0 、輸出端子被連接於驅動器Μ ◦ S電晶體之閘極。差動放 大器4 1以訊號S 1被活性、非活性化地控制。差動放大 器4 1被非活性化時，輸出端子G 1在（A )之情形，被 重置爲高準位（“1 “）、在（B )之情形，被重置爲低 準位（“ 0 “），關閉驅動器Μ〇S電晶體4 0。 圖3係顯示前述差動放大器。被顯示於同圖（Α)之 差動放大器4 1係對應於圖2 ( A )之電路構成。如依循 圖3 CA)，前述差動放大器41係在η通道型之差動輸 本紙張尺度適用中國國家標準（CMS ) Α4規格（210Χ297公釐） -15- 488063 A7 B7 五、發明説明（1含 (讀讀背Λ之注$項再填本I ) 入MOS電晶體T6 、T5連接由P通道型MOS電晶體 T3、T 4所形成之電流鏡負荷。構成定電流源之η通道 型之功率開關Μ〇S電晶體丁 8被連接於Μ〇S電晶體 丁 5 ' Τ 6之共通源極，以訊號S 1被開關控制。以前述 訊號S 1被開關控制之ρ通道型之負載μ〇S電晶體T9 之源極被結合在Μ〇S電晶體Τ 3與Τ 6之共通汲極，此 源極被設爲前述輸出端子G 1。此差動放大器4 1係藉由 訊號S 1之高準位而被活性化，藉由訊號s 1之低準位而 被非活性化，在非活性化狀態中，關閉驅動器Μ〇S電晶 體4 0。雖未特別圖示，但是對應圖2 ( Β )之差動放大 器4 1相對於圖3(A)，代替負載M〇S電晶體，具有 以訊號S 1之反轉訊號被開關控制之拉曳（puii-d〇wn ) Μ〇S電晶體之點爲不同。 在圖3 (Α)中，差動輸入M〇S電晶體Τ6、Τ5 經濟部智慧財產局員工消費合作社印製 係加強型。於顯示差動放大器4 1之別例之（B )中，在 構成反轉輸入端子A 1之Μ〇S電晶體T 7係採用缺乏型 。在使用加強型之Μ〇S電晶體Τ 6之情形，需要將以參 考電壓產生電路6 0所規定之電壓施加於輸入端子A 1， 在使用缺乏型之Μ〇S電晶體T 7之情形，即使簡略地將 輸入端子A 1連接於接地電位V s s ，便可以在輸出端子 G 1獲得所期望之準位，不須設置參考電壓產生電路6 〇 。但是，在該情形，正確控制端子G 1之輸出電壓，換言 之，驅動器Μ〇S電晶體4 0之電導控制，即正確控制內 部電源電壓V ：l n t之能力差。 — 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -16- 488063 A7 B7 五、發明説明（14 (請先閲讀背面之注意事項再填寫本頁} 圖4係串聯穩壓器1 5 0之詳細配置例。雖未特別圖 示出，但是其它之串聯穩壓器1 5 2〜1 5 7也相同。第 2區域2內之電源凸點2 0 A之附近不需要配置關於輸入 輸出之緩衝器3 0以及3 1 ，只配置佈局面積小之保護元 件3 2之故，可以使之成爲空區域。著眼於此點，將複數 個電源凸點2 0 A總括配置於半導體晶片1 〇之4邊的數 個地方，藉由此利用可以確保之空區域，配置串聯穩壓器 1 5 0。此處，前述電源凸點2 0 A包含外部電源電壓 V e X t之輸入凸點電極、電路之接地電壓V s s之凸點 電極。以2 0 B所示之凸點電極係表示訊號等之其它的凸 點電極。 藉由此佈局，即使設置串聯穩壓器1 5 0 ，也不需要 因此而使晶片面積變大。總之，對於追加串聯穩壓器，可 以降低面積之附加。串聯穩壓器1 5 0使用其之附近之電 源凸點2 0 A之故，由於串聯穩壓器1 5 0與電源凸點 2 2之間的配線電阻以及寄生電容，外部電源電壓 V e X t非所期望地降低電壓也被抑制。 經濟部智慧財產局員工消費合作社印製 圖5係顯不串聯穩壓器1 5 0之別的配置例。例如， 凸點電極未被配置於半導體晶片1 0之4角落之附近之情 形，在位於半導體晶片1 0之4角落之第2區域2上存在 空區域。於此配置串聯穩壓器1 5 0。串聯穩壓器1 5 〇 使用之電源凸點2 0 A在半導體晶片1 〇之4角落交叉；^ 2個邊之兩側，將串聯穩壓器1 5 0附近之凸點電極當成 電源凸點2 0 a分配。藉由採用此配置方法，不單是電源 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ' -17- 488063 A7 B7 五、發明説明（1弓 凸點2 0 A附近之空區域，在半導體晶片1 〇之4角落之 附近由於不配置凸點電極所產生之空區域也可以利用於串 聯穩壓器1 5 0之配置。又，關於其它之串聯穩壓器 1 5 2〜1 5 7，在幾個之穩壓器中係採用與圖5相同之 佈局，剩餘者可以圖4之形態佈局。 圖6係顯7^串聯穩壓器1 5 0之進而別的配置例。在 半導體晶片10之4角落之第2區域2可以確保之空區域 配置串聯穩壓器1 5 0，將串聯穩壓器1 5 0使用之電源 凸點2 0 A分配於在半導體晶片1 〇之4角落交叉之2個 邊之其中一*方之凸點電極。 圖7係顯示參考電壓配線L 1 〇之佈局。參考電壓配 線L 1 〇被置於第2區域2或其之邊界附近。在並行於參 考電壓配線L 1 〇之兩側，換言之，同一配線層，設置被 連接於接地電壓V s s之屏蔽配線L 3 0。參考電壓配線 L 1 0傳達成爲內部電源電壓V i n t之基準之電壓之故 ，需要降低串音雜訊等之影響，屏蔽配線L 3 0在此雜訊 降低上具有效果。 圖8係顯示參考電壓配線L 1 0附近之剖面構造。在 圖7之例中，沿著參考電壓配線L 1 0，在兩側配置屏蔽 配線L 3 0，爲了更提高雜訊降低效果，利用參考電壓配 線L 1 〇之上側的上層配線層，設置屏蔽配線L 3 1 ，在 下側之基板S U B內形成作爲屏蔽區域之井W E L L。屏 蔽配線L 3 1與井W E L L與屏蔽配線L 3 0同樣地，導 通於接地電壓V s s。雖未特別圖示出，參考電壓配線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I":---：IIΊ4Ι— (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -18- 488063 A7 ____B7 __ 五、發明説明（1弓 — "7---：---I (請先閲讀背面之注意事項再填寫本頁) L 1 〇在被形成於第2層以上之金屬配線層之情形，代替 前述井W E L L，也可以利用形成在下層配線層之屏蔽配 線。又，I N S係意指層間絕緣層。 圖9係顯示第2區域2之串聯穩壓器與配線之連接狀 態之詳細。在圖1 0至圖1 3係個別顯示圖9之各部之電 路構成。 連接於穩壓器1 5 0之電源凸點2 0A由圖1 〇可以 明白地，被分配作爲外部電源電壓V e X t之輸入端子 20A - 1、電路之接地電壓Vs s之輸入端子20A — 3、以及電源幹線L 2 0之連接端子2 0 A - 2之機能。 前述連接端子2 0 A - 2例如可以利用於以外加連接安定 化電容。此種之連接端子2 0 A - 2不須每一串聯穩壓器 設置，可於在半導體積體電路只設置一個。 經濟部智慧財產局員工消費合作社印製 保護元件3 2 a被結合在個別之電源凸點2 0 A。前 述保護元件3 2 a雖爲特別限制，但是如圖1 1所例示般 地，藉由：閘極被連接於接地電壓V s s之高耐壓之η通 道型Μ 0 S電晶體，以及閘極被連接於外部電源電壓 V e X t之高耐壓之ρ通道型Μ〇S電晶體所構成，這些 之Μ〇S電晶體通常動作時，爲反方向連接狀態，在凸點 電極2 0 Α被施加過大之負湧浪電壓時，前述11通道型高 耐壓Μ ◦ S電晶體成爲順向連接狀態，湧浪逃離於接地電 壓V s s ’於凸點電極2 0 Α被施加過大之正湧浪電壓時 ，前述P通道型Μ〇S電晶體成爲順向連接狀態，使湧浪 逃離於外部電源電壓V e X t。 I紙張尺度適用中關家標準（CNS ) A4娜（2數297公羞) 一 -19- 488063 A7 B7 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) 在訊號輸出用之凸點電極2 0 B b、訊號輸入用之凸 點電極2 0 B a也設置：如例示於圖1 2以及圖1 3般地 ’由二極體被連接之P通道型高耐壓MOS電晶體以及n 通道型高耐壓Μ〇S電晶體形成之保護元件3 2 b。 雖未特別圖示出，於第2區域2設置外部電源電壓 V e X t之電源幹線以及接地電位之電源幹線，成爲動作 電源被供給於被配置在第2區域之輸入緩衝器3 1以及輸 出緩衝器3 0等。 如被例示於圖1 3般地，在以外部電源電壓V e X t 動作之電路與以內部電源電壓V i n t動作之電路之間， 進行訊號之交接時，由前者對後者之訊號輸入可以維持原 樣地進行。如依循圖1 3之例，在第3區域3中，使內部 電源電壓V i n t爲動作電源之閘極電路G 1可以原樣接 受輸入緩衝器3 1之輸出而動作。 經濟部智慧財產局員工消費合作社印製 另一方面，由以外部電源電壓V e X t動作之電路對 以內部電源電壓V i n t動作之電路給予訊號時，後者之 電路變成輸入比動作電源還小振幅之訊號，例如，在 CMO S輸入電路中，輸入訊號之邏輯準位成爲中間準位 ，有產生非所期望之貫通電流之虞。爲了防患此種虞慮於 未然，如例示於圖1 2般地，將在前述第3區域3由以內 部電源電壓V i n t爲動作電源之閘極G 2被輸出之訊號 轉換爲以外部電源電壓V e X t所規定之訊號振幅而輸出 之準位轉換電路G 3形成於第4區域4。在圖1 2之例中 ，準位轉換電路G 3之輸出被給予第2區域2之輸出緩衝 i紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） " _ -20- 488063 經濟部智慧財產局員工消費合作社印製 A7 __B7_五、發明説明（1今 器3 0。 圖1 4係顯示前述準位轉換電路G 3之一例。被顯示 於同圖之準位轉換電路G 3係具有由第3區域3之閘極 G 2接受互補訊號之η通道型之差動輸入Μ〇S電晶體 丁 1 0 、丁 1 1 ，在該電晶體丁 1 0、Τ 1 1之汲極連接 :相互一方之閘極被交叉結合於另一方之汲極之Ρ通道型 之負荷Μ〇S電晶體Τ 1 2、Τ 1 3之汲極，以反相器 I NV放大MO S電晶體Τ 1 1與Τ 1 3之共通汲極而輸 出地構成。又，第4區域4之閘極G 4之輸出可以由第3 區域3之閘極G 5直接接受之。 圖1 5係顯示本發明之半導體積體電路之別例。被顯 示於同圖之半導體積體電路作爲串聯穩壓器1 5 0〜 1 5 7係採用具備在圖3 (Β)說明之差動放大器之構成 。藉由此，不須在第4區域4設置參考電壓產生電路6 0 〇 圖1 6係顯示本發明之半導體積體電路之進而別的例 子。於同圖中，控制電路7 0係可以個別活性、非活性化 控制個別之串聯穩壓器1 5 0〜1 5 7地，輸出個別之活 性、非活性化控制訊號S 1 0〜S 1 7。控制電路7 0因 應內部電路所必要之供給電流，使必要數目之串聯穩壓器 活性化。藉由只活性化因應供給電流所必要數目之串聯穩 壓器，可以阻斷無謂之電力供給。該種控制例如可以因應 由半導體積體電路之外部端子來之模式設定而以控制電路 7 0進行。其它之構成與圖1相同之故，省略其之詳細說 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐) ' -21 - — "：---：— IΊ41Ι (請先閲讀背面之注意事項再填寫本頁) 訂 488063 A7 B7 五、發明説明（1令 明。 (請先閲讀背面之注意事項再填寫本頁) 圖1 7係顯示本發明之半導體積體電路之進而別的例 子。被顯示於同圖之半導體積體電路係在半導體晶片1 0 上具有具備同等之電流驅動能力之複數之串聯穩壓器 1 5 0〜1 5 6 ，以及具有比彼等之電流驅動能力小之電 流驅動能力之串聯穩壓器1 5 8。控制訊號S 2係彙整活 性、非活性化控制具有同等之驅動能力之複數的串聯穩壓 器1 5 0〜1 5 6。另一方面，驅動能力小之串聯穩壓器 經濟部智慧財產局員工消費合作社印製 1 5 8藉由控制訊號S 3，被活性、非活性化控制。控制 電路7 0在需要大電流驅動能力之情形，只使電流驅動能 力大之複數的串聯穩壓器1 5 0〜1 5 6活性化，或在這 些串聯穩壓器1 5 0〜1 5 6之外，使電流驅動能力小之 串聯穩壓器1 5 8活性化。又，在以小電流驅動能力即可 時，只使電流驅動能力小之串聯穩壓器1 5 8活性化。藉 由此，例如在響應半導體積體電路之外部端子之狀態而被 設定之等待時，活性化串聯穩壓器1 5 8 ’使其它之串聯 穩壓器1 5 0〜1 5 6非活性化，可以降低無謂之電力消 費。 圖1 8係顯示本發明之半導體積體電路之進而别j自勺例1 子。在圖1 8之例中，於半導體晶片1 〇存在被供給於被 配置在第3區域3之內部電路之幾個之不同的'源S 壓。假如，設該內部電源電壓爲V i n t A、V i n t β ，可以將產生這些電壓之串聯穩壓器分成組A ' B °例1 $口 ，產生內部電源電壓V i n t A之組A之串聯穩壓器 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -22- 488063 A7 _______B7 五、發明説明（20 150A、152A、154A、156A 分別具有同等 (請先閲讀背面之注意事項再填寫本頁) 之電流驅動能力。另一方面，產生內部電源電壓 Vi n t B之組B之串聯穩壓器1 5 IB、1 53B、 1 5 5B、1 5 7B分別具有與組A之串聯穩壓器同等或 不同之電流驅動能力。組A之串聯穩壓器1 5 0 A、 1 5 2A、1 54A、1 56A使用參考電壓配線 L 1 〇 A與電源幹線L 2 0 A，組B之串聯穩壓器 151B、153B、155B、157B 使用參考電壓 配線L 1 0 B與電源幹線L 2 0 B。串聯穩壓器之活性、 非活性化控制係每組總括進行。例如，組A之串聯穩壓器 150A、152A、154A、156A 被控制訊號 S 1 8控制，組B之串聯穩壓器1 5 1 B、1 5 3 B、 1 5 5 B、1 5 7 B由控制訊號S 1 9 ，被控制活性、非 活性化。藉由此，可以在半導體晶片1 0之中使之混合存 在以幾個之不同的內部電源電壓動作之內部電路而使用。 其它之構成與圖1相同之故，省略其之詳細說明。 經濟部智慧財產局員工消費合作社印製 圖1 9係顯示本發明之半導體積體電路之進而別的例 子。於被顯示於同圖之半導體積體電路中，電源幹線 L 2 0係透過第1區域1內之凸點電極2 0之其中一個之 凸點電極2 0 A - 2，連接被外加於半導體晶片1 0之一 個安定化電容C 1 〇。藉由此，抑制電源幹線L 2 0上之 內部電源電壓V i n t之變動或降低。其它構成與圖1相 同之故，省略其之詳細說明。 圖2 0係顯示本發明之半導體積體電路之進而別的例 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -23- 488063 Α7 Β7 五、發明説明（21) (請先閲讀背面之注意事項再填寫本頁) 子。於被顯示於同圖之半導體積體電路中’電源幹線 L 2 0係透過第1區域1內之凸點電極2 0之內的複數個 ，例如2個之凸點電極20A - 2a、20A — 2b被連 接於半導體晶片外部之安定化電容C 1 0 a、C 1 〇 b。 藉由此，可以使內部電源電壓V i n t更爲安定化。 圖2 〇係顯示本發明之半導體積體電路之進而別的例 子。被顯示於同圖之半導體積體電路不單半導體晶片1 0 之內部，外部也可以圍繞內部電源電壓V i n t用之電源 幹線L 2 1。即，電源幹線L 2 0透過被配置於第1區域 1之凸點電極2 0之複數個，例如4個2 0A - 2 a、 2〇B - 2b、20A— 2c 、20A — 2d 被連接於電 源幹線L 2 1。在電源幹線L 2 1至少連接一個之安定化 電容C 1 0。前述電源幹線L 2 1形成於半導體積體電路 之封裝內部，或被形成在半導體積體電路被構裝之構裝基 板上。藉由此，可以使內部電源電壓V i n t更爲安定化 〇 經濟部智慧財產局員工消費合作社印製 圖2 2係顯示本發明之半導體積體電路之進而別的例 子。被顯示於同圖之半導體積體電路相對於圖1之構成， 在第4區域4追加自己消費電流少之副串聯穩壓器8 0以 及第3區域3用之基板偏壓控制電路7 1之點爲不同。副 串聯穩壓器8 0之電壓輸出端子被結合於前述電源幹線 L 2 0。基板偏壓控制電路7 1輸出p通道型MO S電晶 體之基板電壓Vbp、η通道型MOS電晶體之基板電壓 V b η。第3區域以外之區域的基板電壓雖爲特別限制， 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -24- 488063 A7 _____B7 五、發明説明（攻 但是P通道型M OS電晶體被設爲電源電壓、n通道型 Μ〇S電晶體被設爲電路之接地電壓，並未被基板偏壓。 (請先閲讀背面之注意事項再填寫本頁) 作爲圖2 2之半導體積體電路之動作模式，雖無特別 限制’但是考慮被配置於第3區域3之內部電路之動作， 如被例示於圖2 3般地，考慮主動模式、等待模式、資料 保持模式（睡眠模式）、關機之4狀態。 前述主動模式係以最大限度之能力使半導體積體電路 動作之動作模式。在主動模式時，活性化參考電壓產生電 路6 0以及複數之串聯穩壓器1 5 0〜1 5 7，使小型串 聯穩壓器8 0與藉由基板偏壓控制電路7 1之基板偏壓控 制成爲非活性，例如，在此狀態中，第3區域之ρ通道型 MO S電晶體之基板電位被設爲內部電源電壓ν i n t ， η通道型MO S電晶體之基板電位被設爲電路之接地電壓 s s 〇 經濟部智慧財產局員工消費合作社印製 等待模式係低消費電力模式，係對於中斷之接受等必 要之最小限度之要求可以響應之動作模式。等待模式時， 參考電壓產生電路6 0以及副串聯穩壓器8 0被活性化， 複數之串聯穩壓器1 5 0〜1 5 7被設爲非活性。藉由此 串聯穩壓器之切換，串聯穩壓器之自我消費電流被降低。 進而，藉由基板偏壓控制電路7 1之基板偏壓控制被活性 化，基板偏壓電壓作爲第3區域3之內部電路之基板電位 V b ρ、V b η被給予。此處，係欲進行以低消費電力爲 目的之基板偏壓控制者，使Μ〇S電晶體之臨界値電壓變 大地，被設爲給予反向之基板偏壓。例如，作爲ρ通道型 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -25- 經濟部智慧財產局員工消費合作社印製 488063 A7 B7_____ 五、發明説明（3 M〇S電晶體之基板電壓Vb p，給予外部電源電壓 V e X t ，作爲η通道型M〇S電晶體之基板電壓Vb η ，給予對於電路之接地電壓V s s之負電位。負電位之產 生例如係以基板偏壓控制電路7 1內之昇壓電路進行。藉 由此，於等待模式中，可以降低第3區域3之內部電路的 副臨界値洩漏電流。 資料保持模式係使半導體積體電路之內部狀態保持於 靜態之動作。於此資料保持模式時，在等待時進行之串聯 穩壓器之切換與基板偏壓控制之外，藉由降低內部電源電 壓V i n t之準位，可以更降低副臨界値洩漏電流。 圖2 4係顯示由主動模式經過等待模式，到達資料保 持模式時被利用之基板電壓V b p、V b η以及內部電源 電壓V 1 n t之狀態。作爲被包含在第3區域3之電路， 例如在CM〇S反相器等之電路中，使p通道型M〇S電 晶體之基板電壓Vbp、η通道型M OS電晶體之基板電 壓Vb η、以及內部電源電壓V i n t如圖2 4般地變化 。在主動時，藉由使基板電壓V b p當成內部電壓 V i n t ，使基板電壓Vbn爲電路之接地電壓Vs s， 不於Μ 0 S電晶體施加基板偏壓。等待時，使基板電壓 Vb ρ爲外部電壓V e X t，使基板電壓Vb η成爲 - 1 · 5 V之類的負電壓。資料保持時，降低內部電源電 壓V i n t ，響應此，使η通道型MO S電晶體之基板電 壓也變更爲-2.3V之類的負電壓。於因應半導體積體 電路之動作模式或動作狀態之基板電壓控制中，在正側之 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公董） --------：—^----：---訂------ (請先閲讀背面之注意事項再填寫本頁) -26- 488063 A7 B7 五、發明説明（24 (請先閲讀背面之注意事項再填寫本頁) 反偏壓用基板電壓原樣挪用外部電源電壓V e X t ，以昇 壓電路只產生負側之反偏壓用基板電壓即可。總之，不需 要爲了基板偏壓控制，由半導體積體電路之外部輸入專用 之電壓。 負的基板電壓可以以圖2 5之昇壓電路產生。此昇壓 電路係藉由使環型振盪器7 2動作，在Μ〇S電容T 2 0 ' Τ 2 1之閘極供給反向位之時脈訊號，藉由與此同步之 Ρ通道型MOS電晶體Τ2 2〜Τ2 5之昇壓作用，可以 在電晶體Τ 2 2與Τ 2 3之結合點獲得負電壓。此時之負 電壓可以降低至—Vint+Vthl+Vth2 ( Vthl :T22之臨界値電壓、Vth2:T23之臨 界値電壓）。需要複數種之負電壓時，使負電壓成爲目的 .電壓地，使環型振盪器之振盪動作或振盪頻率爲負回授即 可。藉由此，可以獲得被例示於圖2 4之等待時之 一1·5V之基板偏壓電壓Vbn與資料保持時之 一 2 . 3V之基板偏壓電壓Vbn。 經濟部智慧財產局員工消費合作社印製 關機時，使參考電壓產生電路6 0、串聯穩壓器 1 5 0〜1 5 7、副串聯穩壓器8 0、以及基板偏壓控制 電路7 1成爲非活性。串聯穩壓器1 5 0〜1 5 7之活性 、非活性之選擇係藉由控制訊號S 1進行，小型串聯穩壓 器8 0之活性、非活性之選擇係使用控制訊號S 4，基板 偏壓控制電路7 1之活性、非活性化控制係藉由控制訊號 S 8進行。 圖2 6係顯示本發明之半導體積體電路之進而別的例 I紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）~"" -27- 488063 A7 __B7_ 五、發明説明（2今 (請先閲讀背面之注意事項再填寫本頁) t。被顯不於冋圖之半導體積體電路係在半導體晶片1 0 之第4區域4配置開關穩壓器之驅動器控制電路9 0之點 與圖1不同。前述驅動器控制電路9 0藉由驅動在半導體 晶片1 0之外部之外加構件，例如由功率Μ〇S電晶體形 成之驅動器Μ〇S電晶體Ρ Μ 1以及Ρ Μ 2之閘極，由外 部電源電壓V e X t產生方形波，將其透過外加構件，例 如由電感L1、電容C1、以及簫特基（Schottky )二極體 D 1形成之低通濾波器，產生供給於被配置在第3區域3 之內部電路之內部電源電壓V i n t。只使開關穩壓器之 驅動器控制電路9 0載於晶片化，如載於晶片化，藉由將 佔有大的佈局面積之驅動器Μ 0 S電晶體等作成外加構件 ，一面內藏串聯穩壓器1 5 0〜1 5 7，一面可以簡單選 .擇開關穩壓器之使用，也不會成爲大面積之附加。進而， 將驅動器Μ ◦ S電晶體載於晶片化之情形，因應供給於內 部電路之電流，雖然必須使3個之電源V e X t、 經濟部智慧財產局員工消費合作社印製 V i n t 、以及V s s之凸點電極成爲1組而增加，雖需 要多數之電源凸點，但是以外加構件構成驅動器Μ 0 S電 晶體，該問題可以被迴避。電極凸點2 0 Β - 1 、2 0 Β - 2係驅動器Μ〇S電晶體之開關控制係號G S 1、 G S 2之輸出用凸點電極，電極凸點2 0Β — 3係輸入以 外部之開關穩壓器被產生之內部電壓V i n t之電源凸點 〇 又，串聯穩壓器1 5 0〜1 5 7與驅動器控制電路 9 0之活性化控制係控制電路7 0利用控制訊號S 1以及 ^紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） "" -28- 488063 A7 __ _B7_ 五、發明説明（2弓 (請先閲讀背面之注意事項再填寫本頁) S 5而進行，此半導體積體電路之使用時，一般只使用其 中一方之穩壓器之故，可以使控制訊號S 1、S 5之其中 一方被固定爲非活性化準位。作爲那種非活性化控制手段 可以利用：控制電路7 0內之電氣引信程式電路、雷射引 信程式電路、或使用不揮發性記憶體之快閃記憶體引信。 經濟部智慧財產局員工消費合作社印製 圖2 7係顯示本發明之半導體積體電路之進而別的例 子。被顯示於同圖之半導體積體電路係組合圖2 2與圖 2 6之構成之例子。半導體晶片1 〇具有等待時使用之副 串聯穩壓器8 0、基板偏壓控制電路7 1、以及開關穩壓 器之驅動器控制電路9 0。此處，作爲第3區域3之具體 例，圖示：C P U 1 2 0、寄存器1 3 0、不揮發性記憶 體1 3 5、以及其它周邊電路1 4 0。不揮發性記憶體 1 3 5係使用電氣引信或快閃記憶體等。S 5 0係例示周 邊電路14 ◦與CPU120輸入輸出之訊號，S5 1係 意指寄存器1 3 0輸出之訊號，S 5 2係意指不揮發性記 憶體1 3 5輸出之訊號，S 2 0係顯示C P U輸出於控制 電路7 0之訊號。L 5 0係總稱基板偏壓控制電路7 1輸 出之基板電壓V b η、V b p之供給配線。 在圖2 7之例中，開關穩壓器之利用被選擇，內藏串 聯穩壓器1 5 0〜1 5 7、8 0之利用未被選擇。在利用 串聯穩壓器1 5 0〜1 5 7、8 0之情形，阻止電極凸點 20B— 1 、20B - 2之對功率MOS電晶體PM1 、 PM2之連接，代之以在電極凸點2 0A— 2 a連接安定 化電容C 1 0即可。 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -29- 488063 A7 B7 五、發明説明（ (請先閲讀背面之注意事項再填寫本頁) 圖2 8係以電路連接與電源連接爲主體而顯示圖2 7 之構成。前述參考電壓產生電路6 0分開爲基準電壓產生 電路1 0 0與參考電壓用緩衝器1 1 0而圖示。以電壓用 外部電源電壓V e X t動作之電路係：控制電路7 0、基 板偏壓控制電路71、基準電壓產生電路1 0 0、參考電 壓產生電路1 1 0、等待時用之副串聯穩壓器8 0、串聯 穩壓器1 50〜1 57、輸入輸出用緩衝器3 0、3 1、 保護元件3 2、以及開關穩壓器之驅動器控制電路9 0。 另一方面，以內部電源電壓V i n t動作之電路係： C P U 1 2 0、寄存器1 3 0、不揮發性記憶體1 3 5、 以及其它周邊電路1 4 0。 經濟部智慧財產局員工消費合作社印製 控制訊號S 1係控制串聯穩壓器1 5 0〜1 5 7之活 性、非活性化之訊號。控制訊號S 4係控制等待時用之副 串聯穩壓器8 0之活性、非活性化之訊號。控制訊號S 5 係選擇開關穩壓器之驅動器控制電路9 0之活性、非活性 化用之訊號。控制訊號S 6係控制基準電壓產生電路 1 0 0之活性、非活性化用之訊號。控制訊號S 7係控制 參考電壓用緩衝器1 1 0之活性、非活性化用之訊號。控 制訊號S 8係控制基板偏壓控制電路7 1之活性、非活性 化用之訊號。控制訊號S 2 0係C P U 1 2 0控制控制電 路7 0之訊號。控制訊號S 2 1係切換參考電壓用緩衝器 1 1 0之輸出電壓之準位用之訊號。控制訊號S 2 2係切 換基準電壓產生電路1 〇 〇之輸出電壓之準位用之訊號。 S 5 3係意指C P U 1 2 0與緩衝器3 0、3 1之間的輸 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -30- 488063 A7 B7 五、發明説明（2$ 入輸出訊號。 (請先閲讀背面之注意事項再填寫本頁) 圖2 9係顯示基準電壓產生電路1 〇 0以及設定其之 修整資訊之電路的一例。圖2 9之基準電壓產生電路 1 0 0係使用帶隙基準電路之例。此電路係利用V b e之 不同的雙極性電晶體B 2、B 3，以電流與電阻R 1 4補 償其差，在MOS電晶體T38、T39、電阻Rl〇、 R 1 1、R 1 2、以及雙極性電晶體B 1之電流路徑流過 指定之電流，形成基準電壓。Μ〇S電晶體T 3 6、 經濟部智慧財產局員工消費合作社印製 丁 37、M〇S電晶體丁 40、丁 41 、M〇S電晶體 T 4 2、T 4 3之個別之對構成電流鏡負荷。在此基準電 壓產生電路1 0 0中，爲了能夠淸除製程偏差之影響，即 可以修整，藉由c Μ〇S傳輸閘S W 0〜S W 2 ，可以選 擇基準電壓。該選擇控制係可以由控制電路7 0利用選擇 訊號S21a、S21b、S21c而進行。選擇用之修 整資訊由不揮發性記憶體1 3 5保有，例如，在重置處理 之一環中，該修整資訊由不揮發性記憶體1 3 5藉由訊號 S 5 2被載入寄存器1 3 0，寄存器1 3 0之輸出藉由訊 號S 5 1被給予控制電路7 0，以進行修整。 更詳細敘述修整之動作。例如，設定輸出電壓之前， 藉由控制訊號S 2 1 b，只有開關S W 1成爲開啓狀態， 輸出電壓被設爲等於電壓V 1。此輸出電壓V 1透過配線 L 4 0，被傳達於參考電壓用緩衝器1 1 0。基準電壓產 生電路1 0 0進行正常動作時，溫度依存性最少之電壓被 理論地規定之故，以此電壓爲基礎而考慮，假如，由於製 1紙張尺度適用中國國家標準（〇奶）八4規格（210父297公釐） -31 - 488063 A7 B7 五、發明説明（2令 (請先閲讀背面之注意事項再填寫本頁) 造偏差等之理由，電壓v 1之準位比此基準電壓高之情形 ，由晶片外部對控制電路7 0給予控制訊號’藉由控制訊 號S 2 1 c ，只使開關S W 2成爲開啓狀態’將輸出電壓 之準位切換爲比電壓VI還低之電壓V2。又，由於製造 偏差等之理由，電壓V 1之準位比此基準電壓還低之情形 ，同樣地，由晶片外部對控制電路7 0給予控制訊號’藉 由控制訊號S 2 1 a，只使開關S W 0成爲開啓狀態’將 輸出電壓之準位切換爲比電壓V 1還高之電壓V 0 °接著 ，將補正由於此輸出電壓之製造偏差等所導致之偏差之設 定値保持於不揮發性記憶體1 3 5，在下次之電源投入時 ，將該資料由不揮發性記憶體1 3 5讀入於寄存器1 3 0 ，依循該値，可由開關SWO〜SW2之內選擇其中一個 〇 經濟部智慧財產局員工消費合作社印製 圖3 0係顯示利用參考電壓用緩衝器1 1 〇因應被配 置於第3區域3之內部電路的動作頻率，切換內部電源電 壓V i n t用之構成例。參考電壓用緩衝器1 1 0係具有 由P通道型M〇S電晶體T4 4以及電阻R2 0〜R2 4 之串聯電路所形成之分壓電路與差動放大器AMP，差動 放大器AMP進行因應對於基準電壓產生電路1 0 0之輸 出電壓之分壓電路的節點V12之電壓之相差部份的放大 動作，控制Μ〇S電晶體T 4 4之電導。分壓電路之節點 Vi o、V1 1、V12之電壓以開關SW10、 SW1 1、SW1 2而選擇一個，被輸出於訊號線L 1 〇 一a ，節點V12、V13、V14之電壓以開關 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -32- 488063 A7 B7 五、發明説明（的 (請先閲讀背面之注意事項再填寫本頁) SW20、SW2 1、SW22而選擇一個，被輸出於訊 號線 L10 — b。開關 SW10 〜SW12、SW20 〜 SW22之選擇控制訊號被設爲S22a〜S22f ，依 循C P U 1 2 0之指示，由控制電路7 0被輸出。在此例 中，參考電位配線L10被分成前述Ll〇 — a、Ll〇 一 b之2系統。 參考電壓產生電路6 0之輸出電壓不單成爲串聯穩壓 器1 5 0〜1 5 7、自我消費電流少之副串聯穩壓器8 0 等之串聯穩壓器之基準之電壓，也可以當成開關穩壓器之 驅動器控制電路9 0用之基準之電壓使用。雖無特別限制 ，但是前者係訊號線L 1 0 - a之電壓，後者係訊號線 Ll〇 — b之電壓。這些訊號線L10 - a、Ll〇 — b 之電壓一被變更，因應該電壓準位，藉由上述串聯穩壓器 或開關穩壓器之輸出電壓也隨著變化。 經濟部智慧財產局員工消費合作社印製 例如，藉由參考用電壓緩衝器1 1 0之電壓可變控制 前，藉由控制訊號S 2 2 ，開關s W 1 1被設爲開啓狀態 ，配線L 1 〇 - a上之輸出電壓準位與電壓V 1 1相等。 另一方面，配線L 1 0 - b上之輸出電壓準位藉由控制訊 號S 2 2 ，開關S W 2 1被設爲開啓狀態，與電壓V 1 3 成爲相等。假如，在CPU 1 2 0之低速動作時，藉由控 制訊號S 2 2 c以及S 2 2 f ，開關S W 1.2以及 S W 2 2被設爲開啓狀態，配線L 1 1上之輸出電壓準位 被切換爲比電壓V 1 1還低之電壓V 1 2，配線L 1 2上 之輸出電壓準位被切換爲比電壓V 1 3還低之電壓V 1 4 ^氏張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) " " -33- 488063 A7 B7_ 五、發明説明（31) 。又，在c P U 1 2 0之高速動作時，藉由控制訊號 S22a以及S22d，開關SW10以及SW20被設 爲開啓狀態，配線L 1 1上之輸出電壓準位被切換爲比電 壓VII還高之電壓V10，配線L12上之輸出電壓準 位被設爲比電壓VI 3還高之電壓VI 2。藉由此手法’ 因應C P U 1 2 0之動作狀態，低電力化變成可能。又’ 輸出電壓之準位也可以切換爲更多階段。 圖3 1係顯示前述半導體積體電路之佈局設計方法之 槪略。在半導體積體電路之佈局設計中，藉由層計畫，電 路方塊之大槪的配置被決定（S 1 )，之後，一面參考前 述層計畫，一面進行決定實現被邏輯設計之機能用之電路 圖案之佈局之佈局設計（S 2 )。對於佈局設計之結果’ 進行佈局驗證（S 3 )。 在佈局設計中，利用被登錄於微單元庫L B R之驗證 完畢之電路圖案或光罩圖案資料，可以謀求效率化。在微 單元庫L B R有：數位電路庫DGT、類比電路庫AL G 等，在類比電路庫ALG中包含：前述串聯穩壓器1 5 0 〜1 5 7等之降壓電源電路用之複數種之電路佈局資料 C K T。 在具有前述穩壓器1 5 0〜1 5 7之半導體積體電路 之設計中，如於佈局設計（S 2 )中包含：以與由前述緩 衝器3 0之佈局所決定之寬大略相等之寬，將前述穩壓器 1 5 0〜1 5 7配置於接受前述第1之電源電壓 Ve X t之凸點電極以及接受電路之接地電壓Vs s之凸 本紙張尺度適用中國國家標準（ CNS ) A4規格（210X297公釐) — ---·IIΊΦ1Ι (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -34- 488063 A7 B7__ 五、發明説明（珀 點電極之附近之步驟即可。於此步驟中，如因應前述第3 區域3之第1內部電路所必要之供給電流，配置由單元庫 L B R選擇之穩壓器，可以比較容易地進行降壓電源電路 之佈局設計。 圖3 2係作爲藉由降壓電源電路之佈局資料（即，光 罩圖案之資料）被規定之電路圖案之1例，例示串聯穩壓 器之電路圖案PTN。此電路圖案PTN之佈局資料係以 被顯示於圖3 3之電路連接資料C N T D、被顯示於圖 3 4之電路符號資料S B L D爲1對1對應被連結。即， 於這些3種之電子資料PTN、CNTD、SBLD之間 ，接線、Μ〇S大小等之資訊被共有。圖面上，藉由附於 M〇S電晶體之標號丁 50〜丁 56 、訊號Al 、Ε1 、 以及電壓又6乂1、¥丨！11、¥8 3，圖3 2之圖案與 圖3 3之電路被對應，圖3 3之電路與圖3 4之符號被對 應。藉由利用這些之電子資料，降壓電源電路之電路設計 、佈局設計等可以容易進行之同時，資訊之管理也變得容 易。 圖3 8係顯示本發明之半導體積體電路之進而別的例 子。被顯示於同圖之半導體積體電路係具有具有同等之電 流驅動能力之複數的串聯穩壓器3 0 0〜3 0 6、以及具 有與彼等同等之電流驅動能力之串聯穩壓器1 5 0。又， 作爲彼等之構成形態，具有複數之串聯穩壓器3 0 0〜 3 0 6與1 5 0者、或具有複數之串聯穩壓器3 0 0〜 3 0 6與一個以上之串聯穩壓器1 5 0者、或一個以上之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I.^---^IIΊ4-1Ι (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -35- 488063 A7 — ______B7_ 五、發明説明（3含 串聯穩壓器3 〇 〇〜3 0 6與複數之串聯穩壓器1 5 0者 ’全部都爲相同形態之串聯穩壓器3 〇 〇〜3 〇 6亦可。 (請先閲讀背面之注意事項再填寫本頁) 圖3 9係顯示串聯穩壓器3 〇 〇之詳細之配置例。雖 未特別圖示出’但是其它之串聯穩壓器3 〇 1〜3 〇 6也 相同。又’此串聯穩壓器具有驅動器電晶體4 〇以及放大 器4 1 °在圖4說明之串聯穩壓器1 5 0之配置中，將驅 動器電晶體4 0與放大器41配置於關於輸入輸出之緩衝 器3 0以及3 1之被配置之區域之故，需要電源凸點 2 0 A彙整被配置。在本實施例中，在緩衝器3 〇以及 3 1之被配置之區域只配置放大器4 1，驅動器電晶體 4 0配置在緩衝器3 0以及3 1與內部電路之被配置之區 域3與4之間。藉由此，在緩衝器3 0以及3 1之被配置 區域只要有放大器4 1可以配置之區域便以足夠，串聯穩 壓器3 0 0〜3 0 6之配置自由度增加。進而，驅動器電 晶體4 0與複數之更小的電晶體電氣地連接，整體使之成 爲具有一定的驅動能力亦可。 經濟部智慧財產局員工消費合作社印製 圖4 0係顯示串聯穩壓器3 0 0之別的配置例。例如 ，凸點電極未被配置於半導體晶片1 0之4角落之附近的 情形，在位於半導體晶片1 0之4角落之第2區域2上存 在空的區域。於此處配置串聯穩壓器3 0 0之放大器部 4 1。在圖4 0之配置例之情形，放大器4 1被配置於與 輸入輸出有關之緩衝器3 0以及3 1之被配置之區域之4 角落。在此情形，驅動器電晶體4 0並非如圖3 9說明之 直線配置，也可以成爲曲折之配置。又，關於其它之串聯 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -36- 488063 A7 B7 五、發明説明（ 穩壓器，可以採用與圖4 0同樣之佈局，剩餘者以圖3 9 之形態佈局。 (請先閲讀背面之注意事項再填寫本頁) 由以上之說明可以明白地，在具有以比被使用於晶片 間之介面之電源電壓V e X t還低之內部電源電壓 V i n t動作之內部電路之L S I中，藉由將產生內部電 源電壓V i n t之穩壓器利用配置緩衝器以及保護元件用 之區域加以配置，可以降低由於降壓電源電路之載於晶片 化之面積附加。 關於面積附加之降低，例示定量之效果。在圖3 5係 顯示藉由因圖1之電路構成之面積附加降低之效果。在圖 3 5中，與不於第2區域2形成串聯穩壓器之面積附加之 降低前相比，在圖1之半導體積體電路之情形，串聯穩壓 器1 5 0〜1 5 7之面積附加不見，例如，晶片面積之增 加部份可以由0 . 63mm2降低爲0 · 34mm2。 經濟部智慧財產局員工消費合作社印製 關於非所期望之電壓降低之抑制，例示定量之效果。 圖3 6之（A )係顯示配置對於半導體晶片1 〇之驅動能 力，具有充分之電流供給能力之一個的串聯穩壓器之集中 形式之半導體積體電路，圖3 6之（B )係顯示分散配置 如圖1之複數個串聯穩壓器之分散形式之半導體積體電路 。又，此複數個串聯穩壓器之驅動能力之總和係具有與上 述串聯穩壓器2 0 0相比爲同等程度，或同等以上之驅動 能力。圖3 7係顯示在應供給於被配置於圖3 6之半導體 積體電路之第3區域3之內部電路之電流I 1〜I 7之和 不同之情形，顯現於電源幹線L 2 0上之內部電源電壓 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) ~ ~ -37- 488063 A7 B7 五、發明説明（3$ V i n t之最大壓降。在此例中，內部電源電壓v i n t 之目標電壓爲1 · 8V。於圖3 7中，例如，被供給於內 部電路之電流爲2 0 0mA之情形，在圖3 6 ( B )之分 散形式中，內部電源電壓V i n t之壓降約〇 . iv，但 是在圖36 (A)之集中形式中，內部電源電壓virlt 之壓降至約0 · 7V。由此，如被例示於圖1般地，藉由 採用於圍繞之電源線路L 2 0幾乎等間隔配置複數個串聯 穩壓器之構成，即使在所需要之電流量多之情形，也可以 將內部電源電壓V i n t之壓降壓抑在小的程度。 以上雖依據實施形態具體說明由本發明者所完成之發 明，但是本發明並不限定於此，在不脫離其要旨之範圍， 不用說可以有種種之變更可能。 例如，串聯穩壓器之數目、電路構成、被形成於第3 區域之具體的電路之機能等並不限定於上述之例，可以適 當變更。本發明不限定於具有C P U之微電腦或微處理器 ，也可以適用於通訊用之通訊協定控制器、特化爲錯誤訂 正等之加速器等之各種半導體積體電路。電極凸點不限定 於焊墊，也可以爲被利用於晶片尺寸封裝等之突起電極用 之凸點電極。進而，凸點電極或緩衝器等被配置之區域不 限定於半導體晶片之周緣部份，也可以爲中央部份等。 關於低消費電力之點，本發明之半導體積體電路雖最 適合於行動電話等之攜帶資訊終端，但是並不限定於此， 可以廣泛適用於種種之邏輯L S I。 於本申請案所揭示之發明之中，如簡單說明由代表性 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） I-^ ；---I (請先閱讀背面之注意事項存填寫本頁)
「1T 經濟部智慧財產局員工消費合作社印製 -38- 488063 A7 B7 五、發明説明（3今 者所獲得之效果，則如下述。 (請先閲讀背面之注意事項再填寫本頁) 即，於具有以比外部電源電壓還低之內部電源電壓動 作之內部電路之半導體積體電路中，藉由利用配置緩衝器 以及保護元件用之區域、或以緩衝器之佈局之寬大略決定 之寬的緩衝器佈局區域以配置產生內部電源電壓之穩壓器 ，可以降低降壓電源電路之載於晶片化之面積附加。 進而，利用傳達降壓電壓之迴圈狀之電源幹線，於電 源幹線設置連接外加安定化電容用之電極凸點，因應動作 模式，控制切換降壓用之參考電位之穩壓器之活性、非活 性化，或藉由利用外部電源電壓以及降壓電壓，進行基板 偏壓控制等，可以更促進低消費電力。 又，在具有前述穩壓器之半導體積體電路之設計中， 以與由前述緩衝器之佈局所決定之寬大略相等之寬將前述 穩壓器配置於接受前述第1電源電壓之凸點電極以及接受 電路之接地電壓之凸點電極之附近即可，此時，如因應前 述第1內部電路所必要之供給電流，配置由單元庫選擇之 穩壓器，可以比較容易進行半導體積體電路之設計。 經濟部智慧財產局員工消費合作社印製 圖面之簡單說明.·. 圖1係顯示本發明之半導體積體電路之一例之說明圖 _^^^示穩壓器之一例之電路圖° 圖示以構成穩壓器之差動放大器爲例之電路圖 〇 ^氏張尺度適用中國國家標準（CNS ) A4規格（210X 297公董) -39- 488063 A7 ___ _B7_ 五、發明説明（ 圖4係顯示以串聯穩壓器之基本的配置構成爲例之佈 局圖案。 (請先閲讀背面之注意事項再填寫本頁) 圖5係將串聯穩壓器配置於晶片角落部份之佈局圖案 〇 圖6係將串聯穩壓器配置於晶片角落部份之別的佈局 圖案。 . 圖7係顯示以參考電壓配線之平面的構成爲例之佈局 圖案。 圖8係顯示以參考電壓配線附近之剖面構造爲例之縱 剖面圖。 圖9係顯示以第2區域之串聯穩壓器與配線之連接狀 態之詳細爲例之佈局圖案。 圖1 0係顯示以穩壓器與電源凸點之連接狀態爲例之 電路圖。 圖1 1係顯示以電源凸點與連接於此之保護元件爲例 之電路圖。 經濟部智慧財產局員工消費合作社印製 圖1 2係顯示以訊號輸出用緩衝器與連接於此之保護 元件爲例之電路圖。 圖1 3係顯示以訊號輸入用緩衝器與連接於此之保護 元件爲例之電路圖。 圖1 4係顯示以準位轉換電路等爲例之電路圖。 圖1 5係顯示採用不需要參考電壓產生電路之串聯穩 壓器之半導體積體電路之一例之說明圖。 圖1 6係顯示個別可以活性、非活性控制複數個串聯 ^紙張尺度適用中國國家標準（CNS ) A4規格（210X297公^ j " -40- 488063 A7 __ B7 五、發明説明（3今 穩壓器之半導體積體電路之一例之說明圖。 (請先閲讀背面之注意事項再填寫本頁) 圖1 7係顯示與其它相比，電流驅動能力小之串聯穩 壓器也一倂搭載之半導體積體電路之一例之說明圖。 圖1 8係顯示利用複數種之內部電源電壓之半導體積 體電路之一例之說明圖。 圖1 9係顯示透過凸點電極，於半導體晶片可以外加 一個之安定化電容之半導體積體電路之一例之說明圖。 圖2 0係顯示透過凸點電極，於半導體晶片可以外加 複數個安定化電容之半導體積體電路之一例之說明圖。 圖2 1係顯示在半導體晶片之外部也可以使電源電壓 用之電源幹線繞1圈之半導體積體電路之一例之說明圖。 圖2 2係顯示追加副串聯穩壓器以及基板偏壓控制電 路之半導體積體電路之一例之說明圖。 圖2 3係顯示以半導體積體電路之動作模式與電路之 活性、非活性化控制形態爲例之說明圖。 圖2 4係顯示以因應半導體積體電路之動作狀態之基 板偏壓控制形態爲例之說明圖。 經濟部智慧財產局員工消費合作社印製 圖2 5係顯示昇壓電路之一例之電路圖。 圖2 6係顯示內藏切換穩壓器之驅動器控制電路之半 導體積體電路之一例之說明圖。 圖2 7係顯示皆具備圖2 2與圖2 6之構成之半導體 積體電路之一例之說明圖。 圖2 8係以電路連接與電源連接爲主體顯示圖2 7之 構成之方塊圖。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公^) -41 - 488063 Α7 Β7 五、發明説明（珀 圖2 9係顯示基準電壓產生電路以及設定其之修整資 訊之電路之一例之電路圖。 I-^----^---I (請先閲讀背面之注意事項再填寫本頁) 圖3 0係顯示以利用參考電壓用緩衝器，因應被配置 於第3區域之內部電路之動作頻率，切換內部電源電壓用 之構成爲例之電路圖。 圖3 1係槪略顯示半導體積體電路之佈局設計方法之 說明圖。 圖3 2係顯示藉由串聯穩壓器之光罩圖案之資料而被 規定之電路圖案之一例之佈局圖案。 圖3 3係藉由被連結於圖3 2之佈局圖案之電路連接 資料而被特定之電路圖。 圖3 4係藉由被連結於圖3 2之佈局圖案之電路符號 資料而被特定之符號說明圖。 圖3 5係顯示藉由圖1之電路構成之面積附加降低之 效果之一例釣說明圖。 圖3 聯穩壓器之集中形式與分散形式當成個 經濟部智慧財產局員工消費合作社印製 別之半導體積體%:亀路而表示之說明圖。 圖3 7係關於非所期望之電壓降低之抑制，以定量之 效果爲例而顯示之說明圖。 圖3 8係顯示本發明之半導體積體電路之一例之說明 圖。 圖3 9係顯示以串聯穩壓器之配置構成爲例之佈局圖. 案。 圖4 0係顯示將串聯穩壓器配置於晶片角落部之一例 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -42- 488063 A7 B7五、發明説明（矽 之佈局圖案。 主要元件對照表 經濟部智慧財產局員工消費合作社印製 1 第 1 區域 2 第 2 區域 3 第 3 區域 4 第 4 區域 1 〇 半 導 體晶片 2 〇 凸 點 電極 3 〇 、3 1 緩 衝 器 3 2 保 護 元件 4 〇 驅 動 器Μ〇 S 電 晶體 4 1 差 動 放大器 6 〇 參 考 電壓產 生 電 路 7 〇 控 制 電路 7 1 基 板 偏壓控 制 電 路 9 〇 驅 動 器控制 電 路 1 〇 〇 基 準 電壓產 生 電 路 1 3 〇 寄 存 器 1 3 5 不 揮 發性記 憶 體 1 5 0〜1 5 8 穩壓器 II——：—一 (請先閲讀背面之注意事項再填寫本頁) ,11 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -43-

Claims (1)

  1. 488063 A8 Β8 C8 D8 六、申請專利範圍 1 . 一種半導體積體電路，其特徵爲： 於半導體晶片具有被利用於與外部之連接之複數個端 子；以及被連接於前述端子之緩衝器以及保護電路；以及 將由外部被供給於指定之端子之第1電源電壓降壓爲比其 低之至少一種之內部電源電壓之複數個穩壓器；以及接受 前述內部電源電壓而動作之第1內部電路， 前述穩壓器係利用以形成有前述緩衝器以及保護電路 且這些緩衝器以及保護電路之佈局的寬大致決定之寬的區 域配置而成者。 ' 2.—種半導體積體電路，其特徵爲： 於半導體晶片具有被利用於與外部之連接之複數個端 子；以及被連接於前述端子之緩衝器以及保護電路；以及 將由外部被供給於指定之端子之第1電源電壓降壓爲比其 低之至少一種之內部電源電壓之複數個穩壓器；以及接受’ 前述內部電源電壓而動作之第1內部電路， 前述穩壓器係利用前述緩衝器之佈局的寬大略決定之 寬的區域，被配置於接受前述第1電源電壓之端子以及接 受電路之接地電壓之端子之附近而成者。 3 .如申請專利範圍第1或第2項記載之半導體積體 電路，其中具有前述複數個穩壓器的輸出被結合，對前述 第1內部電路供給前述內部電源電壓之電源線而成。 4 .如申請專利範圍第3項記載之半導.體積體電路， 其中前述電源線係被形成爲閉迴圏狀。 5 ·如申請專利範圍第4項記載之半導體積體電路， 本^張尺度適用中國國家標準（CNS ) A4規格（210X 29*7公釐) — ----.--Ί—φί (請先閲讀背面之注意事項再填寫本頁) -ΙΤ 經濟部智慧財產局員工消費合作社印製 -44 - 488063 A8 B8 C8 D8 六、申請專利範圍 其中在前述電源線中，前述穩壓器的輸出結合點之間的寄 生電阻係相互大致被設爲相等而成。 6 .如申請專利範圍第4項記載之半導體積體電路， 其中'在前述電源線中，前述穩壓器的輸出結合點之間的距 離係相互大致被設爲相等而成。 7 .如申請專利範圍第3或4項記載之半導體積體電 路，其中具有連接於前述電源線之端子。 8 .如申請專利範圍第1或2項記載之半導體積體電 路，其中前述半導體晶片具有利用前述第1電源電壓之第 2內部電路， 前述第2內部電路具有將由前述第1內部電路輸出的 訊號轉換爲以第1電源電壓規定的訊號振幅而輸出的準位 轉換電路而成。 9 _如申請專利範圍第1或2項記載之半導體積體電· 路，其中在前述半導體晶片具有利用前述第1電源電壓之 第2內部電路， 前述第2內部電路具有形成降壓電壓之參考電壓，供 給於前述穩壓器之參考電壓產生電路。 1 〇 ·如申請專利範圍第9項記載之半導體積體電路 ，其中爲了將前述參考電壓供給於各穩壓器，具有在中途 被分開而形成開迴圈之參考電壓配線。 1 1 ·如申請專利範圍第1 〇項記載之半導體積體電 路，其中前述參考電壓配線係大致沿著前述穩壓器的配置 而配置’被供給電路的接地電壓之屏蔽配線係並設於同一 本紙張尺度適用中國國家標準（CNS ) Α4規格（21 Οχ297公釐） II----·-IJJtl (請先閲讀背面之注意事項再填寫本頁) 、·1Τ 經濟部智慧財產局員工消費合作社印製 -45- 488063 A8 B8 C8 _ D8 六、申請專利範圍 配線層。 I— I HI·——— 11 In *'1 I (請先閲讀背面之注意事項再填寫本頁) 1 2 ·如申請專利範圍第1 1項記載之半導體積體電 路，其中在前述參考電壓配線之上下進而並設別的屏蔽配 線或屏蔽區域。 1 3 .如申請專利範圍第9項記載之半導體積體電路 ，其中前述參考電壓產生電路係具有根據藉由修整資訊所 決定的電路特性之基準電壓產生電路的輸出電壓以產生參 考電壓，保持前述修整資訊之可電性寫入的不揮發性記憶 體而成。 . 1 4 ·如申請專利範圍第9項記載之半導體積體電路 ，其中前述參考電壓產生電路可以輸出由複數種之參考電 壓之中被選擇之參考電壓。 1 5 ·如申請專利範圍第1 4項記載之半導體積體電 路，其中前述參考電壓產生電路係依照動作模式以響應由· 控制手段所給予的指示，選擇參考電壓。 經濟部智慧財產局員工消費合作社印製 1 6 ·如申請專利範圍第1或2項記載之半導體積體 電路，其中在前述半導體晶片具有利用前述第1電源電壓 之第2內部電路， 前述第2內部電路具有控制上述複數之穩壓器之活性 、非活性之活性化控制手段。 1 7 .如申請專利範圍第1 6項記載之半導體積體電 路，其中前述活性化控制手段可以對於單數.或複數之個個 穩壓器個別進行活性化控制。 i 8 ·如申請專利範圍第1 6項記載之半導體積體電 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） " " " -46- 488063 A8 B8 C8 D8 六、申請專利範圍 路’其中前述複數個穩壓器之內的單數或一部份之複數個 穩壓器與剩餘之穩壓器相比，由電流驅動能力或消費電流 被設爲比較小者形成，前述活性化控制手段係響應半導體 積體電路之第1動作模式，使全部之穩壓器或除了電流驅 動能力或消費電流被設爲比較小之穩壓器之外的剩餘的穩 壓器成爲活性狀態，響應半導體積體電路之第2動作模式 ’使前述電流驅動能力或消費電流被設爲比較小之穩壓器 成爲活性狀態。 1 9 ·如申請專利範圍第1 6項記載之半導體積體電 路，其中前述第2內部電路，由具有與前述穩壓器相比， 電流驅動能力或消費電流被設爲比較小之副穩壓器而形成 ，前述活性化控制手段係響應半導體積體電路之第1動作 模式，使前述穩壓器成爲活性狀態，響應半導體積體電路 之第2動作模式，使前述副穩壓器成爲活性狀態。 2 〇 ·如申請專利範圍第1或2項記載之半導體積體 電路，其中在前述半導體晶片具有利用前述第1電源電壓 之第2內部電路、前述複數個穩壓器之輸出被結合，對前 述第1內部電路供給前述內部電源電壓之電源線，以及連 接於前述電源線的端子， 前述第2內部電路具備開關穩壓器之驅動器控制電路 ，具有被分配於以驅動器控制電路被產生之驅動控制訊號 之外部輸出端子之端子。 2 1 ·如申請專利範圍第2 0項記載之半導體積體電 路，其中具有將前述穩壓器或前述驅動器控制電路之其中 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） _____________ (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -47- 488063 A8 B8 C8 D8 六、申請專利範圍 一方固定地控制爲非活性狀態之非活性化控制手段。 2 2 .如申請專利範圍第1或2項記載之半導體積體 電路，其中前述半導體晶片具有利用前述第1電源電壓之 第2內部電路， 前述第2內部電路具有控制構成前述第1內部電路之 開關元件的基板電位之基板偏壓控制電路，此基板偏壓控 制電路係利用前述第1電源電壓以及前述內部電源電壓， 以依照半導體積體電路的動作模式控制基板電位。 2 3 .如申請專利範圍第1或2項記載之半導體積體 電路，其中前述半導體晶片具有利用前述第1電源電壓之 第2內部電路， 前述第2內部電路具有控制構成前述第1內部電路的 開關元件之基板電位之基板偏壓控制電路，此基板偏壓控 制電路係利用前述第1電源電壓以及前述內部電源電壓， 在第1內部電路的等待狀態中，給予開關元件反方向基板 偏壓狀態。 2 4 .如申請專利範圍第2 2項記載之半導體積體電 路，其中前述基板偏壓控制電路係因應半導體積體電路之 第1動作模式，以前述內部電源電壓以及接地電壓規定第 1內部電路之基板電位，因應半導體積體電路之第2動作 模式，以降壓前述第1電源電壓以及前述接地電壓之電路 的負電壓規定第1內部電路之基板電位。 2 5 . —種半導體積體電路之設計方法，其特徵爲： 在設計具有被利用於與外部之連接的複數個端子、連 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） I-^ ·--ΊΙ#^«.-I (請先閱讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 -48- 488063 A8 B8 C8 D8 穴、申請專利乾圍 — ^ .--Ί—·-] (請先閲讀背面之注意事項再填寫本頁) 接於前述端子的複數個緩衝器以及保護電路、將由外部供 給於指定的端子之第1電源電壓降壓爲比其還低之至少一 種類的內部電源電壓之複數個穩壓器，以及接受前述內部 電源電壓而動作的第1內部電路之半導體積體電路之際， 包含以與由前述緩衝器的佈局所決定的寬大致相等之寬， 將前述穩壓器配置於接受前述第1電源電壓的端子以及接 受電路之接地電壓的端子附近之步驟。 2 6 ·如申請專利範圍第2 5項記載之半導體積體電 路之設計方法，其中在前述步驟中，依照前述第1吋部電 路所必須的供給電流，配置由單元庫所選擇的穩壓器。 2 7 · —種半導體積體電路，其特徵爲： 在半導體晶片具有被利用於與外部之連接之端子複數 個被配置之第1區域；以及 被連接於前述端子之緩衝器以及保護電路被配置，而_ 且，將由外部被供給指定之端子之第1電源電壓降壓爲比 其還低之至少一種之內部電源電壓之複數個穩壓器被配置 之第2區域；以及 經濟部智慧財產局員工消費合作社印製 接受前述內部電源電壓而動作之第1內部電路被配置 之第3區域；以及 利用前述第1電源電壓之第2內部電路被配置之第4 區域， 前述穩壓器被配置於接受前述第1電源電壓之端子以 及接受電路之接地電壓之端子的附近， 具有前述複數個穩壓器之輸出被結合，對前述第1內 本紙張尺度適用中國國家標準（CNS )八4規格（210X297公釐) -49 - 488063 A8 B8 C8 ___ D8 六、申請專利範圍 部電路供給前述內部電源電壓之電源線。 2 8 ·如申請專利範圍第2 7項記載之半導體積體電 路，其中前述電源線係形成閉迴圈狀，在前述電源線中， 前述穩壓器的輸出結合點之間的寄生電阻係相互大致被設 爲相等而成。 2 9 .如申請專利範圍第2 8項記載之半導體積體電 路，其中具有連接於前述電源線之端子。 30.—種半導體積體電路，其特徵爲： 半導體晶片具有被利用於與外部的連接之複數個端子 、被連接於前述端子之緩衝器以及保護電路、將由外部供 給於指定的端子之第1電源電壓降壓爲比其低之至少一種 類的內部電源電壓之複數個穩壓器、接受前述內部電源電 壓而動作的第1內部電路，以及利用前述第1電源電壓之 第2內部電路， 前述穩壓器係配置於接受前述第1電源電壓的端子以 及接受電路的接地電壓的端子附近， 具有前述複數個穩壓器的輸出被結合，對前述第1內 部電路供給前述內部電源電壓之電源線， 前述第2內部電路具有將由前述第1內部電路輸出的 訊號轉換爲以第1電源電壓規定的訊號振幅而輸出之準位 轉換電路、形成降壓電壓之參考電壓，供給於前述穩壓器 之參考電壓產生電路，以及C P U， 前述參考電壓產生電路係可輸出由複數種類的參考電 壓之中所選擇的參考電壓，以響應由前述C P U所給予之 本紙張尺度適用中國國家標準（CNS ) A4規格（210X29*7公釐) (請先閲讀背面之注意事項再填寫本頁) -tT 經濟部智慧財產局員工消費合作社印製 -50- 488063 A8 Β8 C8 ________ D8 六、申請專利範圍 指示，選擇參考電壓。 31·—種半導體積體電路，其特徵爲： I-_ . -I (請先閲讀背面之注意事項再填寫本頁) 半導體晶片具有被利用於與外部的連接之複數個端子 、被連接於前述端子之緩衝器以及保護電路、複數個穩壓 器，以及第1內部電路， 前述穩壓器係將由外部供給之第1電源電壓降壓爲比 其還低之至少一種類的內部電壓， 前述第1內部電路係接受內部電壓而動作， 進而，前述穩壓器具有放大器部與由至少一個以上的 電晶體所構成之電晶體電路部。 3 2 ·如申請專利範圍第3 1項記載之半導體積體電 路，其中前述放大器部係被配置在前述端子、緩衝器以及 保護電路被配置之區域內， 前述電晶體電路部係被配置在比前述端子、緩衝器以 及保護電路還內側處。 經濟部智慧財產局員工消費合作社印製 3 3 ·如申請專利範圍第3 1項記載之半導體積體電 路，其中前述端子、緩衝器以及保護電路被配置之區域係 沿著半導體晶片之至少一邊而被配置， 進而，前述放大器部係被配置於此區域， 前述電晶體電路部係沿著比此區域還內側而被配置。 34.—種半導體積體電路，其特徵爲： 在半導體晶片具有被利用於與外部之連接之端子被複 數個配置之端子區域；以及 被配置於：被連接於前述端子之緩衝器以及保護電路 ί紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） '~' -51 - 488063 A8 B8 C8 _________ D8 六、申請專利範圍 被配置’而且，將由外部被供給於指定之端子之第1電源 電壓降壓爲比其還低之至少一種之內部電源電壓之複數個 穩壓器之配置之第1電路區域；以及 接受前述內部電源電壓而動作之第1內部電路被配置 之第2電路區域；以及 利用前述第1電源電壓之第2內部電路被配置之第3 電路區域， 前述穩壓器具有放大器部與由至少一個以上之電晶體 形成之電晶體電路部，. ' 前述放大器部被配置於前述第1電路區域內。 3 5 .如申請專利範圍第3 4項記載之半導體積體電 路，其中前述電晶體電路部被配置於前述第1電路區域與 前述第2電路區域之間，或前述第1電路區域與前述第3 電路區域之間。 3 6 .如申請專利範圍第3 4項記載之半導體積體電 路，其中前述電晶體電路部係被配置於比前述第1電路區 域還靠近半導體晶片之內側、比前述第2電路區域以及前 述第3電路區域還靠近半導體晶片之外側。 本紙張尺度適用中國國家標率（CNS)A4規格（210x297公釐） I-^ - Ί—·-] (請先閲讀背面之注意事項再填寫本頁) -1T 經濟部智慧財產局員工消費合作社印製 -52-
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