JP5587221B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関し、特に、電源遮断手段を内部に有する半導体装置に関する。

半導体装置の低消費電力化を目的として、マクロセルを構成する回路ブロックとメイン電源線との間に電源スイッチを設け、当該回路ブロックが動作しないスタンバイモード時には電源スイッチをオフすることで、スタンバイモード時のリーク電流を低減する技術が知られている。

特許文献１には、電源遮断をするＲＡＭブロックの出力が電源遮断によりフローティングになり、電源遮断をするＲＡＭブロックに接続されている回路ブロックにおいて貫通電流が流れるのを防止するために、ＲＡＭブロックの出力段に出力不定防止回路を設ける技術が記載されている。この出力不定防止回路のような貫通電流を防止するために出力段に設けられる回路は、アイソレーション回路と呼ばれている。

特開２００７−２５８２２６号公報

一般に異なる電源遮断領域の間には特許文献１に開示のＲＡＭブロックの出力段に設けられている出力不定防止回路のように貫通電流防止のためのアイソレーション回路が必要なことは知られているが、本願発明者らは貫通電流の問題は電源遮断がされる回路ブロックと電源遮断されない回路ブロックの間だけでなく、電源遮断がされる回路ブロック同士、すなわち電源遮断がされる領域同士の間でも生じることを見出した。

図３は本願発明に先だって検討した電源スイッチ付きマクロセル及び回路ブロックを有する回路３００の回路図である。回路３００は、電源スイッチ付きマクロセル３０１と、第１回路ブロック３０２と、電源スイッチ制御回路３０３とを有する。電源スイッチ付きマクロセル３０１はＲＡＭを有するマクロセルコア３０４とマクロセル電源スイッチ３０５を備え、マクロセル電源スイッチ３０５はメイン電源線３０６とマクロセル内部電源線３０７とを接続している。マクロセル電源スイッチ３０５は電源スイッチ制御回路３０３から電源スイッチ制御信号３０８を与えられる。

第１回路ブロック３０２は電源スイッチ付きマクロセル３０１へ入力信号を与え、また電源スイッチ付きマクロセル３０１からの出力信号を受ける。第１回路ブロック３０２への電源線であるサブ電源線３０９は第１回路ブロック電源スイッチ３１０を介してメイン電源線３０６と接続されている。第１回路ブロック電源スイッチ３１０は電源スイッチ制御回路３０３から前記電源スイッチ制御信号３０８を与えられる。

以上のように、電源スイッチ付きマクロセル３０１と第１回路ブロック３０２の両者の電源スイッチのオン・オフ制御信号として共通の電源スイッチ制御信号３０８が入力されており、電源遮断は独立して行われるのではなく、連動して行われる。

図４は、回路３００が通常動作状態から電源遮断状態へ移行し、また電源遮断状態から通常動作状態に復帰する時の、タイミングチャートである。電源遮断状態へ移行する場合、マクロセルコア３０４に電力を供給するマクロセル内部電源線３０７や第１回路ブロック３０２に電力を供給するサブ電源線３０９の電源電圧降下速度はそれらの回路のリーク電流の大きさにより決まるため一致しない。

ここで、例えばマクロセル内部電源線３０７の方が速く電源電圧が降下した場合、仮にアイソレーション回路３１１が無いと、図４に示した遮断移行期間においてマクロセルコア３０４の出力端子から中間電位が第１回路ブロック３０２内にある後段回路セル３１２へ出力されるため、第１回路ブロック３０２に貫通電流が流れ、電源に意図しないノイズが生じる可能性がある。このようなノイズは例えばグランド側の電源線（ＶＳＳ）を介して他の通常動作中の電源領域へ悪影響を及ぼす可能性もある。

また回路３００が電源遮断状態から通常動作状態に復帰する場合、マクロセル内部電源線３０７やサブ電源線３０９の電源電圧昇圧速度は、マクロセル電源スイッチ３０５と第１回路ブロック電源スイッチ３１０とで駆動力が異なることや、電源スイッチ付きマクロセル３０１と第１回路ブロック３０２とで内部回路の負荷容量が異なるために一致しない。例えばマクロセル内部電源線３０７の方が速く電源電圧が昇圧する場合、仮にアイソレーション回路３１３が無いと、図４に示した復帰移行期間において電源スイッチ付きマクロセル３０１のマクロセルコア３０４の入力端子には第１回路ブロック３０２内にある前段回路セル３１４から中間電位が入力されて貫通電流が流れる。この貫通電流により、回路３００での消費電力が増大したり、復帰移行期間中にメイン電源線３０６にドロップが生じたり、また電源スイッチ付きマクロセル３０１の電源電圧復帰までの時間が設計時に意図した時間より遅くなり、場合によっては回路３００を備える半導体装置の誤動作を引き起こす可能性もある。

以上の理由から、電源スイッチ付きマクロセル３０１と第１回路ブロック３０２の電源スイッチを連動して動作させる場合においてもアイソレーション回路３１１および３１３を設けた。しかし、アイソレーション回路３１１および３１３の付加によって、マクロセル３０１のセルディレイが増大することになりセルの動作速度が低下する問題や、マクロセル３０１のセル面積が増大するといった問題が生じる。

本発明は、電源遮断がされる領域同士の場合であっても生じる、すなわち複数の領域にそれぞれ備えられている電源遮断スイッチが連動して動作する場合であっても生じる、電源遮断移行時および復帰時の貫通電流の問題を解決しつつアイソレーション回路を不要とすることを目的とする。

上記課題を解決するために、本発明の半導体装置は、第１の電源線と、第１のスイッチを介して第１の電源線に接続されている第２の電源線、および第２の電源線に接続されているマクロセルコアを有しているマクロセルと、第２のスイッチを介して第１の電源線に接続されている第３の電源線と、第３の電源線に接続され、マクロセルコアの入力または出力の少なくともいずれかに接続されている回路ブロックとを備え、第２の電源線と第３の電源線とが接続されている。

本発明によれば、アイソレーション回路を用いることなく貫通電流を防ぐことができる。

本発明の実施例に係る電源スイッチ付きマクロセル及び回路ブロックの回路図である。 図１の回路図に対応するタイミングチャートの例である。 本願発明者らが本願発明をするにあたって検討した回路の回路図である。 図３の回路図に対応するタイミングチャートの例である。 本発明の半導体装置の実施例のレイアウト図である。 図５の第１回路ブロック及び電源スイッチ付きマクロセルの詳細レイアウトの例を示す図である。 図６の電源スイッチ付きマクロセルの詳細レイアウトの例を示す図である。 本発明の実施例に係る電源スイッチ付きマクロセル及び回路ブロックの回路図である。 マクロセル完全電源遮断の場合の図８の回路図に対応するタイミングチャートの例である。 マクロセル第１コアのみ電源遮断の場合の図８の回路図に対応するタイミングチャートの例である。

図５は、本発明の半導体装置の実施例である半導体装置５００のレイアウト図である。半導体装置５００は、第１回路ブロック５０１と、第２回路ブロック５０２と、第３回路ブロック５０３と、第４回路ブロック５０４と、第５回路ブロック５０５と、第６回路ブロック５０６と、電源スイッチ制御回路５０７と、入出力端子（ＩＯ）５１１と、第１回路ブロック５０１に囲まれる形で電源スイッチ付きマクロセル５０８とを有する。電源スイッチ付きマクロセル５０８は、本実施例では電源スイッチ付きのＲＡＭマクロセルである。第１回路ブロック５０１および第２〜第６回路ブロック５０２〜５０６のうち少なくとも第１回路ブロック５０１は電源スイッチを有し、各回路ブロックの電源スイッチのオンオフにより半導体装置５００の省電力化を図ることができる。電源スイッチ制御回路５０７から第１回路ブロックにマクロセル電源スイッチ制御信号５０９及び回路ブロック電源スイッチ制御信号５１０が分配されている。また、電源スイッチ制御回路５０７から第２〜第６回路ブロック５０２〜５０６にも第１回路ブロック５０１と同様に、それぞれのマクロセル電源スイッチ制御信号及びそれぞれの回路ブロック電源スイッチ制御信号が分配されている。各回路ブロックにおいて、スタンバイモード時にはそれぞれの電源スイッチ制御信号により電源スイッチをオフしてメイン電源線からの電荷の供給を遮断し、半導体装置５００の消費電力を低減することができる。

図６は、第１回路ブロック５０１の詳細レイアウトの例を示す図である。また図７は、図６の電源スイッチ付きマクロセル５０８の詳細レイアウトの例を示す図である。第１回路ブロック５０１にはメイン電源線６０１と、サブ電源線６０２と、それらを接続する第１回路ブロック電源スイッチ６０３とを有し、物理的には第１回路ブロック５０１の中に埋め込まれる形で電源スイッチ付きマクロセル５０８が配置されている。電源スイッチ付きマクロセル５０８の内部にはＲＡＭを有するマクロセルコア６０４とマクロセル電源スイッチ６０５が存在している。マクロセル電源スイッチ６０５は、ＲＡＭを有するマクロセル５０８が持つ内部の電源線１０１と、マクロセル５０８のマクロセル電源スイッチの領域に引き込まれているメイン電源線６０１とを接続する。図６、図７に示したように、メイン電源線６０１、サブ電源線６０２、内部電源線１０１はそれぞれ格子状に配置されている。

高速・高性能なＲＡＭが搭載され大きな電力が必要となる場合などでは、ＲＡＭ動作時に内部電源線１０１に電源ドロップが生じる可能性がある。そこで、マクロセル電源スイッチ６０５の駆動力は第１回路ブロック電源スイッチ６０３の駆動力よりも相対的に大きくする。これにより、通常動作時に電源インピーダンスを小さくして、ＲＡＭを有するマクロセルコア６０４での電源ドロップの問題を回避することができる。以上のように、規則的に配置された第１回路ブロック電源スイッチ６０３からだけでなく、マクロセル電源スイッチ６０５までメイン電源線６０１を引き込んで給電することで、マクロセルコア６０４に十分な電力を供給することができる。

そして図７のように、サブ電源線６０２をマクロセルコア６０４内部まで引き込み、サブ電源線６０２とマクロセル内部電源線１０１との交点に接続部１０４を設けてサブ電源線６０２とマクロセル内部電源線１０１とを接続させる。接続部１０４は、本実施例では交点でサブ電源線６０２とマクロセル内部電源線１０１とを接続するビア接続の構造である。接続部１０４はビア接続によるもの以外でも、別途接続のための配線を設けることで実現できるが、本実施例のビア接続による接続方法の方が電源配線数を抑えることができるので、その分使用できる信号配線数を増やすことができ、配線面積がチップ面積をおおよそ決めてしまう場合ではチップ面積を小さくすることにもつながる。この接続部１０４により、マクロセルコア６０４に電力を供給するマクロセル内部電源線１０１と第１回路ブロック５０１に電力を供給するサブ電源線６０２の電位の差を抑えることができる。

なお、通常動作時は第１回路ブロック電源スイッチ６０３およびマクロセル電源スイッチ６０５をオンするために電源インピーダンスが下がるため、マクロセル内部電源線１０１とサブ電源線６０２との接続部１０４の抵抗は比較的高くても問題ない。したがって接続部１０４の数は少なくても良い。一方で、例えばマクロセル内部電源線１０１とサブ電源線６０２を接続することでこれらの電源ノードの負荷容量を互いに共有させて、電源ノイズに対する耐性を改善させたいなどの場合は、接続部１０４の数を必要量に増やして接続しても良い。

図１は、電源スイッチ付きマクロセル５０８と第１回路ブロック５０１と電源スイッチ制御回路５０７の接続関係を示す回路図である。電源スイッチ付きマクロセル５０８は、電源スイッチ付きマクロセル５０８の内部に、ＲＡＭを有するマクロセルコア６０４と、マクロセル電源スイッチ６０５と、マクロセル内部電源線１０１とを備える。半導体装置５００から電力を供給するメイン電源線６０１と、マクロセル内部電源線１０１とは、マクロセル電源スイッチ６０５を介して接続されている。ＲＡＭを有するマクロセルコア６０４はマクロセル内部電源線１０１に接続され、マクロセル内部電源線１０１から電力が供給される。マクロセル電源スイッチ６０５には、電源スイッチ制御回路５０７からマクロセル電源スイッチ制御信号５０９が与えられる。電源スイッチ付きマクロセル５０８の内部にマクロセル電源スイッチ６０５を設けることで、メイン電源線６０１をマクロセル５０８内にまで引き込み、低インピーダンスでＲＡＭを有するマクロセルコア６０４に電力を供給できる。

第１回路ブロック５０１は、マクロセル５０８のマクロセルコア６０４に信号を送出する前段回路セル１０２と、マクロセルコア６０４から信号を受ける後段回路セル１０３とを有する。すなわち、マクロセル５０８の入力および出力と第１の回路ブロック５０１とが接続されている。本実施例では、ＲＡＭを有するマクロセルコア６０４と第１回路ブロック５０１との間で信号の入出力があるが、マクロセルコア６０４が有する機能によっては、マクロセルコア６０４の入力または出力のみによって、周辺の回路である第１回路ブロック５０１と接続される場合もある。

第１回路ブロック５０１には、サブ電源線６０２が接続され、サブ電源線６０２から電力が供給される。サブ電源線６０２は第１回路ブロック電源スイッチ６０３を介してメイン電源線６０１と接続されている。第１回路ブロック電源スイッチ６０３は電源スイッチ制御回路５０７から第１回路ブロック電源スイッチ制御信号５１０を与えられる。なお、本実施例では、電源スイッチ６０３および６０５としてＰＭＯＳを使用する場合を図示しているが、電源スイッチとしてＮＭＯＳを使用する場合や、ＰＭＯＳ、ＮＭＯＳ両方のスイッチを使用する場合にも同様に本発明を適用することができる。

さらに、マクロセル内部電源線１０１とサブ電源線６０２は、接続部１０４で接続されている。この接続部１０４での接続により、マクロセルコア６０４に電力を供給するマクロセル内部電源線１０１と第１回路ブロック５０１に電力を供給するサブ電源線６０２の電位の差が抑えられるので、第１回路ブロック５０１とマクロセルコア６０４の入出力の接続の間にアイソレーション回路を設けなくても、第１回路ブロック５０１とマクロセル５０８とを電源遮断状態へ移行させる場合や電源遮断状態から復帰させる場合に、マクロセルコア６０４や第１回路ブロック５０１の入出力端子に中間電位が入力されることが防がれ、よって貫通電流を防ぐことができる。アイソレーション回路が不要となるため、マクロセル５０８のセルディレイやセル面積を抑えることができる。

図２は、図１に示した回路に対応するタイミングチャートである。通常動作状態から電源遮断状態へ移行する場合は、第１回路ブロック電源スイッチ制御信号５１０やマクロセル電源スイッチ制御信号５０９により電源スイッチ６０３および６０５をオフ状態とする。これによりサブ電源線６０２やマクロセル内部電源線１０１は、リーク電流により電圧が降下する。

この時、仮に接続部１０４が無い場合、前述の図４で説明したようにサブ電源線６０２とマクロセル内部電源線１０１の電源電圧降下速度が異なるため、両電源線に電位差が生じる。これは、ＲＡＭのリーク電流がその他の回路部のリーク電流よりも相対的に大きいために、マクロセルコア６０４でのリーク電流が第１回路ブロック５０１のリーク電流よりも相対的に大きいことから生じる。本実施例ではＲＡＭを有するマクロセルコア６０４としているが、電源電圧の降下速度の違いの問題はマクロセルコア６０４に含まれるのがＲＡＭであるときに限った問題ではない。例えば、高速化のために、第１回路ブロック５０１と比べて閾値電圧の低いトランジスタを用いているマクロセルコア６０４であった場合は、閾値電圧が低いトランジスタほどリーク電流が大きいために、通常動作状態から電源遮断状態への移行時に、マクロセル内部電源線１０１の電源電圧はサブ電源線６０２の電源電圧と比べて速く電圧降下が起こる。

以上の理由から、仮に接続部１０４が無い場合には、通常動作状態から電源遮断状態に移行する期間において、マクロセルコア６０４から第１回路ブロック５０１内の後段回路セル１０３に中間電位が入力される可能性がある。例えば、後段回路セル１０３がインバータ回路であった場合、インバータ回路のＮＭＯＳとＰＭＯＳが両方ともオンすることで、貫通電流が急激に流れる可能性があり、電源遮断状態へ移行するまでの移行時間が設計時に意図した時間と異なったり、電源ノイズが生じる可能性がある。したがって、図１に示す回路を備える半導体装置が誤動作する可能性がある。

これに対して、本実施例の半導体装置５００では、接続部１０４での接続により、マクロセル内部電源線１０１とサブ電源線６０２の間の電圧の降下速度の差を抑えることができる。このため、第１回路ブロック５０１内の後段回路セル１０３の入力端子に中間電位が入力されることが防がれ、よって貫通電流が流れることを防ぐことができる。

電源遮断状態から復帰する場合は、まず第１回路ブロック電源スイッチ制御信号５１０により第１回路ブロック電源スイッチ６０３のみオンし、サブ電源線６０２とマクロセル内部電源線１０１を十分昇圧した後、マクロセル電源スイッチ制御信号５０９によりマクロセル電源スイッチ６０５をオンし、電源インピーダンスを下げ、通常動作状態へ移行する。

仮に接続部１０４が無くそれぞれの電源スイッチにてサブ電源線６０２とマクロセル内部電源線１０１を昇圧する場合、前述の図４で説明したようにサブ電源線６０２とマクロセル内部電源線１０１の昇圧速度が異なるため、両電源線に電位差が生じる。例えば高速動作が必要な高性能ＲＡＭマクロセルの場合、動作時の電源ドロップを抑えるためマクロセル電源スイッチ６０５のＰＭＯＳのスイッチの量を第１回路ブロック電源スイッチ６０３と比べて相対的に多くすると、電源遮断状態から通常動作状態への復帰時に、マクロセル内部電源線１０１の電圧はサブ電源線６０２に比べて速く昇圧する。このため、電源遮断状態から通常動作状態に移行する期間において、第１回路ブロック５０１内の前段回路セル１０２からＲＡＭを有するマクロセルコア６０４に中間電位が入力される可能性がある。例えばＲＡＭを有するマクロセルコアに入力される中間電位をＲＡＭ内部のインバータ回路で受けた場合、インバータ回路のＮＭＯＳとＰＭＯＳが両方ともオンすることで、貫通電流が流れる可能性がある。特にＲＡＭの書き込みデータビット端子のように、マクロセルに複数の入力端子がある場合はこの貫通電流による影響は大きくなる可能性がある。この貫通電流により、電力が増大する、電源ドロップが生じる、電源電圧が復帰するまでの時間が設計時に意図した時間と異なるなどの問題が生じる可能性がある。したがって、図１に示す回路を備える半導体装置が誤動作する可能性がある。

これに対して本実施例の半導体装置５００では、復帰移行期間では、マクロセル内部電源線１０１とサブ電源線６０２が接続部１０４により接続されているので、マクロセル内部電源線１０１とサブ電源線６０２の昇圧速度の差を抑えることができる。このため電源スイッチ付きマクロセル５０８の入力端子に中間電位が入力されることが防がれ、貫通電流が流れることを防ぐことができる。従って、アイソレーション回路が不要であるため、マクロセル５０８のセルディレイやセル面積を抑えることができる。さらに、マクロセル電源スイッチ６０５に第１回路ブロック電源スイッチ６０３の駆動力より駆動力が高いものを用いることにより、マクロセル５０８への充電が、マクロセル電源スイッチ６０５をオフ状態のままとし、駆動力の小さい方である第１回路ブロック電源スイッチ６０３を介してのみ行われるため、メイン電源線６０１への電源ノイズの影響を抑えることができる。

なおここで言うマクロセルとは主にＲＡＭのようなハードマクロセルを指し、例えばＡＳＩＣのユーザ論理・ランダム論理のようなインバータゲートやＮＡＮＤゲートのような小規模な基本セルを自動配置配線ツールなどにより単純に自動実装して作られる回路ブロックとは異なり、性能・電力・セル面積を最適化するようにトランジスタレベルを考慮して回路設計・レイアウトを行ったセルのことであり、セル内の電力消費を考慮しセル性能として許容される電源ドロップを満足する必要かつ十分な電源スイッチを最適配置し、セル自身で電源ドロップに対する耐性を保証するものである。このようなマクロセルは、回路セルの１つとしてライブラリ化することで別の半導体装置や別の回路ブロックなどへ設計データを再利用することができる。

なお、第１回路ブロック５０１とマクロセル６０５とで回路セルの一つとしてライブラリ化して設計データを再利用することで、半導体装置の回路設計を容易にすることも可能である。

また上述の通り、本実施例のマクロセル５０８には、メイン電源線６０１とマクロセル電源スイッチ６０５との接続の他に、マクロセル内部電源線１０１とサブ電源線６０２との接続がある。通常、自動配線ツールなどによる自動電源配線接続を可能とするため、セルのライブラリには電源端子が定義される。マクロセル５０８のライブラリでは、メイン電源線６０１と接続されるマクロセル電源スイッチ６０５の電源端子のほかに、サブ電源線６０２と接続するためのマクロセル内部電源線１０１の電源端子を別途ライブラリに定義することで、自動配線ツールなどによる自動電源配線接続が可能になり、半導体装置の設計が容易になる。

図８に、電源スイッチ付きマクロセルが複数種の電源領域を有する場合の実施例として、複数種の電源領域を有する電源スイッチ付きマクロセル８０１と第１回路ブロック５０１と電源スイッチ制御回路５０７の接続関係を示す回路図を示した。電源スイッチ付きマクロセル８０１は、その内部にＲＡＭマクロのデコーダやセンスアンプのようなメモリ周辺回路部を有するマクロセル第１コア８０６と、ＲＡＭマクロのメモリアレイ部を有するマクロセル第２コア８０７と、マクロセル第１コア電源スイッチ８０４と、マクロセル第１コア内部電源線８０２と、マクロセル第２コア電源スイッチ８０５と、マクロセル第２コア内部電源線８０３とを備える。

第１メイン電源線８０９とマクロセル第１コア内部電源線８０２とは、マクロセル第１コア電源スイッチ８０４を介して接続され、第２メイン電源線８１０とマクロセル第２コア内部電源線８０３とは、マクロセル第２コア電源スイッチ８０５を介して接続されている。ＲＡＭのメモリ周辺回路部を有するマクロセル第１コア８０６はマクロセル第１コア内部電源線８０２に接続され、マクロセル第１コア内部電源線８０２から電力が供給される。ＲＡＭのメモリアレイ部を有するマクロセル第２コア８０７はマクロセル第２コア内部電源線８０３に接続され、マクロセル第２コア内部電源線８０３から電力が供給される。

マクロセル第１コア電源スイッチ８０４には、電源スイッチ制御回路５０７からマクロセル第１コア電源スイッチ制御信号８１１が与えられる。マクロセル第２コア電源スイッチ８０５には、電源スイッチ制御回路５０７からマクロセル第２コア電源スイッチ制御信号８１２が与えられる。電源スイッチ付きマクロセル８０１の内部にマクロセル第１コア電源スイッチ８０４とマクロセル第２コア電源スイッチ８０５を設けることで、それぞれ第１メイン電源線８０９と第２メイン電源線８１０をマクロセル８０１内にまで引き込み、低インピーダンスでＲＡＭ周辺回路を有するマクロセル第１コア８０６とＲＡＭメモリアレイ部を有するマクロセル第２コア８０７に電力を供給できる。

本実施例ではＲＡＭのメモリ周辺回路部を有するマクロセル第１コア８０６と第１回路ブロック５０１の電源遮断状態を連動させるものとする。但し、ＲＡＭのメモリ周辺回路を有するマクロセル第１コア８０６とＲＡＭのメモリアレイ部を有するマクロセル第２コア８０７の電源遮断状態は常に連動する必要はなく、マクロセル第１コア電源スイッチ制御信号８１１とマクロセル第２コア電源スイッチ信号８１２により独立に制御することができる。例えば、ＲＡＭのメモリ周辺回路部を有するマクロセル第１コア８０６を電源遮断状態とし、ＲＡＭのメモリアレイ部を有するマクロセル第２コア８０７のみ通常動作状態とすることができる。マクロセル第１コア内部電源線８０２とマクロセル第２コア内部電源線８０３とはマクロセル内部電源間スイッチ８０８により接続される。

第１回路ブロック５０１は、マクロセル８０１のマクロセル第１コア８０６に信号を送出する前段回路セル１０２と、マクロセル第１コア８０６からの信号を受ける後段回路セル１０３とを有する。すなわち、マクロセル８０１の入力および出力と第１回路ブロック５０１とが接続されている。本実施例では、ＲＡＭを有するマクロセルコア８０１に対して第１回路ブロック５０１から信号の入出力があるが、マクロセル第１コア８０６が有する機能によっては、マクロセル第１コア８０６の入力または出力のみが、周辺の回路である第１回路ブロック５０１と接続される場合もある。

第１回路ブロック５０１には、サブ電源線６０２が接続され、サブ電源線６０２から電力が供給される。サブ電源線６０２は第１回路ブロック電源スイッチ６０３を介して第１メイン電源線８０９と接続されている。第１回路ブロック電源スイッチ６０３は電源スイッチ制御回路５０７から第１回路ブロック電源スイッチ制御信号５１０を与えられる。なお、本実施例では、電源スイッチ６０３、８０４および８０５としてＰＭＯＳを使用する場合を図示しているが、電源スイッチとしてＮＭＯＳを使用する場合や、ＰＭＯＳ、ＮＭＯＳ両方のスイッチを使用する場合にも同様に本発明を適用することができる。

さらに、マクロセル第１コア内部電源線８０２とサブ電源線６０２は、接続部１０４で接続されている。実施例１と同様に、接続部１０４はビア接続の構造または配線である。この接続部１０４での接続により、マクロセル第１コア８０６に電力を供給するマクロセル第１内部電源線８０２と第１回路ブロック５０１に電力を供給するサブ電源線６０２の電位の差が抑えられるので、第１回路ブロック５０１とマクロセル第１コア８０６の入出力の接続の間にアイソレーション回路を設けなくても、第１回路ブロック５０１とマクロセル第１コア８０６とを電源遮断状態へ移行する場合や電源遮断状態から復帰する場合に、マクロセル第１コア８０６や第１回路ブロック５０１の入出力端子に中間電位が入力されることが防がれ、よって貫通電流を防ぐことができる。したがって、アイソレーション回路が不要となるため、マクロセル８０１のセルディレイやセル面積を抑えることができる。

図９は、図８に示した回路に対応するタイミングチャートであり、ＲＡＭのメモリ周辺回路部を有するマクロセル第１コア８０６と、ＲＡＭのメモリアレイ部を有するマクロセル第２コア８０７の両方を電源遮断させる完全遮断モードの動作を示している。

通常動作状態から電源遮断状態へ移行する場合は、第１回路ブロック電源スイッチ制御信号５１０、マクロセル第１コア電源スイッチ制御信号８１１、マクロセル第２コア電源スイッチ制御信号８１２により電源スイッチ６０３、８０４および８０５をオフ状態とし、マクロセル内部電源間スイッチ制御信号８１３によりマクロセル内部電源間スイッチ８０８をオン状態とする。これによりサブ電源線６０２やマクロセル第１コア内部電源線８０２や、マクロセル第２コア内部電源線８０３は、いずれもリーク電流により電圧が降下する。

この時、仮に接続部１０４が無い場合、前述の図４で説明したようにサブ電源線６０２とマクロセル第１コア内部電源線８０２の電源電圧降下速度が異なるため、両電源線に電位差が生じる。このため、通常動作状態から電源遮断状態に移行する期間において、マクロセル第１コア８０６から第１回路ブロック５０１内の後段回路セル１０３に中間電位が入力される可能性がある。例えば後段回路セル１０３がインバータ回路であった場合、インバータ回路のＮＭＯＳとＰＭＯＳが両方ともオンすることで、貫通電流が急激に流れる可能性があり、電源遮断状態へ移行するまでの移行時間が設計時に意図した時間と異なったり、電源ノイズが生じる可能性がある。したがって、図８に示す回路を備える半導体装置が誤動作する可能性がある。

これに対して本実施例では、接続部１０４での接続により、電圧の降下速度の差を抑えることができる。このため第１回路ブロック内の後段回路セル１０３の入力端子に中間電位が入力されることが防がれ、アイソレーション回路の追加をすることなく、貫通電流が流れることを防ぐことができる。

電源遮断状態から復帰する場合は、まず第１回路ブロック電源スイッチ制御信号５１０により第１回路ブロック電源スイッチ６０３のみオンし、サブ電源線６０２とマクロセル第１コア内部電源線８０２とマクロセル第２コア内部電源線８０３を十分昇圧した後、マクロセル内部電源間スイッチ制御信号８１３によりマクロセル内部電源間スイッチ８０８をオフし、マクロセル第１コア電源スイッチ制御信号８１１及びマクロセル第２コア電源スイッチ制御信号８１２によりマクロセル第１コア電源スイッチ８０４及びマクロセル第２コア電源スイッチ８０５をオンし、電源インピーダンスを下げ、通常動作状態へ移行する。

仮に接続部１０４が無くそれぞれの電源スイッチにてサブ電源線６０２とマクロセル第１内部電源線８０２を昇圧する場合、前述の図４で説明したようにサブ電源線６０２とマクロセル第１コア内部電源線８０２の昇圧速度が異なるため、両電源線に電位差が生じる。例えば高速動作が必要な高性能ＲＡＭマクロセルの場合、動作時の電源ドロップを抑えるためマクロセル電源スイッチ８０４や８０５のＰＭＯＳのスイッチの量を第１回路ブロック電源スイッチ６０３と比べて相対的に多くすると、電源遮断状態から通常動作状態への復帰時に、マクロセル第１コア内部電源線８０２の電圧はサブ電源線６０２に比べて速く昇圧する。このため、電源遮断状態から通常動作状態に移行する期間において、第１回路ブロック５０１内の前段回路セル１０２からＲＡＭのメモリ周辺回路部を有するマクロセル第１コア８０６に中間電位が入力される可能性がある。例えばＲＡＭを有するマクロセルコアに入力される中間電位を例えばＲＡＭ内部のインバータ回路で受けた場合、インバータ回路のＮＭＯＳとＰＭＯＳが両方ともオンすることで、貫通電流が流れる可能性がある。特にＲＡＭの書き込みデータビット端子のように、マクロセルに複数の入力端子がある場合はこの貫通電流による影響は大きくなる可能性がある。この貫通電流により、電力が増大する、電源ドロップが生じる、電源電圧が復帰するまでの時間が設計時に意図した時間と異なるなどの問題が生じる可能性がある。したがって、図８に示す回路を備える半導体装置が誤動作する可能性がある。

これに対して本実施例では、復帰移行期間においては、マクロセル内部電源線８０２、８０３とサブ電源線６０２が電気的に接続されているので、マクロセル内部電源線８０２とサブ電源線６０２の昇圧速度の差を抑えることができる。このため電源スイッチ付きマクロセル８０１の入力端子に中間電位が入力されることが防がれ、貫通電流が流れることを防ぐことができる。従って、アイソレーション回路が不要であるため、マクロセルのセルディレイやセル面積を抑えることができる。

さらに、マクロセル電源スイッチ８０４や８０５に第１回路ブロック電源スイッチ６０３の駆動力より駆動力が高いものを用いることにより、マクロセルへの充電が、マクロセル電源スイッチ８０４や８０５をオフ状態のままとし、駆動力の小さい方である第１回路ブロック電源スイッチ６０３を介してのみ行われるため、メイン電源線８０９や８１０への電源ノイズの影響を抑えることができる。

なお、第１メイン電源線８０９と第２メイン電源線８１０の電圧が異なる場合、マクロセル第２コア電源スイッチ８０５をオンした後に、マクロセル第２コア内部電源線８０３にはマクロセル第２コア電源スイッチ８０５を介して更に充放電が行われる。しかし、第１メイン電源線８０９と第２メイン電源線８１０の電圧の差が一般に小さい場合が多く、この充放電による第２メイン電源線８１０へ与える電源ノイズの影響は小さい。

図１０は、図８に示した回路に対応するタイミングチャートであり、ＲＡＭのメモリ周辺回路部を有するマクロセル第１コア８０６のみ電源遮断状態とし、ＲＡＭのメモリアレイ部を有するマクロセル第２コア８０７は通常動作状態を続け、メモリセルのデータを保持し続けるリテンションモードの動作を示している。

通常動作状態から電源遮断状態に移行する場合は、マクロセル内部電源間スイッチ制御信号８１３によりマクロセル内部電源間スイッチ８０８をオフ状態のままとし、マクロセル第２コア電源スイッチ制御信号８１２によりマクロセル第２コア電源スイッチ８０５をオン状態のままとし、第１回路ブロック電源スイッチ制御信号５１０およびマクロセル第１コア電源スイッチ制御信号８１１により、第１回路ブロック電源スイッチ６０３およびマクロセル第１コア電源スイッチ８０４をオフ状態とする。これによりサブ電源線６０２とマクロセル第１コア内部電源線８０２は、リーク電流により電圧が降下する。

このとき、仮に接続部１０４が無い場合、前述の図４で説明したようにサブ電源線６０２とマクロセル第１コア内部電源線８０２の電源電圧降下速度が異なるため、両電源線に電位差が生じる。このため、通常動作状態から電源遮断状態に移行する期間において、マクロセル第１コア８０６から第１回路ブロック５０１内の後段回路セル１０３に中間電位が入力される可能性があり、貫通電流が急激に流れ、電源遮断状態へ移行するまでの移行時間が設計時に意図した時間と異なったり、電源ノイズが生じる可能性がある。したがって、図８に示す回路を備える半導体装置が誤動作する可能性がある。

これに対して本実施例では、接続部１０４での接続により、電圧の降下速度の差を抑えることができる。このため第１回路ブロック内の後段回路セル１０３の入力端子に中間電位が入力されることが防がれ、貫通電流が流れることを防ぐことができる。

電源遮断状態から通常動作状態へ復帰する場合は、まず第１回路ブロック電源スイッチ制御信号５１０により第１回路ブロック電源スイッチ６０３のみオンし、サブ電源線６０２とマクロセル第１コア内部電源線８０２を十分昇圧した後、マクロセル第１コア電源スイッチ制御信号８１１によりマクロセル第１コア電源スイッチ８０４をオンし、電源インピーダンスを下げ、通常動作状態へ移行する。

仮に接続部１０４が無くそれぞれの電源スイッチにてサブ電源線６０２とマクロセル第１内部電源線８０２を昇圧する場合、前述の図４で説明したようにサブ電源線６０２とマクロセル第１コア内部電源線８０２の昇圧速度が異なるため、両電源線に電位差が生じる。例えば高速動作が必要な高性能ＲＡＭマクロセルの場合、動作時の電源ドロップを抑えるためマクロセル電源スイッチ８０４のＰＭＯＳのスイッチの量を第１回路ブロック電源スイッチ６０３に比べて相対的に多くすると、電源遮断状態から通常動作状態への復帰時に、マクロセル第１コア内部電源線８０２の電圧はサブ電源線６０２に比べて速く昇圧する。このため、電源遮断状態から通常動作状態に移行する期間において、第１回路ブロック５０１内の前段回路セル１０２からＲＡＭのメモリ周辺回路部を有するマクロセル第１コア８０６に中間電位が入力される可能性があり、貫通電流が流れ電力が増大する、電源ノイズが生じる、電源電圧が復帰するまでの時間が設計時に意図した時間と異なるなどの問題が生じる可能性がある。したがって、図８に示す回路を備える半導体装置が誤動作する可能性がある。

これに対して本実施例では、マクロセル内部電源線８０２とサブ電源線６０２が接続部１０４により接続されているので、マクロセル第１内部電源線８０２とサブ電源線６０２の昇圧速度の差を抑えることができる。このため電源スイッチ付きマクロセル８０１の入力端子に中間電位が入力されることが防がれ、貫通電流が流れることを防ぐことができる。従って、アイソレーション回路が不要であるため、マクロセルのセルディレイやセル面積を抑えることができる。

さらに、マクロセル電源スイッチ８０４に第１回路ブロック電源スイッチ６０３の駆動力より駆動力が高いものを用いることにより、マクロセルへの充電が、マクロセル電源スイッチ８０４をオフ状態のままとし、駆動力の小さい方である第１回路ブロック電源スイッチ６０３を介してのみ行われるため、メイン電源線８０９や８１０への電源ノイズの影響を抑えることができる。

また上述の通り、本実施例のマクロセル８０１には、メイン電源線８０９もしくは８１０とマクロセル電源スイッチ８０４もしくは８０５との接続の他に、マクロセル内部電源線８０２とサブ電源線６０２との接続がある。通常、自動配線ツールなどによる自動電源配線接続を可能とするため、セルのライブラリには電源端子が定義される。マクロセル８０１のライブラリでは、メイン電源線と接続されるマクロセル電源スイッチの電源端子のほかに、サブ電源線６０２と接続するためのマクロセル内部電源線８０２の電源端子を別途ライブラリに定義することで、自動配線ツールなどによる自動電源配線接続が可能になり、半導体装置の設計が容易になる。

１０１…マクロセル内部電源線、１０２…前段回路セル、１０３…後段回路セル、１０４…接続部、３００…電源スイッチ付きマクロセル及び回路ブロックを有する回路、３０１…電源スイッチ付きマクロセル、３０２…第１回路ブロック、３０３…電源スイッチ制御回路、３０４…マクロセルコア、３０５…マクロセル電源スイッチ、３０６…メイン電源線、３０７…マクロセル内部電源線、３０８…電源スイッチ制御信号、３０９…サブ電源線、３１０…第１回路ブロック電源スイッチ、３１１…アイソレーション回路（出力側）、３１２…後段回路セル、３１３…アイソレーション回路（入力側）、３１４…前段回路セル、５００…半導体装置、５０１…第１回路ブロック、５０２…第２回路ブロック、５０３…第３回路ブロック、５０４…第４回路ブロック、５０５…第５回路ブロック、５０６…第６回路ブロック、５０７…電源スイッチ制御回路、５０８…電源スイッチ付きマクロセル、５０９…マクロセル電源スイッチ制御信号（第１回路ブロック用）、５１０…第１回路ブロック電源スイッチ制御信号、５１１…ＩＯ、６０１…メイン電源線、６０２…サブ電源線、６０３…第１回路ブロック電源スイッチ、６０４…マクロセルコア、６０５…マクロセル電源スイッチ、８０１…複数種の電源領域を有する電源スイッチ付きマクロセル、８０２…マクロセル第１コア内部電源線、８０３…マクロセル第２コア内部電源線、８０４…マクロセル第１コア電源スイッチ、８０５…マクロセル第２コア電源スイッチ、８０６…マクロセル第１コア、８０７…マクロセル第２コア、８０８…マクロセル内部電源間スイッチ、８０９…第１メイン電源線、８１０…第２メイン電源線、８１１…マクロセル第１コア電源スイッチ制御信号、８１２…マクロセル第２コア電源スイッチ制御信号、８１３マクロセル内部電源間スイッチ制御信号

Claims (4)

1. 第１の電源線と、
   第１のスイッチを介して前記第１の電源線に接続されている第２の電源線、および前記第２の電源線に接続されているマクロセルコアを有しているマクロセルと、
   第２のスイッチを介して前記第１の電源線に接続されている第３の電源線と、
   前記第３の電源線に接続され、前記マクロセルコアの入力または出力の少なくともいずれかに接続されている回路ブロックとを備え、
   前記第２の電源線と前記第３の電源線とが接続されており、
   前記回路ブロックの中に前記マクロセルが配置され、
   前記第１の電源線は前記マクロセルに引き込まれて前記第１のスイッチに接続されているレイアウトであり、
   前記第３の電源線は前記マクロセルに引き込まれており、
   前記第２の電源線と前記第３の電源線とは交差しており、
   前記第２の電源線と前記第３の電源線との交点でビア接続することにより前記第２の電源線と前記第３の電源線とが接続されていることを特徴とする半導体装置。
2. 第１の電源線と、
   第１のスイッチを介して前記第１の電源線に接続されている第２の電源線、および前記第２の電源線に接続されているマクロセルコアを有しているマクロセルと、
   第２のスイッチを介して前記第１の電源線に接続されている第３の電源線と、
   前記第３の電源線に接続され、前記マクロセルコアの入力または出力の少なくともいずれかに接続されている回路ブロックとを備え、
   前記第２の電源線と前記第３の電源線とが接続されており、
   前記第１および第２のスイッチを制御する制御回路を有し、
   前記第１のスイッチの駆動力は、前記第２のスイッチの駆動力よりも大きく、
   前記制御回路は、前記第１のスイッチおよび前記第２のスイッチがオフの状態から、前記第２のスイッチをオンにした後に、前記第１のスイッチをオンにすることを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記マクロセルコアは、ＲＡＭを有することを特徴とする半導体装置。
4. 請求項１または２に記載の半導体装置において、
   前記マクロセルコアは、前記回路ブロックに設けられているトランジスタよりも閾値電圧の低いトランジスタを有することを特徴とする半導体装置。