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KR100351019B1 - 전원 공급 회로 및 반도체 칩 설계 방법 - Google Patents

전원 공급 회로 및 반도체 칩 설계 방법 Download PDF

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KR100351019B1 KR1019997012194A KR19997012194A KR100351019B1 KR 100351019 B1 KR100351019 B1 KR 100351019B1 KR 1019997012194 A KR1019997012194 A KR 1019997012194A KR 19997012194 A KR19997012194 A KR 19997012194A KR 100351019 B1 KR100351019 B1 KR 100351019B1
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야마모토시니치
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마쯔시다덴기산교 가부시키가이샤
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Abstract

본 발명에 따른 전원 공급 회로는 전원 전압을 출력하는 출력 트랜지스터부 및 출력 트랜지스터부를 제어하는 제어회로를 포함하는, 반도체 칩 상에 형성된 전원 공급 회로이다. 출력 트랜지스터부는 반도체 칩의 외부 입력/출력 단자 근처에 배치된다.

Description

전원 공급 회로 및 반도체 칩 설계 방법{Method for designing power supply circuit and semiconductor chip}
최근에, 반도체 집적 회로(반도체 칩)의 전력 소비를 감소시킬 필요성이 증대되어 왔다. 전력 소비를 감소시키기 위해서, 전압을 감소시키는 것이 효과적이다. 외부 인터페이스와의 호환성을 유지하기 위해서, 전체 반도체 집적 회로의 전압을 감소시키기보다는 내부 회로의 전압만을 감소시키는 방법이 채용되었다. 이것은 복수의 전원을 필요로 하는데, 하나는 외부 인터페이스용이며 또 다른 하나는 내부 회로용이다. 그러나, 복수의 전원을 채용하는 것은 비용을 증가시킨다. 비용을 줄이기 위해서, 입력이 외부 인터페이스용 전압이며 출력이 내부 회로용 전압인 전원 공급 회로(이하, DC/DC 변환기 회로라 함)를 반도체 집적 회로에 설치한 온-칩 전원 장치를 채용하는 것이 효과적이다. 이러한 DC/DC 변환기 회로로서, 3단자 레귤레이터, 스위칭 레귤레이터 등이 공지되어 있다.
DC/DC 변환기 회로를 반도체 칩에 장착하면, 사용자(설계자)는 별도의 전원 공급 전압을 제공하기 위해 보드 상에 전용 라인을 설치할 필요가 없다. 그러나,이것은 다음과 같은 2가지 문제를 갖는다.
1) 설계자의 설계 능력에 의존하지 않는 고성능 DC/DC 변환기 회로의 제작.
DC/DC 변환기 회로를 반도체 칩에 실장할 때, 설계자가 DC/DC 변환기 회로를 새로이 설계한다면, 반도체 집적 회로 내의 라인 저항이 높아 전력 변환 효율을 증대시키기가 곤란하다. 또한, 스위칭 레귤레이터에 있어서는 그 구성에 기인한 스위칭 잡음이 있고 칩의 내부 회로에 악영향을 미칠 수 있는 스위칭 레귤레이터에 의한 잡음과 변환 효율 면에서 고성능 DC/DC 변환기 회로를 제작하기가 항상 가능한 것은 아니다.
DC/DC 변환기 회로의 매크로 셀을 사용할 때, 고성능 매크로 셀이 사용될 때라도, DC/DC 변환기 회로를 여러 I/O 셀이 설치된 영역(즉, 내부 회로가 설치된 영역) 이외의 영역에 설치한다면, DC/DC 변환기 회로와 전원 공급 패드간 거리가 증가하여, 이에 따라 라인 저항이 증가된다. 그러므로, DC/DC 변환기 회로는 저 변환 효율을 갖게 될 것이다.
어느 경우든, 칩에 고성능 DC/DC 변환기 회로의 실장은 설계자의 설계 능력에 매우 의존적이다. 그러므로, 설계자의 설계 능력에 의존하지 않고(예를 들면, 설계자가 온 칩 전원 장치에 관한 지식을 갖고 있는지 여부에 관계없이) 고성능의 DC/DC 변환기 회로를 제작할 수 있게 하는 것은 곤란하다.
2) 설계자에게 부담을 주지 않고, 시스템의 내부 구성 요건을 충족시키는 융통성 있는 고성능 DC/DC 변환기 회로의 제작.
칩에 DC/DC 변환기 회로를 실장할 때, 시스템 LSI를 형성하는 복수의 기능블록의 요건을 충족하는 융통성 있는 설계가 필요하다. 예를 들면, 전력 관리 회로(PMC; Power Management Circuit)를 사용하여 각각의 기능 블록의 동작 상태에 대응하는 최적의 전원 관리가 복수의 기능 블록(IP)들에 제공될 때, 기능 블록의 수와 동일한 수의 DC/DC 변환기 회로를 칩에 실장해야 한다. 이 경우, DC/DC 변환기 회로는 기능 블록에 관하여 제공된다. 전술한 바와 같이, 칩 상에 DC/DC 변환기 회로의 배치는 DC/DC 변환기 회로의 변환 효율을 감소시킬 수 있다. 설계 단계 수를 증가시키지 않고 DC/DC 변환기 회로에 대한 적절한 위치를 결정하기란 곤란하다.
본 발명자는 다음과 같이 하여 상기 언급된 문제를 해결하였다. DC/DC 변환 기능을 갖는 DC/DC 전원 공급 회로 셀을 한 유형의 I/O 셀로서 제작함으로써, DC/DC 전원 공급 회로를 설치할 반도체 칩 상의 위치를 결정할 때 DC/DC 전원 공급 회로 셀을 다른 I/O 셀에 대한 것과 유사하게 처리할 수 있다. 여기 사용된 I/O 셀이란 기능 블록에/으로부터 신호를 주고/받는 반도체 칩의 내부 회로로서 설치되는 셀을 말한다. 변환 효율 및 잡음 면에서, 고성능 DC/DC 변환 기능을 갖는 DC/DC 전원 공급 회로 셀을 미리 제작하는 것이 바람직하다. 다른 I/O 셀에 대한 것과 유사하게, DC/DC 전원 공급 회로 셀을 설치할 반도체 칩 상의 위치를 결정한 후에, 자동 I/O 셀 배치 툴을 사용하여 반도체 칩 상에 DC/DC 전원 공급 회로 셀을 포함하는 여러 I/O 셀을 배치한다. 이것은 앞서 언급된 문제 (1)와 (2)를 해결한다.
본 발명의 목적은 고효율 DC/DC 변환기 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 설계자에게 불필요하게 부담을 주지 않고, 반도체칩의 내부 구조의 요건을 충족하는 반도체 칩을 설계하는 방법을 제공하는 것이다.
본 발명은 전원 공급 회로 및 반도체 집적 회로(반도체 칩) 설계 방법에 관한 것이다.
도 1은 본 발명에 따른 DC/DC 전원 공급 회로가 장착되는 시스템 LSI의 구성을 도시한 도면.
도 2는 본 발명에 따른 DC/DC 전원 공급 회로 셀의 회로 블록의 구성을 도시한 도면.
도 3은 본 발명에 따른 DC/DC 전원 공급 회로 셀의 회로 블록의 배치를 도시한 도면.
도 4는 본 발명에 따른 DC/DC 전원 공급 회로 셀이 장착되는 LSI 레이아웃의바람직한 예를 도시한 도면.
도 5는 PRML 판독 채널 LSI에 적용되는 본 발명에 따른 DC/DC 전원 공급 회로 셀을 도시한 회로 블록도.
도 6은 여러 I/O 셀이 설치될 곳을 결정하는 처리 흐름을 도시한 도면.
도 7은 내부 회로 배치 영역 및 I/O 셀 배치 영역을 도시한 도면.
도 8a는 제 1 형태의 I/O 셀을 도시한 회로도.
도 8b는 제 2 형태의 I/O 셀을 도시한 회로도.
도 9는 도 8a에 도시한 제 1 형태의 I/O 셀에서 라인 저항을 명확하게 도시한 도면.
도 10은 제 2 형태의 I/O 셀에서 출력 트랜지스터부의 레이아웃을 도시한 도면.
도 11은 제 2 형태의 I/O 셀에서 출력 트랜지스터부의 또 다른 레이아웃을 도시한 도면.
도 12a 및 도 12b 각각은 도 8b에 도시한 제 2 형태의 I/O 셀의 변형예를 도시한 도면.
도 13a 및 도 13b 각각은 도 8b에 도시한 제 2 형태의 I/O 셀의 또 다른 변형예를 도시한 도면.
도 14는 패키지의 중앙에서 벗어난 위치에 반도체 집적 회로(칩)를 배치하는 방법을 도시한 도면.
도 15는 DC/DC 변환기 회로로서 3단자 레귤레이터형 회로에 적용되는 본 발명을 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 시스템 LSI 10 : 반도체 칩
11-14 : DC/DC 전원 공급 회로 셀 31-35 : 기능 블록
41-46 :입력 전원 공급 패드 셀 51, 52 : DC/DC 전원 공급 회로 제어 셀
61 : 입력 신호 패드 셀 71 : 출력 신호 패드 셀
101 : 제어회로 102b : 출력 트랜지스터부
105a; I/O 셀 110 : 전압 변환부
112 : 트리밍부 285 : 비터비
286 : 복호기 287 : 레벨 시프터
288 : PLL 289 : LMS
본 발명에 따른 전원 공급 회로는 전원 전압을 출력하는 출력 트랜지스터부; 및 출력 트랜지스터부를 제어하는 제어회로를 포함하는, 반도체 칩 상에 형성된 전원 공급 회로이다. 출력 트랜지스터부는 반도체 칩의 외부 입력/출력 단자 근처에 배치됨으로써, 전술한 목적이 달성될 것이다.
출력 트랜지스터부는 서지 보호 기능을 가질 수 있다.
출력 트랜지스터부는 메시형(mesh type) 트랜지스터를 포함할 수 있다.
상기 전원 공급 회로는 반도체 칩의 4개의 모서리를 제외한 주변을 따라 배치될 수 있다.
상기 전원 공급 회로는, 외부 입력/출력 단자로서, 상기 전원 전압을 출력하는 출력 단자, 전원 전압을 상기 출력 트랜지스터부에 입력하는 전원 공급 단자, 및 상기 출력 트랜지스터부에 접지 전압을 입력하는 접지 단자를 포함한다. 상기 전원 공급 단자 및 상기 접지 단자는 상기 출력 단자 근처에 배치될 수 있다.
상기 전원 공급 회로는, 상기 외부 입력/출력 단자로서, 상기 전원 전압을 출력하는 복수의 출력 단자, 전원 전압을 상기 출력 트랜지스터부에 입력하는 복수의 전원 공급 단자, 및 접지 전압을 상기 출력 트랜지스터부에 입력하는 복수의 접지 단자를 포함한다. 상기 복수의 출력 단자, 상기 복수의 전원 공급 단자, 및 상기 복수의 접지 단자는 공통의 금속으로 덮혀 있을 수 있다.
상기 반도체 칩은 상기 반도체 칩을 밀봉하는 패키지에 상기 출력 트랜지스터부를 접속하는 본딩 와이어가 가장 짧도록 배치될 수 있다.
상기 출력 트랜지스터부 및 상기 제어회로는 I/O 셀 배치 영역 내에 배치될 수 있다.
반도체 칩 설계 방법에 있어서, 제 1 전원 전압을 제 2 전원 전압으로 변환하는 전원 전압 변환 기능을 갖는 적어도 하나의 제 1 형태의 I/O 셀 및 상기 제 1 I/O 셀의 기능과는 다른 기능을 갖는 적어도 하나의 제 2 형태의 I/O 셀을 포함하는 복수의 I/O 셀을 배치할 반도체 칩 상의 위치를 결정하는 단계; 및 상기 반도체 칩 상의 상기 결정된 위치에 기초하여 상기 복수의 I/O 셀을 배치하는 단계를 포함함으로써, 전술한 목적이 달성될 것이다.
상기 적어도 하나의 제 2 형태의 I/O 셀은 전원 전압을 입력하기 위한 입력 전원 공급 패드 셀을 포함하며, 상기 제 1 I/O셀로부터 출력된 상기 제 2 전원 전압은 상기 반도체 칩 외부에 설치된 평활 회로에 의해 평활화된다. 상기 평활 회로에 의해 발생된 전원 전압은 상기 입력 전원 공급 패드 셀을 통해 상기 반도체 칩에 입력될 수 있다.
상기 입력 전원 공급 패드 셀은 상기 평활 회로에 의해 발생된 상기 전원 전압이 공급되는 기능 블록 근처에 배치될 수 있다.
상기 제 1 I/O 셀은 복수의 전원 전압 중에서 하나의 전원 전압이 발생되도록 지시하는 제어 신호를 입력하는 제어 단자를 가질 수 있다.
상기 제 1 I/O 셀은 상기 전원 전압 변환 기능을 수행할 것인지 아니면 정지할 것인지 여부를 제어하는 제어 신호를 입력하는 제어 단자를 가질 수 있다.
상기 반도체 칩 설계 방법은 상기 반도체 칩의 내부 회로로서 적어도 하나의 기능 블록을 배치하는 단계를 더 포함한다. 상기 적어도 하나의 기능 블록은 소정의 기능 블록의 동작 상태에 따라 상기 소정의 기능 블록에 대응하는 상기 제 1 I/O 셀의 전원 전압 변환 기능의 모드를 변경하는 전원 관리 회로를 포함할 수 있다.
상기 제 1 I/O 셀은 상기 제 1 전원 전압을 상기 제 2 전원 전압으로 변환하는 출력 트랜지스터부 및 상기 출력 트랜지스터부를 제어하는 제어부를 포함할 수 있다.
상기 제 1 I/O 셀의 상기 출력 트랜지스터부는 서지 보호 기능을 가질 수 있다.
상기 제 1 I/O 셀의 출력 트랜지스터부는 메시형 트랜지스터를 포함할 수 있다.
전원 공급 전압 변환 기능을 각각 갖는 DC/DC 전원 공급 회로 셀을 반도체 칩 상에 배열하는 방법을 기술한다. DC/DC 전원 공급 회로 셀은 I/O 셀 형태이다. 여기서 사용되는 I/O 셀이란, 기능 블록에/으로부터 신호를 주고/받는 반도체 칩의 내부 회로로서 설치되는 셀을 말한다. DC/DC 전원 공급 회로 셀을 설치할 반도체 칩 상의 위치는 다른 I/O 셀에 대한 것과 유사하게 결정된다. 그러므로, 시판되는 자동 I/O 셀 배치 툴을 사용하여 반도체 칩 상에 DC/DC 전원 공급 회로 셀을 배치하는 것이 가능하다.
도 1은 시스템 LSI(1)의 구성을 도시한 것이다. 시스템 LSI(1)는 단일의 반도체 칩(10) 상에 형성된다. 시스템 LSI(1)는 DC/DC 전원 공급 회로 셀(11-14)을 포함한다. 이들 DC/DC 전원 공급 회로 셀(11-14)은 본 발명의 전원 공급 회로의 실시예이다. 도 1에서, 각각의 DC/DC 전원 공급 회로 셀(11-14)은 "DC/DC"로서 나타나 있다.
시스템 LSI(1)는 내부 회로로서 전원 관리 회로(PMC; Power Management Circuit)(21) 및 IP(Internal IP cores)(31-35)를 더 포함한다. PMC(21)는 시스템 LSI(1)에서의 전력 소비를 제어하는 기능을 수행하는 기능 블록이다. IP(31-35) 각각은 소정의 기능을 수행하는 기능 블록이다.
3.3V의 전원 공급은 반도체 칩(10)의 외부로부터 입력 전원 공급 패드 셀(41)을 통해 PMC(21)에 공급된다. PMC(21)는 DC/DC 전원 공급 회로 셀(11-14) 각각에 실장된 DC/DC 변환기 회로로부터 출력된 전원 전압을 2.53V 혹은 1.65V로 설정할 수 있다. DC/DC 변환기 회로로부터 출력된 전원 공급 전압은 입력 전원 공급 패드 셀(42-44) 각각을 통해 기능 블록 IP(31-33) 각각에 제공된다.
PMC(21)는 제어 신호(Dcon), 제어 신호(VoREQ) 및 제어 신호(SYNC)를 각각의 DC/DC 전원 공급 회로 셀(11-14) 각각으로 출력한다. 제어 신호(SYNC)는 도 1의 간략화를 위해서 도시되지 않았다.
제어 신호(Dcon)는 DC/DC 전원 공급 회로 셀에서 전원 전압 변환 동작을 수행할 것인지 정지할 것인지 여부를 제어하는데 사용된다. 제어 신호(Dcon)의 레벨이 H 레벨이면, DC/DC 전원 공급 회로 셀은 DC/DC 동작을 수행하는 상태(활성 상태)에 있다. 제어 신호(Dcon)의 레벨이 L 레벨이면, DC/DC 전원 공급 회로 셀은DC/DC 동작을 정지시키는 상태(비활성 상태)에 있다.
제어 신호(VoREQ)는 많은 유형(이 경우 두 가지)의 전원 전압 중에서, DC/DC 전원 회로 셀 상에 실장된 DC/DC 변환기 회로부터 출력될 전원 전압을 선택하는데 사용된다. 제어 신호(VoREQ)의 레벨이 L 레벨이면, 출력 전압은 2.53V이다. 제어 신호(VoREQ)의 레벨이 H 레벨이면, 출력 전압은 1.65V이다.
PMC(21)은 제어 신호(Dcon)(H 레벨) 및 제어 신호(VoREQ)(L 레벨)를 DC/DC 전원 공급 회로 셀(11)에 출력한다. 이것은 DC/DC 전원 공급 회로 셀(11)에 명령을 내려 기능 블록 IP(31)에 2.53VC의 전원 전압을 출력하기 위한 것이다.
PMC(21)는 제어 신호(Dcon)(H 레벨) 및 제어 신호(VoREQ)(H 레벨)를 각각의 DC/DC 전원 공급 회로 셀(12, 13)에 출력한다. 이것은 DC/DC 전원 공급 회로 셀(12)에 명령을 내려 기능 블록 IP(32)에 1.65V의 전원 전압을 출력하기 위한 것이며, DC/DC 전원 공급 회로 셀(13)에 명령을 내려 기능 블록 IP(33)에 1.65V의 전원 전압을 출력하기 위한 것이다.
PMC(21)는 온도 및 동작 주파수에 적합하게 된 전원 전압이 기능 블록 IP(31-33) 각각에 공급될 수 있도록 온도 및 각각의 기능 블록 IP(31-33)의 동작 주파수에 따라 제어 신호(VoREQ)의 논리값을 변경한다. 이것은 제어 신호(VoREQ)의 논리값에 대응하는 전원 전압이 각각의 DC/DC 전원 공급 회로 셀(11-13)에 장착된 DC/DC 변환기 회로에서 기능 블록 IP(11-13) 각각으로 출력되기 때문이다. 예를 들면, 기능 블록 IP의 동작 주파수가 높을 때, PMC(21)는 DC/DC 동작을 제어하여 DC/DC 변환기 회로부터 출력되는 전원 전압이 하이가 되게 하고, 기능 블록 IP의동작 주파수가 낮을 때, PMC(21)는 DC/DC 변환기 회로로부터 출력되는 전원 전압이 낮도록 DC/DC 동작을 제어한다. 이러한 식으로, 기능 블록 IP의 성능(예를 들면, 온도 및 동작 주파수)에 따라 기능 블록 IP의 동작 전압을 최적화 함으로써 각각의 기능 블록 IP의 동작 전압을 최소화하는 것이 가능하다. 결국, 전체 시스템 LSI의 전력 소비가 감소될 수 있다.
특정 기능 블록 IP의 기능이 사용되지 않을 때(예를 들면, 슬립 모드에서), PMC(21)는 제어 신호(Dcon)의 레벨을 L 레벨로 되게 함으로써 특정 기능 블록을 위한 전원 공급을 차단할 수 있다. 이러한 제어는 특정 기능 블록 IP에서 사용되는 MOS 트랜지스터의 임계값이 낮을 때 특히 유효하다. 이것은 전원 공급을 차단함으로써 낮은 임계값을 갖는 MOS 트랜지스터에 발생할 수 있는 정적 누설 전류를 차단하는 것이 가능하기 때문이다.
도 1에 도시한 기능 블록 IP(34, 35)는 PMC(21)에 의해서 제어되지 않는다. DC/DC 전원 공급 회로 셀(14)은 기능 블록 IP(34, 35)에 대응하여 설치된다.
1.65V의 전원 전압은 DC/DC 전원 공급 회로에 장착된 DC/DC 변환기 회로로부터 전원 전압 패드 셀(45)을 통해 기능 블록 IP(34)로 공급된다. 1.65V의 전원 전압은 DC/DC 전원 회로 셀(14)에 장착된 DC/DC 변환기 회로로부터 전원 전압 패드 셀(46)을 통해 기능 블록 IP(35)로 공급된다. 따라서, 공통의 전원 전압을 복수의 기능 블록에 공급할 때, DC/DC 전원 공급 회로 셀은 공통적으로 복수의 기능 블록 중에 공급될 수 있다.
DC/DC 전원 공급 회로 셀(14)은 DC/DC 전원 공급 회로 셀(11-13)의 구성과유사한 구성을 가질 수 있다. 그러나, 기능 블록 IP(34, 35)가 PMC(21)의 제어하에 있지 않기 때문에, 제어 신호(Dcon)의 레벨, 제어 신호(VoREQ)의 레벨, 및 제어 신호(SYNC)의 레벨은 각각 소정의 레벨로 고정될 수 있다. 도 1에 도시한 예에서, DC/DC 전원 공급 회로 제어 셀(51)은 제어 신호(Dcon)의 레벨을 H 레벨로 고정시키는데 사용되며, DC/DC 전원 공급 회로 제어 셀(52)은 제어 신호(VoREQ)의 레벨을 H 레벨로 고정시키는 데 사용된다. 각각의 DC/DC 전원 공급 회로 제어 셀(51, 52)은 I/O 셀 형태이다.
기능 블록에/으로부터 신호를 주고/받기 위해 반도체 칩의 내부 회로로서 각각 설치되는 I/O 셀은 DC/DC 전원 공급 회로 셀(11-14), 입력 전원 공급 패드 셀(41-46), DC/DC 전원 공급 회로 제어 셀(51, 52) 및 입력 신호 패드 셀(61)과 출력 신호 패드 셀(71)과 같은 다른 셀을 포함한다. 입력 패드 셀(61)은 신호를 기능 블록에 입력시키는 I/O 셀이다. 출력 패드 셀(71)은 기능 블록으로부터 신호를 출력하는 I/O 셀이다.
본 발명에 따라서, DC/DC 변환기 회로는 각각의 DC/DC 전원 공급 회로 셀에 장착된다. DC/DC 전원 공급 회로 셀이 반도체 칩 상에 배치될 때, 각각의 DC/DC 전원 공급 회로 셀은 I/O 셀로서 처리된다. 그러므로, 반도체 칩 상의 DC/DC 전원 공급 회로 셀의 위치는 여러 다른 I/O 셀(예를 들면, 입력 전원 공급 패드 셀(41-46), 입력 신호 패드 셀(61), 출력 신호 패드 셀(71))에 대한 것과 유사하게 결정된다. 이것은 시판되는 자동 I/O 셀 배치 툴을 사용함으로서 I/O 셀에 대한 것과 유사하게 반도체 회로 셀 상에 DC/DC 전원 공급 회로 셀을 배치할 수 있게 한다.
I/O 셀은 반도체 칩의 주변을 따라 4개의 모서리를 포함하는 I/O 셀 배치 영역 내의 임의의 위치에 배치될 수 있다. DC/DC 전원 공급 회로 셀은 I/O 셀의 형태이다. 그러므로, DC/DC 전원 공급 회로 셀은 시스템 LSI의 내부 회로 내에 포함된 기능 블록으로부터 동작 전원 전압에 관한 요건을 충족하도록 I/O 셀 배치 영역 내의 적합한 위치에 배치될 수 있다. 여기서, 기능 블록으로부터 동작 전원 전압에 관한 요건은 기능 블록의 동작 상태에 따른 최적의 동작 전원 전압을 제공하는 요건 혹은 소정의 동작 전원 전압을 제공하는 요건일 수 있다. 시스템 LSI의 내부 회로가 복수의 기능 블록을 포함할 때, 복수의 DC/DC 전원 공급 회로 셀은 복수의 기능 블록에 각각 대응하도록 I/O 셀 배치 영역 내에 배치될 수도 있다.
기능 블록(IP 블록)에 동작 전압을 공급하기 위한 DC/DC 전원 공급 회로 셀 혹은 입력 전원 공급 패드 셀과 같은 여러 I/O셀이 설치될 때, DC/DC 전원 공급 회로 셀로부터의 출력 전압은 일단 반도체 칩의 외부로 출력되고, 반도체 칩 외부에 설치된 LC 회로(평활 회로)를 통과하여 입력 전원 공급 패드로부터 반도체 칩으로 다시 입력된다. DC/DC 전원 공급 회로 셀로부터의 출력 전압은 LC 회로(평활 회로)에 의해 평활화 된다. 도 1에서, LC회로(평활 회로)는 "LC"로 표시되어 있다.
여기서, 동작 전압을 공급하는 기능 블록 근처에 입력 전원 공급 패드 셀을 배치하는 것이 중요하다. 따라서, 입력 전원 공급 패드 셀과 대응하는 기능 블록간 금속 라인 저항에 의해 손실되는 전력량을 최소화하는 것이 가능하다.
도 2는 도 1에 도시한 DC/DC 전원 공급 회로 셀(11)의 회로 블록의 구성을 도시한 것이다. 도 1에 도시한 DC/DC 전원 공급 회로 셀(12-14) 각각은 DC/DC 전원공급 회로 셀(11)의 구성과 유사한 구성을 갖는다.
DC/DC 전원 공급 회로 셀(11)은 전원 전압을 또 다른 전원 전압으로 변환하는 전원 전압 변환 기능을 갖는다. 도 2에 도시한 예에서, PWM 클럭 동기형 자기 발진 방법을 전원 전압 변환 방법으로서 채용한다. 그러나, 본 발명은 전원 전압 변환 방법으로 한정되지 않는다. DC/DC 전원 공급 회로 셀(11)은 임의의 전원 전압 변환 방법에 따른 전원 전압 변환 기능을 가질 수도 있다.
DC/DC 전원 공급 회로 셀(11)은 전압 변환부(110) 및 트리밍부(112)를 포함한다. 전압 변환부(110)는 내부 신호 핀(114)과 외부 패드(116)에 접속된다.
전압 변환부(110)는 기준 전압 발생 회로(BGR: 밴드 갭 기준)(110a), 전원 전압 변환의 모드를 제어하는 제어부(110b), 및 서지(ESD; 정전 방전) 보호 기능을 갖는 출력 트랜지스터부(110c)를 포함하다.
BGR(110a)로부터 출력된 기준 전압(Vref, Vref_out)은 공정 편차의 절대 정밀 편차에 의해 영향을 받을 수 있기 때문에 기준 전압(Vref, Vref_out)은 변동될 수 있다. 트리밍부(112)는 기준 전압(Vref, Vref_out)의 변동을 억제하기 위해 설치된다.
내부 신호 핀(114)으로서, DC/DC 전원 공급 회로 셀(11)은 제어 신호(Dcon)를 입력하기 위한 핀(114a), 제어 신호(VoREW)를 입력하기 위한 핀(114b), 및 제어 신호(SYNC)를 입력하기 위한 핀(114c)을 포함한다.
외부 패드(116)로서, DC/DC 전원 공급 회로 셀(11)은 제어 신호(VoREQ)의 논리값에 따라 전원 전압(LX)을 출력하는 패드(116a), DC/DC 스위치전원(Vdd_dc)(3.3V)을 입력하기 위한 패드(116b), 및 DC/DC 접지 전원(Vss_dc)(0V)을 입력하기 위한 패드(116c)를 포함한다. 이들 패드는 출력 트랜지스터부(110c)에 접속된다. 외부 패드(116)로서, DC/DC 전원 공급 회로 셀(11)은 아날로그형 전원(VddH)(3.3V)을 입력하기 위한 패드(116d)를 더 포함한다. 이 패드는 BGR(110a)용 전원 핀으로서 BGR(110a)에 접속된다.
BGR(110a)은 제어 신호(VoREQ)의 논리값에 따라 BGR(110a)으로부터 출력되는 기준 전압(Vref)을 변경한다. 기준 신호(Vref)에 응답하여, 제어부(110b)는 출력 트랜지스터부(110c)로부터 출력되는 전원 전압(LX)의 값을 변경한다. 전원 전압(LX)은 외부 패드(116)를 통해 DC/DC 전원 공급 회로 셀(11)의 외부로 출력된다.
도 3은 DC/DC 전원 공급 회로(11)의 회로 블록의 배치를 도시한 것이다.
전원 전압(LX)을 출력하기 위한 패드(116a)로서 3개의 패드를 사용한다. 유사하게, 패드(116d)로서 3개의 패드를 사용하며, 패드(116c)로서 3개의 패드를 사용한다. 동일 전압용에 사용되는 3개의 패드는 공통의 금속으로 덮혀있다. 따라서, 동일한 전압용에 사용되는 3개의 패드의 저항 성분을 최소화하는 것이 가능하다. 동일 전압(신호)에 2개 이상의 패드를 사용함으로써 유사한 효과가 얻어진다.
도 4는 DC/DC 전원 공급 회로 셀(11)이 장착되는 LSI(2)의 레이아웃의 바람직한 예를 도시한 것이다. 도 4에 도시한 예에서, DC/DC 전원 공급 회로 셀(11)은 반도체 칩(10a) 상에 배치된다. DC/DC 전원 공급 회로 셀(11)에서 패드(116a)를 통해 출력되는 전원 전압(LX)은 LC회로(117)를 거쳐 전원 전압(Vout)으로서버스(118)에 공급된다. LC 회로(117) 및 버스(118)는 반도체 칩(10a) 외부에 설치된다. 전원 전압(Vout)은 입력 전원 공급 패드 셀(121-124)을 통해 전원 전압(Vin)으로서 반도체 칩(10a)에 다시 입력된다.
전원 전압(Vin)이 복수의 입력 전원 공급 패드 셀(1121-124)을 통해 반도체 칩(10a)에 입력하는 2가지 주요 이유가 있다.
첫 번째 이유는 입력 전원 공급 패드 셀과 전원 전압(Vin)이 공급되는 내부 회로의 기능 블록간 거리를 가능한 한 단축시키는 것이다. 입력 전원 공급 패드 셀을 내부 회로의 기능 블록에 접속하는 금속 라인의 저항 성분은 입력 전원 공급 패드 셀부터 전원 전압(Vin)이 공급되는 내부 회로의 기능 블록까지의 거리에 비례하여 증가한다. 금속 라인의 저항 성분이 증가하면, 금속 라인을 통과하는 전류에 의해 야기되는 전압 강하가 증가한다. 전압 강하를 억제하기 위해서, 전원 전압(Vin)이 공급되는 내부 회로의 기능 블록에 가능한 한 가깝게 입력 전원 공급 패드 셀을 배치하는 것이 바람직하다. 이러한 이유로, 복수의 입력 전원 공급 패드 셀이 설치된다. 반도체 칩(10a) 내에 형성된 금속 라인에 의해 야기되는 전압 강하와 비교해볼 때, 버스(118)에 의해 야기되는 전압 강하는 무시할 수 있다. 그러므로, 전원 전압(Vin)의 전압 강하를 최소화하기 위해서, 반도체 칩(10a) 내에 형성된 금속 라인의 길이를 최소화시키는 것이 바람직하다.
두 번째 이유는 입력 전원 공급 패드 셀의 출력 전류의 상한 값이 초과되는 것을 방지하는 것이다. 입력 전원 공급 패드 셀의 상한 값은 신뢰성 면에서, 예를 들면 라인의 수명이 EM(전자이동;Electro Migration)에 기인하여 단축되는 것을 방지하기 위해서 입력 전원 공급 패드 셀에 대해 선정된다. 예를 들면, 도 4에 도시한 예는 4개의 입력 전원 공급 패드 셀(121-124) 각각이 80mA까지의 전류를 출력할 수 있는 경우, 및 전원 전압(Vin)이 공급되는 내부 회로의 기능 블록이 예를 들면 300mA의 전류를 필요로 하는 경우를 상정한 것이다.
도 5는 본 발명의 실시예에 따른 DC/DC 전원 공급 회로 셀(211-215)을 PRML 판독 채널 LSI(3)에 적용한 PRML 판독 채널 LSI(3)의 구성을 도시한 것이다. PRML 판독 채널 LSI(3)은 단일의 반도체 칩(10b)에 형성된다.
도 5에 도시한 DC/DC 전원 공급 회로 셀(211-215)은 도 1에 도시한 DC/DC 전원 공급 회로 셀(11-14)의 성능보다 높은 성능을 갖는다. 이것은 DC/DC 전원 공급 회로 셀(211-214)이 4비트 제어 신호에 따라 13개의 서로 다른 전원 전압 중 하나를 출력하는 기능을 갖는다는 것을 의미한다. 예를 들면, 13개의 상이한 전원 전압은 0.1V간격으로 1.8V 내지 3.0V 범위 내에 있을 수 있다.
도 5를 참조하여, PRML 판독 채널 LSI(3)의 신호 흐름을 기술한다.
자기 디스크와 같은 기록 매체로부터 얻어진 재생 파형 신호는 입력 신호 패드 셀(261)로부터 반도체 칩(10b)에 입력된다. VGA(가변 이득 증폭기)(281)는 이에 입력되는 재생 파형 신호를 증폭한다. LPF(저역 통과 필터)(282)는 VGA(281)의 출력의 고주파 성분을 차단한다. ADC(아날로그 디지털 변환기)(283)은 LPF(282)의 출력(아날로그 신호)을 디지털 신호로 변환한다. PREQ(부분 응답 등화기)(284)는 ADC(283)의 출력을 1, 0, -1로 등화한다. 비터비(285)는 PREQ(284)의 출력에 대해 최대 가능성 복호 동작을 수행한다. 데이터는 부호화된 후에 자기 디스크와 같은기록 매체에 기입된다. 복호기(286)는 비터비(285)의 출력을 복호하여 원래의 데이터를 복구한다. 레벨 시프터(287)는 복호기(286)로부터 출력된 신호의 레벨을 변환한다. 이것은 반도체 칩(10b)의 외부로 출력된 신호가 3.3V이고 복호기(286)로부터 출력된 신호가 1.8V이기 때문이다. 레벨 시프터(287)에 의해 레벨이 변환된 신호는 재생 데이터로서 출력 신호 패드 셀(271)을 통해 반도체 칩(10b)의 외부로 출력된다.
PLL(위상 록 루프)(288)는 ADC(283)의 출력 신호나 PREQ(284)의 출력 신호로부터 클럭 신호를 추출한다. LMS(최소 평균 제곱)(289)는 PREQ(284)에 포함된 FIR 필터의 탭 계수를 적응적으로 갱신한다.
다음에, PRML 판독 채널 LSI(3)의 전원 전압을 제어하는 방법에 대해 기술한다.
VGA(281), LPF(282) 및 ADC(283)은 아날로그 신호를 처리하기 위한 아날로그 블록(기능 블록)이다. 3.0V의 동작 전압은 이들 아날로그 블록에 공급된다. 동작 전압(3.0V)은 DC/DC 전원 공급 회로 셀(211)을 사용함으로서 반도체 칩(10b)의 외부로부터 공급되는 전원 전압(3.3V)을 변환함으로써 얻어진다. DC/DC 전원 공급 회로 셀(211)에 장착된 DC/DC 변환기 회로에 의해 변환된 전원 전압은 일단 반도체 칩(10b)의 외부로 출력된 후 반도체 칩(10b) 외부에 설치된 LC 회로(217a)에 의해 평활화된다. 평활화된 전원 전압은 입력 전원 공급 패드 셀(241)을 통해 반도체 칩(10b)에 다시 입력되고, 이어서 VGA(281), LPF(282) 및 ADC(283)에 공급된다.
PLL(288) 또한 아날로그 블록(기능 블록)이다. PLL(288)에 3.0V의 동작 전압이 공급된다. 동작 전압(3.0V)은 DC/DC 전원 공급 회로 셀(212)을 사용함으로서 반도체 칩(10b)의 외부로부터 공급되는 전원 전압(3.3V)을 변환함으로써 얻어진다.
PREQ(284) 및 비터비(285)는 디지털 신호를 처리하는 다른 디지털 블록 중에서 고속 동작을 필요로 하는 기능 블록이다. 2.0V 내지 2.5V 범위 내에서 가변되는 동작 전압이 PREQ(284) 및 비터비(285)에 공급된다. 이것은 가능한 한 PREQ(284) 및 비터비(285)에서 전력 소비를 감소시키도록 요구되기 때문이다. PREQ(284) 및 비터비(285)(2.0V-2.5V)에 공급되는 동작 전압은 PMC(전력 관리 회로)(290)으로부터 출력되는 제어 신호(VoREQ)에 따라 DC/DC 동작을 수행하는 DC/DC 전원 공급 회로 셀(214)에 의해 얻어진다. PMC(290)은 PREQ(284) 및 비터비(285)가 동작할 수 있는 최소 전압을 검출하고, 최소 전압을 출력하도록 DC/DC 전원 공급 회로 셀(214)을 제어한다.
복호기(286)는 동작 속도가 다른 디지털 블록 중에서 비교적 낮은 기능 블록이다. 1.8V의 동작 전압이 복호기(286)에 공급된다. 동작 전압(1.8V)은 DC/DC 전원 공급 회로 셀(215)을 사용하여 반도체 칩(10b)의 외부로부터 공급되는 전원 전압(3.3V)을 변환함으로써 얻어진다.
본래 레벨 시프터(287)는 1.8V와 3.3V인 2개의 서로 다른 동작 전압을 필요로 한다. 1.8V의 동작 전압은 DC/DC 전원 공급 회로 셀(215)로부터 공급된다. 3.3V의 동작 전압은 반도체 칩(10b)의 외부로부터 공급된다.
LMS(289)는 동작 속도가 비교적 낮은 기능 블록이다. 1.8V의 동작 전압이 LMS(289)에 공급된다. 동작 전압(1.8V)은 DC/DC 전원 공급 회로 셀(213)을 사용하여 반도체 칩(10b)의 외부로부터 공급된 전원 전압(3.3V)을 변환함으로써 얻어진다. FIR 필터의 탭 계수가 수렴하여 탭 계수를 더 이상 적응적으로 갱신할 필요가 없을 때, LMS(289)는 제어 신호(Dcon)의 레벨을 L 레벨로 설정한다. 이어서, DC/DC 전원 공급 회로 셀(213)로부터 전원 공급이 정지되고, 이에 따라 LMS(289)에서 전력 소비를 감소시키는 것이 가능해진다.
상기 설명에서 시스템 LSI로서 PRML 판독 채널 LSI(3)을 채용하였으나, PRML 판독 채널 LSI(3)은 대안으로 다른 시스템 LSI 내의 IP로서 사용될 수도 있다.
도 6은 여러 I/O 셀을 설치할 위치를 결정하는 처리 흐름을 도시한 것이다. 도 6을 참조하여, 여러 I/O 셀을 설치할 위치를 결정하는 방법을 도 5에 도시한 PRML 판독 채널 LSI(3)의 경우에 대해 기술한다.
단계 ST1은 시스템 LSI에 장착된 복수의 기능 블록이 배치될 반도체 칩 상의 위치를 결정한다. PRML 판독 채널 LSI(3)의 경우에, 다음 여러 기능 블록, 즉 VGA(281), LPF(282), ADC(283), PREQ(284), 비터비(285), 복호기(286), 레벨 시프터(287), PLL(288), LMS(289), 및 PMC(290)가 배치될 반도체 칩(10b)의 위치가 결정된다.
단계 ST2에서, 시스템 LSI 상에 장착된 복수의 기능 블록 중 하나가 선택된다. 예를 들면, 기능 블록 PLL(288)이 선택된다.
단계 ST3에서, 선택된 기능 블록이 외부 전원 전압(Vdd, Vss) 이외의 전압을 필요로 하는지 여부가 판정된다. 결과가 "예"이면, 처리는 단계 ST4로 진행하고, 결과가 "아니오"이면 처리는 단계 ST5로 진행한다. 기능 블록 PLL(288)인 경우,3.0V의 전압이 외부 전원 전압(Vdd, Vss) 이외의 전압으로서 필요한 것으로 판정한다.
단계 ST4에서, DC/DC 전원 공급 회로 셀 및 입력 전원 공급 패드 셀 등이 함께 결합되고, 이들이 배치될 반도체 칩 상의 위치가 결정된다. 기능 블록 PLL(288)의 경우, DC/DC 전원 공급 회로 셀(212) 및 입력 전원 공급 패드 셀(242)은 3.0V의 전압을 PLL(288)로 공급해야 한다. 그러므로, 단계 ST4는 DC/DC 전원 공급 회로 셀(212) 및 입력 전원 공급 패드 셀(242)을 배치할 반도체 칩(10b) 상의 위치를 결정한다. 여기서, PLL(288)에 가능한 한 가깝게 배치되는 것이 바람직하다. 이것은 입력 전원 공급 패드 셀(242)과 PLL(288)간 거리가 짧을수록, 필요한 부가적인 내부 전원 공급 라인 수가 작아지므로 이러한 내부 전원 공급 라인에 기인하여 발생하는 전압 강하가 억제되기 때문이다.
단계 ST5는 시스템 LSI에 장착될 모든 기능 블록이 선택되었는지 여부를 판정한다. 결과가 "예"이면, 처리는 단계 ST6으로 진행하고, 결과가 "아니오"이면, 처리는 단계 ST2로 돌아간다. 이러한 식으로, 단계 ST2 및 단계 ST3( 및, 필요하다면 단계 ST4)은 시스템 LSI에 장착될 모든 기능 블록에 대해 수행된다.
단계 ST6은 외부 전원 전압(Vdd, Vss)에 대한 입력 전원 공급 패드 셀을 배치할 반도체 칩 상의 위치를 결정한다. PRML 판독 채널 LSI(3)인 경우, 단계는 예를 들면, 3.0V의 전원 전압용 입력 전원 공급 패드 셀(246)이 배치될 반도체 칩 상의 위치를 결정한다.
단계 ST7은 입력 신호용 입력 신호 패드 셀과 출력 신호용 출력 패드 셀을배치할 반도체 칩 상의 위치를 결정한다. 입력 신호는 예를 들면, 클럭 신호를 포함한다. PRML 판독 채널 LSI(3)인 경우, 단계는 예를 들면 재생 파형 신호를 입력하기 위한 입력 신호 패드 셀(261) 및 재생 데이터를 출력하기 위한 출력 신호 패드 셀(271)이 배치될 반도체 칩 상의 위치를 결정한다.
도 6에 도시한 흐름은 사람에 의해서 아니면 특정한 기계(혹은 컴퓨터)에 의해 수행될 수 있다. 도 6에 도시한 흐름은 사람과 특정 기계(혹은 컴퓨터)간에 상호작용을 통해 반복적으로 수행되는 것이 바람직하다.
전술한 바와 같이 기능 블록과 I/O 셀이 배치될 반도체 칩 상의 위치를 결정한 후에(즉, 소위 평면도가 완성된 후에), 시판되는 자동 배치 및 결선 툴(즉, 자동 I/O 어레이 제작에 의한 레이아웃)을 사용하여 기능 블록 및 I/O 셀의 배치가 수행되며, 각각의 기능 블록은 또 다른 기능 블록이나 I/O 셀에 결선된다.
전술한 바와 같이, 본 발명의 반도체 칩 설계 방법에 따라, DC/DC 전원 공급 회로 셀은 DC/DC 전원 공급 회로 셀이 배치될 반도체 칩 상의 위치를 결정할 때 I/O 셀로서 처리된다. 시스템 LSI 상에 장착될 DC/DC 전원 공급 회로 셀이 외부 전원 전압(Vdd, Vss) 이외의 전압을 필요로 하는 임의의 기능 블록을 포함한다면, DC/DC 전원 공급 회로 셀 및 전압을 기능 블록에 공급하기 위한 입력 전원 공급 패드 셀은 DC/DC 전원 공급 회로 셀 및 입력 전원 공급 패드 셀이 배치될 반도체 칩 상의 위치를 결정하기 위해서 I/O 셀로서 유사하게 각각 처리된다. 따라서, DC/DC 전원 공급 회로 셀 및 입력 전원 공급 패드 셀은 시판되는 I/O 셀 배치 및 결선 툴을 사용하여 반도체 칩 상에 배치되어 결선된다. 이러한 식으로, DC/DC 변환기 회로는 시스템 LSI 상에 장착될 수 있다.
본 발명에 따른 반도체 칩 설계 방법은 다음의 효과(1)-(5)을 제공한다.
(1) DC/DC 변환기 회로의 성능은 설계자마다 달라지지 않은 것이다. 반도체 칩 상의 DC/DC 변환기 회로를 포함하는 DC/DC 전원 공급 회로 셀의 위치를 결정할 때, DC/DC 전원 공급 회로 셀은 I/O 셀로서 처리된다. 따라서, 설계 단계 수를 증가시키지 않으며 온-칩 전원 장치에 관한 설계자의 지식에 관계없이, DC/DC 변환기 회로의 일정한 성능을 항상 보장할 수 있다.
(2) 설계자가 DC/DC 변환기 회로를 새로이 설계하거나 DC/DC 변환기 회로의 매크로 셀을 사용할 때, 설계자가 여러 I/O 셀이 배치되는 영역 이외의 영역(즉, 내부 회로 배치 영역) 내에 DC/DC 변환기 회로를 배치한다면, DC/DC 변환기 회로와 입력 전원 공급 패드간 거리는 본 발명의 DC/DC 전원 공급 회로 셀이 사용될 때 얻어지는 것보다 클 것이므로, 이에 의해서 변환 효율은 본 발명의 DC/DC 전원 공급 회로 셀의 것보다 낮게 될 것이다.
(3) DC/DC 전원 공급 회로 셀을 다른 I/O 셀의 높이 이하로 설계한다면, 활성 영역은 감소되지 않는다. 그러므로, 내부 회로의 레이아웃을 변경할 필요가 없을 것이다. 도 7은 도 1에 도시한 PMC(21) 및 기능 블록 IP(31) 등이 배치된 내부 회로 배치 영역(320)과, 한 세트의 DC/DC 전원 공급 회로 셀(11) 및 전원 전압을 기능 블록 IP(31)에 공급하기 위한 입력 전압 공급 패드 셀(42)이 배치된 I/O 셀 배치 영역(310)을 도시한 것이다. 여기서, DC/DC 전원 공급 회로 셀(11)의 높이 H2는 다른 I/O 셀(예를 들면, 입력 전원 공급 패드 셀(42))의 높이 H1 미만을 설정된다. 따라서, H2<H1이다. DC/DC 전원 공급 회로 셀의 높이 H2를 다른 I/O 셀의 높이 H1 이하로 설정함으로써, 내부 회로 배치 영역(310) 내에 배치될 기능 블록의 레이아웃을 바꿀 필요가 없다.
(4) 본 발명에 따른 DC/DC 전원 공급 회로 셀이 사용되는 한, 시스템 LSI를 설계할 때 DC/DC 변환기 회로를 새로이 설계할 필요가 없다. 따라서, 시스템 LSI를 설계하기 위한 단계 수가 감소될 수 있다.
(5) 한 세트의 DC/DC 전원 공급 회로 셀 및 전원 전압을 기능 블록에 공급하기 위한 입력 전원 공급 패드 셀은 반도체 칩의 4개의 모서리를 포함하는 I/O 셀 배치 영역 내의 임의의 위치에 배치될 수 있다. 그러므로, 반도체 칩의 내부 회로의 요건에 따라 복수 세트의 DC/DC 전원 공급 회로 셀 및 입력 전원 공급 패드 셀을 배치하는 것이 가능하다.
본 발명에 따른 반도체 칩을 설계하기 위한 전술한 방법에서, 다음과 같이, 전원 전압을 다른 전원 전압으로 변환하는 전원 전압 변환 기능을 갖는 2가지 형태의 I/O 셀이 있다. 제 1 형태의 I/O 셀은 서지 보호 다이오드 및 출력 트랜지스터부를 포함하는 I/O셀이다. 제 2 형태의 I/O 셀은 서지 보호 기능을 갖는 출력 트랜지스터부를 포함하는 I/O 셀이다. 이상적인 DC/DC 전원 공급 회로 셀은 고효율 및 저 잡음 온-칩 DC/DC 변환기를 실현할 수 있는 것이나, 전술한 제 1 형태 및 제 2 형태의 I/O 셀은 본 발명의 반도체 칩 설계 방법을 사용하는 한 전술한 효과를 제공할 수 있다.
도 8a는 제 1 형태의 I/O 셀(105a)의 회로도이다. 제 1 형태의 I/O 셀(105a)에서 출력 트랜지스터부(102a)는 서지 보호 기능을 갖지 않는다. 이러한 출력 트랜지스터부(102a)는 공통이다.
제 1 형태의 I/O 셀(105a)은 전원 전압 변환 모드를 제어하는 제어회로(101), 전원 전압을 출력하는 출력 트랜지스터부(102a), 반도체 집적 회로(칩)의 내부 회로가 정전 방전과 같은 서지로부터 보호하기 위한 서지 보호 다이오드(106), 및 외부 입력/출력 단자(pad)를 포함한다. 제어회로(101)는 예를 들면 BGR(110a), 제어부(110b) 및 도 2에 도시한 트리밍부(112)를 포함한다.
제어회로(101)는 제어 신호(pctrl)를 출력하며 신호(nctrl)를 출력한다. 제어 신호(pctrl)는 출력 트랜지스터부(102a)에 포함된 Pch 출력 트랜지스터(ptr)의 온/오프를 제어하는데 사용된다. 제어 신호(nctrl)는 출력 트랜지스터부(102a)에 포함된 Nch 출력 트랜지스터(ntr)의 온/오프를 제어하는데 사용된다. 입력 전압(Vin)은 출력 트랜지스터부(102a)에 의해 쵸핑되어 LC회로(107)에 의해 평활화된다. 결국, 출력 전압(Vout)이 얻어진다.
따라서, 제 1 형태의 I/O 셀(105a)은 입력 전압(Vin)을 출력 전압(Vout)으로 변환하는 DC/DC 변환기 회로로서 기능을 한다.
구체적으로, 제 1 형태의 I/O 셀(105a)은 스위칭 레귤레이터 형태의 DC/DC 변환기 회로로서 기능을 한다. 스위칭 레귤레이터는 입력 전압(Vin)(예를 들면, 3.3V)을 입력 전압(Vin)과는 다른 출력 전압(Vout)(예를 들면, 2.5V)으로 변환하는 회로이다. 제어회로(101)는 포지티브-상 펄스 파형을 갖는 제어 신호(Pctrl)를 Pch 출력 트랜지스터(ptr)의 게이트로 출력하고 네거티브-상 펄스 파형의 제어신호(Nctrl)를 N채널 출력 트랜지스터(ntr)의 게이트로 출력함으로써 입력 전압(Vin)을 쵸핑한다. 쵸핑된 입력 전압(Vin)은 LC 회로(107)에 의해 평활화된다. 결국, 출력 전압(Vout)이 얻어진다. 이상적으로, 출력 전압(Vout)은 펄스 파형의 듀티비(duty ratio)가 50일 때 입력 전압(Vin)의 반이다. 출력 전압(Vout)은 펄스 파형의 듀티비를 변경함으로써 변경될 수 있다.
Pch 출력 트랜지스터(ptr)가 온일 때, Nch 출력 트랜지스터(ntr)는 오프가 된다. 이 경우, 전류는 입력 전압(Vin)을 입력하기 위한 입력 단자로부터 Pch 출력 트랜지스터(ptr) 및 인덕터(L)를 통해 캐패시터(C)로 해서, 출력 전압(Vout)을 출력하는 출력 단자에 접속된 내부 회로(도시하지 않음)로 흐른다.
한편, Pch 출력 트랜지스터(ptr)가 오프일 때, Nch 출력 트랜지스터(ntr)는 온이 된다. 이 경우, 전류는 접지 단자로부터 Nch 출력 트랜지스터(ntr) 및 인덕터(L)를 통해 캐패시터(C)로 해서, 출력 전압(Vout)을 출력하는 출력 단자에 접속된 내부 회로(도시하지 않음)로 흐른다. 인덕터(L) 및 캐패시터(C)는 외부 구성 요소로서 제 1 형태의 I/O 셀(105a) 외부에 설치된다.
제 1 형태의 I/O 셀에 의해서, 알루미늄 라인의 저항의 증가는 불가피하고, 이에 의해서 고효율 DC/DC 변환기 회로를 얻기가 어렵다. 이에 대해 이하 설명한다.
0.35㎛에 따른 공정으로 제작된 반도체 집적 회로는 약 0.1Ω/만큼 높은 알루미늄 라인 저항을 갖는다. 따라서, 반도체 집적 회로 내에 설치된 DC/DC 변환기 회로에 있어서, 알루미늄 라인 저항은 성능 열화의 요인이었다.
도 9는 도 8a에 도시한 제 1 형태의 I/O 셀(105a)의 회로에 존재하는 라인 저항을 명확히 도시한 것이다.
Pch 출력 트랜지스터(ptr)가 온이고 Nch 출력 트랜지스터(ntr)가 오프일 때, 전류는 입력 전압(Vin)을 입력하기 위한 입력 단자에서 출력 전압(Vout)을 출력하기 위한 출력 단자로 흐른다. 입력 단자와 출력 단자간에, 전류는 본딩 와이어(600), 패드부(103)(외부 입력/출력 단자 패드 →서지 보호 다이오드(106) 상의 알루미늄 라인(602)), 출력 트랜지스터부(102a)(알루미늄 라인(601) →Pch 출력 트랜지스터(ptr) →알루미늄 라인(601)), 패드부(103)(알루미늄 라인(602) →외부 입력/출력 단자(pad)), 본딩 와이어(600), 및 인덕터(L)를 통해 흐른다. 입력 단자와 출력 단자간에 존재하는 총 라인 저항은 2.55Ω만큼 높은 값으로 누적된다. 여기서, 라인 저항은, 본딩 와이어(600)가 약 0.1Ω의 저항을 가질 때; 출력 트랜지스터부(102a)의 알루미늄 라인(601)이 약 0.6Ω의 저항을 가질 때; Pch 출력 트랜지스터부(ptr)의 ON 저항이 약 0.15Ω일 때 파괴된다. 인덕터(L)의 라인 저항은 무시됨에 유의한다.
3단자 선형 레귤레이터 및 스위칭 레귤레이터에 대한 최대 전류(Imax)는,
Imax =(Vin-Vout)/R0...(1)
에 의해 얻어질 수 있다.
여기서, R0은 입력 전압(Vin)을 입력하기 위한 입력 단자와 출력 전압(Vout)을 출력하기 위한 출력 단자간 라인 저항이다. Imax는 부하가 필요로 하는 전류보다 충분히 클 필요가 있기 때문에, R0은 충분히 작아야 한다. 특히, 입력 전압(Vin)의 값이 출력 전압(Vout)의 값에 가까워짐에 따라, R0의 효과는 증가한다.
또한, 스위칭 레귤레이터의 전력 손실(Ploss)은 식(2)으로 나타낼 수 있다.
Ploss = R0*I0＾2 ...(2)
여기서, I0은 부하 전류이다.
또한, DC/DC 변환기 회로의 효율 η은 식(3)으로 나타내어진다.
η= Vout*I0/(Ploss + Vout*I0) ...(3)
값 Ploss를 감소시키는 것이 DC/DC 변환기 회로의 효율을 증가시키는 유일한 방법이며 라인 저항(R0)을 감소시키는 것이 값 Ploss를 감소시키는 유일한 방법이다.
출력 전압(Vout)이 2.5V이라 할 때, 부하 전류(I0)는 100mA이며, DC/DC 변환기 회로의 효율은 기껏해야 단지 90.7%이다. 라인 저항(R0)의 값이 원래의 값의 약 반인 1.2Ω로 감소될 수 있다면, 최대 효율은 95.4%만큼 높아질 것이다. 또한, 값이 이전 값의 반인 0.6Ω으로 더 감소될 수 있다면, 최대 효율은 97.7%만큼 높게 될 것이다. 전술한 바와 같이, 제 1 형태의 I/O 셀(105a)에서, 서지 보호 다이오드(106)는 외부 입력/출력 단자(pad) 근처에 배치된다. 그러므로, 후술하는 바와 같이, 제 2 형태의 I/O 셀(105b)의 라인 저항으로 인한 라인 저항의 증가는 불가피하여, 이에 의해서 고효율의 DC/DC 변환이 실현될 수 없다.
도 8b는 제 2 형태의 I/O 셀(105b)의 회로도 이다. 제 2 형태의 I/O 셀(105b)은 제 1 형태의 I/O 셀(105a)의 효율보다 높은 효율을 가진 DC/DC 변환을 수행한다.
제 2 형태의 I/O 셀(105b)은 출력 트랜지스터부(102b)를 제어하기 위해 서지 보호 기능을 갖는 제어회로(101) 및 외부 입력/출력 단자(pad)를 포함한다. 제 2 형태의 I/O 셀(105b)에서, 출력 트랜지스터부(102b)는 반도체 칩의 외부 입력/출력 단자(pad) 근처에 배치된다. 이것은 제 2 형태의 I/O 셀(105b)에서, 출력 트랜지스터부(102b)와 외부 입력/출력 단자(pad) 사이에 서지 보호 다이오드를 설치할 필요가 없고, 이에 의해서 제 1 형태의 I/O 셀(105a)에 비해서 외부 입력/출력 단자(pad)에 더 가깝게 출력 트랜지스터부(102b)를 배치하는 것이 가능하기 때문이다.
도 10은 제 2 형태의 출력 트랜지스터부(102b)의 레이아웃의 구성예를 도시한 것이다. 참조 부호 ptr, ntr은 각각 Pch 출력 트랜지스터 및 Nch 출력 트랜지스터를 나타내며 그 각각은 서지 보호 기능을 갖는다. 제어 신호(pctrl)는 Pch 출력 트랜지스터(ptr)의 게이트에 접속되며, 제어 신호(nctrl)는 Nch 출력 트랜지스터(ntr)의 게이트에 접속된다. 더구나, 입력 전압(Vin)은 Pch 출력 트랜지스터(ptr)의 소스에 접속되며, 접지(GND)는 Nch 출력 트랜지스터(ntr)의 소스에 접속된다. Pch 출력 트랜지스터(ptr)의 드레인 및 Nch 출력 트랜지스터(ntr)의 드레인은 출력 전압(Vout')에 접속된다.
출력 트랜지스터부(102b)의 게이트를 접어 형성된 폴드형 트랜지스터를 채용하면, 큰 크기의 출력 트랜지스터부(102b)는 그 면적의 증가를 억제하면서 제작될 수 있다.
출력 트랜지스터부(102b)가 서지 보호 기능도 가질 수 있는 이유를 기술한다.
서지 보호는 다음의 두 가지 목적, 즉 큰 전류 파괴를 방지하는 것과 고전압 파괴를 방지하는 것이라는 목적을 갖는다. 큰 전류 파괴는 트랜지스터를 통해 흐르는 전류의 밀도(단위 게이트 폭 당 전류량)가 상한을 초과할 때 발생하는 접합부(PN 접합부)의 파괴를 말한다. 고전압 파괴는 주로 게이트부에 인가되는 강전계에 기인하여 게이트와 기판간에 단락 회로에 의해 야기된 파괴를 말한다. 그러므로, 출력 트랜지스터에 서지 보호 기능을 제공함에 있어 중요 요소는 (a) 고전압 파괴에 대해 트랜지스터의 확산 영역의 용량값을 개선하는 것과 (b) 큰 전류 파괴에 대해 서지 전하를 전원 공급과 접지로 방전하는 전류 경로를 개선하는 것이다.
(a) 확산 용량값의 개선에 관해서,
서지 보호 트랜지스터의 게이트 폭이 증가되고 드레인의 확산 용량이 증가되면, 서지 전하가 인가될 때 내부 회로 내의 트랜지스터의 게이트부에 인가되는 전압을 감소시키는 것이 가능하다. 이것은 고전압 파괴를 방지하는데 효과적이다. 본 발명의 출력 트랜지스터부(102b)는 기존의 보호 다이오드에 비해 LC 회로와 같은 외부 회로를 통해 내부 회로에 전류를 공급할 충분히 큰 크기를 갖는다. 그러므로, 본 발명의 출력 트랜지스터부(102b)가 사용되는 경우, 확산 용량값의 개선은 문제가 아니다.
(b) 전류 경로 개선에 관하여,
전류 밀도를 감소시키기 위해서, 트랜지스터의 게이트 폭을 증가시키거나 게이트 밑에 채널과 트랜지스터의 드레인 사이에 저항기를 삽입함으로써 전류값을 감소시키는 것이 효과적이다. 저항기를 삽입시키는 한 특정한 방법은 게이트와 접촉간의 거리를 증가시키는 것이다. 이 실시예에서, 게이트와 접촉(CW)간 거리는 게이트와 접촉(CW)(확산 영역과 제 1 금속 층간 접촉)간 저항값을 원하는 값 이상으로 설정하기 위해서 보호 다이오드와 유사하게 설정되었다.
이들 요인에 기초하여, 서지 보호 기능을 갖는 본 발명의 출력 트랜지스터부(102b)를 제공하는 것이 가능하였다.
전술한 바와 같이, 도 9를 참조하여, 제 1 형태의 I/O 셀(105a)에서, 입력 전압(Vin)을 입력시키기 위한 입력 단자와 출력 전압(Vout)을 출력하기 위한 출력 단자간 라인 저항(R0)은 2.55Ω이었다. 서지 보호 기능을 또한 갖는 출력 트랜지스터부(102b)를 사용함으로써 알루미늄 라인(107)을 제거하는 것이 가능하였다. 결국, 라인 저항(R0)은 2.55Ω에서 1.55Ω로 감소된다. 그러므로, 식(1)에 기초하여, 제 2 형태의 I/O 셀(105b)을 통하는 최대 전류(Imax)는 제 1 형태의 I/O 셀(105a)을 통하는 최대 전류(IMmax)의 약 1.65배이다.
또한, 스위칭 레귤레이터를 DC/DC 변환기 회로로서 사용할 때, 효율 η은 식(3)에 기초하여, 제 1 형태의 I/O 셀(104a)의 90.7%에서 94.4%로 개선된다. 따라서, 서지 보호 기능을 갖는 출력 트랜지스터부(102b)는 DC/DC 변환 성능 개선에 큰효과를 제공한다.
전술한 바와 같이, 제 2 형태의 I/O 셀(105b)에서, 서지 보호 기능도 갖는 출력 트랜지스터(102b)를 사용하면서, 서지 보호 다이오드는 제거된다. 따라서, 서지 보호 다이오드에 대한 알루미늄 라인 저항을 제거하는 것이 가능하다. 결국, 고효율 DC/DC 변환이 실현된다.
도 11은 제 2 형태의 I/O 셀(105b)에서 출력 트랜지스터부(102b)의 또 다른 레이아웃의 예를 도시한 것이다. 전류 경로를 개선하기 위해서, 게이트와 접촉(CW)을 서로간에 충분히 멀리 이격시킬 필요가 있다. 0.35㎛ 공정인 경우, 이들간 거리는 설계 규칙에서 정해진 최소 거리의 약 17배로 크게 될 것이다. 그러므로, 서지 보호 기능도 갖는 출력 트랜지스터부(102b)의 면적은 설계 규칙의 최소 거리를 갖는 레이아웃에서의 면적에 약 4배가 될 것이다.
서지 보호 기능도 갖는 출력 트랜지스터(102b)의 면적 증가를 억제하기 위해서, 도 11에 도시한 메시 게이트 트랜지스터를 채용하였다. 도 10에 도시한 트랜지스터가 서로간에 병렬로 확산 영역에 배치되며, 게이트는 도 11에 도시한 바와 같은 격자 패턴으로 배치될 수 있어, 이에 의해서 기존의 트랜지스터의 영역의 반인 영역을 가지며 종래의 트랜지스터의 폭과 동일한 게이트 폭을 갖는 트랜지스터를 실현하는 것이 가능하다. 출력 트랜지스터부(102b)는 큰 크기를 갖기 때문에, 영역을 감소시키는 메시 게이트에 의해 제공된 효과는 현저하다.
또한, 출력 트랜지스터부(102b)에서, 도 11에 도시한 격자 게이트를 더 확장하여 격자 형상 게이트로 분할된 확산 영역을 얻을 수 있다. 소스 영역의 4개의 근처는 드레인 영역으로서 사용될 수 있고, 드레인 영역의 4개의 근처는 소스 영역으로서 사용될 수 있다. 이 경우, 큰 크기의 출력 트랜지스터부(102b)는 이의 영역 증가를 억제하면서 제작될 수 있다.
본 발명의 DC/DC 변환기 회로가 기존의 반도체 집적 회로(반도체 칩)와 조합하여 사용되는 경우, 통상적으로 보호 다이오드가 배치되었던 영역에만 서지 보호 다이오드 기능도 갖춘 출력 트랜지스터부가 배치된다. 메시 게이트 출력 트랜지스터에 의해서, 서지 보호 다이오드 기능도 갖는 출력 트랜지스터부는 보호 다이오드 영역에만 쉽게 배치될 수 있다. 그러므로, 종래의 반도체 집적 회로에서 외부 인터페이스 전압과의 호환성을 유지하면서 내부 회로의 전압만을 감소시키고자 할 때, 이러한 전압 감소는 본 발명의 DC/DC 변환기 회로를 사용함으로써 영역을 증가시키지 않고 쉽게 달성될 수 있다.
또한, 용량 및 저항은 확산 영역과 기판간에 존재하기 때문에, 전력량은 소스 영역 및 드레인 영역의 전위가 변화될 때마다 기판 저항에 의해 손실된다. 이러한 전력 손실은 확산 영역의 면적에 비례하기 때문에, 메시 게이트의 사용에 의해 영역의 감소를 통해서 확산 영역의 용량에 기인하여 손실된 전력량의 반만큼 감소시키는 것이 가능하다. 도 11에 도시한 메시 게이트 트랜지스터는 영역을 감소시키는 효과만이 아니라 전력 손실을 감소시키는 효과를 갖는다.
도 12a 및 도 12b 각각은 도 8b에 도시한 제 2 형태의 I/O 셀(105b)의 변형예를 도시한 것이다. 도 12a에서, 출력 전압(Vout')를 얻기 위한 출력 단자, 입력 전압(Vin)을 입력하기 위한 입력 단자, 및 접지(GND)에 접속된 단자가 서로간에 이격되어 있기 때문에, 알루미늄 라인(400)의 저항이 존재한다. 저항을 감소시키기 위해서, 입력 전압(Vin)을 입력시키기 위한 입력 단자와 접지(GND)에 접속된 단자를 도 12b에 도시한 바와 같이 출력 전압(Vout')을 출력시키기 위한 출력 단자 근처에 배치하는 것이 효과적이다.
도 13a는 도 8b에 도시한 제 2 형태의 I/O 셀(105b)의 또 다른 변형예를 도시한 것이다. 도 13a에서, 참조 부호 500은 입력 전압(Vin)을 입력시키기 위한 복수의 입력 단자를 덮는 금속이며, 501은 출력 전압(Vout')을 출력하는 복수의 출력 단자를 덮는 금속이며, 502는 접지(GND)에 접속된 복수의 단자를 덮는 금속이다. 제 2 형태의 I/O 셀(105b)에서 라인 저항을 더 최소화시키기 위해서, 공통의 금속으로 복수의 단자를 덮는 것이 효과적이다. 또한, 본딩 와이어의 라인 저항은 입력 전압(Vin), 출력 전압(Vout), 및 접지(GND) 각각을 위한 복수의 단자를 제공함으로써 감소된다.
도 13b는 제 1 형태의 I/O 셀(105a)(도 9)에 비교하여 라인 저항이 도 13a에 도시한 구성으로 어떻게 감소될 수 있는가를 구체적으로 도시한 것이다. 본딩 와이어(600)의 라인 저항은 단일 본딩 와이어를 통한 입력 전압(Vin)의 입력에 의한 것보다 복수의 본딩 와이어를 통해 입력 전압(Vin)을 입력시킴으로써 더욱 감소될 수 있다. 도 13b에 도시한 예에서, 입력 전압(Vin), 출력 전압(Vout'), 및 접지(GND) 각각에 대해 3개의 단자가 제공된다. 그러므로, 본딩 와이어(600)의 라인 저항은 종래기술에서의 0.1Ω에서 0.03Ω으로 감소된다. 더구나, 복수의 단자부 각각의 저항은 공통의 금속으로 동일 전압에 대응하는 복수의 단자를 덮음으로서 0.03Ω으로감소된다.
도 9에 도시한 제 1 형태의 I/O 셀(105a)에 있는 서지 보호 다이오드(106) 상의 0.5Ω의 저항의 알루미늄 라인(602)은 도 13b에 도시한 제 2 형태의 I/O 셀(105b)에서 제거된다. 그러므로, 이러한 알루미늄 라인에 의한 저항은 도 13b에 도시되지 않았다. 출력 트랜지스터부(102b)에서 알루미늄 라인에 의한 저항은 각각의 공통 전압에 대해 복수의 단자를 설치하고, 전원 공급 단자와 출력 단자에 인접한 접지 단자를 배치함으로써, 제 1 형태의 I/O 셀(105a)에서의 0.6Ω에서, 0.2Ω(알루미늄 라인(601)의 저항) 및 0.2Ω(알루미늄 라인(603)의 저항)로 감소되었다.
요약하여, 입력 전압(Vin)을 입력하기 위한 입력 단자와 출력 전압(Vout)을 출력하기 위한 출력 단자간 라인 저항은 제 2 형태의 I/O 셀(105b)에서는 0.57Ω으로 감소되었고 제 1 형태의 I/O 셀(105a)에서는 2.55Ω으로 감소되었다.
따라서, 식(1)에 기초하여, 최대 전류(Imax)는 종래기술의 4.5배이며, 식(3)에 기초하여 최대 효율은 출력 전압(Vout)이 2.5V이고 부하 전류(Io)가 100mA인 상태하에서 제 1 형태의 I/O 셀(105a)에서처럼 90.7%에서 98%로 개선된다. 따라서, 도 13a 및 도 13b에 도시한 제 2 형태의 I/O 셀(105b)은 DC/DC 변환 성능 개선에 크게 기여한다.
도 14는 패키지 밀봉된 후에 반도체 집적 회로(반도체 칩)의 구조를 도시한 도면이다.
DC/DC 변환기 회로의 라인 저항은 본딩 와이어 저항 및 알루미늄 라인 저항을 포함하기 때문에, DC/DC 변환기 회로의 성능은 본딩 와이어 저항 및 알루미늄라인 저항을 최소함으로써 더욱 개선될 것이다.
각각의 본딩 와이어(600)는 반도체 집적 회로의 주변을 따라 출력 반도체부(102b)의 소스/드레인에 접속된 외부 입력/출력 단자(pad)와, 반도체 집적 회로(100)를 밀봉하는 패키지간 라인이다. 본딩 와이어(600)의 길이에 관하여, 통상, 반도체 집적 회로의 4개의 모서리 중 하나에서의 외부 입력/출력 단자를 패키지(700)에 접속하는 본딩 와이어(600), 및 반도체 집적 회로의 일측의 중간부터 확장하는 본딩 와이어(600)가 가장 짧다. 그러므로, I/O 셀(105b)이 4개의 모서리를 제외한 반도체 회로의 주변을 따라 배치된다면, 본딩 와이어(600)의 저항이 감소되고, 그럼으로써 DC/DC 변환 성능을 개선한다. 본딩 와이어(600)의 저항을 더욱 감소시키기 위해서 반도체 집적 회로가 통상 패키지의 중앙에 배치되나 도 14에 도시한 바와 같이 I/O 셀(105b)의 외부 입력/출력 단자(pad)를 패키지(700)에 접속하는 본딩 와이어(600)가 가장 짧도록 패키지의 중앙에서 벗어난 위치에 반도체 집적 회로를 배치하는 것이 효과적이다.
제 1 형태의 I/O 셀(105a) 및 제 2 형태의 I/O 셀(105b) 각각은 제어회로(101)를 포함하는 것으로 위에서 기술되었다. 그러나, 이들 I/O 셀은 대안으로 제어회로(101) 없이 구성될 수도 있다. 또한, 제 1 형태의 I/O 셀(105a) 및 제 2 형태의 I/O 셀(105b) 각각은 외부 입력/출력 단자(pad)를 포함하는 것으로 위에서 기술되었다. 그러나, 이들 I/O 셀은 대안으로 외부 입력/출력 단자(pad)없이 구성될 수도 있다. I/O 셀이 외부 입력/출력 단자(pad)를 포함하는 형태로 된 것이면, 외부 입력/출력 단자(pad) 및 DC/DC 변환기 회로가 동시에 처리될 수 있어 이점이 있다.
또한, I/O 셀 배치 영역이 칩 주변을 따라 있는 것으로 위에서 기술되었으나, 대안으로 예를 들면 칩의 중앙 부분 내의 상이한 위치에 설치될 수도 있다.
스위칭 레귤레이터형 회로를 제 1 형태의 I/O 셀(105a) 및 제 2 형태의 I/O 셀(105b)의 DC/DC 변환기 회로로서 위에서 기술하였으나, 본 발명은 도 15에 도시한 바와 같은 3단자 레귤레이터형 회로에도 적용될 수 있다. 기준 전압은 전압 비교기에 의해서 출력 전압(Vout)을 저항 R로 나누어 얻어진 전압(Vr)과 비교된다. Vr이 기준 전압보다 높다면, 출력 전압은 출력 트랜지스터(ptr)를 턴오프시킴으로써 감소되며, Vr이 기준 전압보다 낮다면, 출력 전압(Vout)은 출력 트랜지스터(ptr)를 턴온시킴으로써 증가된다. 이러한 동작에 의해서, 출력 전압(Vout)은 원하는 전압으로 조정된다. 또한, 출력 전압(Vout)은 대안으로 저항(R)의 분할 비를 변경함으로써 변경될 수 있다.
출력 트랜지스터(ptr)가 온일 때, 전류는 입력 전압(Vin)을 입력하기 위한 입력 단자로부터 캐패시터(C)로 해서 출력 트랜지스터(ptr)를 거쳐 내부 회로(104)로 흐른다. 캐패시터(C)는 내부 회로(104)에 대해 수락할 수 있는 범위 내에서 출력 전압(Vout)의 변동을 유지하기 위해서 부가된다. 캐패시터(C)는 큰 용량값을 갖기 때문에, 흔히 외부에 설치된다.
본 발명의 전원 공급 회로에 따라서, 전원 공급 회로에서 라인 저항은 반도체 칩의 외부 입력/출력 단자 근처에 출력 트랜지스터부를 배치함으로써 최소화된다. 이러한 식으로, 전원 공급 회로에 의한 DC/DC 변환 성능이 개선된다.
또한, 전원 공급 회로가 형성되는 반도체 칩의 영역은 통상 보호 다이오드가 설치되었던 영역의 일부를 제거하고 출력 트랜지스터부를 구성하는 메시형 트랜지스터를 사용함으로써 감소된다.
또한, 본 발명의 반도체 칩을 설계하는 방법에 따라서, 전원 전압 변환 기능을 갖는 DC/DC 전원 공급 회로 셀은 DC/DC 전원 공급 회로 셀이 배치될 반도체 칩 상의 위치를 결정할 때 다른 I/O 셀에 대한 것과 유사하게 처리될 수 있다. 이러한 식으로, 설계자의 설계 능력에 의존하지 않는 고성능의 DC/DC 변환기 회로, 더구나, 설계자에게 부담을 주지 않고 시스템 LSI의 내부 구성의 요건을 충족하는 융통성 있는 고성능 DC/DC 변환기 회로를 제작하는 것이 가능하다.

Claims (17)

  1. 반도체 칩 상에 형성된 전원 공급 회로에 있어서,
    전원 전압을 출력하는 출력 트랜지스터부; 및
    상기 출력 트랜지스터부를 제어하는 제어회로를 포함하며,
    상기 출력 트랜지스터부는 상기 반도체 칩의 외부 입력/출력 단자 근처에 배치되는, 전원 공급 회로.
  2. 제 1 항에 있어서,
    상기 출력 트랜지스터부는 서지 보호 기능을 갖는, 전원 공급 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 출력 트랜지스터부는 메시형 트랜지스터(mesh type transistor)를 포함하는, 전원 공급 회로.
  4. 제 1 항에 있어서,
    상기 전원 공급 회로는 반도체 칩의 4개의 모서리를 제외한 주변을 따라 배치되는, 전원 공급 회로.
  5. 제 1 항에 있어서,
    상기 전원 공급 회로는, 외부 입력/출력 단자로서, 상기 전원 전압을 출력하는 출력 단자, 전원 전압을 상기 출력 트랜지스터부에 입력하는 전원 공급 단자, 및 상기 출력 트랜지스터부에 접지 전압을 입력하는 접지 단자를 포함하며, 상기 전원 공급 단자 및 상기 접지 단자는 상기 출력 단자 근처에 배치되는, 전원 공급 회로.
  6. 제 1 항에 있어서,
    상기 전원 공급 회로는, 상기 외부 입력/출력 단자로서, 상기 전원 전압을 출력하는 복수의 출력 단자, 전원 전압을 상기 출력 트랜지스터부에 입력하는 복수의 전원 공급 단자, 및 접지 전압을 상기 출력 트랜지스터부에 입력하는 복수의 접지 단자를 포함하며, 상기 복수의 출력 단자, 상기 복수의 전원 공급 단자, 및 상기 복수의 접지 단자는 각각 공통의 금속으로 덮히는, 전원 공급 회로.
  7. 제 1 항에 있어서,
    상기 반도체 칩은, 상기 반도체 칩을 밀봉하는 패키지에 상기 출력 트랜지스터부를 접속하는 본딩 와이어 길이가 가장 짧도록 배치되는, 전원 공급 회로.
  8. 제 1 항에 있어서,
    상기 출력 트랜지스터부 및 상기 제어회로는 I/O 셀 배치 영역에 배치되는, 전원 공급 회로.
  9. 반도체 칩 설계 방법에 있어서,
    복수의 I/O셀들이 배치될 반도체 칩 상의 위치들을 결정하는 단계로서, 상기 복수의 I/O셀들은 제 1 전원 전압을 제 2 전원 전압으로 변환하는 전원 전압 변환 기능을 갖는 적어도 하나의 제 1 형태의 I/O 셀 및 상기 제 1 I/O 셀의 기능과는 다른 기능을 갖는 적어도 하나의 제 2 형태의 I/O 셀을 포함하는, 상기 복수의 I/O 셀들이 배치될 반도체 칩 상의 위치들을 결정하는 단계; 및
    상기 반도체 칩 상의 상기 결정된 위치들에 기초하여 상기 복수의 I/O 셀들을 배치하는 단계를 포함하는, 반도체 칩 설계 방법.
  10. 제 9 항에 있어서,
    상기 적어도 하나의 제 2 형태의 I/O 셀은 전원 전압을 입력하기 위한 입력 전원 공급 패드 셀을 포함하고, 상기 제 1 형태의 I/O셀로부터 출력된 상기 제 2 전원 전압은 상기 반도체 칩 외부에 설치된 평활 회로에 의해 평활화되며, 상기 평활 회로에 의해 발생된 전원 전압은 상기 입력 전원 공급 패드 셀을 통해 상기 반도체 칩에 입력되는, 반도체 칩 설계 방법.
  11. 제 9 항에 있어서,
    상기 입력 전원 공급 패드 셀은 상기 평활 회로에 의해 발생된 상기 전원 전압이 공급되는 기능 블록 근처에 배치되는, 반도체 칩 설계 방법.
  12. 제 9 항에 있어서,
    상기 제 1 형태의 I/O 셀은, 복수의 전원 전압 중에서 생성되어야 할 하나의 전원 전압을 지정하는 제어 신호를 입력하는 제어 단자를 갖는, 반도체 칩 설계 방법.
  13. 제 9 항에 있어서,
    상기 제 1 형태의 I/O 셀은, 상기 전원 전압 변환 기능을 수행할 것인지 아니면 정지할 것인지 여부를 제어하는 제어 신호를 입력하는 제어 단자를 갖는, 반도체 칩 설계 방법.
  14. 제 9 항에 있어서,
    상기 반도체 칩 설계 방법은, 상기 반도체 칩의 내부 회로로서 적어도 하나의 기능 블록을 배치하는 단계를 더 포함하며,
    상기 적어도 하나의 기능 블록은 전력 관리 회로를 포함하고, 상기 전력 관리 회로는 소정의 기능 블록의 동작 상태에 따라 상기 소정의 기능 블록에 대응하는 상기 제 1 형태의 I/O 셀의 전원 전압 변환 기능의 모드를 변경하는, 반도체 칩 설계 방법.
  15. 제 9 항에 있어서,
    상기 제 1 형태의 I/O 셀은, 상기 제 1 전원 전압을 상기 제 2 전원 전압으로 변환하는 출력 트랜지스터부 및 상기 출력 트랜지스터부를 제어하는 제어부를 포함하는, 반도체 칩 설계 방법.
  16. 제 15 항에 있어서,
    상기 제 1 형태의 I/O 셀의 상기 출력 트랜지스터부는 서지 보호 기능을 갖는, 반도체 칩 설계 방법.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 제 1 형태의 I/O 셀의 출력 트랜지스터부는 메시형 트랜지스터를 포함하는, 반도체 칩 설계 방법.
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