JPH03278579A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にＭＯＳトランジスタの
レイアウトパターンに関する。

〔従来の技術〕

従来のＭＯＳ）ランジスタのレイアウトパターンの基本
構成は第３図に示すようにゲートが直線状に配置され、
その両側にソースとドレインがそれぞれ形成されていた
。

〔発明が解決しようとする課題〕

上述した従来のＭＯＳ）ランジスタのレイアウト構成で
は、１本以上のゲートが直線状に直交することなく形成
されているため、ソースとドレインはそのゲートの両側
の２方向にしか形成できないという欠点がある。

上述した従来のＭＯＳ）ランジスタのレイアウト構成に
対し、本発明はゲートが直交して形成されているため、
ソースとドレインがそのゲートの周囲の４方向に交互に
配置できるという相違点を有する。

〔課題を解決するための手段〕

本発明の半導体装置は、直交して形成されるゲートとそ
の周囲に交互に配置されたソースとドレインを有してい
る。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のレイアウトの平面図である
。ゲート１は拡散層２の上に直交して配ωされ、その周
囲にソース３とドレイン４が交互ｔｚ影形成れ、それぞ
れ同電位の配線５，６で接続ばれている。

第２図は本発明の実施例２のレイアウト構成（平面図で
ある。単一のゲー）１は直交して網目上に形成されてお
り、その間にソース３とドレイ〉４が交互に配置されそ
れぞれ同電位の配線５，６で接続されている。この実施
例ではゲート１が押目状に形成されているため、比較的
ゲート幅のメきいトランジスタでは効率よくレイアウト
上の角積を小さくできる。

〔発明の効果〕

以上説明したように本発明は、ＭＯＳ）ランジスタの１
つのゲートが直交して構成されその直交したゲートの周
囲にトランジスタのソースとドレインが交互に配置され
、そのすべてのソースとドレインをそれぞれ同電位の配
線で接続することにより４ＭＤＲＡＭの設計基準を用い
てＷ＝１０μｍのトランジスタ作る際に、従来のレイア
ウトでの拡散層の面積５４μｄを本発明のレイアウトを
用いることにより約３８μボで作ることができる効果が
ある。

【図面の簡単な説明】

第１図は本発明の一実旅例のレイアウトパターンの平面
図、第２図は本発明の第二の実施例のレイアウトパター
ンの平面図、第３図は従来のレイアウトパターンでその
トランジスタのゲート幅は第１図のゲート幅と同一であ
る。 １・・・・・・ゲート、２・・・・・・拡散層、３・・
・・・・ソース、４・・・・・・ドレイン、５・・・・
・・ソース側の配線、６・・・・・・ドレイン側の配線
、７・・・・・・コンタクト。

Claims (1)

【特許請求の範囲】
1. 　少なくとも１個以上のＭＯＳトランジスタの同一のゲ
   ートが直交して構成され、その直交したゲートの周囲に
   トランジスタのソースとドレインが交互に配置されその
   すべてのソースとドレインがそれぞれ同電位の配線で接
   続されている半導体装置。