JPS6226853A - 相補ｍｏｓ形半導体集積回路装置 - Google Patents
相補ｍｏｓ形半導体集積回路装置Info
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- JPS6226853A JPS6226853A JP60166482A JP16648285A JPS6226853A JP S6226853 A JPS6226853 A JP S6226853A JP 60166482 A JP60166482 A JP 60166482A JP 16648285 A JP16648285 A JP 16648285A JP S6226853 A JPS6226853 A JP S6226853A
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- Japan
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- circuit block
- logic circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、相補ＭＯＳ形半導体集積回路装置のパターン
レイアウトに関する。
レイアウトに関する。
第２図のパターンレイアウトは、従来の一般的ら配置法
で設計した２人力ＮＡＮＤのパターンレイアウトであり
、シリコン基板をＮ型とすｎば、１６はＰウェル領域と
Ｎ型基板の境界を表わし、図中の原点（０，０）から１
６の境界線上までがＮチャンネル側で境界線１６より遠
い方がＰチャンネル側である。Ｎチャンネル側について
見ると、電源供給の金属配線２からソース領域１３へ、
コンタクト６を介して、電位を供給し、多結晶性シリコ
ン８，９がゲート電極となってチャンネルが構成さｎる
１８，１９は、ソース領域１３に対して直列に配置さｎ
ｌ ドレイン領域１４からコンタクト７を介して金属配
線１５に接続さｎる。
で設計した２人力ＮＡＮＤのパターンレイアウトであり
、シリコン基板をＮ型とすｎば、１６はＰウェル領域と
Ｎ型基板の境界を表わし、図中の原点（０，０）から１
６の境界線上までがＮチャンネル側で境界線１６より遠
い方がＰチャンネル側である。Ｎチャンネル側について
見ると、電源供給の金属配線２からソース領域１３へ、
コンタクト６を介して、電位を供給し、多結晶性シリコ
ン８，９がゲート電極となってチャンネルが構成さｎる
１８，１９は、ソース領域１３に対して直列に配置さｎ
ｌ ドレイン領域１４からコンタクト７を介して金属配
線１５に接続さｎる。
次にＰチャンネル側において、電源供給の金属配線１か
らコンタクト３を介してソース領域１０に電位を供給し
、多結晶シリコン８がゲート電極となってチャンネル２
０が構成さｎｌ ドレイン領域１１からコンタクト４を
介して金属配線１５に接続さｆＬる。また電源供給の金
属配線１は、コンタクト５を介して、ソース領域１２に
電位を供給し、多結晶シリコン９が、ゲート電極となっ
てチャンネル２１が構成さｎドレイン領域１１からコン
タクト４を介して金属配線１５に接続さｎる。
らコンタクト３を介してソース領域１０に電位を供給し
、多結晶シリコン８がゲート電極となってチャンネル２
０が構成さｎｌ ドレイン領域１１からコンタクト４を
介して金属配線１５に接続さｆＬる。また電源供給の金
属配線１は、コンタクト５を介して、ソース領域１２に
電位を供給し、多結晶シリコン９が、ゲート電極となっ
てチャンネル２１が構成さｎドレイン領域１１からコン
タクト４を介して金属配線１５に接続さｎる。
このようにＮチャンネル側は、ソースに対して、チャン
ネル領域１８．１９が、直列に配置さｎドレインへ、Ｐ
チャンネル側は、ソースに対してチャンネル領域２０．
２１が並列に配置さｎドレインへそしてドレイン同志を
金属で接続し２人力ＮＡＮＤが構成さｎる。
ネル領域１８．１９が、直列に配置さｎドレインへ、Ｐ
チャンネル側は、ソースに対してチャンネル領域２０．
２１が並列に配置さｎドレインへそしてドレイン同志を
金属で接続し２人力ＮＡＮＤが構成さｎる。
以後の説明を簡単にするために、パターンレイアクトさ
れた相補ＭＯＳ形半導体集積回路装置を、論理回路ブロ
ックと称す。
れた相補ＭＯＳ形半導体集積回路装置を、論理回路ブロ
ックと称す。
上述した従来のパターンレイアウトは、ブロックの高さ
を一定にし、その範囲内に配置、配線する。そしてレイ
アウト上で、論理回路ブロック内の各工程と設計ルール
を満足するように、論理回路ブロックの外枠１７（第２
図）を決める。レイアウトでは、論理回路ブロックを外
枠１７のみで表現して配置、配線する。
を一定にし、その範囲内に配置、配線する。そしてレイ
アウト上で、論理回路ブロック内の各工程と設計ルール
を満足するように、論理回路ブロックの外枠１７（第２
図）を決める。レイアウトでは、論理回路ブロックを外
枠１７のみで表現して配置、配線する。
このように論理回路ブロックを設計し、配置を行うため
論理回路ブロックの配置終了後も、１つ１つが′Ｉ！源
供給源をもっている。そのため、電源供給領域の面積が
大きくなり、半導体集積回路装置の高密度設計を妨げる
パターンレイアウトである。
論理回路ブロックの配置終了後も、１つ１つが′Ｉ！源
供給源をもっている。そのため、電源供給領域の面積が
大きくなり、半導体集積回路装置の高密度設計を妨げる
パターンレイアウトである。
本発明は、論理回路ブロックを配置した時に１つの論理
回路ブロックに１対の電源供給源を有するという問題点
を解決するパターンレイアウトを提供するものである。
回路ブロックに１対の電源供給源を有するという問題点
を解決するパターンレイアウトを提供するものである。
つまり、１つの論理回路ブロックと１つの論理回路ブロ
ックをミラー状態で重ね合わせて、配置した時にお互い
のＮチャンネル側の１つのソース供給源と、Ｐチャンネ
ル側の１つのソース供給源が、同電位同志で重なゆ合う
ように、ソース供給位置を考慮してパターンレイアウト
した論理回路ブロックである。
ックをミラー状態で重ね合わせて、配置した時にお互い
のＮチャンネル側の１つのソース供給源と、Ｐチャンネ
ル側の１つのソース供給源が、同電位同志で重なゆ合う
ように、ソース供給位置を考慮してパターンレイアウト
した論理回路ブロックである。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例のパターンレイアウト図で
あり、２人力ＮＡＮＤを表わしている。ここでは、Ｎ型
基板使用と限定し説明を行う。
あり、２人力ＮＡＮＤを表わしている。ここでは、Ｎ型
基板使用と限定し説明を行う。
第１図の論理回路ブロックの大きさを示す外枠１７の原
点（０，０）からＰウェル領域とＮ型基板の境界を示す
１６までの領域がＮチャンネル側で、境界線１６より原
点から見て遠ざかる領域がＰチャンネル側である。
点（０，０）からＰウェル領域とＮ型基板の境界を示す
１６までの領域がＮチャンネル側で、境界線１６より原
点から見て遠ざかる領域がＰチャンネル側である。
Ｎチャンネル側について見ると、電源供給の金属２より
、コンタクト６を介してソース領域１３に電位が供給さ
れる。この時、ソース領域へのコンタクト６の中心は、
外枠１７上に配置し、多結晶性シリコン８，９がゲート
電極となって構成されるチャンネル領域１８．１９が直
列に接続さ几、ドレイン領域１４からコンタクト７を介
して金属１５に接続される。
、コンタクト６を介してソース領域１３に電位が供給さ
れる。この時、ソース領域へのコンタクト６の中心は、
外枠１７上に配置し、多結晶性シリコン８，９がゲート
電極となって構成されるチャンネル領域１８．１９が直
列に接続さ几、ドレイン領域１４からコンタクト７を介
して金属１５に接続される。
次に、Ｐチャンネル側において、電源供給の金属１から
コンタクト３を介してソース領域１０に電位を供給する
。この時、コンタクト３の中心は、論理回路ブロックの
外枠１７上に配置する。
コンタクト３を介してソース領域１０に電位を供給する
。この時、コンタクト３の中心は、論理回路ブロックの
外枠１７上に配置する。
多結晶性シリコン８がゲート電極となって構成されるチ
ャンネル領域２０を介してドレイン領域１１からコンタ
クト４を介して金４１５に接続さｎる。また電源供給の
金Ｍ４１よりコンタクト５を介してソース領域１２に接
続さｎ１多結晶性シリコン９がゲートＩＩＥ極となって
構成さｎるチャンネル領域２１を介してドレイン領域１
１からコンタクト４を介して金属１５に接続さｎる。こ
のように配置することで本発明の一実施例である２人力
ＮＡＮＤが構成される。
ャンネル領域２０を介してドレイン領域１１からコンタ
クト４を介して金４１５に接続さｎる。また電源供給の
金Ｍ４１よりコンタクト５を介してソース領域１２に接
続さｎ１多結晶性シリコン９がゲートＩＩＥ極となって
構成さｎるチャンネル領域２１を介してドレイン領域１
１からコンタクト４を介して金属１５に接続さｎる。こ
のように配置することで本発明の一実施例である２人力
ＮＡＮＤが構成される。
以上説明したように本発明は、１つの論理回路ブロック
の異電源のソース位置を同一の垂直線上に配置し、さら
に異電源のソースの水平方向の位置を任意の論理回路ブ
ロックで一定とすることによって、レイアウト設計にお
いて、工つの論理回路ブロックとミラー状態で任意の論
理回路ブロックを電源側で重ね合わせることで、Ｎチャ
ンネル側、Ｐチャンネル側のソース領域は、それぞれ重
なり合い、２つの論理ブロックへ１対の電源供、給源で
まかなうことが可能となり、２つの論理回路ブロックで
１つのソース領域が削減さｎ、従来より高密度設計可能
な半導体集積回路を提供できる。
の異電源のソース位置を同一の垂直線上に配置し、さら
に異電源のソースの水平方向の位置を任意の論理回路ブ
ロックで一定とすることによって、レイアウト設計にお
いて、工つの論理回路ブロックとミラー状態で任意の論
理回路ブロックを電源側で重ね合わせることで、Ｎチャ
ンネル側、Ｐチャンネル側のソース領域は、それぞれ重
なり合い、２つの論理ブロックへ１対の電源供、給源で
まかなうことが可能となり、２つの論理回路ブロックで
１つのソース領域が削減さｎ、従来より高密度設計可能
な半導体集積回路を提供できる。
第１図は、本発明の相補ＭＯＳ形半導体集積回路装置の
パターンレイアウトであり、第２図は、従来例で示す平
面図である。 １．２・・・・・・電源供給用の金属、３，４，５，６
．７・・・・・・コンタクト、８，９・・・・・・多結
晶シリコン、１０．１２．１３・・・・−・ソース領ｊ
ｒＬ １１，１４・・・・・・ドレイン領域、１５・
・・・・・出力用金属、１６・・・・・・Ｐウェル領域
とＮ基板との境界、１７・・・・・・論理回路ブロック
の外枠、１８，１９，２０．２１・・・・・・チャンネ
ル領域。
パターンレイアウトであり、第２図は、従来例で示す平
面図である。 １．２・・・・・・電源供給用の金属、３，４，５，６
．７・・・・・・コンタクト、８，９・・・・・・多結
晶シリコン、１０．１２．１３・・・・−・ソース領ｊ
ｒＬ １１，１４・・・・・・ドレイン領域、１５・
・・・・・出力用金属、１６・・・・・・Ｐウェル領域
とＮ基板との境界、１７・・・・・・論理回路ブロック
の外枠、１８，１９，２０．２１・・・・・・チャンネ
ル領域。
Claims (1)
- 相補ＭＯＳ形半導体集積回路装置のパターンレイアウト
において、相補ＭＯＳ形の論理回路ブロックのＮ型、Ｐ
型のソース位置が論理回路ブロックと、ミラー状態で同
一の論理回路ブロックまたは他の論理回路ブロックとを
重ね合わせた時に、Ｎ型ソース、Ｐ型ソースがそれぞれ
完全に重なるよう配置することを特徴とした相補ＭＯＳ
形半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60166482A JPH0758762B2 (ja) | 1985-07-26 | 1985-07-26 | 相補ｍｏｓ形半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60166482A JPH0758762B2 (ja) | 1985-07-26 | 1985-07-26 | 相補ｍｏｓ形半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6226853A true JPS6226853A (ja) | 1987-02-04 |
| JPH0758762B2 JPH0758762B2 (ja) | 1995-06-21 |
Family
ID=15832216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60166482A Expired - Fee Related JPH0758762B2 (ja) | 1985-07-26 | 1985-07-26 | 相補ｍｏｓ形半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758762B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352440A (ja) * | 1986-08-22 | 1988-03-05 | Fujitsu Ltd | 集積回路のレイアウト方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5964047A (ja) * | 1982-03-22 | 1984-04-11 | ペー・エフ・コスメテイック | 顔面マツサ−ジ装置 |
| JPS6074644A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | Ｃｍｏｓゲ−トアレ− |
-
1985
- 1985-07-26 JP JP60166482A patent/JPH0758762B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5964047A (ja) * | 1982-03-22 | 1984-04-11 | ペー・エフ・コスメテイック | 顔面マツサ−ジ装置 |
| JPS6074644A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | Ｃｍｏｓゲ−トアレ− |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6352440A (ja) * | 1986-08-22 | 1988-03-05 | Fujitsu Ltd | 集積回路のレイアウト方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758762B2 (ja) | 1995-06-21 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |