JP2991147B2 - スタンダードセルのレイアウト方式 - Google Patents
スタンダードセルのレイアウト方式Info
- Publication number
- JP2991147B2 JP2991147B2 JP9032787A JP3278797A JP2991147B2 JP 2991147 B2 JP2991147 B2 JP 2991147B2 JP 9032787 A JP9032787 A JP 9032787A JP 3278797 A JP3278797 A JP 3278797A JP 2991147 B2 JP2991147 B2 JP 2991147B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- integrated circuit
- semiconductor integrated
- block
- aluminum
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、スタンダードセル方式の半導体集積回路の
レイアウト方式に関する。
関し、特に、スタンダードセル方式の半導体集積回路の
レイアウト方式に関する。
【０００２】
【従来の技術】従来のスタンダードセル方式の半導体集
積回路においては、ＭＯＳトランジスタのソース・ドレ
インが低抵抗化されていなかったため、ＭＯＳトランジ
スタのソース・ドレイン電極に多くのコンタクトを打つ
必要があり、ファンクションブロック内部で１アルミ配
線を使っていた。
積回路においては、ＭＯＳトランジスタのソース・ドレ
インが低抵抗化されていなかったため、ＭＯＳトランジ
スタのソース・ドレイン電極に多くのコンタクトを打つ
必要があり、ファンクションブロック内部で１アルミ配
線を使っていた。
【０００３】このため１アルミで横方向配線を実現した
い場合、例えば特開平５−１５２４３９号公報（同公報
図１のレイアウト図参照）、あるいは特開平２−２８５
６５６号公報（同公報第３図の配線レイアウト参照）等
に記載されているように、ブロック列間に配線領域を設
ける必要があり、結果として、集積度を低下させてい
た。
い場合、例えば特開平５−１５２４３９号公報（同公報
図１のレイアウト図参照）、あるいは特開平２−２８５
６５６号公報（同公報第３図の配線レイアウト参照）等
に記載されているように、ブロック列間に配線領域を設
ける必要があり、結果として、集積度を低下させてい
た。
【０００４】
【発明が解決しようとする課題】上記したように従来の
スタンダードセル方式の半導体集積回路においては、下
記記載の問題点を有している。
スタンダードセル方式の半導体集積回路においては、下
記記載の問題点を有している。
【０００５】（１）第１の問題点は、ブロック列間に配
線領域を設ける必要があり、チップ全体の集積度を低下
させている、ということである。
線領域を設ける必要があり、チップ全体の集積度を低下
させている、ということである。
【０００６】その理由は、トランジスタのソース・ドレ
インに多くのコンタクトを打つ必要があるためである。
インに多くのコンタクトを打つ必要があるためである。
【０００７】（２）第２の問題点は、たとえソース・ド
レインを低抵抗化する技術があったとしても、単なる従
来方式の延長線上の技術のままでは、ファンクションブ
ロック内部で１アルミを使い切ってしまい、ブロック間
配線に１アルミを使用することができない、ということ
である。
レインを低抵抗化する技術があったとしても、単なる従
来方式の延長線上の技術のままでは、ファンクションブ
ロック内部で１アルミを使い切ってしまい、ブロック間
配線に１アルミを使用することができない、ということ
である。
【０００８】その理由は、従来、シリサイド化等のよう
な低抵抗化技術が用いられていなかったため、この低抵
抗化技術をスタンダードセル方式のＬＳＩの配線等に有
効に利用する方法が、開発されていないためである。
な低抵抗化技術が用いられていなかったため、この低抵
抗化技術をスタンダードセル方式のＬＳＩの配線等に有
効に利用する方法が、開発されていないためである。
【０００９】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、上記問題点を解
消し、集積度を向上するスタンダードセル方式の半導体
集積回路及びレイアウト方式を提供することにある。
てなされたものであって、その目的は、上記問題点を解
消し、集積度を向上するスタンダードセル方式の半導体
集積回路及びレイアウト方式を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成する本発
明は、その概要を述べれば、ファンクションブロックを
構成する全てのトランジスタにおいて、同一のＹ座標で
１アルミを使用しない、ようにしたものである。より詳
細には、本発明は、スタンダードセル方式の半導体集積
回路において、ソース・ドレインにシリサイド化など低
抵抗化技術が施され低抵抗化されてなるＭＯＳトランジ
スタを備え、ファンクションブロック内部の前記低抵抗
化されてなるＭＯＳトランジスタの上に配線通過可能領
域を備え、前記配線通過可能領域を通過配線が前記ファ
ンクションブロックを貫通して通過してなる、ことを特
徴とする。
明は、その概要を述べれば、ファンクションブロックを
構成する全てのトランジスタにおいて、同一のＹ座標で
１アルミを使用しない、ようにしたものである。より詳
細には、本発明は、スタンダードセル方式の半導体集積
回路において、ソース・ドレインにシリサイド化など低
抵抗化技術が施され低抵抗化されてなるＭＯＳトランジ
スタを備え、ファンクションブロック内部の前記低抵抗
化されてなるＭＯＳトランジスタの上に配線通過可能領
域を備え、前記配線通過可能領域を通過配線が前記ファ
ンクションブロックを貫通して通過してなる、ことを特
徴とする。
【００１１】上記のように構成されてなる本発明によれ
ば、ファンクションブロック内部にブロック間配線の１
アルミが横方向に貫通できるトラックを確保することが
できる。
ば、ファンクションブロック内部にブロック間配線の１
アルミが横方向に貫通できるトラックを確保することが
できる。
【００１２】
【発明の実施の形態】本発明の好ましい実施の形態につ
いて図面を参照して以下に説明する。図１は、本発明の
実施の形態を説明するための図であり、スタンダードセ
ル列及びその配線の状態を示す図である。図１におい
て、１は１アルミ電源配線、２は１アルミグランド配
線、３は１アルミ通過配線、破線で囲んだ領域１０はブ
ロック内の１アルミ通過配線領域、ａ、ｂはファンクシ
ョンブロックを示している。１アルミ電源配線１および
アルミグランド配線２によってセル列に電源を供給して
いる。
いて図面を参照して以下に説明する。図１は、本発明の
実施の形態を説明するための図であり、スタンダードセ
ル列及びその配線の状態を示す図である。図１におい
て、１は１アルミ電源配線、２は１アルミグランド配
線、３は１アルミ通過配線、破線で囲んだ領域１０はブ
ロック内の１アルミ通過配線領域、ａ、ｂはファンクシ
ョンブロックを示している。１アルミ電源配線１および
アルミグランド配線２によってセル列に電源を供給して
いる。
【００１３】図１を参照すると、本発明の実施の形態に
おいては、ファンクションブロックａおよびファンクシ
ョンブロックｂはそれぞれ等しいｙ座標位置に１アルミ
配線通過可能領域１０を持つ。１アルミ配線通過可能領
域１０を使用し、通過配線３がファンクションブロック
ａおよびファンクションブロックｂ上を通過している。
おいては、ファンクションブロックａおよびファンクシ
ョンブロックｂはそれぞれ等しいｙ座標位置に１アルミ
配線通過可能領域１０を持つ。１アルミ配線通過可能領
域１０を使用し、通過配線３がファンクションブロック
ａおよびファンクションブロックｂ上を通過している。
【００１４】すなわち、本発明の実施の形態において
は、ファンクションブロック内部に配線通過トラックを
設け、ファンクションブロック内部にブロック間配線用
の１アルミが横方向に貫通できるトラックを確保するこ
とができ、集積度を向上している。
は、ファンクションブロック内部に配線通過トラックを
設け、ファンクションブロック内部にブロック間配線用
の１アルミが横方向に貫通できるトラックを確保するこ
とができ、集積度を向上している。
【００１５】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について以下に説明す
る。図２は、本発明の一実施例を説明するためのレイア
ウト図であり、ファンクションブロックの具体例を示し
たものである。図２には、２入力ＮＡＮＤ回路のレイア
ウトの一例が示されている。
細に説明すべく、本発明の実施例について以下に説明す
る。図２は、本発明の一実施例を説明するためのレイア
ウト図であり、ファンクションブロックの具体例を示し
たものである。図２には、２入力ＮＡＮＤ回路のレイア
ウトの一例が示されている。
【００１６】図２を参照すると、Ｐ型ＭＯＳトランジス
タＱ１、Ｑ２およびＮ型ＭＯＳトランジスタＱ３、Ｑ４
のソースおよびドレインはシリサイド化されており、抵
抗が低いため、従来のようにコンタクトをたくさん打つ
必要がない。これを利用して、トランジスタＱ１および
Ｑ２上に通過配線領域１０を設ける。
タＱ１、Ｑ２およびＮ型ＭＯＳトランジスタＱ３、Ｑ４
のソースおよびドレインはシリサイド化されており、抵
抗が低いため、従来のようにコンタクトをたくさん打つ
必要がない。これを利用して、トランジスタＱ１および
Ｑ２上に通過配線領域１０を設ける。
【００１７】通過配線領域１０には、コンタクトを打た
ず、またブロック内１アルミ配線も使用しない。
ず、またブロック内１アルミ配線も使用しない。
【００１８】通過配線領域１０は、すべてのファンクシ
ョンブロックで等しいｙ座標位置に設定する。これによ
り、ファンクションブロックを横にならべた場合、通過
配線領域１０を１アルミが横方向に貫通して通過でき
る。
ョンブロックで等しいｙ座標位置に設定する。これによ
り、ファンクションブロックを横にならべた場合、通過
配線領域１０を１アルミが横方向に貫通して通過でき
る。
【００１９】図３および図４に、本発明の一実施例によ
る配線例を示す。図３は、電源・グランドを上下の列で
共有する場合の例を示し、図４は、電源・グランドを上
下の列で共有しない場合の例を示している。
る配線例を示す。図３は、電源・グランドを上下の列で
共有する場合の例を示し、図４は、電源・グランドを上
下の列で共有しない場合の例を示している。
【００２０】図３、及び図４において、１は１アルミ電
源配線、２は１アルミグランド配線、３は１アルミ通過
配線、１０はブロック内の１アルミ通過配線領域、ａ、
ｂ、ｃ、ｄはファンクションブロックを示している。図
中上側のファンクションブロックａ、ｂはそれぞれ互い
に等しいｙ座標位置に１アルミ配線通過可能領域１０を
持ち、図中下側のファンクションブロックｃ、ｄはそれ
ぞれ互いに等しいｙ座標位置に１アルミ配線通過可能領
域１０を持ち、この１アルミ配線通過可能領域１０を使
用し、１アルミ通過配線３が横方向にファンクションブ
ロック上を貫通して通過している。
源配線、２は１アルミグランド配線、３は１アルミ通過
配線、１０はブロック内の１アルミ通過配線領域、ａ、
ｂ、ｃ、ｄはファンクションブロックを示している。図
中上側のファンクションブロックａ、ｂはそれぞれ互い
に等しいｙ座標位置に１アルミ配線通過可能領域１０を
持ち、図中下側のファンクションブロックｃ、ｄはそれ
ぞれ互いに等しいｙ座標位置に１アルミ配線通過可能領
域１０を持ち、この１アルミ配線通過可能領域１０を使
用し、１アルミ通過配線３が横方向にファンクションブ
ロック上を貫通して通過している。
【００２１】図３、及び図４では、１列に、２本の１ア
ルミ通過配線３が通過できる例を示したが、この本数は
任意である。
ルミ通過配線３が通過できる例を示したが、この本数は
任意である。
【００２２】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００２３】（１）本発明の第１の効果は、上記従来技
術（特開平５−１５２４３９号公報）の図に示される配
線領域１３を不要としている、ことによる。
術（特開平５−１５２４３９号公報）の図に示される配
線領域１３を不要としている、ことによる。
【００２４】その理由は、本発明においては、ブロック
内部を横方向に配線が通過することができるようにした
ためである。
内部を横方向に配線が通過することができるようにした
ためである。
【００２５】（２）本発明の第２の効果は、集積度の向
上を図ることができる、ということである。
上を図ることができる、ということである。
【００２６】その理由は、本発明によれば、１アルミ配
線通過トラックがない場合に比べ、横方向の配線トラッ
クを多くすることができ、これにより集積度の向上を図
ることができる、ためである。
線通過トラックがない場合に比べ、横方向の配線トラッ
クを多くすることができ、これにより集積度の向上を図
ることができる、ためである。
【図１】本発明の一実施例を説明するためのレイアウト
図である。
図である。
【図２】本発明の一実施例によるファンクションブロッ
クの作成の一例を示すレイアウト図である。
クの作成の一例を示すレイアウト図である。
【図３】本発明の一実施例において、電源・グランドを
上下の列で共有する場合の配線例を示す図である。
上下の列で共有する場合の配線例を示す図である。
【図４】本発明の一実施例において、電源・グランドを
上下の列で共有しない場合の配線例を示す図である。
上下の列で共有しない場合の配線例を示す図である。
１ １アルミ電源配線 ２ １アルミグランド配線 ３ １アルミ通過配線 １０ ブロック内１アルミ通過配線領域 Ｑ１〜Ｑ６ ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/088
Claims (4)
- 【請求項１】スタンダードセル方式の半導体集積回路に
おいて、ソース・ドレインにシリサイド化など低抵抗化技術が施
され低抵抗化されてなるＭＯＳトランジスタを備え、 ファンクションブロック内部の前記低抵抗化されてなる
ＭＯＳトランジスタの上に配線通過可能領域を備え、 前記配線通過可能領域を 通過配線が前記ファンクション
ブロックを貫通して通過してなる、ことを特徴とする半
導体集積回路。 - 【請求項２】ソース及びドレインが低抵抗化されてなる
ＭＯＳトランジスタを含むスタンダードセル方式の半導
体集積回路のレイアウト方式において、 電源及びグランド配線間に横方向（これをｘ方向とす
る）に並置される複数のファンクションブロック内部の
前記低抵抗化されてなるＭＯＳトランジスタ上のそれぞ
れ等しいｙ座標位置に、配線通過可能領域を備え、 通過配線が、前記並置されたファンクションブロック上
の前記配線通過可能領域をｘ方向に貫通して通過するよ
うにしたことを特徴とする半導体集積回路のレイアウト
方式。 - 【請求項３】前記配線通過可能領域にはコンタクトを設
けず、且つブロック内配線を用いないようにしたことを
特徴とする請求項２記載の半導体集積回路のレイアウト
方式。 - 【請求項４】前記配線通過可能領域にはコンタクト及び
ブロック内配線が設けられていない、ことを特徴とする
請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9032787A JP2991147B2 (ja) | 1997-01-30 | 1997-01-30 | スタンダードセルのレイアウト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9032787A JP2991147B2 (ja) | 1997-01-30 | 1997-01-30 | スタンダードセルのレイアウト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10214903A JPH10214903A (ja) | 1998-08-11 |
| JP2991147B2 true JP2991147B2 (ja) | 1999-12-20 |
Family
ID=12368572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9032787A Expired - Fee Related JP2991147B2 (ja) | 1997-01-30 | 1997-01-30 | スタンダードセルのレイアウト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2991147B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4497791B2 (ja) * | 2002-05-09 | 2010-07-07 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| JP5638760B2 (ja) * | 2008-08-19 | 2014-12-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1997
- 1997-01-30 JP JP9032787A patent/JP2991147B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10214903A (ja) | 1998-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI517344B (zh) | 半導體裝置中通孔定距之軟體及方法 | |
| KR850000799A (ko) | 호출 전용 메모리 | |
| KR930003235A (ko) | 마스터 슬라이스형 반도체 집적회로 장치의 기본셀 형성을 위한 트랜지스터 배치와 마스터 슬라이스형 반도체 집적회로 장치 | |
| JP2991147B2 (ja) | スタンダードセルのレイアウト方式 | |
| KR100808605B1 (ko) | 주변회로지역의 반도체 소자 | |
| JPH0558582B2 (ja) | ||
| JP3181000B2 (ja) | 半導体集積回路装置 | |
| JP3075930B2 (ja) | 半導体メモリ装置 | |
| JPH03278579A (ja) | 半導体装置 | |
| JPH04164371A (ja) | 半導体集積回路 | |
| JP3773387B2 (ja) | センスアンプ装置 | |
| JP2800244B2 (ja) | ゲートアレイの基本セル | |
| JP2911345B2 (ja) | 半導体集積回路装置 | |
| KR980006276A (ko) | 가변 드레인 전류형 트랜지스터를 갖는 반도체 장치 | |
| JPH01235275A (ja) | Ｍｏｓ型半導体装置 | |
| JPH0352225B2 (ja) | ||
| JP2510040B2 (ja) | Ｃｍｏｓマスタスライス | |
| KR970018577A (ko) | 오픈 비트선 반도체소자 | |
| JPH08222640A (ja) | 半導体集積回路装置 | |
| JPH0250626B2 (ja) | ||
| JPH02106966A (ja) | 半導体記憶装置 | |
| JPH0255953B2 (ja) | ||
| JPH01274450A (ja) | 半導体集積回路 | |
| JPH09167836A (ja) | 半導体集積装置 | |
| JP2510001B2 (ja) | 敷詰型ゲ―トアレイ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990914 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071015 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081015 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091015 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091015 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101015 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |