JP2006073955A - 半導体装置、設計装置、レイアウト設計方法、プログラム及び記録媒体 - Google Patents

Abstract

【課題】 本発明は、チップ面積を縮小した半導体装置、及びチップ面積を縮小することが出来る設計装置、レイアウト設計方法、プログラム及び記録媒体を提供することを課題とする。
【解決手段】 レギュレータの配置位置を決定する際に、電源線に要する面積を縮小されるよう原電端子近傍でハードマクロへの電源線が短くなる配置位置候補を求め、各配置位置候補での面積を求め、最も小さくなる位置にレギュレータを配置する。またレギュレータを複数に分割して配置した場合の面積を求め、最も小さくなる位置にレギュレータを配置する。これにより、電源線に要する面積が少なくなり、その分チップ面積を小さくすることが出来る。
【選択図】図２

Description

本発明は、半導体装置及びその設計の技術に関し、更に詳しくは集積回路のレイアウト設計に関する。

一般的に、集積回路等の半導体装置のレイアウト設計では、電源線は設計装置による自動処理（オート）によって、若しくは設計者が手動（マニュアル）で配線される。
このとき、ハードマクロの配置位置によってはＩＲドロップが生じデバイスのパフォーマンスが下がる可能性がある。この点に対処するためハードマクロ等への電源線の配線幅に十分な大きさを確保する手法が取られている。

例えば特許文献１には、クロックドライバセルへの電源線での電圧降下に対処するため、電源線を基準配線幅より太い配線にする点が開示されている。
特開平７−２３５６００号公報（段落［００１７］〜［００１８］、［００４２］）

ハードマクロ等、多くの電流が流れる部分に対しては電源配線の幅を大きくする必要があるが、上記したように単に電源配線の幅を大きくすると、その分配線に面積が取られ、チップ面積が大きくなるというデメリットがある。

この点は、デバイスの外部電圧とデバイス内の電圧に差があり、外部電圧を内部電圧に変換するために電圧下げる（若しくは上げる）為の降圧回路／昇圧回路（以下レギュレータという）を搭載しているデバイスに関しては、レギュレータの出力がハードマクロ等への内部電源の供給元となるので、上記問題が顕著に現れてくる。

本発明は、過度な電源配線の影響によりチップ面積が増大することを防ぎ、チップ面積を縮小した半導体装置、及びチップ面積を縮小することが出来る設計装置、レイアウト設計方法、プログラム及び記録媒体を提供することを課題とする。

本発明による設計装置は、半導体装置のレイアウト設計を行なう設計装置であり、上記問題点を解決する為、配置位置候補抽出手段、仮配線手段及びレギュレータ配置位置決定手段を備える。

配置位置候補抽出手段は、レギュレータの配置位置候補を求める。
前記配置位置候補にレギュレータを仮配置し、電源線を仮配線する。
レギュレータ配置位置決定手段は、前記仮配線した電源線の面積が最も小さい仮配置の位置を前記レギュレータの配置位置に決定する。

この構成により、最適化された位置にレギュレータを配置することが出来るので、電源線に要する面積を減らすことが出来る。
また、本発明による設計装置の別形態は、レギュレータの配置位置候補を求める配置位置候補抽出手段と、前記配置位置候補に複数のレギュレータを仮配置し、電源線を仮配線する仮配線手段と、前記仮配線した電源線の面積が最も小さい仮配置の位置を前記レギュレータの配置位置に決定する配置位置決定手段と、を備える。

この構成により、最適化された位置にレギュレータを複数に分割して配置することが出来る。
また本発明による半導体装置は、電源端子と、ハードマクロによってレイアウト設計された回路ブロックと、前記電源端子及び前記回路ブロックの近傍に設置されたレギュレータと、を備える。

この構成により、ハードマクロとレギュレータとの間に設置される電源線を短くすることが出来、チップ面積を小さくすることが出来る。
更に本発明は、半導体装置のレイアウト設計方法、プログラム及び可搬記録媒体もその範囲に含む。

本発明によれば、レギュレータの数や配置位置の最適化を図ることが出来るので、チップ面積を縮小することが出来る。
またＩＲドロップ防止による電気的特性の向上を期待することができる。

以下に本発明に係る一実施形態を図面を参照しながら説明する。
図１は一般的なレイアウト設計の流れを示すフローチャートである。
図１において、ステップＳ１としてハードマクロを配置し、次にステップＳ２として降圧回路／昇圧回路（レギュレータ）を配置し、ステップＳ３として電源線の配線を行ない、最後にステップＳ４信号線の配置を行なう。

このような流れの中で、本実施形態では、レギュレータの配置位置に着目し、レイアウト設計を行なう際に、チップ面積が最も小さくなるレギュレータの位置を求めて配置した後、電源線の配線、信号線の配線を行なう。また電源線を消費電力の大きいハードマクロまでは太く、以遠を細く配線する。

ハードマクロは、複数の基本回路の組み合わせにより所定の機能を実現する機能ブロックの一種であり、設計装置によって設計者にライブラリとして提供される。このハードマクロは、形状、内部の基本回路及びこれらを接続する配線の変更、削除、移動を行なうことができないが、信号のタイミング、サイズ、消費電力などが明確になっている。このハードマクロとして提供される回路としては、ＲＯＭやＲＡＭ等のメモリ回路全般、ＰＬＬ、Ａ／Ｄ、Ｄ／Ａ等のアナログ回路、ＣＰＵやＣＲ入出力回路等タイミングにシビアな要求がされるデジタル回路などがある。

これらハードマクロによって構成される回路ブロックは、一般的に消費電力が大きく、且つその消費電力が事前に分かっている。
本実施形態ではステップＳ２のレギュレータの配置位置を決定する際に、配線を太くしなければならないレギュレータからハードマクロによる回路ブロックの電源配線をなるべく短くすることによって、面積を小さくする。具体的には、外部引き出し用の電極パターンである電源端子近傍で、ハードマクロによる回路ブロックまでの距離が短い場所にレギュレータを配置し、レギュレータからハードマクロによる回路ブロックまでの間の電源線に適宜の太さのものを配線し、ハードマクロ以遠の配線は細くする。

これにより、従来の手法によるレイアウト設計によるものより、電源線に要する面積が少なくなるので、その分チップ面積を小さくすることが出来る。
図２は本実施形態における設計装置によるレイアウト設計処理の概要を示すフローチャートである。

本実施形態の設計装置によるレイアウト設計処理では、図１に示した従来の手法と同様、ステップＳ１でハードマクロの配置位置を決めた後、レギュレータの配置位置を決め、ステップＳ３で電源線の配線を行ない、最後にステップＳ４として信号線の配置を行なうが、レギュレータの配置位置を決める際、総配線領域（面積）が最も小さくなるような位置、例えば電源端子近辺でハードマクロによる回路ブロックとの距離が短い、即ちハードマクロによる回路ブロックまでの配線の長さが短い位置にレギュレータの配置位置を決定する。

この処理は、図２中のステップＳ２１〜Ｓ２３（ＳＡ２３，ＳＢ２３）の処理で行なうが、同図中ステップＳＡ２２〜ＳＡ２３は第１の実施形態によるもの、ステップＳＢ２２〜ＳＢ２３は、第２の実施形態による処理を示している。

第１の実施形態では、ステップＳＡ２２として、回路中にレギュレータを１つ配置するときの電源配線面積を求め、ステップＳＡ２３として、電源配線の面積が最小となるレギュレータの配置を選択する。

そしてステップＳ３とし配置したレギュレータ位置に基づいて電源線の配線を行ない、ステップＳ４として信号線の配線を行なう。
また第２の実施形態では、レギュレータを複数に分割して配置することによって面積を小さくするもので、ステップＳ２１で複数のレギュレータの配置位置の候補を抽出後、ステップＳＢ２２として、回路中にレギュレータを複数配置するときの電源配線の面積を求め、ステップＳＢ２３として、電源配線の面積が最小となるレギュレータの配置を選択する。

次に第１の実施形態の手法についてより詳細に説明する。
図３は、第１の実施形態による方法の概念を示す図である。図３の左図は、従来の手法のようにハードマクロによる回路ブロックの位置を考慮せずにレギュレータを配置した後電源配線を行なった場合、右図は第１の実施形態の手法を用い、ハードマクロによる回路ブロックの位置を考慮して最適なレギュレータの配置位置を求めてレギュレータを配置した後電源配線を行なった場合を示している。

第１の実施形態では、電源端子近くの配置位置のうち、ハードマクロによる回路ブロックまでの距離が短く、電源配線に取られる面積を小さくできる位置を求め、その位置にレギュレータを選択配置する。

図３では、チップ上に４つの電源端子１１−１〜１１−４を持ち、その近傍の部分の４カ所がレギュレータ１２の配置位置候補１４−１〜１４−４となる。そしてこのレギュレータ１２の配置位置候補１４−１〜１４−４の中で最も電源配線が占める面積が小さくなる位置、即ちマクロ１３の近傍の候補１４−３を選択して配置する。

これにより、ハードマクロ１３との位置関係を考慮せずにレギュレータ１２を配置した左図の場合より点線内１５部分だけ電源配線に要する面積を小さくすることが出来る。
次に図４及び図５を用いて第１の実施形態の場合の具体的な処理の手順を更に詳細に示す。
１．マクロ配置
第１の実施形態では、まずハードマクロの配置位置を決める。

ハードマクロで回路が構成されるものは、一般的に消費電力が大きく、且つその消費電力が事前に分かっている。よってレイアウト設計を行なう際設計装置は、設計者に、専有面積が大きく、形状も決まっているハードマクロをまず配置させ、配置されたハードマクロの消費電流を、各回路要素の消費電力を記録している消費電流データベース２２を参照して求める。

図４では、ハードマクロ２１−１、２１−２の２つの電流消費が大きいハードマクロを配置している。
尚ハードマクロの配置は、設計装置が自動的に行なう構成としても良い。
２．レギュレータの配置可能位置の抽出
ユーザがハードマクロ２１を配置すると、次に設計装置は、ハードマクロ２１を配置やレギュレータに必要とされる能力等からレギュレータの配置可能位置を求める。

第１の実施形態では、レギュレータからこのハードマクロによる回路に電力を供給する電源線の距離がなるべく短くなるレギュレータの位置を探すことによって、チップの大きさを小さくする。そのため、まずチップの消費電力を求め、この値から求まる必要とされるレギュレータの能力から、用いるレギュレータを決定する。そして、次に電源端子２３近傍でこのレギュレータを配置できるだけの空きがある部分を、レギュレータの配置位置候補２４として抽出する。

図４では、４つの電源端子２３−１〜２３−４の近傍の内、レギュレータを配置出来る位置候補２４−１〜２４−３の３カ所をレギュレータの配置位置候補として抽出している。
３．配線面積の見積もりと比較
２．で抽出した配置位置候補２４に順番にレギュレータを仮配置し、それぞれの位置での電源配線の面積を求める。そして、各配置位置での電源配線に要した面積を比較し、最も面積が小さくなった配置位置候補２４をレギュレータの配置位置とする。

図５では、配置位置候補２４−１〜２４−３のそれぞれにレギュレータを仮配置して電源配線を行なったチップ２０ａ、２０ｂ、２０ｃに対して、それぞれの電源配線に要した面積を求めている。そしてその結果、配置位置候補２４−３にレギュレータ２５を配置したチップ２０ｃが電源線の配線面積が最も小さくなるので、この配置位置候補２４−３をレギュレータの配置位置に決める。

図６は、第１の実施形態における設計装置がレイアウト設計時に行なう処理を示すフローチャートである。
同図において、レイアウト設計処理が開始されると、まずステップＳＡ１０１として、チップ上にハードマクロを配置する。この配置の仕方としては、設計者に配置位置を指定させるようにしても、設計装置が各回路要素の接続情報等を記憶しているネットリスト３１に基づいて適宜な位置に自動配置しても良い。

次に設計装置は、ステップＳＡ１０２として予め記憶しているネットリスト３１とハードマクロの消費電流情報３２から、各ハードマクロ及び全体の消費電流を求める。そしてこの消費電力からどの程度の能力のレギュレータが必要かを求める。

次に設計装置は、レギュレータの配置位置の候補の抽出を行なう。
そのためにまず設計装置は、ステップＳＡ１０３として電源端子の位置を抽出する。次にステップＳＡ１０４として、ステップＳＡ１０３で抽出した電源端子の１つを選び、ステップＳＡ１０３で求めた配置するレギュレータの能力を元に、予め設計装置のメモリに記憶されているレギュレータの駆動能力、サイズの情報３３を用いて、その電源端子の近傍にレギュレータが配置可能かどうかを判定する。

その結果、配置可能ならば（ステップＳＡ１０４、Ｙｅｓ）、ステップＳＡ１０５としてその電源端子の近傍の位置をレギュレータの配置位置候補としてメモリに記憶する。またステップＳＡ１０４において、レギュレータが配置可能でなければ（ステップＳＡ１０４、Ｎｏ）、ステップＳＡ１０６に処理をスキップする。

ステップＳＡ１０６では、ステップＳＡ１０３で抽出した電源端子の内、ステップＳＡ１０４の判定を行なっていないものがあるかどうかを判定し、まだ判定を行なっていない端子が有れば（ステップＳＡ１０６、Ｙｅｓ）、ステップＳＡ１０４に処理を移し、以降、ステップＳＡ１０４〜ＳＡ１０６の処理を繰り返し、ステップＳＡ１０３で抽出した電源端子全てに対して処理を行なう。そして全ての端子に対して処理を行なったら（ステップＳＡ１０６、Ｎｏ）、処理をステップＳＡ１０７に移す。

レギュレータの配置位置の候補の抽出が完了すると、設計装置は次に、各配置位置候補にレギュレータを配置した場合の面積を求める処理を行なう。
設計装置は、ステップＳＡ１０７として、ステップＳＡ１０５で記憶した配置位置候補の１つにレギュレータを仮配置し、ステップＳＡ１０８としてこの仮配置での電源線の仮配線を行なう。

そしてステップＳＡ１０９として、ステップＳＡ１０８で仮配線した電源線の面積を算出し、ステップＳＡ１１０としてレギュレータの仮配置の位置とそのときの電源線の面積をメモリに記憶する。

このステップＳＡ１０７〜ＳＡ１１０の処理を、ステップＳＡ１０５で記憶した全てのレギュレータの配置位置候補に対し行ない（ステップＳＡ１１１、Ｙｅｓ）、全ての配置位置候補に対してステップＳＡ１０７〜ＳＡ１１０処理を行なってレギュレータを仮設置した場合の電源線の配線面積を記憶したならば（ステップＳＡ１１１、Ｎｏ）、ステップＳＡ１１２としてステップＳＡ１１０で記憶したレギュレータの各配置での電源線の配線の面積を比較し、ステップＳＡ１１３として面積が最小となる配置位置をレギュレータの配置位置と決め、実配線行程へ移る。

この様に第１の実施形態では、レギュレータを電源配線に要する面積が最も小さくなる配置位置に配置することが出来るので、チップ面積そのものを小さく押さえることが出来る。

次に第２の実施形態の手法についてより詳細に説明する。
図７は、第２の実施形態による方法の概念を示す図である。図７の左図は、ハードマクロによる回路ブロックの位置を考慮せずに、レギュレータを１つ配置した場合、右図は第２の実施形態の手法を用い、ハードマクロによる回路ブロックの位置を考慮して、またレギュレータを複数に分割し、各レギュレータの配置位置を求めて配置した場合を示している。

第２の実施形態では、第１の実施形態と同様、電源端子４１の近傍でハードマクロによる回路ブロックまでの距離が短く電源配線に取られる面積を抑えることが出来る配置位置を求めてレギュレータを配置するが、電源線の面積が小さくなるレギュレータの配置位置を決定する際に、レギュレータを複数に分割して配置する場合も考慮して配置位置候補を求める。そして、レギュレータの１個の面積＋配線面積＞分割した複数のレギュレータの総面積＋配線面積となる場合、レギュレータを分割して配置することによりチップ面積を削減する。

この第２の実施形態の手法は、消費電流の大きなハードマクロが複数存在する場合に、特に有効である。
図７では、消費電流の大きな２つのハードマクロ４３、４４が配置されている。この場合も、４つの電源端子４１−１〜４１−４の近傍の部分の４カ所がレギュレータ４２の配置位置候補４５−１〜４５−４となるが、配置位置候補４５−１〜４５−４の中で最も電源配線が占める面積が小さくなる位置、即ちマクロ４３及び４４の近傍の配置位置候補４５−１及び４５−４にレギュレータ４２をレギュレータ４２ａ及び４２ｂの２つに分割して配置する。

これにより、ハードマクロ４３との位置関係を考慮せずにレギュレータ４２を配置した左図の場合より点線内４６及び４７部分だけ電源配線に要する面積を小さくすることが出来、また第１の実施形態のように位置４５−１にレギュレータを１つ配置した場合より、点線内４６部分だけ電源配線に要する面積を小さくすることが出来る。

次に図８を用いて第２の実施形態の場合の具体的な配置処理の例を説明する。
第２の実施形態では、第１の実施形態と同様に、ハードマクロの配置して各ハードマクロの消費電流の見積もりを行なった後、レギュレータの配置可能位置を抽出する。このときの処理は、レギュレータの配置可能位置の抽出を行なう際、レギュレータの能力や配置に要する面積が異なるだけで図４に示した処理とほぼ同じとなる。またこのときレギュレータの配置位置の候補が１つしか見つからない場合も、第１の実施形態と基本的に同じ処理となる。

図８は、レギュレータの配置可能位置の抽出後に行なわれる、図５に示した第１の実施形態の処理に対応する、第２の実施形態におけるレギュレータの仮配置による配線面積の見積もり及びその比較の処理を示している。

図８では、レギュレータを分割して配置した場合の配置位置の候補を抽出後、その配置位置候補にレギュレータを仮配置して、各配置位置候補に配置した場合のレギュレータと電源配線の総面積を求めている。

図８は、３つ配置位置候補５１−１〜５１−３に対してレギュレータを２つに分けて配置した場合を例として示しており、この場合には配置位置候補５１−１と５１−２、配置位置候補５１−２と５１−３及び配置位置候補５１−１と５１−３の５種類の配置の仕方の組み合わせが考えられる。

第２の実施形態の手法では、各配置の仕方で仮配置したチップ５０ａ、５０ｂ、５０ｃのそれぞれに対して、電源線の面積とレギュレータの面積の総和を求めて比較し、最も面積が小さくなるものにレギュレータの配置を決める。図５の場合、配置位置候補５１−１と５１−３にレギュレータ５２、５３を配置したチップ５０ｃの場合が最も面積が小さくなるので、レギュレータ５２、５３の配置位置をこの配置位置候補５１−１及び５１−３とする。

尚上述した例では、レギュレータを２つに分割した場合を例としているが、３つ以上に分割して配置しても良い。また配置位置候補がｎ箇所存在する場合、レギュレータを１個配置する場合の配置の仕方、２個配置する場合の配置の仕方、・・・ｎ個配置する場合の配置の仕方それぞれに対して、全ての配置位置の組み合わせについて、レギュレータの配置面積と電源線の配置面積の総和を求め、最も小さくなる配置の仕方を選択する構成としても良い。

図９は、第２の実施形態における設計装置がレイアウト設計時に行なう処理を示すフローチャートである。
同図において、レイアウト設計処理が開始されると、設計装置は、まずステップＳＢ１０１として、ハードマクロを配置し、次に、ステップＳＢ１０２として予め記憶されているネットリスト３１とハードマクロの消費電流情報３２から、各ハードマクロ及び全体の消費電流を求める。そしてこの消費電力からどの程度の能力のレギュレータが必要かを求める。

次に設計装置は、レギュレータの配置位置の候補の抽出処理として、まずステップＳＢ１０３として電源端子の位置を抽出する。そしてステップＳＢ１０４として、ステップＳＢ１０３で抽出した電源端子の１つを選び、予め設計装置のメモリに記憶されているレギュレータの駆動能力、サイズの情報３３を用いて、ステップＳＢ１０３で求めた能力を持つレギュレータがその電源端子の近傍に配置可能かどうかを判定し、その結果、配置可能ならば（ステップＳＢ１０４、Ｙｅｓ）、ステップＳＢ１０５としてその電源端子の近傍の位置をレギュレータの配置位置候補としてメモリに記憶する。またステップＳＢ１０４において、レギュレータが配置可能でなければ（ステップＳＢ１０４、Ｎｏ）、ステップＳＢ１０６に処理を移す。

ステップＳＢ１０６では、ステップＳＢ１０３で抽出した電源端子の内、ステップＳＢ１０４の判定を行なっていないものがあるかどうかを判定し、まだ判定を行なっていない端子が有れば（ステップＳＢ１０６、Ｙｅｓ）、ステップＳＢ１０４に処理を移し、以降、ステップＳＢ１０４〜ＳＢ１０６の処理を繰り返し、ステップＳＢ１０３で抽出した電源端子全てに対して処理を行なう。そして全ての端子に対して処理を行なったら（ステップＳＢ１０６、Ｎｏ）、処理をステップＳＢ１０７に移す。

このステップＳＢ１０１〜ＳＢ１０６の処理は、図６に示した第１の実施形態の場合のステップＳＡ１０１〜ＳＡ１０６とほぼ同じ処理である。
レギュレータの配置位置の候補の抽出が完了すると、設計装置は、ステップＳＢ１０７として、ステップＳＢ１０５で記憶した配置位置の候補から配置位置の組み合わせを抽出し、またステップＳＢ１０８として、各配置位置に仮配置するレギュレータを決定し、これらをメモリに記憶する。

この組み合わせの求め方としては、分割して配置するレギュレータの数を予め定めておき、その数のレギュレータでの考えられる配置の仕方全てを求めるように構成しても、求まった配置位置の候補の数に基づいて、分割して配置するレギュレータの数を決め、その数のレギュレータでの考えられる配置の仕方の組み合わせ全てを求めるように構成しても、更には求まった配置位置候補以下のレギュレータを配置する場合で考えられる全ての配置の仕方の組み合わせ全てを求めるように構成しても良い。また仮配置するレギュレータは、その配置位置候補の面積や対象とするハードマクロを考慮して、適宜な駆動能力やサイズのレギュレータを選択する。

レギュレータの配置位置の組み合わせの抽出が完了すると、設計装置は次に、その組み合わせに基づいて各配置位置にレギュレータを配置した場合の面積を求める処理を行なう。

設計装置は、ステップＳＢ１０９として、ステップＳＢ１０８で記憶した配置の組み合わせの１つである配置位置にレギュレータを仮配置し、ステップＳＢ１１１０としてこの仮配置での電源線の仮配線を行なう。

そしてステップＳＢ１１１として、ステップＳＢ１１０で仮配置したレギュレータと仮配線した電源線の面積を算出し、ステップＳＢ１１２としてレギュレータの仮配置の位置とそのときレギュレータと電源線の面積の総和をメモリに記憶する。

このステップＳＢ１０９〜ＳＢ１１２の処理を、ステップＳＢ１０８で記憶した全てのレギュレータの配置の組み合わせに対し行ない（ステップＳＢ１１３、Ｙｅｓ）、全ての配置の組み合わせに対してステップＳＢ１０９〜ＳＢ１１２処理を行なってレギュレータを仮設置した場合の電源線の配線面積を記憶したならば（ステップＳＢ１１３、Ｎｏ）、ステップＳＢ１１４としてステップＳＢ１１２で記憶した各配置の組み合わせでのレギュレータと電源配線の面積の総和を比較し、ステップＳＢ１１５として面積が最小となる配置位置の組み合わせをレギュレータの配置位置と決め、実配線行程へ移る。

この様に第２の実施形態では、レギュレータを電源配線に要する面積が最も小さくなる配置位置に配置することが出来るので、チップ面積そのものを小さく押さえることが出来る。またレギュレータを複数に分割して配置する場合を考慮するので、第１の実施形態の手法より、よりチップ面積を小さくすることが出来る。

図１０は、半導体回路のレイアウト設計を行なう設計装置の構成例を示す図である。
本実施形態における設計装置は、専用のハードウエア装置として構築することも出来るが、情報処理装置上でプログラムを実行することによって実現することも出来る。

この場合の設計装置は、図１０の様にＣＰＵ６１、主記憶装置６２、ハードディスク等の補助記憶装置６３、ディスプレイ、キーボード等の入出力装置（Ｉ／Ｏ）６４、モデム等のネットワーク接続装置６５及びディスク、磁気テープなどの可搬記録媒体から記憶内容を読み出す媒体読取り装置６６を有し、これらが互いにバス６７により接続される構成を備えている。

図１０の設計装置では、媒体読取り装置６６により磁気テープ、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯ等の記録媒体６８に記憶されているプログラム、データを読み出し、これを主記憶装置６２または補助記憶装置６３にダウンロードする。そしてこのプログラムやデータに基づいて、ＣＰＵ６１が主記憶装置６２または補助記憶装置６３上のネットリストやハードマクロについての情報、レギュレータについての情報等を用いて、ディスプレイ上にレイアウト設計画面を表示したり、ハードマクロやソフトマクロ等のデバイスを構成する回路の配置位置を決めたり、上記したようにレギュレータの配置位置を定めたり、電源線や信号線の配線処理を行なったりする。

また、図１０の設計装置では、フレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体６８を用いてアプリケーションソフトの交換が行われる場合がある。よって、本発明は、設計装置やレイアウト設計方法に限らず、コンピュータにより使用されたときに、上述した本発明の実施形態の機能をコンピュータに行なわせるためのコンピュータ読み出し可能な記録媒体６８として構成することもできる。

この場合、「記録媒体」には、例えば図１１に示されるように、ＣＤ−ＲＯＭ、フレキシブルディスク（あるいはＭＯ、ＤＶＤ、リムーバブルハードディスク等であってもよい）等の媒体駆動装置７７に脱着可能な可搬記録媒体７６や、ネットワーク回線７３経由で送信される外部の装置（サーバ等）内の記憶部（データベース等）７２、あるいは情報処理装置７１の本体７４内のメモリ（ＲＡＭ又はハードディスク等）７５等が含まれる。可搬記録媒体７６や記憶部（データベース等）７２に記憶されているプログラムは、本体７４内のメモリ（ＲＡＭ又はハードディスク等）７５にロードされて、実行される。

また、既に説明したＣＤ−ＲＯＭやＤＶＤ−ＲＯＭ等の記録媒体には、上記に例として挙げたものの他にも、例えば、Blu-ray Disc（登録商標）やAOD(Advanced Optical Disc)などの青色レーザーを用いた次世代光ディスク記録媒体、赤色レーザーを用いるHD-DVD9、青紫色レーザーを用いるBlue Laser DVDなど、今後開発される種々の大容量記録媒体を用いて本発明を実施することも可能である。

尚上記例では、本実施形態における設計装置は、第１の実施形態若しくは第２の実施形態のいずれの手法によって、レギュレータの配置位置を決めていたが、第１の及び第２の実施形態の両方の手法によって面積を求め、最も面積が小さくなる配置を採用する構成としても良い。或いは、第１の実施形態による配置での面積より第２の実施形態による配置の面積の方が小さくなる場合に、レギュレータを分割して配置するようにしても良い。

また上記例では、第２の実施形態ではレギュレータを複数に分割する際、分割したレギュレータは、同じ大きさに分割するものとして説明したが、複数のレギュレータが、その大きさや能力が異なるように分割するようにしても良い。

（付記１）
半導体装置のレイアウト設計を行なう設計装置において、
レギュレータの配置位置候補を求める配置位置候補抽出手段と、
前記配置位置候補にレギュレータを仮配置し、電源線を仮配線する仮配線手段と、
前記仮配線した電源線の面積が最も小さい仮配置の位置を前記レギュレータの配置位置に決定するレギュレータ配置位置決定手段と
を備えることを特徴とする設計装置。

（付記２）
半導体装置のレイアウト設計を行なう設計装置において、
レギュレータの配置位置候補を求める配置位置候補抽出手段と、
前記配置位置候補に複数のレギュレータを仮配置し、電源線を仮配線する手段と、
前記仮配線した電源線の面積が最も小さい仮配置の位置を前記レギュレータの配置位置に決定する手段と
を備えることを特徴とする設計装置。

（付記３）
電源端子と、
ハードマクロによってレイアウト設計された回路ブロックと、
前記電源端子及び前記回路ブロックの近傍に設置されたレギュレータと、
を備えることを特徴とする半導体装置。

（付記４）
前記回路ブロックと前記レギュレータとの間は太く、以遠は細い電源線を更に備えることを特徴とする付記３に記載の半導体装置。

（付記５）
半導体装置のレイアウト設計方法において
レギュレータの配置位置候補を求め、
前記配置位置候補にレギュレータを仮配置後、電源線を仮配線し、各配置位置候補に仮配置したときの電源線の面積を求め、
前記仮配線した電源線の面積が最も小さい仮配置の位置に前記レギュレータを配置する
ことを特徴とするレイアウト設計方法。

（付記６）
前記レギュレータを分割して前記配置位置候補に仮配置後、電源線を仮配線し、各配置位置候補に仮配置したときの電源線の面積を求め、
前記レギュレータを分割せずに仮配置後に仮配線した電源線及び前記レギュレータの面積の総和が最小のものより、前記レギュレータを分割して仮配置後に仮配線した電源線の面積及び前記分割したレギュレータの面積の総和が最小のものの方が小さいとき、前記レギュレータを分割して配置する
ことを特徴とする付記４に記載のレイアウト設計方法。

（付記７）
半導体装置のレイアウト設計方法において
レギュレータの配置位置候補を求め、
前記配置位置候補に複数のレギュレータを仮配置後、電源線を仮配線し、
前記仮配線した電源線及び前記複数のレギュレータの面積の総和が最も小さい仮配置の位置に前記レギュレータを配置する
ことを特徴とするレイアウト設計方法。

（付記８）
前記レギュレータを１つ以上前記配置位置候補に配置した場合それぞれの前記面積の総和を求め、当該面積の総和が最も小さくなる仮配置の位置に前記レギュレータを配置することを特徴とする付記７に記載のレイアウト設計方法。

（付記９）
前記配置位置候補に前記レギュレータを１つ以上配置する場合の配置位置候補の組み合わせを求め、
前記各配置位置候補の組み合わせで前記レギュレータを仮配置した場合の前記面積の総和を求め、当該面積の総和が最も小さくなる仮配置の位置に前記レギュレータを配置することを特徴とする付記８に記載のレイアウト設計方法。

（付記１０）
前記半導体装置の電源端子近傍に前記レギュレータの配置位置候補を求めることを特徴とする付記５乃至９の何れか１つに記載のレイアウト設計方法。

（付記１１）
ハードマクロによる回路ブロックを配置し、
前記ハードマクロと前記レギュレータとの間に仮配線した電源線の面積が最も小さい仮配置の位置に前記レギュレータを配置することを特徴とする付記５乃至１０の何れか１つに記載のレイアウト設計方法。

（付記１２）
ハードマクロによる回路ブロックを配置し、
前記レギュレータと前記回路ブロックとの間は太い電源線を配線し、以遠を細い電源線を配線することを特徴とする付記５乃至１１の何れか１つに記載のレイアウト設計方法。

（付記１３）
前記レギュレータは外部電圧を昇圧して内部電圧に変換する昇圧回路であることを特徴とする付記５乃至１２に記載のレイアウト設計方法。

（付記１４）
前記レギュレータは降圧して内部電圧に変換する降圧回路であることを特徴とする付記５乃至１３に記載のレイアウト設計方法。

（付記１５）
設計装置で実行されるプログラムであって
レギュレータの配置位置候補を求める機能と、
前記配置位置候補にレギュレータを仮配置後、電源線を仮配線し、各配置位置候補に仮配置したときの電源線の面積を求める機能と、
前記仮配線した電源線の面積が最も小さい仮配置の位置に前記レギュレータを配置する機能と
を実現するプログラム。

（付記１６）
設計装置で実行されるプログラムであって
レギュレータの配置位置候補を求める機能と、
前記配置位置候補に複数のレギュレータを仮配置後、電源線を仮配線する機能と、
前記仮配線した電源線及び前記複数のレギュレータの面積の総和が最も小さい仮配置の位置に前記レギュレータを配置する機能と
を実現するプログラム。

（付記１７）
情報処理装置で使用されたとき、
レギュレータの配置位置候補を求める機能と、
前記配置位置候補にレギュレータを仮配置後、電源線を仮配線し、各配置位置候補に仮配置したときの電源線の面積を求める機能と、
前記仮配線した電源線の面積が最も小さい仮配置の位置に前記レギュレータを配置する機能と
を前記情報処理装置に行わせるためプログラムを記憶した前記情報処理装置が読み出し可能な可搬記録媒体。

（付記１８）
情報処理装置で使用されたとき、
レギュレータの配置位置候補を求める機能と、
前記配置位置候補に複数のレギュレータを仮配置後、電源線を仮配線する機能と、
前記仮配線した電源線及び前記複数のレギュレータの面積の総和が最も小さい仮配置の位置に前記レギュレータを配置する機能と
を前記情報処理装置に行わせるためプログラムを記憶した前記情報処理装置が読み出し可能な可搬記録媒体。

一般的なレイアウト設計の流れを示すフローチャートである。 本実施形態における設計装置によるレイアウト設計処理の概要を示すフローチャートである。 第１の実施形態による方法の概念を示す図である。 第１の実施形態の場合の具体的な処理の手順を示す図（その１）である。 第１の実施形態の場合の具体的な処理の手順を示す図（その２）である。 第１の実施形態における設計装置がレイアウト設計時に行なう処理を示すフローチャートである。 第２の実施形態による方法の概念を示す図である。 第２の実施形態の場合の具体的な処理の手順を示す図である。 第２の実施形態における設計装置がレイアウト設計時に行なう処理を示すフローチャートである。 半導体回路のレイアウト設計を行なう設計装置の構成例を示す図である。 記録媒体の例を示す図である。

符号の説明

１１、４１ 電源端子
１２、２５、４２、５２、５３ レギュレータ
１３、２１、４３、４４、５４ ハードマクロ
１４、２４、４５、５１ レギュレータの配置位置候補
２０、４０ チップ
２２ 電流消費データベース
６１ ＣＰＵ
６２ 主記憶装置
６３ 補助記憶装置
６４ 入出力装置
６５ ネットワーク接続装置
６６ 媒体読取り装置
６７ バス
６８ 記録媒体
７１ 情報処理装置
７２ 外部記憶部（データベース等）
７３ ネットワーク回線
７４ 本体
７５ メモリ（ＲＡＭ又はハードディスク等）
７６ 可搬記録媒体
７７ 媒体駆動装置

Claims (10)

1. 半導体装置のレイアウト設計を行なう設計装置において、
   レギュレータの配置位置候補を求める配置位置候補抽出手段と、
   前記配置位置候補にレギュレータを仮配置し、電源線を仮配線する仮配線手段と、
   前記仮配線した電源線の面積が最も小さい仮配置の位置を前記レギュレータの配置位置に決定するレギュレータ配置位置決定手段と
   を備えることを特徴とする設計装置。
2. 半導体装置のレイアウト設計を行なう設計装置において、
   レギュレータの配置位置候補を求める配置位置候補抽出手段と、
   前記配置位置候補に複数のレギュレータを仮配置し、電源線を仮配線する仮配線手段と、
   前記仮配線した電源線の面積が最も小さい仮配置の位置を前記レギュレータの配置位置に決定する配置位置決定手段と
   を備えることを特徴とする設計装置。
3. 電源端子と、
   ハードマクロによってレイアウト設計された回路ブロックと、
   前記電源端子及び前記回路ブロックの近傍に設置されたレギュレータと、
   を備えることを特徴とする半導体装置。
4. 前記回路ブロックと前記レギュレータとの間は太く、以遠は細い電源線を更に備えることを特徴とする請求項３に記載の半導体装置。
5. 半導体装置のレイアウト設計方法において
   レギュレータの配置位置候補を求め、
   前記配置位置候補にレギュレータを仮配置後、電源線を仮配線し、各配置位置候補に仮配置したときの電源線の面積を求め、
   前記仮配線した電源線の面積が最も小さい仮配置の位置に前記レギュレータを配置する
   ことを特徴とするレイアウト設計方法。
6. 半導体装置のレイアウト設計方法において
   レギュレータの配置位置候補を求め、
   前記配置位置候補に複数のレギュレータを仮配置後、電源線を仮配線し、
   前記仮配線した電源線及び前記複数のレギュレータの面積の総和が最も小さい仮配置の位置に前記レギュレータを配置する
   ことを特徴とするレイアウト設計方法。
7. 前記半導体装置の電源端子近傍に前記レギュレータの配置位置候補を求めることを特徴とする請求項５又は６に記載のレイアウト設計方法。
8. ハードマクロによる回路ブロックを配置し、
   前記レギュレータと前記回路ブロックとの間は太い電源線を配線し、以遠を細い電源線を配線することを特徴とする請求項５乃至７の何れか１つに記載のレイアウト設計方法。
9. 設計装置で実行されるプログラムであって
   レギュレータの配置位置候補を求める機能と、
   前記配置位置候補にレギュレータを仮配置後、電源線を仮配線し、各配置位置候補に仮配置したときの電源線の面積を求める機能と、
   前記仮配線した電源線の面積が最も小さい仮配置の位置に前記レギュレータを配置する機能と
   を実現するプログラム。
10. 設計装置で実行されるプログラムであって
    レギュレータの配置位置候補を求める機能と、
    前記配置位置候補に複数のレギュレータを仮配置後、電源線を仮配線する機能と、
    前記仮配線した電源線及び前記複数のレギュレータの面積の総和が最も小さい仮配置の位置に前記レギュレータを配置する機能と
    を実現するプログラム。

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