JP2007323203A - 半導体集積回路の設計装置および設計方法 - Google Patents

Abstract

【課題】 通常セルから低消費電力セルへの置換を、セル配置面積の余裕を考慮して行うことのできる半導体集積回路の設計装置および設計方法を提供する。
【解決手段】 半導体集積回路設計装置１は、通常セルで設計されたネットリスト２００へのタイミング解析部１１の解析結果にもとづき、低消費電力セルへ置換する対象として置換対象セル抽出部１２が抽出した通常セルに対して、置換セル候補選出部１３が置換セル候補の低消費電力セルを選出し、消費電力低減効果解析部１４が置換による消費電力の低減量が多い順に置換候補の低消費電力セルに順位付けし、その上位から順に、置換実行セル決定部１５がセル配置面積の増加量を加算してセル配置面積増加許容量１４０に達するまでの順位の低消費電力セルを置換実行セルとして決定し、その決定にもとづきセル置換実行部１６がセル置換を実行して置換後ネットリスト３００を出力する。
【選択図】 図１

Description

本発明は、半導体集積回路の設計装置および設計方法に関する。

一般に、大規模な半導体集積回路の設計においては、予め用意されたセルライブラリの中から所望の機能を有するセルを選択し、組み合わせることによって回路機能を実現している。近年、このようにして設計される大規模な半導体集積回路に対して、低消費電力の要求が強い。そこで、セルライブラリに、通常のセルのほかに低消費電力セルを用意し、必要に応じて、低消費電力セルを使用できるようにされていることが多い。

通常、このような低消費電力セルは、トランジスタサイズを小さくし負荷駆動力を小さくすることによって、消費電力の削減を図ることが多い。そこで、このような低消費電力セルを用いる半導体集積回路の設計方法の１つとして、最初は大駆動力の高消費電力セルで設計しておいた後、タイミング検証結果にもとづいて、タイミングマージンのあるパスだけ、小駆動力の低消費電力セルに置換する設計方法が提案されている（例えば、特許文献１参照。）。

一方、負荷駆動力を小さくすることなく、消費電力を小さくできるセルもある。その１つに、入力信号と出力信号が一致したときにはクロック信号の入力を停止するクロック信号制御機能付きフリップフロップがある（例えば、特許文献２参照。）。

入力信号のデータ遷移率が低いフリップフロップを、このクロック信号制御機能付きフリップフロップとすることにより、クロック信号の変化に伴う消費電力を大幅に低減させることができる。

また、このほかに、最近の半導体集積回路の低電圧化に伴うトランジスタの低しきい値化によるリーク電流の増加による消費電力の増加に対して、高しきい値トランジスタをもつセルを併用することにより、リーク電流の低減を図る半導体集積回路が提案されている（例えば、特許文献３参照。）。

そこで、小駆動力の低消費電力セルのほかに、上述のクロック信号制御機能付きフリップフロップや高しきい値トランジスタをもつセルを、低消費電力セルに加えることにより、より多様な低消費電力対策をとることができる。

ところが、クロック信号制御機能付きフリップフロップや高しきい値トランジスタをもつセルは、通常のセルに比べてセル面積が大きくなる傾向にある。これは、クロック信号制御機能付きフリップフロップでは、クロック信号制御のための回路が必要であり、高しきい値トランジスタをもつセルでは、駆動力を確保するためにトランジスタサイズを大きくする必要があることによる。

これに対して、小駆動力の低消費電力セルは、通常のセルに比べてセル面積が小さくなる傾向にある。そのため、従来のセル置換による半導体集積回路の低消費電力化では、専ら、チップ面積の増大の懸念のない小駆動力の低消費電力セルが用いられていた。

しかし、最近の大規模な半導体集積回路には、上述のセルライブラリを用いて設計される論理回路と一緒に、大容量のメモリが混載されることが多い。そのようなメモリ混載の半導体集積回路では、チップサイズがメモリ領域の配置によって決定されることが多く、論理回路領域の面積には余裕があることが多い。

また、最近の大規模な半導体集積回路では、非常に多数の入出力ピンが使われるものも多く、そのような半導体集積回路では、入出力ピン接続用のパッドの配置領域によってチップサイズが決定されることがある。そのような半導体集積回路でも、論理回路領域の面積には余裕がある。

すなわち、このような論理回路領域の面積に余裕のある半導体集積回路では、セル面積が大きくなる低消費電力セルへの置換も許容されるといえる。

しかし、従来のセル置換による半導体集積回路の低消費電力化においては、セル配置面積の余裕を考慮した低消費電力セルの選択が行われていないという問題があった。
特開２００２−３４２４００号公報 （第８−９ページ、図１） 特許第３５８０７３６号公報 （第５−６ページ、図１） 特開平８−１８０２１号公報 （第３−４ページ、図３）

そこで、本発明の目的は、通常セルから低消費電力セルへの置換を、セル配置面積の余裕を考慮して行うことのできる半導体集積回路の設計装置および設計方法を提供することにある。

本発明の一態様によれば、通常セルおよび前記通常セルよりもセル面積は大きく、かつ前記通常セルと同等の駆動力を有して前記通常セルよりも消費電力が少ない低消費電力セルを含むセルライブラリを用いて論理回路の設計を行う半導体集積回路の設計装置であって、入力された設計情報にもとづき論理回路のタイミング解析を行うタイミング解析手段と、通常セルを用いて設計された論理回路に対する前記タイミング解析手段の解析結果にもとづき、タイミング余裕のあるパスを構成する通常セルを前記低消費電力セルへ置換する対象として抽出する置換対象セル抽出手段と、前記置換対象セル抽出手段により抽出されたセルに対応する前記低消費電力セルを置換セル候補として選出する置換セル候補選出手段と、前記置換対象セル抽出手段により抽出されたセルの消費電力に対する、前記置換セル候補選出手段により選出された前記低消費電力セルの消費電力の低減量を算出し、その低減量が多い順に、前記置換セル候補選出手段により選出された前記低消費電力セルを順位付けしたリストを生成する消費電力低減効果解析手段と、前記低消費電力セルへ置換したとした場合の前記論理回路のセル配置面積の増加量を前記リストの上位から順に加算し、その加算値が前記論理回路に許容されたセル配置面積増加量の上限に達するまでの順位の前記低消費電力セルを、実際に置換を実行する置換実行セルとして決定する置換実行セル決定手段と、前記置換実行セル決定手段の決定にもとづいて、前記通常セルから前記低消費電力セルへの置換を実行するセル置換実行手段とを備えることを特徴とする半導体集積回路の設計装置が提供される。

また、本発明の一態様によれば、通常セルを用いて設計された論理回路に対するタイミング解析結果にもとづき、タイミング余裕のあるパスを構成するセルを前記通常セルよりも消費電力が少ない低消費電力セルへ置換する対象として半導体集積回路の設計装置が抽出するステップと、その抽出されたセルに対して、前記通常セルよりもセル面積は大きいが前記通常セルと同等の駆動力を有する低消費電力セルを置換セル候補として半導体集積回路の設計装置が選出するステップと、前記抽出されたセルに対する消費電力の低減量が多い順に、前記置換セル候補として選出された前記低消費電力セルを順位付けしたリストを半導体集積回路の設計装置が生成するステップと、前記低消費電力セルへ置換したとした場合の前記論理回路のセル配置面積の増加量を前記リストの上位から順に半導体集積回路の設計装置が加算し、その加算値が前記論理回路に許容されたセル配置面積増加量の上限に達したときの順位までの前記低消費電力セルを、実際に置換を実行する置換実行セルとして半導体集積回路の設計装置が決定するステップとを有することを特徴とする半導体集積回路の設計方法が提供される。

本発明によれば、セル配置面積の余裕を考慮した低消費電力セルへの置換を行うことができるので、駆動力の確保と消費電力の低減を両立させた半導体集積回路の設計を行うことができる。

以下、本発明の実施例を図面を参照して説明する。

図１は、本発明の実施例１に係る半導体集積回路設計装置の構成の例を示すブロック図である。

本実施例の半導体集積回路設計装置１は、通常セルおよび前記通常セルよりもセル面積は大きいが前記通常セルと同等の駆動力を有して前記通常セルよりも消費電力が少ない低消費電力セルを含むセルライブラリ１００を用いて論理回路の設計を行う。

半導体集積回路設計装置１は、入力された設計情報にもとづき論理回路のタイミング解析を行うタイミング解析部１１と、通常セルを用いて設計された論理回路に対するタイミング解析部１１の解析結果にもとづき、タイミング余裕のあるパスを構成する通常セルを低消費電力セルへ置換する対象として抽出する置換対象セル抽出部１２と、その抽出された通常セルに対応する低消費電力セルを置換セル候補として選出する置換セル候補選出部１３と、置換対象セル抽出部１２により抽出された通常セルの消費電力に対する、置換セル候補選出部１３により選出された低消費電力セルの消費電力の低減量を算出し、その低減量が多い順に、置換セル候補選出部１３により選出された低消費電力セルを順位付けしたリストを生成する消費電力低減効果解析部１４と、低消費電力セルへ置換したとした場合の論理回路のセル配置面積の増加量を上述のリストの上位から順に加算し、その加算値が論理回路に許容されたセル配置面積増加許容量１４０に達するまでの順位の低消費電力セルを、実際に置換を実行する置換実行セルとして決定する置換実行セル決定部１５と、置換実行セル決定部１５の決定にもとづいて通常セルから低消費電力セルへの置換を実行し、元のネットリスト２００に対する置換後ネットリスト３００を出力するセル置換実行部１６と、を備える。

タイミング解析部１１は、論理回路のセル接続情報を記したネットリスト２００を読み込み、各セルのファンアウト負荷および配線負荷による出力遅延時間を記したタイミング情報１１０にもとづいて、同期設計されたパスのパス遅延時間を算出し、そのパス遅延時間が、タイミング制約１２０に対して余裕があるかどうかを、パスごとに解析する。

消費電力低減効果解析部１４は、セルの入力データの遷移確率１３０にもとづいてセルの動作消費電力を算出し、また、セルの入力が‘１’であるか‘０’であるかの状態確率１４０のもとづいてリーク電力を算出する。消費電力低減効果解析部１４は、これらの算出結果にもとづいて、通常セルから低消費電力セルに置換したとしたときの消費電力低減量を算出する。

ここで、セルライブラリ１００に含まれる低消費電力セルの例を図２に示す。

図２（ａ）は、動作消費電力の低減に効果のあるクロック信号制御機能付きフリップフロップの回路構成の例である。

クロック信号制御機能付きフリップフロップは、フリップフロップ回路５０１のデータ入力信号ＤＩＳとデータ出力信号ＤＯＳの値の不一致を不一致検出回路５０２で検出し、データ入力信号ＤＩＳとデータ出力信号ＤＯＳの値が不一致のときだけフリップフロップ回路５０１へ内部クロック信号ＩＣＬＫを入力するよう、クロック制御回路５０３が外部クロック信号ＥＣＬＫの入力を制御する。

その結果、図２（ｂ）に示すように、フリップフロップ回路５０１へ入力される内部クロック信号ＩＣＬＫは、データ入力信号ＤＩＳとデータ出力信号ＤＯＳの値が不一致のときだけ発生し、データ入力信号ＤＩＳとデータ出力信号ＤＯＳの値が一致している間は発生しない。

これにより、通常のフリップフロップでは外部クロック信号ＥＣＬＫの変化ごとに電力が消費されるのに対して、クロック信号制御機能付きフリップフロップでは、内部クロック信号ＩＣＬＫが発生したときのみ電力が消費される。そのため、データ入力信号ＤＩＳの遷移率が低い場合、大幅な消費電力の低減が可能となる。

ここで、フリップフロップ回路５０１の負荷駆動力を通常のフリップフロップと同じにしておけば、通常のフリップフロップをクロック信号制御機能付きフリップフロップに置換しても、負荷駆動力を通常のフリップフロップと同等に保つことができる。ただし、通常のフリップフロップに比べて、不一致検出回路５０２およびクロック制御回路５０３が付加される分、セルの面積は増加する。

次に、本実施例の半導体集積回路設計装置１を用いて、低消費電力の半導体集積回路を設計する方法を説明する。

図３は、半導体集積回路設計装置１を用いて通常のセルを低消費電力セルに置換することにより、低消費電力の半導体集積回路を設計するときの処理の流れを示すフロー図である。

通常のセルを低消費電力セルへ置換する作業を開始するときは、まず、通常セルを用いて設計された論理回路のネットリスト２００を半導体集積回路設計装置１へ読み込む（ステップＳ０１）。

このネットリスト２００に対して、タイミング解析部１１が、タイミング情報１１０にもとづいて同期設計されたパスのパス遅延時間を算出し、そのパス遅延時間が、タイミング制約１２０に対して余裕があるかどうかを、パスごとに解析する（ステップＳ０２）。

その解析結果にもとづき、置換対象セル抽出部１２が、タイミング余裕のあるパスを構成する通常セルを低消費電力セルへ置換する対象として抽出する（ステップＳ０３）。

続いて、置換セル候補選出部１３が、その抽出された通常セルに対応する低消費電力セルを置換セル候補として選出する（ステップＳ０４）。

この置換セル候補の低消費電力セルに対して、消費電力低減効果解析部１４により消費電力低減効果の解析を行う（ステップＳ０５）。

そのために、消費電力低減効果解析部１４は、まず、置換対象セル抽出部１２により抽出された通常セルの消費電力に対する、置換セル候補選出部１３により選出された低消費電力セルの消費電力の低減量を算出し、その低減量が多い順に、置換セル候補選出部１３により選出された低消費電力セルを順位付けしたリストを生成する（ステップＳ０６）。

このリストの中から、置換実行セル決定部１５が、実際に置換を実行するセルを選択する。このとき、置換実行セル決定部１５は、置換後の論理回路のセル配置面積の増加量がセル配置面積増加許容量１４０以下に収まる範囲内で、上述のリストの上位から順にセルを選択する。そのために、セルのリスト順位をｎと表して、まず、ｎ＝１として（ステップＳ０７）、リスト上位からｎ番目までの置換候補セルの面積増加量を加算する（ステップＳ０８）。

この加算した面積増加量をセル配置面積増加許容量１４０と比較し（ステップＳ０９）、セル配置面積増加許容量１４０を超えていなければ（ＮＯ）、ｎの値を１増加（ｎ＝ｎ＋１）させて（ステップＳ１０）、ステップＳ０８以降の処理を繰り返す。

ステップＳ０９の比較において、加算した面積増加量がセル配置面積増加許容量１４０を超えたら（ＹＥＳ）、置換実行セル決定部１５は、置換候補セルの面積増加量の加算を終了し、その１つ前の順位までの置換候補セルを実際に置換を実行するセルとして決定する（ステップＳ１１）。

図４に、消費電力低減効果解析部で生成されるリストの例を示す。

このリストにおいては、置換候補セルは、その消費電力低減量Ｐ１、Ｐ２、Ｐ３、・・・が多い順に順位が付与され、その順番に並べられる。また、それぞれの置換候補セルの面積増加量Ｓ１、Ｓ２、Ｓ３、・・・が記載される。

この面積増加量を順位１位のＳ１から順位ｎ位のＳｎまで加算した値（Ｓ１＋Ｓ２＋Ｓ３＋・・・＋Ｓｎ）が、セル配置面積増加許容量Ｓｍａｘに対して、（Ｓ１＋Ｓ２＋Ｓ３＋・・・＋Ｓｎ）≦Ｓｍａｘであるとき、セル置換実行セル決定部１５は、この順位ｎ位の置換候補セルまでを、実際に置換を実行するセルとして決定する。

図３に戻って、置換実行セル決定部１５により置換を実行するセルが決定されたら、ネットリスト２００に対して、セル置換実行部１６が通常セルから低消費電力セルへの置換を実行して置換後ネットリスト３００を作成し（ステップＳ１２）、本フローによる処理を終了する。

このような本実施例の半導体集積回路設計装置１による通常セルの低消費電力セルへの置換は、半導体集積回路のレイアウトの実行前でも、実行後でも行うことができる。

図５は、半導体集積回路のレイアウトの実行前に、通常セルを低消費電力セルへ置換するときの設計フローの例を示す図である。

レイアウト実行前は、セルの配線負荷による遅延時間は、仮想配線長で見積もった値になるため、この場合、半導体集積回路設計装置１におけるタイミング解析は、仮想配線長によるタイミング情報１１０Ａを用いて行う。

図５に示す設計フローでは、ネットリスト２００および仮想配線長によるタイミング情報１１０Ａを読み込んで半導体集積回路設計装置１によるセル置換の実行を行い（ステップＳ２１）、半導体集積回路設計装置１から出力された置換後ネットリスト３００を用いてレイアウトを実行する（ステップＳ２１）。

したがって、このフローでは、レイアウト時点で低消費電力セルへの置換が済んでおり、低消費電力セルへの置換のためのレイアウト修正を行なう必要がなく、レイアウト修正量を少なくすることができる。

一方、図６は、半導体集積回路のレイアウトの実行後に、通常セルを低消費電力セルへ置換するときの設計フローの例を示す図である。

この場合、セルの配線負荷による遅延時間は、レイアウト結果にもとづく実配線長で算出した値になるため、半導体集積回路設計装置１におけるタイミング解析は、実配線長によるタイミング情報１１０Ｂを用いて行う。

図６に示す設計フローでは、まず、レイアウトを実行して（ステップＳ３１）、実配線長によるタイミング情報１１０Ｂを生成し、この実配線長によるタイミング情報１１０Ｂおよびネットリスト２００を読み込んで半導体集積回路設計装置１によるセル置換の実行を行い（ステップＳ３２）、半導体集積回路設計装置１から出力された置換後ネットリスト３００を用いてレイアウトを修正する（ステップＳ３３）。

このフローの場合、実配線長によるタイミング情報１１０Ｂを用いて半導体集積回路設計装置１におけるタイミング解析を行う。そのため、タイミング解析の精度が高く、低消費電力セルへ置換する対象セルの抽出を精度よく行うことができる。

このような本実施例によれば、セル配置面積の余裕を考慮した低消費電力セルへの置換を行うことができるので、駆動力の確保と消費電力の低減を両立させた半導体集積回路の設計を行うことができる。そのため、低消費電力セルとして、クロック信号制御機能付きフリップフロップを使用することが可能である。

また、本実施例による通常セルから低消費電力セルへの置換は、半導体集積回路のレイアウトの前でも後でも実行することができる。レイアウト前に置換を実行すれば、レイアウトの修正量を少なくすることができ、レイアウト後に置換を実行すれば、低消費電力セルへ置換する対象の通常セルを精度よく抽出することができる。

図７は、本発明の実施例２に係る半導体集積回路設計装置の構成の例を示すブロック図である。

本実施例の半導体集積回路設計装置２は、実施例１の半導体集積回路設計装置１にセル種別指定部２１を追加したものである。そこで、図７において図１に示すブロックと同一の機能を有するブロックには図１と同一の符号を付し、ここではその詳細な説明を省略する。

セル種別指定部２１は、セル種別指定情報１６０にもとづいて、置換対象セル抽出部１２に対して、置換対象セル抽出部１２抽出の対象とするセルの種別を指定する。

例えば、このセル種別指定部２１により、セルの種別をフリップフロップのみと指定すれば、置換対象セル抽出部１２は、低消費電力セルへ置換する対象として、フリップフロップのみを抽出する。また、このセル種別指定部２１により、フリップフロップ優先と指定すれば、置換対象セル抽出部１２は、低消費電力セルへ置換する対象として、フリップフロップを優先して抽出する。

図８に、図３に示したフロー図に対する本実施例による変更点を示す。

本実施例の半導体集積回路設計装置２を用いて低消費電力の半導体集積回路を設計するときは、図３に示したフロー図のタイミング解析の実行（ステップＳ０２）の後に、置換対象セル種別の指定（ステップＳ４１）の処理を追加する。

これにより、置換対象セル抽出部１２は、タイミング余裕のあるパスを構成する通常セルの中から、指定された種別のセルのみを低消費電力セルへ置換する対象として抽出する（ステップＳ０３）。

このような本実施例によれば、指定された種別のセルのみを対象として低消費電力セルへ置換するセルを抽出するので、全セルを抽出の対象とするよりも、セルの抽出に要する時間を短縮することができる。

本発明の実施例１に係る半導体集積回路設計装置の構成の例を示すブロック図。 クロック信号制御機能付きフリップフロップの回路構成の例を示す回路図。 本発明の実施例１に係る半導体集積回路設計装置による半導体集積回路の設計方法の例を示すフロー図。 置換候補セルのリストの例を示す図。 本発明の実施例１に係る半導体集積回路設計装置の使用例を示す図。 本発明の実施例１に係る半導体集積回路設計装置の別の使用例を示す図。 本発明の実施例２に係る半導体集積回路設計装置の構成の例を示すブロック図。 本発明の実施例２に係る半導体集積回路設計装置による半導体集積回路の設計方法の要部を示すフロー図。

符号の説明

１、２ 半導体集積回路設計装置
１１ タイミング解析部
１２ 置換対象セル抽出部
１３ 置換セル候補選出部
１４ 消費電力低減効果解析部
１５ 置換実行行セル決定部
１６ セル置換実行部
２１ セル種別指定部

Claims (5)

1. 通常セルおよび前記通常セルよりもセル面積は大きく、かつ前記通常セルと同等の駆動力を有して前記通常セルよりも消費電力が少ない低消費電力セルを含むセルライブラリを用いて論理回路の設計を行う半導体集積回路の設計装置であって、
   入力された設計情報にもとづき論理回路のタイミング解析を行うタイミング解析手段と、
   通常セルを用いて設計された論理回路に対する前記タイミング解析手段の解析結果にもとづき、タイミング余裕のあるパスを構成する通常セルを前記低消費電力セルへ置換する対象として抽出する置換対象セル抽出手段と、
   前記置換対象セル抽出手段により抽出されたセルに対応する前記低消費電力セルを置換セル候補として選出する置換セル候補選出手段と、
   前記置換対象セル抽出手段により抽出されたセルの消費電力に対する、前記置換セル候補選出手段により選出された前記低消費電力セルの消費電力の低減量を算出し、その低減量が多い順に、前記置換セル候補選出手段により選出された前記低消費電力セルを順位付けしたリストを生成する消費電力低減効果解析手段と、
   前記低消費電力セルへ置換したとした場合の前記論理回路のセル配置面積の増加量を前記リストの上位から順に加算し、その加算値が前記論理回路に許容されたセル配置面積増加量の上限に達するまでの順位の前記低消費電力セルを、実際に置換を実行する置換実行セルとして決定する置換実行セル決定手段と、
   前記置換実行セル決定手段の決定にもとづいて、前記通常セルから前記低消費電力セルへの置換を実行するセル置換実行手段と
   を備えることを特徴とする半導体集積回路の設計装置。
2. 置換対象とするセルの種別を指定するセル種別指定手段をさらに備え、
   前記置換対象セル抽出手段は、前記セル種別指定手段により指定された種別のセルのみをその抽出の対象とする
   ことを特徴とする請求項１に記載の半導体集積回路の設計装置。
3. 前記セルライブラリが、低消費電力セルとして、クロック信号制御機能付きフリップフロップを有することを特徴とする請求項１または２に記載の半導体集積回路の設計装置。
4. 通常セルを用いて設計された論理回路に対するタイミング解析結果にもとづき、タイミング余裕のあるパスを構成するセルを前記通常セルよりも消費電力が少ない低消費電力セルへ置換する対象として半導体集積回路の設計装置が抽出するステップと、
   その抽出されたセルに対して、前記通常セルよりもセル面積は大きいが前記通常セルと同等の駆動力を有する低消費電力セルを置換セル候補として半導体集積回路の設計装置が選出するステップと、
   前記抽出されたセルに対する消費電力の低減量が多い順に、前記置換セル候補として選出された前記低消費電力セルを順位付けしたリストを半導体集積回路の設計装置が生成するステップと、
   前記低消費電力セルへ置換したとした場合の前記論理回路のセル配置面積の増加量を前記リストの上位から順に半導体集積回路の設計装置が加算し、その加算値が前記論理回路に許容されたセル配置面積増加量の上限に達したときの順位までの前記低消費電力セルを、実際に置換を実行する置換実行セルとして半導体集積回路の設計装置が決定するステップと
   を有することを特徴とする半導体集積回路の設計方法。
5. 置換対象とするセルの種別を半導体集積回路の設計装置が指定するステップをさらに有し、
   前記タイミング余裕のあるパスを構成するセルを前記低消費電力セルへ置換する対象として抽出するときに、その指定された種別のセルのみを抽出の対象とする
   ことを特徴とする請求項４に記載の半導体集積回路の設計方法。

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