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TW201340612A - 時序產生電路 - Google Patents

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Abstract

[課題]本發明係提供電路規模小，可生成8種時序不同之輸出脈衝的時序產生電路。[解決手段]以3個T型正反器所構成之二進計數器中，藉由於系統重置時和輸出脈衝之生成併用二進計數器之重置時之二進數的狀態，從含有重置時的以二進計數器所生成之二進數之8種狀態，生成時序不同之8種的輸出脈衝。於系統重置時，因藉由使往二進計數器之重置訊號延遲，二進計數器之重置時之解碼器電路之輸出延遲，故藉由以快的重置訊號遮罩解碼器電路之輸出，可以防止系統重置時之解碼器電路之輸出被反映在輸出端子之情形。

Description

時序產生電路
本發明係關於時序產生電路，更詳細而言係關於搭載在半導體記憶裝置之時序產生電路。
第6圖為表示以往之時序產生電路的電路圖。
在IIC介面之EEPROM等中所使用之時序產生電路係必須在所有的時序中重置時序產生電路。例如，於產生8種不同時序之輸出脈衝之時，當含有系統重置之狀態時，則需要9種二進數之狀態。因此，時序產生電路係由連接4個T型正反器電路(T-FF)之4位元的二進計數器，和以4輸入的邏輯元件構成之解碼器電路所構成。二進計數器生成8種的二進數之狀態。解碼器電路除了系統重置時之二進數之狀態外，從8種之二進數之狀態生成8種時序不同之輸出脈衝。
但是，以往之時序產生電路中，於產生8種時序不同之輸出脈衝之時，必須要有連接4個T型正反器電路之4位元的二進計數器，和以4輸入之邏輯元件所構成之解碼器電路。
本發明係提供電路規模小，生成8種時序不同之輸出 脈衝的時序產生電路。
本發明係提供一種時序產生電路，其具備：連接3個T型正反器電路的3位元之二進計數器，和以3輸入之邏輯元件所構成之解碼器電路，和使二進計數器之重置延遲的延遲電路，和閂鎖重置訊號之閂鎖電路，和用以遮罩二進計數器之重置時的解碼器電路之輸出的2NOR電路。
於系統重置時和輸出脈衝之生成併用二進計數器之重置時之二進數的狀態，從含有重置時的以二進計數器所生成之二進數之8種狀態，生成時序不同之8種的輸出脈衝。於系統重置時，因藉由使往二進計數器之重置訊號延遲，二進計數器之重置時之解碼器電路之輸出延遲，故藉由以快的重置訊號遮罩解碼器電路之輸出，可以防止系統重置時之解碼器電路之輸出被反映在輸出端子之情形。
本發明之時序產生電路不需要以4位元之二進計數器和4輸入之邏輯元件所構成之解碼器電路，因使用3位元之二進計數器，和以3輸入之邏輯元件所構成之解碼器電路，故可以縮小電路規模。
以下，參照圖面說明本發明之實施型態。
(第1實施型態)
第1圖為表示第1實施型態之時序產生電路之電路圖。
第1實施型態之時序產生電路具備三個T型正反器電路101~103所構成之3位元之二進計數器50、延遲電路201、3AND電路202、RS閂鎖電路203、2NOR電路204、反相器電路205和解碼器電路401。
時脈訊號輸入端子CLK被連接於二進計數器50之輸入端子。輸入端子SYS係經延遲電路201和反相器電路205而被連接於二進計數器50之重置端子，和RS閂鎖電路203之端子RX。二進計數器50之重置端子係被共同連接於T型正反器電路101~103之重置端子RX。二進計數器50之輸出端子係被連接於解碼器電路401和3NAND電路202。3NAND電路202之輸出端子被連接於RS閂鎖電路203之端子SX。2NOR電路204係輸入端子被連接於解碼器電路401之輸出端子DEC7和RS閂鎖電路203之輸出端子QX，輸出端子被連接於時序產生電路之輸出端子M7。解碼器電路401之其他的7個輸出端子各被連接於時序產生電路之輸出端子M0~M6。
第2圖為表示解碼器電路401的電路圖。解碼器電路401具備3NAND電路507，和3NOR電路500~506，和反相器電路508、509。
T型正反器電路101係輸出端子Q被連接於T型正反 器電路102之輸入端子T和3NAND電路202之輸入端子，輸出端子MX被連接於解碼器電路401之輸入端子A1。T型正反器電路102係輸出端子Q被連接於T型正反器電路103之輸入端子T和解碼器電路401之輸入端子B2，輸出端子QX被連接於解碼器電路401之輸入端子B2X和3NAND電路202之輸入端子，輸出端子MX被連接於解碼器電路401之輸入端子B1。T型正反器電路103係輸出端子Q被連接於解碼器電路401之輸入端子C2，輸出端子QX被連接於解碼器電路401之輸入端子C2X和3NAND電路202之輸入端子，輸出端子MX被連接於解碼器電路401之輸入端子C1。
解碼器電路401在內部被連接成下述般。輸入端子A1係被連接於3NAND電路507、3NOR電路506、反相器電路508、3NOR電路504、3NOR電路502、3NOR電路500之輸入端子。輸入端子B1係被連接於3NAND電路507、3NOR電路505、反相器電路509、3NOR電路501之輸入端子。輸入端子B2係被連接於3NOR電路504、3NOR電路500之輸入端子。輸入端子B2X係被連接於3NOR電路506、3NOR電路502之輸入端子。輸入端子C1係被連接於3NAND電路507、3NOR電路503之輸入端子。輸入端子C2係被連接於3NOR電路502、501、500之輸入端子。輸入端子C2X係被連接於3NOR電路506、505、504之輸入端子。反相器電路508之輸出端子係被連接於3NOR電路501、3NOR電路503、3NOR電路 505之輸入端子。反相器電路509之輸出端子係被連接於3NOR電路503之輸入端子。
接著，針對第1實施型態之時序產生電路之動作予以說明。第3圖為表示第1實施型態之時序產生電路之動作的時序圖。
訊號SYS係於系統起動時成為高電位。訊號SYS為高電位之時，當輸入時脈訊號CLK時，從T型正反器電路101~103之輸出之狀態，解碼器電路401輸出時序不同之M0~M6的7種輸出脈衝和訊號DEC7。RS閂鎖電路203之輸出CY0X係於低電位輸出時，2NOR電路204於訊號DEC7為低電位之時輸出8種的輸出脈衝M7。訊號SYS成為高電位之後，雖然訊號DEC7成為低電位，但訊號CY0X成為高電位，故輸出脈衝M7成為低電位。
系統重置時，訊號SYS成為低電位。閂鎖電路203係以訊號SYS被重置。T型正反器電路101~103係以延遲電路201輸出之訊號SYS_DLY被重置。即是，閂鎖電路203係較T型正反器電路101~103先被重置。因此，因訊號CY0X較訊號DEC7成為低電位先成為高電位，故輸出脈衝M7保持低電位。
如以上說明般，第1實施型態之時序產生電路，係以3個T型正反器構成之二進計數器中，藉由於系統重置時和輸出脈衝之生成併用二進計數器之重置時之二進數之狀態，從包含重置時的以二進計數器所生成之二進數的8種狀態，可以生成時序不同之8種輸出脈衝。即是，因藉由 3位元之T型正反器電路、3NAND電路、3NOR電路、解碼器電路，產生時序不同之M0~M7之8種輸出脈衝，故可以縮小電路規模。
(第2實施型態)
在第1實施型態中，藉由以3位元之T型正反器電路所構成之二進計數器和以3NAND、3NOR所構成之解碼器電路，生成時序不同之8種輸出脈衝，但是可產生的輸出脈衝數量，並不限定於8種類，例如藉由在第1實施型態中加上D型正反器電路，可生成9種時序不同之輸出脈衝。
接著，針對第2實施型態之時序產生電路之構成予以說明。第4圖為表示第2實施型態之時序產生電路之電路圖。
第2實施型態之時序產生電路具備二進計數器50、延遲電路201、3NAND電路202、RS閂鎖電路203、2NOR電路301、3NOR電路302、D型正反器電路303、3NOR電路304、反相器電路305、306和解碼器電路401。
時脈訊號輸入端子CLK係連接於T型正反器電路101和D型正反器電路303。
時脈訊號輸入端子CLK係被連接於二進計數器50之輸入端子和D型正反器電路303之輸入端子C。輸入端子SYS係經延遲電路201和2NOR電路301而被連接於二進 計數器50之重置端子，和RS閂鎖電路203之端子RX，和D正反器電路303之輸入端子RX。二進計數器50之輸出端子係被連接於解碼器電路401和3NAND電路202和3NOR電路302。3NAND電路202之輸出端子被連接於RS閂鎖電路203之端子SX。3NOR電路302之輸出端子係被連接於D型正反器電路303之輸入端子D。D型正反器電路303之輸出端子Q被連接於反相器電路305之輸入端子，輸出端子QX被連接於反相器電路306之輸入端子。反相器電路305之輸出端子被連接於時序產生電路之輸出端子M7。反相器電路306之輸出端子係被連接於2NOR電路301之輸入端子。3NOR電路304係輸入端子被連接於解碼器電路401之輸出端子DEC7和反相器電路305之輸出端子和RS閂鎖電路203之輸出端子QX，輸出端子被連接於時序產生電路之輸出端子M8。解碼器電路401之其他的7個輸出端子各被連接於時序產生電路之輸出端子M0~M6。
T型正反器電路101係輸出端子Q被連接於T型正反器電路102之輸入端子T和3NAND電路202之輸入端子，輸出端子QX被連接於3NOR電路302之輸入端子，輸出端子MX被連接於解碼器電路401之輸入端子A1。T型正反器電路102係輸出端子Q被連接於T型正反器電路103之輸入端子T和解碼器電路401之輸入端子B2，輸出端子QX被連接於解碼器電路401之輸入端子B2X和3NAND電路202之輸入端子和3NOR電路302之輸入端 子，輸出端子MX被連接於解碼器電路401之輸入端子B1。T型正反器電路103係輸出端子Q被連接於解碼器電路401之輸入端子C2，輸出端子QX被連接於解碼器電路401之輸入端子C2X和3NAND電路202之輸入端子和3NOR電路302之輸入端子，輸出端子MX被連接於解碼器電路401之輸入端子C1。
解碼器電路401之內部的連接係與第1實施型態同樣地被連接。
接著，針對第2實施型態之時序產生電路之動作予以說明。
第5圖為表示第2實施型態之時序產生電路之動作的時序圖。
系統起動時，訊號SYS成為高電位。訊號SYS為高電位之時，當輸入時脈訊號CLK時，從T型正反器電路101~103之輸出之狀態，解碼器電路401輸出時序不同之M0~M6的7種輸出脈衝和訊號DEC7。D型正反器電路303係將3NOR電路302之輸出S6僅移動半時脈，輸出第8個的輸出脈衝M7。RS閂鎖電路203之輸出CY0X和訊號DEC7為低電位輸出時，在輸出脈衝M7成為低電位之時序，3NOR電路304輸出第9個輸出脈衝M8。訊號SYS成為高電位之後，雖然訊號DEC7成為低電位，但訊號CY0X成為高電位，故輸出脈衝M8成為低電位。系統重置時，訊號SYS成為低電位。訊號SYS成為低電位之後，因藉由延遲電路201，訊號SYS_DLY比訊號SYS 慢輸出低電位，故閂鎖電路203比T型正反器電路101~103先被重置。因此，因訊號CY0X較訊號DEC7成為低電位先成為高電位，故輸出脈衝M8保持低電位。
如上述說明般，第2實施型態之時序產生電路因藉由3位元之T型正反器電路、3NAND電路、兩個3NOR電路、2NOR電路、D型正反器電路、兩個反相器電路、解碼器電路，產生時序不同之M0~M8之9種的輸出脈衝，故可以縮小電路規模。
50‧‧‧二進計數器
201‧‧‧延遲電路
203‧‧‧RS閂鎖電路
401‧‧‧解碼器電路
第1圖為表示第1實施型態之時序產生電路之電路圖。
第2圖為表示本發明之解碼器電路的圖示。
第3圖為表示第1實施型態之時序產生電路之動作的時序圖。
第4圖為表示第2實施型態之時序產生電路之電路圖。
第5圖為表示第2實施型態之時序產生電路之動作的時序圖。
第6圖為表示以往之時序產生電路的電路圖。
50‧‧‧二進計數器
101~103‧‧‧T型正反器電路
201‧‧‧延遲電路
202‧‧‧3NAND電路
203‧‧‧RS閂鎖電路
204‧‧‧2NOR電路
205‧‧‧反相器電路
401‧‧‧解碼器電路

Claims (2)

  1. 一種時序產生電路，具備二進計數器和解碼器電路，根據時脈訊號和重置訊號輸出脈衝訊號，該時序產生電路之特徵為：具備閂鎖上述重置訊號之閂鎖電路，和延遲上述重置訊號而重置上述二進計數器的延遲電路，上述二進計數器係以三個T型正反器電路所構成，輸出8位元之脈衝訊號。
  2. 如申請專利範圍第1項所記載之時序產生電路，其中又具備輸入上述二進計數器之輸出訊號的D型正反器電路，輸出9位元之脈衝訊號。
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