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KR102079485B1 - 타이밍 발생 회로 - Google Patents

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KR102079485B1
KR102079485B1 KR1020130001435A KR20130001435A KR102079485B1 KR 102079485 B1 KR102079485 B1 KR 102079485B1 KR 1020130001435 A KR1020130001435 A KR 1020130001435A KR 20130001435 A KR20130001435 A KR 20130001435A KR 102079485 B1 KR102079485 B1 KR 102079485B1
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에이블릭 가부시키가이샤
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Abstract

(과제) 회로 규모가 작은, 8 가지의 타이밍이 상이한 출력 펄스의 생성이 가능한 타이밍 발생 회로를 제공한다.
(해결 수단) 3 개의 T 플립플롭으로 구성한 바이너리 카운터에서, 바이너리 카운터의 리셋시의 2 진수 상태를 시스템 리셋시와 출력 펄스의 생성에 병용함으로써, 리셋시를 포함하는 바이너리 카운터에서 생성되는 2 진수의 8 가지 상태로부터, 타이밍이 상이한 8 가지의 출력 펄스를 생성한다. 시스템 리셋시에는, 바이너리 카운터로의 리셋 신호를 지연시킴으로써, 바이너리 카운터 리셋시의 디코더 회로의 출력이 지연되므로, 빠른 리셋 신호로 디코더 회로의 출력을 마스크함으로써, 시스템 리셋시의 디코더 회로의 출력이 출력 단자에 반영되는 것을 방지할 수 있다.

Description

타이밍 발생 회로{TIMING GENERATING CIRCUIT}
본 발명은, 타이밍 발생 회로에 관한 것으로, 보다 상세하게는 반도체 기억장치에 탑재하는 타이밍 발생 회로에 관한 것이다.
도 6 은, 종래의 타이밍 발생 회로를 나타내는 회로도이다.
IIC 인터페이스의 EEPROM 등에서 사용하는 타이밍 발생 회로는, 모든 타이밍에서 타이밍 발생 회로를 리셋해야 한다. 예를 들어, 8 가지의 타이밍이 상이한 출력 펄스를 발생시키는 경우, 시스템 리셋의 상태를 포함하면, 9 가지의 2 진수 상태가 필요하다. 따라서, 타이밍 발생 회로는, 4 개의 T 플립플롭 회로 (T-FF) 를 접속한 4 비트의 바이너리 카운터와, 4 입력의 논리 소자로 구성된 디코더 회로로 구성된다. 바이너리 카운터는, 8 가지의 2 진수 상태를 생성한다. 디코더 회로는, 시스템 리셋시의 2 진수 상태를 제외한, 8 가지의 2 진수 상태로부터 8 가지의 타이밍이 상이한 출력 펄스를 생성한다.
그러나, 종래의 타이밍 발생 회로에서는, 8 가지의 타이밍이 상이한 출력 펄스를 발생시키는 경우에는, 4 개의 T 플립플롭 회로를 접속한 4 비트의 바이너리 카운터와, 4 입력의 논리 소자로 구성된 디코더 회로가 필요하다.
본 발명은, 회로 규모가 작고, 8 가지의 타이밍이 상이한 출력 펄스를 생성하는 타이밍 발생 회로를 제공한다.
본 발명은, 3 개의 T 플립플롭 회로를 접속한 3 비트의 바이너리 카운터와, 3 입력의 논리 소자로 구성된 디코더 회로와, 바이너리 카운터의 리셋을 지연시키는 지연 회로와, 리셋 신호를 래치하는 래치 회로와, 바이너리 카운터의 리셋시에 있어서의 디코더 회로의 출력을 마스크하기 위한 2NOR 회로를 구비한 타이밍 발생 회로를 제공한다.
바이너리 카운터의 리셋시의 2 진수 상태를 시스템 리셋시와 출력 펄스의 생성에 병용하여, 리셋시를 포함하는 바이너리 카운터에서 생성되는 2 진수의 8 가지 상태로부터, 타이밍이 상이한 8 가지의 출력 펄스를 생성한다. 시스템 리셋시에는, 바이너리 카운터로의 리셋 신호를 지연시킴으로써, 바이너리 카운터의 리셋시에 있어서의 디코더 회로의 출력이 지연되므로, 빠른 리셋 신호로 디코더 회로의 출력을 마스크함으로써, 시스템 리셋시의 디코더 회로의 출력이 출력 단자에 반영되는 것을 방지할 수 있다.
본 발명의 타이밍 발생 회로는, 4 비트의 바이너리 카운터와 4 입력의 논리 소자로 구성된 디코더 회로를 필요로 하지 않고, 3 비트의 바이너리 카운터와, 3 입력의 논리 소자로 구성된 디코더 회로를 사용하므로, 회로 규모를 작게 할 수 있다.
도 1 은 제 1 실시형태의 타이밍 발생 회로를 나타내는 회로도이다.
도 2 는 본 발명의 디코더 회로를 나타내는 도면이다.
도 3 은 제 1 실시형태의 타이밍 발생 회로의 동작을 나타내는 타이밍 차트이다.
도 4 는 제 2 실시형태의 타이밍 발생 회로를 나타내는 회로도이다.
도 5 는 제 2 실시형태의 타이밍 발생 회로의 동작을 나타내는 타이밍 차트이다.
도 6 은 종래의 타이밍 발생 회로를 나타내는 회로도이다.
이하, 본 발명의 실시형태를 도면을 참조하여 설명한다.
[제 1 실시형태]
도 1 은, 제 1 실시형태의 타이밍 발생 회로를 나타내는 회로도이다.
제 1 실시형태의 타이밍 발생 회로는, 3 개의 T 플립플롭 회로 (101∼103) 로 구성되는 3 비트의 바이너리 카운터 (50) 와, 지연 회로 (201) 와, 3NAND 회로 (202) 와, RS 래치 회로 (203) 와, 2NOR 회로 (204) 와, 인버터 회로 (205) 와, 디코더 회로 (401) 를 구비한다.
클록 신호 입단자 (CLK) 는, 바이너리 카운터 (50) 의 입력 단자에 접속된다. 입력 단자 (SYS) 는, 지연 회로 (201) 와 인버터 회로 (205) 를 통하여 바이너리 카운터 (50) 의 리셋 단자와, RS 래치 회로 (203) 의 단자 (RX) 에 접속된다. 바이너리 카운터 (50) 의 리셋 단자는, T 플립플롭 회로 (101∼103) 의 리셋 단자 (RX) 에 공통으로 접속된다. 바이너리 카운터 (50) 의 출력 단자는, 디코더 회로 (401) 와 3NAND 회로 (202) 에 접속된다. 3NAND 회로 (202) 의 출력 단자는, RS 래치 회로 (203) 의 단자 (SX) 에 접속된다. 2NOR 회로 (204) 는, 입력 단자가 디코더 회로 (401) 의 출력 단자 (DEC7) 와 RS 래치 회로 (203) 의 출력 단자 (QX) 에 접속되고, 출력 단자는 타이밍 발생 회로의 출력 단자 (M7) 에 접속된다. 디코더 회로 (401) 의 다른 7 개의 출력 단자는, 각각 타이밍 발생 회로의 출력 단자 (M0∼M6) 에 접속된다.
도 2 는, 디코더 회로 (401) 를 나타내는 회로도이다. 디코더 회로 (401) 는, 3NAND 회로 (507) 와, 3NOR 회로 (500∼506) 와, 인버터 회로 (508, 509) 를 구비한다.
T 플립플롭 회로 (101) 는, 출력 단자 (Q) 가 T 플립플롭 회로 (102) 의 입력 단자 (T) 와 3NAND 회로 (202) 의 입력 단자에 접속되고, 출력 단자 (MX) 가 디코더 회로 (401) 의 입력 단자 (A1) 에 접속된다. T 플립플롭 회로 (102) 는, 출력 단자 (Q) 가 T 플립플롭 회로 (103) 의 입력 단자 (T) 와 디코더 회로 (401) 의 입력 단자 (B2) 에 접속되고, 출력 단자 (QX) 가 디코더 회로 (401) 의 입력 단자 (B2X) 와 3NAND 회로 (202) 의 입력 단자에 접속되고, 출력 단자 (MX) 가 디코더 회로 (401) 의 입력 단자 (B1) 에 접속된다. T 플립플롭 회로 (103) 는, 출력 단자 (Q) 가 디코더 회로 (401) 의 입력 단자 (C2) 에 접속되고, 출력 단자 (QX) 가 디코더 회로 (401) 의 입력 단자 (C2X) 와 3NAND 회로 (202) 의 입력 단자에 접속되고, 출력 단자 (MX) 가 디코더 회로 (401) 의 입력 단자 (C1) 에 접속된다.
디코더 회로 (401) 는, 내부에서 이하와 같이 접속된다. 입력 단자 (A1) 는, 3NAND 회로 (507), 3NOR 회로 (506), 인버터 회로 (508), 3NOR 회로 (504), 3NOR 회로 (502), 3NOR 회로 (500) 의 입력 단자에 접속된다. 입력 단자 (B1) 는, 3NAND 회로 (507), 3NOR 회로 (505), 인버터 회로 (509), 3NOR 회로 (501) 의 입력 단자에 접속된다. 입력 단자 (B2) 는, 3NOR 회로 (504), 3NOR 회로 (500) 의 입력 단자에 접속된다. 입력 단자 (B2X) 는, 3NOR 회로 (506), 3NOR 회로 (502) 의 입력 단자에 접속된다. 입력 단자 (C1) 는, 3NAND 회로 (507), 3NOR 회로 (503) 의 입력 단자에 접속된다. 입력 단자 (C2) 는, 3NOR 회로 (502, 501, 500) 의 입력 단자에 접속된다. 입력 단자 (C2X) 는, 3NOR 회로 (506, 505, 504) 의 입력 단자에 접속된다. 인버터 회로 (508) 의 출력 단자는, 3NOR 회로 (501), 3NOR 회로 (503), 3NOR 회로 (505) 의 입력 단자에 접속된다. 인버터 회로 (509) 의 출력 단자는, 3NOR 회로 (503) 의 입력 단자에 접속된다.
다음으로, 제 1 실시형태의 타이밍 발생 회로의 동작에 대해 설명한다. 도 3 은, 제 1 실시형태의 타이밍 발생 회로의 동작을 나타내는 타이밍 차트이다.
신호 (SYS) 는, 시스템 인에이블시에 하이레벨이 된다. 신호 (SYS) 가 하이레벨일 때, 클록 신호 (CLK) 가 입력되면, T 플립플롭 회로 (101∼103) 의 출력 상태로부터 디코더 회로 (401) 는, 타이밍이 상이한 M0∼M6 의 7 가지의 출력 펄스와 신호 (DEC7) 를 출력한다. RS 래치 회로 (203) 의 출력 (CY0X) 이 로우 레벨 출력일 때에, 2NOR 회로 (204) 는, 신호 (DEC7) 가 로우 레벨일 때에 8 번째의 출력 펄스 (M7) 를 출력한다. 신호 (SYS) 가 하이레벨이 된 직후에는, 신호 (DEC7) 는 로우 레벨이 되어 있지만, 신호 (CY0X) 가 하이레벨이 되어 있기 때문에, 출력 펄스 (M7) 는 로우 레벨이 된다.
시스템 리셋시, 신호 (SYS) 는 로우 레벨이 된다. 래치 회로 (203) 는, 신호 (SYS) 에 의해 리셋된다. T 플립플롭 회로 (101∼103) 는, 인버터 회로 (205) 가 출력하는 신호에 의해 리셋된다. 즉, 래치 회로 (203) 는, T 플립플롭 회로 (101∼103) 보다 먼저 리셋된다. 따라서, 신호 (CY0X) 는, 신호 (DEC7) 가 로우 레벨이 되는 것보다도 먼저 하이레벨이 되므로, 출력 펄스 (M7) 는 로우 레벨을 유지한다.
이상으로 설명한 바와 같이, 제 1 실시형태의 타이밍 발생 회로는, 3 개의 T 플립플롭으로 구성된 바이너리 카운터에서, 바이너리 카운터의 리셋시의 2 진수 상태를 시스템 리셋시와 출력 펄스의 생성에 병용함으로써, 리셋시를 포함하는 바이너리 카운터에서 생성되는 2 진수의 8 가지 상태로부터, 타이밍이 상이한 8 가지의 출력 펄스를 생성할 수 있다. 즉, 3 비트의 T 플립플롭 회로와 3NAND 회로와 3NOR 회로와 디코더 회로에 의해, 타이밍이 상이한 M0∼M7 의 8 가지의 출력 펄스를 발생시키므로, 회로 규모를 작게 할 수 있다.
[제 2 실시형태]
제 1 실시형태에서는, 3 비트의 T 플립플롭 회로로 구성한 바이너리 카운터와 3NAND, 3NOR 로 구성된 디코더 회로에 의해, 타이밍이 상이한 8 가지의 출력 펄스를 생성했지만, 발생 가능한 출력 펄스 수는, 8 가지에 한정되는 것이 아니라, 예를 들어, 제 1 실시형태에 D 플립플롭 회로를 추가함으로써, 9 가지의 타이밍이 상이한 출력 펄스를 생성하는 것이 가능하다.
먼저, 제 2 실시형태의 타이밍 발생 회로의 구성에 대해 설명한다. 도 4 에 제 2 실시형태의 타이밍 발생 회로의 회로도를 나타낸다.
제 2 실시형태의 타이밍 발생 회로는, 바이너리 카운터 (50) 와, 지연 회로 (201) 와, 3NAND 회로 (202) 와, RS 래치 회로 (203) 와, 2NOR 회로 (301) 와, 3NOR 회로 (302) 와, D 플립플롭 회로 (303) 와, 3NOR 회로 (304) 와, 인버터 회로 (305, 306) 와, 디코더 회로 (401) 를 구비한다.
클록 신호 입단자 (CLK) 는, T 플립플롭 회로 (101) 와 D 플립플롭 회로 (303) 에 접속한다.
클록 신호 입단자 (CLK) 는, 바이너리 카운터 (50) 의 입력 단자와 D 플립플롭 회로 (303) 의 입력 단자 (C) 에 접속된다. 입력 단자 (SYS) 는, 지연 회로 (201) 와 2NOR 회로 (301) 를 통하여 바이너리 카운터 (50) 의 리셋 단자와, RS 래치 회로 (203) 의 단자 (RX) 와, D 플립플롭 회로 (303) 의 입력 단자 (RX) 에 접속된다. 바이너리 카운터 (50) 의 출력 단자는, 디코더 회로 (401) 와 3NAND 회로 (202) 와 3NOR 회로 (302) 에 접속된다. 3NAND 회로 (202) 의 출력 단자는, RS 래치 회로 (203) 의 단자 (SX) 에 접속된다. 3NOR 회로 (302) 의 출력 단자는, D 플립플롭 회로 (303) 의 입력 단자 (D) 에 접속된다. D 플립플롭 회로 (303) 의 출력 단자 (MX) 는 인버터 회로 (305) 의 입력 단자에 접속되고, 출력 단자 (QX) 는 인버터 회로 (306) 의 입력 단자에 접속된다. 인버터 회로 (305) 의 출력 단자는 타이밍 발생 회로의 출력 단자 (M7) 에 접속된다. 인버터 회로 (306) 의 출력 단자는, 2NOR 회로 (301) 의 입력 단자에 접속된다. 3NOR 회로 (304) 는, 입력 단자가 디코더 회로 (401) 의 출력 단자 (DEC7) 와 인버터 회로 (305) 의 출력 단자와 RS 래치 회로 (203) 의 출력 단자 (QX) 에 접속되고, 출력 단자는 타이밍 발생 회로의 출력 단자 (M8) 에 접속된다. 디코더 회로 (401) 의 다른 7 개의 출력 단자는, 각각 타이밍 발생 회로의 출력 단자 (M0∼M6) 에 접속된다.
T 플립플롭 회로 (101) 는, 출력 단자 (Q) 가 T 플립플롭 회로 (102) 의 입력 단자 (T) 와 3NAND 회로 (202) 의 입력 단자에 접속되고, 출력 단자 (QX) 가 3NOR 회로 (302) 의 입력 단자에 접속되고, 출력 단자 (MX) 가 디코더 회로 (401) 의 입력 단자 (A1) 에 접속된다. T 플립플롭 회로 (102) 는, 출력 단자 (Q) 가 T 플립플롭 회로 (103) 의 입력 단자 (T) 와 디코더 회로 (401) 의 입력 단자 (B2) 에 접속되고, 출력 단자 (QX) 가 디코더 회로 (401) 의 입력 단자 (B2X) 와 3NAND 회로 (202) 의 입력 단자와 3NOR 회로 (302) 의 입력 단자에 접속되고, 출력 단자 (MX) 가 디코더 회로 (401) 의 입력 단자 (B1) 에 접속된다. T 플립플롭 회로 (103) 는, 출력 단자 (Q) 가 디코더 회로 (401) 의 입력 단자 (C2) 에 접속되고, 출력 단자 (QX) 가 디코더 회로 (401) 의 입력 단자 (C2X) 와 3NAND 회로 (202) 의 입력 단자와 3NOR 회로 (302) 의 입력 단자에 접속되고, 출력 단자 (MX) 가 디코더 회로 (401) 의 입력 단자 (C1) 에 접속된다.
디코더 회로 (401) 의 내부의 접속은, 제 1 실시형태와 동일하게 접속된다.
다음으로, 제 2 실시형태의 타이밍 발생 회로의 동작에 대해 설명한다.
도 5 는, 제 2 실시형태의 타이밍 발생 회로의 동작을 나타내는 타이밍 차트이다.
시스템 인에이블시, 신호 (SYS) 는 하이레벨이 된다. 신호 (SYS) 가 하이레벨일 때, 클록 신호 (CLK) 가 입력되면, T 플립플롭 회로 (101∼103) 의 출력 상태로부터 디코더 회로 (401) 는, 타이밍이 상이한 M0∼M6 의 7 가지의 출력 펄스와 신호 (DEC7) 를 출력한다. D 플립플롭 회로 (303) 는, 3NOR 회로 (302) 의 출력 (S6) 을 절반 클록만큼 시프트하여, 8 번째의 출력 펄스 (M7) 를 출력한다. RS 래치 회로 (203) 의 출력 (CY0X) 과 신호 (DEC7) 가 로우 레벨 출력일 때, 출력 펄스 (M7) 가 로우 레벨이 되는 타이밍에서, 3NOR 회로 (304) 는 9 번째의 출력 펄스 (M8) 를 출력한다. 신호 (SYS) 가 하이레벨이 된 직후에는, 신호 (DEC7) 는 로우 레벨이 되어 있지만, 신호 (CY0X) 가 하이레벨이 되어 있기 때문에, 출력 펄스 (M8) 은 로우 레벨이 된다. 시스템 리셋시, 신호 (SYS) 는 로우 레벨이 된다. 신호 (SYS) 가 로우 레벨이 된 직후에는, 지연 회로 (201) 에 의해, 신호 (SYS_DLY) 는, 신호 (SYS) 보다 늦게 로우 레벨을 출력하므로, 래치 회로 (203) 는, T 플립플롭 회로 (101∼103) 보다 먼저 리셋된다. 따라서, 신호 (CY0X) 는, 신호 (DEC7) 가 로우 레벨을 출력하는 것보다 먼저 하이레벨이 출력되므로, 출력 펄스 (M8) 는 로우 레벨을 유지한다.
이상으로 설명한 바와 같이, 제 2 실시형태의 타이밍 발생 회로는, 3 비트의 T 플립플롭 회로와, 3NAND 회로와, 2 개의 3NOR 회로와, 2NOR 회로와, D 플립플롭 회로와, 2 개의 인버터 회로와, 디코더 회로에 의해, 타이밍이 상이한 M0∼M8 의 9 가지의 출력 펄스를 발생시키므로, 회로 규모를 작게 할 수 있다.
50 : 바이너리 카운터
201 : 지연 회로
203 : RS 래치 회로
401 : 디코더 회로

Claims (2)

  1. 바이너리 카운터와, 디코더 회로와, 래치 회로와, 지연 회로와, 논리 회로를 구비하고,
    상기 바이너리 카운터는, 3 개의 T 플립플롭 회로로 구성되고, 클록 신호에 따라 상기 3 개의 T 플립플롭 회로가 상기 바이너리 카운터가 출력하는 복수의 신호를 출력하고,
    상기 디코더 회로는, 상기 바이너리 카운터가 출력하는 복수의 신호를 입력하고, 7 개의 신호 (M0 ~ M6) 에 타이밍이 상이한 7 가지의 펄스 신호와, 8 개째의 신호 (M7) 에 8 가지째의 펄스 신호를 생성하기 위한 신호 DEC7 을 출력하고,
    상기 래치 회로는, 상기 바이너리 카운터가 출력하는 복수의 신호에 기초하는 신호 (S0X) 와 리셋 신호에 따라 래치 신호를 출력하고,
    상기 지연 회로는, 상기 리셋 신호를 지연시켜 상기 바이너리 카운터를 리셋하고,
    상기 논리 회로는, 상기 래치 신호와 상기 신호 DEC7 이 입력되고, 상기 바이너리 카운터가 카운트 업했을 때에는 상기 8 개째의 신호 (M7) 에 상기 8 가지째의 펄스 신호를 출력하고, 상기 리셋 신호에 의해 상기 바이너리 카운터가 리셋되었을 때에는 상기 8 개째의 신호 (M7) 에 상기 8 가지째의 펄스 신호를 출력하지 않는 것을 특징으로 하는 타이밍 발생 회로.
  2. 바이너리 카운터와, 디코더 회로와, D 플립플롭 회로와, 래치 회로와, 지연 회로와, 논리 회로를 구비하고,
    상기 바이너리 카운터는, 3 개의 T 플립플롭 회로로 구성되고, 클록 신호에 따라 상기 3 개의 T 플립플롭 회로가 상기 바이너리 카운터가 출력하는 복수의 신호를 출력하고,
    상기 디코더 회로는, 상기 바이너리 카운터가 출력하는 복수의 신호를 입력하고, 7 개의 신호 (M0 ~ M6) 에 타이밍이 상이한 7 가지의 펄스 신호와, 9 개째의 신호 (M8) 에 9 가지째의 펄스 신호를 생성하기 위한 신호 DEC7 을 출력하고,
    D 플립플롭 회로는, 상기 클록 신호와 리셋 신호와 상기 바이너리 카운터가 출력하는 복수의 신호에 기초하는 신호 (S6) 를 입력하고, 8 개째의 신호 (M7) 에 8 가지째의 펄스 신호를 출력하고,
    상기 래치 회로는, 상기 바이너리 카운터가 출력하는 복수의 신호에 기초하는 신호 (S0X) 와 상기 리셋 신호에 따라 래치 신호를 출력하고,
    상기 지연 회로는, 상기 리셋 신호를 지연시켜 상기 바이너리 카운터를 리셋하고,
    상기 논리 회로는, 상기 래치 신호와 상기 신호 DEC7 과 8 개째의 신호 (M7) 가 입력되고, 상기 바이너리 카운터가 카운트 업했을 때에는 상기 9 개째의 신호 (M8) 에 상기 9 가지째의 펄스 신호를 출력하고, 상기 리셋 신호에 의해 상기 바이너리 카운터가 리셋되었을 때에는 상기 9 개째의 신호 (M8) 에 상기 9 가지째의 펄스 신호를 출력하지 않는 것을 특징으로 하는 타이밍 발생 회로.
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