CN100578661C - 存储器时脉信号产生方法及门控时脉产生电路 - Google Patents

Abstract

本发明为一种存储器时脉信号产生方法及门控时脉产生电路。根据一参考时脉信号与一时脉致能信号产生一门控存储器时脉信号；其中当时脉致能信号为致能时，使门控存储器时脉信号的频率与参考时脉信号的频率维持相同；以及当时脉致能信号为非致能时，降低门控存储器时脉信号的频率。本发明所述的存储器时脉信号产生方法及门控时脉产生电路，使得系统存储器在进行时脉信号的更新时，能更进一步地减少耗能，并仍能确保数据存取的正确性。

Description

存储器时脉信号产生方法及门控时脉产生电路

技术领域

本发明为一种存储器时脉信号产生方法及相关电路，尤指系统存储器进行时脉信号更新时的存储器时脉信号产生方法及相关电路。

背景技术

现在市面上所售的一般计算机系统的主机板，其基本构成主要是由中央处理单元(Central Processing Unit，简称CPU)、芯片组(Chipset)和一些外围电路所组成，其中央处理单元为计算机系统的核心所在，用以进行系统中的逻辑运算处理以及控制整个系统中各个元件之间的运作。而芯片组则是负责连系中央处理单元与其他外围设备之间的运作，其芯片组的组合有许多不同方式，目前是以北桥(North Bridge，简称NB)芯片和南桥(South Bridge，简称SB)芯片所搭配而成的芯片组为较常见的作法。

而在计算机系统的主机板上还有一重要的元件便是系统存储器(一般为动态随机存取存储器(Dynamic Random AccessMemory，简称DRAM))，一般来说，系统存储器通常是和芯片组中的北桥芯片直接作信号连接。而依照读写方式的不同，目前常见的存储器类型包括有：同步系统存储器(SynchronousDRAM，简称SDRAM)、同步双倍数据传送系统存储器(DoubleData Rate SDRAM，简称DDR SDRAM)等等。

请参阅图1a，为一存储器控制器10(可配置于一北桥芯片上(图中未显示))和一系统存储器11的配置示意图；由于在计算机系统中的任何信号或是指令在被读取或执行时，除需经由上述的中央处理单元进行处理与判断外，亦需要利用系统存储器11内部的存储空间来作为数据的暂存处置。是故，对于对系统存储器11所进行的数据存取(access)过程，无论是数据的读取(read)、写入(write)或是存储器在某一段固定时间之内所需作的电源更新(refresh)动作等，都是由存储器控制器10来负责控制。

如该图1a所示，就目前技术而言，系统存储器11本身并没有时脉产生器，而是由存储器控制器10产生出时脉(Clock)提供给系统存储器11，使得所有的存取动作能依照时脉信号的指示同步而有序地完成。举例来说，在正常运作下，存储器控制器10可以根据一参考时脉信号CLK(未显示于本图)产生一存储器时脉信号DCLK(DRAM Clock)至系统存储器11，其中存储器时脉信号DCLK与参考时脉信号CLK相位一致且频率一样。接着，系统存储器11利用一延迟锁定回路(Delay-Locked Loop，简称DLL，未显示于本图)对所接收的存储器时脉信号DCLK进行信号同步处理的调整，进而产生一数据触发信号DQS(DataStrobe)。数据触发信号DQS会跟着数据一起回传至存储器控制器10上，而北桥芯片(图中未显示)就可以根据数据触发信号DQS的触发来存取系统存储器11的数据。

所谓的同步调整便是将所输入的存储器时脉信号DCLK由延迟锁定回路来进行一延迟输入及/或输出的侦测与校准过程，使得数据触发信号DQS的相位与存储器时脉信号DCLK的相位一致，也就是没有相位差(in phase)。此外，延迟锁定回路亦会持续地于数据存取过程中进行时脉信号调整上的补偿(compensate)，以避免系统在运作状态下会因为内部相关元件的温度升高或电压变化的情形而造成对数据触发信号DQ S可能的信号偏离(skew)的相位影响。

请参阅图1b，为存储器控制器10对系统存储器11进行数据存取时的信号时序示意图；如本图所示，其中存储器时脉信号DCLK必需要持续地从存储器控制器10输出至系统存储器11，即保持其所谓的时脉产生率(toggle rate)，以维持后续的数据触发信号DQS的正确对应输出。在图1b中，当一读取信号READ与一写入信号WRITE为高电平(High)时，则表示有数据的存取过程产生(读取或写入)。此时存储器控制器10也会发出一时脉致能信号CKE(Clock Enable)来对系统存储器11进行数据读取或写入的启动。是故，当有数据的存取过程产生时，时脉致能信号CKE便处于高电平(High)，当没有数据存取过程的产生时，时脉致能信号CKE会被拉至低电平(Low)。

然而，当系统存储器11在没有数据存取的过程产生，或是系统存储器11在进入电源更新(refresh)的过程中时，存储器时脉信号DCLK仍然会持续的从存储器控制器10输出至系统存储器11，如此将会使得计算机系统产生不必要的耗能。但如果当系统存储器11在没有数据存取或是进入电源更新时，就关掉存储器时脉信号DCLK的产生，则当要重新存取系统存储器11时，就需要重新调整存储器时脉信号DCLK以及数据触发信号DQS的相位，所以必须要等待一段时间之后才可以重新存取系统存储器11，如此将使得数据存取的效率变差。

发明内容

本发明提供一种存储器时脉信号产生方法及其电路，使得系统存储器在进行时脉信号的更新时，能更进一步地减少耗能，并仍能确保数据存取的正确性。

本发明提供一种存储器时脉信号产生方法，包括：根据一参考时脉信号与一时脉致能信号产生一门控存储器时脉信号；其中当时脉致能信号为致能时，使门控存储器时脉信号的频率与参考时脉信号的频率维持相同，而当时脉致能信号为非致能时，降低门控存储器时脉信号的频率，使该门控存储器时脉信号的相位与该参考时脉信号的相位维持相同。

本发明提供一种门控时脉产生电路，用以产生一门控存储器时脉信号。本发明的门控时脉产生电路包括：一时脉产生电路，根据一参考时脉信号与一时脉致能信号产生一延迟时脉致能信号；一延迟电路，包括有多个闩锁电路互相串联，根据延迟时脉致能信号与反相的参考时脉信号产生一时脉周期选择信号；以及一门控电路，连接至时脉产生电路与延迟电路，根据参考时脉信号、延迟时脉致能信号与时脉周期选择信号产生门控存储器时脉信号。其中，当该时脉致能信号为非致能时，该门控存储器时脉信号与该参考时脉信号的相位相同，且该门控存储器时脉信号的频率较该参考时脉信号的频率慢。

本发明另外提供一种存储器时脉信号产生方法，用以产生一门控存储器时脉信号。本发明的另一存储器时脉信号产生方法包括：根据一参考时脉信号与一时脉致能信号产生一延迟时脉致能信号；根据延迟时脉致能信号与反相的参考时脉信号产生一时脉周期选择信号；以及根据参考时脉信号、延迟时脉致能信号与时脉周期选择信号产生该门控存储器时脉信号。其中，当该时脉致能信号为非致能时，降低该门控存储器时脉信号的频率，且使该门控存储器时脉信号的相位与该参考时脉信号的相位维持相同。

本发明所述的存储器时脉信号产生方法及门控时脉产生电路，使得系统存储器在进行时脉信号的更新时，能更进一步地减少耗能，并仍能确保数据存取的正确性。

附图说明

图1a，为存储器控制器10和系统存储器11的配置示意图。

图1b，为存储器控制器10对系统存储器11进行数据存取时的信号时序示意图。

图2a，为在本发明实施例中的存储器控制器201和系统存储器21的配置示意图。

图2b，为本发明门控存储器时脉信号的时序示意图。

图3，为本发明门控时脉产生电路300的示意图。

图4a，为本发明门控时脉产生电路300的时脉产生电路310的示意图。

图4b，为本发明门控时脉产生电路300的延迟电路320的示意图。

图4c，为本发明门控时脉产生电路300的门控电路330的示意图。

图5，为对应本发明实施例门控时脉产生电路300的信号时序图。

具体实施方式

本发明得通过下列图式及说明，可得一更深入的了解。

请参阅图2a，为在本发明实施例中的一北桥芯片20和一系统存储器21的配置示意图。在本发明中，北桥芯片20和系统存储器21的主要功能运作和图1a的说明相同。在此实施例中，通过改变控制信号或控制指令的功能，来改善计算机系统耗能的问题。

图2a中的北桥芯片20在正常运作下可对系统存储器21发出一存储器时脉信号DCLK，而系统存储器21的延迟锁定回路(未显示于本图)会根据收到的存储器时脉信号DCLK进行信号同步处理的调整，进而产生一数据触发信号DQS回传至北桥芯片20，使得北桥芯片20可以根据数据触发信号DQS对系统存储器21进行数据存取。在本发明中，北桥芯片20包括有一存储器控制器201，用以发出数据存取的信号以及指令。

请同时参阅图2b，为本发明存储器数据存取的信号时序示意图。如图所示，当有读取指令或是写入指令发出时，存储器控制器201会发出高电平的一时脉致能信号CKE用以启动对系统存储器21的数据存取。当没有数据存取发生时，存储器控制器201则使得时脉致能信号CKE由高电平拉至低电平。

在此例中，我们以一参考时脉信号CLK来表示上述的存储器时脉信号DCLK，然两者的内容是相同的。如上所述，不论系统存储器21是否被存取，DCLK信号持续从北桥芯片20输出至系统存储器21上(如图2b所示的CLK信号亦持续产生)，使得DQS信号可以正常的输出。亦即，即使系统存储器21没有被存取或是进入电源更新(refresh)状态时，CLK信号依旧要持续的产生一个个的时脉周期信号，如此一来将会使得计算机系统产生不必要的耗能。

在本发明中，为了达到减少电源的损耗，因此利用一门控存储器时脉信号DCLK_G取代原先的DCLK信号当作系统存储器21的存储器时脉信号。当系统存储器21正常被存取的时候，DCLK_G信号与原先的DCLK信号一样会不断的产生时脉周期信号至系统存储器21。但当系统存储器21没有被存取或是进入电源更新(refresh)状态时，DCLK_G信号会产生较慢频率的时脉周期信号至系统存储器21。此时的DCLK_G信号所产生的时脉周期信号的相位与正常工作时的相位相同，但频率较正常工作时的频率慢。因为相位保持一致，所以此时延迟锁相回路依旧可以正常的产生DQS信号，而不会使得系统存储器21产生误动作。

此图2b所示为本发明实施例的门控存储器时脉信号DCLK_G示意图。

如图2b所示，假设于时间T1～T5间，系统存储器21被存取，时脉致能信号CKE为致能的状态(CKE信号为高电平)，此时DCLK_G信号根据参考时脉信号CLK产生相位且频率皆一致的连续时脉周期信号CG1～CG5。而系统存储器21便可根据DCLK_G信号产生数据触发信号DQS(未显示于图中)，使得系统存储器21可以正确的被存取。

假设在时间T6～T10间系统存储器21为没有被存取或为更新的状态，时脉致能信号CKE在时间点T6时转成为非致能(亦即由高电平转成低电平)的状态。此时DCLK_G以较慢的频率产生时脉周期信号。在本发明的实施例中，假设此时的DCLK_G信号频率为正常工作下频率的1/5，亦即在T6～T10间，参考时脉信号CLK有五个时脉周期信号C6～C10产生，但DCLK_G信号只有一个时脉周期信号CG6产生。在本实施例中我们使此时DCLK_G信号产生的时脉周期信号CG6与CLK信号的时脉周期信号C7同步，亦即DCLK_G的时脉周期信号CG6会在时间点T7时正沿上升至高电平，在时间点T7’时负沿下降至低电平，如此用以使得相位维持一致。

接着，如图2b所示，当时间点T11之后系统存储器21恢复至被存取的状态，时脉致能信号CKE在时间点T11被致能至高电平，而DCLK_G信号根据参考时脉信号CLK产生相位且频率皆一致的连续时脉周期信号。

上述实施例当系统存储器21没有被存取的时间T6～T10间，假设DCLK_G信号与此段时间内的CLK信号的第2个时脉周期信号(亦即C7)同步，但实际上在本发明中，DCLK_G信号产生的时脉周期信号CG6可以和此段时间中CLK信号产生的任何一个时脉周期信号同步。亦即CG6也可以与C6、C7、C8、C9或C10的任一个同步，只要满足DCLK_G信号的频率较CLK信号的频率慢即可。

图3为本发明一门控时脉产生电路300用以产生如图2b所示的门控存储器时脉信号DCLK_G。

本发明的门控时脉产生电路300包括：一时脉产生电路310，可接收参考时脉信号CLK与时脉致能信号CKE，用以产生一延迟时脉致能信号CKE_L；一延迟电路320，包括有多个闩锁电路，用以根据延迟时脉致能信号CKE_L与反相的参考时脉信号CLK，产生一时脉周期选择信号CLK_SEL；以及一门控电路330，用以根据时脉周期选择信号CLK_SEL、参考时脉信号CLK与延迟时脉致能信号CKE_L产生一门控存储器时脉信号DCLK_G。

图4a所示为本发明门控时脉产生电路300的时脉产生电路310的实施示意图。时脉产生电路310包括有一反相器401以及一D型触发器402。其中D型触发器402接收反相的时脉致能信号CKE并根据参考时脉信号CLK的触发(在本发明中假设D型触发器402为一正沿触发的触发器)而输出一延迟时脉致能信号CKE_L。

图4b所示为本发明门控时脉产生电路300的延迟电路320的实施示意图。在本实施例中，假设在系统存储器21不被存取的状态下(亦即CKE信号为非致能状态时)，DCLK_G信号的频率降为正常工作下的1/5(亦即此时每当CLK信号产生5个时脉周期信号，DCLK_G信号只产生1个时脉周期信号)，且此时DCLK_G信号所产生的时脉周期信号与此时CLK信号的第2个时脉周期信号相位同步。因此图4b所示，本实施例的延迟电路320包括有5个闩锁电路321～325，且将第2个闩锁电路322的输出LO2成为时脉周期选择信号CLK_SEL。

如图4b所示，每个闩锁电路321～325皆包括有一个多工器411～415以及一个D型触发器421～425，其中假设D型触发器421～425皆为正沿触发的触发器。D型触发器421～425根据反相的参考时脉信号CLK的触发依序输出0或1当作闩锁电路321～325的输出LO1～LO5。如上所述，因为DCLK_G信号产生的时脉周期信号须与参考时脉信号CLK产生的第2个时脉周期信号同步，因此在本实施例中第2个D型触发器422的输出LO2成为时脉周期选择信号CLK_SEL。同理，如果需要使DCLK_G信号产生的时脉周期信号与参考时脉信号CLK的第3个时脉周期信号同步，只要第3个D型触发器423的输出LO3成为时脉周期选择信号CLK_SEL即可。

图4c所示为本发明门控时脉产生电路300的门控电路330的实施示意图。在本实施例中，门控电路330包括有一第一与门440、一第二与门450、一第一与非门460、一第二与非门470、一第三与非门480以及一反相器490。

如图4c所示，第一与门440将时脉周期选择信号CLK_SEL以及参考时脉信号CLK经过逻辑运算后输出一第一信号CLK_S1。第二与门450的一输入端维持在高电平(即逻辑值“1”)，另一输入端接收参考时脉信号CLK，经由第二与门450逻辑运算后输出一第二信号CLK_S2。第一与非门460将第一信号CLK_S1以及时脉产生电路310所产生的延迟时脉致能信号CKE_L经过逻辑运算后输出一第三信号CLK_S3。第二与非门470将第二信号CLK_S2以及反相的延迟时脉致能信号CKE_L(利用反相器490反相该延迟时脉致能信号CKE_L)经过逻辑运算后输出一第四信号CLK_S4。最后，第三与非门480将第三信号CLK_S3以及第四信号CLK_S4经过逻辑运算后输出成为门控存储器时脉信号DCLK_G。

图5所示为依据图4a～图4c的信号时序图。如图5所示，5个闩锁电路321～325的输出LO1～LO5依序为：

[LO1，LO2，LO3，LO4，LO5]＝[1，0，0，0，0]；

[LO1，LO2，LO3，LO4，LO5]＝[0，1，0，0，0]；

[LO1，LO2，LO3，LO4，LO5]＝[0，0，1，0，0]；

[LO1，LO2，LO3，LO4，LO5]＝[0，0，0，1，0]；

[LO1，LO2，LO3，LO4，LO5]＝[0，0，0，0，1]；

由于本实施例的时脉周期选择信号CLK_SEL是参考第2个闩锁电路322的输出LO2，因此可得到CLK_SEL的波形图如图5所示。

参考图5，根据本发明图4a～图4c的实施示意即可得到所需的门控存储器时脉信号DCLK_G。

此外，在本实施例中并没有考虑逻辑门的延迟效应。若考虑延迟效应则可在门控时脉产生电路300中适当的加入不同延迟时间的延迟单元用以校正因逻辑门产生的延迟效应。

在上述实施例中，门控时脉产生电路300利用5个串联的闩锁电路321～325来构成该延迟电路320，使得当系统存储器不被存取时，DCLK_G信号的频率变为正常工作频率的五分之一；是以，可以调整串联电路的数目以控制时脉周期信号的产生率，用以有效地减少计算机系统的耗能。

此外，根据目前的技术，于数据存取的空档阶段，时脉致能信号CKE调至低电平的时间不得少于3个时脉周期信号，是以，在本实施例的概念下所串联的闩锁电路须至少3个。而本实施例所提出的门控时脉产生电路300仅为达到本发明方法的一种可施行的装置，且对应的信号时序示意图以最简单的状态进行说明。然而时脉致能信号CKE处于低电平状态的时间可能更长，所以我们也可利用其他数目的闩锁电路串联来构成此种门控时脉产生电路，或是利用其他能达成时脉周期信号产生率的减少或变慢的元件亦可，用以达到本发明方法的效果。

本发明可解决背景技术中对于北桥芯片和系统存储器之间为了维持存储器时脉信号的更新，而于数据存取过程的停止阶段所仍会造成计算机系统的耗能情形。此外，本发明的实施例以没有数据存取过程发生时来进行说明，然而，一般时脉致能信号处于低电平除了无数据存取过程发生以外，系统存储器在进行本身的电源更新(refresh)过程时，亦是一种可以进行减少其时脉产生率的状态，所以，当系统存储器在进行本身电源更新时，也能利用本发明的方法来达成省能的功效。

是故，我们成功地解决了背景技术所提及的问题，而完成本发明发展的主要目的。

以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

附图中符号的简单说明如下：

存储器控制器：10、201

北桥芯片：20

系统存储器：11、21

门控时脉产生电路：300

时脉产生电路：310

延迟电路：320

门控电路：330

闩锁电路：321～325

D型触发器：402、421～425

多工器：411～415

与门：440、450

与非门：460～480

反相器：401、490。

Claims (15)

1.一种存储器时脉信号产生方法，其特征在于，该存储器时脉信号产生方法包括：

根据一参考时脉信号与一时脉致能信号产生一门控存储器时脉信号；

其中当该时脉致能信号为致能时，使该门控存储器时脉信号的频率与该参考时脉信号的频率维持相同，而当该时脉致能信号为非致能时，降低该门控存储器时脉信号的频率，且使该门控存储器时脉信号的相位与该参考时脉信号的相位维持相同。

2.根据权利要求1所述的存储器时脉信号产生方法，其特征在于，该门控存储器时脉信号用以控制一系统存储器。

3.根据权利要求2所述的存储器时脉信号产生方法，其特征在于，当该时脉致能信号为致能时，该系统存储器为正常存取状态，而当该时脉致能信号为非致能时，则该系统存储器为未被存取状态或是电源更新状态。

4.一种门控时脉产生电路，其特征在于，用以产生一门控存储器时脉信号，该门控时脉产生电路包括：

一时脉产生电路，用以根据一参考时脉信号与一时脉致能信号产生一延迟时脉致能信号；

一延迟电路，连接至该时脉产生电路，包括有多个闩锁电路互相串联，用以根据该延迟时脉致能信号与反相的该参考时脉信号产生一时脉周期选择信号；以及

一门控电路，连接至该时脉产生电路与该延迟电路，用以根据该参考时脉信号、该延迟时脉致能信号与该时脉周期选择信号产生该门控存储器时脉信号，其中

当该时脉致能信号为非致能时，该门控存储器时脉信号与该参考时脉信号的相位相同，且该门控存储器时脉信号的频率较该参考时脉信号的频率慢。

5.根据权利要求4所述的门控时脉产生电路，其特征在于，当该时脉致能信号为致能时，该门控存储器时脉信号与该参考时脉信号频率相同且相位相同。

6.根据权利要求4所述的门控时脉产生电路，其特征在于，当该时脉致能信号为非致能时，期间该门控存储器时脉信号中的时脉周期信号可与该参考时脉信号中的任一个时脉周期信号的相位同步。

7.根据权利要求4所述的门控时脉产生电路，其特征在于，该时脉产生电路包括：

一反相器，输入端接收该时脉致能信号；以及

一D型触发器；

其中该D型触发器经由该反相器接收反相的该时脉致能信号，并根据该参考时脉信号的触发用以输出该延迟时脉致能信号。

8.根据权利要求4所述的门控时脉产生电路，其特征在于，所述闩锁电路串联的数目与该门控存储器时脉信号的频率相关。

9.根据权利要求4所述的门控时脉产生电路，其特征在于，每一个该闩锁电路包括：

一多工器，输入端连接前一闩锁电路的D型触发器的输出端；以及

一D型触发器，连接至该多工器，用以根据反相的该参考时脉信号依序输出0或1的输出信号；

其中，选择所述闩锁电路的输出信号的其中之一成为该时脉周期选择信号。

10.根据权利要求4所述的门控时脉产生电路，其特征在于，该门控电路包括：

一第一与门，将该时脉周期选择信号与该参考时脉信号经过逻辑运算后输出一第一信号；

一第二与门，将该参考时脉信号与一逻辑值“1”经过逻辑运算后输出一第二信号；

一第一与非门，连接至该第一与门，将该第一信号与该延迟时脉致能信号经过逻辑运算后输出一第三信号；

一第二与非门，连接至该第二与门，将该第二信号与反相的该延迟时脉致能信号经过逻辑运算后输出一第四信号；以及

一第三与非门，连接至该第一与非门与该第二与非门，将该第三信号与该第四信号经过逻辑运算后输出成为该门控存储器时脉信号。

11.根据权利要求10所述的门控时脉产生电路，其特征在于，该门控电路更包括一反相器，用以反相该延迟时脉致能信号。

12.一种存储器时脉信号产生方法，其特征在于，用以产生一门控存储器时脉信号，该存储器时脉信号产生方法包括：

根据一参考时脉信号与一时脉致能信号产生一延迟时脉致能信号；

根据该延迟时脉致能信号与反相的该参考时脉信号产生一时脉周期选择信号；以及

根据该参考时脉信号、该延迟时脉致能信号与该时脉周期选择信号产生该门控存储器时脉信号，其中

当该时脉致能信号为非致能时，降低该门控存储器时脉信号的频率，且使该门控存储器时脉信号的相位与该参考时脉信号的相位维持相同。

13.根据权利要求12所述的存储器时脉信号产生方法，其特征在于，更包括：当该时脉致能信号为致能时，使该门控存储器时脉信号的频率与该参考时脉信号的频率相同。

14.根据权利要求12所述的存储器时脉信号产生方法，其特征在于，该门控存储器时脉信号中的时脉周期信号可与该参考时脉信号中的任一个时脉周期信号的相位同步。

15.根据权利要求14所述的存储器时脉信号产生方法，其特征在于，更包括：根据该延迟时脉致能信号与反相的该参考时脉信号产生多个输出信号，并选择其中一个输出信号成为该时脉周期选择信号。

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