JPH04246915A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH04246915A JPH04246915A JP3244291A JP3244291A JPH04246915A JP H04246915 A JPH04246915 A JP H04246915A JP 3244291 A JP3244291 A JP 3244291A JP 3244291 A JP3244291 A JP 3244291A JP H04246915 A JPH04246915 A JP H04246915A
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- Japan
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、相補型金属酸化膜半導
体（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏ
ｘｉｄｅ Ｓｅｍｉー ｃｏｎｄｕｃｔｏｒ；以下
、ＣＭＯＳと略す）又はバイポ−ラ素子を使用したトラ
ンジスタ・トランジスタ論理回路（Ｔｒａｎｓｉｓｔｏ
ｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ；以下、ＴＴ
Ｌと略す）及びエミッタ結合形論理回路（Ｅｍｉｔｔｅ
ｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ；以下、ＥＣＬと
略す）等のディジタル回路の回路構成方法であるモジュ
−ロカウンタ（ＭｏｄｕｌｏＣｏｕｎｔｅｒ）において
、特にリセット方式のモジュ−ロＮ進カウンタ回路を備
えた半導体集積回路に関する。
体（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏ
ｘｉｄｅ Ｓｅｍｉー ｃｏｎｄｕｃｔｏｒ；以下
、ＣＭＯＳと略す）又はバイポ−ラ素子を使用したトラ
ンジスタ・トランジスタ論理回路（Ｔｒａｎｓｉｓｔｏ
ｒ−Ｔｒａｎｓｉｓｔｏｒ Ｌｏｇｉｃ；以下、ＴＴ
Ｌと略す）及びエミッタ結合形論理回路（Ｅｍｉｔｔｅ
ｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ；以下、ＥＣＬと
略す）等のディジタル回路の回路構成方法であるモジュ
−ロカウンタ（ＭｏｄｕｌｏＣｏｕｎｔｅｒ）において
、特にリセット方式のモジュ−ロＮ進カウンタ回路を備
えた半導体集積回路に関する。
【０００２】
【従来の技術】図４は従来のリセット方式のモジュ−ロ
Ｎ進カウンタ回路を示すブロック図である。従来のＮ進
カウンタ回路は、Ｎ進に対応する段数のフリップフロッ
プ４２（ａ，ｂ…ｚ）により構成されるＮ進カウンタ回
路４１と、このＮ進カウンタ回路４１のカウント値がＮ
になったことを検出するデコ−ダ回路４３と、Ｎ進カウ
ンタ回路４１の各フリップフロップ４２（ａ，ｂ…ｚ）
のリセット端子に検出信号（リセット信号）を出力する
リセット回路４５とを有している。初段（ａ）のフリッ
プフロップ４２のクロック端子にはクロック入力端子か
らクロックが入力される。また、リセット回路４５には
、リセット入力端子を介して外部からリセット信号が入
力される。
Ｎ進カウンタ回路を示すブロック図である。従来のＮ進
カウンタ回路は、Ｎ進に対応する段数のフリップフロッ
プ４２（ａ，ｂ…ｚ）により構成されるＮ進カウンタ回
路４１と、このＮ進カウンタ回路４１のカウント値がＮ
になったことを検出するデコ−ダ回路４３と、Ｎ進カウ
ンタ回路４１の各フリップフロップ４２（ａ，ｂ…ｚ）
のリセット端子に検出信号（リセット信号）を出力する
リセット回路４５とを有している。初段（ａ）のフリッ
プフロップ４２のクロック端子にはクロック入力端子か
らクロックが入力される。また、リセット回路４５には
、リセット入力端子を介して外部からリセット信号が入
力される。
【０００３】
【発明が解決しようとする課題】しかしながら、この従
来のリセット方式のモジュ−ロＮ進カウンタ回路では、
計数入力（カウンタ入力）が（Ｎ−１）からＮに移った
瞬間から、リセットされて０に戻るまでの間に、カウン
ト値がＮになったことを検出するデコ−ダ回路４３から
ハザ−ドが出力する。
来のリセット方式のモジュ−ロＮ進カウンタ回路では、
計数入力（カウンタ入力）が（Ｎ−１）からＮに移った
瞬間から、リセットされて０に戻るまでの間に、カウン
ト値がＮになったことを検出するデコ−ダ回路４３から
ハザ−ドが出力する。
【０００４】このハザ−ドの幅は、、カウント値がＮに
なり、これを検出回路（デコ−ダ回路）４３が検出した
瞬間からリセット回路４５が検出信号（リセット信号）
を出力する迄の時間と、カウンタのリセット端子に検出
信号（リセット信号）が与えられてからフリップフロッ
プ４２がリセットされてカウンタの出力が０になるまで
の時間と、カウンタの出力の０が検出回路（デコ−ダ回
路）４３に検出されるまでの時間との合計となる。
なり、これを検出回路（デコ−ダ回路）４３が検出した
瞬間からリセット回路４５が検出信号（リセット信号）
を出力する迄の時間と、カウンタのリセット端子に検出
信号（リセット信号）が与えられてからフリップフロッ
プ４２がリセットされてカウンタの出力が０になるまで
の時間と、カウンタの出力の０が検出回路（デコ−ダ回
路）４３に検出されるまでの時間との合計となる。
【０００５】従って、前記ハザ−ドの幅は、ゲ−ト３段
分の遅れになるため、ゲ−ト遅延のバラツキ等の影響に
よりハザ−ドの幅は狭くなり、不安定である。
分の遅れになるため、ゲ−ト遅延のバラツキ等の影響に
よりハザ−ドの幅は狭くなり、不安定である。
【０００６】このため、システム構成が、前記リセット
方式のモジュ−ロＮ進カウンタ回路４１のカウント値が
Ｎになったことを検出するデコ−ダ回路４３の出力によ
り後段の回路を動作させるようなものになっていた場合
、デコ−ダ回路４３の出力のハザ−ドの幅が狭くなり、
後段の回路を正常に動作させるのに十分なハザ−ドの幅
（最小パルス幅）を満足できず、システム全体の誤動作
を発生させるというような問題点があった。
方式のモジュ−ロＮ進カウンタ回路４１のカウント値が
Ｎになったことを検出するデコ−ダ回路４３の出力によ
り後段の回路を動作させるようなものになっていた場合
、デコ−ダ回路４３の出力のハザ−ドの幅が狭くなり、
後段の回路を正常に動作させるのに十分なハザ−ドの幅
（最小パルス幅）を満足できず、システム全体の誤動作
を発生させるというような問題点があった。
【０００７】また、Ｎ進カウンタ回路４１を構成するＮ
進に対応する段数の全フリップフロップ４２の出力をデ
コ−ダ回路４３により検出するように構成されているた
め、前記Ｎ進に対応する段数の各フリップフロップ４２
のゲ−ト遅延量及び各フリップフロップ４２とデコ−ダ
回路４３との間の配線遅延量の各バラツキにより、Ｎ進
カウンタ回路４１のカウンタ出力がＮになる以前に、カ
ウントアップの瞬間、逆方向の信号遷移がわずかな遅延
差で重なり合うという問題点がある。この重なり合いに
より、デコ−ダ回路４３からハザ−ドが発生し、リセッ
ト回路４５からリセット信号として有効なハザ−ドが出
力されてしまい、システムが誤動作するという問題点が
ある。
進に対応する段数の全フリップフロップ４２の出力をデ
コ−ダ回路４３により検出するように構成されているた
め、前記Ｎ進に対応する段数の各フリップフロップ４２
のゲ−ト遅延量及び各フリップフロップ４２とデコ−ダ
回路４３との間の配線遅延量の各バラツキにより、Ｎ進
カウンタ回路４１のカウンタ出力がＮになる以前に、カ
ウントアップの瞬間、逆方向の信号遷移がわずかな遅延
差で重なり合うという問題点がある。この重なり合いに
より、デコ−ダ回路４３からハザ−ドが発生し、リセッ
ト回路４５からリセット信号として有効なハザ−ドが出
力されてしまい、システムが誤動作するという問題点が
ある。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、検出信号発生回路の出力からハザードの発
生が回避され、十分な時間幅の検出信号（リセット信号
）を得て後段回路の安定動作を可能とするモジューロＮ
進カウンタ回路を備えた半導体集積回路を提供すること
を目的とする。
のであって、検出信号発生回路の出力からハザードの発
生が回避され、十分な時間幅の検出信号（リセット信号
）を得て後段回路の安定動作を可能とするモジューロＮ
進カウンタ回路を備えた半導体集積回路を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】本発明に係る半導体集積
回路は、Ｎ進に対応する段数のフリップフロップにより
構成されるＮ進カウンタ回路と、前記Ｎ進カウンタ回路
のカウント値が（Ｎ−１）になったことを検出するデコ
−ダ回路と、前記Ｎ進カウンタ回路の各フリップフロッ
プのリセット端子へリセット信号を出力するリセット回
路と、前記Ｎ進カウンタ回路のカウント値がＮになるタ
イミングに合わせて、外部から入力するクロック入力信
号に対応した半クロック分の検出信号を発生する検出信
号発生回路とを有することを特徴とする。
回路は、Ｎ進に対応する段数のフリップフロップにより
構成されるＮ進カウンタ回路と、前記Ｎ進カウンタ回路
のカウント値が（Ｎ−１）になったことを検出するデコ
−ダ回路と、前記Ｎ進カウンタ回路の各フリップフロッ
プのリセット端子へリセット信号を出力するリセット回
路と、前記Ｎ進カウンタ回路のカウント値がＮになるタ
イミングに合わせて、外部から入力するクロック入力信
号に対応した半クロック分の検出信号を発生する検出信
号発生回路とを有することを特徴とする。
【００１０】
【作用】本発明においては、Ｎ進カウンタ回路のカウン
ト値が（Ｎ−１）になると、デコ−ダ回路からの検出信
号が検出信号発生回路に入力し、検出信号発生回路はＮ
進カウンタ回路のカウント値がＮになるタイミングに合
わせて外部からのクロック入力に対応した半クロック分
の十分な時間幅を持った検出信号（リセット信号）を発
生する。このリセット信号はリセット回路を経由してＮ
進カウンタ回路を構成する全段のフリップフロップのリ
セット端子へ入力し、そのカウント値を０に戻す。
ト値が（Ｎ−１）になると、デコ−ダ回路からの検出信
号が検出信号発生回路に入力し、検出信号発生回路はＮ
進カウンタ回路のカウント値がＮになるタイミングに合
わせて外部からのクロック入力に対応した半クロック分
の十分な時間幅を持った検出信号（リセット信号）を発
生する。このリセット信号はリセット回路を経由してＮ
進カウンタ回路を構成する全段のフリップフロップのリ
セット端子へ入力し、そのカウント値を０に戻す。
【００１１】
【実施例】以下、添付の図面を参照して、本発明の実施
例について説明する。
例について説明する。
【００１２】図１は本発明の第１の実施例に係るリセッ
ト方式のモジュ−ロＮ進カウンタ回路を示す回路図であ
る。
ト方式のモジュ−ロＮ進カウンタ回路を示す回路図であ
る。
【００１３】Ｎ進カウンタ回路１は、Ｎ進に対応する段
数のフリップフロップ２（ａ，ｂ…ｚ）により構成され
ている。フリップフロップ２の初段ａのクロック端子ｃ
には計数（クロック）入力端子が接続されていて、入力
端子に入力した信号により外部から進数又は分周比の切
り替えが可能なようになっている。
数のフリップフロップ２（ａ，ｂ…ｚ）により構成され
ている。フリップフロップ２の初段ａのクロック端子ｃ
には計数（クロック）入力端子が接続されていて、入力
端子に入力した信号により外部から進数又は分周比の切
り替えが可能なようになっている。
【００１４】また、Ｎ進カウンタ回路１のカウント値が
（Ｎ−１）になった時点で、デコ−ダ回路３から検出信
号を出力するようにＮ進カウンタ回路１の各段（ａ，ｂ
…ｚ）のフリップフロップ２の出力は前記デコ−ダ回路
３に接続されている。
（Ｎ−１）になった時点で、デコ−ダ回路３から検出信
号を出力するようにＮ進カウンタ回路１の各段（ａ，ｂ
…ｚ）のフリップフロップ２の出力は前記デコ−ダ回路
３に接続されている。
【００１５】このデコ−ダ回路３の出力は検出信号発生
回路４へデ−タとして入力する。また、外部からのクロ
ック信号より動作させるために計数（クロック）入力端
子が、検出信号発生回路４に接続されている。
回路４へデ−タとして入力する。また、外部からのクロ
ック信号より動作させるために計数（クロック）入力端
子が、検出信号発生回路４に接続されている。
【００１６】検出信号発生回路４の出力はリセット回路
５へ入力する。また、このリセット回路５は外部から直
接リセットがかけられるようにリセット入力端子に接続
されている。
５へ入力する。また、このリセット回路５は外部から直
接リセットがかけられるようにリセット入力端子に接続
されている。
【００１７】リセット回路５の出力はＮ進カウンタ回路
１の全フリップフロップ２のリセット端子Ｒへ接続され
ている。
１の全フリップフロップ２のリセット端子Ｒへ接続され
ている。
【００１８】このように構成された半導体集積回路にお
いては、Ｎ進カウンタ回路１のカウント値が（Ｎ−１）
になった時点でデコ−ダ回路３から発生した検出信号は
検出信号発生回路４に入力し、この検出信号発生回路４
はＮ進カウンタ回路１のカウント値がＮになるタイミン
グに合わせて計数（クロック）入力に対応した半クロッ
ク分の検出信号を発生する。この半クロック分の検出信
号は、リセット回路５を経由し、Ｎ進カウンタ回路１を
リセットしてそのカウント値を０に戻す。
いては、Ｎ進カウンタ回路１のカウント値が（Ｎ−１）
になった時点でデコ−ダ回路３から発生した検出信号は
検出信号発生回路４に入力し、この検出信号発生回路４
はＮ進カウンタ回路１のカウント値がＮになるタイミン
グに合わせて計数（クロック）入力に対応した半クロッ
ク分の検出信号を発生する。この半クロック分の検出信
号は、リセット回路５を経由し、Ｎ進カウンタ回路１を
リセットしてそのカウント値を０に戻す。
【００１９】図２は本発明の第２の実施例に係るリセッ
ト方式のモジュ−ロ５進カウンタ回路を示す回路図であ
る。
ト方式のモジュ−ロ５進カウンタ回路を示す回路図であ
る。
【００２０】５進カウンタ回路６は３個のロウアクティ
ブのトグル型フリップフロップ７（以下、「『Ｔ』Ｆ／
Ｆ」と略す。）により構成されている。また、デコーダ
回路３は５進カウンタ回路６のカウント値が４になった
時点で検出信号を出力する３入力ＡＮＤゲ−ト８により
構成されている。なお、記載の便宜上、論理否定は通常
の表記方法である上線を付す代わりに「『」と「』」と
で囲んで示すこととする。例えば「Ｔ」の論理否定は「
『Ｔ』」と表記する。但し、図面においては、通常の表
記例にならい、上線を付して論理否定を示す。
ブのトグル型フリップフロップ７（以下、「『Ｔ』Ｆ／
Ｆ」と略す。）により構成されている。また、デコーダ
回路３は５進カウンタ回路６のカウント値が４になった
時点で検出信号を出力する３入力ＡＮＤゲ−ト８により
構成されている。なお、記載の便宜上、論理否定は通常
の表記方法である上線を付す代わりに「『」と「』」と
で囲んで示すこととする。例えば「Ｔ」の論理否定は「
『Ｔ』」と表記する。但し、図面においては、通常の表
記例にならい、上線を付して論理否定を示す。
【００２１】また、クロック入力端子は５進カウンタ回
路６の初段『Ｔ』Ｆ／Ｆ７のトグル端子Ｔに接続されて
いる。
路６の初段『Ｔ』Ｆ／Ｆ７のトグル端子Ｔに接続されて
いる。
【００２２】一方、２段シフトレジスタ回路１１は、Ｄ
型フリップフロップ９（以下、「ＤＦ／Ｆ」と略す）及
びロウアクティブクロックのＤ型フリップフロップ１０
（以下、「『ＣＬＫ』のＤＦ／Ｆ」と略す）により構成
されており、この２段シフトレジスタ回路１１には、３
入力ＡＮＤゲ−ト８により構成されたデコ−ダ回路３か
らの検出信号がデ−タとして入力する。また、ＤＦ／Ｆ
９と『ＣＬＫ』のＤＦ／Ｆ１０により構成される２段シ
フトレジスタ回路１１は、５進カウンタ回路６のトグル
端子Ｔに対して、夫々前段が逆相、後段が同相になるよ
うに接続されている。
型フリップフロップ９（以下、「ＤＦ／Ｆ」と略す）及
びロウアクティブクロックのＤ型フリップフロップ１０
（以下、「『ＣＬＫ』のＤＦ／Ｆ」と略す）により構成
されており、この２段シフトレジスタ回路１１には、３
入力ＡＮＤゲ−ト８により構成されたデコ−ダ回路３か
らの検出信号がデ−タとして入力する。また、ＤＦ／Ｆ
９と『ＣＬＫ』のＤＦ／Ｆ１０により構成される２段シ
フトレジスタ回路１１は、５進カウンタ回路６のトグル
端子Ｔに対して、夫々前段が逆相、後段が同相になるよ
うに接続されている。
【００２３】検出信号発生回路４は２段シフトレジスタ
回路１１と、２入力ＡＮＤゲ−ト１２とにより構成され
る。また、２入力ＡＮＤゲ−ト１２は２段シフトレジス
タ回路１１の前・後段のＤＦ／Ｆ９，１０の各出力と夫
々接続されており、５進カウンタ回路６のカウント値が
５になるタイミングに合わせてクロック入力に対応した
半クロック分の検出信号を発生する。
回路１１と、２入力ＡＮＤゲ−ト１２とにより構成され
る。また、２入力ＡＮＤゲ−ト１２は２段シフトレジス
タ回路１１の前・後段のＤＦ／Ｆ９，１０の各出力と夫
々接続されており、５進カウンタ回路６のカウント値が
５になるタイミングに合わせてクロック入力に対応した
半クロック分の検出信号を発生する。
【００２４】リセット回路５は２入力ＯＲゲ−ト１３に
より構成される。このリセット回路５は検出信号発生回
路４からの検出信号を入力し、５進カウンタ回路６を構
成する３段の『Ｔ』Ｆ／Ｆ７の各リセット端子Ｒへリセ
ット信号を出力し、これによりカウント値をリセットし
て０に戻す。なお、リセット回路５を構成する２入力Ｏ
Ｒゲ−ト１３には、検出信号発生回路４からの出力の他
に、外部からリセットがかけられるように、リセット入
力端子が接続されている。
より構成される。このリセット回路５は検出信号発生回
路４からの検出信号を入力し、５進カウンタ回路６を構
成する３段の『Ｔ』Ｆ／Ｆ７の各リセット端子Ｒへリセ
ット信号を出力し、これによりカウント値をリセットし
て０に戻す。なお、リセット回路５を構成する２入力Ｏ
Ｒゲ−ト１３には、検出信号発生回路４からの出力の他
に、外部からリセットがかけられるように、リセット入
力端子が接続されている。
【００２５】この実施例においては、検出信号発生回路
４を、５進カウンタ回路６のトグル端子Ｔに対して夫々
前段が逆相、後段が同相になる構成の２段シフトレジス
タ回路１１と、２入力ＡＮＤゲ−ト１２とにより構成し
、検出回路（デコ−ダ回路３）からの出力を、２段シフ
トレジスタ回路１１へ入力するように構成したので、こ
の検出信号発生回路４から、５進カウンタ回路６のカウ
ント値が５になるタイミングに合わせてクロック入力に
対応した半クロック分の十分な時間幅を持った検出信号
（リセット信号）が発生し、正常なリセット動作が保証
できる。
４を、５進カウンタ回路６のトグル端子Ｔに対して夫々
前段が逆相、後段が同相になる構成の２段シフトレジス
タ回路１１と、２入力ＡＮＤゲ−ト１２とにより構成し
、検出回路（デコ−ダ回路３）からの出力を、２段シフ
トレジスタ回路１１へ入力するように構成したので、こ
の検出信号発生回路４から、５進カウンタ回路６のカウ
ント値が５になるタイミングに合わせてクロック入力に
対応した半クロック分の十分な時間幅を持った検出信号
（リセット信号）が発生し、正常なリセット動作が保証
できる。
【００２６】また、デコーダ回路３の検出信号を利用し
て後段の回路を動作させる場合にも、同じく十分な時間
幅の信号のため、正常な回路動作を保証できるという利
点がある。
て後段の回路を動作させる場合にも、同じく十分な時間
幅の信号のため、正常な回路動作を保証できるという利
点がある。
【００２７】更に、検出信号発生回路４の出力からハザ
−ドが取除かれたため、５進カウンタ回路６のカウンタ
出力が５になる以前にリセットがかかるという誤動作も
防止できる。
−ドが取除かれたため、５進カウンタ回路６のカウンタ
出力が５になる以前にリセットがかかるという誤動作も
防止できる。
【００２８】図３は上述のリセット方式のモジュ−ロ５
進カウンタ回路の動作を示すタイミング図である。但し
、計数入力は、クロック入力端子に入力したクロック信
号であり、ａ，ｂ，ｃの各信号は３段のＦ／Ｆ７の各出
力信号であり、ｄ，ｅ，ｆ，ｇの各信号は、夫々３入力
ＡＮＤゲート８、ＤＦ／Ｆ９、『ＣＬＫ』のＤＦ／Ｆ１
０及び２入力ＡＮＤゲート１２の出力信号である。
進カウンタ回路の動作を示すタイミング図である。但し
、計数入力は、クロック入力端子に入力したクロック信
号であり、ａ，ｂ，ｃの各信号は３段のＦ／Ｆ７の各出
力信号であり、ｄ，ｅ，ｆ，ｇの各信号は、夫々３入力
ＡＮＤゲート８、ＤＦ／Ｆ９、『ＣＬＫ』のＤＦ／Ｆ１
０及び２入力ＡＮＤゲート１２の出力信号である。
【００２９】検出信号発生回路４を構成する２入力ＡＮ
Ｄゲ−ト１２の出力（ｇ）には、ハザ−ドが発生せず、
検出信号（リセット信号）はクロック信号（計数入力信
号）の半クロック分の信号として、カウント値が５にな
るタイミングに合わせて発生している。
Ｄゲ−ト１２の出力（ｇ）には、ハザ−ドが発生せず、
検出信号（リセット信号）はクロック信号（計数入力信
号）の半クロック分の信号として、カウント値が５にな
るタイミングに合わせて発生している。
【００３０】
【発明の効果】以上説明したように本発明は、Ｎ進カウ
ンタ回路のカウント値が（Ｎ−１）になると、検出回路
（デコ−ダ回路）から検出信号が検出信号発生回路へ出
力され、検出信号発生回路はＮ進カウンタ回路のカウン
ト値がＮになるタイミングに合わせて外部からの計数入
力（クロック入力）に対応した半クロック分の十分な時
間幅を持った検出信号（リセット信号）を発生し、この
リセット信号をリセット回路を経由してＮ進カウンタ回
路を構成する全段のフリップフロップのリセット端子へ
入力する構成にしたので、検出信号発生回路の出力から
ハザ−ドの発生を取除き、十分な時間幅の検出信号（リ
セット信号）として、後段回路の安定動作を保証できる
という効果を有する。
ンタ回路のカウント値が（Ｎ−１）になると、検出回路
（デコ−ダ回路）から検出信号が検出信号発生回路へ出
力され、検出信号発生回路はＮ進カウンタ回路のカウン
ト値がＮになるタイミングに合わせて外部からの計数入
力（クロック入力）に対応した半クロック分の十分な時
間幅を持った検出信号（リセット信号）を発生し、この
リセット信号をリセット回路を経由してＮ進カウンタ回
路を構成する全段のフリップフロップのリセット端子へ
入力する構成にしたので、検出信号発生回路の出力から
ハザ−ドの発生を取除き、十分な時間幅の検出信号（リ
セット信号）として、後段回路の安定動作を保証できる
という効果を有する。
【図１】本発明の第１の実施例に係るリセット方式のモ
ジュ−ロＮ進カウンタ回路の回路図である。
ジュ−ロＮ進カウンタ回路の回路図である。
【図２】本発明の第２の実施例に係るリセット方式のモ
ジュ−ロ５進カウンタ回路の回路図である。
ジュ−ロ５進カウンタ回路の回路図である。
【図３】同じくこの第２の実施例に係るリセット方式の
モジュ−ロ５進カウンタ回路の動作を示すタイミング図
である。
モジュ−ロ５進カウンタ回路の動作を示すタイミング図
である。
【図４】従来のリセット方式のモジュ−ロＮ進カウンタ
回路の回路図である。
回路の回路図である。
１，４１；Ｎ進カウンタ回路、
２，４２；フリップフロップ、
３，４３；デコーダ回路、
４；検出信号発生回路
５，４５；リセット回路、
６；５進カウンタ回路、
７；ロウアクティブのトグル型フリップフロップ、８；
３入力ＡＮＤゲート、 ９；Ｄ型フリップフロップ、 １０；ロウアクティブクロックのＤ型フリップフロップ
、 １１；２段シフトレジスタ回路 １２；２入力ＡＮＤ回路
３入力ＡＮＤゲート、 ９；Ｄ型フリップフロップ、 １０；ロウアクティブクロックのＤ型フリップフロップ
、 １１；２段シフトレジスタ回路 １２；２入力ＡＮＤ回路
Claims (1)
- 【請求項１】 Ｎ進に対応する段数のフリップフロッ
プにより構成されるＮ進カウンタ回路と、前記Ｎ進カウ
ンタ回路のカウント値が（Ｎ−１）になったことを検出
するデコ−ダ回路と、前記Ｎ進カウンタ回路の各フリッ
プフロップのリセット端子へリセット信号を出力するリ
セット回路と、前記Ｎ進カウンタ回路のカウント値がＮ
になるタイミングに合わせて、外部から入力するクロッ
ク入力信号に対応した半クロック分の検出信号を発生す
る検出信号発生回路とを有することを特徴とする半導体
集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244291A JPH04246915A (ja) | 1991-01-31 | 1991-01-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3244291A JPH04246915A (ja) | 1991-01-31 | 1991-01-31 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04246915A true JPH04246915A (ja) | 1992-09-02 |
Family
ID=12359079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3244291A Pending JPH04246915A (ja) | 1991-01-31 | 1991-01-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04246915A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8723579B2 (en) | 2012-01-12 | 2014-05-13 | Seiko Instruments Inc. | Timing generation circuit |
-
1991
- 1991-01-31 JP JP3244291A patent/JPH04246915A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8723579B2 (en) | 2012-01-12 | 2014-05-13 | Seiko Instruments Inc. | Timing generation circuit |
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