KR100316528B1

KR100316528B1 - 노이즈 검출기를 이용한 파워온리셋신호 발생장치

Info

Publication number: KR100316528B1
Application number: KR1019990059629A
Authority: KR
Inventors: 이상윤
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-12-21
Filing date: 1999-12-21
Publication date: 2001-12-12
Anticipated expiration: 2019-12-21
Also published as: KR20010065059A

Abstract

본 발명은 노이즈 검출기를 이용한 파워온리셋신호 발생장치에 관한 것으로, 종래 기술에 있어서 시스템이 파워온(power-on)될 때 전원이 느리게(slow) 상승하거나 인가중인 전원전압이 외부의 노이즈에 의해 순간적으로 하강할 경우, 이로 의해 칩리셋신호의 레벨이 낮아지거나 칩리셋신호가 이상 출력되어 시스템이 오동작하는 문제점이 있었다. 따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 소정 주기의 알씨클럭을 출력하는 RC 발진부와; 상기 RC 발진부의 알씨클럭에 따라 이진 카운팅하여 소정의 카운팅값에서 내부파워온리셋해제신호 및 칩리셋해제신호를 출력하는 이진 카운터와; 데이터버스를 통해 입력된 제어신호에 따라 노이즈검출 인에이블신호를 출력하는 레지스터와; 상기 노이즈검출 인에이블신호에 따라 전원전압에 삽입된 노이즈를 검출하여 노이즈검출리셋신호를 출력함과 아울러 인가된 전원전압의 변화율을 검출하여 소정 레벨의 파워온리셋신호 혹은 내부파워온리셋신호를 출력하는 파워온리셋신호 발생부와; 상기 파워온리셋신호 발생부의 파워온리셋신호 및 노이즈검출리셋신호를 입력받아 오아 연산하는 제1오아 게이트와; 반전한 외부리셋신호와 상기 제1오아 게이트의 출력을 입력받아 오아 연산하여 그 결과를 칩리셋신호의 세트신호로 출력하는 제2오아 게이트와; 외부클럭과 상기 이진 카운터의 칩리셋해제신호를 입력받아 앤드 연산하는 앤드 게이트와; 상기 앤드 게이트의 출력을 래치하여 칩리셋신호로 출력하는 래치부로 구성하여 된 장치를 제공하여, 시스템이 파워온(power-on)될 때 전원의 변동이나 전원에 삽입된 외부 노이즈에 관계없이 안정적인 파워온리셋신호를 출력함과 그 파워온리셋신호에 의해 시스템을 제어함으로써, 칩의 성능을 향상함은 물론 노이즈에 의해 칩이 오동작하는 것을 방지하는 효과가 있다.

Description

노이즈 검출기를 이용한 파워온리셋신호 발생장치{APPARATUS FOR GENERATING POWER-ON RESET SIGNAL USING NOISE DETECTOR}

본 발명은 리셋신호 발생장치에 관한 것으로, 특히 시스템이 파워온(power-on)될 때 전원의 변동이나 전원에 삽입된 외부 노이즈에 관계없이 안정적인 파워온리셋신호를 출력함과 그 파워온리셋신호에 의해 시스템을 제어하는 노이즈 검출기를 이용한 파워온리셋신호 발생장치에 관한 것이다.

일반적으로, 시스템에서는 초기 파워업(power-up)시 칩리셋신호, 메모리센스신호, 그리고 그 밖의 회로를 초기화시키기 위한 파워온칩리셋신호를 출력하는 파워온리셋신호 발생장치를 갖고 있다.

도1은 종래 파워온리셋신호 발생장치의 구성을 보인 블록도로서, 이에 도시된 바와 같이 파워온리셋신호(POR)를 생성하여 내부회로(2)를 초기화하는 파워온리셋신호 발생부(1)와; 상기 파워온리셋신호 발생부(1)의 파워온리셋신호(POR)와 반전된 외부리셋신호(EXT_RST)를 입력받아 오아 연산하여 칩리셋신호(CHIP_RESET)의 세트신호(SET)로 출력하는 오아 게이트(OR)와; 상기 오아 게이트(OR)의 세트신호(SET)의 하강에지(falling edge)를 검출하고, 그 검출결과에 따라 메모리센스신호 (MEMORY_SENSE)를 출력하여 메모리(4)의 특정영역을 센싱하는 하강에지 검출부(3)와; 외부클럭(OSCCLK)에 따라 이진 카운팅하여 소정값에서 오버플로우(overflow)가 발생하면 칩리셋해제신호(RELEASE)를 출력하는 이진 카운터(5)와; 상기 칩리셋해제신호(RELEASE)를 래치하여 칩리셋신호(CHIP_RESET)로출력하는 래치부(6)로 구성된다.

여기서, 상기 파워온리셋신호 발생부(1)는, 도2에 도시한 바와 같이 일측에 전원전압(Vdd)을 인가받는 커패시터(C)와; 일측이 상기 커패시터(C)와 연결된 저항(R)과; 드레인과 게이트가 상기 저항(R)에 공통 접속되고, 소스에 접지전압을 인가받는 저항용 엔모스트랜지스터(NM)와; 상기 저항(R)에 인가된 전압을 입력받아 이를 파워온리셋신호(POR)로 출력하는 인버터(I1,I2)로 구성되며, 이와 같이 구성된 종래 장치의 동작을 설명한다.

전원전압(Vdd)이 소정의 상승시간(rise time)을 갖고 상승한다고 가정할 경우, 파워온리셋신호 발생부(1) 내의 노드(N)에는 전원전압(Vdd)이 커패시터(C)와 저항(R_TOt)의 시상수(time constant)값에 따라 시간에 대해 미분한 값으로 인가된다.

여기서, 상기 저항(R_TOt)은 저항(R) 및 드레인과 게이트가 공통으로 연결된 저항용 엔모스트랜지스터(NM)로 이루어진다.

그리고, 상기 파워온리셋신호 발생부(1)는 노드(N)에 인가되는 노드전압(V_N)의 레벨에 따라 그 동작이 결정되는데, 노드전압(V_N)은 다음의 수학식에 의해 계산된다.

여기서, ω는 전원전압(Vdd)의 각속도이다.

그리고, 상기 수학식과 같이 노드전압(V_N)은 전원전압(Vdd)의 상승시간(rise time)에반비례하여 변한다.

즉, 전원전압(Vdd)이 상승하면 노드전압(V_N)은 저항용 엔모스트랜지스터(NM)가 포화영역에 이를 때까지 상승하는데, 이때 상기 저항용 엔모스트랜지스터(NM)가 포화영역에 도달하면 이의 저항 성분이 점차 감소하여 상기 노드전압(V_N)도 감소한다.

상기 노드전압(V_N)이 인버터(I1)의 임계점까지 상승하면 '고전위'의 파워온리셋 신호(POR)가 출력되는데, 여기서 상기 노드전압(V_N)이 감소하게 되면 파워온리셋 신호(POR)의 레벨도 떨어지게 된다.

그리고, 상기 파워온리셋신호(POR)는 내부회로(2)를 리셋한다.

또한, 오아 게이트(OR)는 상기 파워온리셋신호(POR)와 반전된 외부리셋신호 (EXT_RST)를 입력받아 오아 연산하여, 그 결과를 칩리셋신호(CHIP_RESET)의 세트신호(SET)로 출력하는데, 이 세트신호(SET)가 하강에지 검출부(3) 및 이진 카운터(5)와 래치부(6)로 입력된다.

여기서, 상기 외부리셋신호(EXT_RST)가 '고전위'로 액티브될 경우, 상기 세트신호(SET)는 파워온리셋신호(POR)와 동일하게 출력되어 이진 카운터(5)에는 리셋신호로, 래치부(6)에는 세트신호로 입력된다.

그리고, 상기 하강에지 검출부(3)는 상기 세트신호(SET)의 하강에지(falling edge)를 검출하여 메모리(4)의 특정영역을 센싱하기 위한 메모리센스신호(MEMORY_SENSE)를 출력한다.

이때, 상기 이진 카운터(5)는 외부클럭(OSCCLK)에 의해 이진 카운팅하면서 카운팅된값이 소정값에서 오버플로우(overflow)가 되면 칩리셋해제신호(RELEASE)를 래치부(6)로 출력하는데, 여기서 상기 이진 카운터(5)는 소정의 비트로 이진 카운팅하도록 카운팅값을 조절하여 외부 발진기(미도시)의 발진안정시간을 확보하는 역할을 한다.

그리고, 상기 래치부(6)는 세트단자(S)에 상기 세트신호(SET)를 입력받고, 리셋단자(R)에 상기 칩리셋해제신호(RELEASE)를 입력받는데, 상기 칩리셋해제신호 (RELEASE)가 입력되면 이를 래치하여 부출력단()을 통해 칩리셋신호(CHIP_RESET)로 출력한다.

한편, 도3a의 (a)와 같이 전원전압(Vdd)이 느리게(slow) 상승한다면, 저항용 엔모스트랜지스터(NM)가 포화영역에 도달했을 때 노드전압(V_N)이 급속히 감소하게 되어 도3a의 (b)와 같이 파워온리셋신호(POR)의 레벨도 낮아지게 된다.

이로 인해 도3a의 (b) 내지 (f)와 같이 낮은 레벨의 각 신호가 출력되어 결국은 낮은 레벨의 칩리셋신호(CHIP_RESET)가 출력된다.

그리고, 도3b의 (a)와 같이 외부의 노이즈에 의해 순간적으로 전원전압(Vdd)이 하강할 경우, 도3b의 (b)와 같이 노이즈에 의해 노드전압(V_N)이 변동하여 원하지 않는 파워온리셋신호(POR)가 출력될 수 있는데, 이에 따라 도3b의 (c) 내지 (e)와 같이 세트신호(SET) 및 메모리센스신호(MEMORY_SENSE)와 칩리셋해제신호(RELEASE)가 이상 출력되어 결국은 원하지 않는 칩리셋신호(CHIP_RESET)가 칩에 인가된다.

상기에서와 같이 종래의 기술에 있어서 시스템이 파워온(power-on)될 때 전원이 느리게(slow) 상승하거나 인가중인 전원전압이 외부의 노이즈에 의해 순간적으로 하강할 경우, 이로 의해 칩리셋신호의 레벨이 낮아지거나 칩리셋신호가 이상 출력되어 시스템이 오동작하는 문제점이 있었다.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 시스템이 파워온(power-on)될 때 전원의 변동이나 전원에 삽입된 외부 노이즈에 관계없이 안정적인 파워온리셋신호를 출력함과 그 파워온리셋신호에 의해 시스템을 제어하도록 하는 노이즈 검출기를 이용한 파워온리셋신호 발생장치를 제공함에 그 목적이 있다.

도1은 종래 파워온리셋신호 발생장치의 구성을 보인 블록도.

도2는 도1에서, 파워온리셋신호 발생부의 회로도.

도3a는 도1에서, 전원전압이 느리게 상승할 경우 각 신호의 파형을 보인 타이밍도.

도3b는 도1에서, 외부의 노이즈에 의해 순간적으로 전원전압이 하강할 경우 각 신호의 파형을 보인 타이밍도.

도4는 본 발명 노이즈 검출기를 이용한 파워온리셋신호 발생장치의 구성을 보인 블록도.

도5는 도4에서, 파워온리셋신호 발생부의 구성을 보인 블록도.

도6은 도5에서, 노이즈및 느린전원검출부의 회로도.

도7은 도5에서, 노이즈및 전원변화검출부의 회로도.

도8은 도6에서, 인버터(I5)의 임계점과 전원전압의 파형을 보인 타이밍도.

도9a는 도4에서, 전원전압이 느리게 상승할 경우 각 신호의 파형을 보인 타이밍도.

도9b는 도4에서, 외부의 노이즈에 의해 순간적으로 전원전압이 하강할 경우 각 신호의 파형을 보인 타이밍도.

***도면의 주요 부분에 대한 부호의 설명***

10 : 파워온리셋신호 발생부 11 : 노이즈 및 느린전원검출부

12 : 노이즈 및 전원변화검출부 12a∼12d : 레벨유지부

12aa∼12cc : 레벨전달부 13,80 : 래치부

20 : 레지스터 30 : 내부회로

40 : 메모리 50 : 하강에지 검출부

60 : RC 발진부 70 : 이진 카운터

AD1∼AD3 : 앤드 게이트 BF1∼BF3 : 버퍼

C1∼C3 : 커패시터 I1∼I5 : 인버터

NR1∼NR4 : 노아 게이트 NM1,NM3∼NM7,NM9∼NM11 : 엔모스트랜지스터

NM2,NM8 : 저항용 엔모스 트랜지스터

OR1∼OR3,OR5,OR6 : 오아 게이트 OR4 : n입력 오아 게이트

PM1∼PM6 : 피모스 트랜지스터

이와 같은 목적을 달성하기 위한 본 발명은 소정 주기의 알씨클럭을 출력하는 RC 발진부와; 상기 RC 발진부의 알씨클럭에 따라 이진 카운팅하여 소정의 카운팅값에서 내부파워온리셋해제신호 및 칩리셋해제신호를 출력하는 이진 카운터와; 데이터버스를 통해 입력된 제어신호에 따라 노이즈검출 인에이블신호를 출력하는 레지스터와; 상기 노이즈검출 인에이블신호에 따라 전원전압에 삽입된 노이즈를 검출하여 노이즈검출리셋신호를 출력함과 아울러 인가된 전원전압의 변화율을 검출하여 소정 레벨의 파워온리셋신호 혹은 내부파워온리셋신호를 출력하는 파워온리셋신호 발생부와; 상기 파워온리셋신호 발생부의 파워온리셋신호 및 노이즈검출리셋신호를 입력받아 오아 연산하는 제1오아 게이트와; 반전한 외부리셋신호와 상기 제1오아 게이트의 출력을 입력받아 오아 연산하여 그 결과를 칩리셋신호의 세트신호로 출력하는 제2오아게이트와; 외부클럭과 상기 이진 카운터의 칩리셋해제신호를 입력받아 앤드 연산하는 앤드 게이트와; 상기 앤드 게이트의 출력을 래치하여 칩리셋신호로 출력하는 래치부로 구성하여 된 것을 특징으로 한다.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도4는 본 발명 노이즈 검출기를 이용한 파워온리셋신호 발생장치의 구성을 보인 블록도로서, 이에 도시한 바와 같이 소정 주기의 알씨클럭(RC_OSCCLK)을 출력하는 RC(알씨) 발진부(60)와; 상기 RC 발진부(60)의 알씨클럭(RC_OSCCLK)에 따라 이진 카운팅하여 소정의 카운팅값에서 내부파워온리셋해제신호(PORL_RELEASE) 및 칩리셋해제신호(RELEASE)를 출력하는 이진 카운터(70)와; 데이터버스(Data Bus)를 통해 입력된 제어신호에 따라 노이즈검출 인에이블신호(PND_ENABLE)를 출력하는 레지스터(20)와; 상기 노이즈검출 인에이블신호(PND_ENABLE)에 따라 전원전압(Vdd)에 삽입된 노이즈를 검출하여 노이즈검출리셋신호(PNDR)를 출력함과 아울러 인가된 전원전압(Vdd)의 변화율(빠르게 상승하는 전원 혹은 느리게 상승하는 전원)을 검출하여 소정 레벨의 파워온리셋신호(POR) 혹은 내부파워온리셋신호(PORL)를 내부회로(30) 및 메모리(40)로 출력하는 파워온리셋신호 발생부(10)와; 상기 파워온리셋신호 발생부(10)의 파워온리셋신호(POR) 및 노이즈검출리셋신호(PNDR)를 입력받아 오아 연산하는 오아 게이트(OR1)와; 인버터(I1)에서 반전한 외부리셋신호(EXT_RST)와 상기 오아 게이트(OR1)의 출력을 입력받아 오아 연산하여 그 결과를 칩리셋신호 (CHIP_RESET)의 세트신호(SET)로 출력하는 오아 게이트(OR2)와; 상기 인버터(I1)에서 반전한 외부리셋신호(EXT_RST)의 하강에지(falling edge)를 검출하고, 그 검출결과에 따라 메모리센스신호(MEMORY_SENSE)를 출력하여 메모리(40)의 특정영역을 센싱하는 하강에지 검출부(50)와; 외부클럭(OSCCLK)과 상기 이진 카운터(70)의 칩리셋해제신호(RELEASE)를 입력받아 앤드 연산하는 앤드 게이트(AD1)와; 상기 앤드 게이트(AD1)의 출력을 래치하여 칩리셋신호(CHIP_RESET)로 출력하는 래치부(80)로 구성한다.

여기서, 상기 파워온리셋신호 발생부(10)는, 도5에 도시한 바와 같이 느리게 상승하는 전원전압(Vdd)을 검출함과 아울러 전원전압(Vdd)에 삽입된 노이즈를 검출하여, 그 검출결과에 따른 노이즈검출신호(PND) 및 느린파워온리셋신호(SLOW_POR)를 출력하는 노이즈및 느린전원 검출부(11)와; 상기 노이즈검출 인에이블신호 (PND_ENABLE)와 노이즈검출신호(PND)를 앤드 연산하여 그 결과를 노이즈검출리셋신호(PNDR)로 출력하는 앤드 게이트(AD2)와; 상기 노이즈검출 인에이블신호 (PND_ENABLE)와 느린파워온리셋신호(SLOW_POR)를 입력받아 노아 연산하는 노아 게이트(NR1)와; 파워온리셋신호(POR)의 인가 여부에 따라 전원전압(Vdd)의 변화율 및 노이즈를 검출하여 소정 레벨의 레벨유지파워온리셋신호(F_S_POR)를 출력하는 노이즈및 전원변화검출부(12)와; 상기 노아 게이트(NR1)의 출력과 노이즈및 전원변화검출부(12)의 레벨유지파워온리셋신호(F_S_POR)를 입력받아 오아 연산하여 그 결과를 파워온리셋신호(POR)로 출력하는 오아 게이트(OR3)와; 상기 이진 카운터(70)의 내부파워온리셋해제신호(PORL_RELEASE)를 래치하는 래치부(13)와; 상기 래치부(13)의 출력을 반전하여 느린파워온리셋해제신호(SLOW_POR_RELEASE)를 출력하는 인버터 (I2)와; 상기 인버터(I2)의 출력을 반전하여 내부파워온리셋신호(PORL)로 출력하는 인버터(I3)로 구성한다.

그리고, 상기 노이즈및 느린전원검출부(11)는, 도6에 도시한 바와 같이 노이즈검출 인에이블신호(PND_ENABLE)를 입력받아 반전하는 인버터(I4)와; 상기 인버터(I4)의 출력과 느린파워온리셋해제신호(SLOW_POR_RELEASE)를 입력받아 앤드 연산하는 앤드 게이트(AD3)와; 게이트에 상기 앤드 게이트(AD3)의 출력을 인가받고, 소스에 전원전압(Vdd)을 인가받는 피모스 트랜지스터(PM1)와; 직렬 연결된 일측끝단에 상기 피모스 트랜지스터(PM1)의 드레인이 접속하는 다수의 저항(R1,R2)과; 드레인과 게이트가 공통 접속되어 상기 직렬 연결된 저항(R1,R2)의 타측끝단에 접속하고, 소스에 접지전압을 인가받는 저항용 엔모스 트랜지스터(NM2)와; 게이트에 상기 앤드 게이트(AD3)의 출력을 인가받고, 드레인이 상기 저항(R1,R2)의 공통접점에 접속되며, 소스에 접지전압을 인가받는 엔모스 트랜지스터(NM1)와; 일측에 상기 저항(R1,R2)의 공통접점을 접속하고, 타측에 접지전압을 인가받는 커패시터(C1)와; 노이즈검출 인에이블신호(PND_ENABLE)와 느린파워온리셋해제신호(SLOW_POR_RELEASE)를 입력받아 노아 연산하는 노아 게이트(NR4)와; 게이트에 느린파워온리셋해제신호 (SLOW_POR_RELEASE)를 입력받고, 소스에 전원전압(Vdd)을 인가받고, 드레인이 상기 커패시터(C1)와 공통접속된 피모스 트랜지스터(PM2)와; 게이트에 상기 노아 게이트(NR4)의 출력을 입력받고, 드레인에 상기 피모스 트랜지스터(PM2)의 소스가 공통접속되며, 소스에 접지전압을 인가받는 엔모스 트랜지스터(NM3)와; 입력측이 상기 피모스 트랜지스터(PM2)와 엔모스 트랜지스터(NM3)의 공통접점에 연결되어 노이즈검출신호(PND)를 출력하는 버퍼(BF1)와; 입력측이 상기 피모스 트랜지스터 (PM2)와; 엔모스 트랜지스터(NM3)의 공통접점에 연결되어 느린파워온리셋신호 (SLOW_POR)를 출력하는 인버터(I5)로 구성한다.

한편, 상기 노이즈및 전원변화검출부(12)는, 도7에 도시한 바와 같이 파워온리셋신호(POR)가 인에이블될 경우 전원전압(Vdd)의 변화를 검출함과 아울러 파워온리셋신호(POR)가 디스에이블될 경우 삽입된 노이즈를 검출하여 소정 레벨을 순차적으로 출력하는 다수의 레벨유지부(12a∼12d)와; 상기 각 레벨유지부(12a∼12d)의 사이에 위치하여 이전 단계의 레벨유지부의 출력을 다음 단계의 레벨유지부로 전달하는 다수의 레벨전달부(12aa∼12cc)와; 상기 각 레벨전달부(12aa∼12cc)의 출력을 순차적으로 입력받아 오아 연산하여 레벨유지파워온리셋신호(F_S_POR)를 출력하는 n입력 오아 게이트(OR4)로 구성하며, 이와 같이 구성한 본 발명에 따른 일실시예의 동작 및 작용을 첨부한 도면을 참조하여 상세히 설명한다.

칩 상에 설치된 RC 발진부(60)에서 RC값에 따라 소정 주기의 알씨클럭(RC_OSCCLK)을 출력하여 이진 카운터(70)로 출력하면, 상기 이진 카운터(70)는 상기 RC 발진부(60)의 알씨클럭(RC_OSCCLK)에 의해 이진 카운팅하면서 내부파워온리셋해제신호(PORL_RELEASE) 및 칩리셋해제신호(RELEASE)를 출력한다.

여기서, 상기 이진 카운터(70)는 소정의 비트로 이진 카운팅하도록 카운팅값을 조절하여 소정의 카운팅값에서 내부파워온리셋해제신호(PORL_RELEASE)를 출력하여 내부파워온리셋신호(PORL)를 해제(release) 여부를 결정하고, 계속 카운팅하여 소정의 카운팅값에서 오버플로우(overflow)가 발생하면 칩리셋해제신호(RELEASE)를 출력한다.

이때, 사용자가 데이터버스(Data Bus)를 통해 레지스터(20)에 제어신호를 입력하여 상기 레지스터(20)가 노이즈검출 인에이블신호(PND_ENABLE)를 출력하도록 한다.

여기서, 상기 레지스터(20)는 칩리셋신호(CHIP_RESET)에 의해 리셋되어 동작한다.

그러면, 상기 파워온리셋신호 발생부(10)는 상기 레지스터(20)의 노이즈검출 인에이블신호(PND_ENABLE)에 의해 제어되어 노이즈를 검출하여 노이즈검출리셋신호 (PNDR)를 출력함과 아울러 인가된 전원전압(Vdd)의 변화율(빠르게 상승하는 전원 혹은 느리게 상승하는 전원)을 검출하여 소정 레벨의 파워온리셋신호(POR) 혹은 내부파워온리셋신호(PORL)를 내부회로(30) 및 메모리(40)로 출력한다.

그리고, 오아 게이트(OR1)는 상기 파워온리셋신호 발생부(10)의 파워온리셋 신호(POR)와 노이즈검출리셋신호(PNDR)를 입력받아 오아 연산하여 그 결과를 오아 게이트(OR2)로 출력하고, 상기 오아 게이트(OR2)는 인버터(I1)에서 반전한 외부리셋신호(EXT_RST)와 상기 오아 게이트(OR1)의 출력을 입력받아 오아 연산하여 그 결과를 칩리셋신호(CHIP_RESET)의 세트신호(SET)로 출력한다.

여기서, 외부리셋신호(EXT_RST)가 액티브되면 세트신호(SET)는 상기 오아 게이트(OR1)의 출력과 동일한데, 상기 세트신호(SET)가 액티브일 때 RC 발진부(60) 및 이진 카운터(70)는 리셋상태가 되며, 상기 세트신호(SET)가 디스에이블일 때 상기 RC 발진부 (60) 및 이진 카운터(70)가 동작하여 상기 이진 카운터(70)가 카운팅을 시작한다.

한편, 상기 인버터(I1)에서 반전한 외부리셋신호(EXT_RST)는 하강에지검출부(50)로입력되는데, 상기 하강에지검출부(50)는 상기 신호(EXT_RST)가 디스에이블되는 시점인 하강에지(falling edge)를 검출하고, 그 검출결과에 따라 메모리센스 신호(MEMORY_SENSE)를 출력하여 메모리(40)의 특정영역을 센싱한다.

또한, 상기 외부리셋신호(EXT_RST)가 전원전압(Vdd)에 묶였을 경우에 상기 메모리(40)의 센싱은, 파워(power)를 온(on) 했을 시 상기 파워온리셋신호 발생부 (10)에서 출력되는 내부파워온리셋신호(PORL)에 의해 이루어진다.

여기서, 상기 파워온리셋신호 발생부(10)의 내부파워온리셋신호(PORL)는 소정의 카운팅값에서 출력된 상기 이진 카운터(70)의 내부파워온리셋해제신호(PORL_RELEASE)에 의해 그 해제(release) 여부가 결정되어, 파워온리셋신호(POR)가 '세트' 될 때 '세트' 되어 내부회로(30)를 초기화하거나 메모리(40)를 센싱한다.

한편, 앤드 게이트(AD1)는 외부클럭(OSCCLK)과 상기 이진 카운터(70)의 칩리셋해제신호(RELEASE)를 입력받아 앤드 연산하여 래치부(80)로 출력하고, 상기 래치부(80)는 상기 앤드 게이트(AD1)의 출력을 래치하여 칩리셋신호(CHIP_RESET)로 출력한다.

그리고, 사용자는 데이터버스(Data Bus)를 통해 레지스터(20)에 제어신호를 입력하여 노이즈 검출 여부를 결정하는데, 상기 레지스터(20)의 노이즈검출 인에이블 신호(PND_ENABLE)가 액티브되면 노이즈검출리셋신호(PNDR)가 액티브되어 이를 칩의 리셋용으로 사용한다.

여기서, 사용자는 프로그램을 통해 제어신호를 작성할 수 있으며, 노이즈검출리셋신호(PNDR)가 액티브될 때 파워온리셋신호(POR)는 디스에이블된다.

그리고, 파워온리셋신호 발생부(10)는 노이즈및 느린전원 검출부(11)에서 느리게 상승하는 전원전압(Vdd)을 검출함과 아울러 전원전압(Vdd)에 삽입된 노이즈를 검출하여, 그 검출결과에 따른 노이즈검출신호(PND) 및 느린파워온리셋신호(SLOW_POR)를 출력하고, 노이즈및 전원변화검출부(12)에서 파워온리셋신호(POR)의 인가 여부에 따라 전원전압(Vdd)의 변화율 및 노이즈를 검출하여 소정 레벨의 레벨유지파워온리셋신호(F_S_POR)를 출력한다.

그러면, 앤드 게이트(AD2)는 상기 노이즈검출 인에이블신호(PND_ENABLE)와 노이즈검출신호(PND)를 앤드 연산하여 그 결과를 노이즈검출리셋신호(PNDR)로 출력하며, 노아 게이트(NR1)는 상기 노이즈검출 인에이블신호(PND_ENABLE)와 느린파워온리셋신호(SLOW_POR)를 입력받아 노아 연산한 다음, 그 출력을 오아 게이트(OR3)에서 노이즈및 전원변화검출부(12)의 레벨유지파워온리셋신호(F_S_POR)와 함께 오아 연산하여 파워온리셋신호(POR)로 출력한다.

이때, 래치부(13)는 상호 입출력이 교차된 노아 게이트(NR2,NR3)로 구성되어 세트단자에 상기 오아 게이트(OR3)의 출력을 입력받고 리셋단자에 상기 이진 카운터(70)의 내부파워온리셋해제신호(PORL_RELEASE)를 입력받아, 파워온리셋신호 (POR)가 액티브가 되면 액티브 상태인 내부파워온리셋신호(PORL)를 출력한다.

그리고, 인버터(I2)는 상기 래치부(13)의 출력을 반전하여 느린파워온리셋 해제신호(SLOW_POR_RELEASE)를 출력하고, 인버터(I3)는 상기 인버터(I2)의 출력을 반전하여 내부파워온리셋신호(PORL)로 출력한다.

한편, 시스템이 파워온(power-on)될 때 전원전압(Vdd)이 빠르게(fast) 상승할 경우, 노이즈및 느린전원검출부(11)의 노이즈검출리셋신호(PNDR)는 디스에이블되고 노이즈및 전원변화검출부(12)의 레벨유지파워온리셋신호(F_S_POR)는 액티브되며, 전원전압(Vdd)이 느리게(slow) 상승할 경우, 느린파워온리셋신호(SLOW_POR)와 레벨유지파워온리셋신호(F_S_POR)가 동시에 액티브된다.

여기서, 레벨유지파워온리셋신호(F_S_POR)의 레벨은 느린파워온리셋해제신호(SLOW_ POR_RELEASE)가 '저전위'가 되도록 필요한 레벨유지부(12a∼12d)의 수를 선택하여 결정한다.

즉, 노이즈및 전원변화검출부(12)는 n개의 레벨유지부(12a∼12d)를 갖고, 그 사이에서 이전 단계의 출력을 다음 단계로 전달하기 위한 (n-1)개의 레벨전달부(12aa∼12cc)를 갖는다고 가정할 때, 레벨유지부(12a∼12d)의 출력(m1∼mn)은 순차적으로 n입력 오아 게이트(OR4)에 입력되는데, m1 신호가 액티브 상태가 될 때 모든 신호는 디스에이블 상태가 되고, 상기 m1 신호가 디스에이블 상태가 되면 다음의 m2 신호가 액티브 상태가 되고 그 외의 신호들은 디스에이블을 유지하며, 상기 m2 신호가 디스에이블 상태가 되면 m3 신호가 액티브 상태가 되고 그 외의 신호들은 디스에이블 상태가 되는 방식으로 동작하여 n입력 오아 게이트(OR4)가 '고전위'가 되면서 레벨유지파워온리셋신호(F_S_POR)를 소정의 레벨까지 상승시킨다.

이때, 파워온리셋신호(POR)가 액티브이면 상기 레벨유지부(12a)의 피모스 트랜지스터(PM3)가 턴오프되고 노드(N2)의 전압(V_N2)이 버퍼(BF2)의 입력 임계점까지 상승하여 상기 버퍼(BF2)는 '고전위'를 출력한다.

여기서, 상기 버퍼(BF2)의 '고전위' 출력은 레벨전달부(12aa) 내의 엔모스 트랜지스터(NM9)를 도통시켜 레벨유지부(12b)의 버퍼(BF3)로 전달되는데, 이때 저항용 엔모스트랜지스터(NM8)도 도통되어 커패시터(C3)가 충전된다.

그리고, 상기 엔모스 트랜지스터(NM9)가 도통될 때 상기 저항용 엔모스 트랜지스터(NM8)는 포화영역에 있게 되어 레벨유지부(12a)의 출력은 '저전위'로 되고, 피모스 트랜지스터(PM6)가 도통되면서 상기 레벨유지부(12b)는 상기 버퍼(BF3)를 통해 '고전위'를 레벨전달부(12bb)로 출력한다.

그리고, 상기 레벨전달부(12bb)는 상기 각 레벨유지부(12a,12b)의 출력을 오아 게이트(OR5)를 통해 오아 연산하여 그 결과를 레벨유지부(12c)로 전달하는데, 그러면 상기 레벨전달부(12bb)의 출력은 '저전위'로 되고, 다음의 레벨유지부(12c) 및 레벨전달부(12cc)가 순차적으로 동작한다.

여기서, 상기 각 레벨전달부(12bb,12cc)는 엔모스 트랜지스터(NM9,NM10,NM11) 및 오아 게이트(OR5,OR6)를 사용하여 이전 단계 레벨유지부의 출력을 다음 단계 레벨유지부로 전달한다.

한편, 전원의 노이즈를 검출하는 동작을 위해 파워온리셋신호(POR)가 디스에이블되면 상기 피모스트랜지스터(PM3,PM4,PM5) 및 엔모스 트랜지스터(NM4∼NM7)가 턴온되어 전원전압(Vdd)에 노이즈가 첨가되더라도 노드전압(V_N2)이 더 이상 상승하는 것을 방지한다.

또한, 노이즈및 느린전원검출부(11)는 노이즈검출 인에이블신호(PND_ENABLE) 및 느린파워온리셋해제신호(SLOW_POR_RELEASE)가 '저전위'가 되면 전원전압(Vdd)의 상승을 감지하는 기능을 한다.

즉, '저전위'인 노이즈검출 인에이블신호(PND_ENABLE)에 의해 노이즈 검출을 하지 않을 때 '저전위'인 느린파워온리셋해제신호(SLOW_POR_RELEASE)가 인가되면, 노드(N1)에는 저항(R1) 및 저항(R2)과 저항용 엔모스트랜지스터(NM2)의 비에 의해 소정의 전압이 인가되는데, 이때 전원전압(Vdd)이 상승하면 이 노드(N1)의 전압이 인버터(I5)의 입력 임계점 이하일 경우 버퍼(BF1)를 통해 '저전위'인 노이즈검출신호(PND)가 출력되고, 인버터(I5)를 통해 '고전위'인 느린파워온리셋신호(SLOW_POR)가 출력되어 파워온리셋신호(POR)가 액티브된다.

여기서, 노이즈검출 인에이블신호(PND_ENABLE)가 '고전위'가 되어 노이즈 검출을 위한 동작을 수행할 경우는 노이즈검출 인에이블신호(PND_ENABLE) 및 느린파워온리셋해제신호(SLOW_POR_RELEASE)가 '고전위'가 될 때이다.

이때, 도8과 같이 노이즈검출신호(PND)가 '고전위'로 출력되므로 앤드게이트(AD2)를 통해 역시 '고전위'인 노이즈검출리셋신호(PNDR)가 출력되어 칩리셋신호로 동작한다.

따라서, 전원전압(Vdd)이 드롭(drop)될 경우, 엔모스 트랜지스터(NM3) 및 피모스 트랜지스터(PM2)는 턴오프 되고 이때의 노드(N1)의 전압은 커패시터(C1)에 의해 서서히 감소하여 완만한 레벨의 노이즈검출신호(PND)와 느린파워온리셋신호 (SLOW_POR)가 출력된다.

그리고, 본 발명의 일반적인 동작을 도9를 참조하여 설명하면, 도9a의 (a)와 같이 전원전압(Vdd)이 느리게(slow) 상승할 경우, 도9a의 (b) 내지 (d)와 같이 레벨유지파워온리셋신호(F_S_POR)와 노아 게이트(NR1)를 통해 출력된 느린파워온리셋신호(SLOW_POR)를 오아 게이트(OR3)에서 오아 연산하여 파워온리셋신호(POR)를 생성하고, 이때 상기 파워온리셋신호(POR)를 래치부(13)에서 래치하여 도9a의 (e)와 같이 내부회로(30)를 초기화하거나 메모리(40)를 센싱하기 충분한 레벨의 내부파워온리셋신호(PORL)로 출력한다.

그리고, 도9a의 (f)와 같이 인버터(I2)를 통해 상기 내부파워온리셋신호(PORL)를 반전한 느린파워온리셋해제신호(SLOW_POR_RELEASE)가 '고전위'가 되고, 도9a의 (g)와 같이 상기 파워온리셋신호(POR)와 동일한 세트신호(SET)가 출력되어 도9a의 (h) 내지 (i)와 같이 칩리셋해제신호(RELEASE) 및 칩리셋신호(CHIP_RESET)가 출력된다.

한편, 도9b의 (a)와 같이 외부의 노이즈에 의해 순간적으로 전원전압(Vdd)이 하강할 경우, 도9b의 (b) 내지 (d)와 같이 파워온리셋신호(POR) 및 레벨유지파워온리셋신호(F_S_POR)와 느린파워온리셋신호(SLOW_POR)는 모두 '저전위'를 유지하고, 도9b의 (e)와 같이 내부파워온리셋해제신호(PORL_RELEASE)에 의해 내부파워온리셋신호 (PORL)가 출력된다.

이때, 도9b의 (f)와 같이 파워온리셋신호(POR)와 동일한 세트신호(SET)가 출력되고, 도9b의 (g) 내지 (h)와 같이 칩리셋해제신호(RELEASE) 및 칩리셋신호(CHIP_ RESET)가 출력된다.

이상에서 설명한 바와 같이 본 발명은 시스템이 파워온(power-on)될 때 전원의 변동이나 전원에 삽입된 외부 노이즈에 관계없이 안정적인 파워온리셋신호를 출력함과 그 파워온리셋신호에 의해 시스템을 제어함으로써, 칩의 성능을 향상함은 물론 노이즈에 의해 칩이 오동작하는 것을 방지하는 효과가 있다.

Claims

소정 주기의 알씨클럭을 출력하는 RC 발진부와; 상기 RC 발진부의 알씨클럭에 따라 이진 카운팅하여 소정의 카운팅값에서 내부파워온리셋해제신호 및 칩리셋해제신호를 출력하는 이진 카운터와; 데이터버스를 통해 입력된 제어신호에 따라 노이즈검출 인에이블신호를 출력하는 레지스터와; 상기 노이즈검출 인에이블신호에 따라 전원전압에 삽입된 노이즈를 검출하여 노이즈검출리셋신호를 출력함과 아울러 인가된 전원전압의 변화율을 검출하여 소정 레벨의 파워온리셋신호 혹은 내부파워온리셋신호를 출력하는 파워온리셋신호 발생부와; 상기 파워온리셋신호 발생부의 파워온리셋신호 및 노이즈검출리셋신호를 입력받아 오아 연산하는 제1오아 게이트와; 반전한 외부리셋신호와 상기 제1오아 게이트의 출력을 입력받아 오아 연산하여 그 결과를 칩리셋신호의 세트신호로 출력하는 제2오아 게이트와; 외부클럭과 상기 이진 카운터의 칩리셋해제신호를 입력받아 앤드 연산하는 앤드 게이트와; 상기 앤드 게이트의 출력을 래치하여 칩리셋신호로 출력하는 래치부로 구성하여 된 것을 특징으로 하는 노이즈 검출기를 이용한 파워온리셋신호 발생장치.
제 1항에 있어서, 상기 파워온리셋신호 발생부는 느리게 상승하는 전원전압을 검출함과 아울러 전원전압에 삽입된 노이즈를 검출하여, 그 검출결과에 따른 노이즈검출신호 및 느린파워온리셋신호를 출력하는 노이즈및 느린전원 검출부와; 상기 노이즈검출 인에이블신호와 노이즈검출신호를 앤드 연산하여 그 결과를 노이즈검출리셋신호로 출력하는 앤드 게이트와; 상기 노이즈검출 인에이블신호와 느린파워온리셋신호를 입력받아 노아 연산하는 노아 게이트와; 파워온리셋신호의 인가여부에 따라 전원전압의 변화율 및 노이즈를 검출하여 소정 레벨의 레벨유지파워온리셋신호를 출력하는 노이즈및 전원변화검출부와; 상기 노아 게이트의 출력과 노이즈및 전원변화검출부의 레벨유지파워온리셋신호를 입력받아 오아 연산하여 그 결과를 파워온리셋신호로 출력하는 오아 게이트와; 상기 이진 카운터의 내부파워온리셋해제신호를 래치하는 래치부와; 상기 래치부의 출력을 반전하여 느린파워온리셋해제신호를 출력하는 제1인버터와; 상기 제1인버터의 출력을 반전하여 내부파워온리셋신호로 출력하는 제2인버터로 구성하여 된 것을 특징으로 하는 노이즈 검출기를 이용한 파워온리셋신호 발생장치.
제 2항에 있어서, 상기 노이즈및 느린전원검출부는 노이즈검출 인에이블신호를 입력받아 반전하는 제1인버터와; 상기 제1인버터의 출력과 느린파워온리셋해제신호를 입력받아 앤드 연산하는 앤드 게이트와; 게이트에 상기 앤드 게이트의 출력을 인가받고, 소스에 전원전압을 인가받는 제1피모스 트랜지스터와; 직렬 연결된 일측끝단에 상기 제1피모스 트랜지스터의 드레인이 접속하는 다수의 저항과; 드레인과 게이트가 공통 접속되어 상기 직렬 연결된 저항의 타측끝단에 접속하고, 소스에 접지전압을 인가받는 저항용 엔모스 트랜지스터와; 게이트에 상기 앤드 게이트의 출력을 인가받고, 드레인이 상기 저항의 공통접점에 접속되며, 소스에 접지전압을 인가받는 제1엔모스 트랜지스터와; 일측이 상기 저항의 공통접점에 연결되고, 타측에 접지전압을인가받는 커패시터와; 노이즈검출 인에이블신호와 느린파워온리셋해제신호를 입력받아 노아 연산하는 노아 게이트와; 게이트에 느린파워온리셋해제신호를 입력받고, 소스에 전원전압을 인가받고, 드레인이 상기 커패시터와 공통접속된 제2피모스 트랜지스터와; 게이트에 상기 노아 게이트의 출력을 입력받고, 드레인에 상기 제2피모스 트랜지스터의 소스가 공통접속되며, 소스에 접지전압을 인가받는 제2엔모스 트랜지스터와; 입력측이 상기 제2피모스 트랜지스터와 제2엔모스 트랜지스터의 공통접점에 연결되어 노이즈검출신호를 출력하는 버퍼와; 입력측이 상기 제2피모스 트랜지스터와 제2엔모스 트랜지스터의 공통접점에 연결되어 느린파워온리셋신호를 출력하는 제2인버터로 구성하여 된 것을 특징으로 하는 노이즈 검출기를 이용한 파워온리셋신호 발생장치.
제 2항에 있어서, 상기 노이즈및 전원변화검출부는 파워온리셋신호가 인에이블될 경우 전원전압의 변화를 검출함과 아울러 파워온리셋신호가 디스에이블될 경우 발생하는 노이즈를 검출하여 소정 레벨을 순차적으로 출력하는 다수의 레벨유지부와; 상기 각 레벨유지부의 사이에 위치하여 이전 단계의 레벨유지부의 출력을 다음 단계의 레벨유지부로 전달하는 다수의 레벨전달부와; 상기 각 레벨전달부의 출력을 입력받아 오아 연산하여 레벨유지파워온리셋신호를 출력하는 n입력 오아 게이트로 구성하여 된 것을 특징으로 하는 노이즈 검출기를 이용한 파워온리셋신호 발생장치.
제 4항에 있어서, 상기 각 레벨유지부는 일측에 전원전압을 인가받는 제1커패시터와; 게이트에 파워온리셋신호를 인가받고, 소스에 전원전압을 인가받는 피모스 트랜지스터와; 게이트가 상기 피모스 트랜지스터의 드레인과 공통 접속되어, 일측끝단이 상기 제1커패시터와 접속하고 타측끝단에 접지전압이 인가되도록 직렬 연결된 다수의 엔모스 트랜지스터와; 입력측이 상기 제1커패시터와 엔모스 트랜지스터의 공통접점에 접속하는 버퍼와; 드레인과 게이트가 상기 버퍼의 출력에 공통 접속하고, 소스가 상기 직렬로 연결된 엔모스 트랜지스터의 게이트에 공통 접속하는 저항용 엔모스 트랜지스터와; 일측에 상기 저항용 엔모스 트랜지스터의 소스가 접속되고 타측에 접지전압을 인가받는 제2커패시터로 구성한 것을 특징으로 하는 노이즈 검출기를 이용한 파워온리셋신호 발생장치.