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CN103208310B - 定时产生电路 - Google Patents

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Abstract

本发明提供定时产生电路，其电路规模小、可生成8种定时不同的输出脉冲。利用由3个T触发器构成的二进制计数器，在系统复位时与生成输出脉冲时共用二进制计数器的复位时的2进制状态，从包含复位时的由二进制计数器生成的2进制的8种状态，生成定时不同的8种输出脉冲。在系统复位时，通过延迟针对二进制计数器的复位信号，使二进制计数器复位时的解码电路的输出延迟，所以利用较快的复位信号屏蔽解码电路的输出，由此防止系统复位时的解码电路的输出被反映到输出端子。

Description

定时产生电路
技术领域
本发明涉及定时产生电路，更详细地说涉及在半导体存储装置上安装的定时产生电路。
背景技术
图6是示出现有的定时产生电路的电路图。
在IIC接口的EEPROM等中使用的定时产生电路必须在全部定时使定时产生电路复位。例如，在产生8种定时不同的输出脉冲的情况下，如果包含系统复位的状态，则需要9种2进制的状态。因此，定时产生电路由连接4个T触发器电路(T-FF)而得到的4位的二进制计数器和解码电路构成，该解码电路由4输入的逻辑元件构成。二进制计数器生成8种2进制的状态。解码电路从除了系统复位时的2进制的状态以外的8种2进制的状态生成8种定时不同的输出脉冲。
但是，在现有的定时产生电路中，在产生8种定时不同的输出脉冲的情况下，需要由4个T触发器电路连接而得到的4位的二进制计数器和由4输入的逻辑元件构成的解码电路。
发明内容
本发明提供电路规模小、生成8种定时不同的输出脉冲的定时产生电路。
本发明提供定时产生电路，该定时产生电路具备：二进制计数器和解码电路，根据时钟信号和复位信号输出脉冲信号，其特征在于，该定时产生电路具备：锁存电路，其锁存所述复位信号；延迟电路，其使所述复位信号延迟而对所述二进制计数器进行复位；以及逻辑电路，所述二进制计数器由3个T触发器电路构成，所述二进制计数器输入所述时钟信号，输出所述3个T触发器电路所输出的信号，所述解码电路输入所述二进制计数器输出的信号，输出7种脉冲信号以及用于生成第8种脉冲信号的信号DEC7，关于所述逻辑电路，所述锁存电路的输出端子与第一输入端子连接，所述解码电路的输出所述用于生成第8种脉冲信号的信号DEC7的位端子与第二输入端子连接，在所述二进制计数器增计数时，所述逻辑电路输出所述第8种脉冲信号，在所述二进制计数器根据所述复位信号而被复位时，所述逻辑电路不输出所述第8种脉冲信号。
在系统复位时与生成输出脉冲时共用二进制计数器的复位时的2进制状态，从包含复位时的由二进制计数器生成的2进制的8种状态，生成定时不同的8种输出脉冲。在系统复位时，通过延迟针对二进制计数器的复位信号，使二进制计数器的复位时的解码电路的输出延迟，所以可利用较快的复位信号屏蔽解码电路的输出，由此防止系统复位时的解码电路的输出被反映到输出端子。
本发明的定时产生电路不需要4位的二进制计数器和由4输入的逻辑元件构成的解码电路，而是采用3位的二进制计数器和由3输入的逻辑元件构成的解码电路，所以能够减小电路规模。
附图说明
图1是示出第1实施方式的定时产生电路的电路图。
图2是示出本发明的解码电路的图。
图3是示出第1实施方式的定时产生电路的动作的时序图。
图4是示出第2实施方式的定时产生电路的电路图。
图5是示出第2实施方式的定时产生电路的动作的时序图。
图6是示出现有的定时产生电路的电路图。
标号说明
50二进制计数器；201延迟电路；203RS锁存电路；401解码电路。
具体实施方式
以下，参照附图来说明本发明的实施方式。
[第1实施方式]
图1是示出第1实施方式的定时产生电路的电路图。
第1实施方式的定时产生电路具备：由3个T触发器电路101～103构成的3位的二进制计数器50、延迟电路201、3NAND电路202、RS锁存电路203、2NOR电路204、反相电路205和解码电路401。
时钟信号输入端子CLK与二进制计数器50的输入端子连接。输入端子SYS经由延迟电路201以及反相电路205与二进制计数器50的复位端子、RS锁存电路203的端子RX连接。二进制计数器50的复位端子与T触发器电路101～103的复位端子RX共同连接。二进制计数器50的输出端子与解码电路401、3NAND电路202连接。3NAND电路202的输出端子与RS锁存电路203的端子SX连接。2NOR电路204的输入端子与解码电路401的输出端子DEC7、RS锁存电路203的输出端子QX连接，输出端子与定时产生电路的输出端子M7连接。解码电路401的其它7个输出端子分别与定时产生电路的输出端子M0～M6连接。
图2是示出解码电路401的电路图。解码电路401具备3NAND电路507、3NOR电路500～506和反相电路508、509。
T触发器电路101的输出端子Q与T触发器电路102的输入端子T、3NAND电路202的输入端子连接，输出端子MX与解码电路401的输入端子Al连接。T触发器电路102的输出端子Q与T触发器电路103的输入端子T、解码电路401的输入端子B2连接，输出端子QX与解码电路401的输入端子B2X、3NAND电路202的输入端子连接，输出端子MX与解码电路401的输入端子Bl连接。T触发器电路103的输出端子Q与解码电路401的输入端子C2连接，输出端子QX与解码电路401的输入端子C2X、3NAND电路202的输入端子连接，输出端子MX与解码电路401的输入端子C1连接。
解码电路401在内部以如下方式连接。输入端子Al与3NAND电路507、3NOR电路506、反相电路508、3NOR电路504、3NOR电路502、3NOR电路500的输入端子连接。输入端子B1与3NAND电路507、3NOR电路505、反相电路509、3NOR电路501的输入端子连接。输入端子B2与3NOR电路504、3NOR电路500的输入端子连接。输入端子B2X与3NOR电路506、3NOR电路502的输入端子连接。输入端子C1与3NAND电路507、3NOR电路503的输入端子连接。输入端子C2与3NOR电路502、501、500的输入端子连接。输入端子C2X与3NOR电路506、505、504的输入端子连接。反相电路508的输出端子与3NOR电路501、3NOR电路503、3NOR电路505的输入端子连接。反相电路509的输出端子与3NOR电路503的输入端子连接。
接着，说明第1实施方式的定时产生电路的动作。图3是示出第1实施方式的定时产生电路的动作的时序图。
信号SYS在系统启动时为高电平。在信号SYS为高电平时，如果输入时钟信号CLK，则从T触发器电路101～103的输出的状态，解码电路401输出定时不同的M0～M6这7种输出脉冲和信号DEC7。在RS锁存电路203的输出CY0X为低电平输出时，2NOR电路204在信号DEC7为低电平时输出第8个输出脉冲M7。在信号SYS刚刚成为高电平后，信号DEC7为低电平，但因为信号CY0X是高电平，所以输出脉冲M7为低电平。
在系统复位时，信号SYS为低电平。锁存电路203利用信号SYS进行复位。T触发器电路101～103利用反相电路205输出的信号SYS_DLY进行复位。即，锁存电路203比T触发器电路101～103提前复位。因此，在信号DEC7成为低电平之前，信号CY0X先成为高电平，所以，输出脉冲M7保持低电平。
如上所述，关于第1实施方式的定时产生电路，利用由3个T触发器构成的二进制计数器，在系统复位时与生成输出脉冲时共用二进制计数器的复位时的2进制状态，由此，从包含复位时的由二进制计数器生成的2进制的8种状态，生成定时不同的8种输出脉冲。即，通过3位的T触发器电路、3NAND电路、3NOR电路和解码电路来产生定时不同的M0～M7的8种输出脉冲，所以可减小电路规模。
[第2实施方式]
在第1实施方式中，通过由3位的T触发器电路构成的二进制计数器和由3NAND、3NOR构成的解码电路，生成定时不同的8种输出脉冲，但可产生的输出脉冲数不限于8种，例如，可通过在第1实施方式中增加D触发器电路，来生成9种定时不同的输出脉冲。
首先，说明第2实施方式的定时产生电路的结构。图4示出第2实施方式的定时产生电路的电路图。
第2实施方式的定时产生电路具备：二进制计数器50、延迟电路201、3NAND电路202、RS锁存电路203、2NOR电路301、3NOR电路302、D触发器电路303、3NOR电路304、反相电路305、306和解码电路401。
时钟信号输入端子CLK与T触发器电路101、D触发器电路303连接。
时钟信号输入端子CLK与二进制计数器50的输入端子、D触发器电路303的输入端子C连接。输入端子SYS经由延迟电路201以及2NOR电路301与二进制计数器50的复位端子、RS锁存电路203的端子RX以及D触发器电路303的输入端子RX连接。二进制计数器50的输出端子与解码电路401、3NAND电路202、3NOR电路302连接。3NAND电路202的输出端子与RS锁存电路203的端子SX连接。3NOR电路302的输出端子与D触发器电路303的输入端子D连接。D触发器电路303的输出端子Q与反相电路305的输入端子连接，输出端子QX与反相电路306的输入端子连接。反相电路305的输出端子与定时产生电路的输出端子M7连接。反相电路306的输出端子与2NOR电路301的输入端子连接。3NOR电路304的输入端子与解码电路401的输出端子DEC7、反相电路305的输出端子以及RS锁存电路203的输出端子QX连接，输出端子与定时产生电路的输出端子M8连接。解码电路401的其它7个输出端子分别与定时产生电路的输出端子M0～M6连接。
T触发器电路101的输出端子Q与T触发器电路102的输入端子T、3NAND电路202的输入端子连接，输出端子QX与3NOR电路302的输入端子连接，输出端子MX与解码电路401的输入端子A1连接。T触发器电路102的输出端子Q与T触发器电路l03的输入端子T以及解码电路401的输入端子B2连接，输出端子QX与解码电路401的输入端子B2X、3NAND电路202的输入端子以及3NOR电路302的输入端子连接，输出端子MX与解码电路401的输入端子B1连接。T触发器电路103的输出端子Q与解码电路401的输入端子C2连接，输出端子QX与解码电路401的输入端子C2X、3NAND电路202的输入端子以及3NOR电路302的输入端子连接，输出端子MX与解码电路401的输入端子C1连接。
解码电路401的内部连接与第1实施方式相同。
接着，说明第2实施方式的定时产生电路的动作。
图5是示出第2实施方式的定时产生电路的动作的时序图。
在系统启动时，信号SYS为高电平。在信号SYS为高电平时，如果输出时钟信号CLK，则从T触发器电路101～103的输出的状态，解码电路401输出定时不同的M0～M6的7种输出脉冲和信号DEC7。D触发器电路303使3NOR电路302的输出S6偏移半个时钟，输出第8个输出脉冲M7。当RS锁存电路203的输出CY0X与信号DEC7为低电平输出时，在输出脉冲M7为低电平的定时，3NOR电路304输出第9个输出脉冲M8。在信号SYS刚刚成为高电平后，信号DEC7成为低电平，但因为信号CY0X是高电平，所以输出脉冲M8为低电平。在系统复位时，信号SYS成为低电平。在信号SYS刚刚成为低电平之后，利用延迟电路201，使信号SYS_DLY比信号SYS延迟地输出低电平，所以，锁存电路203比T触发器电路101～103提前复位。因此，在信号DEC7输出低电平之前，信号CY0X先输出高电平，所以输出脉冲M8保持低电平。
如上所述，第2实施方式的定时产生电路通过3位的T触发器电路、3NAND电路、2个3NOR电路、2NOR电路、D触发器电路、2个反相电路和解码电路，产生定时不同的M0～M8的9种输出脉冲，所以能够减小电路规模。

Claims (2)

1.一种定时产生电路，其具备二进制计数器和解码电路，根据时钟信号和复位信号输出脉冲信号，其特征在于，该定时产生电路具备：
锁存电路，其锁存所述复位信号；
延迟电路，其使所述复位信号延迟而对所述二进制计数器进行复位；以及
逻辑电路，
所述二进制计数器由3个T触发器电路构成，所述二进制计数器输入所述时钟信号，输出所述3个T触发器电路所输出的信号，
所述解码电路输入所述二进制计数器输出的信号，输出7种脉冲信号以及用于生成第8种脉冲信号的信号(DEC7)，
关于所述逻辑电路，所述锁存电路的输出端子与第一输入端子连接，所述解码电路的输出所述用于生成第8种脉冲信号的信号(DEC7)的位端子与第二输入端子连接，在所述二进制计数器增计数时，所述逻辑电路输出所述第8种脉冲信号，在所述二进制计数器根据所述复位信号而被复位时，所述逻辑电路不输出所述第8种脉冲信号。
2.根据权利要求1所述的定时产生电路，其特征在于，
该定时产生电路还具备D触发器电路，该D触发器电路输入所述时钟信号、所述复位信号、以及基于所述二进制计数器的多个输出信号的信号，
所述D触发器电路输出第8种脉冲信号，
所述逻辑电路还输入所述D触发器电路所输出的所述第8种脉冲信号，输出第9种脉冲信号。
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