KR100418572B1

KR100418572B1 - 비동기 카운터 회로

Info

Publication number: KR100418572B1
Application number: KR10-2002-0017970A
Authority: KR
Inventors: 경승준
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-04-02
Filing date: 2002-04-02
Publication date: 2004-02-14
Anticipated expiration: 2022-04-02
Also published as: KR20030079144A

Abstract

본 발명의 비동기 카운터 회로는, 비동기 외부 계수 클럭을 안정적으로 계수하는 디지털 논리 구조를 적용함으로써, CPU 클럭과 외부 클럭 사이의 비동기성으로 인한 동작의 일탈을 방지하는 비동기 카운터 회로를 제공하는 데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 내부 동기 클럭 신호 및 내부 클럭 신호를 입력받고, 카운터 클럭 신호를 입력받아 제1 리셋 신호, 제2 리셋 신호, 카운터 레지스터 세트 신호 및 카운터 레지스터 클리어 신호를 생성하는 카운팅 제어 수단; 내부 동기 클럭 신호를 발생하여 출력하고, 내부 동기 클럭 신호 및 내부 클럭 신호를 상기 카운팅 제어 수단으로 출력하며, 캐리값을 입력받는 CPU; 및 외부 클럭 신호 및 상기 CPU로부터의 상기 내부 동기 클럭 신호를 입력받아 이를 통하여 상기 카운터 클럭 신호를 생성하고, 상기 카운터 클럭 신호를 상기 카운팅 제어 수단으로 출력하며, 상기 제1 리셋 신호를 입력받고, 상기 카운터 클럭 신호에 따라 계수를 수행하여 그 계수값을 출력하며, 계수 과정에서 발생한 캐리값을 상기 CPU로 출력하는 카운팅 수단을 포함한다.

Description

비동기 카운터 회로{ASYNCHRONOUS COUNTING CIRCUIT}

본 발명은 비동기 카운터 회로에 관한 것으로, 특히, 마이크로 제어 장치(Microcontroller Unit ; MCU)의 주변 장치로 사용되어 내부 클럭인 CPU 클럭과 동기되지 않은 외부 클럭을 카운팅하는 비동기 카운터 회로에 관한 것이다.

일반적으로, 카운터 회로는 입력펄스의 수를 계수하는 것으로, 플립플롭이 구성요소로서 사용되며 필요한 비트수만큼 종속 접속하여 클럭 펄스에 동기하여 시프트시킴으로써 카운트된다.

도 1은 종래의 비동기 카운터 회로를 나타낸 예시도로서, 외부 클럭 신호를 클럭 단자로 입력받아 외부 클럭 신호의 양의 에지(Positive edge)마다 새로운 계수값을 로딩하여 저장하고, 상기 새로운 계수값을 증분기 및 외부에 출력하는 계수값 저장 레지스터 플립플롭(110) 및 계수값 저장 레지스터 플립플롭(110)에서 계수값을 입력받아 상기 계수값에 1을 가산하여 계수값 저장 레지스터 플립플롭(110)으로 출력하고, 캐리가 발생한 경우 캐리값을 외부에 출력하는 증분기(120)를 포함한다.

상술한 종래의 비동기 카운터 회로에 있어서는, MCU의 내부 클럭인 CPU 클럭과 동기되지 않은 외부 클럭을 입력 펄스로 사용하므로, CPU 클럭과 외부 클럭 사이의 비동기성이 카운터 회로의 동작을 불안정하게 하는 문제점이 있다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 비동기 외부 계수 클럭을안정적으로 계수하는 디지털 논리 구조를 적용함으로써, CPU 클럭과 외부 클럭 사이의 비동기성으로 인한 동작의 일탈을 방지하는 비동기 카운터 회로를 제공하는 데 그 목적이 있다.

도 1은 종래의 비동기 카운터 회로를 나타낸 예시도,

도 2는 본 발명의 일 실시예에 의한 비동기 카운터 회로를 나타낸 블록도,

도 3은 본 발명의 일 실시예에 의한 비동기 카운터 회로 내에 장착된 카운팅 수단을 나타낸 예시도,

도 4는 본 발명의 일 실시예에 의한 비동기 카운터 회로 내에 장착된 카운팅 제어 수단을 나타낸 예시도,

도 5는 본 발명의 일 실시예에 의한 비동기 카운터 회로의 동작 타이밍도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

210 : 카운팅 제어 수단

220 : CPU

230 : 카운팅 수단

상기 목적을 달성하기 위하여 본 발명의 비동기 카운터 회로는, 내부 동기 클럭 신호 및 내부 클럭 신호를 입력받고, 카운터 클럭 신호를 입력받아 제1 리셋 신호, 제2 리셋 신호, 카운터 레지스터 세트 신호 및 카운터 레지스터 클리어 신호를 생성하는 카운팅 제어 수단; 내부 동기 클럭 신호를 발생하여 출력하고, 내부 동기 클럭 신호 및 내부 클럭 신호를 상기 카운팅 제어 수단으로 출력하며, 캐리값을 입력받는 CPU; 및 외부 클럭 신호 및 상기 CPU로부터의 상기 내부 동기 클럭 신호를 입력받아 이를 통하여 상기 카운터 클럭 신호를 생성하고, 상기 카운터 클럭 신호를 상기 카운팅 제어 수단으로 출력하며, 상기 제1 리셋 신호를 입력받고, 상기 카운터 클럭 신호에 따라 계수를 수행하여 그 계수값을 출력하며, 계수 과정에서 발생한 캐리값을 상기 CPU로 출력하는 카운팅 수단을 포함한다.

이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.

먼저, 도 2는 본 발명의 일 실시예에 의한 비동기 카운터 회로를 나타낸 블록도로서, 본 발명의 비동기 카운터 회로는 카운팅 제어 수단(210), CPU(220) 및 카운팅 수단(230)을 포함한다.

카운팅 제어 수단(210)은, 후술하는 CPU(220)에서 내부 동기 클럭 신호(T5_ENB) 및 내부 클럭 신호(IPHI1)를 입력받고, 후술하는 카운팅 수단(230)으로부터 카운터 클럭 신호(count_clk)를 입력받아 내부 동기 클럭 제어 신호(T5_ENB_pulse) 및 제1 플립플롭 제어 신호(CLR_FLAGS)를 생성하고, 상기 내부 동기 클럭 제어 신호(T5_ENB_pulse)에 의해 카운터 레지스터 세트 신호(set_creg_b[15:0]) 및 카운터 레지스터 클리어 신호(clear_creg_b[15:0])를 생성하여 후술하는 카운팅 수단(230)으로 출력하며, 제1 플립플롭 제어 신호(CLR_FLAGS)에 의해 제1 리셋 신호(rst_flag1)를 생성하여 후술하는 카운팅 수단(230)으로 역할을 한다.

또한, CPU(220)는 내부 동기 클럭 신호(T5_ENB)를 발생하여 후술하는 카운팅 수단(230)으로 출력하고, 내부 동기 클럭 신호(T5_ENB) 및 내부 클럭 신호(IPHI1)를 상기 카운팅 제어 수단(210)으로 출력하며, 후술하는 카운팅 수단(230)으로부터 최종 캐리값(carry16)을 입력받는 역할을 한다.

한편, 카운팅 수단(230)은, 외부 클럭 신호(count_clk_ext) 및 상기 CPU(220)로부터의 상기 내부 동기 클럭 신호(T5_ENB)를 입력받아 이를 통하여 상기 카운터 클럭 신호(count_clk)를 생성하고, 상기 카운터 클럭 신호(count_clk)를 상기 카운팅 제어 수단(210)으로 출력하며, 상기 카운팅 제어 수단(210)으로부터 제1 리셋 신호(rst_flag1)를 입력받고, 상기 카운터 클럭 신호(count_clk)에 따라 계수를 수행하여 그 계수값(GREG[15:0])을 출력하며, 계수 과정에서 발생한 캐리값(carry16)을 상기 CPU(220)로 출력하는 역할을 한다.

도 3은 본 발명의 일 실시예에 의한 비동기 카운터 회로 내에 장착된 카운팅 수단(230)을 나타낸 예시도로서, 본 발명의 카운팅 수단(230)은, 제1 AND 게이트(310), 계수값 저장 레지스터 플립플롭(320), 증분기(330), 임시 캐리 플립플롭(340) 및 캐리 플립플롭(350)을 포함한다.

제1 AND 게이트(310)는, 외부에서 상기 외부 클럭 신호(count_clk_ext)를 입력받고, 상기 CPU(220)에서 상기 내부 동기 클럭 신호(T5_ENB)를 입력받아 AND 연산을 수행하며, 그 결과값을 상기 카운터 클럭 신호(count_clk)로 하여 상기 카운팅 제어 수단(210), 후술하는 계수값 저장 레지스터 플립플롭(320), 후술하는 임시 캐리 플립플롭(340) 및 후술하는 캐리 플립플롭(350)에 출력하는 역할을 한다.

또한, 계수값 저장 레지스터 플립플롭(320)은 상기 카운터 클럭 신호(count_clk)를 클럭 단자로 입력받아 상기 카운터 클럭 신호(count_clk)의 양의 에지(Positive edge)마다 새로운 계수값을 로딩하여 저장하고, 상기 새로운 계수값을 후술하는 증분기(330) 에 출력하며, 상기 카운팅 제어 수단(210)으로부터 카운터 레지스터 세트 신호(set_creg_b[15:0]) 및 카운터 레지스터 클리어 신호(clear_creg_b[15:0])를 입력받아 초기화 과정을 수행하는 역할을 한다.

한편, 증분기(330)는 상기 계수값 저장 레지스터 플립플롭(320)에서 계수값을 입력받아 상기 계수값에 1을 가산하여 상기 계수값 저장 레지스터플립플롭(320)으로 출력하고, 캐리가 발생한 경우 캐리값(carry16_tmp)을 후술하는 임시 캐리 플립플롭(340)에 출력하는 역할을 한다.

또한, 임시 캐리 플립플롭(340)은 상기 제1 AND 게이트(310)에서 출력한 상기 카운터 클럭 신호(count_clk)의 반전된 값을 클럭 단자로 입력받고, 상기 카운터 클럭 신호(count_clk)의 음의 에지(Negative edge)에 맞추어 상기 증분기(330)에서 출력한 캐리값(carry16_tmp)을 로딩하고, 상기 캐리값(carry16_tmp)을 임시 캐리값(carry16_t)으로 하여 후술하는 캐리 플립플롭(350)으로 출력하며, 상기 카운팅 제어 수단(210)에서 입력받은 제1 리셋 신호(rst_flag1)를 통하여 초기화 과정을 수행하는 역할을 한다.

한편, 캐리 플립플롭(350)은 상기 제1 AND 게이트(310)에서 출력한 상기 카운터 클럭 신호(count_clk)의 값을 클럭 단자로 입력받고, 상기 카운터 클럭 신호(count_clk)의 양의 에지(edge)에 맞추어 상기 임시 캐리 플립플롭(340)에서 출력한 임시 캐리값(carry16_t)을 로딩하고, 상기 임시 캐리값(carry16_t)을 최종 캐리값(carry16)으로 하여 상기 CPU(220)로 출력하며, 상기 카운팅 제어 수단(210)에서 입력받은 제1 리셋 신호(rst_flag1)를 통하여 초기화 과정을 수행하는 역할을 한다.

도 4는 본 발명의 일 실시예에 의한 비동기 카운터 회로 내에 장착된 카운팅 제어 수단(210)을 나타낸 예시도로서, 본 발명의 카운팅 제어 수단(210)은, 제1 플립플롭 제어 신호 생성 수단(410) 및 내부 동기 클럭 제어 신호 생성 수단(420)을포함한다.

제1 플립플롭 제어 신호 생성 수단(410)은, 상기 CPU(220)로부터 내부 동기 클럭 신호(T5_ENB) 및 내부 클럭 신호(IPHI1)를 입력받아 이를 통하여 후술하는 제2 플립플롭(421) 및 제3 플립플롭(422)의 초기화 제어 수행을 위한 제1 플립플롭 제어 신호(CLR_FLAGS)를 생성하는 역할을 한다. 여기서, 상기 제1 플립플롭 제어 신호 생성 수단(410)은, 제1 플립플롭(411), 인버터(412), 제1 XOR 게이트(413) 및 제2 AND 게이트(414)를 포함한다.

상기 제1 플립플롭 제어 신호 생성 수단(410) 내에 장착된 제1 플립플롭(411)은, 상기 CPU(220)로부터 내부 동기 클럭 신호(T5_ENB)를 입력받고, 상기 CPU(220)로부터의 내부 클럭 신호(IPHI1)의 클럭 펄스에 따라 상기 내부 동기 클럭 신호(T5_ENB)를 로딩하여 후술하는 제1 XOR 게이트(413)에 출력하는 역할을 한다.

또한, 상기 제1 플립플롭 제어 신호 생성 수단(410) 내에 장착된 인버터(412)는 상기 CPU(220)로부터 내부 동기 클럭 신호(T5_ENB)를 입력받아 그 값을 반전하여 후술하는 제2 AND 게이트(414)로 출력하는 역할을 한다.

한편, 상기 제1 플립플롭 제어 신호 생성 수단(410) 내에 장착된 제1 XOR 게이트(413)는 상기 제1 플립플롭(411)으로부터의 신호 및 상기 CPU(220)로부터 내부 동기 클럭 신호(T5_ENB)를 입력받아 XOR 연산을 수행한 후, 그 결과값을 후술하는 제2 AND 게이트(414)로 출력하는 역할을 한다.

또한, 상기 제1 플립플롭 제어 신호 생성 수단(410) 내에 장착된 제2 AND 게이트(414)는 상기 인버터(412)에서 출력한 신호 및 상기 제1 XOR 게이트(413)에서 출력한 신호를 입력받아, AND 연산을 수행하고, 그 결과값을 상기 제1 플립플롭 제어 신호(CLR_FLAGS)로하여 출력하는 역할을 한다.

한편, 내부 동기 클럭 제어 신호 생성 수단(420)은, 상기 CPU(220)로부터 내부 동기 클럭 신호(T5_ENB)를 입력받고, 상기 카운터 클럭 신호(count_clk)를 상기 카운팅 수단(230)으로부터 입력받으며, 상기 동기 클럭 신호(T5_ENB) 및 카운터 클럭 신호(count_clk)를 통하여 내부 동기 클럭 제어 신호(T5_ENB_pulse)를 생성하고, 상기 제1 플립플롭 제어 신호(CLR_FLAGS)에 의한 제2 리셋 신호(rst_flag2)를 입력받아 초기화 과정을 수행하는 역할을 한다. 여기서 상기 내부 동기 클럭 제어 신호 생성 수단(420)은, 제2 플립플롭(421), 제3 플립플롭(422), 제2 XOR 게이트(423) 및 제3 AND 게이트(424)를 포함한다.

상기 내부 동기 클럭 제어 신호 생성 수단(420) 내에 장착된 제2 플립플롭(421)은, 상기 CPU(220)로부터 내부 동기 클럭 신호(T5_ENB)를 입력받고, 상기 내부 동기 클럭 신호(T5_ENB)를 상기 카운팅 수단(230)으로부터 입력받은 상기 카운터 클럭 신호(count_clk)의 양의 에지에 맞추어 로딩하고, 이를 후술하는 제3 플립플롭(422), 제2 XOR 게이트(423) 및 제3 AND 게이트(424)에 출력하며, 상기 제1 플립플롭 제어 신호(CLR_FLAGS)에 의한 제2 리셋 신호(rst_flag2)를 입력받아 초기화 과정을 수행하는 역할을 한다.

또한, 상기 내부 동기 클럭 제어 신호 생성 수단(420) 내에 장착된 제3 플립플롭(422)은, 상기 제2 플립플롭(421)에서 출력한 신호를 입력받고, 상기 신호를상기 카운팅 수단(230)으로부터 입력받은 반전된 상기 카운터 클럭 신호(count_clk)의 음의 에지에 맞추어 로딩하고, 이를 후술하는 제2 XOR 게이트(423)에 출력하며, 상기 제1 플립플롭 제어 신호(CLR_FLAGS)에 의한 제2 리셋 신호(rst_flag2)를 입력받아 초기화 과정을 수행하는 역할을 한다.

한편, 상기 내부 동기 클럭 제어 신호 생성 수단(420) 내에 장착된 제2 XOR 게이트(423)는, 상기 제2 플립플롭(421)에서 출력한 신호 및 상기 제3 플립플롭(422)에서 출력한 신호를 입력 받아 XOR 연산을 수행한 후, 그 결과값을 후술하는 제3 AND 게이트(424)로 출력하는 역할을 한다.

또한, 상기 내부 동기 클럭 제어 신호 생성 수단(420) 내에 장착된 제3 AND 게이트(424)는, 상기 제2 플립플롭(421)에서 출력한 신호 및 상기 제2 XOR 게이트(423)에서 출력한 신호를 입력 받아 AND 연산을 수행한 후, 그 결과값을 내부 동기 클럭 제어 신호(T5_ENB_pulse)로 하여 출력하는 역할을 한다.

도 5는 본 발명의 일 실시예에 의한 비동기 카운터 회로의 동작 타이밍도로서, 도 2, 도 3, 도 4 및 도 5를 참조하여 본 발명의 비동기 카운터 회로의 동작에 관하여 아래에 설명한다.

도 3에서 외부 클럭 신호(count_clk_ext)는 외부 비동기 계수 클럭이고, 내부 동기 클럭 신호(T5_ENB)는 카운터 기능을 인에이블 시키는 신호로서, 상기 CPU(220) 클럭에 동기되는 신호이다.

먼저, 상기 내부 동기 클럭 신호(T5_ENB)가 하이(High) 신호로 되면, 카운터회로가 인에이블된다. 즉, 제1 AND 게이트(310)를 통하여 상기 내부 동기 클럭 신호(T5_ENB)가 카운터 클럭 신호(count_clk)로 되고, 상기 카운터 클럭 신호(count_clk)는 계수값을 저장하는 상기 계수값 저장 레지스터 플립플롭(320)의 인에이블 클럭 신호로 작용한다. 이후에 상기 계수값 저장 레지스터 플립플롭(320)에 저장된 값은 상기 증분기(330)에 의하여 1만큼 증가되어 상기 카운터 클럭 신호(count_clk)의 양의 에지에 맞추어 상기 계수값 저장 레지스터 플립플롭(320)에 로딩되므로, 상기 카운터 클럭 신호(count_clk)의 양의 에지마다 계수값이 1씩 증가하게 된다.

또한, 계수값이 1씩 증가하다가 캐리가 발생하면, 발생된 캐리값(carry16_tmp)은 카운터 클럭 신호(count_clk)의 음의 에지 및 양의 에지에 맞추어 각각 임시 캐리 플립플롭(340) 및 캐리 플립플롭(350)에 로딩되고, 이를 통하여 상기 CPU(220)에 오버플로우가 발생했음을 알리는 최종 캐리값 신호(carry16)를 출력한다.

이 때, 상기 계수값 저장 레지스터 플립플롭(320)은 상기 카운팅 제어 수단(210)에서 출력한 카운터 레지스터 세트 신호(set_creg_b[15:0]) 및 카운터 레지스터 클리어 신호(clear_creg_b[15:0])를 입력받는 경우에 소정의 값으로 초기화된다. 또한, 상기 임시 캐리 플립플롭(340) 및 캐리 플립플롭(350)은 상기 카운팅 제어 수단(210)에서 제1 리셋 신호(rst_flag1)를 입력받으면 초기화 과정을 수행하게 된다. 이를 통하여 이전 카운터 회로의 상태를 클리어함으로써 다시 카운터 회로가 인에이블될 때 이전값이 영향을 주지 못하도록 한다.

또한, 내부 동기 클럭 신호(T5_ENB)가 상기 제2 플립플롭(421)에 입력되면, 상기 제2 플립플롭(421)은 상기 카운터 클럭 신호(count_clk)의 양의 에지에 상기 내부 동기 클럭 신호(T5_ENB)를 샘플링하고, 상기 제3 플립플롭(422)은 상기 카운터 클럭 신호(count_clk)의 음의 에지에 상기 내부 동기 클럭 신호(T5_ENB)를 샘플링하게된다. 이후에 샘플링된 두 신호를 가지고 상기 제2 XOR 게이트(423) 및 제3 AND 게이트(424)에서 연산을 수행함으로써 상기 카운터 클럭 신호(count_clk)이 하이인 구간 동안 하이(High)가 되는 내부 동기 클럭 제어 신호(T5_ENB_pulse)를 생성한다.

이후에, 상기 카운팅 제어 수단(210)은 상기 내부 동기 클럭 제어 신호(T5_ENB_pulse)를 통하여 카운터 레지스터 세트 신호(set_creg_b[15:0]) 및 카운터 레지스터 클리어 신호(clear_creg_b[15:0])를 생성하고, 이들 신호는 상기 계수값 저장 레지스터 플립플롭(320)에 입력되어 카운터 회로가 상기 내부 동기 클럭 신호(T5_ENB)에 의해 인에이블/디스에이블 되는 경우 초기화 과정을 제어하게 된다.

또한, 내부 동기 클럭 신호(T5_ENB)가 로우(Low) 신호로 되면, CPU 클럭 신호인 내부 클럭 신호(IPHI1)가 로우(Low) 신호인 구간 동안 상기 상기 제1 플립플롭 제어 신호 생성 수단(410)이 활성화되어 제1 플립플롭 제어 신호(CLR_FLAGS)를 생성한다. 이후에, 상기 카운팅 제어 수단(210)은 상기 제1 플립플롭 제어 신호(CLR_FLAGS)를 통하여 제2 리셋 신호(rst_flag2) 생성하고, 상기 제2 플립플롭(421) 및 상기 제3 플립플롭(422)은 상기 제2 리셋 신호(rst_flag2)를 입력받아 초기화 과정을 수행하게 된다. 즉, 이러한 초기화 과정을 통하여 카운터 회로 인에이블 시 상기 제2 플립플롭(421) 및 상기 제3 플립플롭(422) 내에 잔류하는 값들을 제거하여, 상기 내부 동기 클럭 제어 신호(T5_ENB_pulse)를 생성하는데 오류가 없도록 한다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.

본 발명은, 비동기 외부 계수 클럭을 안정적으로 계수하는 디지털 논리 구조를 적용함으로써, CPU 클럭과 외부 클럭 사이의 비동기성으로 인하여 카운터 회로의 동작이 불안정하게 되는 문제점을 해결하는 이점이 있다.

Claims

내부 동기 클럭 신호 및 내부 클럭 신호를 입력받고, 카운터 클럭 신호를 입력받아 제1 리셋 신호, 제2 리셋 신호, 카운터 레지스터 세트 신호 및 카운터 레지스터 클리어 신호를 생성하는 카운팅 제어 수단;

내부 동기 클럭 신호를 발생하여 출력하고, 내부 동기 클럭 신호 및 내부 클럭 신호를 상기 카운팅 제어 수단으로 출력하며, 캐리값을 입력받는 CPU; 및

외부 클럭 신호 및 상기 CPU로부터의 상기 내부 동기 클럭 신호를 입력받아 이를 통하여 상기 카운터 클럭 신호를 생성하고, 상기 카운터 클럭 신호를 상기 카운팅 제어 수단으로 출력하며, 상기 제1 리셋 신호를 입력받고, 상기 카운터 클럭 신호에 따라 계수를 수행하여 그 계수값을 출력하며, 계수 과정에서 발생한 캐리값을 상기 CPU로 출력하는 카운팅 수단

을 포함하는 것을 특징으로 하는 비동기 카운터 회로.
제1항에 있어서, 상기 카운팅 수단은,

외부에서 외부 클럭 신호를 입력받고, 상기 CPU에서 상기 내부 동기 클럭 신호를 입력받아 AND 연산을 수행하며, 그 결과값을 카운터 클럭 신호로 하여 상기 카운팅 제어 수단에 출력하는 제1 AND 게이트;

상기 카운터 클럭 신호를 클럭 단자로 입력받아 상기 카운터 클럭 신호의 양의 에지마다 새로운 계수값을 로딩하여 저장하고, 상기 카운팅 제어수단으로부터 카운터 레지스터 세트 신호 및 카운터 레지스터 클리어 신호를 입력받아 초기화 과정을 수행하는 계수값 저장 레지스터 플립플롭;

상기 계수값 저장 레지스터 플립플롭에서 계수값을 입력받아 상기 계수값에 1을 가산하여 상기 계수값 저장 레지스터 플립플롭으로 출력하고, 캐리가 발생한 경우 캐리값을 출력하는 증분기;

상기 제1 AND 게이트에서 출력한 상기 카운터 클럭 신호의 반전된 값을 클럭 단자로 입력받고, 상기 카운터 클럭 신호의 음의 에지에 맞추어 상기 증분기에서 출력한 캐리값을 로딩하고, 상기 캐리값을 임시 캐리값으로 하여 출력하며, 상기 카운팅 제어 수단에서 입력받은 제1 리셋 신호를 통하여 초기화 과정을 수행하는 임시 캐리 플립플롭; 및

상기 제1 AND 게이트에서 출력한 상기 카운터 클럭 신호의 값을 클럭 단자로 입력받고, 상기 카운터 클럭 신호의 양의 에지에 맞추어 상기 임시 캐리 플립플롭에서 출력한 임시 캐리값을 로딩하고, 상기 임시 캐리값을 최종 캐리값으로 하여 상기 CPU로 출력하며, 상기 카운팅 제어 수단에서 입력받은 제1 리셋 신호를 통하여 초기화 과정을 수행하는 캐리 플립플롭

을 포함하는 것을 특징으로 하는 비동기 카운터 회로.
제1항 또는 제2항에 있어서, 상기 카운팅 제어 수단은,

상기 CPU로부터 내부 동기 클럭 신호 및 내부 클럭 신호를 입력받아 이를 통하여 제1 플립플롭 제어 신호를 생성하여 상기 카운팅 수단로 출력하는 제1 플립플롭 제어 신호 생성 수단; 및

상기 CPU로부터 내부 동기 클럭 신호를 입력받고, 상기 카운터 클럭 신호를 상기 카운팅 수단으로부터 입력받으며, 상기 동기 클럭 신호 및 카운터 클럭 신호를 통하여 내부 동기 클럭 제어 신호를 생성하고, 이를 상기 카운팅 수단로 출력하며, 상기 제2 리셋 신호를 입력받아 초기화 과정을 수행하는 내부 동기 클럭 제어 신호 생성 수단

을 포함하는 것을 특징으로 하는 비동기 카운터 회로.
제3항에 있어서, 상기 제1 플립플롭 제어 신호 생성 수단은,

상기 CPU로부터 내부 동기 클럭 신호를 입력받고, 상기 CPU로부터의 내부 클럭 신호의 클럭 펄스에 따라 상기 내부 동기 클럭 신호를 로딩하여 출력하는 제1 플립플롭;

상기 CPU로부터 내부 동기 클럭 신호를 입력받아 그 값을 반전하여 출력하는 인버터;

상기 제1 플립플롭으로부터의 신호 및 상기 CPU로부터 내부 동기 클럭 신호를 입력받아 XOR 연산을 수행한 후, 그 결과값을 출력하는 제1 XOR 게이트; 및

상기 인버터에서 출력한 신호 및 상기 제1 XOR 게이트에서 출력한 신호를 입력받아, AND 연산을 수행하고, 그 결과값을 상기 제1 플립플롭 제어 신호로하여 상기 카운팅 수단으로 출력하는 제2 AND 게이트

를 포함하는 것을 특징으로 하는 비동기 카운터 회로.
제3항에 있어서, 상기 내부 동기 클럭 제어 신호 생성 수단은,

상기 CPU로부터 내부 동기 클럭 신호를 입력받고, 상기 내부 동기 클럭 신호를 상기 카운팅 수단으로부터 입력받은 상기 카운터 클럭 신호의 양의 에지에 맞추어 로딩하여 출력하며, 상기 제2 리셋 신호를 입력받아 초기화 과정을 수행하는 제2 플립플롭;

상기 제2 플립플롭에서 출력한 신호를 입력받고, 상기 신호를 상기 카운팅 수단으로부터 입력받은 반전된 상기 카운터 클럭 신호의 음의 에지에 맞추어 로딩하여 출력하며, 상기 제2 리셋 신호를 입력받아 초기화 과정을 수행하는 제3 플립플롭;

상기 제2 플립플롭에서 출력한 신호 및 상기 제3 플립플롭에서 출력한 신호를 입력 받아 XOR 연산을 수행한 후, 그 결과값을 출력하는 제2 XOR 게이트; 및

상기 제2 플립플롭에서 출력한 신호 및 상기 제2 XOR 게이트에서 출력한 신호를 입력 받아 AND 연산을 수행한 후, 그 결과값을 내부 동기 클럭 제어 신호로 하여 출력하는 제3 AND 게이트

를 포함하는 것을 특징으로 하는 비동기 카운터 회로.