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KR19990044209A - 박막 트랜지스터 및 그 제조 방법과 이를 이용한 회로 및 액정표시 장치 - Google Patents

박막 트랜지스터 및 그 제조 방법과 이를 이용한 회로 및 액정표시 장치 Download PDF

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KR19990044209A
KR19990044209A KR1019980701445A KR19980701445A KR19990044209A KR 19990044209 A KR19990044209 A KR 19990044209A KR 1019980701445 A KR1019980701445 A KR 1019980701445A KR 19980701445 A KR19980701445 A KR 19980701445A KR 19990044209 A KR19990044209 A KR 19990044209A
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KR
South Korea
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thin film
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film transistor
silicon thin
conductivity type
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KR1019980701445A
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사토시 이노우에
Original Assignee
야스카와 히데아키
세이코 엡슨 가부시키가이샤
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Abstract

VGS-IDS특성의 악화를 감소시킬 수 있는 구조를 가지는 박막 트랜지스터이다. 이 박막 트랜지스터(16)는 N 형 불순물 확산 영역으로 이루어지는 소스 영역(17), 드레인 영역(18)과 게이트 전극(19)을 가지고 있고, 게이트 전극(19) 바로 아래가 채널 영역(30)으로 되어 있다. 또한, 소스 영역(17), 드레인 영역(18)에는, 복수의 컨택트홀(20), …을 통하여 소스 전극(21), 드레인 전극(22)이 각각 접속되어 있다. 그리고, 채널 영역(30) 내부에, P 형 불순물 확산 영역(23)이 복수 장소에 일정한 간격을 두고서 형성되어 있다.

Description

박막 트랜지스터 및 그 제조 방법과 이를 이용한 회로 및 액정 표시 장치
낮은 공정 온도에서 형성 가능한 다결정 실리콘 박막 트랜지스터(polycrystalline Silicon Thin Film Transistor), 소위 「저온 프로세스 폴리실리콘 TFT」는 대형 유리 기판상에 드라이버를 내장한 고정밀 액정 디스플레이를 형성하는 것이 가능한 소자로서 주목받고 있다.
도 38A 및 동일 도면의 B-B선 단면도인 도 38B는 종래의 폴리실리콘 TFT의 일례를 나타내는 것이며, 소스, 드레인 영역을 형성하는 폴리실리콘 박막이 하측, 게이트 전극이 상측에 위치하는 톱 게이트형 TFT을 나타내고 있다. 또한, 이 폴리실리콘 TFT는 N 채널 TFT의 예이다.
도 38A, 도 38B에 나타내는 것 같이, 유리 기판(1)상에 실리콘 산화막으로 이루어지는 버퍼층(2)이 형성되고, 그 위에 폴리실리콘 박막(3)이 형성되어 있다. 또한, 폴리실리콘 박막(3)을 덮는 실리콘 산화막으로 이루어지는 게이트 절연막(4)이 형성되고, 탄탈 질화막, 알루미늄(Al)막 등으로 이루어지는 게이트 전극(5)이 형성되어 있다. 그리고, 폴리실리콘 박막(3)중 게이트 전극 바로 아래를 제외한 부분에 N 형 불순물 도입 영역인 소스 영역(6), 드레인 영역(7)이 형성되어 있다. 또한, 실리콘 산화막으로 이루어지는 층간절연막(8)이 형성됨과 동시에, 컨택트홀(9, 9)이 개구되고, 소스 전극(10), 드레인 전극(11)이 형성되어 있다.
그런데, 일반적인 반도체 장치 분야에서, 장치를 한층 더 고속화, 저소비전력화, 고기능화를 도모할 목적으로, 근년에는, 장치의 미세화와 동시에 SOI(Silicon On Insulator) 구조의 채용(採用)이 주목되고 있다. SOI 구조란, 예를 들면, 실리콘 기판의 표면에 실리콘 산화막을 끼워서 단결정 실리콘층을 형성한 것이다. 그런데, SOI 구조는 상기의 이점을 갖는 반면, 트랜지스터 형성 영역과 지지 기판과의 사이가 전기적으로 절연되어 있기 때문에 기판 부유 효과의 영향이 현저하게 된다. 이 경우, 기판 부유 효과에 의해서 생기는 문제점은, 예를 들면 소스·드레인 간의 내압의 저하이다. 이 메카니즘은, 드레인 영역 부근의 고전계 영역에서 발생한 정공이 채널 하부에 축적되어, 채널부의 전위를 상승시키기 때문에, 소스, 채널, 드레인 영역을 각각 이미터, 베이스, 컬렉터로 하는 기생 바이폴러 트랜지스터가 온(on)하기 때문이다.
한편, 도 38A 및 도 38B에 나타낸 것 같은 구성의 폴리실리콘 TFT를 액정 구동 소자로서 사용하는 경우, 소스 전극(10)-드레인 전극(11) 사이에 신호 전압을 인가하고, 게이트 전극(5)에 주사 전압을 인가하지만, 이 때에도 상기 SOI 구조로 문제가 된 기판 부유 효과와 같은 특성 열화(劣化)가 생기는 것이 명백하게 되어 왔다.
또한, TFT에 현저한 열화가 일어나는 것도 명백하게 되어 있다. TFT의 채널부는 절연막에 둘러싸여 있기 때문에 열을 빼앗기기 어려운 구조로 되어 있다. 따라서, 동작시에 발생하는 TFT 자체의 열에 의해 열화가 생긴다. 이러한 열화는 채널 폭이 큰 TFT에서 특히 현저하다.
또한, 다결정 실리콘의 TFT는 실리콘 단결정의 트랜지스터에 비교하여, off시의 누설 전류(off 전류)가 크고, 또한 전류량의 가변성(variation)이 크다. 이러한 경향은, 고온 프로세스에 의해 형성한 TFT 보다도 저온 프로세스에 의한 TFT에서 보다 현저하게 일어난다.
예를 들면, 화소부의 TFT의 누설 전류(off 전류)가 크면 표시 화면의 휘도 변동이 크게 되고, 누설 전류(off 전류)가 변동되면 TFT의 설계가 곤란하게 된다.
본 발명은, 상기의 과제를 해결하기 위해서 이루어진 것으로, 특성의 열화를 감소하고, 또한, TFT의 누설 전류(off 전류)를 감소하고, 또한 누설 전류(off 전류)의 변동(variation)을 억제하는 구조를 갖는 박막 트랜지스터 및 그 제조 방법 및 이것을 이용한 회로 및 액정 표시 장치를 제공하는 것을 목적으로 한다.
본 발명은 박막 트랜지스터 및 그 제조 방법 및 이것을 이용한 회로 및 액정 표시 장치에 관한 것이다.
도 1A 및 도 1B는 본 발명의 제1의 실시 형태의 박막 트랜지스터를 나타내는 도면.
도 2A 내지 도 2C는 박막 트랜지스터의 제조 공정을 순서에 따라서 나타내는 프로세스 흐름도.
도 3A 내지 도 3D는 박막 트랜지스터의 제조 공정을 순서를 따라서 나타내는 프로세스 흐름도.
도 4A 및 도 4B는 본 발명의 제2의 실시 형태의 박막 트랜지스터를 나타내는 도면.
도 5A 내지 도 5C는 박막 트랜지스터의 제조 방법을 순서를 따라서 나타내는 프로세스 흐름도.
도 6A 내지 도 6C는 박막 트랜지스터의 제조 방법을 순서를 따라서 나타내는 프로세스 흐름도.
도 7A 내지 도 7D는 박막 트랜지스터의 다른 제조 방법을 순서를 따라서 나타내는 프로세스 흐름도.
도 8A 및 도 8B는 P 형 불순물 확산 영역의 형상이 다른 기타의 실시의 형태의 박막 트랜지스터를 나타내는 도면.
도 9A 및 도 9B는 P 형 불순물 확산 영역의 형상이 다르고, 기타의 실시의 형태의 박막 트랜지스터를 나타내는 도면.
도 10A 및 도 10B는 본 발명의 제3의 실시 형태의 박막 트랜지스터를 나타내는 도면.
도 11A 및 도 11B는 본 발명의 제4의 실시 형태의 박막 트랜지스터를 나타내는 도면.
도 12는 본 발명의 제5의 실시 형태에서의 액정 표시 장치의 구성을 나타내는 블럭도.
도 13A는 TFT(n 형 MOSFET)의 누설 전류(off 전류)를 설명하기 위한 도면.
도 13B는 TFT(n 형 MOSFET)의 평면 구조를 나타내는 도면.
도 14는 폴리실리콘 TFT의 전압-전류 특성을 나타내는 도면.
도 15는 폴리실리콘 TFT에서 누설 전류(off 전류)가 생기는 한가지 원인을 설명하기 위한 도면.
도 16은 본 발명의 제6의 실시 형태에 관계되는 MOSFET의 평면도.
도 17은 도 16의 장치의 XVII-XVII 선에 대한 MOSFET의 단면도.
도 18A는 도 16의 장치의 XVIII-XVIII 선에 대한 MOSFET의 단면도.
도 18B는 전계 완화의 효과를 설명하기 위한 도면.
도 19는 비교예의 게이트·소스간 전압(VGS)과 드레인·소스간 전류(IDS)와의 관계를 나타내는 도면.
도 20은 도 16에 나타내는 본 발명의 MOSFET의 게이트·소스간 전압(VGS)과 드레인·소스간 전류(IDS)와의 관계를 나타내는 도면.
도 21은 본 발명의 제7의 실시 형태에 관계되는 장치의 단면도(도 16의 XVIII-XVIII 선에 대한 단면도).
도 22는 본 발명의 제8의 실시 형태에 관계되는 장치의 단면 구조(상측) 및 평면 구조(하측)를 나타내는 도면.
도 23A는 본 발명의 제9의 실시 형태에 관계되는 장치의 평면 구조를 나타내는 도면.
도 23B는 그 등가 회로를 나타내는 도면.
도 24는 본 발명의 제10의 실시 형태에 관계되는 장치의 평면 구조(상측) 및 단면 구조(하측)를 나타내는 도면.
도 25는 본 발명의 CMOS(TFT)를 제조하기 위한 제1의 공정을 나타내는 도면.
도 26은 본 발명의 CMOS(TFT)를 제조하기 위한 제2의 공정을 나타내는 도면.
도 27은 본 발명의 CMOS(TFT)를 제조하기 위한 제3의 공정을 나타내는 도면.
도 28은 본 발명의 CMOS(TFT)를 제조하기 위한 제4의 공정을 나타내는 도면.
도 29는 본 발명의 CMOS(TFT)를 제조하기 위한 제5의 공정을 나타내는 도면.
도 30은 본 발명의 CMOS(TFT)를 제조하기 위한 제6의 공정을 나타내는 도면.
도 31은 본 발명의 CMOS(TFT)를 제조하기 위한 제7의 공정을 나타내는 도면.
도 32는 액정 표시 장치의 구성을 나타내는 블럭도.
도 33은 액정 표시 장치의 구성을 나타내는 도면.
도 34는 실시 형태의 액정 표시 장치를 사용하여 구성되는 전자 기기를 나타내는 도면.
도 35는 실시 형태의 액정 표시 장치를 사용하여 구성되는 액정 프로젝터를 나타내는 도면.
도 36은 실시 형태의 액정 표시 장치를 사용하여 구성되는 퍼스널 컴퓨터를 나타내는 도면.
도 37은 실시 형태의 액정 표시 장치를 사용하여 구성되는 페이저를 나타내는 도면.
도 38A 및 도 38B는 종래의 박막 트랜지스터의 일례를 나타내는 도면.
상기의 목적을 달성하기 위해서, 본 발명에 관계되는 박막 트랜지스터는, 기판상의 비단결정 실리콘 박막에 형성된 채널 영역과, 해당 비단결정 실리콘 박막에 해당 채널 영역을 끼울 수 있게 사이를 벌려 형성된 제1전도형으로 이루어지는 제1영역 및 제2영역을 가지며, 상기 제1영역 또는 제2영역 부근의 고전계 영역에서 발생한 상기 제1전도형과 반대의 전도형의 캐리어가 흘러 들어오는 캐리어 주입 영역이 설치되어 있다.
본 발명에 의하면, 전계 영역에서 발생한 핫 캐리어를 흘러 들어오게 하는 캐리어 주입 영역이 설치되기 때문에, 종래의 박막 트랜지스터에 비교하여, 제1영역 또는 제2영역으로의 핫 캐리어의 주입량이 적어져, 특성 열화를 크게 감소할 수 있다.
본 발명에 관계되는 박막 트랜지스터는 기판상의 비단결정 실리콘 박막에 형성된 채널 영역과, 해당 비단결정 실리콘 박막에 해당 채널 영역을 끼울 수 있게 사이를 벌려 형성된 제1전도형으로 이루어지는 제1영역 및 제2영역과, 이들 제1영역 및 제2영역 사이의 상기 비단결정 실리콘 박막에 형성된 상기 제1전도형과 반대의 전도형으로 이루어지는 적어도 하나의 제3영역을 갖는다.
본 발명에 있어서, 복수의 상기 제3영역이 상기 비단결정 실리콘 박막상에 형성되어도 무방하다.
상기 제3영역은 상기 제1영역 및 제2영역의 적어도 한쪽과 상기 채널 영역과의 사이의 상기 비단결정 실리콘 박막에 형성되어도 무방하다.
상기 제3영역은 상기 채널 영역 내의 적어도 일부에 형성되어도 무방하다. 상기 제1전도형은 N 형이라도 무방하다.
상기 비단결정 실리콘 박막은 다결정 실리콘 박막이라도 무방하다.
상기 채널 영역, 제1영역 및 제2영역을 가지는 다결정 실리콘 박막은 저온 프로세스로 형성되어도 무방하다.
본 발명에 관계되는 박막 트랜지스터는 기판상의 비단결정 실리콘 박막에 형성된 채널 영역과 해당 비단결정 실리콘 박막에 해당 채널 영역을 끼울 수 있게 사이를 벌려 형성된 제1전도형으로 이루어지는 제1영역 및 제2영역을 가지며, 상기 비단결정 실리콘 박막의 적어도 상기 채널 영역의 폭이, 상기 제1영역 및 제2영역의 최소의 폭보다도 크다.
상기 채널 영역의 폭은 50㎛ 이상인 것이 바람직하다.
상기 채널 영역의 폭은 100㎛ 이상인 것이 바람직하다.
본 발명에 관계되는 박막 트랜지스터는 게이트 전극에 교차하도록 기판상에 형성되는 복수의 비단결정 실리콘 박막과, 상기 각 비단결정 실리콘 박막에 형성된 채널 영역과, 해당 비단결정 실리콘 박막에 해당 채널 영역을 끼울 수 있게 사이를 벌려 형성된 제1전도형으로 이루어지는 제1영역 및 제2영역을 가지며, 상기 복수의 비단결정 실리콘 박막의 제1영역끼리 및 제2영역끼리가 각각 공통의 전극에 접속되어 있다.
상기 각 비단결정 실리콘 박막의 채널 폭은 10㎛ 이하인 것이 바람직하다.
상기 복수의 비단결정 실리콘 박막의 가장 외측의 변 사이의 치수는 50㎛ 이상인 것이 바람직하다.
상기 채널 영역의 길이는 4㎛ 이하인 것이 바람직하다.
본 발명에 관계되는 박막 트랜지스터는 기판상에 설치된 반도체 박막 아일랜드와, 그 반도체 박막 아일랜드에 선택적으로 불순물을 도입하여 형성된 소스층 및 드레인층과, 절연막을 사이에 두고 상기 반도체 박막 아일랜드에 대향하여 설치된 게이트 전극층을 가지는 박막 트랜지스터로서,
상기 소스층 또는 드레인층의 적어도 하나가 상기 반도체 박막 아일랜드의 외측 테두리로부터 소정의 거리 만큼 안쪽에 형성되어 있다.
TFT의 누설 전류(off 전류)가 큰 것은 일반적으로 말한다면 「결정질」에 기인하는 것이다. 그러나, 본원의 발명자가 다시금 여러 가지로 검토한 바, 「박막 아일랜드의 외측 테두리(외주)의 일부를 구성하는 고농도의 소스층이나 드레인층의 에지와 게이트 전극과의 사이의 전계」가 TFT의 누설 전류(off 전류)에 중요한 영향을 주고 있는 것을 알았다.
즉, 소스층이나 드레인층에 가해지는 전계가 커지면 TFT의 누설 전류(off 전류)도 큰 것을 알았다.
그래서, 고농도의 소스층이나 드레인층을 박막 아일랜드의 안쪽에 설치하고, 외측 테두리부에 「스페이스」를 설치함으로써, 이 스페이스가 소스, 드레인층에 가해지는 상술한 전계를 완화한다. 따라서, 누설 전류(off 전류)의 감소 및 그 가변성이 억제된다.
상기 소스층 및 드레인층을 벗어나는 영역으로서, 상기 반도체 박막 아일랜드의 외측 테두리부의 적어도 상기 게이트 전극과 겹치는 부분은 불순물이 도입되어있지 않은 진성층으로 되어있어도 무방하다.
「스페이스」부분이 진성층(intrinsic layer)인 것을 명확화한 것이다. 진성층에서는 공핍층이 신장하기 쉽고, 이 공핍층은 전계를 흡수한다. 따라서, 고농도의 소스층·드레인층에 가해지는 전계가 감소하여 TFT의 누설 전류(off 전류)가 감소되고 그 변화도 억제된다.
상기 소스층 및 드레인층을 벗어나는 영역으로서, 상기 반도체 박막 아일랜드의 외측 테두리부의 적어도 상기 게이트 전극과 겹치는 부분은 상기 소스층 및 드레인층과는 반대 전도형의 불순물이 도입되어 있는 불순물층과, 그 불순물층에 연속해 있는 진성층으로 이루어져 있어도 무방하다.
예를 들면, NMOS 트랜지스터의 경우에는 박막 아일랜드의 외측 테두리부중, 적어도 게이트 전극과 겹치는 부분이 p 층과 i 층(진성층)을 가진다. 이 경우도 청구항 2의 경우와 같이 전계 완화의 효과가 얻어져서 누설 전류(off 전류)의 감소나 분산의 억제를 도모할 수 있다.
상기 반도체 박막 아일랜드의 외측 테두리로부터 상기 소스 또는 드레인까지의 상기 소정의 거리는 1㎛ 이상 5㎛ 이하인 것이 바람직하다.
반도체 박막 아일랜드의 외측 테두리로부터 소스(드레인)까지의 거리가 1㎛ 미만에서는 현실적인 가공이 어렵고, 또한, 5㎛ 보다 크면 결과적으로 반도체 박막 아일랜드의 크기가 커져서 설계 사양을 만족하지 못하게 된다. 따라서, 1㎛ 이상 5㎛n 이하가 바람직하다.
상기 반도체 박막 아일랜드는 비정질 실리콘을 어닐링하여 작성(作成)된 폴리실리콘으로 구성되어도 무방하다.
저온 프로세스에 의한 폴리실리콘 TFT는 고온 처리를 하지 않기 때문에 결정 손상의 회복력이 약하고 TFT의 누설 전류(off 전류)도 커지는 경향이 있다. 따라서, 본 발명의 적용이 효과적이다.
박막 트랜지스터는 상기 게이트 전극과 상기 드레인층과의 상대적 위치 관계에서 오프셋(offset)을 가지고 있어도 무방하다.
소위 「오프셋 구조」는 게이트와 드레인이 겹치는 부분을 가지지 않기 때문에 누설 전류(off 전류)의 감소에는 유효하지만, 그 한편, 오프셋량이 크면 on 전류의 감소, 한계값 전압의 증대를 초래한다. 따라서, 오프셋량의 조정은 어렵다.
본 발명을 오프셋 구조의 MOS 트랜지스터에 적용하면, 오프셋량을 그렇게 크게 하지 않아도 누설 전류(off 전류)를 효과적으로 감소할 수 있고, 또한, 분산이 억제되고, 따라서, on 전류의 확보나 설계가 용이하게 된다.
박막 트랜지스터는 2개의 게이트 전극을 서로 평행하게 배치한 듀얼 게이트 구조를 가지고 있어도 좋다.
듀얼 게이트 구조의 MOSFET는 2개의 MOS 트랜지스터를 직렬 접속한 구성을 하고 있다. 그리고, 본 발명의 전계 완화 구조의 채용에 의해서 각 MOSFET의 누설 전류가 감소하여, 하나의 MOSFET에 관한 감소율(본 발명의 적용 후의 누설 전류량/적용 전의 누설 전류량)을 「F(＜1)」라고 한 경우, 2개의 MOSFET 전체에서의 누설 전류의 감소율은, 「F×F」로 되고, 1개의 MOSFET의 경우 보다도, 더욱 누설 전류량이 감소된다.
본 발명에 관계되는 박막 트랜지스터는, 기판상에 설치된 반도체 박막 아일랜드와,
상기 반도체 박막 아일랜드에 선택적으로 불순물을 도입하여 형성된 소스층 및 드레인층과,
상기 반도체 박막 아일랜드의 외측 테두리부와만 겹치는 부분을 가지고 설치된 제1의 절연막과,
상기 반도체 박막 아일랜드의 표면 및 상기 제1의 절연막을 덮어 형성된 제2의 절연막과,
상기 제2의 절연막상에 설치된 게이트 전극층을 가진다.
본 발명에서는 게이트 전극과 소스·드레인 사이의 전계 완화를 위해서, 제1의 절연막을 박막 아일랜드의 외측 테두리부에 중첩시켜 설치하고, 그 제1의 절연막의 두께분 만큼 게이트의 에지까지의 거리를 증대시킨다. 이것에 의해, 소스·드레인에 가해지는 전계가 완화되어, TFT의 누설 전류(off 전류)가 감소하고 변화도 억제된다.
본 발명에 관계되는 회로는, 상기 박막 트랜지스터를 가진다.
본 발명에 관계되는 액정 표시 장치는, 드라이버 회로 내장형인 것으로서, 상기 박막 트랜지스터를 가진다.
본 발명의 박막 트랜지스터를 사용함으로써, 회로 오동작 등이 적게 발생되고, 양호한 화질을 가지는 액정 표시 장치를 실현할 수가 있다.
상기 액정 표시 장치에서는, 상기 박막 트랜지스터는 회로부에서 사용되는 것이 바람직하다.
상기 액정 표시 장치에서는, 상기 박막 트랜지스터는 상기 회로부의 아날로그 스위치 수단으로서 사용되는 것이 바람직하다.
본 발명에 관계되는 액정 표시 장치는, 상기 박막 트랜지스터를 갖는 화소부를 구비한다.
화소부의 TFT의 누설 전류(off 전류)가 감소되어, 표시 화면의 휘도 변동이 적어진다. 또한, TFT의 누설 전류(off 전류)의 변동이 억제되고 액티브 매트릭스 기판의 설계도 용이하다. 따라서, 고성능인 액정 표시 장치가 실현된다.
본 발명에 관계되는 액정 표시 장치는, 상기 박막 트랜지스터를 사용하여 구성된다.
본 발명의 TFT로 액정 드라이버 회로 등의 주변 회로를 구성한 경우, 고성능의 회로를 형성할 수 있다. 이 회로를 액티브 매트릭스 기판 상에 형성하는 것도 용이하다. 따라서, 고성능인 액정 표시 장치가 실현된다.
본 발명에 관계되는 박막 트랜지스터의 제조 방법은, 기판상의 비단결정 실리콘 박막에 형성된 채널 영역과, 해당 비단결정 실리콘 박막에 해당 채널 영역을 끼울 수 있게 사이를 벌려 형성된 제1전도형으로 이루어지는 제1영역 및 제2영역과, 상기 제1영역과 상기 채널 영역과의 사이 및 상기 제2영역과 상기 채널 영역과의 사이의 양쪽에 형성된 상기 제1전도형과 반대의 전도형으로 이루어지는 제3영역을 가지며, 상기 채널 영역이 상기 제1전도형과 반대의 전도형으로 이루어지는 박막 트랜지스터의 제조 방법에 있어서, 기판상에 비단결정 실리콘 박막을 형성하는 실리콘 박막 형성 공정과, 해당 비단결정 실리콘 박막의 일부에 제1전도형과 반대의 전도형의 불순물을 이온 주입함으로써 상기 제3영역을 형성하는 제3영역 형성공정과, 상기 비단결정 실리콘 박막의 제3영역상에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 게이트 전극 형성 공정과, 상기 제3영역 형성 공정의 이온 주입시의 선량(dose) 보다도 적은 선량으로 제1전도형의 불순물을 이온 주입함으로써 상기 제1영역 및 제2영역을 형성하는 제1, 제2영역 형성 공정을 가진다.
본 발명에 관계되는 박막 트랜지스터의 제조 방법은, 기판상의 비단결정 실리콘 박막에 형성된 채널 영역과, 해당 비단결정 실리콘 박막에 해당 채널 영역을 끼울 수 있게 사이를 벌려 형성된 제1전도형으로 이루어지는 제1영역 및 제2영역과, 상기 제1영역과 상기 채널 영역과의 사이 및 상기 제2영역과 상기 채널 영역과의 사이의 양쪽에 형성된 상기 제1전도형과 반대의 전도형으로 이루어지는 제3영역을 가지는 박막 트랜지스터의 제조 방법에 있어서, 기판상에 비단결정 실리콘 박막을 형성하는 실리콘 박막 형성 공정과, 해당 비단결정 실리콘 박막상에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 게이트 전극 형성 공정과, 해당 게이트 전극을 마스크로서 사용함과 동시에 상기 제1영역 및 제2영역을 덮는 마스크재를 사용하여 제1전도형과 반대의 전도형의 불순물을 이온 주입함으로써, 상기 채널 영역에 인접한 영역에 제3영역을 형성하는 제3영역 형성 공정과, 해당 제3영역 형성 공정의 이온 주입시의 선량보다도 적은 선량으로 제1전도형의 불순물을 이온 주입함으로써 상기 비단결정 실리콘 박막의 제3영역에 인접한 영역에 상기 제1영역 및 제2영역을 형성하는 제1·제2영역 형성 공정을 가진다.
본 발명에 관계되는 박막 트랜지스터의 제조 방법은, P 형, N 형을 모두 가지는 상보형 박막 트랜지스터를 갖는 액정 표시 장치에 사용되고, 기판상의 비단결정 실리콘 박막에 형성된 채널 영역과, 해당 비단결정 실리콘 박막에 해당 채널 영역을 끼울 수 있게 사이를 벌려 형성된 제1전도형으로 이루어지는 제1영역 및 제2영역과, 이들 제1영역과 제2영역 사이의 상기 비단결정 실리콘 박막에 형성된 상기 제1전도형과 반대의 전도형으로 이루어지는 제3영역을 갖는 박막 트랜지스터의 제조 방법에 있어서, 상기 제3영역의 형성을, 상기 제1전도형과 반대의 전도형으로 이루어지는 트랜지스터의 제1영역 및 제2영역의 형성과 동시에 행한다.
본 발명에 관계되는 박막 트랜지스터의 제조 방법은,
기판상에 비정질 실리콘의 박막을 퇴적하는 공정과,
이 비정질 실리콘의 박막에 레이저광을 조사하여, 결정화된 폴리실리콘의 박막을 얻는 공정과,
레이저 조사에 의해 얻어진 상기 폴리실리콘의 박막을 패터닝하여 폴리실리콘 아일랜드를 형성하고, 그 폴리실리콘 아일랜드상에 게이트 절연막을 형성하고, 그 게이트 절연막상에 게이트 전극을 형성하는 공정과,
상기 폴리실리콘 아일랜드의 외측 테두리부의 적어도 일부를 덮는 절연층을 형성하는 공정과,
상기 게이트 전극과 상기 절연층을 마스크로서 사용하여 상기 폴리실리콘 아일랜드에 불순물을 도입하여, 소스층 및 드레인층을 형성하는 공정과,
소스 전극 및 드레인 전극을 형성하는 공정을 갖는다.
게이트 전극과 절연층을 마스크로서 사용하여 자동적으로 위치가 맞추어져, 박막 아일랜드의 외측 테두리보다 안쪽에 소스층이나 드레인층을 형성할 수가 있다.
(제1의 실시 형태)
이하, 본 발명의 제1의 실시 형태를 도 1A 내지 도 3D를 참조하여 설명한다.
도 1A 및 도 1B는 본 실시 형태의 박막 트랜지스터(16)를 나타내는 도면으로서, 이 박막 트랜지스터(16)는 예를 들면 액정 디스플레이의 아날로그 스위치로서 사용되는 폴리실리콘 TFT이다.
도 1A는 박막 트랜지스터(16)의 평면도이다. 이 도면에 나타내는 것 같이, 박막 트랜지스터(16)는, 모두 N 형(제1전도형) 불순물 확산 영역인 소스 영역(17)(제1영역)과, 드레인 영역(18)(제2영역)과, 게이트 전극(19)을 가지고 있고, 게이트 전극(19) 바로 아래가 채널 영역(30)으로 되어있다.
또한, 박막 트랜지스터(16)의 채널 길이(L)와 채널 폭(W)의 비는, 예를 들면 5㎛/100㎛ 정도이다. 또한, 소스 영역(17), 드레인 영역(18)에는, 복수의 컨택트홀(20, 20, …)을 통해서 소스 전극(21), 드레인 전극(22)이 각각 접속되어 있다. 그리고, 드레인 영역(18), 채널 영역(30) 및 소스 영역(17)에 걸쳐 연속적으로 형성된 P 형 불순물 확산 영역(23)(캐리어 주입 영역, 제1전도형과 반대의 전도형으로 이루어지는 제3영역)이 복수의 장소에 일정한 간격을 두고서 형성되어 있다. 예를 들면, P 형 불순물 확산 영역(23)의 폭은 5㎛ 정도, P 형 불순물 확산 영역(23)끼리의 간격은 5㎛ 정도이다.
도 1B는 도 1A의 I-I 선에 대한 단면도이다. 이 도면에 나타내는 것같이, 유리 기판(24)상에 실리콘 산화막으로 이루어지는 기판 절연막(25), 소스 및 드레인 영역(17, 18) 및 P 형 불순물 확산 영역(23)이 형성되는 다결정 실리콘 박막(26)이 순차 형성되어 있다. 그리고, 그 위에 게이트 절연막(27)을 사이에 두고 게이트 전극(19)이 형성되어 있다. 또한, 그 위에 실리콘 산화막으로 이루어지는 층간절연막(28)이 형성됨과 동시에, 층간절연막(28)을 관통하여 소스 영역(17), 드레인 영역(18)으로 통하는 컨택트홀(20, 20)이 개구되어, 소스 전극(21), 드레인 전극(22)이 형성되어 있다.
다음에, 상기 구성의 박막 트랜지스터의 제조 방법을 도 2A 내지 도 3D를 이용하여 설명한다. 이하에 서술하는 제조 방법은, 예를 들면 게이트 절연막의 형성에 열산화법이 아니라 CVD 법을 사용함에 있어서, 프로세스 전체를 통하여 450℃ 이하의 낮은 공정 온도에서 제조하는 것이다. 이러한 이유로, 기판의 재료로서 유리를 사용할 수 있다.
우선, 도 2A에 나타내는 것같이, 유리 기판(24)상의 전체면에 CVD 법을 사용하여 막두께 100 내지 500nm 정도의 실리콘 산화막을 형성하여 기판 절연막(25)으로 한다. 다음에, 기판 절연막(25)상의 전체면에 디실란(Si2H6) 혹은 모노실란(SiH4)을 원료로 한 CVD 법을 사용하여 막두께 50nm 정도의 비정질 실리콘 박막을 형성한 후, XeCl 등의 엑시머 레이저 어닐링을 행함으로써 다결정화한다. 그리고, 주지의 포토리소그래피 에칭 기술을 사용하여 다결정 실리콘 박막(26)의 패터닝을 행한다(실리콘 박막 형성 공정).
다음에, 도 2B에 나타내는 것같이, P 형 불순물 확산 영역을 형성하고자 하는 영역만이 개구하는 포토레지스트 패턴(29)을 형성한 후, B2H6/H2를 이용한 이온 도핑를 행함으로서 P 형 불순물 확산 영역(23)을 형성한다(제3영역 형성 공정). 또한, 이온 도핑시의 선량은 예를 들면 1 내지 10×1015atoms/㎠ 정도로 한다. 그 후, 포토레지스트 패턴(29)을 제거한 후, 도 2C에 나타내는 것같이, ECR-CVD(Electron Cyclotron Resonance Chemical Vapor Deposition)법 등을 사용하여 막두께 120nm 정도의 실리콘 산화막으로 이루어지는 게이트 절연막(27)을 형성한다.
다음에, 스퍼터법에 의해 막두께 600 내지 800nm 정도의 탄탈막을 전체면에 퇴적시켜, 도 3A에 나타내는 것같이, 이것을 패터닝함으로써 게이트 전극(19)을 형성한다(게이트 전극 형성 공정). 계속해서, 도 3B에 나타내는 것같이, 이 게이트 전극(19)을 마스크로서 PH3/H2를 이용한 이온 도핑을 함으로써, N 형 불순물 확산 영역인 소스 영역(17), 드레인 영역(18)을 형성한다(제1·제2영역 형성 공정). 또한, 이온 도핑시의 선량은 1 내지 10×1015atoms/㎠ 정도로 무방하지만, 도 2B의 이온 도핑 공정에서의 B2H6/H2의 선량보다도 적게 설정한다. 이 때, 채널 영역(30)과 소스, 드레인 영역(17, 18) 사이의 영역(23a)에는 P 형 불순물, N 형 불순물의 양쪽이 도입되게 되지만, 선량을 상기한 바와 같이 설정하는 것으로 영역(23a)은 P 형인 채로 남는다. 계속해서, 300℃, 2시간의 N2어닐링을 행한다.
그리고, 도 3C에 나타내는 것같이, CVD 법에 의해 막두께 500 내지 1000nm 정도의 실리콘 산화막으로 이루어지는 층간절연막(28)을 형성한다. 마지막으로, 도 3D에 나타내는 것같이, 층간절연막(28)을 관통하여 다결정 실리콘 박막(26)상의 소스 영역(17), 드레인 영역(18)으로 통하는 컨택트홀(20, 20)을 개구한 후, 전체면에 Al-Si-Cu 막을 퇴적시켜, 이것을 패터닝함으로써, 소스 전극(21), 드레인 전극(22)을 형성한다.
본 실시 형태의 박막 트랜지스터(16)에 있어서, 아날로그 스위치를 on 시키는 경우에 소스 전극(21)-드레인 전극(22) 간에 전압을 인가하면 소스 영역(17)으로부터 드레인 영역(18)으로 향하여 전자가 주입되지만, 그 전자가 드레인 영역(18) 부근의 고전계 영역에서 가속되어, 임팩트 이온화에 의해서 핫 캐리어(전자·정공쌍)가 발생한다. 이 때, 본 실시 형태의 박막 트랜지스터(16)에서는, 종래의 박막 트랜지스터와 달리, 드레인 영역(18) 내에 P 형 불순물 확산 영역(23)이 설치되어 있기 때문에, 발생한 정공의 일부가 포텐셜이 낮은 P 형 불순물 확산 영역(23) 내로 흘러 들어 온다. 그 결과, 종래의 박막 트랜지스터와 비교하여, 정공이 소스 영역(17)에 주입되는 량이 각별히 적어지기 때문에, VGS-IDS특성 곡선이 디플리션(depletion) 측으로 이동한다고 하는 특성 열화를 크게 감소할 수가 있다.
또한, 본 실시 형태의 구조에 의하면, P 형 불순물 확산 영역(23)을 하나의 장소뿐만 아니라 복수의 장소에 균등하게 설치하고 있기 때문에, 드레인 영역(18) 내의 어떤 장소에서 발생한 정공도 P 형 불순물 확산 영역(23)으로 흘러 들어오기 쉬워 특성 열화를 감소하는 효과를 높일 수 있다.
또한, 본 실시 형태에서는, P 형 불순물 확산 영역(23)이 소스 영역(17), 드레인 영역(18)과 이어진 구조로 되어있지만, P 형 불순물 확산 영역을 채널 영역의 내부에 독립하여 형성한 구조로 하여도 무방하다.
(제2의 실시 형태)
이하, 본 발명의 제2의 실시 형태를 도 4A 내지 도 7D를 참조하여 설명한다.
도 4A 및 도 4B는 본 실시 형태의 박막 트랜지스터(31)를 나타내는 도면이고, 도 4B는 도 4A의 IV-IV 선 단면도이다. 또한, 본 실시 형태의 박막 트랜지스터(31)가 제1의 실시 형태의 박막 트랜지스터와 다른 점은, P 형 불순물 확산 영역의 구조에만 국한되기 때문에, 도 4A 및 도 4B에 있어서 도 1A 및 도 1B와 공통되는 구성 요소에 관해서는 동일한 부호를 붙이고 상세한 설명을 생략한다.
도 4A, 도 4B에 나타내는 것같이, 이 박막 트랜지스터(31)는 모두 N 형(제1전도형) 불순물 확산 영역인 소스 영역(17)(제1영역) 및 드레인 영역(18)(제2영역)과, 게이트 전극(19)을 가지고 있고, 게이트 전극(19) 바로 아래가 채널 영역(30)으로 되어있다. 또한, 소스 영역(17), 드레인 영역(18)에는 복수의 컨택트홀(20, 20, …)을 통해서 소스 전극(21), 드레인 전극(22)이 각각 접속되어 있다. 그리고, 제1의 실시 형태와 달리, 복수의 P 형 불순물 확산 영역(32, 32, …)(캐리어 주입 영역, 제3영역)의 각각이, 채널 영역(30)을 제외한 드레인 영역(18)내 및 소스 영역(17)내에 형성되어서 이들 2개의 영역으로 분할된 구성으로 되어있다.
다음에, 본 실시 형태의 박막 트랜지스터의 제조 방법을 도 5A 내지 도 6C를 사용하여 설명한다.
우선, 도 5A에 나타내는 것같이, 유리 기판(24)상의 전체면에 CVD 법을 사용하여 막두께 100 내지 500nm 정도의 실리콘 산화막을 형성하여 기판 절연막(25)으로 한다. 다음에, 기판 절연막(25) 상의 전체면에, 디실란 또는 모노실란을 원료로 한 CVD 법을 사용하여 막두께 50nm 정도의 비정질 실리콘 박막을 형성한 후, XeCl 등의 엑시머 레이저 어닐링을 행하여 다결정화한다. 그리고, 주지의 포토리소그래피 에칭 기술을 사용하여 다결정 실리콘 박막(26)의 패터닝을 행한다(실리콘 박막 형성 공정).
다음에, 도 5B에 나타내는 것같이, ECR-CVD 법을 사용하여 막두께 120nm 정도의 실리콘 산화막으로 이루어지는 게이트 절연막(27)을 형성한다. 그리고, 스퍼터법에 의해 막두께 600 내지 800nm 정도의 탄탈막을 전체면에 퇴적시키고 이것을 패터닝함에 의해 게이트 전극(19)을 형성한다(게이트 전극 형성 공정).
다음에, 도 5C에 나타내는 것같이, P 형 불순물 확산 영역(32)을 형성하고자 하는 영역과 게이트 전극(19)을 형성한 영역이 개구하는 포토레지스트 패턴(29)을 형성한 후, B2H6/H2를 이용한 이온 도핑을 행하면, 게이트 전극(19)과 포토레지스트 패턴(29)이 마스크재가 되어 이온이 주입되기 때문에, 채널 영역(30)에 인접하는 부분에만 P 형 불순물 확산 영역(32)이 형성된다(제3영역 형성 공정). 또한, 이온 도핑시의 선량은 예를 들면 1 내지 10×1015atoms/㎠ 정도로 한다.
그리고, 포토레지스트 패턴(29)을 제거한 후, 도 6A에 나타내는 것같이, 게이트 전극(19)을 마스크로서 PH3/H2를 이용한 이온 도핑을 행함에 의해, N 형 불순물 확산 영역인 소스 영역(17), 드레인 영역(18)이 형성된다(제1·제2영역 형성 공정). 또한, 이온 도핑시의 선량은 1 내지 10×1015atoms/㎠ 정도로 좋지만, 도 5C의 이온 도핑 공정에서의 B2H6/H2의 선량보다도 적게 설정한다. 이 때, 채널 영역(30)과 소스, 드레인 영역(17, 18) 사이의 영역(32)에는 P 형 불순물, N 형 불순물의 양쪽이 도입되게 되지만, 선량을 상기한 바와 같이 설정하는 것으로 영역(32)은 P 형인 채로 남는다. 계속해서, 300℃, 2시간의 N2어닐링을 행한다.
그리고, 도 6B에 나타내는 것같이, CVD 법에 의해 막두께 500 내지 1000nm 정도의 실리콘 산화막으로 이루어지는 층간절연막(28)을 형성한다. 마지막으로, 도 6C에 나타내는 것같이, 층간절연막(28)을 관통하여 다결정 실리콘 박막(26)상의 소스 영역(17), 드레인 영역(18)을 통하는 컨택트홀(20, 20)을 개구한 후, 전체면에 Al-Si-Cu 막을 퇴적시키고, 이것을 패터닝함을써, 소스 전극(21), 드레인 전극(22)을 형성한다.
위에서, N 채널 TFT 단독의 경우의 제조 방법에 관해서 설명하였지만, P 채널 TFT, N 채널 TFT를 모두 가지고 있는 상보형(CMOS 형) TFT를 가지는 액정 표시 장치의 경우, N 채널 TFT인 박막 트랜지스터(31)의 P 형 불순물 확산 영역(32)의 형성을 P 채널 TFT의 소스, 드레인 영역의 형성과 동시에 행하는 것도 가능하다. 이하, 그 예에 관해서 도 7A 내지 도 7D를 사용하여 설명한다.
우선, 도 7A에 나타내는 것같이, 유리 기판(24)상의 전체면에, CVD 법을 사용하여 막두께 100 내지 500nm 정도의 실리콘 산화막을 형성하여 기판 절연막(25)으로 한다. 다음에, 기판 절연막(25)상의 전체면에, 디실란 또는 모노실란을 원료로 한 CVD 법을 사용하여 막두께 50nm 정도의 비정질 실리콘 박막을 형성한 후, XeCl 등의 엑시머 레이저 어닐링을 행함으로써 다결정화한다. 그리고, 주지의 포토 리소그래피·에칭 기술을 사용하여 다결정 실리콘 박막의 패터닝을 행하여 다결정 실리콘 박막(26)을 형성한다(실리콘 박막 형성 공정).
다음에, 도 7B에 나타내는 것같이, 다결정 실리콘 박막(26) 및 기판 절연막(25)의 표면에, ECR-CVD 법을 사용하여 막두께 120nm 정도의 실리콘 산화막으로 이루어지는 게이트 절연막(27)을 형성한다. 그리고, 스퍼터법에 의해 막두께 600 내지 800nm 정도의 탄탈막을 전체면에 퇴적시키고, 이것을 패터닝함으로써 게이트 전극(19)을 형성한다(게이트 전극 형성 공정). 여기까지의 공정에서는, N 채널 TFT측, P 채널 TFT 측 모두 같은 처리가 행하여진다.
다음에, 도 7C에 나타내는 것같이, N 채널 TFT 측의 P 형 불순물 확산 영역을 형성하고자 하는 영역과 P 채널 TFT 측의 모든 영역이 개구하는 포토레지스트 패턴(29a)을 형성한 후 B2H6/H2를 이용한 이온 도핑을 행한다. 그러면, N 채널 TFT 측에서는 포토레지스트 패턴(29a)과 게이트 전극(19)이 마스크가 되어 이온이 주입되기 때문에, 게이트 전극(19) 바로 아래의 채널 영역(30)의 측방에 P 형 불순물 확산 영역(32)이 형성된다(제3영역 형성 공정). 한편, P 채널 TFT 측에서는 게이트 전극(19)이 마스크가 되어 이온이 주입되기 때문에, 게이트 전극(19) 바로 아래의 채널 영역(48)을 사이에 끼어 소스 영역(49)(제1영역), 드레인 영역(50)(제2영역)이 형성된다. 이렇게하여, N 채널 TFT의 P 형 불순물 확산 영역(32)과 P 채널 TFT의 소스, 드레인 영역(49, 50)을 동시에 형성할 수가 있다. 또한, 이온 도핑시의 선량은, 예를 들면 1 내지 10×1015atoms/㎠ 정도로 행한다.
그 후, 포토레지스트 패턴(29a)을 제거한 후, 도 7D에 나타내는 것같이, P 채널 TFT 측의 모든 영역을 덮는 포토레지스트 패턴(29b)을 형성하고, 이것을 마스크로서 PH3/H2를 이용한 이온 도핑을 행한다. 그렇게 하면, P 채널 TFT 측에는 이온이 주입되지 않고, N 채널 TFT 측에 N 형 불순물 확산 영역인 소스 영역(17), 드레인 영역(18)이 형성된다(제1·제2영역 형성 공정). 또한, 이온 도핑시의 선량은 1 내지 10×1015atoms/㎠ 정도로 적당하지만, 도 7C의 이온 도핑 공정에서의 B2H6/H2의 선량보다도 적게 설정한다. 이 때, N 채널 TFT 측의 채널 영역(30)과 소스, 드레인 영역(17, 18) 사이의 영역(32)에는 P 형 불순물, N 형 불순물의 양쪽이 도입되게 되지만, 선량을 상기한 바와 같이 설정하는 것으로 영역(32)은 P 형인 채로 남는다.
이후는, 제1의 실시 형태의 제조 방법과 같이, 층간절연막의 형성, 컨택트홀의 개구, 소스, 드레인 전극의 형성을 순차 행하면 좋다. 또한, 본 방법에서는, N 채널 TFT의 P 형 불순물 확산 영역(32)과 P 채널 TFT의 소스, 드레인 영역(49, 50)을 먼저, N 채널 TFT의 소스, 드레인 영역(17, 18)을 후에 형성하였지만, 이것과는 반대로, N 채널 TFT의 소스, 드레인 영역(17, 18)을 먼저, N 채널 TFT의 P 형 불순물 확산 영역(32)과 P 채널 TFT의 소스, 드레인 영역(49, 50)을 후에 형성하도록 하여도 무방하다(도 7C와 도 7D의 순서를 반대로 하여도 무방하다).
CMOS-TFT를 갖는 경우, 이 방법을 사용하면 한번의 포토리소그래피 공정과 P 형 이온 주입 공정으로 N 채널 TFT의 P 형 불순물 확산 영역(32)과 P 채널 TFT의 소스, 드레인 영역(49, 50)을 동시에 형성할 수가 있기 때문에, 공정수를 늘리는 일없이, 특성 열화 방지를 위한 불순물 확산 영역을 갖는 박막 트랜지스터를 제작할 수가 있다.
본 실시 형태의 박막 트랜지스터(31)에 있어서도, 발생한 정공이 P 형 불순물 확산 영역(32) 내로 흘러 들어오는 결과, 정공이 소스 영역(21)에 주입되는 량이 줄어들기 때문에, VGS-IDS특성 곡선의 디플리션(depletion) 측으로의 이동이라는 특성 열화를 감소할 수가 있다고 하는 제1의 실시 형태와 같은 효과를 나타낼 수 있다.
또한, 상기 제1, 제2의 실시 형태에서는, P 형 불순물 확산 영역이 게이트 전극 아래의 채널 영역에서 바깥측으로 밀려나오도록 형성된 예를 나타내었지만, 예를 들면, 도 8A 및 동일 도면의 VIII-VIII 선의 단면도인 도 8B에 나타내는 것같이, 채널 영역(30)으로부터 소스, 드레인 영역(17, 18)측으로 밀려나오지 않는 형상의 P 형 불순물 확산 영역(71)으로 하거나, 도 9A 및 동일 도면의 IX-IX 선의 단면도인 도 9B에 나타내는 것같이, 채널 영역(30) 중의 채널 길이 방향의 일부를 P 형 불순물 확산 영역(72)으로 하는 구조를 채용하여도 무방하다. 또한, 도 8A 내지 도 9B에 있어서, 도 1A 및 도 1B, 및 도 4A 및 도 4B와 공통되는 구성 요소에 관해서는 동일한 부호를 붙인다.
또한, 상기 제1, 제2의 실시 형태의 박막 트랜지스터에서는, 소스 영역측에도 P 형 불순물 확산 영역을 설치하였지만, 정공이 발생하는 것은 어디까지나 드레인 영역 부근이기 때문에, 반드시 P 형 불순물 확산 영역을 소스 영역측에 설치할 필요는 없고, 적어도 드레인 영역측에 설치하여 두면 무방하다.
(제3의 실시 형태)
이하, 본 발명의 제3의 실시 형태를 도 10A 및 도 10B를 참조하여 설명한다. 도 10A 및 도 10B는 본 실시 형태의 박막 트랜지스터(34)를 나타내는 도면이고, 제1, 제2의 실시 형태의 박막 트랜지스터에는 P 형 불순물 확산 영역이 설치되어 있었지만, 본 실시 형태의 박막 트랜지스터(34)는 P 형 불순물 확산 영역을 가지지 않고, 소스, 드레인 영역 및 채널 영역의 평면 형상을 연구한 것이다.
도 10A는 본 실시 형태의 박막 트랜지스터(34)의 평면도이다. 이 도면에 나타내는 것같이, 박막 트랜지스터(34)는 모두 N 형 불순물 확산 영역인 소스 영역(35) 및 드레인 영역(36)과, 게이트 전극(37)을 갖고 있고, 게이트 전극(37) 바로 아래가 채널 영역(38)으로 되어있다. 또한, 소스, 드레인 영역(35, 36)의 게이트 전극(37)과 반대측, 즉 소스 전극(39), 드레인 전극(40)과 접속되는 측의 단부는 폭이 좁고, 게이트 전극(37) 측은 그 폭이 한쪽 측에서 10㎛ 정도 넓게되어 외측(도면 중의 상하 방향)으로 튀어나온 돌출부(35a, 36a)(캐리어 주입 영역)로 되어 있다. 본 실시 형태에서는, 예를 들면 채널 길이(L)가 5㎛, 소스, 드레인 영역의 좁은 측의 폭(W1)(최소 폭)이 100㎛ 정도이고, 채널 영역의 폭(W2)은 좁은 부분의 폭(W1)보다도 20㎛ 정도 크게 되어 있다. 그리고, 소스 영역(35), 드레인 영역(36)에는, 복수의 컨택트홀(41, 41, …)을 통하여 소스 전극(39), 드레인 전극(40)이 각각 접속되어 있다.
도 10B는 도 10A의 X-X 선에 대한 단면도이다. 이 도면에 나타내는 것같이, 유리 기판(42)상에, 실리콘 산화막으로 이루어지는 기판 절연막(43), 소스, 드레인 영역(35, 36) 및 채널 영역(38)이 되는 다결정 실리콘 박막(44)이 순차 형성되어 있다. 그리고, 그 위에 게이트 절연막(45)을 사이에 두고 탄탈막으로 이루어지는 게이트 전극(37)이 형성되어 있다. 또한, 그 위에 실리콘 산화막으로 이루어지는 층간절연막(46)이 형성됨과 동시에, 층간절연막(46)을 관통하여 소스 영역(35), 드레인 영역(36)으로 통하는 컨택트홀(41, 41)이 개구되고, 소스 전극(39), 드레인 전극(40)이 형성되어 있다.
그런데, 일반적으로 캐리어(전자나 정공)의 이동 기구(機構)에는 드리프트와 확산이 있다. 드리프트는 전계에 의해서 이동하는 캐리어의 흐름, 확산은 농도 구배(勾配)에 의해서 이동하는 캐리어의 흐름이다. 그래서, 본 실시 형태의 박막 트랜지스터(34)에 있어서, 드레인 영역(36) 부근에 발생한 정공의 흐름에도 드리프트에 의해서 소스 영역(35)으로 향하여 흐르는 성분과 확산에 의해서 임의의 방향으로 흐르는 성분이 있고, 따라서, 확산 성분의 일부는 돌출부(35a, 36a)쪽으로 흘러 간다. 그 한편, 소스, 드레인 전극(39, 40)으로부터 전압이 인가되어 전계가 발생하고, 트랜지스터로서 실제로 기능하는 영역은, 소스, 드레인 영역(35, 36) 및 채널 영역(38)중의 폭이 좁은 부분의 영역이다. 따라서, 돌출부(35a, 36a)로 흘러 들어온 정공은 트랜지스터 특성에는 영향이 없게 되고, 그 결과, 종래의 박막 트랜지스터에 비교하여, 소스 영역(35)에 실효적(實效的)으로 주입되는 정공의 비율이 낮게 되기 때문에, 특성 열화를 감소할 수가 있다.
(제4의 실시 형태)
이하, 본 발명의 제4의 실시 형태를 도 11A 및 도 11B를 참조하여 설명한다. 도 11A 및 도 11B는 본 실시 형태의 박막 트랜지스터(51)를 나타내는 도면이고, 본 실시 형태의 박막 트랜지스터(51)도, 제3의 실시 형태와 동일하게 P 형 불순물 확산 영역을 가지지 않고, 채널 폭이 작은 트랜지스터를 복수개로, 병렬로 접속한 형태의 것이다. 또한, 도 11A 및 도 11B에 있어서 도 10A 및 도 10B와 동일한 구성 요소에 관해서는 동일한 부호를 붙인다.
도 11A는 본 실시 형태의 박막 트랜지스터(51)의 평면도이다. 이 도면에 나타내는 것같이, 박막 트랜지스터(51)는, 복수(본 실시 형태의 경우, 4개)의 다결정 실리콘 박막(52)이 하나의 게이트 전극(37)에 각각 교차되도록 형성되어 있다. 또한, 각 다결정 실리콘 박막(52)에는 게이트 전극(37) 아래의 채널 영역(38)을 사이에 끼워 N 형 불순물 확산 영역인 소스 영역(53)(제1영역) 및 드레인 영역(54)(제2영역)이 형성되어 있다. 그리고, 각 다결정 실리콘 박막(52)의 소스 영역(53) 및 드레인 영역(54)에 컨택트홀(41)이 형성되고, 소스 영역(53)끼리, 드레인 영역(54)끼리가 공통의 소스 전극(39), 드레인 전극(40)에 각각 접속되어 있다. 또한, 본 실시 형태에서는, 치수의 하나의 예로서 채널 길이(L)가 5㎛, 각 채널 영역(38)의 폭(W1)이 10㎛이고, 복수의 다결정 실리콘 박막(52)의 가장 외측의 변 사이의 치수(W2)가 70㎛로 되어있다. 덧붙여 말하면, W1은 10㎛ 이하, W2는 50㎛ 이상인 것이 바람직하다.
도 11B는 도 11A의 XI-XI 선에 대한 단면도이다. 이 도면에 나타내는 것같이, 유리 기판(42)상에, 실리콘 산화막으로 이루어지는 기판 절연막(43), 소스, 드레인 영역(53, 54) 및 채널 영역(38)이 되는 다결정 실리콘 박막(52)이 순차 형성되어 있다. 그리고, 그 위에 게이트 절연막(45)을 사이에 두고 탄탈막으로 이루어지는 게이트 전극(37)이 형성되어 있다. 또한, 그 위에 실리콘 산화막으로 이루어지는 층간절연막(46)이 형성됨과 동시에, 층간절연막(46)을 관통하여 소스 영역(53), 드레인 영역(54)으로 통한 컨택트홀(41, 41)이 개구되고, 소스 전극(39), 드레인 전극(40)이 형성되어 있다.
채널 폭이 큰 TFT일수록, 동작시의 온도가 높다. 이것은, 채널 폭이 크면, 채널의 중앙부 부근에서 발생한 열이 방산(放散)하는 방향이 상하 방향밖에 없고, 측면 방향으로는 방산하기 어렵기 때문이다. 따라서, 채널 폭이 큰 TFT일수록, 신뢰성이 저하하게 된다. 이 관점에서, 본 실시 형태에서는 폭이 작은 복수개의 트랜지스터를 병렬로 접속함으로써 동작시의 열이 효율 좋게 방산하여, 충분한 신뢰성을 확보할 수가 있다.
(제5의 실시 형태)
이하, 본 발명의 제5의 실시 형태를 도 12를 참조하여 설명한다.
본 실시 형태는, 본 발명의 박막 트랜지스터를 이용한 액정 표시 장치로서, 도 12는 그 액정 표시 장치의 구성을 나타내는 블럭도이다.
도 12에 나타내는 것같이, 이 액정 표시 장치(55)는 드라이버 회로를 내장한 것으로서, 소스선 드라이버 회로(56), 게이트선 드라이버 회로(57), 화소 매트릭스(58)의 각 부분으로 구성되어 있다. 소스선 드라이버 회로(56)는 시프트 레지스터(59), 비디오 신호 버스(60a, 60b, 60c), 아날로그 스위치(61a, 61b, 61c) 등을 가지며, 또한, 게이트선 드라이버 회로(57)는 시프트 레지스터(62), 버퍼(63) 등을 가지고 있고, 이들 드라이버 회로(56, 57)를 구성하는 트랜지스터(도시 생략)의 구성은 모두 CMOS 형이다. 한편, 화소 매트릭스(58)는 각 화소(64)가 매트릭스 모양으로 배열된 것이고, 각 화소는 화소 트랜지스터(65), 액정 셀(66), 대향 전극(67)으로 구성되어 있다. 그리고, 소스선 드라이버 회로(56)로부터 화소 매트릭스(58)의 각 화소 트랜지스터(65)에 대하여 소스선(68a, 68b, 68c)이 이어져 있고, 게이트선 드라이버 회로(57)로부터 화소 매트릭스(58)의 각 화소 트랜지스터(65)에 대하여 게이트선(69a, 69b)이 이어져 있다.
이 액정 표시 장치에 있어서는, 소스선 드라이버 회로, 게이트선 드라이버 회로 등의 회로부, 아날로그 스위치, 화소 트랜지스터의 각 부분 혹은 일부분에 본 발명의 박막 트랜지스터가 적용되고 있다. 이러한 구성에 의해, 회로의 오동작 등의 발생이 적고, 양호한 화질을 가지는 액정 표시 장치를 실현할 수가 있다.
다음에, 폴리실리콘 TFT에서 누설 전류(off 전류)가 생기는 기구(機構)에 관한 고찰에 관해서 설명한다.
도 13A에 나타내는 것같이, 폴리실리콘 TFT(n 채널의 인핸스먼트형 MOSFET)(M1)의 누설 전류(off 전류) 「ID」는 게이트(G) 전위를 0V 이하로 하여, 소스(S)와 드레인(D) 사이에 소정의 전압을 준 경우(드레인 전위>소스 전위, 드레인 전위〉0)에 흐르는 전류로 정의된다.
도 14에 저온 프로세스에 의해 작성한 폴리실리콘 TFT의 게이트·소스간 전압(VGS)과 드레인·소스간 전류(IDS)와의 관계의 일례를 나타낸다. 누설 전류(off 전류)는 상당히 크고, 또한, 변화의 폭(Q)도 넓은 것을 알았다.
단결정의 MOSFET에 비교하여, 폴리실리콘 박막의 MOSFET의 누설 전류(off 전류)가 큰 것은, 폴리실리콘의 FET의 독자적인 누설 전류의 기구가 존재하기 때문이다. 도 15를 사용하여, 본 원의 발명자에 의해서 이루어진 고찰에 관해서 설명한다.
도 15는 N 형의 MOSFET의 축적 상태(게이트를 역바이어스한 상태)에 있어서의 에너지 밴드도를 나타낸다. 음의 게이트 전압의 영향을 받아, 에너지 밴드는 경사지고 있다. 또한, Ei는 진성 레벨을 나타내며, Ev는 가전자대의 상한 레벨을 나타내며, Ec는 전도대의 하한 레벨을 나타낸다.
예를 들면, 폴리실리콘 MOSFET로의 빛의 조사나 잡음에 의한 여기(excitation)에 의해서, 가전자대에 전자·정공쌍이 생겼다고 하자.
폴리실리콘에는, 각종의 국재 준위(局在準位: J1, J2, J3 내지 Jn)가 존재하고 있고, 따라서, 전계의 도움이 있으면, 새롭게 생긴 전자는, 국재 준위(J1, J2, J3) 등을 통하여 높은 레벨의 국재 준위(Jn)까지 달할 수가 있다. 그리고, 그 준위에 있어서의, 금지대와 전도대와의 폭「d」가 밴드의 구부러짐에 의해서 드브로이의 파장 정도로 짧으면, 터널 효과에 의해서 전자는 금지대를 빠져 나가서 전도체로 이동할 수 있다. 이것에 의해, 누설 전류(off 전류)가 생긴다.
이와 같이, 폴리실리콘의 MOSFET에서의 「전계」는, 전자의 국재 준위를 통한 여기나, 또는 밴드의 급격한 구부러짐을 생기게 한다. 즉, 「전계」는 TFT의 누설 전류 특성에 중요한 영향을 준다.
그리고, 본 발명자의 검토에 의하면, 도 13B에 나타내는 것같이, 기판(930)상에 폴리실리콘 아일랜드를 사용하여 구성된 MOSFET에서는 아일랜드의 외측 테두리부(외주부)와 게이트 전극(22)이 겹치는 부분의, 소스(132) 및 드레인(142)과 접하는 4개의 에지부 (a)내지(d)에서, 강한 전계가 소스, 드레인에 가해져, 이것이 누설 전류가 증대하는 요인으로 되고 있는 것을 알았다.
4개의 에지부 (a)내지(d)에서 전계가 강한 것은 아일랜드의 두께에 기인하며, 기판(930)과 아일랜드 사이에 계단 차이가 생겨, 이 부분에서 게이트 절연막의 막두께가 얇게 되기 때문에, 그리고 아일랜드의 에지가 예각이기 때문에 전계 집중이 생기기 쉽기 때문이다.
(제6의 실시 형태)
도 16은 본 발명의 제6의 실시 형태에 관계되는 MOSFET의 평면도이다.
이 MOSFET의 특징은 폴리실리콘 아일랜드의 외측 테두리부에 진성층(i 층)(110)이 설치되어 있는 것이다. 즉, 도 13B와는 달리, 폴리실리콘 아일랜드의 외측 테두리(외주)와 소스층(130) 및 드레인층(140)의 외측 테두리가 일치하지 않고, 소스층(130) 및 드레인층(140)은 아일랜드의 안쪽에 배치되어 있다. 또한, 도 16 중, 참조 번호 120은 게이트 전극층이고, 참조번호 930은 절연성 기판이다.
도 17은 도 16의 XVII-XVII 선에 대한 장치의 단면도이고, 도 18A는 도 16의 XVIII-XVIII 선에 대한 장치의 단면도이다. 도 17, 도 18A에서, 참조번호 150은 게이트 절연막(SiO2막)이다.
도 18A에 나타내는 것같이 폴리실리콘 아일랜드의 에지부 (a), (b)에서는, 아일랜드의 두께에 기인하여 생긴 계단 차이에 의해서 게이트 절연막의 두께(L1, L2)가 다른 평탄 부분의 두께에 비해 얇게 되고, 또한, 아일랜드의 에지가 예각으로 전계 집중이 생기기 쉽고, 따라서 전계가 강하다.
그러나, 도 18A의 구조에서는, 진성층(i 층)(110)이 소스층(130)에 가해지는 전계를 완화한다. 즉, 도 18B에 나타내는 것같이, 전계(E)가 가해지면, 진성층(i) 층(110)내에서 공핍층이 신장하여 이 전계를 흡수한다. 따라서, 소스층(130)에 가해지는 전계가 작게 된다. 상술한 설명대로 전계는 누설 전류(off 전류)의 발생에 영향을 주기 때문에, 전계가 작게 되면 그것 만큼 누설 전류(off 전류)가 감소하고 또한 변화도 억제된다.
도 19 및 도 20에 본 발명자에 의해서 측정된 저온 프로세스에 의해 작성한 폴리실리콘 TFT(n 형 MOSFET)의 게이트·소스간 전압(VGS)에 대한 드레인·소스간 전류(IDS)의 값을 나타낸다. 도 19는 본 발명을 적용하지 않은 경우이고, 도 20은 본 발명을 적용한 경우(도 16의 구조의 경우)이고, 모두 12개의 샘플에 관해서 누설 전류량을 실측(實測)하였다.
도 19에서는 VGS= -10V인 때에 최대로 IDS=10-10A이지만, 도 20의 경우, 같은 조건에서 최대로 IDS=10-11A로 누설 전류량이 1자리수 감소되어 있다.
또한, 도 19의 경우 VGS=-10V인 때 IDS의 변화 범위는 「10-11내지 10-13(A)」의 상태이지만, 도 20의 경우 같은 조건에서 IDS의 변화 범위는 「10-11내지 10-12(A)」의 상태로 되어 있고, 분산도 1자리 감소되어 있다.
이와 같이, 도 16의 구성에 의하면 누설 전류(off 전류)량을 감소하고, 그 변화를 억제할 수 있다.
도 16에서는, 소스층, 드레인층을 형성하기 위한 마스터 패턴의 편의를 고려하여 폴리실리콘 아일랜드를 둘러싸도록 진성층(i 층)(110)을 설치하고 있지만, 기본적으로는 게이트 전극층(120)과 중첩하는 부분, 특히, 도 16의 (a), (b), (c), (d) 부분으로서, 진성층(i 층)이 설치되어 있으면 무방하다.
또한, 도 16에서는, 설명의 편의상, 소스(S)와 드레인(D)의 양쪽에 대하여 진성층(i 층)을 개재(介在)시키고 있지만, 기본적으로는 드레인(D)에 대하여 진성층(i 층)이 개재되어 있으면 무방하다.
단, 예를 들면, 액정 표시 장치의 화소부의 TFT의 경우 전위가 여러가지로 변동하여 소스와 드레인을 특정할 수 없다. 이러한 경우는, 소스(또는 드레인)가 되는 2개의 불순물층의 양쪽에 진성층(i 층)을 개재시키는 구조로 할 필요가 있다.
(제7의 실시 형태)
도 21은 본 발명의 제7의 실시 형태에 관계되는 장치의 단면도(도 16의 XVIII-XVIII 선에 대한 단면도)이다.
본 실시 형태에서는 전계가 강한 (a)부 및 (b)부에 있어서, 폴리실리콘 아일랜드의 외측 테두리부에 p 층(160)과, 이 p 층에 연속해있는 진성층(i 층)(162)을 설치한 것이다.
본 발명자의 실험에 의하면 이 경우에도 상술한 실시 형태와 같은 효과가 얻어졌다.
(제8의 실시 형태)
도 22는 본 발명의 제8의 실시 형태에 관계되는 장치의 단면 구조(상측) 및 평면 구조(하측)를 나타내는 도면이다.
본 실시 형태의 특징은 폴리실리콘 아일랜드의 외측 테두리부에 겹치도록 절연막(SiO2막)(170)을 설치하고, 에지부에서의 절연막의 두께를 증대시켜, 이것에 의해서 전계를 완화한 것이다.
도 22의 상측의 도면에 나타내는 것같이 폴리실리콘 아일랜드의 에지부에 있어서, 그 에지와 게이트 전극층(120)과의 사이에는 절연막(SiO2막)(170)(두께 L3a, L3b)과 게이트 절연막(150)(두께 L4a, L4b)이 겹쳐서 존재하고 있다. 이것에 의해 n+층(소스 또는 드레인)(130)에 가해지는 전계가 완화된다.
(제9의 실시 형태)
도 23A는 본 발명의 제9의 실시 형태에 관계되는 장치의 평면 구조를 나타내며, 도 23B는 그 등가 회로를 나타낸다.
본 발명의 특징은 도 16의 구조를 듀얼 게이트형의 MOSFET에 적용한 것이다.
듀얼 게이트형의 MOSFET는 도 23B에 나타내는 것같이 2개의 MOS 트랜지스터(M1, M2)를 직렬로 접속한 구성을 하고 있다. 또한, 도 23A에서 참조번호 120은 제1게이트이고 참조번호 22는 제2게이트이고 참조번호 180은 소스층이다.
그리고 도 16에 나타내는 진성층에 의한 전계 완화 구조를 적어도 도 23A에 나타내는 (a) 내지 (h)의 각 부에 채용함으로써, 각 MOSFET의 누설 전류가 감소한다.
하나의 MOSFET에 관해서의 누설 전류의 감소율(본 발명의 적용 후의 누설 전류량/적용전의 누설 전류량)을「F(＜1)」라고 한 경우, 2개의 MOSFET 전체에서의 누설 전류의 감소율은, 「F×F」로 되어 1개의 MOSFET의 경우보다도 더욱 누설 전류량이 감소된다. 또한, 누설 전류의 분산도 감소된다.
(제10의 실시 형태)
도 24는 본 발명의 제10의 실시 형태에 관계되는 장치의 평면 구조(상측) 및 단면 구조(하측)를 나타내는 도면이다.
본 실시 형태의 특징은 도 16의 구조를 소위「오프셋 MOSEET」에 적용한 것이다.
오프셋 MOSFET는 게이트 전극에 대하여 적어도 드레인층을 오프셋(offset)를 가지게 하여 배치한 구조를 가지는(즉, 상대적 위치 관계에서 오프셋을 가지는) 트랜지스터이다. 또한, 도 24에서는 드레인층(142) 이외에 소스층(132)에도 오프셋을 설치하고 있다.
오프셋 구조는 게이트와 드레인이 겹치는 부분을 가지지 않기 때문에 누설 전류(off 전류)의 감소에는 유효하지만, 그 한편, 오프셋량이 크면 on 전류의 감소, 한계값 전압의 증대를 초래한다. 따라서, 오프셋량의 조정은 어렵다.
도 16의 구성을 오프셋 구조의 MOS 트랜지스터에 적용하면 오프셋량을 그렇게 크게 하지 않아도 누설 전류(off 전류)를 효과적으로 감소할 수 있고, 또한 변화도 억제할 수 있다. 따라서, on 전류의 확보나 설계가 용이하게 된다.
예를 들면, 본 발명을 적용하지 않는 경우, 누설 전류(off 전류)를 원하는 레벨로 감소하기 위해서 2㎛의 오프셋량을 필요로 하였다고 하면, 본 실시 형태의 구조의 채용에 의해서, 예를 들면, 오프셋량이 1㎛로 적당하게 되어 설계가 보다 용이하게 된다.
(제11의 실시 형태)
도 16의 구조를 채용한 CMOS 구조의 TFT의 제조 방법의 일례를 도 25 내지 도 31에 나타낸다.
(공정 1) 도 25에 나타내는 것같이, 유리 기판(930)상의, LPCVD 법에 의해서 퇴적된 비정질 실리콘 박막(혹은 폴리실리콘 박막)(200)에 대하여 엑시머 레이저에 의한 레이저 조사를 행하여 어닐링함으로써 폴리실리콘 박막을 재결정화한다.
(공정 2) 계속해서, 도 26에 나타내는 것같이, 패터닝하여 아일랜드(210a, 210b)를 형성한다.
(공정 3) 도 27에 나타내는 것같이, 아일랜드(210a, 210b)를 덮는 게이트 절연막(300a, 300b)을 형성한다.
(공정 4) 도 28에 나타내는 것같이, Al, Cr, Ta 등으로 이루어지는 게이트 전극(400a, 400b)을 형성한다.
(공정 5) 도 29에 나타내는 것같이, 폴리이미드 등으로 이루어지는 마스크층(450a, 450b)을 형성하고, 게이트 전극(400a) 및 마스크층(450a, 450b)을 마스크로서 사용하여, 자동적으로 위치가 맞추어진 상태에서, 예를 들면 붕소(B)의 이온 주입을 행한다. 이것에 의해서, p+층(500a, 500b)이 형성된다. 또한, 이것에 따라, 자동적으로 진성층(510a, 510b)이 형성된다.
(공정 6) 도 30에 나타내는 것같이, 폴리이미드 등으로 이루어지는 마스크층(460a, 460b)을 형성하고, 게이트 전극(400b) 및 마스크층(460a, 460b)을 마스크로서 사용하여, 자동적으로 위치가 맞추어진 상태에서, 예를 들면 인(P)의 이온 주입을 행한다. 이것에 의해서, n+층(600a, 600b)이 형성된다. 또한, 이것에 따라, 자동적으로 진성층(610a, 610b)이 형성된다.
(공정 7) 도 31에 나타내는 것같이, 층간절연막(700)을 형성하고 선택적으로 컨택트홀을 형성한 후 전극(810, 820, 830)을 형성한다.
이와 같이, 본 실시 형태에 의하면 게이트 전극과 절연층을 마스크로서 사용하여 자동적으로 위치가 맞추어져, 폴리실리콘 아일랜드의 외측 테두리보다 안쪽에 소스층이나 드레인층을 형성할 수가 있다. 즉, 자동적으로 위치가 맞추어져, 폴리실리콘 아일랜드의 외측 테두리부에 진성층(i층)을 자동적으로 형성할 수가 있다.
(제12의 실시 형태)
도 32 및 도 33에 본 발명에 관계되는 제1 내지 제11의 실시 형태를 적용한 액정 표시 장치의 개요를 나타낸다.
액정 표시 장치는, 예를 들면, 도 32에 나타내는 것같이, 액티브 매트릭스부(화소부)(101)와, 데이터선 드라이버(110)와, 주사선 드라이버(102)를 구비한다. 또한, 도 32 중, 참조 번호 103은 타이밍 컨트롤러이고, 참조 번호 104는 영상 신호 증폭 회로이고, 참조 번호 105는 영상 신호 발생 장치이다.
본 실시 형태에서는 액티브 매트릭스부(화소부)(101)에 있어서의 TFT와, 데이터선 드라이버(110) 및 주사선 드라이버(102)를 구성하는 TFT를 모두, 도 16 또는 도 22 내지 도 24에 나타내는 것 중의 하나의 구조로 한다.
또한, 도 33에 나타내는 것같이, 액티브 매트릭스 기판(940)상에 화소부(100)의 TFT뿐만 아니라 데이터선 드라이버(110) 및 주사선 드라이버(102)를 구성하는 TFT를 동일한 제조 프로세스로 형성한다. 즉, 드라이버 탑재형의 액티브 매트릭스 기판(940)을 사용하여 액정 표시 장치를 구성한다.
액정 표시 장치는, 예를 들면 도 33에 나타내는 것같이, 백 라이트(900), 편광판(920), 액티브 매트릭스 기판(940), 액정(950), 색 필터 기판(대향 기판)(960), 편광판(970)으로 이루어진다.
본 실시 형태의 액정 표시 장치에서는, 화소부의 TFT의 누설 전류(off 전류)가 감소되어 표시 화면의 휘도 변동이 적어진다. 또한, TFT의 누설 전류(off 전류)의 분산이 억제되고, 따라서, 액티브 매트릭스 기판의 설계도 용이하다. 또한, 본 발명의 TFT를 사용하여 구성된 고성능인 액정 드라이버 회로를 탑재하기 때문에 고성능이다.
상술한 실시 형태의 액정 표시 장치를 사용하여 구성되는 전자 기기는, 도 34에 나타내는 표시 정보 출력원(1000), 표시 정보 처리 회로(1002), 표시 구동 회로(1004), 액정 패널 등의 표시 패널(1006), 클럭 발생 회로(1008) 및 전원 회로(1010)를 포함하여 구성된다. 표시 정보 출력원(1000)은 ROM, RAM 등의 메모리, 텔레비젼 신호를 동조하여 출력하는 동조 회로 등을 포함하여 구성되고, 클럭 발생 회로(1008)로부터의 클럭에 따라서, 비디오 신호 등의 표시 정보를 출력한다. 표시 정보 처리 회로(1002)는 클럭 발생 회로(1008)로부터의 클럭에 따라서 표시 정보를 처리하여 출력한다. 이 표시 정보 처리 회로(1002)는 예를 들면 증폭·극성 반전 회로, 상전개(相展開) 회로, 로테이션 회로, 감마 보정 회로 혹은 클램프 회로 등을 포함할 수 있다. 표시 구동 회로(1004)는 주사측 구동 회로 및 데이터측 구동 회로를 포함하여 구성되고, 액정 패널(1006)을 표시 구동한다. 전원 회로(1010)는 상술한 각 회로에 전력을 공급한다.
이러한 구성의 전자 기기로서, 도 35에 나타내는 액정 프로젝터, 도 36에 나타내는 멀티미디어 대응의 퍼스널 컴퓨터(PC) 및 엔지니어링 위크스테이션(EWS), 도 37에 나타내는 페이저, 혹은 휴대전화, 워드프로세서, 텔레비젼, 뷰파인더형 또는 모니터 직시형의 비디오 테이프 레코더, 전자 수첩, 전자 계산기, 자동차 항법 장치, POS 단말기, 터치 패널을 구비한 장치 등을 들 수 있다.
도 35에 나타내는 액정 프로젝터는 투과형(透過型) 액정 패널을 라이트 밸브(light valve)로서 이용한 투사형(投寫型) 프로젝터로, 예를 들면 3판 프리즘 방식의 광학계를 사용하고 있다.
도 35에 있어서, 프로젝터(1100)에서는 백색 광원의 램프 유닛(1102)에서 나온 투사광이 라이트 가이드(1104)의 내부에서, 복수의 미러(1106) 및 2장의 다이크로익(dichroic) 미러(1108)에 의해서 R, G, B의 3원색으로 나누어지고, 각각의 색의 화상을 표시하는 3매의 액정 패널(1110R, 1110G 및 1110B)로 유도된다. 그리고, 각각의 액정 패널(1110R, 1110G 및 1110B)에 의하여 변조된 광은 다이크로익 프리즘(1112)으로 3 방향에서 입사된다. 다이크로익 프리즘(1112)에서는 레드(R) 및 블루(B)의 광이 90°로 꺽여지고, 그린(G)의 광이 직진하기 때문에 각 색의 화상이 합성되어 투사 렌즈(1114)를 통하여 스크린 등에 컬러 화상이 투사(投寫)된다.
도 36에 나타낸 퍼스널 컴퓨터(1200)는 키보드(1202)를 구비한 본체부(1204)와 액정 표시 장치(1206)를 가진다.
도 37에 나타낸 페이저(1300)는 금속제 프레임(1302)내에, 액정 표시 기판(1304), 백 라이트(1306a)를 구비한 라이트 가이드(1306), 회로 기판(1308), 제1, 제2의 실드판(1310, 1312), 2개의 탄성 전도체(1314, 1316) 및 필름 캐리어 테이프(1318)를 가진다. 2개의 탄성 전도체(1314, 1316) 및 필름 캐리어 테이프(1318)는 액정 표시 기판(1304)과 회로 기판(1308)을 접속하는 것이다.
여기서, 액정 표시 기판(1304)은 2매의 투명 기판(1304a, 1304b)의 사이에 액정을 봉입한 것으로, 이것에 의해 적어도 도트 매트릭스형의 액정 표시 패널이 구성된다. 한쪽의 투명 기판은 도 34에 나타나는 구동회로(1004), 또는 이것에 추가하여 표시 정보 처리 회로(1002)를 형성 할 수 있다. 액정 표시 기판(1304)에 탑재되지 않은 회로는 액정 표시 기판의 외부 부착 회로로 되며, 도 37의 경우에는 회로 기판(1308)에 탑재할 수 있다.
도 37은 페이저의 구성을 나타내는 것이기 때문에, 액정 표시 기판(1304) 이외에 회로 기판(1308)이 필요하게 되지만 전자 기기용의 한 부품으로서 액정 표시 장치가 사용되는 경우에 있어서, 투명 기판에 표시 구동 회로 등이 탑재되는 경우에는 그 액정 표시 장치의 최소 단위는 액정 표시 기판(1304)이다. 또는 액정 표시 기판(1304)을 테두리체로서의 금속 프레임(1302)에 고정한 것을 전자 기기용의 한 부품인 액정 표시 장치로서 사용할 수 있다. 또한, 백라이트식의 경우에는 금속제 프레임(1302) 내에 액정 표시 기판(1304)과 백라이트(1306a)를 구비한 라이트 가이드(1306)를 설치하여 액정 표시 장치를 구성하는 것이 가능하다. 이들에 대신하여 도 24에 나타나는 것같이 액정 표시 기판(1304)을 구성하는 2매의 투명 기판(1304a, 1304b)의 한쪽에 금속의 전도막이 형성된 폴리 이미드 테이프(1322)에 IC 칩(1324)을 패키지한 TCP(Tape Carrier Package: 1320)를 접속하고, 전자 기기용의 일부품인 액정 표시 장치로서 사용하는 것도 가능하다.
또한, 본 발명은 상기 실시 형태에 한정된 것은 아니다. 예를 들면 본 발명은 상술한 각종의 액정 패널의 구동에 적용되는 것에 한정되지 않고, 전계 발광(electroluminescence), 플라스마 표시 장치(plasma display panel)에도 적용 가능하다.
또한, 본 발명은 LDD 구조의 MOSFET에도 적용할 수 있다.
또한, 상기 제1 내지 제4의 실시 형태에서는, N 채널 TFT의 예에 관해서 설명하였지만, 핫 캐리어에 의한 특성 열화의 문제는 N 채널 TFT에만 현저하게 되는 것은 아니고, P 채널 TFT에서도 일어날 수 있는 문제이다. 따라서, 본 발명을 P 채널 TFT에 적용하는 것도 가능하고, 이 경우 제1, 제2의 실시 형태에 있어서의 P 형 불순물 확산 영역에 대신하여, N 형 불순물 확산 영역을 형성하면 좋다. 또한, 채널 영역이나 소스, 드레인 영역을 형성하는 실리콘 박막으로서는, 다결정 실리콘 박막에 한정되지 않고, 비정질 실리콘 박막을 사용하여도 무방하다.
그리고, 제1, 제2의 실시 형태에 있어서의 P 형 불순물 확산 영역의 치수나 P 형 불순물 확산 영역을 형성하는 수(數), 또는 제3의 실시 형태에 있어서의 돌출부의 치수, 제4의 실시 형태에 있어서의 각 채널 영역의 폭이나 전체의 폭 등의 구체적인 수치에 관해서는 적절히 설계하는 것이 가능하다. 또한, 액정 표시 장치에 있어서, 본 발명의 박막 트랜지스터를 화소 트랜지스터나 아날로그 스위치에 한하지 않고, 여러 가지의 회로 구성 요소에 적용할 수가 있다. 또한, 상기 실시 형태에서는 톱 게이트형 박막 트랜지스터의 예를 들었지만, 본 발명을 버텀 게이트형 박막 트랜지스터에 적용하는 것도 가능하다.

Claims (33)

  1. 기판상의 비단결정 실리콘 박막에 형성된 채널 영역과, 상기 비단결정 실리콘 박막에 상기 채널 영역을 끼울 수 있게 사이를 벌려 형성된 제1전도형으로 이루어지는 제1영역 및 제2영역과, 상기 제1영역 또는 제2영역의 부근의 고전계 영역에서 발생한 상기 제1전도형과 반대의 전도형의 캐리어가 유입되는 캐리어 주입 영역을 갖는 것을 특징으로 하는 박막 트랜지스터.
  2. 기판상의 비단결정 실리콘 박막에 형성된 채널 영역과, 상기 비단결정 실리콘 박막에 상기 채널 영역을 끼울 수 있게 사이를 벌려 형성된 제1전도형으로 이루어지는 제1영역 및 제2영역과, 이들 제1영역 및 제2영역 사이의 상기 비단결정 실리콘 박막에 형성된 상기 제1전도형과 반대의 전도형으로 이루어지는 하나의 제3영역을 갖는 것을 특징으로 하는 박막 트랜지스터.
  3. 제2항에 있어서, 복수의 상기 제3영역이 상기 비단결정 실리콘 박막상에 형성된 것을 특징으로 하는 박막 트랜지스터.
  4. 제2항에 있어서, 상기 제3영역은 상기 제1영역 및 제2영역중 적어도 한쪽과 상기 채널 영역 사이의 상기 비단결정 실리콘 박막에 형성된 것을 특징으로 하는 박막 트랜지스터.
  5. 제2항에 있어서, 상기 제3영역은 상기 채널 영역 내의 적어도 일부에 형성된 것을 특징으로 하는 박막 트랜지스터.
  6. 제1항에 있어서, 상기 제1전도형이 N 형인 것을 특징으로 하는 박막 트랜지스터.
  7. 제1항에 있어서, 상기 비단결정 실리콘 박막이 다결정 실리콘 박막인 것을 특징으로 하는 박막 트랜지스터.
  8. 제7항에 있어서, 상기 채널 영역, 제1영역 및 제2영역을 갖는 다결정 실리콘 박막이 저온 프로세스로 형성된 것을 특징으로 하는 박막 트랜지스터.
  9. 기판상의 비단결정 실리콘 박막에 형성된 채널 영역과, 상기 비단결정 실리콘 박막에 상기 채널 영역을 끼울 수 있게 사이를 벌려 형성된 제1전도형으로 이루어지는 제1영역 및 제2영역을 가지며,
    상기 비단결정 실리콘 박막의 상기 채널 영역의 폭이, 상기 제1영역 및 제2영역의 최소 폭보다도 큰 것을 특징으로 하는 박막 트랜지스터.
  10. 제9항에 있어서, 상기 채널 영역의 폭이 50㎛ 이상인 것을 특징으로 하는 박막 트랜지스터.
  11. 제9항에 있어서, 상기 채널 영역의 폭이 100㎛ 이상인 것을 특징으로 하는 박막 트랜지스터.
  12. 하나의 게이트 전극에 교차하도록 기판상에 형성되는 복수의 비단결정 실리콘 박막과, 상기 각 비단결정 실리콘 박막에 형성된 채널 영역과, 상기 비단결정 실리콘 박막에 상기 채널 영역을 끼울 수 있게 사이를 벌려 형성된 제1전도형으로 이루어지는 제1영역 및 제2영역을 가지며,
    상기 복수의 비단결정 실리콘 박막의 제1영역끼리 및 제2영역끼리는 각각 공통의 전극에 접속된 것을 특징으로 하는 박막 트랜지스터.
  13. 제12항에 있어서, 상기 각 비단결정 실리콘 박막의 채널 폭이 10㎛ 이하인 것을 특징으로 하는 박막 트랜지스터.
  14. 제13항에 있어서, 상기 복수의 비단결정 실리콘 박막의 가장 외측의 변 사이의 치수가 50㎛ 이상인 것을 특징으로 하는 박막 트랜지스터.
  15. 제1항 내지 제14항중 어느 한 항에 있어서, 상기 채널 영역의 길이가 4㎛ 이하인 것을 특징으로 하는 박막 트랜지스터.
  16. 기판상에 설치된 반도체 박막 아일랜드(island)와, 그 반도체 박막 아일랜드에 선택적으로 불순물을 도입하여 형성된 소스층 및 드레인층과, 절연막을 사이에 두고 상기 반도체 박막 아일랜드에 대향하여 설치된 게이트 전극층을 갖는 박막 트랜지스터에 있어서,
    상기 소스층 또는 드레인층의 하나가 상기 반도체 박막 아일랜드의 외측 테두리로부터 소정 거리만큼 내측에 형성되어 있는 것을 특징으로 하는 박막 트랜지스터.
  17. 제16항에 있어서, 상기 소스층 및 드레인층을 벗어나는 영역으로서, 상기 반도체 박막 아일랜드의 외측 테두리부의, 적어도 상기 게이트 전극과 겹치는 부분은, 불순물이 도입되어 있지 않은 진성층(intrinsic layer)으로 되어 있는 것을 특징으로 하는 박막 트랜지스터.
  18. 제16항에 있어서, 상기 소스층 및 드레인층을 벗어나는 영역으로서, 상기 반도체 박막 아일랜드의 외측 테두리부의, 적어도 상기 게이트 전극과 겹치는 부분은, 상기 소스층 및 드레인층과는 반대 전도형의 불순물이 도입되어 있는 불순물층과, 그 불순물층에 연속해있는 진성층으로 이루어져 있는 것을 특징으로 하는 박막 트랜지스터.
  19. 제16항에 있어서, 상기 반도체 박막 아일랜드의 외측 테두리로부터 상기 소스 또는 드레인까지의 상기 소정 거리는 1㎛ 이상 5㎛ 이하인 것을 특징으로 하는 박막 트랜지스터.
  20. 제16항 내지 제19항중 어느 한 항에 있어서, 상기 반도체 박막 아일랜드는 비정질 실리콘을 어닐링하여 작성(作成)된 폴리실리콘으로 이루어지는 것을 특징으로 하는 박막 트랜지스터.
  21. 제16항 내지 제19항중 어느 한 항에 있어서, 박막 트랜지스터는 상기 게이트 전극과 상기 드레인층과의 상대적 위치 관계에 있어 오프셋을 갖고 있는 것을 특징으로 하는 박막 트랜지스터.
  22. 제16항 내지 제19항중 어느 한 항에 있어서, 박막 트랜지스터는 2개의 게이트 전극을 서로 평행하게 배치한 듀얼 게이트 구조를 갖는 것을 특징으로 하는 박막 트랜지스터.
  23. 기판상에 설치된 반도체 박막 아일랜드와,
    상기 반도체 박막 아일랜드에 선택적으로 불순물을 도입하여 형성된 소스층 및 드레인층과,
    상기 반도체 박막 아일랜드의 외측 테두리부와만 겹치는 부분을 가지고 설치된 제1의 절연막과,
    상기 반도체 박막 아일랜드의 표면 및 상기 제1의 절연막을 덮어서 형성된 제2의 절연막과,
    상기 제2의 절연막상에 설치된 게이트 전극층을 갖는 것을 특징으로 하는 박막 트랜지스터.
  24. 제1항 내지 제14항중 어느 한 항에 기재된 박막 트랜지스터를 갖는 것을 특징으로 하는 회로.
  25. 제1항 내지 제14항중 어느 한 항에 기재된 박막 트랜지스터를 갖는 것을 특징으로 하는 드라이버 회로 내장형의 액정 표시 장치.
  26. 제25항에 있어서, 상기 박막 트랜지스터가 회로부에서 사용된 것을 특징으로 하는 액정 표시 장치.
  27. 제26항에 있어서, 상기 박막 트랜지스터가 상기 회로부의 아날로그 스위치 수단으로서 사용된 것을 특징으로 하는 액정 표시 장치.
  28. 제16항 또는 제23항에 기재된 박막 트랜지스터를 갖는 화소부를 포함하고 있는 것을 특징으로 하는 액정 표시 장치.
  29. 제16항 또는 제23항에 기재된 박막 트랜지스터를 사용하여 구성된 액정 구동 회로를 구비하는 것을 특징으로 하는 액정 표시 장치.
  30. 기판상의 비단결정 실리콘 박막에 형성된 채널 영역과, 상기 비단결정 실리콘 박막에 상기 채널 영역을 끼울 수 있게 사이를 벌려 형성된 제1전도형으로 이루어지는 제1영역 및 제2영역과, 상기 제1영역과 상기 채널 영역과의 사이 및 상기 제2영역과 상기 채널 영역과의 사이의 양쪽에 형성된 상기 제1전도형과 반대의 전도형으로 이루어지는 제3영역을 가지며, 상기 채널 영역이 상기 제1전도형과 반대의 전도형으로 이루어지는 박막 트랜지스터의 제조 방법에 있어서,
    기판상에 비단결정 실리콘 박막을 형성하는 실리콘 박막 형성 공정과,
    상기 비단결정 실리콘 박막의 일부에 제1전도형과 반대의 전도형의 불순물을 이온 주입함으로써 상기 제3영역을 형성하는 제3영역 형성 공정과,
    상기 비단결정 실리콘 박막의 제3영역상에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 게이트 전극 형성 공정과,
    상기 제3영역 형성 공정의 이온 주입시의 선량보다도 적은 선량으로 제1전도형의 불순물을 이온 주입함으로써 상기 제1영역 및 제2영역을 형성하는 제1·제2영역 형성 공정을 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  31. 기판상의 비단결정 실리콘 박막에 형성된 채널 영역과, 상기 비단결정 실리콘 박막에 상기 채널 영역을 끼울 수 있게 사이를 벌려 형성된 제1전도형으로 이루어지는 제1영역 및 제2영역과, 상기 제1영역과 상기 채널 영역과의 사이 및 상기 제2영역과 상기 채널 영역과의 사이의 양쪽에 형성된 상기 제1전도형과 반대의 전도형으로 이루어지는 제3영역을 갖는 박막 트랜지스터의 제조 방법에 있어서,
    기판상에 비단결정 실리콘 박막을 형성하는 실리콘 박막 형성 공정과,
    상기 비단결정 실리콘 박막상에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 게이트 전극 형성 공정과,
    상기 게이트 전극을 마스크로서 사용함과 동시에 상기 제1영역 및 제2영역을 덮는 마스크재를 사용하여 제1전도형과 반대의 전도형의 불순물을 이온 주입함으로써, 상기 채널 영역에 인접한 영역에 제3영역을 형성하는 제3영역 형성 공정과,
    상기 제3영역 형성 공정의 이온 주입시의 선량보다도 적은 선량으로 제1전도형의 불순물을 이온 주입함으로써 상기 비단결정 실리콘 박막의 제3영역에 인접한 영역에 상기 제1영역 및 제2영역을 형성하는 제1·제2영역 형성 공정을 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  32. P 형, N 형을 모두 갖는 상보형 박막 트랜지스터를 구비한 액정 표시 장치에 사용되고, 기판상의 비단결정 실리콘 박막에 형성된 채널 영역과, 상기 비단결정 실리콘 박막에 상기 채널 영역을 끼울 수 있게 사이를 벌려 형성된 제1전도형으로 이루어지는 제1영역 및 제2영역과, 이들 제1영역과 제2영역 사이의 상기 비단결정 실리콘 박막에 형성된 상기 제1전도형과 반대의 전도형으로 이루어지는 제3영역을 갖는 박막 트랜지스터의 제조 방법에 있어서,
    상기 제3영역의 형성을, 상기 제1전도형과 반대의 전도형으로 이루어지는 트랜지스터의 제1영역 및 제2영역의 형성과 동시에 행하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  33. 기판상에 비정질 실리콘의 박막을 퇴적하는 공정과,
    그 비정질 실리콘의 박막에 레이저광을 조사하여, 결정화된 폴리실리콘의 박막을 얻는 공정과,
    레이저 조사에 의해 얻어진 상기 폴리실리콘의 박막을 패터닝하여 폴리실리콘 아일랜드를 형성하고, 그 폴리실리콘 아일랜드상에 게이트 절연막을 형성하고, 그 게이트 절연막상에 게이트 전극을 형성하는 공정과,
    상기 폴리실리콘 아일랜드의 외측 테두리부의 일부를 덮는 절연층을 형성하는 공정과,
    상기 게이트 전극과 상기 절연층을 마스크로서 사용하여 상기 폴리실리콘 아일랜드에 불순물을 도입하고, 소스층 및 드레인층을 형성하는 공정과,
    소스 전극 및 드레인 전극을 형성하는 공정을 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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