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KR100573657B1 - 레이저어닐링을실시한반도체소자를갖는표시장치및반도체장치 - Google Patents

레이저어닐링을실시한반도체소자를갖는표시장치및반도체장치 Download PDF

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KR100573657B1
KR100573657B1 KR1019980036722A KR19980036722A KR100573657B1 KR 100573657 B1 KR100573657 B1 KR 100573657B1 KR 1019980036722 A KR1019980036722 A KR 1019980036722A KR 19980036722 A KR19980036722 A KR 19980036722A KR 100573657 B1 KR100573657 B1 KR 100573657B1
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KR
South Korea
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tft
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drain
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KR1019980036722A
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마사유끼 고가
가쯔야 기하라
Original Assignee
산요덴키가부시키가이샤
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Abstract

p-Si(13)의 아일랜드층이 직교하는 2개의 영역으로 이루어지고, 각각 드레인 영역 ND, PD로부터, LD 영역(LD), 채널 영역(CH)을 거쳐 소스 영역(NS, PS)에 도달하는 2개의 전하 이동 경로가 상호 비평행으로 되어 있다. p-Si TFTLCD의 p-Si를 형성하는 레이저 어닐링에 있어서, 조사 영역의 강도의 불균일에 기인하여 발생하는 결정화 불량 영역 [R]이 TFT 영역 상을 통과하였다고 해도, 이 중 어느 한쪽의 이동 경로가 불량으로 되어도, 다른쪽의 이동 경로가 양호하게 동작하므로 소자 특성이 양호하게 유지된다.

Description

레이저 어닐링을 실시한 반도체 소자를 갖는 표시 장치 및 반도체 장치{DISPLAY DEVICE AND SEMICONDUCTOR DEVICE HAVING LASER ANNEALED SEMICONDUCTOR ELEMENTS}
본 발명은, 반도체 장치, 특히, 액정 표시 장치(LCD), 일렉트로 루미네센스(EL) 표시 장치 등, 액티브 매트릭스형 디스플레이 장치에 이용되는 박막 트랜지스터(TFT: thin film transistor)를, 표시부에 있어서의 스위칭 소자로서 형성함과 동시에, 주변부에 구동 회로를 구성하도록 형성한 주변 구동 회로 일체형 디스플레이의 제조 방법에 관한 것이다.
최근, LCD는 소형, 박형, 저소비 전력 등의 이점 때문에, OA기기, AV 기기의 분야에서 실용화가 진행되고 있다. 특히, 각 화소에 화소 정보의 재기록 타이밍을 제어하는 스위칭 소자로서 TFT를 배치한 액티브 매트릭스형은 대화면, 고정밀의 동화상 표시가 가능하기 때문에, 각종 텔레비젼, 퍼스널 컴퓨터 등의 디스플레이에 이용되고 있다.
또한, LCD에 있어서의 시각 의존성의 문제를 해결하는 것으로서, 광학 부재로서 유기 EL을 이용한 EL 디스플레이 장치가 개발되고, 각 EL 소자를 구동하기 위해 스위치 소자로서 TFT가 이용된다.
TFT는 절연성 기판 상에 금속층과 동시에 반도체층을 소정의 형상으로 형성함으로써 얻어지는 전계 효과형 트랜지스터(FET: field effect transistor)이다. 액티브 매트릭스형 LCD에 있어서는, TFT는 액정을 사이에 둔 한쌍의 기판 간에 형성된 캐패시터이고, 액정을 구동하기 위한 각 캐패시턴스에 접속되어 있다.
특히, 반도체층으로서, 그 때까지 다용되어 온 비정질 실리콘(a-Si)을 대신하여, 다결정 실리콘(p-Si)을 이용한 LCD가 개발되고, p-Si의 결정립의 형성 혹은 성장을 위해 레이저광을 이용한 어닐링이 이용되고 있다. 일반적으로, p-Si는 a-Si에 비해 이동도가 높고, TFT가 소형화되고, 고 개구율 및 고 정밀화가 실현된다. 또한, 게이트 자기 정합 구조를 취할 수 있기 때문에 TFT의 미세화, 기생 용량의 축소가 가능하며, TFT의 고속화가 달성된다. 또한, n-ch TFT와 P-ch TFT의 전기적 상보 결선 구조 즉 CMOS를 형성함으로써 고속 구동 회로를 구성할 수 있다. 이 때문에, 구동 회로부를 동일 기판 상에 표시 화소부의 주변에 일체 형성함으로써, 제조 비용의 삭감 및 LCD 모듈의 소형화가 실현된다.
절연성 기판 상으로의 p-Si의 성막 방법으로서는, 저온에서 생성한 a-Si를 어닐링함에 따른 결정화, 혹은, 고온 상태에서의 고상 성장법 등이 있지만, 어느 경우에도, 600℃ 이상의 고온에서의 처리였다. 이 때문에, 내열성의 면에서 절연성 기판으로서 염가인 무알칼리 유리 기판을 사용할 수 없고, 비싼 석영 유리 기판을 사용해야 하므로 많은 비용이 들었다. 이에 대해, 레이저 어닐링을 이용하여 기판 온도가 600℃ 이하의 비교적 저온에서의 실리콘 다결정화 처리를 행함으로써, 절연성 기판으로서 무알칼리 유리 기판을 이용하는 것이 가능한 방법이 개발되고 있다. 이와 같은, TFT 기판 제조의 전 공정에서 처리 온도를 600℃ 이하로 하는 공정은, 저온 공정이라 불리며, 저비용의 LCD의 양산에는 필수적인 공정이다.
도 1은, 레이저광 조사 장치에 의해 실행되는 엑시마 레이저 어닐링(ELA)에 있어서, 피처리 기판(1)과, 엑시마 레이저의 조사 및 주사 방향의 관계를 나타내는 평면도이다. 피처리 기판(1)은 보통의 무알칼리 유리 기판이고, 그 표면에는 a-Si이 형성되어 있다. 기판(1)은 LCD를 구성하는 액티브 매트릭스 기판(5)을 6장 포함한 마더 유리 기판이다. 각 액티브 매트릭스 기판(5)은 중앙부에 표시 화소가 매트릭스형으로 배치 형성되는 화소부(2)와, 화소부(2) 주변에 배치 형성되는 게이트 드라이버(43) 및 드레인 드라이버(44)로 이루어진다. 화소부(2)에서는, 액정을 구동하는 화소 캐패시터의 한쪽 전극인 표시 전극이 매트릭스형으로 배치 형성되고, 이들에 각각 ELA로 다결정화하여 얻은 p-Si TFT가 접속 형성되게 된다. 게이트 드라이버(43)는 주로 시프트 레지스터로 이루어지며, 드레인 드라이버(44)는 주로, 시프트 레지스터 및 샘플링 회로로 이루어진다. 이들 드라이버(43, 44)는 ELA로 다결정화하여 얻은 p-Si막을 이용한 CMOS 등의 TFT 어레이에 의해 형성된다.
ELA에서는, 펄스 레이저에 의한 어닐링이 행해지지만, 조사되는 각각의 펄스 레이저빔은 도 1에 있어서 그 엣지를 [C]로 나타내고 있고, 예를 들면, 라인폭이 0.5 내지 1.0㎜, 라인 길이가 80 내지 150㎜의 라인빔이다. 이 라인빔을, 소정의 폭만큼 오버랩시켜 피처리 기판(1) 상을 이동시킴으로써 기판(1) 전체에 레이저광이 조사되어 대면적을 처리하여 a-Si을 다결정화하고 있다.
도 2는 피처리 기판(1) 상에 형성되는 TFT로서, 특히, 드라이버(43, 44) 내의 내부에서 이용되고 있는 인버터 부분의 평면 구성을 나타내고 있다. 도 3은 도 2의 B-B선에 따른 단면도이다. 무알칼리 유리 기판 등의 투명한 기판(50) 상에, 인버터의 입력에 접속된 게이트 전극(51)이 형성되고, 이것을 덮어 게이트 절연막(53)이 형성되어 있다.
게이트 절연막(52) 상에는, ELA를 이용하여 형성된 p-Si막(53)이 N-ch 영역과 P-ch 영역의 각각에, 게이트 전극(51)의 상측을 통과하도록, 아일랜드 형상으로 형성되어 있다. 이들 p-Si막(53)은, 게이트 전극(51)의 바로 위 영역이 비도핑의 채널 영역(CH)으로 되어 있다. N-ch 측은, 채널 영역(CH)의 양측이 N형의 불순물이 저농도로 도핑된 LD(lightly doped) 영역(LD)으로 되어 있고, 또한 그 외측이 N형의 불순물이 고농도로 도핑된 소스 영역(NS) 및 드레인 영역(ND)으로 되어 있다. 또한, P-ch 측은, 비도핑의 채널 영역(CH)의 양측이 P형의 불순물이 고농도로 도핑된 소스 영역(PS) 및 드레인 영역(PD)으로 되어 있다.
채널 영역(CH) 상에는, LD 영역(LD), 소스 및 드레인 영역(PS, PD)의 형성을 위해 이용된 주입 스토퍼(54)가 남겨지고, 이들 p-Si막(53), 주입 스토퍼(54)를 덮어 층간 절연막(55)이 형성되어 있다. 층간 절연막(55) 상에는, 소스 전극(56) 및 드레인 전극(57)이 형성되고, 각각 층간 절연막(55)에 형성된 컨택트홀(CT)을 통해, p-Si막(53)의 소스 영역(NS, PS) 및 드레인 영역(ND, PD)에 접속되어 있다. 드레인 전극(57)은 인버터의 출력에 접속되고, N-ch 측의 소스 전극(56)은 저전압원에, P-ch 측의 소스 전극(56)은 고전압원에 접속되어 있다.
이들을 덮는 전면에는, 평탄화 작용이 있는 절연막(58)이 형성되어 있다. 화소부(2)에 있어서, 스위칭 소자로서 이용되는 TFT는 통상 N-ch형이고, 도 2 및 도 3의 좌측과 동일한 구조이지만, 액정 구동용의 표시 전극(도시되지 않음)이 평탄화 절연막(58) 상에 형성되고, 평탄화 절연막(58)에 형성된 컨택트홀을 통해, 소스 전극(56)에 접속된다.
도 2에는, 특히, 드라이버(43, 44)부에서의 인버터부를 나타내고 있지만, 이러한 논리 동작에 대한 소자는, 설계의 시점에서 동작 특성을 결정하도록 W/L값이 결정되어 있다. 따라서, 도 2에 도시한 N-ch, P-ch의 TFT는 각각 채널폭 W, 채널 길이 L을 만족시키는 칫수로 p-Si막(53)의 아일랜드층 및 게이트 전극(51)의 폭 등이 형성되고, 각 소자에 대해, 이와 같은 값을 갖는 1개의 채널 영역(CH)이 형성되어 있다.
이 엑시마 레이저 어닐링(ELA)에 의해 형성된 p-Si막에는, 그레인 사이즈가 충분히 커지지 않는 등, 결정성이 나쁜 라인 형상 영역이 라인 형상 펄스 레이저 빔의 변, 특히 긴변 방향으로 발생하고, 도 1이나 도 2에 [R]로 나타낸 바와 같은 줄무늬 모양이 나타나는 문제가 있다.
이러한 p-Si의 결정화 불량 영역 [R]은 결정성이 나빠, 이것을 포함한 영역에 형성된 TFT는 일반적으로 특성이 악화한다.
피처리 기판(1) 상에 작성되는 TFT는 결정화 불량 영역 [R]을 포함하여 작성된 TFT는 소자 특성이 악화한다.
이와 같은, 국부적으로 결정성이 나쁜 영역이 발생하는 것은 이하의 이유에 따른다고 생각할 수 있다. a-Si를 ELA에 의해 결정화하여 p-Si로 할 때의, 레이저 에너지와 그레인 사이즈는 도 4에 도시한 바와 같은 관계를 갖고 있다. 도면으로부터, 어떤 에너지값까지는, 에너지가 증대함에 따라 그레인 사이즈가 커지지만, 최대의 그레인 사이즈를 제공하는 에너지 Eo을 초과하면, 그레인 사이즈는 급격하게 작아지는 것을 알 수 있다. 따라서, 소정의 그레인 사이즈 GM 이상을 얻기 위해서는, 조사되는 레이저 에너지는 상한 Eu와 하한 Ed 간의 범위 내에 있어야만 한다.
그러나, 도 5에 도시한 바와 같이 조사되는 라인빔의, 위치에 대한 조사광 분포는, 이 빔 라인의 라인폭(짧은 변 방향) 구간 A에 있어서 완전하게 균일하지는 않다. 레이저 빔 조사 장치의 광학계 기구 등에 의해 규정된 라인폭 A는, 대체로 예리한 엣지를 갖고, 또한 에너지 Ea의 균일한 분포 형상으로 되어는 있지만, 도면의 X 혹은 Y로 나타낸 바와 같은, 강도가 극단적으로 증가하거나 감소하거나 한 부분이 존재하고, 이들 위치에서는 최적의 그레인 사이즈를 얻기 위한 에너지의 허용 범위 [Ed-Eu]로부터 벗어나 있다.
이와 같이 조사 에너지에 과대화, 과소화가 발생되는 것은 주로, 레이저 조사 장치의 광학계를 구성하는 렌즈에 부착한 이물 등에 의해, 차광, 회절, 간섭 등이 발생되어 강도의 얼룩짐이 생기고, 이것이 광학계에 있어서, 또한 라인폭 방향으로 레이저가 집광될 때, 함께 집광되어, 이것이 라인 길이 방향으로 확대되기 때문인 것으로 추측된다. 이와 같이, 광의 얼룩짐을 생기게 하는 이물은, 예를 들면, 크린룸 내에 약간 존재하여도 광학 특성에 영향을 미치게 하여, 강도 분포의 균일한 성질을 손상시키는 원인이 된다. 그리고, 이와 같은 이물의 부착을 완전하게 방지하여 도 5의 특성을 완전하게 균일하게 하는 것은, 현 시점에서는 곤란하다. 따라서, 라인 형상의 펄스 레이저의 변 방향, 특히 긴 변 방향에 따라 결정성이 나쁜 영역이 형성되는 것을 피할 수 없다.
또한, 펄스 레이저빔의 쇼트 간에서도 조사 에너지의 변동이 있고, 피처리 기판(1) 상에서, 결정화 불량 영역 [R]이 발생될 수도, 발생되지 않을 수도 있다. 또한, 펄스 레이저인 라인빔이 있는 쇼트에 있어서의 조사 에너지가 최적 범위 [Ed 내지 Eu]로부터 벗어난 경우, 라인빔의 주사 방향의 최후미에서, 후에 계속되는 쇼트가 없고, 결정성이 회복되지 않으므로, 라인 형상의 결정화 불량 영역 [R]로 된다.
한편, 도 1의 피처리 기판(1) 상에는 도 2에 도시한 바와 같은 평면 구조의 TFT가 형성된다. 그리고, 이 TFT에서는 예를 들면, LCD를 형성한 경우의 수평 주사 방향 H 또는 수직 주사 방향 V(도 2의 예에서는 수평 방향 H)에 형성된 게이트 전극(51)과, 상기 게이트 전극(51)을 가로지르도록 형성된 p-Si막(53)과의 교차 영역에 채널 영역(CH)가 형성된다. 이 채널 영역(CH)에 있어서, 도통, 비도통이 제어되는 전하는 소스 영역(NS, PS)과, 드레인 영역(ND, PD)을 연결하는 경로를 이동한다. 그리고, 도 2와 같이 이 채널 영역(CH)은, 그 채널 길이 L방향이 도면의 상하 방향, LCD 상에서는 수직 주사 방향 V를 향한다. 또한, 채널 폭 W방향이 도면의 횡방향, LCD 상에서는 수직 주사 방향 H를 향한다. 이와 같은 구성에서는, 도 2에 도시한 바와 같은 방향으로 결정화 불량 영역 [R]이 발생된 경우에 있어서, 상기 결정화 불량 영역 [R]의 폭 T가 채널 영역(CH)의 채널폭 W보다 크고, 결정화 불량 영역 [R]이 채널 영역(CH)의 대부분을 점유하도록 발생되는 경우가 있다. 그리고, 이와 같은 TFT는 그 동작 특성이 다른 TFT와 비교하여 악화된다. 이들 TFT는 LCD의 화소를 구동하기 위한 드라이버(43, 44)로 이용되기 때문에, 이들 TFT의 동작 특성의 악화는 구동 타이밍의 어긋남이나, 화소부(2)의 특정한 라인, 컬럼으로 표시 특성이 변동되는 등, 표시 품질의 저하로 이어진다.
상기 과제를 해결하기 위해 본 발명은 이루어지며, 이하와 같은 특징을 구비한다.
표시 장치로서, 기판 상에 복수의 표시 전극(pixel electorode)과, 상기 복수의 표시 전극 내의 대응하는 것에 접속되고, 접속된 표시 전극에 대해 각각 표시 신호를 공급하는 복수의 제1 박막 트랜지스터와, 상기 복수의 제1 박막 트랜지스터를 구동하는 구동 회로를 구성하는 복수의 제2 박막 트랜지스터를 구비하며, 상기 복수의 제2 박막 트랜지스터 내의 몇몇 또는전부는, 각각, 레이저 어닐링이 실시된 반도체막 중에 형성된 복수의 채널 영역을 갖고, 상기 복수의 채널 영역은 상호 전기적인 병렬 관계를 지니고, 또한 상호 이격하여 배치되어 있는 것을 특징으로 한다.
이와 같은 구성으로 함으로써, 예를 들면, 비정질 반도체막을 다결정화하여 다결정 반도체막을 얻는 등, 반도체막의 막질 향상을 위해 레이저 어닐링을 실시하였을 때에, 일정한 방향으로 연장되는 어닐링 처리 불량 영역이 반도체막 내에 발생되고, 이것이 동일 반도체 소자를 구성하는 복수의 채널 영역의 몇몇에 중첩되어, 그 부분의 동작 특성이 불량으로 되어도, 상기 반도체 소자의 다른 채널 영역이 처리 불량 영역으로부터 벗어날 가능성이 높아진다. 따라서, 소자 전체로서는 특성이 손상되지 않고, 정상적인 전기적 동작을 행하게 하는 것이 가능해진다. 따라서, 예를 들면, 본 발명을 액정 표시 장치 등에 적용한 경우에, 드라이버를 내장한 고성능의 p-Si TFTLCD 등을 얻을 수 있다.
이와 같이 구성하면, 이 중 어느 한 채널 영역에 처리 불량 영역이 중첩되어도, 다른 채널 영역에도 이 처리 불량 영역이 중첩될 가능성이 매우 낮아진다.
또한 본 발명의 다른 양태에 있어서, 상기 복수의 채널 영역은 그 채널폭 방향으로 각각 이격되어 있는 것을 특징으로 한다.
이와 같이 구성하면, 처리 불량 영역으로 되는 채널 영역이 축소되고, 보다 큰 채널 폭을 갖는 소자가 얻어진다.
또한 본 발명의 다른 양태에 있어서는, 표시 장치로서, 기판 상에 복수의 표시 전극과, 상기 복수의 표시 전극 내의 대응하는 것에 접속되고, 접속된 표시 전극에 대해 각각 표시 신호를 공급하는 복수의 제1 박막 트랜지스터와, 상기 복수의 제1 박막 트랜지스터를 구동하는 구동 회로를 구성하는 복수의 제2 박막 트랜지스터를 구비하며, 상기 복수의 제2 박막 트랜지스터 중 몇몇 또는 전부는, 각각 레이저 어닐링이 실시된 반도체막 중에 형성된 복수의 채널 영역을 갖고, 상기 복수의 채널 영역은 상호 전기적인 병렬 관계를 지니고, 또한 서로가 다른 방향으로 배치되어 있는 것을 특징으로 한다.
또한, 상기 복수의 채널 영역은 예를 들면, 그 채널폭 방향이 상호 직교하도록 배치할 수 있다. 또한, 상기 복수의 채널 영역은 동일한 아일랜드형 반도체막 내에 형성하는 구성, 또는, 상호 이격하여 배치되어 있는 구성으로 할 수도 있다.
또한, 본 발명의 다른 양태는, 기판 상에 반도체 소자가 복수 형성된 반도체 장치에 있어서, 이 장치에 있어서, 상기 반도체 소자의 몇몇 또는 전부는 각각, 레이저 어닐링이 실시된 반도체막 중에 형성된 복수의 채널 영역을 갖고, 상기 복수의 채널 영역은 상호 전기적인 병렬 관계를 지니며, 또한 상호 이격하여 배치되어 및/또는 상호 다른 방향으로 배치되어 있는 것을 특징으로 한다.
표시 장치에 한하지 않고, 이와 같은 복수의 반도체 소자를 구비하는 반도체장치에 있어서도, 상술된 바와 같이 레이저 어닐링이 실시된 반도체막에 똑같은 방향으로 발생하는 처리 불량 영역에 의해, 반도체 소자의 특성이 악화되는 것을 방지할 수 있다.
이하, 도면을 참조하여 본 발명의 바람직한 실시 형태에 대해 설명한다. 또, 이미 설명한 도면의 구성과 대응하는 구성에 대해서는, 동일 부호를 붙여 설명을 생략한다.
본 실시 형태의 드라이버 내장형 p-Si TFTLCD는, 도 6에 도시한 바와 같은대형의 피처리 기판(1: 마더 기판)으로부터 동시에 여러장 형성되는 액티브 매트릭스 기판(5)을 이용하여 형성된다. 도 6의 각 액티브 매트릭스 기판(5)은 여러 제조공정을 거쳐, 화소부(2)가 형성됨과 동시에, 그 화소부(2)의 수직 방향 V의 변을 따르도록 게이트 드라이버(3), 및 수평 방향 H의 변을 따르도록 드레인 드라이버(4)가 형성된다. 또, 도 6에서는, 기판(1) 상에 a-Si막을 형성한 후, 후술하는 바와 같은 레이저 조사 장치를 이용하여 도면 중 [C]로 그 외형을 도시한 바와 같은 펄스 레이저를 조사하여 상기 a-Si를 다결정화하여 p-Si막을 형성하는 ELA 공정을 개념적으로 나타내고 있다. LCD에 있어서, 게이트 드라이버(3)는, 주로 인버터 구성의 시프트 레지스터로 구성되고, 드레인 드라이버(4)는, 주로, 인버터 구성의 시프트 레지스터, 및 샘플링 회로로 구성되며, 이들 드라이버(3, 4)의 많은 회로는, 함께, a-Si의 다결정화에 따라 얻어진 p-Si막을 구비하는 CMOS 구성 등의 TFT 어레이에 의해 구성되어 있다.
또, 도 6 및 이하의 설명 및 도면에 있어서 도시한 수직 방향 V 및 수평 방향 H는 최종적으로 얻어지는 LCD에 있어서의 수직 주사 방향과 수평 주사 방향에 각각 일치한다.
도 7 및 도 8은, 각각 본 발명의 실시 형태에 따른 드라이버 내장형 p-Si TFTLCD의 드레인 드라이버(4)부로서, 예를 들면, 각각 드라이버 내의 다른 개소에 형성된 인버터부의 TFT 확대 평면도이다. 도 9는, 도 7 및 도 8의 A-A선을 따른 단면도이다. 이들 도면은 좌측에 N-ch TFT, 우측에 P-ch TFT를 나타내고 있다.
무알칼리 유리 등의 투명한 기판(10) 상에, 소정의 인버터 입력에 접속된 게이트 전극(11)이 Cr 등의 도전층에 의해 형성되어 있다. 이것을 덮어 SiNx 혹은 SiO2 등의 절연층으로 이루어지는 게이트 절연막(12)이 형성되어 있다.
게이트 절연막(12) 상에는, p-Si막(13)이 N-ch 영역과 P-ch 영역의 각각에 아일랜드 형상으로 형성되어 있다. 또한, 이들 아일랜드 형상의 p-Si막(13)은 N-ch 및 P-ch에 대해 각각 2개소에서 게이트 전극(11)의 상측을 통과하고 있고, 게이트 전극(11)의 바로 위 영역이 비도핑의 채널 영역(CH)으로 되어 있다. 즉, N-ch TFT및 P-ch TFT 모두 각각 2개의 채널 영역(CH)을 갖고 있다.
N-ch TFT 측은, 채널 영역(CH)의 양측이 N형의 불순물이 저농도로 도핑된 LD(lightly doped)영역(LD)으로 되어 있고, 또한 그 외측이 N형의 불순물이 고농도로 도핑된 소스 영역(NS) 및 드레인 영역(ND)으로 되어 있다. 또한, P-ch 측은, 비도핑의 채널 영역(CH)의 양측이 P형의 불순물이 고농도로 도핑된 소스 영역(PS) 및 드레인 영역(PD)으로 되어 있다.
채널 영역(CH) 상에는, 후에 설명하는 이온 도핑, 즉, LD 영역(LD)의 형성 시, 및, P-ch 측의 소스 및 드레인 영역(PS, PD)의 형성 시에 마스크가 되는 주입 스토퍼(14)가 SiO2 등으로 형성되어 있다. 이들 p-Si막(13), 주입 스토퍼(14)를 덮어, SiNx, SiO2 등의 층간 절연막(15)이 형성되어 있다. 층간 절연막(15) 상에는, Al, Mo 등의 고도전층으로 이루어지는 소스 전극(16) 및 드레인 전극(17)이 형성되고, 각각 층간 절연막(15)에 형성된 컨택트홀(CT)을 통해 p-Si막(13)의 소스 영역(NS, PS) 및 드레인 영역(ND, PD)에 접속되어 있다. 드레인 전극(17)은 소정의 인버터의 출력에 접속되고, N-ch측의 소스 전극 전극(16)은 저전압원에, P-ch측의 소스 전극(16)은 고전압원에 접속되어 있다.
이들을 덮는 전면에는, SOG(spin on glass), BPSG(Boro-Phospho Silicate Glass) 등의 평탄화 작용의 절연막(18)이 형성되어 있다. 도 6의 화소부(2)에 있어서, 스위칭 소자로서 이용되는 TFT는 통상 N-ch이고, 도 9의 좌측과 동일한 단면 구조이지만, 액정 구동용의 표시 전극(도시되지 않음)이 평탄화 절연막(18) 상에 형성되고, 평탄화 절연막(18)에 형성된 컨택트홀을 통해, 소스 전극(16)에 접속된다.
본 발명의 특징은, 우선, 도 7로부터 알 수 있듯이, p-Si막(13)의 아일랜드층은 직각으로 절곡된 띠 형상을 갖고, 수평 방향 부분(NH, PH)과 수직 방향 부분(NV, PV)으로 이루어져 있다. 따라서, 하나의 TFT에 있어서, N-ch에 대해서는 소스 영역(NS)-LD 영역(LD)-채널 영역(CH)-LD 영역(LD)-드레인 영역(ND) 간에서 연장되어 있는 전하의 이동 경로 즉 채널이, 도면의 수평 주사 방향 H를 향한 부분(NH)과 수직 주사 방향 V를 향한 부분(NV)의 2개의 부분으로 이루어져 있다. 또한, P-ch에 대해서도 마찬가지로, 소스 영역(PS)-채널 영역(CH)-드레인 영역(PD)간에서 연장되어 있는 채널이, 도면의 수평 주사 방향 H를 향한 부분(PH)과, 수직 주사 방향 V를 향한 부분(PV)의 2개의 부분으로 이루어져 있다.
단, 본 실시 형태에 있어서, p-Si막(13)의 아일랜드층은 수평 방향 부분(NH, PH)과 수직 방향 부분(NV, PV)이 일체적으로 접속된 형상에 한정되지 않고, 수평 방향 부분과 수직 방향 부분이 서로 분리되어 있어도 좋다. 단, 1개의 TFT에 대해 2개의 채널은, 그 일단이 공통의 소스 전극(16)에 접속되고, 타단이 공통의 드레인 전극(17)에 접속되어야만 한다. 또, P-ch TFT, N-ch TFT 모두, 수평 방향 부분, 수직 방향 부분이 각각 후술하는 도 8과 같이 복수의 영역으로 분리되어 있는 구성도 적용 가능하다.
또, 이들 수평 방향 부분(NH, PH)과 수직 방향 부분(NV, PV)은 반드시 직각 관계로 한정되지 않고, 0°보다도 크고 180°보다도 작은 각도도 가능하다.
또한, 도 8은, N-ch TFT, P-ch TFT의 각각에 있어서, p-Si막(13)의 아일랜드 형상층이 2개씩 형성되고, 그것이 상호 분리되고 또한 전기적으로 병렬 접속되어 배치되어 있다. 즉, N-ch에 대해서는 드레인 영역(ND)-LD 영역(LD)-채널 영역(CH)-LD 영역(LD)-소스 영역(NS) 간에서 연장되어 있는 채널이 2개, P-ch에 대해서는 드레인 영역(PD)-채널 영역(CH)-소스 영역(PS) 간에서 연장되어 있는 채널이 2개, 상호 이격하여 형성된다. 여기서 본 실시 형태에서는, P-ch TFT, N-ch TFT의 각각 2개의 채널 영역(CH) 간의 영역을 포함시킨 채널의 가상의 전폭 W1을, 종래의 도 2에 도시한 채널폭 W보다도 크게 한다. 이에 따라, 결정화 불량 영역 [R]이 TFT 영역을 종단하도록 발생되어도, 채널 영역(CH)의 잔여 영역이 채널폭 방향에 대해 결정화 불량 영역 [R]로부터 벗어날 가능성이 높아진다.
또한, 띠 형상으로 발생되는 결정화 불량 영역(CH)이 평균적인 폭을 미리 요구하고, 상호 이격된 2개의 채널의 양 외측 간의 거리(W1)가, 결정화 불량 영역 [R]의 폭 T보다도 커지도록 한다. 이에 따라, 가령, 결정화 불량 영역 [R]이 TFT 영역을 종단하도록 발생되어도, 채널폭 방향에 대해서 보면, 결정화 불량 영역 [R]의 영역 밖으로 벗어나는 부분이 반드시 존재한다. 따라서, 설계된 W/L값을 바꾸지 않고 TFT의 동작 특성이 크게 악화하는 것을 방지할 수 있다.
계속해서, 이와 같은 LCDTFT의 제조 방법을 설명한다.
우선, 도 10에 있어서, 무알칼리 유리의 기판(10) 상에 Cr을 스퍼터링에 의해 성막하고, 이것을 에칭함으로써 게이트 전극(11)을 형성한다.
다음에 도 11과 같이, 게이트 전극(11)을 덮도록 기판(10)의 전면에, 플라즈마 CVD에 의해 SiNx 및 SiO2로 이루어지는 게이트 절연막(12)을 형성하고, 계속해서, 연속하여 플라즈마 CVD에 의해 비정질 실리콘(a-Si) (13a)을 성막한다. a-Si(13a)는, 재료 가스인 모노실란 SiH4, 혹은, 디실란 Si2H6을 400°정도의 열 및 플라즈마에 의해 분해 퇴적함으로써 형성된다.
다음에 도 12와 같이, 600°정도로 ELA를 행함으로써, a-Si(13a)을 결정화하여, p-Si(13)을 형성한다. ELA는, 예를 들면 펄스 레이저의 라인빔 주사에 의해 행해지지만, 라인빔이 통과한 후에는, 상술한 도 6에 도시한 바와 같이 라인 형상의 결정화 불량 영역 [R]이 남는 경우가 있다.
다음에 도 13에 도시한 바와 같이, p-Si(13)이 형성된 기판 상에 SiO2를 성막하고, 이것을 이면 노광법을 이용하여 에칭함으로써, 게이트 전극(11)의 상측에 주입 스토퍼(14)를 형성한다. 이면 노광은 SiO2 상에 레지스트(RS)를 도포하고, 이것을 기판(10)의 하측으로부터 노광을 행함으로써, 게이트 전극(11)의 형태로 되는 영역 이외를 감광하고, 현상을 행한다. 그리고, 이 현상하고 남은 레지스트(RS)를 마스크로 에칭을 행함으로써 게이트 전극(11)의 패턴이 반영된 주입 스토퍼(14)가 형성된다.
이 주입 스토퍼(14)를 마스크로 하여, 도 14와 같이 p-Si(13)에 대해, N형의 도전 형태를 나타내는 인(P)의 이온 주입을, 10의 13승 정도의 저도우즈량으로 행하고, 주입 스토퍼(14)로 덮어져 있지 않은 영역을 저농도로 도핑한다(N-). 이 때, 주입 스토퍼(14) 바로 아래 즉 게이트 전극(11)의 바로 위 영역은 비도핑의 진성층으로 유지되고, 이곳이 후에 도 7 및 도 8과 같은 TFT의 채널 영역(CH)으로 된다. 주입 스토퍼(14)를 에칭할 때의 레지스트는 이온 주입 시에는 남겨 놓고, 이온 주입 후에 박리하여도 좋다.
다음에 도 15에 도시한 바와 같이, N-ch 측에 게이트 전극(11)보다도 큰 레지스트(RS)를 형성하고, 이것을 마스크로 하여 p-Si(13)에 대한 인(P)의 이온 주입을, 10의 15승 정도의 고도우즈량으로 행하고, 레지스트(RS) 이외의 영역을 고농도로 도핑한다(N+). 이 때, 레지스트(R)의 바로 아래 영역에는, 저농도 영역(N-) 및 채널 영역(CH)이 유지되어 있다. 이에 따라, 채널 영역(CH)의 양측에 저농도의 LD 영역(LD), 또한 그 외측에 고농도의 소스 및 드레인 영역(NS, ND)이 형성되고, LDD 구조가 형성된다. 또, 이때, P-ch 측은 N형의 불순물이 도핑되지 않도록 레지스트(RS)로 덮어 놓는다.
다음에 도 16에 도시한 바와 같이, 전의 레지스트(RS)를 박리 후, 별도의 레지스트(RS)를 N-ch 측에 형성하고, 이 상태에서 p-Si(13)에 대한 붕소 등의 P형 불순물의 이온 주입을 10의 15승 정도로 행한다. 이에 따라, 주입 스토퍼(14)의 바로 아래가 진성층의 채널 영역(CH)으로 되고, 그 양측이 P형으로 고농도로 도핑되고(P+), 소스 및 드레인 영역(PS, PD)이 형성된다.
이들 레지스트(RS)의 박리 후, 불순물 이온의 도핑을 행한 p-Si막(13)의 결정성의 회복과, 불순물의 격자 치환을 목적으로 하여, 가열, 혹은 레이저 조사 등의 활성화 어닐링을 행한다.
다음에 도 17에 도시한 바와 같이, 이 p-Si(13)을 에칭함으로써, 도 7 혹은 도 8에 도시한 바와 같은 형상으로 남기고, TFT에 필요한 영역에만 아일랜드 형상으로 형성한다.
또한 도 18에 도시한 바와 같이, SiNx 등을 플라즈마 CVD에 의해 성막하여 층간 절연층(15)을 형성하고, 소스 및 드레인 영역(NS, PS, ND, PD)에 대응하는 부분을 에칭으로 제거함으로써 컨택트홀(CT)을 형성하고, p-Si(13)을 일부 노출시킨다. 그리고, Al/Mo를 스퍼터링에 의해 적층하여, 이것을 에칭함으로써 소스 전극(16) 및 드레인 전극(17)을 형성하고, 각각, 소스 영역(NS, PS) 및 드레인 영역(ND, PD)에 접속하여 TFT가 완성된다.
도 12의 결정화 ELA 공정은, 도 19에 도시한 바와 같은 레이저광 조사 장치가 이용된다.
도 19에 있어서, 참조 번호(101)는 레이저 발진원, 참조 번호(102, 111)는 미러, 참조 번호(103, 104, 105, 106)는 원통형 렌즈, 참조 번호(107, 108, 109, 112, 113)는 집광 렌즈, 참조 번호(110)는 라인폭 방향의 슬릿, 참조 번호(114)는 표면에 a-Si가 형성된 피처리 기판(120)을 지지하는 스테이지이다. 또한, 참조 번호(115)는 라인 길이 방향의 슬릿으로 스테이지(114)에 근접하여 설치되어 있다.
레이저광은, 예를 들면, 엑시마 레이저이고, 레이저 발진원(101)으로부터 조사된 레이저광은 원통형 렌즈(103, 105) 및 원통형 렌즈(104, 106)로 이루어지는 2조의 컨덴서 렌즈에 의해, 각각 상하 좌우 방향에 대해 강도의 출력 분포가 균일한 평행광으로 변형된다. 이 평행광은 렌즈(108, 109, 112, 113)에 의해 일방향으로 수속됨과 동시에, 렌즈(107)에 의해 다른 일방향으로 확산되어 각 형상, 띠 형상, 실용적으로는 선 형상(라인빔)으로 되어, 피처리 기판(120)에 조사된다. 또한, 슬릿(110, 115)은 각각 라인폭 및 라인 길이 방향의 엣지부를 규정하여 피조사 영역의 형상을 명료하게 하고, 유효 조사 영역의 강도를 일정하게 하고 있다. 피처리 기판(1120)을 얹어 놓은 스테이지(114)는 (X, Y) 방향으로 가동하고, 조사 라인빔이 그 라인폭 방향으로 주사되고, 대면적 처리를 고 수율로 하는 레이저 어닐링이 실현되고 있다.
이와 같은 레이저광 조사 장치에 의해, 기판(1)에 조사되는 펄스 레이저빔은 피조사 영역이 라인 형상, 띠 형상 혹은 각 형상으로 되도록 정형되지만, 광학계에 부착되는 먼지 등에 기인하여 정형된 빔 내에 빔 조사 영역의 변을 따라 조사 에너지의 변동이 발생된다. 그리고, 최적의 그레인 사이즈를 얻기 위한 부여 에너지 허용 범위로부터 일탈된 영역이 조사된 p-Si막의 피조사 영역에는, 도 6에 도시한 바와 같이 펄스 레이저빔의 변을 따라 결정화 불량 영역 [R]이 형성된다.
또한, 펄스 레이저인 라인빔의 쇼트 간에서 에너지가 변동된 경우에도, 라인빔의 주사 방향의 최후미에서 후에 계속되는 쇼트에 의해 결정성이 회복되지 않아, 결정화 불량 영역 [R]로 된다. 이와 같은 결정화 불량 영역 [R]을 포함한 영역에 형성된 TFT는 실질적으로 채널폭이 좁아지게 되어, 소자 특성은 나빠진다.
그러나, 본 발명에서는, 도 7에 도시한 바와 같이, 하나의 TFT에 대해 드레인 영역(ND, PD) (특히, 드레인 전극(17)과의 컨택트부(CT)), N-ch의 경우에는, LD 영역(LD), 채널 영역(CH), (N-ch의 경우에는 LD 영역(LD), 소스 영역(NS, ND) (특히, 소스 전극(16)과의 컨택트부(CT))를 연결하는 채널을, 도면의 수평 방향 부분(NH, PH)과 수직 방향 부분(NV, PV)의 2개의 부분으로 이루어지는 구성으로 되어 있다.
결정화 불량 영역 [R]은 통상, 기판(1)에 대해 수평 방향(H) 또는 수직 방향(V)으로, 라인 형상으로 발생되고, 이들은, 도 7의 TFT의 수평 방향 부분(NH, PH)과 수직 방향 부분(NV, PV) 중 어느 하나에 일치한다. 따라서, 결정화 불량 영역 [R]이 수평 방향(H) 혹은 수직 방향(V)으로 발생된 경우, TFT의 수평 방향 부분(NH, PH)과 수직방향 부분(NV, PV) 중 어느 한쪽이 결정화 불량 영역 [R]에 포함되어 불량으로 되어도, 다른쪽은, 결정화 불량 영역 [R] 밖의 영역에서 정상적으로 동작한다. 따라서, 이 TFT 소자가 정상적으로 동작하므로, 구동이나 표시에 악영향이 미치는 것을 방지할 수 있다.
또한, 본 발명에서는 도 8에 도시한 바와 같이, 하나의 TFT에 대해 상호 충분히 분리된 2개의 p-Si막(13)을 배치함으로써 드레인 영역(ND, PD) (특히, 그 드레인 전극(17)과의 컨택트부(CT)), 채널 영역(CH), 소스 영역(NS, PS) (특히, 그 소스 전극(16)과의 컨택트부(CT))를 연결하는 채널이 그 채널폭 방향으로 이격된 구성으로 되어 있다. 또한, N-ch의 경우, 상세하게는 드레인 영역(ND), LD영역(LD), 채널 영역(CH), LD 영역(LD), 소스 영역(NS)을 연결하는 채널이 그 채널폭 방향으로 이격되어 있다.
이 때문에, 결정화 불량 영역 [R]이 도면의 세로 방향에 발생되고, 한쪽의 p-Si막(13)을 통과하도록 발생되어도, 다른쪽의 p-Si막(13)은 결정화 불량 영역 [R]으로부터 벗어날 확률이 높아진다. 따라서, 한쪽의 p-Si막(13)에 의해 TFT는 정상적으로 동작을 할 수 있다.
통상, TFT는 채널폭 W와 채널 길이 L과의 비, W/L값에 의해, 그 동작 특성이 제어되고 있다. 어떤 W값을 갖는 TFT의 채널에 있어서, 결정화 불량 영역 [R]이 점유하는 비율이 커질수록 그 TFT 특성은 악화하지만, 본 발명과 같이, 동일한 W값이더라도, 이것이 몇개로 분할된 형태에서 복수의 채널로 이루어지는 구성으로 함으로써, 이와 같은 비율이 작아진다. 따라서, TFT가 정상적으로 동작하여 구동이나 표시에 악영향이 미치는 것을 방지할 수 있다.
도 1은 p-Si TFTLCD의 피처리 기판 상에서의 각 회로 소자의 레이아웃 및 피처리 기판과 라인 빔의 피처리 조사 영역과의 위치 관계를 나타낸 도면.
도 2는 도 1의 드라이버부(43, 44)에 있어서 이용되는 TFT의 평면 구성을 나타낸 도면.
도 3은 도 2의 B-B선에 따른 단면도.
도 4는 ELA에서의 조사 레이저 에너지로 얻어지는 p-Si의 그레인 사이즈의 관계를 나타낸 도면.
도 5는 조사 레이저 빔의 빔폭 A 방향에서의 에너지 분포를 나타낸 도면.
도 6은 본 발명의 실시 형태에 따른 LCD의 피처리 기판 상에서의 각 회로 소자의 레이아웃 및 피처리 기판과 라인 빔의 피처리 영역과의 위치 관계를 나타낸 도면.
도 7은 본 발명의 실시 형태에 따른 LCD의 드라이버부의 TFT 구조예를 나타낸 평면도.
도 8은 본 발명의 다른 실시 형태에 따른 LCD의 드라이버부의 TFT 구조예를 나타낸 평면도.
도 9는 도 7 및 도 8의 A-A선에 따른 단면도.
도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17 및 도 18은 본 발명의 실시 형태에 따른 LCD의 제조 방법을 나타낸 공정 단면도.
도 19는 본 발명의 실시 형태에서 이용되는 레이저광 조사 장치의 구성을 나타낸 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1: 기판
2 : 화소부
3 : 게이트 드라이버
4 : 드레인 드라이버
5 : 액티브 매트릭스 기판
10 : 기판
11 : 게이트 전극
12 : 게이트 절연막
13 : p-Si
14 : 주입 스토퍼
16 : 소스 전극
17 : 드레인 전극
CH : 채널 영역
ND, PD : 드레인 영역
NS, PS : 소스 영역
CT : 컨택트홀
C : 라인빔의 엣지 라인
R : 결정화 불량 영역

Claims (3)

  1. 표시 장치에 있어서,
    기판 상에,
    복수의 표시 전극과,
    상기 복수의 표시 전극 중 대응하는 것에 접속되고, 접속된 표시 전극에 대해 각각 표시 신호를 공급하는 복수의 제1 박막 트랜지스터와,
    상기 복수의 제1 박막 트랜지스터를 구동하는 구동 회로를 구성하는 복수의 제2 박막 트랜지스터
    를 구비하고,
    상기 복수의 제2 박막 트랜지스터 중 몇몇 또는 전부는, 각각, 레이저 어닐링이 실시된 반도체막 중에 형성된 복수의 채널 영역을 갖고, 상기 복수의 채널 영역은 상호 소스, 드레인, 게이트를 공유하는 전기적인 병렬 관계를 갖고, 채널폭 방향에서 상호 직교하는 방향으로 배치되며, 소스, 드레인, 게이트의 적어도 어느 하나가 직각으로 절곡되어 있는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서, 상기 복수의 채널 영역은, 동일한 아일랜드형 반도체막 내에 형성되어 있는 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서, 상기 레이저 어닐링은 비정질 반도체막을 다결정화하여 다결정 반도체막을 얻기 위해 행해지는 것을 특징으로 하는 표시 장치.
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