JPH08330596A - 薄膜トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 単結晶膜に比べて結晶性に劣ったアモルファ
スシリコン膜や多結晶シリコン膜を用いる薄膜トランジ
スタの製造方法において、シリコン膜の結晶化とシリコ
ン膜中に含まれる不純物の活性化のための熱処理時間を
短縮することを目的とする。 【構成】 単結晶膜に比べて結晶性に劣ったアモルファ
スシリコン膜を比較的低温な４００℃で成膜した後、温
度６００℃、時間７５ｈｒで熱処理して、シリコン膜の
結晶化と活性化とを同時におこなう薄膜トランジスタの
製造方法とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ＯＡ機器や計測器な
どに使用される液晶表示装置や半導体装置に関する。

【０００２】

【従来の技術】液晶表示装置は、電界効果トランジスタ
を用いることによって、コントラストを向上させたもの
が主流になりつつある。

【０００３】図３に電界効果トランジスタが用いられた
アクティブマトリクス型液晶表示装置の平面図を示す。

【０００４】図３に示すように、絶縁基板１上に厚さ５
００Åのノンドープの多結晶シリコン製の半導体膜２が
設けられている。

【０００５】また、半導体膜２上に、半導体膜を２分す
るようにゲート絶縁膜を挟んで厚さ９００Åのｎ₊型の
多結晶シリコン製の電界効果トランジスタのゲート３が
設けられている。

【０００６】さらに、半導体膜２の両端に接触するよう
に厚さ１１０００Åの共に金属製の、ゲートの左に電界
効果トランジスタのドレイン電極４、そしてゲートの右
に電界効果トランジスタのソース電極５が形成されてい
る。

【０００７】このような薄膜で構成された電界効果トラ
ンジスタは、構成要素が薄膜であることから薄膜トラン
ジスタと呼ばれている。

【０００８】また、薄膜トランジスタをスイッチングさ
せる走査信号を外部回路から薄膜トランジスタに伝える
ゲート線６がゲート３に、スイッチである薄膜トランジ
スタによって制御される表示信号を外部回路から薄膜ト
ランジスタに伝えるドレイン線７がドレイン電極４に、
薄膜トランジスタを通過した表示信号を液晶に印加する
透明なＩＴＯ製の表示電極８がソース電極５に、それぞ
れ接続されている。

【０００９】一般に、ゲート線やドレイン線を設けるこ
とにより、薄膜トランジスタは絶縁基板上にマトリクス
状に配置されることになる。

【００１０】本願発明の要点は熱処理工程にあるので、
分かり易くするため、薄膜が積層構造をなしている１つ
の薄膜トランジスタの断面図を次に示すことにする。

【００１１】図４は、図３をＩＶ−ＩＶ線で切断した液
晶表示装置の断面図である。

【００１２】図４において、絶縁基板１上に厚さ５００
Åのノンドープの多結晶シリコン製の半導体膜２が設け
られ、半導体膜の左右にそれぞれＰ（燐）を５×１０¹⁵
ｃｍ ^-2だけイオン注入して低抵抗としたドレイン９とソ
ース１０とが備えられている。

【００１３】半導体膜は熱処理によって、ドレインとソ
ースの間の動作層の結晶性が高くなる結晶化と、ドレイ
ン及びソースの抵抗が低くなる活性化とが成される。

【００１４】しかし、結晶化工程と活性化工程とは、各
工程を正否を確認するため、別個に行われることが多か
った。

【００１５】話を図４に戻すと、半導体膜２上に熱酸化
膜で温度１０００℃、あるいはＣＶＤ膜で温度６００℃
で厚さ１０００Åの二酸化シリコン製のゲート絶縁膜１
１が形成され、さらにドレインとソースとの間のゲート
絶縁膜１１上にＰ（燐）を５×１０¹⁵ｃｍ^-2だけイオン
注入して低抵抗化した多結晶シリコン製のゲート３が堆
積されている。

【００１６】また、多結晶シリコン製のゲート上に、プ
ラズマＣＶＤで作製された窒化シリコン製の、ゲート線
とドレイン線との間の絶縁膜となる厚さ１２００Åの層
間絶縁膜１２が形成されている。

【００１７】さらに、やや凹凸が大きい層間絶縁膜１２
上に厚さ６００Åの透明なＩＴＯ製の補助容量電極１３
が厚さ１４００Åの酸化シリコン製の補助容量絶縁膜１
４を挾んで厚さ６００Åの表示電極８と重畳するように
形成されている。

【００１８】それから、ドレイン電極４及びソース電極
５は、下層が厚さ１０００Åのチタンシリサイド（Ｔ
ｉ：Ｓｉ＝１：１）で上層が厚さ１００００Åのアルミ
ニウムの２層構造になっている。

【００１９】そして、ドレイン電極４及びソース電極５
上に厚さ２０００Åのポリイミド製の配向膜１５が形成
されている。

【００２０】また、配向膜１５は厚さ６μｍの液晶１６
の一方の界面に直接接触している。

【００２１】ここで、液晶１６を挾んで絶縁基板１に対
向する透明な対向基板１７が設けられている。

【００２２】対向基板１７上に厚さ１０００ÅのＩＴＯ
製の対向電極１８、厚さ１５００Åのポリイミド製の対
向配向膜１９とが積層されており、対向配向膜１９は液
晶の他方の界面に接触している。

【００２３】実際に液晶にネマティック液晶を用いた場
合は、外側に一対の偏光板が必要であるが、図４では省
略している。

【００２４】図４で主として、熱処理を必要とするの
は、半導体膜２の結晶化と、ドレイン９、ソース１０及
びゲート３に導入された不純物の活性化であるので、従
来のゲート絶縁膜上のゲートを活性化するまでの電界効
果トランジスタの製造工程を以下に示すことにする。

【００２５】図５は従来の電界効果トランジスタの製造
工程図である。

【００２６】最初に図５ａに示すように、石英などの透
明で絶縁性の絶縁基板１上に温度３５０℃で厚さ５００
Åのノンドープのアモルファスシリコン膜、即ちａ−Ｓ
ｉ膜２０をプラズマＣＶＤ法で堆積してからパタニング
する。

【００２７】第２に図５ｂに示されるように、ａ−Ｓｉ
膜を温度６００℃で７５時間（ｈｒ）で熱処理して結晶
化し、ノンドープの多結晶シリコン製の半導体膜２に変
換する。

【００２８】第３に図５ｃにおいて、絶縁基板１及び厚
さ５００Åの多結晶シリコン製の半導体膜２上に温度３
００℃でＴＥＯＳから作製した厚さ１０００Åのゲート
絶縁膜１１を堆積する。

【００２９】第４に図５ｄに図示するように、半導体膜
２の中央上方のゲート絶縁膜１１上に温度３５０℃で厚
さ９００Åのｎ₊型のｎ₊ａ−Ｓｉ膜２１を堆積した後、
フッ化アンモニウムで緩衝したＨＦ水溶液でｎ₊ａ−Ｓ
ｉ膜２１の左右のゲート絶縁膜１１に半導体膜２に達す
る開口２２を形成する。

【００３０】第５に図５ｅに図示されるように、温度４
００℃で加速電圧３０ｋｅＶでＰ（燐）をイオン注入し
て、ゲート、ドレイン及びソースの領域にドーズ量５×
１０ ¹⁵ｃｍ^-2の３つのｎ₊注入膜２３を形成する。

【００３１】第６に図５ｆに示されるように、ｎ₊注入
膜２３の抵抗を低くするために温度６００℃、時間７５
時間（ｈｒ）で熱処理して、注入された原子を活性化す
ると、ゲート、ドレイン、ソースの領域のｎ₊注入膜は
それぞれ、面抵抗７００Ω／□のゲート３、ドレイン
９、ソース１０に変換される。

【００３２】このように、半導体膜の結晶化と活性化を
別工程で行うと薄膜トランジスタの生産性が上がらない
欠点があった。

【００３３】また、図５ｅの半導体膜２を構成している
多結晶シリコン膜の表面は５００Å程度の凹凸を有し、
さらに多結晶シリコン膜の内部は結晶欠陥に起因する多
くの界面準位を持っている。

【００３４】このため、凹凸によってゲート絶縁膜１１
が乱れて、電界効果トランジスタのゲートとドレインと
の間のリークが増えたり、界面準位によって動作層中の
キャリア数が左右されて、電界効果トランジスタのＯＮ
電流の減少やＯＦＦ電流の増加を招くことが多かった。

【００３５】先の従来例は電界効果トランジスタについ
てであったが、バイポーラトランジスタでも同じことが
言える。

【００３６】図６はバイポーラトランジスタの平面図で
ある。

【００３７】図６において、絶縁基板１上に厚さ５００
Åのｎ_-型の半導体膜２が形成されており、半導体膜の
左右に金属製のエミッタ電極２４とコレクタ電極２５と
が接続されている。

【００３８】また、半導体膜２を横切るようにｐ₊型の
多結晶シリコン製のベース膜２６が形成されており、半
導体膜の中に設けられたｐ型のベースに接続されてい
る。

【００３９】さらに、多結晶シリコン製のベース膜２６
に金属製のベース電極２７が接続されている。

【００４０】先の電界効果トランジスタの場合に比べ
て、バイポーラトランジスタの方がより多くの不純物を
活性化する必要がある。

【００４１】そこで、図６のバイポーラトランジスタを
ＶＩＩ−ＶＩＩ線で切断して断面図で以下に説明する。

【００４２】図７は、バイポーラトランジスタの断面図
である。

【００４３】図７で、絶縁基板１上に厚さ５００Åの多
結晶シリコン製の半導体膜２が形成されており、さらに
半導体膜中に図の左からｎ₊型のエミッタ２８、ｐ型の
ベース２９、ｎ_-型とｎ₊型のコレクタ３０が配置されて
いる。

【００４４】また、図７に示すように、半導体膜上に熱
ＣＶＤで作製した二酸化シリコン製のベース絶縁膜３１
が堆積され、ｐ₊型のベース膜２６がｐ型のベース２９
だけに接触できるようになっている。

【００４５】さらに、厚さ９００Åのベース膜２６また
は厚さ１０００Åのベース絶縁膜３１上に、スパッタリ
ングで作製された厚さ１２００Åの二酸化シリコン製の
層間絶縁膜１２が積層されている。

【００４６】エミッタ２８とコレクタ３０上のベース絶
縁膜３１及び層間絶縁膜１２は開口を形成するように一
部除去され、形成された２つの開口から下層が厚さ１０
００Åのモリブデンシリサイド、上層が厚さ１００００
Åのアルミニウムの構成のエミッタ電極２４とコレクタ
電極２５とをそれぞれ、エミッタ２８とコレクタ３０と
に接続する。

【００４７】また、層間絶縁膜１２、エミッタ電極２４
及びコレクタ電極２５上にバイポーラトランジスタの特
性を安定させるための厚さ５０００Åの二酸化シリコン
製の保護膜３２が設けられている。

【００４８】次に電界効果トランジスタの場合と同様
に、従来のバイポーラトランジスタの製造工程を示し
て、その問題点を指摘することにする。

【００４９】図８は従来のバイポーラトランジスタの製
造工程図である。

【００５０】最初に図８ａに示されるように、透明な絶
縁基板１上に温度４００℃で厚さ５００Åのｎ_-型の多
結晶シリコン膜３３を堆積して、多結晶シリコン膜を所
定の形状にする。

【００５１】第２に図８ｂに示すように、温度６００
℃、７５時間（ｈｒ）で熱処理し、多結晶シリコン膜を
結晶化してｎ_-型の半導体膜２を作成する。

【００５２】第３に図８ｃにおいて、加速電圧３０ｋｅ
Ｖ、温度４００℃でのイオン注入により、半導体膜２の
左右の２ケ所にドーズ量５×１０¹⁵ｃｍ^ー2のＰ（燐）
の有るｎ₊膜３４を形成し、また、左のｎ₊膜に隣接する
ようにドーズ量５×１０¹³ｃｍ^ー2のＢ（ホウ素）の有
るｐ膜３５を形成する。

【００５３】第４に図８ｄに図示されるように、半導体
膜及び絶縁基板上に温度５００℃でベース絶縁膜３１を
形成し、さらに半導体膜の左右のｎ₊膜３４及びｐ膜３
５上のベース絶縁膜３１に３つの開口２２を形成する。

【００５４】第５に図８ｅに図示するように、左右の開
口に挾まれたベース絶縁膜３１上に厚さ９００ÅのＢ
（ホウ素）の有るｐ₊型のｐ₊多結晶シリコン膜３６を形
成し、中央の開口を通じてｐ₊多結晶シリコン膜３６と
ｐ膜３５とを接触させる。

【００５５】第６に図８ｆにおいて、温度６００℃に７
５時間保持して、半導体膜中の不純物を活性化し、左の
ｎ₊膜３４をエミッタ２８に、左のｎ₊膜３４に隣接する
ｐ膜３５をベース２９に、右のｎ₊膜３４をコレクタ３
０にそれぞれ変換する。

【００５６】図８のように、半導体膜の結晶化と活性化
を別工程で行うと薄膜トランジスタの生産性が上がらな
い欠点があった。

【００５７】また、図８ｆの半導体膜２を構成している
多結晶シリコン膜の表面は５００Å程度の凹凸を有し、
さらに多結晶シリコン膜の内部は結晶欠陥に起因する多
くの界面準位を持っている。

【００５８】このため、凹凸によってベース絶縁膜３１
が乱れて、バイポーラトランジスタのベースとコレクタ
との間のリークが増えたり、界面準位によってキャリア
数が左右されて、バイポーラトランジスタのＯＮ電流の
減少やＯＦＦ電流の増加を招くことが多かった。

【００５９】あるいは、多結晶Ｓｉにイオン注入する
と、注入されたイオンがａ−Ｓｉにイオン注入する場合
に比べて低温で活性化されにくくなり、導電率が低くな
る欠点があった。

【００６０】図８のバイポーラトランジスタだけでなく
先の図５の電界効果トランジスタにおいても、アモルフ
ァスシリコン膜や多結晶シリコン膜等の半導体膜の結晶
化と半導体膜に導入された不純物の活性化を別個に行っ
ていたため、バイポーラあるいは電界効果のいずれの薄
膜トランジスタの生産性も著しく低かった。

【００６１】

【発明が解決しようとする課題】本発明は、半導体膜の
結晶化と活性化にかかる総時間を短くして薄膜トランジ
スタの生産性を向上させると共に低温でイオン注入膜の
導電率を上げることを目的とする。

【００６２】

【課題を解決するための手段】本発明の薄膜トランジス
タの製造方法は、半導体膜の結晶化と活性化とを同時に
おこなう製造方法である。

【００６３】また、本発明の第２の薄膜トランジスタの
製造方法は、結晶化及び活性化前の工程を温度５５０℃
以下で行った後、温度５５０〜６００℃、時間５〜１０
０ｈｒにて、半導体膜を熱処理する製造方法である。

【００６４】それから、本発明の第３の薄膜トランジス
タの製造方法は、不純物注入直後にアモルファスシリコ
ン膜である半導体膜を結晶化と活性化との同時進行によ
り多結晶シリコン膜に変換させる製造方法である。

【００６５】

【作用】本発明では、半導体膜の結晶化と活性化とを同
時に行うことによって、熱処理工程の時間を半減してい
る。

【００６６】その結果、工程数の低下による高い薄膜ト
ランジスタの歩留まりが達成できるだけでなく、結晶性
の高い半導体膜に不純物を導入した後で熱処理により活
性化した場合に比べて、結晶性のほとんどない半導体膜
に不純物を導入した後で結晶化した場合の方が、抵抗の
制御が容易であるため、薄膜トランジスタの特性の再現
性及び均一性も向上する。

【００６７】このことは以下のように解釈される。

【００６８】活性化とは熱運動などによりＰやＢなどの
注入原子がＳｉの格子点に置換型不純物として入り込
み、周りのＳｉ原子と共有結合することにより電子又は
正孔が１個余分にできることにより自由電子が生じて注
入膜の導電率が向上する現象である。

【００６９】従って、不純物をａ−Ｓｉに打ち込んでか
ら熱処理を行った場合、結晶成長時にＳｉと同じように
ＰやＢなどを格子点に取り込みながら成長が進行するた
め、結晶化と活性化が渾然一体となり、活性化しやすく
なる。

【００７０】しかし、結晶型Ｓｉ（多結晶Ｓｉ、単結晶
Ｓｉ）に不純物を注入した場合、注入時に結晶格子上の
Ｓｉ原子がノックオン（叩きだし）により格子から外れ
て非晶質化する。

【００７１】そのため、熱処理により、注入後再び結晶
化した場合にも結晶に多くの欠陥が残されたり、新たに
Ｓｉ原子と不純物原子とが置換する必要が生じたりし
て、結晶化（活性化）が阻害されたりするため、活性化
が起こりにくくなる。

【００７２】個別の作用として、本発明の第２の薄膜ト
ランジスタの製造方法は、結晶化や活性化が起こりにく
い前処理工程とするので、前工程の差異による薄膜トラ
ンジスタの特性変化が起こりにくいだけでなく、結晶化
時に半導体膜とゲート絶縁膜との間の界面が平坦にな
る。

【００７３】一方、本発明の第３の薄膜トランジスタの
製造方法は、不純物注入直後にアモルファスシリコン膜
である半導体膜を結晶化と活性化との同時進行により多
結晶シリコン膜に変換させるので、抵抗値の制御が容易
である。

【００７４】

【実施例】図１は本発明の電界効果トランジスタの製造
方法の製造工程図である。

【００７５】図１は、先の従来技術の図５の製造工程図
と比べて工程数が１だけ減っているのが特徴である。

【００７６】最初に図１ａに示すように、ガラスなどの
透明で絶縁性の絶縁基板１上にＳｉＨ₄−Ｈ₂−Ａｒ雰囲
気中、温度４００℃で厚さ５００Åのノンドープのアモ
ルファスシリコン膜、即ちａ−Ｓｉ膜２０をプラズマＣ
ＶＤ法で堆積してからパタニングする。

【００７７】第２に図１ｂにおいて、絶縁基板１及び厚
さ５００Åのａ−Ｓｉ膜２０上に温度４００℃でＴＥＯ
ＳからプラズマＣＶＤ法で作製した厚さ１０００Åのゲ
ート絶縁膜１１を堆積する。

【００７８】第３に図１ｃに図示するように、ａ−Ｓｉ
膜２０の中央上方のゲート絶縁膜１１上に温度４００℃
で厚さ９００Åのｎ₊型のｎ₊ａ−Ｓｉ膜２１を堆積した
後、フッ化アンモニウムで緩衝したＨＦ水溶液でｎ₊ａ
−Ｓｉ膜２１の左右のゲート絶縁膜１１にａ−Ｓｉ膜２
０に達する開口２２を形成する。

【００７９】第４に図１ｄに図示されるように、温度４
００℃で加速電圧３０ｋｅＶでＰ（燐）をｎ₊ａ−Ｓｉ
膜及び開口下のａ−Ｓｉ膜にイオン注入して、ゲート、
ドレイン及びソースの領域にドーズ量５×１０¹⁵ｃｍ^-2
の３つのｎ₊注入膜２３を形成する。このとき、ｎ₊注入
膜２３の結晶構造は非晶質（アモルファス）となる。

【００８０】第５に図１ｅに示されるように、ｎ₊注入
膜２３の抵抗を低くするために温度６００℃、７５時間
（ｈｒ）で熱処理する。

【００８１】すると、図１ｄと図１ｅとの間で、ａ−Ｓ
ｉ膜２０が結晶化して多結晶シリコン製の半導体膜２に
変換されると同時に、半導体中に注入された原子が活性
化されて、ゲート、ドレイン、ソースの領域のｎ₊注入
膜がそれぞれ、面抵抗４００Ω／□のゲート３、ドレイ
ン９、ソース１０に変換される。

【００８２】７５ｈｒで面抵抗４００Ω／□となる注入
膜は、５ｈｒで面抵抗２ｋΩ／□、２５ｈｒで面抵抗１
ｋΩ／□となり、また、１００ｈｒ以上ではあまり変化
しない。

【００８３】面抵抗２ｋΩ／□は電界効果トランジスタ
を通過する信号の変形が画像に悪影響を与えないために
選択された面抵抗である。

【００８４】このように本発明の電界効果トランジスタ
（ＦＥＴｒ）の製造方法は、アモルファスシリコン膜
（ａ−Ｓｉ膜）の結晶化と活性化とを同時におこなうの
で製造工程数が少なくなる。

【００８５】図２は本発明のバイポーラトランジスタの
製造方法の製造工程図である。

【００８６】図２は、先の従来技術の図８の製造工程図
と比べて工程数が１だけ減っているのが特徴である。

【００８７】最初に図２ａに示されるように、透明な絶
縁基板１上に温度４００℃で厚さ５００Åのノンドープ
のａ−Ｓｉ膜２０を堆積して、アモルファスシリコン膜
を所定の形状にする。

【００８８】第２に図２ｂにおいて、加速電圧３０ｋｅ
Ｖ、温度４００℃でのイオン注入により、ノンドープの
ａ−Ｓｉ膜２０の左右の２ケ所にドーズ量５×１０¹⁵ｃ
ｍ^{ー 2}のＰ（燐）の有るｎ₊膜３４を形成し、また、左の
ｎ₊膜に隣接するようにドーズ量５×１０¹³ｃｍ^ー2のＢ
（ホウ素）の有るｐ膜３５を形成する。

【００８９】第３に図２ｃに図示されるように、アモル
ファスシリコン膜及び絶縁基板上にＴＥＯＳから温度４
００℃でベース絶縁膜３１を形成し、さらにアモルファ
スシリコン膜の左右のｎ₊膜３４及びｐ膜３５上のベー
ス絶縁膜３１に３つの開口２２を形成する。

【００９０】第４に図２ｄに図示するように、左右の開
口に挾まれたベース絶縁膜３１上に厚さ９００ÅのＢ
（ホウ素）の有るｐ₊型のｐ₊ａ−Ｓｉ膜３７を形成し、
中央の開口を通じてｐ₊ａ−Ｓｉ膜３７とｐ膜３５とを
接触させる。

【００９１】第５に図２ｅにおいて、温度６００℃に７
５時間保持してアモルファスシリコン膜の結晶化とアモ
ルファスシリコン膜中に含まれる不純物の活性化を行
う。

【００９２】すると、アモルファスシリコン膜が結晶化
して多結晶シリコン製の半導体膜２に変換されると同時
に、アモルファスシリコン膜中の不純物が活性化され、
左のｎ₊膜３４が面抵抗４００Ω／□のエミッタ２８
に、左のｎ₊膜３４に隣接するｐ膜３５がベース２９
に、右のｎ₊膜３４が面抵抗４００Ω／□のコレクタ３
０に、ｐ₊ａ−Ｓｉ膜３７が面抵抗６００Ω／□のベー
ス膜２６にそれぞれ変換される。

【００９３】図２と図８とを比較すると、図８の従来の
製造工程の９００Ω／□のベース膜と７００Ω／□のエ
ミッタが、図２の本発明の製造工程の６００Ω／□のベ
ース膜と４００Ω／□のエミッタに面抵抗の点で改善さ
れていることが分かる。

【００９４】このことは、ベース膜が複数のバイポーラ
トランジスタ間で接続されていると、バイポーラトラン
ジスタ間の配線抵抗を低くできることを意味する。

【００９５】このように本発明のバイポーラトランジス
タ（ＢｉＴｒ）の製造方法は、アモルファスシリコン膜
の結晶化と活性化とを同時におこなうので製造工程数が
少なくなる。

【００９６】

【発明の効果】本発明の薄膜トランジスタの製造方法に
あっては、半導体膜の結晶化と活性化とを同時に行うの
で、工程数の低下による高い薄膜トランジスタの歩留ま
りが達成できるだけでなく、結晶質の半導体膜に不純物
を導入した場合に比べて、非晶質の半導体膜に不純物を
導入した場合の方が、抵抗の制御が容易であるため、薄
膜トランジスタの特性の再現性及び均一性も向上でき
る。

【００９７】また、個別の効果として、本発明の第２の
薄膜トランジスタの製造方法は、結晶化や活性化が起こ
りにくい前処理工程とするので、前工程の温度差異によ
る薄膜トランジスタの特性変化が発生しにくいだけでな
く、結晶化時に半導体膜とゲート絶縁膜との間の界面が
平坦になって、薄膜トランジスタのオンオフ比が高くな
る結果、薄膜トランジスタを液晶表示装置に応用する場
合、液晶表示装置の画面を鮮明にすることができる。

【００９８】一方、本発明の第３の薄膜トランジスタの
製造方法は、不純物注入直後にアモルファスシリコン膜
である半導体膜を結晶化と活性化との同時進行により多
結晶シリコン膜に変換させるので、配線抵抗が相対的に
低くなり、延いては液晶表示装置を比較的低温なプロセ
スでもってより高精細化できる。

【図面の簡単な説明】

【図１】本発明の結晶化と活性化を同時に行う電界効果
Ｔｒの製造工程図である。

【図２】本発明の同時に結晶化と活性化を行うバイポー
ラＴｒの製造工程図である。

【図３】液晶表示装置の平面図である。

【図４】電界効果Ｔｒを用いる液晶表示装置の断面図で
ある。

【図５】従来の結晶化と活性化を個別に行う電界効果Ｔ
ｒの製造工程図である。

【図６】バイポーラＴｒの平面図である。

【図７】バイポーラＴｒの断面図である。

【図８】従来の結晶化と活性化を個別に行うバイポーラ
Ｔｒの製造工程図である。

【符号の説明】

１ 絶縁基板 ２ 半導体膜 ３ ゲート ４ ドレイン電極 ５ ソース電極 ６ ゲート線 ７ ドレイン線 ８ 表示電極 ９ ドレイン １０ ソース １１ ゲート絶縁膜 １２ 層間絶縁膜 １３ 補助容量電極 １４ 補助容量絶縁膜 １５ 配向膜 １６ 液晶 １７ 対向基板 １８ 対向電極 １９ 対向配向膜 ２０ ａ−Ｓｉ膜 ２１ ｎ₊ａ−Ｓｉ膜 ２２ 開口 ２３ ｎ₊注入膜 ２４ エミッタ電極 ２５ コレクタ電極 ２６ ベース膜 ２７ ベース電極 ２８ エミッタ ２９ ベース ３０ コレクタ ３１ ベース絶縁膜 ３２ 保護膜 ３３ 多結晶シリコン膜 ３４ ｎ₊膜 ３５ ｐ膜 ３６ ｐ₊多結晶シリコン膜 ３７ ｐ₊ａ−Ｓｉ膜

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/324 Ｈ０１Ｌ 21/265 Ａ 27/12

Claims (3)

【特許請求の範囲】
1. 【請求項１】 半導体膜の結晶化と活性化とを同時にお
   こなうことを特徴とする薄膜トランジスタの製造方法。
2. 【請求項２】 結晶化及び活性化前の工程を温度５５０
   ℃以下で行った後、温度５５０〜６００℃、時間５〜１
   ００ｈｒにて、半導体膜を熱処理することを特徴とする
   請求項１の薄膜トランジスタの製造方法。
3. 【請求項３】 不純物注入直後にアモルファスシリコン
   膜である半導体膜を結晶化と活性化との同時進行により
   多結晶シリコン膜に変換させることを特徴とする請求項
   １の薄膜トランジスタの製造方法。