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KR101584042B1 - 관련된 시스템, 장치, 및 방법을 포함하는 전력 증폭기 모듈 - Google Patents

관련된 시스템, 장치, 및 방법을 포함하는 전력 증폭기 모듈 Download PDF

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KR101584042B1
KR101584042B1 KR1020157000990A KR20157000990A KR101584042B1 KR 101584042 B1 KR101584042 B1 KR 101584042B1 KR 1020157000990 A KR1020157000990 A KR 1020157000990A KR 20157000990 A KR20157000990 A KR 20157000990A KR 101584042 B1 KR101584042 B1 KR 101584042B1
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KR
South Korea
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power amplifier
signal
layer
die
collector
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KR1020157000990A
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하워드 이. 첸
이판 구오
딘푸옥 부 호앙
메흐란 자나니
틴 민트 코
필립 존 레톨라
안토니 제임스 로비안코
하르딕 부펜드라 모디
호앙 몽 응우옌
매튜 토마스 오잘라스
산드라 루이스 페티-위크스
매튜 션 리드
젠스 알브레히트 리지
데이비드 스티븐 리플리
홍시아오 샤오
홍 센
웨이민 선
흐시앙-치흐 선
패트릭 로렌스 웰치
피터 제이. 주니어 잠파디
구오하오 장
Original Assignee
스카이워크스 솔루션즈, 인코포레이티드
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H01L2224/48177—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
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    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/177—Base regions of bipolar transistors, e.g. BJTs or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
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Abstract

전력 증폭기 모듈은, 콜렉터, 콜렉터에 인접한 베이스, 및 에미터를 갖는 GaAs 쌍극성 트랜지스터를 포함하는 전력 증폭기 - 콜렉터는 베이스와의 접합부에서 적어도 약 3x1016 cm-3의 도핑 농도를 가지며, 콜렉터는 또한, 베이스로부터 멀어질수록 도핑 농도가 증가하는 적어도 제1 계조를 가짐 - ; 및 전력 증폭기에 의해 구동되는 RF 전송 라인을 포함하고, RF 전송 라인은 도전층과 도전층 상의 마무리 도금을 포함하고, 마무리 도금은 금층, 금층에 근접한 팔라듐층, 및 팔라듐층에 근접한 확산 장벽층을 포함하며, 확산 장벽층은 니켈을 포함하고 0.9 GHz에서 대략 니켈의 표피 깊이보다 작은 두께를 갖는다. 모듈의 다른 실시예들이 그의 관련된 방법들 및 컴포넌트들과 함께 제공된다.

Description

관련된 시스템, 장치, 및 방법을 포함하는 전력 증폭기 모듈{POWER AMPLIFIER MODULES INCLUDING RELATED SYSTEMS, DEVICES, AND METHODS}
관련 출원에 대한 상호참조
본 출원은 2012년 6월 14일 출원된 미국 가출원 제61/659,848호의 우선권 혜택을 주장한다.
발명의 분야
본 발명은 일반적으로 전력 증폭기에 관한 것으로, 특히 전력 증폭기 모듈에 관한 것이다. 더 구체적으로는, 최상의 실시 형태에 따라 이하에서 설명되는 특정한 실시예로 제약되지 않고, 본 발명은 무선 통신에서의 사용을 위한 전력 증폭기 모듈에 관한 것이며, 관련된 시스템, 장치, 및 방법을 포함한다.
전력 증폭기는 안테나를 통한 송신용의 RF 신호를 증폭하기 위해 이동 장치에 포함될 수 있다. 예를 들어, GSM(Global System for Mobile Communications), CDMA(code division multiple access), 및 W-CDMA(wideband code division multiple access) 시스템에서 볼 수 있는 것과 같은, 시분할 다중 액세스(TDMA; time division multiple access) 아키텍쳐를 갖는 이동 장치에서, 전력 증폭기는 비교적 저전력을 갖는 RF 신호를 증폭하는데 이용될 수 있다. RF 신호의 증폭을 관리하는 것은 중요할 수 있는데, 이것은 원하는 송신 전력 레벨은 기지국 및/또는 이동 환경으로부터 사용자가 얼마나 멀리 떨어져 있는지에 의존할 수 있기 때문이다. 전력 증폭기는 또한, 할당된 수신 타임 슬롯 동안 송신으로부터 신호 간섭을 방지하도록, 시간에 따른 RF 신호의 전력 레벨을 조절하는 것을 보조하기 위해 이용될 수 있다.
전력 증폭기의 전력 소비 및 그와 연관된 전력 부가 효율(PAE; power added efficiency)은 중요한 고려사항일 수 있다. 음성, 데이터, 및 시스템 제어를 위한 무선 통신을 제공하는 것과 연관된 계속 증가하고 있는 수요에 비추어, 이에 관련된 개선된 증폭기, 전력 증폭기 모듈, 및 장치, 시스템, 및 방법에 대한 필요성이 있다. 또한, 개선된 전력 효율을 갖는 전력 증폭기에 대한 필요성이 있다.
본 발명의 소정의 특정한 양태는 집적 회로 팩키징의 분야에 관한 것으로, 더 구체적으로는 무선 주파수(RF; radio frequency) 집적 회로(IC)를 팩키징하기 위한 와이어 본드 패드(wire bond pad)를 형성하는 시스템 및 방법에 관한 것이다.
실리콘이나 기타의 반도체 웨이퍼는 IC 제조 분야의 통상의 기술자에게 공지된 바와 같이 집적 회로로 제작된다. IC는, 유전체 및 금속 트레이스의 층들을 갖는 캐리어나 기판에 본딩되거나 전기적으로 접속되고, 이용을 위해 팩키징된다. 표면 도금 재료가 구리 트레이스의 상부층에 도금되어 IC와 기판 사이에 전기 접속점을 제공하여, IC가 외부 세계와 인터페이싱하는 것을 허용한다. 전통적으로, 니켈/금(Ni/Au)은 RFIC 제품을 위한 표준 표면 도금 재료였고, 소정 상황에서, RFIC는 기판의 표면 상에 도금된 Ni/Au 와이어-본드 패드에 와이어-본딩되어 RFIC의 그 팩키지와의 전기 접속을 형성한다. 그러나, 금값의 증가는 Ni/Au 표면 도금과 연관된 팩키징 비용을 증가시켰다.
본 발명의 다른 특정한 양태는 집적 회로 레이아웃 및 팩키징의 분야에 관한 것으로, 더 구체적으로는 무선 주파수(RF) 집적 회로(IC)의 레이아웃과 팩키징 시스템 및 방법에 관한 것이다.
본 발명의 역시 다른 양태는 더 구체적으로 쌍극성 트랜지스터 및 쌍극성 트랜지스터를 포함하는 제품에 관한 것이다. 이종접합 쌍극성 트랜지스터(HBT; heterojunction bipolar transistor) 등의 쌍극성 트랜지스터는 광범위한 응용에서 구현된다. 이러한 쌍극성 트랜지스터는, 갈륨 비소(GaAs) 기판 등의 반도체 기판 상에 형성될 수 있다. 쌍극성 트랜지스터에 대한 한 예시적 응용은 전력 증폭기 시스템이다. 기술이 발전함에 따라, 전력 증폭기 시스템에 대한 규격(specifications)은 충족할 요구사항이 더욱 많아지고 있다.
앞서 언급된 바와 같이, 전력 증폭기의 한 양태는 선형성(linearity)이다. 선형성 성능의 척도(measures)로는, 인접 채널 전력비(ACPR1) 및 대안 채널 전력비(ACPR2) 등의 채널 전력비, 및/또는 인접 채널 누설 전력비(ACLR1) 및 대안 채널 누설 전력비(ACLR2) 등의 채널 누설 전력비가 포함될 수 있다. ACPR2 및 ACLR2는 제2 채널 선형성 척도라 부를 수 있다. ACPR2 및 ACLR2 값은 관심대상 주파수로부터 약 1.98 MHz의 오프셋에서의 측정에 대응할 수 있다.
종래에는, 본 분야의 대부분의 간행물은 ACPR1 및 ACLR1 선형성 척도에 중점을 두었고 ACPR2 또는 ACLR2에 대해서는 간행되지 않았다. 산업으로부터의 최근의 ACPR2 및 ACLR2 시스템 규격은, 특별히 RF 이득에 관련된 다른 시스템 규격을 충족하면서 충족하기에 특히 어렵다. 따라서, 전력 증폭기 시스템 등의 쌍극성 트랜지스터를 포함하는 시스템에서 개선된 선형성에 대한 필요성이 존재한다.
본 개시의 역시 추가의 양태는 전력 증폭기에 대한 듀얼 모드 디지털 제어 인터페이스에 관한 것이다.
무선 장치를 포함한 다수의 전자 장치는, 프론트-엔드 컴포넌트에 의해 제어되거나 설정되는 하나 이상의 컴포넌트를 가질 수 있다. 예를 들어, 전력 증폭기는 전력 증폭기 제어기에 의해 설정되거나 구성될 수 있다. 일부 경우에, 전력 증폭기 제어기는 장치의 상태에 기초하여 또 다른 인터페이스 컴포넌트에 의해 자체적으로 제어되거나 구성될 수 있다.
종종, 장치 내의 다양한 컴포넌트가 상이한 조직화에 의해 생성될 것이다. 상이한 조직화에 의해 설계될 수 있는, 컴포넌트들 간의 상호운용성을 가능케하기 위해, 상이한 타입들의 장치와 컴포넌트에 대해 종종 표준이 채택된다. 기술이 진보됨에 따라, 표준이 변경되거나 새로운 표준이 채택될 수 있다. 일부 경우에는, 더 새로운 표준은 더 오래된 표준과 호환되지 않는다.
본 발명의 역시 다른 양태는 이종접합 쌍극성 트랜지스터(HBT) 전력 증폭기 바이어스 회로에 관한 것이다. 전력 증폭기는 통상적으로, 입력 신호를 확대하여 입력 신호보다 상당히 큰 출력 신호를 생성하는 능동 요소(active element)이다. 많은 타입의 전력 증폭기가 존재하고 전력 증폭기를 생성하는 많은 방식이 있다. 예를 들어, 일부 전력 증폭기는 이종접합 쌍극성 트랜지스터(HBT)를 이용하여 생성될 수 있다. 많은 HBT 전력 증폭기는 다이오드 스택 바이어스 구성(diode stack bias configuration)을 이용한다. 일부 이러한 구성에서, 다이오드 스택 바이어스 구성은 증폭기의 상당한 대기 전류 변동(quiescent current variation)을 초래할 수 있는 장치 베타(device beta)에 대한 민감도를 드러낸다. 또한, 대기 전류의 변동은 성능 파라미터에 영향을 줄 수 있고 제품 수율을 열화시킬 수 있다.
그 추가의 양태는, 일부 반도체 재료 시스템에서, 단일의 반도체 다이 상에서 상이한 장치 기술들을 결합하여 하이브리드 구조를 형성하는 것이 가능하다는 이해와 관련된다. 예를 들어, 소정의 재료 시스템에서, 단일의 기판 상에서 이종접합 쌍극성 트랜지스터(HBT)를 전계 효과 트랜지스터(FET)와 통합하여 BiFET이라 불리는 것을 제작하는 것이 가능하다. RF 전력 증폭기 등의 장치는 증가된 설계 융통성을 갖도록 BiFET 기술을 이용하여 제작될 수 있다. 그 결과, HBT 및 FET를 포함하는 BiFET 전력 증폭기는, 유익하게도, 쌍극성 트랜지스터 전력 증폭기보다 낮은 기준 전압에서 동작하도록 설계될 수 있다. 장치 제조자들에게 특별한 관심이 되는 것은 고전력 BiFET 증폭기로서, FET를 갈륨비소(GaAs) HBT 프로세스 내에 통합함으로써 형성될 수 있다. 그러나, FET를 GaAs HBT 프로세스 내에 통합하려는 이전의 시도는 n-타입 FET 장치만으로 이어졌다.
따라서, p-타입 FET 장치를 포함하고, 상보형 n-타입 및 p-타입 FET 장치를 포함할 수 있는, BiFET 장치 구조를 갖는 것이 바람직할 것이다.
여기서 개시된 개선된 기술의 역시 또 다른 양태는 신호의 고조파 성분을 종단(terminating)하는 것과 관련되어 있다. 무선 주파수(RF) 응용 등의 비교적 고주파수 응용에서, 원치 않는 신호 반사 및/또는 잡음이 발생할 수 있다. 이러한 원치 않는 신호 반사 및/또는 잡음은 신호의 기본 주파수(fundamental frequency) 및/또는 신호의 기본 주파수의 고조파 등의, 다른 주파수들에서 발생할 수 있다. 신호 반사 및/또는 잡음의 영향을 감소시키기 위해, 임피던스 정합이 구현될 수 있다. 원치 않는 신호 반사 및/또는 잡음을 최소화하는 것이 유익한 한 예시적 응용이 전력 증폭기 시스템이다.
전력 부가 효율(PAE)은 전력 증폭기를 평가하기 위한 한 메트릭(metric)이다. 또한, 선형성은 전력 증폭기를 평가하기 위한 또 다른 메트릭이다. PAE 및/또는 선형성은, OEM(original equipment manufacturer) 등의 고객이 어떤 전력 증폭기를 구매할 것인지를 결정하기 위한 메트릭이 될 수 있다. 예를 들어, 소정 레벨 아래의 PAE를 갖는 전력 증폭기는 고객의 제품에 미치는 PAE의 영향 때문에 고객에 의해 구매되지 못할 수도 있다. 더 낮은 PAE는, 예를 들어, 이동 전화 등의 전자 장치의 배터리 수명을 감소시킬 수 있다. 그러나, PAE를 향상시키는 것은 선형성에 악영향을 주는 비용으로 올 수 있다. 유사하게, 선형성을 증가시키는 것은 PAE의 감소를 야기할 수 있다. 동시에, 고객은 높은 선형성과 높은 PAE를 갖는 전력 증폭기를 원한다.
전력 증폭기의 출력에서의 부하선(load line)은 PAE와 선형성 양쪽 모두에 영향을 줄 수 있다. 일부의 종래의 전력 증폭기 시스템은 전력 증폭기 출력 신호의 기본 주파수에서 전력 증폭기 출력의 임피던스와 정합하고 고조파 종단을 수행하기 위해 부하선을 포함했다. 그러나, PAE와 선형성 양쪽 모두를 최적화하는 방식으로 고조파 종단을 포함하면서 전력 증폭기 출력의 기본 주파수의 임피던스와 정합하는 것은 어려운 것으로 드러났다. 따라서, 전력 증폭기의 선형성 및 PAE 양쪽 모두를 개선할 필요성이 존재한다.
본 발명의 역시 추가의 양태는 고성능 무선 주파수 응용을 위한 전송 라인(transmission line)에 관한 것이다.
전송 라인은, 팩키징 기판이나 인쇄 회로 기판(PCB) 상에서와 같은, 다양한 정황에서 구현될 수 있다. 다중층 라미네이트 PCB 또는 팩키지 기판은 무선 주파수(RF) 응용에서 광범위하게 사용된다.
전력 증폭기, 저잡음 증폭기(LNA), 믹서, 전압 제어형 발진기(VCO), 필터, 스위치 및 전체의 트랜시버 등의 RF 회로는 반도체 기술을 이용하여 구현되어 왔다. 그러나, RF 모듈 (예를 들어, 전력 증폭기, 스위치, 및/또는 필터를 포함한 RF 프론트-엔드 모듈)에서, 단일 칩 통합은, 상이한 블록들이 상이한 반도체 기술들로 구현되기 때문에 실용적이지 못할 수 있다. 예를 들어, 전력 증폭기는 GaAs 프로세스로 형성될 수 있는 반면, 관련된 제어 및/또는 바이어스 회로는 CMOS 프로세스로 형성될 수 있다.
긴 전송 라인 및/또는 기타의 온 칩 수동요소들은 큰 칩 면적을 소비할 수 있다. 결과적으로, 다중-칩 모듈(MCM; multi-chip module) 및/또는 SiP(system in package) 어셈블리 기술이, RF 모듈에서 낮은 비용, 작은 크기 및/또는 고성능을 달성하기 위해 이용될 수 있다. 라미네이트 기술은, 전송 라인이 라미네이트 기판 상에서 구현되는 MCM 어셈블리에 이용될 수 있다. 이러한 전송 라인에서의 도체 손실(conductor loss)은 MCM 내의 임의의 요소의 성능에 상당한 영향을 미칠 수 있다. 따라서, 라미네이트 도금 기술은 RF 성능에 상당히 영향을 미칠 수 있다.
라미네이트 기술의 비용은 성능을 위한 선택 재료 및/또는 어셈블리 필요성에 의해 구동될 수 있다. RF 회로 요소를 전송 라인에 접속하기 위해 금(Au) 와이어 본딩을 이용하는 RF SiP는, 더 낮은 손실의 더 비싼 NiAu(예를 들어, 더 두꺼운 Au에 기인) 또는 더 높은 손실의 덜 비싼 NiPdAu 등의, 다양한 상이한 마무리 도금을 이용할 수 있다. 따라서, RF 전송 라인에 대한 비용 효율적이고 고성능의 기술에 대한 필요성이 존재한다.
역시 추가의 양태는 질화 탄탈 종단처리된 관통-웨이퍼 비아(tantalum nitride terminated through-wafer via)를 위한 장치 및 방법에 관련되어 있다. 소정 구현에서, 질화 탄탈(TaN) 종단층이 갈륨 비소(GaAs) 웨이퍼의 제1 또는 정면 상에 형성되고, 금 도전층이 TaN 종단층 위에 형성된다. 그 후, 관통-웨이퍼 비아가 GaAs 웨이퍼의 제2 또는 배면 내로 에칭되어 GaAs 웨이퍼와 TaN 종단층의 제1 또는 내측 부분을 통해 연장되어 금 도전층에 도달한다. 소정 구현에서, 관통 웨이퍼 비아는 니켈 바나듐(NiV) 장벽층, 금 씨드층, 및 구리층으로 도금된다. 관통-웨이퍼 비아 형성 동안에, TaN 종단층의 제2 또는 외측 부분이 금 도전층과 구리층 사이의 계면을 둘러싸 GaAs 웨이퍼로의 구리의 확산을 금지하도록 유지 및 구성된다.
TaN 종단처리된 관통-웨이퍼 비아는, 실리콘 질화물 종단처리 및 스퍼터링된 장벽층을 채용하는 방식에 비해 개선된 금속 접착과 감소된 구리 전이(copper migration)를 제공할 수 있다. 또한, 소정의 구현에서 관통-웨이퍼 비아를 종단처리하기 위해 TaN층을 이용하는 것은, GaAs 웨이퍼의 정면측 상에 형성된 트랜지스터 구조와 연관된 제조 또는 리소그래피 마스크를 변경하지 않고, 관통 웨이퍼 비아의 장소 또는 위치가 이동되는 것을 허용할 수 있다. 트랜지스터와 연관된 리소그래피 마스크를 변경하지 않고 관통-웨이퍼 비아를 이동가능하게 구성하는 것은, 설계 융통성을 증가시키고 및/또는 관통-웨이퍼 비아를 포함하는 집적 회로 설계의 증분적 픽스(fix) 또는 테이프-아웃(tape-out)과 연관된 시간과 비용을 줄일 수 있다.
상기 외에도, 본 개시의 역시 추가의 양태는 팩키징된 반도체 구조와 관련되고, 더 구체적으로는, 무선 주파수(RF) 격리 및/또는 전자기 복사를 제공하는 구조에 관한 것이다.
팩키징된 반도체 컴포넌트는 팩키지 내에 통합된 차폐 기술을 포함할 수 있다. "패러데이 케이지(Faraday cage)"라 부를 수 있는 차폐를 형성하기 위해, 상부층 도전층이 비아에 의해 하부 도전층에 전기적으로 접속될 수 있다. 예를 들어, 하부 도전층은 접지면(ground plane)일 수 있고 비아는 상부 도전층을 접지에 접속할 수 있다. 비아는 상부 도전층과 하부 도전층 사이에 전기 접속을 제공할 수 있고 또한 차폐 그 자체의 일부로서 기능할 수 있다. 그러나, 비아는 팩키지에서 상당한 양의 면적을 소비할 수 있다. 동시에, 비아는 차폐의 접지 접속의 강도에 영향을 미칠 수 있다.
상기 외에도, 본 발명의 추가의 양태는 반도체 장치 팩키지에 관한 것으로, 더 구체적으로는, 반도체 장치를 위한 전자기 및/또는 무선 주파수 간섭 차폐에 관한 것이다.
적절한 장치 성능을 유지하기 위하여 RF 장치가 다른 RF 장치에 의해 생성된 전자기 (무선 주파수) 간섭(EMI)으로부터 격리될 일반적 필요성이 무선 주파수(RF) 통신 시스템에 존재한다. 유사하게, RF 장치는 일반적으로 환경으로부터 수신된 또는 환경에 전송된 전자기 간섭으로부터 격리될 필요성이 있다.
이러한 전자기 간섭으로부터 RF 장치를 격리하는 전통적인 방법은 RF 장치를 통상적으로 "캔(can)"이라 불리는 접지된 금속 인클로져(metal enclosure)로 덮는 것이다. 그러나, 이 해결책은 비싸고 설계 융통성이 부족하다. 또한, 금속 캔은 인쇄 회로 기판 상의 장치 풋프린트에 상당한 크기를 추가할 수 있고, 또한 인쇄 회로 기판에 무게를 추가할 수 있다.
본 명세서의 다양한 이하의 섹션에서 더 상세히 설명되는 특징, 속성, 또는 특성들 중 하나 이상을 구현하는 것은 전력 증폭기 시스템에서 원하는 선형성 및 PAE를 달성할 수 있다. 게다가, 이하의 개시에서 설명되는 하나 이상의 특징을 전력 증폭기 시스템에서 구현하는 것은, 원하는 FOM 및/또는 전력 증폭기를 평가하기 위한 다른 메트릭을 달성할 수 있다. 그 일부 특징이 예시적 목적으로 전력 증폭기 모듈과 연관하여 설명되지만, 통상의 기술자라면 여기서 설명된 원리 및 이점들은, 전력 증폭기 다이, 전력 증폭기 다이에서 사용하기 위한 기판, 및 전력 증폭기를 포함하는 무선 통신 장치 등의 전력 증폭기 시스템의 다른 부분들, 및 유사한 분야의 통상의 기술자에게 명백한 다른 모든 응용에 적용될 수 있다는 것을 이해할 것이다.
I. 소개
전력 증폭기는 비교적 낮은 전력을 갖는 무선 주파수(RF) 신호의 전력을 부스팅(boost)할 수 있다. 그 후, 부스팅된 RF 신호는, 송신기의 안테나 구동 등의 다양한 목적을 위해 이용될 수 있다.
전력 증폭기는 다양한 RF 무선 통신 장치에서 이용될 수 있다. 한 예로서, 전력 증폭기는 송신용 RF 신호를 증폭하기 위해 이동 전화에 포함될 수 있다. 예를 들어, GSM(Global System for Mobile Communications), CDMA(code division multiple access), 및 W-CDMA(wideband code division multiple access) 시스템에서 볼 수 있는 것과 같은, 시분할 다중 액세스(TDMA; time division multiple access) 아키텍쳐를 갖는 이동 전화에서, 전력 증폭기는 RF 신호를 증폭하는데 이용될 수 있다.
전력 부가 효율(PAE; Power Added Efficiency)은 전력 증폭기를 평가하기 위한 한 메트릭이다. 선형성은 전력 증폭기를 평가하기 위한 또 다른 메트릭이다. PAE 및/또는 선형성은, 고객이 어떤 전력 증폭기를 구매할 것인지를 결정하기 위한 메트릭이 될 수 있다. 예를 들어, 소정 레벨 아래의 PAE를 갖는 전력 증폭기는 고객 제품에 미치는 PAE의 영향 때문에 고객에 의해 구매되지 못할 수도 있다. 더 낮은 PAE는, 예를 들어, 이동 전화 등의 이동 장치의 배터리 수명을 감소시킬 수 있다. 선형성은, 예를 들어, 인접-채널 전력비(ACPR; Adjacent-Channel Power Ratio) 및/또는 대안 채널 전력비(ACPR2; Alternative Channel Power Ratio)에 의해 측정될 수 있다. 높은 PAE와 높은 선형성을 동시에 달성하는 것은 어려울 수 있다. 그러나 고객들은 통상적으로 높은 PAE와 높은 선형성을 원한다. 성능 지수(FOM; Figure of Merit)는 PAE와 선형성 양쪽 모두를 반영할 수 있는 하나의 메트릭이다.
II. 와이어 본드 패드 시스템 및 관련된 방법.
RFIC 제품에 대해 니켈/팔라듐/금(Ni/Pd/Au) 표면 도금 재료를 이용함으로써 RFIC 팩키징의 비용을 감소시키는 시스템 및 방법이 개시된다. 비용을 줄이기 위해, Ni/Pd/Au 표면 도금에서의 금 층은 Ni/Au 표면 도금에서의 금 층보다 얇다. 그러나, Ni/Pd/Au는, 얇은 팔라듐 및 금 층과 니켈의 강자성 성질 때문에 Ni/Au보다 훨씬 높은 무선 주파수 시트 저항(sheet resistance)을 가진다. 이것은 RF 신호 상에서의 감소된 유효 전류 시트 두께와 증가된 전류 집중(current crowding)에 기인하고, 일부 실시예에서는, Ni/Au 도금된 표면을 통해 이동하는 RF 신호 상에서 발견되는 것보다 더 큰 Ni/Pd/Au 도금된 표면을 통해 이동하는 RF 신호에 대한 RF 손실로 이어질 수 있다. 이들 손실은 제품 성능 및 수율에 영향을 미칠 수 있다.
RFIC에 대한 더 낮은 비용의 Ni/Pd/Au 표면 도금과 연관된 RF 손실을 줄이는 추가의 시스템 및 방법이 개시된다. 설계 레이아웃의 일부 실시예에서, 와이어-본딩 영역(wire-bonding area) 내의 RF 라인/트레이스 표면, 엣지, 및 측벽은 도금 프로세스에 대해 개방되어 있고 그에 따라 Ni/Pd/Au 표면 마무리로 도금된다. 도금된 와이어-본딩 영역을 통해 이동하는 RF 전류의 표피 효과(skin effect) 및 와전류 효과(eddy current effect)로 인해, RF 전류의 대부분은 트레이스 엣지(trace edges)와 도금된 와이어-본딩 영역의 측벽 상에서 흐른다. RF 전류의 대부분이 트레이스 엣지와 측벽 상에서 흐르기 때문에, 트레이스 엣지와 측벽을 도금하는 것은 RF 손실에 더 많이 기여한다. RF 손실을 줄이기 위해, 일부 실시예는, 트레이스 엣지와 와이어-본딩 영역 내의 측벽을 덮되 트레이스 엣지와 측벽이 Ni/Pd/Au 표면 마무리로 도금되지 않도록 솔더 마스크(solder mask)를 재구성한다. 와이어-본딩 영역 주변의 Ni/Pd/Au 도금이 없는 구리 트레이스 엣지와 측벽은, Ni/Pd/Au 와이어 본드 패드 주변의 RF 전류에 대한 낮은 저항성 경로를 제공하므로, RFIC 기판의 Ni/Pd/Au 표면 도금과 연관된 RF 신호 손실을 감소시킨다.
소정의 실시예는, 적어도 하나의 구리 트레이스 ―구리 트레이스는 와이어 본딩 표면을 가짐― 를 갖는 기판을 제공하는 단계를 포함하는 무선 주파수 집적 회로(RFIC) 모듈을 제작하는 방법에 관한 것이다. 이 방법은 구리 트레이스 ―구리 트레이스는 적어도 하나의 엣지와 적어도 하나의 측벽을 가짐― 의 본딩 표면 바로 위에 와이어 본딩 패드를 위한 솔더 마스크 개구를 형성하는 단계를 더 포함한다. 이 방법은, 와이어 본딩 패드의 적어도 하나의 엣지와 적어도 하나의 측벽 바로 위에 솔더 마스크를 형성하는 단계, 구리 트레이스를 니켈층으로 도금하는 단계, 니켈층을 팔라듐층으로 도금하는 단계, 및 팔라듐층을 금층으로 도금하여 니켈/팔라듐/금 와이어 본딩 패드를 형성하는 단계를 더 포함한다. 니켈/팔라듐/금 와이어 본딩 패드는, 니켈, 팔라듐, 및 금층이 없는 적어도 하나의 엣지와 적어도 하나의 측벽을 가진다.
다수의 실시예에 따르면, 본 개시는 무선 주파수 집적 회로(RFIC) 모듈을 위한 와이어 본딩 패드에 관한 것이다. 와이어 본딩 패드는, 구리 트레이스 ―구리 트레이스는 RFIC 모듈의 기판의 상위 표면 상에 형성됨― 의 와이어 본딩 표면 위에 도금된 니켈층을 포함한다. 와이어 본딩 패드는 니켈층 위에 도금된 팔라듐층과 팔라듐층 위에 도금된 금층을 더 포함한다. 와이어 본딩 패드는, 와이어 본드 영역, 와이어 본드 영역에 인접한 적어도 하나의 엣지, 및 적어도 하나의 엣지에 인접한 적어도 하나의 측벽을 가지며, 적어도 하나의 엣지와 적어도 하나의 측벽은, 니켈층, 팔라듐층, 및 금층이 없다.
다양한 실시예에 따르면, 무선 주파수 집적 회로(RFIC) 모듈을 제작하기 위한 장치는, 적어도 하나의 구리 트레이스 ―구리 트레이스는 와이어 본딩 표면을 가짐― 를 갖는 기판을 제공하기 위한 수단, 및 구리 트레이스의 본딩 표면 바로 위에 와이어 본딩 패드 ―와이어 본딩 패드는 적어도 하나의 엣지와 적어도 하나의 측벽을 가짐― 를 위한 솔더 마스크 개구를 형성하기 위한 수단을 포함한다. 이 장치는, 와이어 본딩 패드의 적어도 하나의 엣지와 적어도 하나의 측벽 바로 위에 솔더 마스크를 형성하기 위한 수단, 구리 트레이스를 니켈층으로 도금하기 위한 수단, 니켈층을 팔라듐층으로 도금하기 위한 수단, 및 팔라듐층을 금층으로 도금하여 니켈/팔라듐/금 와이어 본딩 패드를 형성하기 위한 수단을 더 포함한다. 니켈/팔라듐/금 와이어 본딩 패드는, 니켈, 팔라듐, 및 금층이 없는 적어도 하나의 엣지와 적어도 하나의 측벽을 가진다.
본 개시를 요약하기 위한 목적을 위해, 본 발명의 소정의 양태, 이점 및 신규한 특징들이 여기서 설명되었다. 반드시 이러한 이점들 모두가 본 발명의 임의의 특정 실시예에 따라 달성될 필요는 없다는 것을 이해해야 한다. 따라서, 본 발명은 여기서 교시된 하나의 이점 또는 한 그룹의 이점들을, 여기서 교시되거나 암시될 수 있는 다른 이점들을 반드시 달성할 필요없이 달성하거나 최적화하는 방식으로 구현되거나 실행될 수 있다.
III . 높은 RF 손실 도금의 영향을 감소시키기 위한 장치 및 방법
RFIC 제품에 대해 니켈/팔라듐/금(Ni/Pd/Au) 표면 도금 재료를 이용함으로써 RFIC 팩키징의 비용을 감소시키는 시스템 및 방법이 개시된다. 비용을 줄이기 위해, Ni/Pd/Au 표면 도금에서의 금 층은 Ni/Au 표면 도금에서의 금 층보다 얇다. 그러나, Ni/Pd/Au는, 얇은 팔라듐 및 금 층과 니켈의 강자성 성질 때문에 Ni/Au보다 훨씬 높은 무선 주파수 시트 저항을 가진다. 이것은 RF 신호 상에서 감소된 유효 전류 시트 두께와 증가된 전류 집중에 기인하고, 일부 실시예에서는, Ni/Au 도금된 표면을 통해 이동하는 RF 신호 상에서 발견되는 것보다 더 큰 Ni/Pd/Au 도금된 표면을 통해 이동하는 RF 신호에 대한 RF 손실로 이어질 수 있다. 이들 손실은 제품 성능 및 수율에 영향을 미칠 수 있다.
RFIC에 대한 더 낮은 비용의 Ni/Pd/Au 표면 도금과 연관된 RF 손실을 줄이는 추가의 시스템 및 방법이 개시된다. 설계 레이아웃의 일부 실시예에서, 와이어-본딩 영역 내의 RF 라인/트레이스 표면, 엣지, 및 측벽은 도금 프로세스에 대해 개방되어 있고 그에 따라 Ni/Pd/Au 표면 마무리로 도금된다. 도금된 와이어-본딩 영역을 통해 이동하는 RF 전류의 표피 효과 및 와전류 효과로 인해, RF 전류의 대부분은 트레이스 엣지와 도금된 와이어-본딩 영역의 측벽 상에서 흐른다. RF 전류의 의 대부분이 트레이스 엣지와 측벽 상에서 흐르기 때문에, 트레이스 엣지와 측벽을 도금하는 것은 RF 손실에 더 많이 기여한다. RF 손실을 줄이기 위해, 일부 실시예는, 트레이스 엣지와 와이어-본딩 영역 내의 측벽을 덮되 트레이스 엣지와 측벽이 Ni/Pd/Au 표면 마무리로 도금되지 않도록 솔더 마스크를 재구성한다. 와이어-본딩 영역 주변의 Ni/Pd/Au 도금이 없는 구리 트레이스 엣지와 측벽은, Ni/Pd/Au 와이어 본드 패드 주변의 RF 전류에 대한 낮은 저항성 경로를 제공하므로, RFIC 기판의 Ni/Pd/Au 표면 도금과 연관된 RF 신호 손실을 감소시킨다.
또한, 온-다이 커패시터, 저항, 인덕터, 또는 RFIC의 기타의 수동 장치의 높은 RF 손실 본딩 패드와 연관된 RF 손실을 감소시키는 시스템 및 방법이 개시된다. 일부 실시예에서, RFIC는, 온-다이 커패시터, 저항, 인덕터, 또는 기타의 수동 장치를 포함한다. 커패시터 또는 수동 장치는 RF 전류를 운반하는 구리 트레이스에 본딩된다. 예를 들어, Ni/Pd/Au 본딩 패드 등의, 높은 RF 손실 본딩 패드가 수동 장치를 RFIC 모듈의 회로 트레이스에 접속하는데 이용될 때, 높은 RF 손실 본딩 패드는, RF 전류가 자신을 통해 흐를 때 RF 신호 손실을 생성한다. RFIC의 RF 신호 출력에 관하여 RF 상위 트레이스에 온-다이 커패시터, 저항, 인덕터, 또는 기타의 수동 장치를 배치하는 것은, 온-다이 수동 장치 본딩 패드와 연관된 RF 손실을 감소시킨다.
소정 실시예에서, 신호 손실을 감소시키도록 구성된 전자 회로 모듈이 개시된다. 이 모듈은 출력 신호 및 그와 연관된 전류를 갖는 전자 회로 장치를 포함한다. 전자 회로 장치는, 제1 리드(lead), 제2 리드, 및 온-다이 수동 컴포넌트를 갖는 집적 회로 다이를 포함한다. 전자 회로 모듈은, 전류를 도통시키기 위한 트레이스를 포함하는 기판을 더 포함한다. 트레이스는, 제1 리드에 전기 접속된 상위 신호 경로 상의 제1 본딩 패드와 제2 리드에 전기 접속된 하위 신호 경로 상의 제2 본딩 패드를 가진다. 전자 회로 장치는, 온-다이 수동 컴포넌트가 제1 리드에 전기적으로 접속하고 출력 신호가 제2 리드에 전기적으로 접속하도록 구성된다. 이로써 전류는 제1 본딩 패드로부터 멀어지도록 향한다(directed away from). 실시예에서, 전자 회로 모듈은 무선 주파수 집적 회로 모듈이고 신호 손실은 무선 주파수 신호 손실이다. 또 다른 실시예에서, 전자 회로 장치는 무선 주파수 전자 회로 장치이고, 출력 신호는 무선 주파수 출력 신호이며, 전류는 무선 주파수 전류이다.
다수의 실시예에 따르면, 전자 회로 장치는 신호 손실을 감소시키도록 구성된다. 장치는, 온-다이 수동 컴포넌트, 연관된 전류를 갖는 출력 신호, 기판 상의 트레이스의 상위 신호 경로 상에 위치한 제1 본딩 패드에 전기적으로 접속된 제1 리드, 및 트레이스 상의 하위 신호 경로 상에 위치한 제2 본딩 패드에 전기적으로 접속된 제2 리드를 갖는 직접 회로를 포함한다. 전자 회로 장치는, 온-다이 수동 컴포넌트가 제1 리드에 전기적으로 접속하고 출력 신호가 제2 리드에 전기적으로 접속하도록 구성된다. 이로써 전류는 제1 본딩 패드로부터 멀어지도록 향한다.
다양한 실시예에 따르면, 전자 회로 모듈에서 신호 손실을 감소시키기 위한 방법이 개시된다. 이 방법은, 온-다이 수동 컴포넌트를 갖는 집적 회로 다이를 포함하는 전자 회로 장치를 제작하는 단계, 및 전자 회로 장치로부터 출력 신호를 생성하는 단계를 포함한다. 출력 신호는 연관된 전류를 가진다. 이 방법은, 전자 회로 장치 상에 제1 리드 및 제2 리드를 형성하는 단계, 기판 상에 제1 본딩 패드 및 제2 본딩 패드를 형성하는 단계, 및 기판 상에 트레이스를 형성하여 제1 본딩 패드와 제2 본딩 패드 사이에서 전류를 도통시키는 도전성 경로를 제공하는 단계를 더 포함한다. 트레이스는 제1 본딩 패드와 연관된 상위 신호 경로와 제2 본딩 패드와 연관된 하위 신호 경로를 가진다. 이 방법은, 제1 리드를 제1 본딩 패드에 전기적으로 접속하는 단계, 제2 리드를 제2 본딩 패드에 전기적으로 접속하는 단계, 및 온-다이 수동 컴포넌트가 제1 리드에 전기적으로 접속하고 출력 신호가 제2 리드에 전기적으로 접속하도록 전자 회로 장치를 구성하는 단계를 더 포함한다. 이로써 전류는 제1 본딩 패드로부터 멀어지도록 향한다.
실시예에 따르면, 전자 회로 모듈에서 신호 손실을 감소시키기 위한 장치가 개시된다. 이 장치는, 온-다이 수동 컴포넌트를 갖는 집적 회로 다이를 포함하는 전자 회로 장치를 제작하기 위한 수단, 및 전자 회로 장치로부터 출력 신호를 생성하기 위한 수단을 포함한다. 출력 신호는 연관된 전류를 가진다. 이 장치는, 전자 회로 장치 상에 제1 리드 및 제2 리드를 형성하기 위한 수단, 기판 상에 제1 본딩 패드 및 제2 본딩 패드를 형성하기 위한 수단, 및 기판 상에 트레이스를 형성하여 제1 본딩 패드와 제2 본딩 패드 사이에서 전류를 도통시키는 도전성 경로를 제공하기 위한 수단을 더 포함한다. 트레이스는 제1 본딩 패드와 연관된 상위 신호 경로와 제2 본딩 패드와 연관된 하위 신호 경로를 가진다. 이 장치는, 제1 리드를 제1 본딩 패드에 전기적으로 접속하기 위한 수단, 제2 리드를 제2 본딩 패드에 전기적으로 접속하기 위한 수단, 및 온-다이 수동 컴포넌트가 제1 리드에 전기적으로 접속하고 출력 신호가 제2 리드에 전기적으로 접속하도록 전자 회로 장치를 구성하기 위한 수단을 더 포함한다. 이로써 전류는 제1 본딩 패드로부터 멀어지도록 향한다.
본 개시를 요약하기 위한 목적을 위해, 본 발명의 소정의 양태, 이점 및 신규한 특징들이 여기서 설명되었다. 반드시 이러한 이점들 모두가 본 발명의 임의의 특정 실시예에 따라 달성될 필요는 없다는 것을 이해해야 한다. 따라서, 본 발명은 여기서 교시된 하나의 이점 또는 한 그룹의 이점들을, 여기서 교시되거나 암시될 수 있는 다른 이점들을 반드시 달성할 필요없이 달성하거나 최적화하는 방식으로 구현되거나 실행될 수 있다.
IV. 계조(grading)를 갖는 콜렉터를 갖춘 쌍극성 트랜지스터
청구항들 각각에서 설명되는 혁신은 수 개의 양태를 가지며, 이 양태들 중 단 한개도 바람직한 속성들을 단독으로 책임지는 것은 아니다. 본 발명의 범위를 제한하지 않고, 일부 중요한 특징들이 이제 간략하게 논의될 것이다.
본 개시의 한 양태는, 콜렉터, 콜렉터 위에 배치된 베이스, 및 에미터를 포함하는 쌍극성 트랜지스터이다. 콜렉터는 베이스와 접한 콜렉터 영역에서 적어도 약 3x1016 cm-3의 도핑 농도를 가진다. 콜렉터는 제1 콜렉터 영역 아래에 또 다른 콜렉터 영역을 가진다. 다른 콜렉터 영역은, 도핑 농도가 제1 콜렉터 영역으로부터 멀어질수록 증가하는 적어도 하나의 계조(grading)를 포함한다.
소정 실시예에서, 다른 콜렉터 영역은, 제1 계조와, 도핑 농도가 제1 계조와는 상이한 레이트로 베이스로부터 멀어질수록 증가하는 제2 계조를 포함한다. 이들 실시예에 따르면, 쌍극성 트랜지스터는 약 833 MHz 부근에 중심을 둔 주파수 대역 내의 주파수에서 적어도 약 29 dBm의 이득을 가질 수 있다. 다수의 실시예에 따르면, 쌍극성 트랜지스터의 제2 계조는, 동일한 전류 밀도에서 제2 계조없는 동일한 트랜지스터에 비해 쌍극성 트랜지스터의 BvCEX를 증가시키도록 구성될 수 있다. 다양한 실시예에서, 제1 계조에서의 도핑 농도는, 제1 콜렉터 영역의 도핑 농도의 약 10배(about an order of magnitude) 미만으로부터 제1 콜렉터 영역의 도핑 농도 미만으로 점차 변화한다(grade). 이들 실시예들 중 일부에 따르면, 제2 계조에서의 도핑 농도는 대략 제1 계조에서의 최대 도핑 농도로부터 제2 계조 아래의 서브-콜렉터의 도핑 농도의 적어도 약 10배(about one order of magnitude) 미만인 도핑 농도로 점차 변화한다. 일부 실시예에서, 제1 계조는 제1 콜렉터 영역 부근에 있고 제1 콜렉터 영역의 두께의 약 2배보다 큰 두께를 갖는 제2 콜렉터 영역까지 이른다(span). 소정 실시예에 따르면, 제2 계조는 제1 콜렉터 영역의 두께보다 크고 제2 콜렉터 영역의 두께보다 작은 두께를 갖는 제3 콜렉터 영역까지 이른다. 다양한 실시예에서, 콜렉터는 제1 콜렉터 영역, 제2 콜렉터 영역 및 제3 콜렉터 영역으로 본질적으로 이루어진다. 일부 실시예에 따르면, 쌍극성 트랜지스터도 역시 콜렉터 아래에 서브-콜렉터를 포함한다. 소정 실시예에 따르면, 제1 계조는 제2 계조와 접하고(border) 도핑 농도는 제1 계조와 제2 계조의 경계의 양측에서 거의 동일하다.
소정 실시예에서, 제1 콜렉터 영역의 두께는 약 1000 Å 내지 2000 Å의 범위로부터 선택된다. 이들 실시예들 중 일부에 따르면, 제1 콜렉터 영역의 도핑 농도는 약 3x1016 cm-3 내지 9x1016 cm-3의 범위로부터 선택된다.
다수의 실시예에 따르면, 제1 콜렉터 영역에서의 도핑 농도는 적어도 약 6x1016 cm-3이다.
일부 실시예에 따르면, 베이스는 약 1400 Å 미만의 두께를 가진다. 이들 실시예들의 일부에서, 베이스는, 약 3.5x1019 cm-3 내지 7x1019 cm-3의 범위로부터 선택된 도핑 농도를 가진다.
다수의 실시예에서, 쌍극성 트랜지스터는 이종접합 쌍극성 트랜지스터(HBT)이다.
일부 실시예에 따르면, 쌍극성 트랜지스터는 GaAs 트랜지스터이다.
본 개시의 또 다른 양태는 쌍극성 트랜지스터를 포함하는 전력 증폭기 모듈이다. 쌍극성 트랜지스터는, 콜렉터, 베이스, 및 에미터를 가진다. 콜렉터는, 전력 증폭기가 약 65 dBc보다 크지 않은 대안 채널 전력비(ACPR2)를 갖도록 하는 도핑 농도를 베이스와의 접합부에서 가진다. 콜렉터는 또한, 도핑 농도가 베이스로부터 멀어질수록 증가하는 적어도 제1 계조를 가진다.
소정 실시예에 따르면, ACPR2는, 전력 증폭기가 약 833 MHz 부근에 중심을 둔 주파수 대역 내에서 동작할 때 약 65 dBc보다 크지 않다.
다수의 실시예에서, 콜렉터는 또한, 제1 계조보다 베이스로부터 더 먼 제2 계조를 포함한다. 제2 계조는, 일부 실시예에 따르면, 동일한 전류 밀도에서 제2 계조가 없는 동일한 트랜지스터에 비해 쌍극성 트랜지스터의 BvCEX를 증가시키도록 구성된다.
다수의 실시예에 따르면, 베이스와의 접합부에서의 콜렉터에서의 도핑 농도는 적어도 약 3x1016 cm-3이다.
소정 실시예에서, 콜렉터는, 적어도 약 3x1016 cm-3의 실질적으로 균일한 도핑 농도와 약 1000 Å 내지 2000 Å의 범위로부터 선택된 두께를 갖는 베이스와 인접한 제1 영역을 포함한다. 이들 실시예들 중 일부에 따르면, 콜렉터의 제1 영역에서의 도핑 농도는 약 3x1016 cm-3 내지 9x1016 cm-3의 범위로부터 선택된다.
본 개시의 추가의 양태는, 콜렉터, 콜렉터와 인접하는 베이스, 및 에미터를 갖는 쌍극성 트랜지스터를 포함하는 전력 증폭기 다이이다. 콜렉터는 베이스와의 접합부에서 적어도 약 3x1016 cm-3의 도핑 농도를 가진다. 콜렉터는 또한, 도핑 농도가 베이스로부터 멀어질수록 증가하는 적어도 제1 계조를 가진다.
본 개시의 또 다른 양태는, 안테나, 배터리, 및 전력 증폭기를 포함하는 이동 장치이다. 전력 증폭기는, 콜렉터, 베이스, 및 에미터를 갖는 이종접합 쌍극성 트랜지스터를 포함한다. 콜렉터는, 베이스와 인접하고 적어도 약 3x1016 cm-3의 제1 도핑 농도를 갖는 제1 콜렉터 영역을 포함한다. 콜렉터는 또한, 제1 콜렉터 영역 부근에 있고 도핑 농도가 베이스로부터 멀어질수록 증가하는 제1 계조를 갖는 제2 콜렉터 영역을 포함한다. 콜렉터는 또한, 제2 콜렉터 영역 부근에 있고 도핑 농도가 제1 계조와는 상이한 레이트로 베이스로부터 멀어질수록 증가하는 제2 계조를 갖는 제3 콜렉터 영역을 포함한다. 제1 도핑 농도, 제1 계조, 및 제2 계조는, 전력 증폭기의 선형성을 개선하도록 구성된다.
본 개시의 역시 또 다른 양태는 쌍극성 트랜지스터를 형성하는 방법이다. 이 방법은, 서브-콜렉터를 형성하는 단계; 서브-콜렉터로부터 멀어질수록 감소하는 도핑 농도를 갖는 적어도 하나의 계조로 콜렉터 영역을 형성하는 단계; 및 쌍극성 트랜지스터의 베이스와 인접하고 베이스와의 계면에서 적어도 약 3x1016 cm-3의 도핑 농도를 갖는 상이한 콜렉터 영역을 형성하는 단계를 포함한다.
본 개시를 요약하기 위한 목적을 위해, 본 발명의 소정의 양태, 이점 및 신규한 특징들이 여기서 설명되었다. 반드시 이러한 이점들 모두가 본 발명의 임의의 특정 실시예에 따라 달성될 필요는 없다는 것을 이해해야 한다. 따라서, 본 발명은 여기서 교시된 하나의 이점 또는 한 그룹의 이점들을, 여기서 교시되거나 암시될 수 있는 다른 이점들을 반드시 달성할 필요없이 달성하거나 최적화하는 방식으로 구현되거나 실행될 수 있다.
V. 3-모드 입력/출력 인터페이스를 갖는 듀얼 모드 전력 증폭기 제어
본 발명의 일부 실시예에 따르면, 본 개시의 이 양태는, 단일의 디지털 제어 인터페이스 다이 내에서 무선 주파수 프론트 엔드(RFFE; radio frequency front end) 직렬 인터페이스와 범용 입력/출력(GPIO; general purpose input/output) 인터페이스 양쪽 모두를 제공하는데 이용될 수 있는 듀얼 모드 제어 인터페이스에 관한 것이다. 소정 실시예에서, 듀얼 모드 제어 인터페이스, 또는 디지털 제어 인터페이스는, 전력 증폭기와 통신할 수 있다. 또한, 듀얼 모드 제어 인터페이스는 전력 증폭기의 모드를 설정하는데 이용될 수 있다.
소정 실시예에 따르면, 듀얼 모드 제어 인터페이스는 RFFE 직렬 인터페이스를 제공하도록 구성된 RFFE 코어를 포함한다. 또한, 듀얼 모드 제어 인터페이스는, 전압 입력/출력(VIO; voltage input/output) 신호를 수신하도록 구성된 전압 입력/출력(VIO) 핀을 포함한다. 이 VIO 신호는, RFFE 코어의 동작 모드가 활성 상태와 비활성 상태 중 하나에 설정되어 있는지를 결정한다. RFFE 코어가 비활성 상태에 설정되어 있을 때, 듀얼 모드 제어 인터페이스는, 범용 입력/출력(GPIO) 인터페이스를 제공하도록 구성된다. 또한, 듀얼 모드 제어 인터페이스는, 각각 인에이블 레벨 쉬프터와 모드 레벨 쉬프터에 인에이블 신호와 모드 신호를 제공하도록 구성된 조합 로직 블록(combinational logic block)을 포함한다. 게다가, 듀얼 모드 제어 인터페이스는, VIO 신호에 기초하여 각각 인에이블 레벨 쉬프터와 모드 레벨 쉬프터에 제공할 인에이블 신호와 모드 신호를 선택하도록 구성된 파워 온 리셋(power on reset)을 포함한다.
소정 구현의 경우, 듀얼 모드 인터페이스는, RFFE 코어가 활성 상태로 설정될 때 RFFE 코어에 클록 신호를 제공하고 RFFE 코어가 비활성 상태로 설정될 때 조합 로직 블록에 모드 신호를 제공하도록 구성된 클록/모드 핀을 포함한다. 또한, 듀얼 모드 인터페이스는, RFFE 코어가 활성 상태로 설정될 때 RFFE 코어에 데이터 신호를 제공하고 RFFE 코어가 비활성 상태로 설정될 때 조합 로직 블록에 인에이블 신호를 제공하도록 구성된 데이터/인에이블 핀을 포함한다.
일부 변형에서, 데이터/인에이블 핀은 또한, RFFE 코어에 어드레스 신호 ―어드레스 신호는 RFFE 코어의 레지스터와 연관됨― 를 제공하도록 구성된다.
그 몇 가지 다른 관련된 실시예에 따르면, 듀얼 모드 인터페이스는 복수의 레벨 쉬프터를 포함한다. 복수의 레벨 쉬프터의 각각의 레벨 쉬프터는 RFFE 코어로부터 레지스터 신호를 수신하도록 구성될 수 있다. 레지스터 신호는 RFFE 코어와 연관된 복수의 레지스터 중 하나에 저장된 값과 연관될 수 있다.
VI. 프로세스-보상된 HBT 전력 증폭기 바이어스 회로 및 관련된 방법
본 발명의 이 양태에 관련된 일부 구현에서, 본 개시는, 베타 등의 다이-의존 파라미터를 효과적으로 감지하고 대기 전류 변동 등의 연관된 효과를 보상하여 제품의 성능을 향상시키고 및/또는 부품 간 변동(part-to-part variation)을 감소시키기 위해 증폭기 다이 상의 수동 장치를 이용하는 전력 증폭기(PA) 구성에 관한 것이다. 그 일부 실시예에서, 이러한 PA 구성은 실리콘 바이어스 다이 및 HBT 증폭기 다이를 포함할 수 있다. 전통적으로, 실리콘 다이는, PA 다이의 온도에 관하여 실질적으로 일정하고 본질적으로 개별 저항의 공차만큼만 변동하는 PA 다이에 대한 기준 전류(reference current)를 생성할 것이다.
본 발명의 일부 구현에서, 이러한 개별 기준 저항은 HBT 다이 상의 통합된 저항으로 대체될 수 있다. 그 일부 구현에서, 이 통합된 저항은 HBT 장치 베이스 재료로 형성될 수 있고, 프로세스 베타를 추적하는 시트 저항 특성을 보일 수 있다. 이러한 저항성에 기초하여, 기준 전류는 베타를 추적하고 베타에 대한 "다이오드-스택" 감도를 상쇄 또는 감소시키도록 구성될 수 있다.
이에 관련된 다른 실시예에서, 상기 베이스 저항(Rb) 타입은, 기준 저항 양단에 인가되는 전압이 주변 온도에 따라 증가하도록 실리콘 제어 다이 내의 바이어스 생성 회로에 의해 보상될 수 있는 고온 계수를 생성하도록 구성될 수 있다. 증폭기에 소싱되는 결과적인 기준 전류는 선택된 범위의 주변 온도에 관해 실질적으로 일정할 수 있고 HBT 프로세스 베타를 실질적으로 추적할 수 있다.
VII. HBT 및 FET를 갖는 구조를 위한 장치 및 방법
반도체 구조의 실시예는, 기판 위에 위치한 콜렉터 층 ―콜렉터 층은 반도체 재료를 포함함― 을 포함하는 이종접합 쌍극성 트랜지스터(HBT), 및 기판 위에 위치한 전계 효과 트랜지스터(FET) ―FET는 HBT의 콜렉터 층을 형성하는 반도체 재료로 형성된 채널을 포함함― 를 포함한다.
본 발명의 이 양태의 일부 실시예에서, HBT의 콜렉터층과 FET의 채널을 형성하는 반도체 재료는 p-타입 갈륨 비소를 포함할 수 있다. 일부 실시예에서, 반도체 구조는 HBT의 콜렉터층과 FET의 채널 위에 위치한 에칭 정지층 세그먼트를 더 포함할 수 있다. 일부 실시예에서, 이러한 에칭 정지층은 인듐 갈륨 비소(InGaAs) 또는 인듐 갈륨 인화물(InGaP)을 포함할 수 있고, 10 나노미터(nm)와 15 nm 사이의 두께 범위를 가질 수 있다. 다른 두께 범위도 역시 구현될 수 있다. 일부 실시예에서, 이러한 에칭 정지층은, 예를 들어, FET의 채널층에 대한 에칭 선택성을 갖는 임의의 재료를 포함할 수 있다. 이러한 재료는, 상기 예시의 재료 InGaAs 또는 InGaP와 유사한 결과를 달성하도록 적절한 두께로 또는 적절한 두께 범위 내에서 구현될 수 있다.
그 다른 실시예에 따르면, 본 개시는 기판 위에 위치한 콜렉터층과 기판 위에 위치한 에미터층을 포함하는 이종접합 쌍극성 트랜지스터(HBT)를 갖는 반도체 구조에 관한 것이다. 콜렉터층은 제1 도전 타입(P)의 제1 반도체 재료를 포함하고, 에미터층은 제2 도전 타입(N)의 제2 반도체 재료를 포함한다. 반도체 구조는 기판 위에 위치한 제1 전계 효과 트랜지스터(FET)를 더 포함한다. 제1 FET는 HBT의 콜렉터층을 형성하는 제1 반도체 재료로 형성된 채널을 포함한다. 반도체 구조는 기판 위에 위치한 제2 전계 효과 트랜지스터(FET)를 더 포함한다. 제2 FET는 HBT의 에미터층을 형성하는 제2 반도체 재료로 형성된 채널을 포함한다.
그 일부 실시예에서, HBT의 콜렉터층과 제1 FET의 채널을 형성하는 제1 반도체 재료는 p-타입 갈륨 비소를 포함할 수 있고, HBT의 에미터층과 제2 FET의 채널을 형성하는 제2 반도체 재료는 n-타입 갈륨 비소를 포함할 수 있다. 일부 실시예에서, 반도체 구조는 HBT의 콜렉터층과 제1 FET의 채널 위에 위치한 제1 에칭 정지층 세그먼트, 및 HBT의 에미터층과 제2 FET의 채널 위에 위치한 제2 에칭 정지층 세그먼트를 더 포함할 수 있다. 제1 에칭 정지층 세그먼트 및 제2 에칭 정지층 세그먼트는 인듐 갈륨 비소(InGaAs) 또는 인듐 갈륨 인화물(InGaP)을 포함할 수 있고, 10 나노미터(nm)와 15 nm 사이의 두께 범위를 가질 수 있다. 다른 두께 범위도 역시 구현될 수 있다. 일부 실시예에서, 이러한 에칭 정지층들은, 예를 들어, 제1 및 제2 FET의 채널층들에 대한 에칭 선택성을 갖는 임의의 재료를 포함할 수 있다. 이러한 재료는, 상기 예시의 재료 InGaAs 또는 InGaP와 유사한 결과를 달성하도록 적절한 두께로 또는 적절한 두께 범위 내에서 구현될 수 있다.
다수의 구현에서, 본 개시는 기판 위에 위치한 콜렉터층과 기판 위에 위치한 에미터층을 포함하는 이종접합 쌍극성 트랜지스터(HBT)를 형성하는 단계를 포함하는 방법에 관한 것이다. 콜렉터층은 제1 도전 타입(P)의 제1 반도체 재료를 포함하고, 에미터층은 제2 도전 타입(N)의 제2 반도체 재료를 포함한다. 이 방법은 기판 위에 제1 전계 효과 트랜지스터(FET)를 형성하는 단계를 더 포함한다. 제1 FET는 HBT의 콜렉터층을 형성하는 제1 반도체 재료로 형성된 채널을 포함한다. 이 방법은 기판 위에 제2 전계 효과 트랜지스터(FET)를 형성하는 단계를 더 포함한다. 제2 FET는 HBT의 에미터층을 형성하는 제2 반도체 재료로 형성된 채널을 포함한다.
일부 구현에서, HBT의 콜렉터층과 제1 FET의 채널을 형성하는 제1 반도체 재료는 p-타입 갈륨 비소를 포함할 수 있고, HBT의 에미터층과 제2 FET의 채널을 형성하는 제2 반도체 재료는 n-타입 갈륨 비소를 포함할 수 있다. 일부 구현에서, 이 방법은 HBT의 콜렉터층과 제1 FET의 채널 위에 제1 에칭 정지층 세그먼트를 형성하는 단계, 및 HBT의 에미터층과 제2 FET의 채널 위에 제2 에칭 정지층 세그먼트를 형성하는 단계를 더 포함할 수 있다. 제1 에칭 정지층 세그먼트 및 제2 에칭 정지층 세그먼트는 인듐 갈륨 비소(InGaAs) 또는 인듐 갈륨 인화물(InGaP)을 포함할 수 있고, 10 나노미터(nm)와 15 nm 사이의 두께 범위를 가질 수 있다.
일부 구현에 따르면, 본 개시는 기판 위에 위치한 콜렉터층을 포함하는 이종접합 쌍극성 트랜지스터(HBT)를 형성하는 단계를 포함하는 방법에 관한 것이다. 콜렉터층은 반도체 재료를 포함한다. 이 방법은 기판 위에 위치한 전계 효과 트랜지스터(FET)를 형성하는 단계를 더 포함한다. FET는 HBT의 콜렉터층을 형성하는 반도체 재료로 형성된 채널을 포함한다.
일부 구현에서, HBT의 콜렉터층과 FET의 채널을 형성하는 반도체 재료는 p-타입 갈륨 비소를 포함할 수 있다. 일부 구현에서, 이 방법은 HBT의 콜렉터층과 FET의 채널 위에 위치한 에칭 정지층 세그먼트를 형성하는 단계를 더 포함할 수 있다. 에칭 정지층은 인듐 갈륨 비소(InGaAs) 또는 인듐 갈륨 인화물(InGaP)을 포함할 수 있고, 10 나노미터(nm)와 15 nm 사이의 두께 범위를 가질 수 있다.
일부 실시예에 따르면, 본 개시는 집적 회로(IC)를 갖는 다이에 관한 것이다. 다이는 무선 주파수(RF) 신호를 처리하도록 구성된 회로를 포함한다. 다이는 회로의 동작을 가능하게 하도록 구성된 이종접합 쌍극성 트랜지스터(HBT)와 전계 효과 트랜지스터(FET)의 어셈블리를 더 포함한다. HBT는 기판 위에 위치한 반도체 재료를 포함하는 콜렉터층을 포함한다. FET는, 기판 위에 위치하고 HBT의 콜렉터층을 형성하는 반도체 재료로 형성된 채널을 포함한다.
일부 실시예에서, RF 신호를 처리하도록 구성된 회로는, 전력 증폭기 회로, 전력 증폭기 회로를 위한 제어기 회로, 또는 스위칭 회로를 위한 제어기를 포함할 수 있다. 일부 실시예에서, 어셈블리는, 기판 위에 위치하고 HBT의 에미터와 동일한 반도체 재료로 형성된 채널을 갖는 제2 FET를 더 포함할 수 있다. 제1 FET는 pFET를 포함할 수 있고, 제2 FET는 nFET를 포함할 수 있다. 일부 실시예에서, 기판은 갈륨 비소(GaAs)를 포함할 수 있다.
다수의 실시예에서, 본 개시는 무선 주파수(RF) 장치를 위한 팩키징된 모듈에 관한 것이다. 이 모듈은 팩키징 기판, 및 다이 상에 형성되고 팩키징 기판 상에 탑재되는 집적 회로(IC)를 포함한다. IC는, IC의 동작을 가능하게 하도록 구성된 이종접합 쌍극성 트랜지스터(HBT)와 전계 효과 트랜지스터(FET)의 어셈블리를 포함한다. HBT는 다이 기판 위에 위치한 반도체 재료를 포함하는 콜렉터층을 포함한다. FET는, 다이 기판 위에 위치하고 HBT의 콜렉터층을 형성하는 반도체 재료로 형성된 채널을 포함한다. 이 모듈은 IC로의 전력의 전달과 IC와의 RF 신호 교환을 가능하게 하도록 구성된 하나 이상의 접속을 더 포함한다.
그 다른 관련된 실시예에 따르면, 어셈블리는, 다이 기판 위에 위치하고 HBT의 에미터와 동일한 반도체 재료로 형성된 채널을 갖는 제2 FET를 더 포함할 수 있다. 제1 FET는 pFET를 포함할 수 있고, 제2 FET는 nFET를 포함할 수 있다.
그 관련된 일부 다른 실시예에 따르면, 본 개시는, 안테나와, 안테나로부터 수신된 및 안테나를 통한 송신을 위한 RF 신호를 처리하도록 구성된 무선 주파수 집적 회로(RFIC)를 갖는 무선 장치에 관한 것이다. 무선 장치는 RF 신호를 증폭하도록 구성된 전력 증폭기(PA) 회로를 더 포함한다. PA는 이종접합 쌍극성 트랜지스터(HBT)와 전계 효과 트랜지스터(FET)의 어셈블리를 포함한다. HBT는 기판 위에 위치한 반도체 재료를 포함하는 콜렉터층을 포함한다. FET는, 기판 위에 위치하고 HBT의 콜렉터층을 형성하는 반도체 재료로 형성된 채널을 포함한다.
그 역시 일부의 다른 관련된 실시예에서, PA는, 쌍극성 트랜지스터 PA보다 낮은 기준 전압에서 동작할 수 있는 고전력 BiFET 증폭기로서 동작하도록 구성될 수 있다. 일부 실시예에서, 기판은 갈륨 비소(GaAs)를 포함할 수 있다.
다른 실시예들도 역시 제공된다. 본 발명의 다른 시스템, 방법, 특징, 및 이점들은 이하의 도면과 상세한 설명의 검토시에 통상의 기술자에게 명백하거나 명백해질 것이다. 모든 이러한 추가적인 시스템, 방법, 특징, 및 이점들은 본 설명 내에 포함되고, 본 발명의 범위 내에 있으며, 첨부된 청구항들에 의해 보호되는 것으로 의도된다.
VIII. 반도체 저항을 갖는 RF 전력 증폭기
많은 상황에서, 전력 증폭기(PA) 등의 무선-주파수(RF) 장치의 비용을 줄이는 것이 바람직하다. 프로세스 단계들을 제거하는 것 및/또는 추가의 처리 단계들을 수반하지 않는 "자유(free)" 장치를 이용하는 것은 이러한 비용-절감이 어떻게 달성될 수 있는지에 대한 예이다. 이하에서 더 상세히 설명되는 바와 같이, 반도체 저항은 이러한 유익한 비용 절감을 제공할 수 있다. 역시 여기서 설명되는 바와 같이, 다른 이점들도 역시 반도체 저항으로 실현될 수 있다. 예를 들어, 이용가능한 저항값에 따라, 더 작은 저항 풋프린트(footprints)가 제공될 수 있고, 이것은 결국 다이 크기 축소를 도울 수 있다. 다이 크기에서의 이러한 축소는 비용을 더욱 줄일 수 있다. 또 다른 예에서, 일부 반도체 저항은 그 저항을 역시 형성하고 있는 바로 그 반도체 재료의 상태에 민감할 수 있다.
본 발명의 이 양태의 일부 구현에서, 반도체 다이 및 다이 상의 IC와 연관된 박막(예를 들어, TaN) 저항의 일부 또는 모두는 반도체 저항으로 대체될 수 있다. 일부 구현에서, 이러한 반도체 저항은 이종접합 쌍극성 트랜지스터(HBT) 등의 층-스택 장치(layer-stack device)를 형성하는 실제의 층들 중 하나 이상으로부터 제작될 수 있다. 이러한 저항은 HBT가 형성될 때 추가의 처리 단계없이 제작될 수 있다. 다수의 이러한 저항은 스택의 상이한 층들(예를 들어, HBT의 에미터층, 베이스층, 및 이온-주입된 베이스층)로부터 제작될 수 있기 때문에, 저항값에서의 융통성과 다이 크기 축소가 가능하다.
그 다른 구현에서, 여기서 설명된 하나 이상의 특징을 갖는 반도체 저항의 제작은, 주어진 다이 상에서 스택 구조(들)의 제작에 비해, 어떠한 추가적인 처리 단계도 없이 또는 프로세스 단계들의 매우 적은 수정을 통해 달성될 수 있다. 다양한 예들이 여기서 HBT의 정황에서 설명되지만, 유사한 저항 구조와 제작 방법들이 다른 구성에도 적용될 수 있다는 것을 이해할 것이다. 예를 들어, 추가의 층들이, HBT와 하나 이상의 다른 트랜지스터 구조를 포함하는 장치를 제작하기 위해 형성될 수 있다. 이러한 장치들의 예로서는, 발명의 명칭이 "BIFET INCLUDING A FET HAVING INCREASED LINEARITY AND MANUFACTURABILITY"인 미국 특허번호 제6,906,359호와, 발명의 명칭이 "DEVICES AND METHODOLOGIES RELATED TO STRUCTURES HAVING HBT AND FET"인 PCT 공개 번호 제WO 2012/061632호가 포함되지만, 이것으로 제한되는 것은 아니다.
다른 실시예들에 따르면, 본 개시의 하나 이상의 특징은 III-V 반도체 다이에서 구현될 수 있다. 일부 실시예에서, 이러한 III-V 반도체 다이는 GaAs-기반의 다이를 포함할 수 있다. 이러한 GaAs-기반의 다이 상에 형성된 트랜지스터 및/또는 다른 스택 구조는 HBT를 포함하거나 포함하지 않을 수도 있다.
여기서 설명되는 바와 같이, 다수의 유익한 특징들이 반도체 저항에 의해 제공될 수 있다. 다른 이점들은, 예를 들어, 상이한 저항의 온도 계수(TCR; temperature coefficient of resistance) 값들이 저항층과 연관된 재료를 선택함으로써 제공되는 바람직한 특징을 포함할 수 있다. 또 다른 예에서, 이러한 가능한 저항값들의 범위(예를 들어, 약 8 ohm/sq(예를 들어, 서브-콜렉터) 내지 약 1000 ohm/sq(예를 들어, 주입된 베이스층)의 시트 저항) 때문에 저항의 크기가 최적화되거나 바람직한 방식으로 구성될 수 있다. 역시 또 다른 예에서, 저항의 RF 롤-오프(roll-off)가, (예를 들어, 장치 상의 제3 단자가 어떻게 바이어싱되는지를 수정함으로써) 어느 저항이 선택되는지에 따라, 선택 및/또는 튜닝될 수 있다.
IX. 신호경로 종단처리
본 개시의 한 양태는, 전력 증폭기 다이, 부하선, 및 고조파 종단 회로를 포함하는 전력 증폭기 모듈이다. 전력 증폭기 다이는, 전력 증폭기 입력에서의 입력 신호를 증폭하고 전력 증폭기 출력에서 증폭된 출력 신호를 생성하도록 구성된 하나 이상의 전력 증폭기를 포함한다. 전력 증폭기 다이는 또한 복수의 출력 핀을 가진다. 부하선은 증폭된 출력 신호의 기본 주파수에서 전력 증폭기 출력에서의 임피던스와 정합하도록 구성된다. 부하선은, 전력 증폭기 다이 외부의 전력 증폭기 다이의 복수의 출력 핀 중 하나 이상의 핀의 제1 그룹에 전기적으로 결합된다. 고조파 종단 회로는 부하선으로부터 분리된다. 고조파 종단 회로는 증폭된 출력 신호의 고조파 주파수에 대응하는 위상에서 종단되도록 구성된다. 고조파 종단 회로는, 전력 증폭기 다이 외부의 전력 증폭기 다이의 복수의 출력 핀 중 하나 이상의 다른 핀의 제2 그룹에 전기적으로 결합된다.
그 소정 구현에서, 고조파 종단 회로는 전력 증폭기 다이 외부의 전력 증폭기 다이의 하나 이상의 다른 핀의 제2 그룹에 결합된 하나 이상의 인터커넥트(interconnect)를 포함할 수 있다. 이들 구현들 중 일부에 따르면, 하나 이상의 인터커넥트는 와이어본드(wirebond)를 포함할 수 있다. 대안으로서 또는 추가적으로, 부하선은 전력 증폭기 다이 외부의 전력 증폭기 다이의 하나 이상의 핀의 제1 그룹에 결합된 하나 이상의 다른 인터커넥트를 포함할 수 있다. 다양한 구현에 따르면, 전력 증폭기 다이의 하나 이상의 다른 핀의 제2 그룹과는 상이한 개수의 인터커넥트가, 전력 증폭기 다이의 하나 이상의 핀의 제1 그룹에 결합될 수 있다.
다수의 구현에 따르면, 전력 증폭기 다이의 하나 이상의 핀의 제1 그룹은 기판 상의 제1 도전성 트레이스에 전기적으로 결합될 수 있고, 전력 증폭기 다이의 하나 이상의 핀의 제2 그룹은 기판 상의 제2 도전성 트레이스에 전기적으로 결합될 수 있으며, 여기서, 제1 도전성 트레이스는 전력 증폭기 다이 외부의 제2 도전성 트레이스와는 상이한 신호 경로에 포함된다. 이들 구현들 중 일부에서, 고조파 종단 회로는, 제1 단(end) 및 제2 단을 갖는 와이어본드로서, 제1 단은 전력 증폭기 다이의 하나 이상의 핀의 두번째 제1 그룹(the second first group of one or more pins of the power amplifier die)에 결합된, 와이어본드; 기판 상의 제2 도전성 트레이스로서, 와이어본드의 제2 단에 결합된 제2 도전성 트레이스; 및 제1 단 및 제2 단을 갖는 커패시터로서, 제1 단은 제2 도전성 트레이스에 결합되고 제2 단은 기준 전압에 결합된, 커패시터를 포함할 수 있다.
증폭된 출력 신호의 고조파 주파수는, 예를 들어, 증폭된 출력 신호의 제2 고조파 주파수이거나 증폭된 출력 신호의 제3 고조파 주파수일 수 있다.
다양한 실시예에 따르면, 전력 증폭기 모듈은 또한, 부하선과 고조파 종단 회로 모두로부터 분리된 또 다른 고조파 종단 회로를 포함할 수 있고, 이 다른 고조파 종단 회로는 증폭된 출력 신호의 또 다른 고조파 주파수에 대응하는 위상에서 종단되도록 구성된다. 소정 실시예에 따르면, 고조파 종단 회로는 다른 고조파 종단 회로와 병렬될 수 있다.
전력 증폭기 모듈은 또한, 소정 구현에 따르면, 전력 증폭기 입력에서의 임피던스와 정합하도록 구성된 입력 정합망과, 입력 신호의 고조파 주파수의 위상에서 종단되도록 구성된 별개의 고조파 종단 회로를 포함할 수 있다.
일부 구현에서, 고조파 종단 회로의 일부는 전력 증폭기 다이 내에 구현될 수 있다.
본 개시의 또 다른 양태는, 이동 장치에 전력을 공급하도록 구성된 배터리, 전력 증폭기 다이, 부하선, 고조파 종단 회로, 및 부하선에 전기적으로 결합되고 증폭된 RF 신호를 전송하도록 구성된 안테나를 포함하는 이동 장치이다. 전력 증폭기 다이는, 전력 증폭기 입력 노드에서 수신된 무선 주파수(RF) 입력 신호를 증폭하고 전력 증폭기 출력 노드에서 증폭된 RF 신호를 생성하도록 구성된 전력 증폭기를 포함한다. 부하선은 증폭된 RF 신호의 기본 주파수에서 전력 증폭기 출력 노드에서의 임피던스와 정합하도록 구성된다. 고조파 종단 회로는 부하선으로부터 분리된다. 고조파 종단 회로는 증폭된 RF 신호의 고조파 주파수에 대응하는 위상에서 종단되도록 구성된다. 고조파 종단 회로와 부하선은 전력 증폭기 다이 외부의 전력 증폭기 출력 노드로의 상이한 전기 접속들을 가진다.
본 개시의 또 다른 양태는 다이와 다이를 수용하도록 구성된 기판을 포함하는 장치이다. 다이는 출력 신호를 출력 노드로 구동하도록 구성된 적어도 하나의 능동 회로 요소를 포함한다. 기판은 제1 도전성 트레이스와 제2 도전성 트레이스를 포함한다. 제1 도전성 트레이스와 제2 도전성 트레이스는 기판 상의 상이한 신호 경로들의 일부이다. 제1 도전성 트레이스는, 출력 신호의 기본 주파수에서 다이의 출력 노드에서의 임피던스와 정합하도록 구성된 부하선에 포함된다. 제2 도전성 트레이스는 부하선으로부터 분리된 고조파 종단 회로에 포함된다. 고조파 종단 회로는 출력 신호의 고조파 주파수에 대응하는 위상에서 종단되도록 구성된다.
소정 구현에서, 기판은, 출력 신호의 상이한 고조파 주파수에 대응하는 위상에서 종단되도록 구성된 또 다른 고조파 종단 회로에 포함되는 제3 도전성 트레이스를 포함할 수 있다.
일부 구현에 따르면, 장치는 또한, 다이의 출력 노드를 제2 도전성 트레이스에 전기적으로 결합하도록 구성된 와이어본드를 포함할 수 있고, 와이어본드는 고조파 종단 회로에 포함될 수 있다.
다수의 구현에 따르면, 장치는 또한, 기판에 탑재된 커패시터를 포함할 수 있고, 여기서, 커패시터는 제2 도전성 트레이스에 전기적으로 결합되고 커패시터는 고조파 종단 회로에 포함된다.
본 개시의 역시 또 다른 양태는 모듈을 제작하는 방법이다. 이 방법은, 전력 증폭기 다이 ―전력 증폭기 다이는 입력 신호를 수신하고 증폭된 출력 신호를 생성하도록 구성된 전력 증폭기를 포함함― 를 팩키징 기판에 결합하는 단계; 팩키징 기판 상에서 전력 증폭기 다이와 제1 도전성 트레이스 사이에서 제1 인터커넥트 ―제1 인터커넥트는 증폭된 출력 신호의 기본 주파수의 임피던스와 정합하도록 구성된 제1 종단 회로에 포함됨― 를 형성하는 단계; 및 팩키징 기판 상에서 전력 증폭기 다이와 제2 도전성 트레이스 사이에 제2 인터커넥트 ―제2 인터커넥트는 제1 인터커넥트로부터 분리되고, 제1 도전성 트레이스는 제2 도전성 트레이스와 분리되며, 제2 인터커넥트는 증폭된 출력 신호의 고조파에 대응하는 위상에서 종단되도록 구성된 제2 종단 회로에 포함됨― 를 형성하는 단계를 포함한다.
일부 구현에서, 제1 인터커넥트를 형성하는 단계는 팩키징 기판 상에서 전력 증폭기 다이의 패드를 제1 도전성 트레이스에 와이어본딩하는 단계를 포함할 수 있다.
본 개시를 요약하기 위한 목적을 위해, 본 발명의 소정의 양태, 이점 및 신규한 특징들이 여기서 설명되었다. 반드시 이러한 이점들 모두가 본 발명의 임의의 특정 실시예에 따라 달성될 필요는 없다는 것을 이해해야 한다. 따라서, 본 발명은 여기서 교시된 하나의 이점 또는 한 그룹의 이점들을, 여기서 교시되거나 암시된 다른 이점들을 반드시 달성할 필요없이 달성하거나 최적화하는 방식으로 구현되거나 실행될 수 있다.
X. 고성능 무선 주파수 응용을 위한 전송 라인
본 개시의 한 양태는 무선 주파수(RF) 회로에서의 사용을 위해 구성된 무선 주파수(RF) 전송 라인이다. RF 전송 라인은, 본딩층, 장벽층, 확산 장벽층, 및 도전층을 포함한다. 본딩층은 본딩 표면을 가지며 RF 신호를 수신하도록 구성된다. 장벽층은 오염물질이 본딩층에 들어가는 것을 방지하도록 구성된다. 장벽층은 본딩층에 근접해 있다. 확산 장벽층은 오염물질이 본딩층에 들어가는 것을 방지하도록 구성된다. 확산 장벽층은 장벽층에 근접해 있다. 확산 장벽층은, 수신된 RF 신호가 확산 장벽층에 근접한 도전층까지 확산 장벽층을 관통하는 것을 허용하는 두께를 가진다.
일부 구현에서, 본딩층, 장벽층, 및 확산 장벽층은 마무리 도금에서 임베딩될 수 있다. 본딩층은 소정 구현에 따라 금을 포함할 수 있다. 다양한 구현에서, 본딩 표면은 와이어 본딩을 위해 구성될 수 있다. 다수의 구현에 따르면, 장벽층은 팔라듐을 포함할 수 있다.
확산 장벽층은 소정 구현에 따라 니켈을 포함할 수 있다. 소정 구현에서, 확산 장벽층의 두께는 약 0.04 um 내지 약 0.7 um 범위에 있을 수 있다. 확산 장벽층의 두께는 다수의 구현에 따르면 약 0.5 um보다 클 수 없다. 확산 장벽층의 두께는 다양한 구현에 따르면 약 0.35 um보다 클 수 없다. 확산 장벽층의 두께는 소정의 구현에 따르면 약 0.75 um보다 클 수 없다. 일부 구현에서, 확산 장벽층의 두께는 약 0.45 GHz의 주파수에서 니켈의 표피 깊이(skin depth) 보다 작을 수 있다.
그 일부 구현에 따르면, 확산 장벽의 두께는 약 0.45 GHz의 주파수에서 확산 장벽층의 표피 깊이보다 작을 수 있다.
이에 관련된 다수의 구현에 따르면, 도전층은, 구리, 알루미늄, 또는 은 중에서 하나 이상을 포함할 수 있다. 예를 들어, 도전층은 소정 구현에서 구리를 포함할 수 있다. 다양한 구현에서, 수신된 RF 신호 중의 실질적으로 전부가 도전층에서 전파될 수 있다.
소정 구현에 따르면, 본딩층은 금일 수 있고, 장벽층은 팔라듐일 수 있으며, 확산 장벽층은 니켈일 수 있다. 이들 구현들 중 일부에서, 확산 장벽층의 두께는 약 0.04 um 내지 약 0.7 um 범위일 수 있다. 다수의 구현에 따르면, 확산 장벽층의 두께는 약 0.5 um보다 클 수 없다. 소정의 구현에 따르면, 확산 장벽층의 두께는 약 0.35 um보다 클 수 없다. 일부 구현에 따르면, 확산 장벽층의 두께는 약 0.75 um보다 클 수 없다.
본 개시의 또 다른 양태는 RF 전송 라인에서의 사용을 위해 구성된 확산 장벽층이다. 확산 장벽층은 재료를 포함하고 두께를 가진다. 확산 장벽층의 두께는, RF 신호가 확산 장벽층을 관통하는 것을 허용하도록 충분히 작다.
본 발명의 이 양태의 소정 구현에서, 재료는 니켈을 포함한다. 이들 구현들 중 일부에 따르면, 확산 장벽층의 두께는 약 0.04 um 내지 약 0.7 um 범위에 있을 수 있다. 다수의 구현에 따르면, 확산 장벽층의 두께는 약 0.5 um보다 클 수 없다. 일부 구현에 따르면, 확산 장벽층의 두께는 약 0.35 um보다 클 수 없다. 소정의 구현에 따르면, 확산 장벽층의 두께는 약 0.75 um보다 클 수 없다. 다양한 구현에서, 확산 장벽층의 두께는 약 0.45 GHz의 주파수에서 니켈의 표피 깊이보다 작을 수 있다.
이에 관련된 다수의 구현에 따르면, 확산 장벽층의 두께는 약 0.45 GHz의 주파수에서 대략 재료의 표피 깊이보다 작을 수 있다.
일부 구현에 따르면, 확산 장벽층을 관통하는 RF 신호 중의 실질적으로 전부가 확산 장벽층에 근접한 도전층에서 이동할 수 있다.
다양한 구현에서, 확산 장벽층의 재료 및/또는 두께는 오염물질이 확산 장벽층을 통과하지 못하게 할 수 있다.
본 개시의 또 다른 양태는, 전송 라인, 안테나, 및 배터리를 포함하는 이동 장치이다. 전송 라인은, 본딩층, 장벽층, 확산 장벽층, 및 도전층을 포함한다. 본딩층은 본딩 표면을 가진다. 장벽층은 본딩층에 근접해 있다. 확산 장벽은 장벽층에 근접해 있는 층이다. 도전층은 확산 장벽층에 근접해 있다. 장벽층 및 확산 장벽층은 도전성 재료가 도전층으로부터 본딩층으로 들어가지 못하게 하도록 구성된다. 확산 장벽층은, RF 신호가 확산 장벽층을 관통하여 도전층에서 전파하는 것을 허용하도록 충분히 작은 두께를 가진다. 안테나는 전송 라인에 결합되고 RF 출력 신호를 전송하도록 구성된다. 전송 라인은 배터리가 방전하는 시간량을 연장하도록 구성된다.
소정 구현에 따르면, 이동 장치는 전송 라인에 결합된 출력을 갖는 전력 증폭기를 포함할 수 있다. 이들 구현들 중 일부에서, 전력 증폭기의 출력은 와이어 본드를 통해 전송 라인에 결합될 수 있다. 다양한 구현에 따르면, 전송 라인은 전력 증폭기로부터 RF 스위치로 RF 신호를 전송하도록 구성될 수 있다. 전송 라인은 소정 구현에 따라 전력 증폭기로부터 필터로 RF 신호를 전송하도록 구성될 수 있다.
다수의 구현에 따르면, 이동 장치는 전송 라인에 결합된 출력을 갖는 필터를 포함할 수 있다. 소정의 구현에서, 전송 라인은 필터로부터 RF 스위치로 RF 신호를 전송하도록 구성될 수 있다. 다양한 구현에 따르면, 전송 라인은 필터로부터 안테나로 RF 신호를 전송하도록 구성될 수 있다.
일부 구현에 따르면, 이동 장치는 전송 라인에 결합된 출력을 갖는 RF 스위치를 포함할 수 있다. 소정 구현에 따르면, 전송 라인은 RF 스위치로부터 안테나로 RF 신호를 전송하도록 구성된다. 다양한 구현에 따르면, 전송 라인은 RF 스위치로부터 필터로 RF 신호를 전송하도록 구성된다.
그 소정의 특정한 구현에 따르면, 확산 장벽층은 니켈을 포함할 수 있다. 이들 구현들 중 일부에서, 확산 장벽층의 두께는 약 0.04 um 내지 약 0.7 um 범위에 있을 수 있다. 다수의 구현에서, 확산 장벽층의 두께는 약 0.5 um보다 클 수 없다. 일부 구현에서, 확산 장벽층의 두께는 약 0.35 um보다 클 수 없다. 소정 구현에서, 확산 장벽층의 두께는 약 0.75 um보다 클 수 없다. 다양한 구현에서, 확산 장벽층의 두께는 약 0.45 GHz의 주파수에서 니켈의 표피 깊이보다 작을 수 있다.
다수의 구현에서, 확산 장벽층의 두께는 약 0.45 GHz의 주파수에서 재료의 표피 깊이보다 작을 수 있다. 소정의 특정한 구현에 따르면, RF 신호 중의 실질적으로 전부가 전송 라인의 도전층에서 이동할 수 있다. 일부 구현에 따르면, 본딩층, 장벽층, 및 확산 장벽층은 마무리 도금에서 임베딩될 수 있다.
본 개시의 또 다른 양태는 기판을 포함하는 라미네이트 패널(laminate panel)이다. 기판은 RF 신호의 전송을 위해 구성된 전송 라인을 포함한다. 전송 라인은, 본딩층, 장벽층, 확산 장벽층, 및 도전층을 가진다. 본딩층은, 도전층으로부터 분리된 도전체와의 본딩을 위해 구성된 본딩 표면을 가진다. 장벽층은 오염물질이 본딩층에 들어가는 것을 방지하도록 구성된다. 확산 장벽층은 재료를 포함하고, 오염물질이 확산 장벽층을 통과하여 도전층과 본딩층 사이에서 확산하지 못하도록 하는 두께를 가진다. 확산 장벽층의 두께는, 도전체로부터의 RF 신호가 도전층으로 관통하는 것을 허용하도록 충분히 작다.
소정의 구현에 따르면, 확산 장벽층은 니켈일 수 있다. 이들 구현들 중 일부 구현에서, 확산 장벽층은 약 0.45 GHz의 주파수에서 니켈의 표피 깊이보다 작은 두께를 가질 수 있다.
다수의 구현에서, 본딩층은 금을 포함할 수 있고, 장벽층은 팔라듐을 포함할 수 있고, 확산 장벽층은 니켈을 포함할 수 있다. 이들 구현들 중 일부에서, 확산 장벽층의 두께는 약 0.75 um보다 작을 수 있다.
본 개시의 또 다른 양태는, 기판, 제1 RF 컴포넌트, 및 제2 RF 컴포넌트를 포함하는 모듈이다. 기판은 도전체와 전송 라인을 포함한다. 전송 라인은, 본딩층, 장벽층, 확산 장벽층, 및 도전층을 가진다. 본딩층은, 도전체와의 본딩을 위해 구성된 본딩 표면을 가진다. 장벽층 및 확산 장벽층은 오염물질이 본딩층에 들어가지 못하게 하도록 구성된다. 확산 장벽층의 두께는, 도전체로부터의 RF 신호가 도전층으로 관통하는 것을 허용하도록 충분히 작다. 제1 RF 컴포넌트는 기판에 결합되고 RF 신호를 생성하도록 구성된다. 제2 RF 컴포넌트는 기판에 결합되고 제1 컴포넌트로부터 전송 라인을 통해 RF 신호를 수신하도록 구성된다.
소정 구현에서, 기판은 라미네이트 기판이다. 이들 구현들 중 일부에 따르면, 기판은, 본딩층, 장벽층, 및 확산 장벽층을 포함하는 마무리 도금을 포함할 수 있다.
다수의 구현에 따르면, 확산 장벽층은 니켈을 포함할 수 있다. 다수의 구현에서, 확산 장벽층의 두께는 약 0.7 um보다 클 수 없다. 일부 구현에서, 두께는 약 0.35 um보다 클 수 없다. 소정 구현에서, 확산 장벽층의 두께는 약 0.75 um보다 클 수 없다. 다양한 구현에서, 확산 장벽층의 두께는 약 0.45 GHz의 주파수에서 니켈의 표피 깊이보다 작을 수 있다. 소정의 구현에 따르면, 도전층은 구리를 포함할 수 있다. 일부 구현에서, 확산 장벽층의 두께는 약 0.45 GHz의 주파수에서 재료의 표피 깊이보다 작을 수 있다.
다양한 구현에 따르면, 본딩층은 와이어 본딩을 위해 구성될 수 있고 도전체는 와이어 본드를 통해 본딩층에 전기적으로 결합될 수 있다.
소정 구현에 따르면, RF 신호 중의 실질적으로 전부가 도전층에서 제1 RF 컴포넌트로부터 제2 RF 컴포넌트로 전파할 수 있다.
다양한 구현에서, 제1 RF 컴포넌트는 전력 증폭기를 포함할 수 있다. 이들 구현들 중 일부에 따르면, 제2 RF 컴포넌트는 필터 및/또는 RF 스위치를 포함할 수 있다.
일부 구현에 따르면, 제1 RF 컴포넌트는 RF 스위치를 포함할 수 있다. 이들 구현들 중 일부에 따르면, 제2 RF 컴포넌트는 전력 증폭기 및/또는 필터를 포함할 수 있다.
소정의 다른 구현에서, 제1 RF 컴포넌트는 필터를 포함할 수 있다. 이들 구현들 중 일부에 따르면, 제2 RF 컴포넌트는 전력 증폭기 및/또는 RF 스위치를 포함한다.
다수의 구현에 따르면, 장벽층은 본딩층과 확산 장벽층 사이에 위치할 수 있다.
본 개시의 역시 또 다른 양태는, 도전층과 도전층 상의 마무리 도금을 포함하는 RF 전송 라인이다. 마무리 도금은, 금층, 금층에 근접한 팔라듐층, 및 팔라듐층에 근접한 니켈층을 포함한다. 니켈층은, 금층에서 수신된 RF 신호가 니켈층을 관통하여 도전층에서 전파하는 것을 허용하는 두께를 가진다. 역시 다른 구현에서, 금층은 와이어 본딩을 위해 구성될 수 있다.
일부 추가의 구현에서, 니켈층의 두께는 약 0.04 um 내지 약 0.7 um 범위에 있을 수 있다. 다수의 구현에 따르면, 니켈층의 두께는 약 0.5 um보다 클 수 없다. 소정의 구현에 따르면, 니켈층의 두께는 약 0.35 um보다 클 수 없다. 일부 구현에 따르면, 니켈층의 두께는 약 0.75 um보다 클 수 없다.
소정의 추가적인 구현에 따라, 니켈층의 두께는 약 0.45 GHz의 주파수에서 니켈의 표피 깊이보다 작을 수 있다. 도전층은, 소정 구현에 따라, 구리, 알루미늄, 또는 은 중에서 하나 이상을 포함할 수 있다. 예를 들어, 도전층은 구리를 포함할 수 있다.
다수의 구현에 따르면, RF 신호 중의 실질적으로 전부가 도전층에서 전파할 수 있다.
본 개시를 요약하기 위한 목적을 위해, 본 발명의 소정의 양태, 이점 및 신규한 특징들이 여기서 설명되었다. 반드시 이러한 이점들 모두가 본 발명의 이들 양태들의 임의의 특정 실시예에 따라 달성될 필요는 없다는 것을 이해해야 한다. 따라서, 본 발명은, 여기서 교시된 하나의 이점 또는 한 그룹의 이점들을, 본 개시 전체에서 교시되거나 암시될 수 있는 다른 이점들을 반드시 달성할 필요없이 달성하거나 최적화하는 방식으로 구현되거나 실행될 수 있다.
XI . 질화 탄탈 종단처리된 관통-웨이퍼 비아
질화 탄탈 종단처리된 관통-웨이퍼 비아를 위한 장치 및 방법이 여기서 설명되고 본 개시의 다른 양태, 특징, 또는 특성들 중 하나 이상과 조합하여 취해진다. 그 소정 구현에서, 질화 탄탈(TaN) 종단층이 갈륨 비소(GaAs) 웨이퍼의 제1 또는 정면 상에 형성되고, 금 도전층이 TaN 종단층 위에 형성된다. 그 후, 관통-웨이퍼 비아가 GaAs 웨이퍼의 제2 또는 배면 내로 에칭되어 GaAs 웨이퍼와 TaN 종단층의 제1 또는 내측 부분을 통해 연장되어 금 도전층에 도달한다. 이와 조합하여 취해지는 소정 구현에서, 관통 웨이퍼 비아는 니켈 바나듐(NiV) 장벽층, 금 씨드층, 및 구리층으로 도금된다. 관통-웨이퍼 비아 형성 동안에, TaN 종단층의 제2 또는 외측 부분이 금 도전층과 구리층 사이의 계면을 둘러싸서 GaAs 웨이퍼로의 구리의 확산을 금지하도록 유지 및 구성된다.
TaN 종단처리된 관통-웨이퍼 비아는, 실리콘 질화물 종단처리 및 스퍼터링된 장벽층을 채용하는 방식에 비해 개선된 금속 접착과 감소된 구리 전이(copper migration)를 제공할 수 있다. 또한, 소정의 구현에서 관통-웨이퍼 비아를 종단처리하기 위해 TaN층을 이용하는 것은, GaAs 웨이퍼의 정면측 상에 형성된 트랜지스터 구조와 연관된 제조 또는 리소그래피 마스크를 변경하지 않고, 관통 웨이퍼 비아의 장소 또는 위치가 이동되는 것을 허용할 수 있다. 트랜지스터와 연관된 리소그래피 마스크를 변경하지 않고 관통-웨이퍼 비아를 이동가능하게 구성하는 것은, 설계 융통성을 증가시키고 및/또는 관통-웨이퍼 비아를 포함하는 집적 회로 설계의 증분적 픽스(fix) 또는 테이프-아웃(tape-out)과 연관된 시간과 비용을 줄일 수 있다.
XII. 무선 주파수 차폐 응용에서 비아 밀도 및 배치
본 개시의 한 양태는 비아 배치를 결정하는 방법이다. 이 방법은, 무선 주파수(RF) 컴포넌트 주변의 비아의 초기 배치에 대한 전자기 간섭 데이터를 얻는 단계를 포함한다. RF 컴포넌트는 제1 도전층과 제2 도전층 사이에 위치한다. 비아는 제1 도전층과 제2 도전층 사이의 접속에 포함된다. 비아와 제1 및 제2 도전층은 RF 컴포넌트 주변의 RF 격리 구조의 적어도 일부를 형성한다. 이 방법은 또한, 적어도 부분적으로 초기 배치에 대한 전자기 간섭 데이터에 기초하여 비아의 업데이트된 배치를 결정하는 단계를 포함한다.
그 일부 구현에서, 비아의 업데이트된 배치를 결정하는 단계는, 초기 배치에 대한 전자기 간섭 데이터에 기초하여, 초기 배치에서 RF 컴포넌트의 주변 부근의 다른 정의된 영역보다 더 높은 전자기 간섭과 연관된 RF 컴포넌트의 주변 부근의 선택된 정의된 영역을 식별하는 단계; 및 초기 배치에서 선택된 정의된 영역 내의 비아의 밀도에 비해 선택된 정의된 영역 내의 업데이트된 배치에서 비아의 밀도를 증가시키는 단계를 포함할 수 있다. 대안으로서 또는 추가적으로, 이 방법은, 초기 배치에 대한 전자기 간섭 데이터에 기초하여, 초기 배치에서 전자기 간섭의 허용가능한 레벨과 연관된 RF 컴포넌트의 주변 부근의 정의된 영역을 식별하는 단계; 및 초기 배치에서의 비아의 밀도에 비해 정의된 영역 내의 업데이트된 배치에서 비아의 밀도를 감소시키는 단계를 포함할 수 있다. 소정 실시예에 따르면, 비아의 초기 배치에 대한 전자기 간섭 데이터는 차폐되지 않은 RF 컴포넌트에 대응한다.
여기서의 방법은 임의의 적절한 횟수로 반복될 수 있다. 예를 들어, 이 방법은, RF 컴포넌트 부근의 비안의 업데이트 배치에 대한 전자기 간섭 데이터를 얻는 단계; 및 업데이트된 배치에 대한 전자기 간섭 데이터에 적어도 부분적으로 기초하여 비아의 또 다른 업데이트된 배치를 결정하는 단계를 포함할 수 있다.
일부 실시예에 따르면, 비아의 초기 배치에서 RF 컴포넌트의 적어도 2개의 상이한 동작 모드에 대해 전자기 간섭 데이터가 얻어질 수 있다.
본 개시의 또 다른 양태는 팩키징된 모듈이다. 팩키징된 모듈은 적어도 하나의 컴포넌트를 수용하도록 구성된 기판을 포함한다. 팩키징된 모듈은 또한, 기판의 주 표면에 결합된 무선 주파수(RF) 컴포넌트를 포함한다. 팩키징된 모듈은, RF 컴포넌트 아래에 배치된 제1 도전층을 포함하고, 여기서, 제1 도전층은 접지 전위로 구성된다. 팩키징된 모듈은, RF 컴포넌트 부근에 배치된 기판 내의 복수의 비아를 포함한다. 복수의 비아는, 팩키징된 모듈의 제1 영역에서, 팩키징된 모듈의 제2 영역보다 높은 밀도를 가지며, 여기서, 제1 영역은 제2 영역보다 높은 전자기 간섭과 연관된다. 팩키징된 모듈은 RF 컴포넌트 위에 배치된 제2 도전층을 포함한다. 제2 도전층은 복수의 비아와 전기적으로 결합되되, 제1 도전층, 복수의 비아, 및 제2 도전층이 RF 컴포넌트 부근의 RF 격리 구조의 적어도 일부를 형성하도록 결합된다.
그 소정 실시예에서, 제1 영역은 팩키징된 모듈의 주변부를 따라 배치되고, 제2 영역은 팩키징된 모듈의 주변부를 따라 배치된다. 이들 실시예들 중 일부에 따르면, 제1 영역 및 제2 영역은, 팩키징된 모듈의 외측 엣지에 실질적으로 평행한 차원(dimension)에서 대략 동일한 폭을 가진다. 복수의 비아는 팩키징된 모듈의 주변부를 따라 정렬될 수 있다. 제1 영역은, 소정 실시예에 따르면, 적어도 제1 영역만큼의 면적을 갖는, 팩키징된 모듈의 주변부를 따르는 가장 높은 비아 밀도의 임의의 영역을 가질 수 있다. 제1 영역은 일부 실시예에서 제2 영역과 거의 동일한 면적을 가질 수 있다.
본 발명의 이 양태의 다수의 실시예에 따르면, RF 컴포넌트는 제2 영역보다는 제1 영역으로 더 많은 복사선(radiation)을 방출하도록 구성될 수 있다. 대안으로서 또는 추가적으로, 팩키징된 모듈은, 제1 영역이 제2 영역보다 더 많은 복사선에 노출되도록 구성된다. 소정 실시예에서, 제1 영역은 팩키징된 모듈의 핫 스폿(hot spot)에 대응할 수 있고 제2 영역은 팩키징된 모듈의 저 복사 영역(low radiating area)에 대응할 수 있다. 대안으로서 또는 추가적으로, 제1 영역은 제2 영역보다 외부 전자기 간섭에 더욱 민감할 수 있다.
이에 관련된 소정 실시예에서, 팩키징된 모듈은 또한, 복수의 비아와 제2 도전층 사이의 전기 접속의 적어도 일부를 형성하는 도전성 피쳐들(conductive features)을 포함할 수 있고, RF 격리 구조는 도전성 피쳐를 포함한다. 예를 들어, 도전성 피쳐는 와이어본드 또는 금속 캔(metal can)을 포함할 수 있다. 소정 실시예에 따르면, RF 컴포넌트는 전력 증폭기를 포함할 수 있다.
본 발명의 또 다른 양태는, 기판, RF 장치, 제1 및 제2 도전층, 및 복수의 비아를 포함하는 팩키징된 모듈이다. 기판은 적어도 하나의 컴포넌트를 수신하도록 구성된다. RF 장치는 기판의 주 표면에 결합된다. 제1 도전층은 RF 컴포넌트 아래에 배치되고 접지 전위로 구성된다. 복수의 비아는 RF 컴포넌트 부근에 배치된다. 복수의 비아는, 제1 영역과 거의 동일한 면적을 갖는 RF 컴포넌트 부근의 제2 영역보다 RF 컴포넌트 부근의 제1 영역에서 더 높은 밀도를 가진다. 제1 영역은 제2 영역보다 외부 복사선에 더욱 민감하다. 제2 도전층은 RF 컴포넌트 위에 배치된다. 제2 도전층은 제1 도전층, 복수의 비아, 및 제2 도전층이 RF 컴포넌트 부근의 RF 격리 구조의 적어도 일부를 형성하도록, 복수의 비아와 전기적으로 결합된다.
본 개시의 역시 또 다른 양태는, 안테나, 팩키징된 모듈, 및 또 다른 모듈을 포함하는 무선 장치이다. 안테나는 무선 주파수(RF) 신호를 전송 및/또는 수신하는 것을 가능하게 하도록 구성된다. 팩키징된 모듈은 안테나와 통신한다. 팩키징된 모듈은, 접지면을 갖는 기판과, 팩키징된 모듈의 주변부를 따라 배치된 기판 내의 복수의 비아를 포함한다. 복수의 비아들 중의 비아는, 저 복사 영역에서보다 핫 스폿에서, 팩키징된 모듈의 주변부를 따라 서로 더 가까이 이격되어 있다. 팩키징된 모듈은, 기판의 주 표면에 결합된 RF 회로를 포함한다. 팩키징된 모듈은 또한, RF 회로 위에 배치된 제2 도전층을 포함한다. 제2 도전층은 복수의 비아와 전기적으로 결합되되, 접지면, 복수의 비아, 및 제2 도전층이 RF 회로 부근의 RF 격리 구조의 적어도 일부를 형성하도록 결합된다. 다른 모듈은 팩키징된 모듈과 통신한다.
그 일부 실시예에서, 핫 스폿은 팩키징된 모듈에 의해 생성된 전자기 간섭과 연관될 수 있고 복수의 비아는 다른 모듈을 핫 스폿과 연관된 전자기 간섭으로부터 격리하도록 구성될 수 있다. 소정 실시예에 따르면, 핫 스폿은 다른 모듈에 의해 생성된 전자기 간섭과 연관될 수 있고 복수의 비아는 팩키징된 모듈을 핫 스폿과 연관된 전자기 간섭으로부터 차폐하도록 구성될 수 있다.
다수의 실시예에서, 팩키징된 모듈은, 복수의 비아와 제2 도전층 사이의 전기 접속의 적어도 일부를 형성하는 도전성 피쳐를 더 포함하고, 여기서, RF 격리 구조는 도전성 피쳐를 포함한다. 도전성 피쳐는, 예를 들어, 와이어 본드를 포함할 수 있다.
본 개시를 요약하기 위한 목적을 위해, 본 발명의 소정의 양태, 이점 및 신규한 특징들이 여기서 요약되었다. 반드시 이러한 이점들 모두가 본 발명의 임의의 특정 실시예에 따라 달성될 필요는 없다는 것을 이해해야 한다. 따라서, 본 발명의 이들 양태들은 여기서 교시된 하나의 이점 또는 한 그룹의 이점들을, 상기에서 또는 이하에서 교시되거나 암시될 수 있는 다른 이점들을 반드시 달성할 필요없이 달성하거나 최적화하는 방식으로 구현되거나 실행될 수 있다.
XIII. 통합된 간섭 차폐를 갖는 반도체 팩키지
본 발명의 이 양태의 특징 및 실시예들은, 전자기 간섭 차폐를 장치 팩키지 내에 통합하기 위해 와이어본드 프로세스 기술을 이용하는, 반도체 장치 팩키지, 및 그 형성 방법에 관한 것이다. 한 실시예에서, 와이어본드 프로세스는 장치 주변에 위치하고 장치의 위와 아래의 도전층들에 결합된 와이어본드 스프링을 형성함으로써, 장치 주변에 전자기 간섭 차폐를 형성하는데 이용된다. 이하에서 더 논의되는 바와 같이, 와이어본드 스프링에 의해 생성된 그 형상과 스프링 효과는, 몰딩된 팩키지의 상부의 도전층과 팩키지의 기판 내의 접지면 사이에 신뢰성있는 전기 접속을 생성하는 확실한 제조 프로세스를 가능케한다. 이들 와이어본드 스프링의 이용은, 임의의 오버몰딩된 장치에 적용될 수 있는 통합된 전자기 간섭 차폐를 위한 융통성있는 솔루션을 제공한다.
그 한 양태는 통합된 전자기 간섭 차폐를 갖는 팩키징된 반도체 모듈에 관한 것이다. 한 실시예에서, 팩키징된 반도체 모듈은, 접지면을 갖는 기판, 기판의 표면 상에 탑재된 전자 장치, 전자 장치 주위에 배치되고 접지면에 전기적으로 결합된 복수의 와이어본드, 전자 장치를 덮고 복수의 와이어본드 스프링을 적어도 부분적으로 덮는 몰드 화합물, 및 몰드 화합물의 상부 표면에 배치되고 복수의 와이어본드 스프링 중 적어도 일부에 전기적으로 결합된 도전층을 포함하고, 복수의 와이어본드 스프링, 도전층 및 접지면은 함께 통합된 전자기 간섭 차폐를 포함한다.
한 예에서, 도전층은 은-충전된 에폭시(silver-filled epoxy)를 포함한다. 와이어본드 스프링은, 금 와이어 또는 구리 와이어 등의, 다양한 도전성 재료로부터 형성될 수 있다. 복수의 와이어본드 스프링 각각은, 도전층과 와이어본드 스프링 사이의 접촉을 허용하여 도전층과 와이어본드 스프링 사이의 전기적 결합을 제공하는 스프링 효과를 제공하도록 성형된 연속적인 루프의 와이어를 포함할 수 있다. 한 예에서, 전자 장치는 RF 장치이다.
그 또 다른 실시예에 따르면, 연속적인 루프의 와이어로 형성된 와이어본드 스프링은, 볼 본드(ball bond), 굴절 구역(zone of inflection), 정상부(crest), 굴절 구역과 정상부 사이에서 연장되는 볼록 영역, 경사 후미 영역(sloping tail region), 및 정상부와 경사 후미 영역 사이에서 연장되는 실질적으로 평평한 영역을 포함하고, 굴절 구역은 볼록 영역과 볼 본드 사이에 있다. 한 예에서, 정상부는 실질적으로 수직으로 굴절 구역의 위에 있다. 앞서 논의된 바와 같이, 와이어본드 스프링은, 금 와이어 또는 구리 와이어를 포함한, 다양한 도전성 재료로부터 형성될 수 있다. 한 예에서, 이 구조를 갖는 와이어본드 스프링은 위에서 논의된 반도체 모듈에서 이용된다.
그 또 다른 양태는 통합된 전자기 간섭 차폐를 갖는 반도체 모듈 팩키지에 관한 것이다. 한 실시예에서, 반도체 모듈 팩키지는, 기판, 기판의 제1 표면 상에 배치된 제1 및 제2 금속화된 접속점, 및 제1 금속화된 접속점과 제2 금속화된 접속점 사이에서 연장되는 연속적인 와이어를 포함하는 와이어본드 스프링을 포함한다. 와이어본드 스프링은, 제1 금속화된 접속점에 전기적으로 접속된 볼 본드, 굴절 구역, 정상부, 굴절 구역과 정상부 사이에서 연장되는 볼록 영역, 정상부에 근접한 실질적으로 평평한 영역, 및 실질적으로 평평한 영역과 제2 금속화된 접속점 사이에서 연장되는 경사 후미 영역을 포함한다. 한 예에서, 반도체 모듈 팩키지는, 기판 상에 배치되고 제1 및 제2 금속화된 접속점들 중 적어도 하나에 전기적으로 결합된 접지면을 더 포함한다. 또 다른 예에서, 반도체 모듈 팩키지는, 전자 장치, 및 와이어본드 스프링과 실질적으로 동일한 복수의 추가 와이어본드 스프링을 더 포함하고, 복수의 와이어본드 스프링은 기판 상에서 전자 장치 주변에 위치한다. 또 다른 예에서, 반도체 모듈 팩키지는, 전자 장치를 덮고 복수의 와이어본드 스프링을 적어도 부분적으로 덮는 몰드 화합물, 및 몰드 화합물의 표면 상에 배치되고 복수의 와이어본드의 적어도 일부에 전기적으로 접속된 도전층을 더 포함하고, 여기서, 접지면, 도전층 및 복수의 와이어본드 스프링의 적어도 일부는 통합된 전자기 간섭 차폐를 함께 형성한다.
본 발명의 이들 특징들의 또 다른 양태는 통합된 전자기 간섭 차폐를 갖는 모듈을 제작하는 방법에 관한 것이다. 한 실시예에 따르면, 이 방법은, 전자 장치를 기판에 접속하는 단계, 기판 상에 금속화부를 제공하는 단계, 금속화부에 접속된 복수의 와이어본드 스프링을 형성하는 단계, 전자 장치를 몰드 화합물로 캡슐화하고(encapsulate) 복수의 와이어본드 스프링을 몰드 화합물로 적어도 부분적으로 덮는 트랜스퍼 몰딩 프로세스(transfer molding process)를 수행하는 단계, 및 몰드 화합물의 표면 상에 도전층을 배치하는 단계를 포함하고, 도전층은 복수의 와이어본드 스프링의 적어도 일부에 전기적으로 접속된다. 한 예에서, 이 방법은, 몰드 화합물의 표면 상에 도전층을 배치하기 이전에, 복수의 와이어본드 스프링의 적어도 일부의 영역을 노출시키기 위해 몰드 화합물의 표면을 제거하는(ablating) 단계를 더 포함한다. 또 다른 예에서, 금속화부를 제공하는 단계는, 접지면과, 접지면에 전기적으로 접속된 적어도 하나의 와이어본드 콘택트 영역(contact area)을 제공하는 단계를 포함한다. 또 다른 예에서, 복수의 와이어본드 스프링을 형성하는 단계는, 금속화부 상에서 와이어 볼을 피착하는 단계, 와이어 볼로부터 와이어를 인출(draw)함으로써 와이어 루프 ―와이어 루프는 와이어 볼에 접속된 제1 단, 및 제2 단을 가짐― 를 형성하는 단계, 및 제2 단을 금속화부에 접속하는 단계를 포함한다. 또 다른 예에서, 몰드 화합물의 표면 상에 도전층을 배치하는 단계는 몰드 화합물의 표면 상에 은-충전된 에폭시의 층을 페인팅(paint)하는 단계를 포함한다.
그 또 다른 실시예에 따르면, 전자 모듈은, 기판, 기판 상에 배치된 전자 장치, 및 실질적으로 전자 장치 주변에 배치된 복수의 개별 구조로부터 형성된 통합된 전자기 간섭 차폐를 포함하고, 상기 구조들은, 통합된 전자기 간섭 차폐에 의해 차폐되는 신호의 파장의 분수(fraction)에 의해 정의되는 최소 이격을 가진다. 한 예에서, 파장의 분수는 1/20이다. 또 다른 예에서, 복수의 개별 구조는, 이하에서 논의되는 바와 같이, 복수의 와이어본드 스프링을 포함한다.
역시 또 다른 양태들, 실시예들, 및 이들 예시적 양태들과 실시예들의 이점들은 이하에서 상세히 논의된다. 게다가, 전술된 정보 및 이하의 상세한 설명 양쪽 모두는 다양한 양태들 및 실시예들의 설명적 예일 뿐이고, 청구되는 양태들 및 실시예들의 성향과 특성을 이해하기 위한 개관 또는 프레임워크를 제공하기 위한 것임을 이해하여야 한다. 여기서 개시된 임의의 실시예는, 여기서 개시된 목적, 목표, 및 필요성과 일치하는 방식으로 기타 임의의 실시예와 결합될 수도 있으며, "실시예", "일부 실시예", "대안적 실시예, "다양한 실시예", "한 실시예" 등의 언급은 반드시 상호배타적인 것은 아니며, 그 실시예와 연계하여 설명되는 특정한 특징, 구조 또는 특성이 적어도 하나의 실시예에 포함될 수도 있다는 것을 나타내기 위함이다. 여기서 등장하는 이러한 용어들 모두가 반드시 동일한 실시예를 언급하는 것은 아니다. 첨부된 도면들은, 다양한 실시예의 다양한 양태, 특징, 및 특성의 예시와 추가 이해를 제공하기 위해 포함된 것이며, 본 명세서에 포함되어 그 일부를 구성한다. 도면들은, 명세서의 나머지 부분과 함께, 다양한 설명되고 청구되는 양태와 실시예의 원리와 동작을 설명하는 역할을 한다.
여기서 설명되는, 개선된 전력 증폭기, 전력 증폭기 모듈, 및 관련된 시스템, 장치, 및 방법의 다양한 양태, 특성, 및 특징은 본 발명에 따라 달성되며, 여기서, 그 한 특정한 실시예에 대해, 콜렉터, 콜렉터와 인접한 베이스, 및 에미터를 갖는 GaAs 쌍극성 트랜지스터를 갖는 전력 증폭기를 포함하는 전력 증폭기 모듈이 제공되고, 콜렉터는 베이스와의 접합부에서 적어도 약 3x1016 cm-3의 도핑 농도를 가지며, 콜렉터는 또한, 베이스로부터 멀어질수록 도핑 농도가 증가하는 적어도 제1 계조를 가진다. 이 실시예에서, 모듈은, 전력 증폭기에 의해 구동되는 RF 전송 라인을 더 포함할 것이고, RF 전송 라인은 도전층과 도전층 상의 마무리 도금을 포함하고, 마무리 도금은, 금층, 금층에 근접한 팔라듐층, 및 팔라듐층에 근접한 확산 장벽층을 포함하며, 확산 장벽층은 니켈을 포함하고 0.9 GHz에서 대략 니켈의 표피 깊이보다 작은 두께를 가진다.
상기 실시예에서, 전력 증폭기 모듈은 유익하게도, 전력 증폭기의 출력의 기본 주파수와 정합하도록 구성된 제1 종단 회로 및 전력 증폭기의 출력의 고조파의 위상에서 종단되도록 구성된 제2 종단 회로를 갖춘 출력 정합망을 더 포함할 수 있고, 여기서, 제1 종단 회로는 RF 전송 라인의 적어도 일부를 포함한다.
그 하나의 특정한 양태에 따르면, 전력 증폭기는 질화 탄탈 종단처리된 관통-웨이퍼 비아를 갖는 전력 증폭기 다이 상에 포함될 수 있다. 이 실시예에서, 전력 증폭기 다이는 유익하게도, 갈륨 비소(GaAs) 기판, GaAs 기판의 제1 측면 상에 배치된 금층, 및 제1 측면에 대향하는 GaAs 기판의 제2 측면 상에 배치된 구리층을 더 포함하고, 질화 탄탈 종단처리된 관통-웨이퍼 비아는 금층을 구리층에 전기적으로 접속하도록 구성된다. 그 추가의 실시예의 경우, 전력 증폭기 다이는, 구리층으로부터 GaAs 기판으로의 구리의 확산을 금지하도록 구리층과 금층 사이의 계면의 적어도 일부를 둘러싸도록 구성된 질화 탄탈 종단 영역을 더 포함할 수 있다.
상기 임의의 실시예에서, GaAs 쌍극성 트랜지스터는 유익하게도 전력 증폭기 다이 상에 포함된 이종접합 쌍극성 트랜지스터(HBT)로서 구현될 수 있고 전력 증폭기 다이는 적어도 하나의 HBT 층으로부터 형성된 저항을 더 포함할 수 있다.
상기 임의의 실시예는 대안으로서, RF 전송 라인의 금층과 접촉하는 와이어본드, 와이어본드에 인접한 적어도 하나의 엣지, 및 적어도 하나의 엣지에 인접하고 RF 전송 라인의 니켈층, RF 전송 라인의 팔라듐층, 및 RF 전송 라인의 금층이 없는 적어도 하나의 측벽을 더 포함할 수 있다.
상기의 소정의 바람직한 실시예에서, 전력 증폭기 모듈은 유익하게도, (1) 직렬 인터페이스를 제공하도록 구성된 프론트 엔드 코어(front end core)를 갖는 듀얼 모드 제어 인터페이스, (2) 전압 입력/출력(VIO) 신호를 수신하도록 구성된 전압 입력/출력(VIO) 핀 ―VIO 신호는 프론트 엔드 코어가 활성 상태와 비활성 상태 중 하나로 설정될지를 결정하고, 듀얼 모드 제어 인터페이스는 프론트 엔드 코어가 비활성 상태로 설정될 때 범용 입력/출력(GPIO; general purpose input/output) 인터페이스를 제공하도록 구성됨― , (4) 각각 인에이블 레벨 쉬프터와 모드 레벨 쉬프터에 인에이블 신호와 모드 신호를 제공하도록 구성된 조합 로직 블록, 및 (5) VIO 신호에 기초하여, 각각 인에이블 레벨 쉬프터와 모드 레벨 쉬프터에 제공할 인에이블 신호와 모드 신호를 선택하도록 구성된 파워 온 리셋을, 조합하여 더 포함할 수 있다.
상기 실시예들과 연관된 추가의 이점들을 달성하기 위해, 전력 증폭기 모듈은 전력 증폭기 모듈의 주변부를 따라 배치된 와이어본드를 포함하는 RF 격리 구조를 더 포함할 수 있다.
본 발명의 또 다른 주요 양태에 따르면, RF 입력 신호를 수신하고 증폭된 RF 출력 신호를 생성하도록 구성된 전력 증폭기 ―전력 증폭기는, 콜렉터, 콜렉터와 인접한 베이스, 및 에미터를 갖는 GaAs 쌍극성 트랜지스터를 포함하고, 콜렉터는 베이스와의 접합부에서 적어도 약 3x1016 cm-3의 도핑 농도를 갖고, 콜렉터는 또한 베이스로부터 멀어질수록 도핑 농도가 증가하는 적어도 제1 계조를 가짐― 를 포함하고; 이와 조합하여, 증폭된 RF 출력 신호의 기본 주파수의 임피던스와 정합하도록 구성된 제1 종단 회로, 및 제1 종단 회로로부터 분리되고 증폭된 RF 출력 신호의 고조파 주파수에 대응하는 위상에서 종단되도록 구성된 제2 종단 회로를 포함하는 출력 정합망을 더 포함하는 전력 증폭기 모듈도 역시 제공된다. 이 실시예에서, 전력 증폭기는 확산 장벽층을 갖는 RF 전송 라인을 구동할 수 있고, 확산 장벽층은 니켈을 포함하고 약 0.5 μm 미만의 두께를 가진다. 그리고 여기서, 전력 증폭기의 출력을 RF 전송 라인에 전기적으로 접속하는 와이어본드가 제공될 수 있고, 와이어본드는 제1 종단 회로에 포함된다. 대안으로서, 이 실시예는 유익하게도, 단일 다이 상에서 무선 주파수 프론트 엔드(RFFE; radio frequency front end) 직렬 인터페이스와 3-모드 범용 입력/출력(three-mode general purpose input/output(GPIO)) 인터페이스 양쪽 모두를 제공하도록 구성된 듀얼 모드 제어 인터페이스를 더 포함할 수 있다. 그리고 원한다면 이와 조합하여, 전력 증폭기 모듈은 전력 증폭기 모듈의 주변부를 따라 배치된 와이어본드를 갖는 RF 격리 구조를 더 포함할 수 있다.
본 발명의 역시 또 다른 주요 양태에 따르면, 대안으로서, (1) RF 입력 신호를 수신하고 증폭된 RF 신호를 생성하도록 구성된 전력 증폭기, (2) 증폭된 RF 신호를 전파하도록 구성되고, 증폭된 RF 신호를 수신하도록 구성된 금층, 금층에 근접한 팔라듐층, 팔라듐층에 근접한 확산 장벽층, 확산 장벽층 ―확산 장벽층은 니켈을 포함하고 0.45 GHz에서 대략 니켈의 표피 깊이보다 작은 두께를 가짐― 에 근접한 도전층을 포함하는 RF 전송 라인, (3) 증폭된 RF 신호의 기본 주파수의 임피던스와 정합하도록 구성되고 RF 전송 라인의 적어도 일부를 포함하는 제1 종단 회로, 및 (4) 제1 종단 회로로부터 분리되고, 증폭된 RF 신호의 고조파 주파수에 대응하는 위상에서 종단되도록 구성된 제2 종단 회로 ―여기서, 전력 증폭기는 적어도 하나의 와이어본드에 의해 제1 종단 회로에 전기적으로 결합되고, 전력 증폭기는 제1 종단 회로와는 상이한 개수의 와이어본드에 의해 제2 종단 회로에 전기적으로 결합됨― 를 갖는 전력 증폭기 모듈이 제공된다. 이 대안적 실시예에서, 전력 증폭기는 유익하게도, 콜렉터, 콜렉터에 인접한 베이스, 및 에미터를 갖는 GaAs 쌍극성 트랜지스터를 포함할 수 있고, 콜렉터는 베이스와의 접합부에서 적어도 약 3x1016 cm-3의 도핑 농도를 가지며, 콜렉터는 또한, 베이스로부터 멀어질수록 도핑 농도가 증가하는 적어도 제1 계조를 가진다. 이 특정한 실시예의 전력 증폭기 모듈의 임의의 버전은 유익하게도, 단일의 다이 상에서 무선 주파수 프론트 엔드(RFFE) 직렬 인터페이스와 범용 입력/출력(GPIO) 인터페이스 양쪽 모두를 제공하도록 구성된 듀얼 모드 제어 인터페이스와, 이와 조합하여 또는 이에 대한 대안으로서, 전력 증폭기 모듈의 주변부를 따라 배치된 와이어본드를 포함하는 RF 격리 구조를 더 포함할 수 있다.
RF 모듈에 관한 본 발명의 역시 또 다른 바람직한 실시예에서, (1) 복수의 컴포넌트를 수용하도록 구성되고 RF 전송 라인 ―RF 전송 라인은 도전층과 도전층 상의 마무리 도금을 갖고, 마무리 도금은 금층, 금층에 근접한 팔라듐층, 및 팔라듐층에 근접한 확산 장벽층을 가지며, 확산 장벽층은 니켈을 갖고 약 0.45 GHz의 주파수에서 니켈의 표피 깊이보다 작은 두께를 가짐― 을 갖는 기판, (2) 기판에 결합되고, RF 전송 라인의 금층에 전기적으로 접속된 출력을 갖춘 전력 증폭기를 가지며, 제1 다이의 하나 이상의 상태에 의존하는 속성을 갖는 수동 컴포넌트를 더 갖는 제1 다이를 포함하고, (3) 기판에 결합되고, 제1 다이의 수동 컴포넌트의 속성의 표시자에 적어도 부분적으로 기초하여 바이어스 신호를 생성하도록 구성된 바이어스 생성 회로를 갖는 제2 다이를 더 포함하는, 전력 증폭기 모듈이 제공된다.
본 발명의 또 다른 양태에 따르면, 상기 단락에서 설명된 모듈의 특정한 실시예는, 전력 증폭기의 출력의 기본 주파수와 정합하도록 구성된 제1 종단 회로 및 전력 증폭기의 출력의 고조파의 위상에서 종단되도록 구성된 제2 종단 회로를 갖춘 출력 정합망을 더 포함할 수 있고, 제1 종단 회로는 RF 전송 라인의 적어도 일부를 포함한다. 그리고 이와 조합하여 또는 이에 대한 대안으로서, 모듈은, 제1 다이가 질화 탄탈 종단처리된 관통-웨이퍼 비아를 갖고 및/또는 HBT 장치와 적어도 하나의 HBT 층으로부터 형성된 저항을 포함하도록 구성될 수 있다. 이 실시예의 추가 양태로서, 여기서의 전력 증폭기 모듈은, 원한다면, 전력 증폭기 주위에 배치된 기판 내의 복수의 비아, 및 전력 증폭기 모듈의 주변부를 따라 배치된 원하는 개수의 와이어본드를 갖는 RF 격리 구조를 더 포함할 수 있고, 복수의 비아는 전력 증폭기 모듈의 제2 영역보다 전력 증폭기 모듈의 제1 영역에서 더 높은 밀도를 가지며, 여기서, 제1 영역은 제2 영역보다 높은 전자기 간섭과 연관된다.
본 발명의 역시 또 다른 바람직한 실시예에 따르면, 유익하게도, 소정 응용에 대해, 복수의 컴포넌트를 수용하도록 구성되고 나아가 하기에 따라 구성된 기판을 포함하는 전력 증폭기 모듈이 제공된다. 기판은, 금층, 금층에 근접한 팔라듐층, 및 팔라듐층에 근접한 확산 장벽층을 포함하는 마무리 도금을 가진다. 확산 장벽층은 유익하게도 니켈을 포함하고 0.45 GHz에서 대략 니켈의 표피 깊이보다 작은 두께를 가진다. 이 실시예는 또한, 상기와 조합하여, 전력 증폭기와 적어도 하나의 질화 탄탈 종단처리된 관통-웨이퍼 비아를 갖는 전력 증폭기 다이를 포함할 것이다. 여기서 전력 증폭기는, RF 입력 신호를 수신하도록 구성되고 또한 증폭된 RF 신호를 생성하도록 구성된다. 마지막으로 그 주요 요소로서, 이 실시예는 유익하게도 여기서의 모든 이전 요소들과 조합하여, 증폭된 RF 신호의 고조파의 위상에서 종단되도록 구성된 종단 회로를 더 포함할 것이고, 여기서 이러한 종단 회로에는 전력 증폭기의 출력을 마무리 도금의 금층에 전기적으로 결합하도록 구성된 적어도 하나의 와이어본드가 제공된다.
이 단락의 바로 위 단락에서 설명된 실시예에서, 여기서의 전력 증폭기 다이는 유익하게도, 온-다이 수동 컴포넌트, 온-다이 수동 컴포넌트에 전기적으로 접속된 제1 리드, 및 증폭된 RF 신호를 수신하도록 구성된 제2 리드를 포함할 수 있다. 그 특정한 구현에서, 마무리 도금의 제1 부분은 제1 리드에 전기적으로 접속될 수 있고 마무리 도금의 제2 부분은 제2 리드에 전기적으로 접속될 수 있음으로써, 원하는 경우에는 마무리 도금의 제1 부분으로부터의 전류를 보낼 수 있다. 이들 임의의 실시예에서, 전력 증폭기 다이는 이종접합 쌍극성 트랜지스터와 원한다면 이종접합 쌍극성 재료층을 포함하는 저항을 포함할 수 있다. 그리고 대안으로서 또는 이와 조합하여, 전력 증폭기는, 콜렉터, 콜렉터에 인접한 베이스, 및 에미터를 갖는 GaAs 쌍극성 트랜지스터를 포함할 수 있고, 여기서, 콜렉터는 베이스와의 접합부에서 적어도 약 3x1016 cm-3의 도핑 농도를 가지며, 콜렉터는 또한, 베이스로부터 멀어질수록 도핑 농도가 증가하는 적어도 제1 계조를 가진다. 상기의 한 특정한 실시예에서, 전력 증폭기 모듈은 유익하게도, 원한다면, (1) 직렬 인터페이스를 제공하도록 구성된 프론트 엔드 코어를 갖는 듀얼 모드 제어 인터페이스, (2) 전압 입력/출력(VIO) 신호를 수신하도록 구성된 전압 입력/출력(VIO) 핀 ―VIO 신호는 프론트 엔드 코어가 활성 상태나 비활성 상태로 설정될지를 결정하고, 거기서 듀얼 모드 제어 인터페이스는 프론트 엔드 코어가 비활성 상태로 설정될 때 범용 입력/출력(GPIO) 인터페이스를 제공하도록 구성됨― , (3) 각각 인에이블 레벨 쉬프터와 모드 레벨 쉬프터에 인에이블 신호와 모드 신호를 제공하도록 구성된 조합 로직 블록, 및 (4) VIO 신호에 기초하여, 각각 인에이블 레벨 쉬프터와 모드 레벨 쉬프터에 제공할 인에이블 신호와 모드 신호를 선택하도록 구성된 파워 온 리셋을, 조합하여 더 포함할 수 있다.
본 출원은, 참조에 의해, 2012년 6월 14일 출원된 발명의 명칭이 "POWER AMPLIFIER MODULE"인 미국 가출원 번호 제61/659,848호; 2012년 6월 14일 출원된 발명의 명칭이 "PROCESS-COMPENSATED HBT POWER AMPLIFIER BIAS CIRCUITS AND METHODS"인 제61/659,701호; 및 2012년 6월 14일 출원된 발명의 명칭이 "RF POWER AMPLIFIERS HAVING SEMICONDUCTOR RESISTORS"인 제61/659,834호의 전체 개시를 본 명세서에 포함한다.
본 출원은 또한, 참조에 의해, 2011년 3월 3일 출원된 발명의 명칭이 "WIRE BOND PAD SYSTEM AND METHOD"인 미국 특허출원 제13/040,127호; 2011년 3월 3일 출원된 발명의 명칭이 "APPARATUS AND METHODS FOR REDUCING IMPACT OF HIGH RF LOSS PLATING"인 제13/040,137호; 2012년 4월 30일 출원된 발명의 명칭이 "BIPOLAR TRANSISTOR HAVING COLLECTOR WITH GRADING"인 제13/460,521호; 2012년 10월 23일 출원된 발명의 명칭이 "DUAL MODE POWER AMPLIFIER CONTROL INTERFACE WITH A TWO-MODE GENERAL PURPOSE INPUT/OUTPUT INTERFACE"인 제13/658,488호; 2012년 10월 23일 출원된 발명의 명칭이 "DUAL MODE POWER AMPLIFIER CONTROL INTERFACE WITH A THREE-MODE GENERAL PURPOSE INPUT/OUTPUT INTERFACE"인 13/658,522호; 2011년 7월 8일 출원된 발명의 명칭이 "SIGNAL PATH TERMINATION"인 제13/543,472호; 2010년 11월 4일 출원된 발명의 명칭이 "BIPOLAR AND FET DEVICE STRUCTURE"인 제12/939,474호; 2011년 11월 3일 출원된 발명의 명칭이 "DEVICES AND METHODOLOGIES RELATED TO STRUCTURES HAVING HBT AND FET"인 제13/288,427호; 2012년 5월 4일 출원된 발명의 명칭이 "TRANSMISSION LINE FOR HIGH PERFORMANCE RADIO FREQUENCY APPLICATIONS"인 제13/464,775호; 2012년 5월 31일 출원된 발명의 명칭이 "VIA DENSITY AND PLACEMENT IN RADIO FREQUENCY SHIELDING APPLICATIONS"인 제13/485,572호; 2013년 5월 14일 출원된 발명의 명칭이 "SYSTEMS AND METHODS FOR PROVIDING ELECTROMAGNETIC INTERFERENCE SHIELDING FOR INTEGRATED CIRCUIT MODULES"인 제13/893,605호; 2013년 5월 14일 출원된 발명의 명칭이 "SYSTEMS AND METHODS FOR CONTROLLING ELECTROMAGNETIC INTERFERENCE FOR INTEGRATED CIRCUIT MODULES"인 제13/893,614호; 및 2013년 5월 29일 출원된 발명의 명칭이 "SEMICONDUCTOR PACKAGE HAVING A METAL PAINT LAYER"인 제13/904,566호의 전체 개시를 본 명세서에 포함한다.
또한, 본 출원은, 참조에 의해, 2008년 7월 31일 출원된 발명의 명칭이 "WIREBOUND SPRING CONNECTORS AND METHOD OF MANUFACTURING FOR INTEGRATED EMI SHIELDING "인 PCT/US2008/071832호와 2011년 11월 3일 출원된 발명의 명칭이 "DEVICES AND METHODOLOGIES RELATED TO STRUCTURES HAVING HBT AND FET"인 PCT/US2011/059208호의 전체 개시를 본 명세서에 포함한다.
본 발명의 추가의 양태 및 특징들이, 이에 기여하는 추가의 특징들 및 이로부터 발생되는 이점들과 함께, 첨부된 도면에 도시되어 있는 본 발명의 바람직한 실시예의 이하의 설명으로부터 명백할 것이다.
도 1은 전력 증폭기 모듈의 블록도이다;
도 2는 소정 실시예에 따른 와이어 본드 패드를 포함하는 예시적 IC 모듈의 확대된 부분을 나타낸다;
도 3은 와이어 본드 패드를 형성하기 위한 예시적 프로세스에 대한 플로차트를 도시한다;
도 4는 본 발명의 특정한 실시예에 따른 도 2의 IC 모듈 상의 Ni/Pd/Au 와이어 본드 패드의 단면도를 나타낸다;
도 5는 소정 실시예에 따른 와이어 본드 패드를 포함하는 예시적 RFIC 모듈의 확대된 부분을 도시한다;
도 6은 본 발명의 소정 실시예에 따른 Ni/Pd/Au 와이어 본드 패드를 형성하기 위한 예시적 프로세스에 대한 플로차트를 제시한다;
도 7은 본 발명의 실시예에 따른 도 5의 RFIC 모듈 상의 Ni/Pd/Au 와이어 본드 패드의 단면을 나타낸다;
도 8은 엣지/측벽 노출된 표면과 엣지/측벽 도금된 표면에서의 트레이스에 대한 RF 손실을 비교하는 그래프이다;
도 9a, 9b, 9c, 9d, 9e, 및 9f는, 엣지 및 측벽을 도금에 최소한으로 노출시킨 와이어 본딩 영역에 대한 예시적 레이아웃을 나타낸다.
도 10은 본 발명의 실시예에 따른 온-다이 수동 장치(on-die passive device)에서 RFIC를 갖는 RFIC 모듈의 확대된 부분을 도시한다;
도 11은 본 발명의 또 다른 실시예에 따른 온-다이 수동 장치에서 RFIC를 갖는 RFIC 모듈의 확대된 부분을 나타낸다;
도 12a는 본 발명의 특정 실시예에 따른 쌍극성 트랜지스터의 예시적 단면을 도시한다;
도 12b는 도 12a의 쌍극성 트랜지스터의 부분들의 예시적 도핑 농도의 그래프이다;
도 12c는 도 12a의 쌍극성 트랜지스터의 부분들에 대응하는 예시적 재료를 나타내는 범례(legend)이다;
도 13은 도 12a의 쌍극성 트랜지스터와 최신 기술의 쌍극성 트랜지스터에 대한 항복 전압과 전류 밀도 사이의 관계를 나타내는 그래프이다;
도 14a는 본 발명의 또 다른 실시예에 따른 쌍극성 트랜지스터의 예시적 단면을 도시한다;
도 14b는 도 14a의 쌍극성 트랜지스터의 부분들의 예시적 도핑 농도의 그래프이다;
도 14c는 도 14a의 쌍극성 트랜지스터의 부분들에 대응하는 예시적 재료를 도시하는 범례이다;
도 14d는 본 발명의 또 다른 실시예에 따른 쌍극성 트랜지스터의 예시적 단면을 도시한다;
도 14e는 도 14d의 쌍극성 트랜지스터의 부분들의 예시적 도핑 농도의 그래프이다;
도 14f는 도 14d의 쌍극성 트랜지스터의 부분들에 대응하는 예시적 재료를 나타내는 범례이다;
도 15는 본 발명의 방법의 실시예에 따른 쌍극성 트랜지스터를 형성하기 위한 예시적 프로세스 흐름도이다;
도 16은 본 발명에서 설명되는 하나 이상의 특징을 갖는 쌍극성 트랜지스터를 포함하는 전력 증폭기 모듈의 한 실시예의 블록도이다;
도 17은 도 16의 전력 증폭기 모듈을 포함하는 본 발명에 따른 하나의 특정한 무선 장치의 예시적 블록도이다;
도 18은 본 발명의 소정 양태에 따른 무선 장치의 또 다른 실시예의 블록도이다;
도 19는 본 발명의 소정 양태에 따라 구현된 디지털 제어 인터페이스의 실시예를 나타낸다;
도 20은 본 발명에 따라 구현된 레벨 쉬프터(level shifter)의 실시예의 개략도이다;
도 21은 본 발명의 양태에 따른 디지털 제어 인터페이스의 동작을 위한 프로세스의 플로차트이다;
도 22는 본 발명의 소정 양태에 따른 무선 장치의 추가 실시예의 블록도이다;
도 23은 본 발명의 소정의 다른 양태에 따른 본 발명의 디지털 제어 인터페이스의 또 다른 실시예를 나타낸다;
도 24는 도 23의 디지털 제어 인터페이스에서 구현되는 본 발명에 따른 조합 로직 블록의 실시예의 개략도이다;
도 25는 추가의 레벨 쉬프트 기능에 따라 구현된 본 발명의 디지털 제어 인터페이스의 역시 또 다른 실시예를 제시한다;
도 26은 도 25의 디지털 제어 인터페이스에서 구현된 본 발명의 조합 로직 블록의 또 다른 실시예이다;
도 27은, 본 발명의 한 실시예에 따른, 집적 회로, 다이 의존 컴포넌트, 및 바이어스 회로를 포함하는 반도체 다이의 도식적 표현이다;
도 28은 도 27의 어셈블리의 2-다이 구성을 나타낸다;
도 29는 HBT 다이 및 Si 다이를 이용하는 2-다이 구성을 도시한다;
도 30은 본 발명에 따른 전력 증폭기 회로의 개략적 표현이다;
도 31은 본 발명에 따른 바이어스 신호를 생성하기 위한 저항을 포함하는 전력 증폭기 회로의 한 특정한 구성의 개략적인 블록도이다;
도 32, 33, 및 34는 도 31의 저항이 베타 파라미터 및 온도와 어떻게 상관되는지를 도시하는 그래프이다;
도 35는 본 발명에 따른 보상된 제어 신호를 생성하기 위해 채용된 V-I 회로의 예를 도시한다;
도 36은 도 35의 V-I 회로에 대한 상이한 Vbatt 설정들에 대한 출력 전압 대 온도의 상이한 플롯들을 나타내는 그래프이다;
도 37a 및 도 37b는 보상되지 않은 전력 증폭기 예의 제1 및 제2 단에 대한 대기 전류 대 온도의 플롯을 도시한다;
도 38a 및 도 38b는 본 발명의 보상된 전력 증폭기의 제1 및 제2 단에 대한 대기 전류 대 온도의 플롯이다;
도 39는 상이한 예시적 온도에서의 계산된 이득 대 전력 출력의 플롯을 도시한다;
도 40은 도 38a 및 도 38b를 참조하여 설명된 다양한 파라미터들의 상이한 조합들에 대한 이득 대 전력 출력의 플롯을 제시한다;
도 41a는 본 발명의 또 다른 특정 실시예에 따라 구현된 전력 증폭기 모듈의 평면도이다;
도 41b는 도 41a의 전력 증폭기 모듈의 측면도이다;
도 42는 본 발명의 소정 양태에 따라 구현된 무선 장치의 특정 실시예의 예를 개략적으로 도시한다;
도 43은 본 발명에 의해 예시되는 BiFET을 포함하는 구조의 단면도를 나타내는 도면이다;
도 44는 도 43의 구조의 대안적 실시예의 단면도를 도시하는 도면이다;
도 45는 도 43의 구조를 제작하기 위해 구현될 수 있는 본 발명에 따른 프로세스의 단계들을 도시한다;
도 46은 도 44의 구조를 제작하기 위해 구현될 수 있는 본 발명의 프로세스 단계들을 제시한다;
도 47은 도 43 및 도 44의 HBT를 제작하기 위해 구현될 수 있는 본 발명의 한 실시예의 프로세스 단계들을 도시한다;
도 48은 도 43의 FET와 도 44의 제1 FET를 제작하기 위해 구현될 수 있는 본 발명의 프로세스의 단계들을 도시한다;
도 49는 도 44의 제2 FET를 제작하기 위해 구현될 수 있는 본 발명의 양태에 따른 프로세스 단계들을 도시한다;
도 50은, 본 발명의 일부 실시예의 경우, 전력 증폭기(PA) 회로 등의 회로를 갖는 반도체 다이가 여기서 설명된 하나 이상의 특징을 갖는 BiFET 장치를 포함할 수 있다는 것을 도시하는 블록도이다;
도 51은, 일부 실시예에서, PA 제어기 및/또는 스위치 제어기 회로를 갖는 반도체 다이가 여기서 설명된 하나 이상의 특징을 갖는 BiFET 장치를 포함할 수 있다는 것을 도시하는 블록도이다;
도 52는, 일부 실시예에서, 팩키징된 모듈이 여기서 설명된 하나 이상의 특징을 갖는 다이를 포함할 수 있다는 것을 도시하는 블록도이다;
도 53은, 일부 실시예에서, 무선 장치가, 여기서 설명된 하나 이상의 특징을 갖는, 도 52의 팩키징된 모듈 등의, 모듈을 포함할 수 있다는 것을 도시하는 블록도이다;
도 54는 집적 회로를 갖는 반도체 다이를 개략적으로 도시한다;
도 55는 본 발명에 따른 반도체 기판 상에 형성된 층들의 스택(stack)을 갖는 HBT의 예를 도시한다;
도 56a, 56b, 56c, 56d, 56e, 56f, 및 56g는, 도 55의 HBT와 연관된 다양한 층들을 이용하여 형성될 수 있는 반도체 저항의 실시예를 제시한다;
도 56aa, 56bb, 56cc, 56dd, 56ee, 56ff, 및 56gg은, 각각, 도 56a, 56b, 56c, 56d, 56e, 56f, 및 56g의 반도체 저항의 전기적 개략도이다;
도 57a는 본 발명에 따른 저항성 영역을 포함하는 반도체 구조의 측면도이다;
도 57b는 내부에 제공되는 저항성 영역의 단자를 도시하는 도 57a의 구조의 상부 평면도이다;
도 57c는 도 57a의 저항성 영역에 의해 형성된 저항의 개략적 표현이다;
도 58은 트랜지스터에 접속된 도 57c의 저항을 도시한다;
도 59a, 59b, 및 59c는 도 58의 회로 요소들의 상이한 실시예들의 개략적 표현이다;
도 60은 본 발명에 따른 다이 상에 형성된 반도체 저항의 개략적인 블록도 표현이다;
도 61a는 예시적인 무선 장치의 개략적인 블록도이다;
도 61b는 또 다른 예시적인 무선 장치의 개략적인 블록도이다;
도 61c는 도 61a 및 도 61b의 무선 장치에서 채용될 수 있는 예시적인 전력 증폭기 모듈의 블록도이다;
도 62는 본 발명의 실시예에 따른 종단 회로를 갖는 전력 증폭기 시스템을 도시하는 개략적인 회로 블록도이다;
도 63a는 본 발명의 또 다른 실시예에 따른 종단 회로를 갖는 예시의 전력 증폭기 모듈을 나타내는 블록도이다;
도 63b는 본 발명의 특정 실시예에 따른 예시적 기판을 나타낸다;
도 64a, 64b, 및 64c는, 도 63a의 실시예의 성능을 종래의 구현과 비교한 시뮬레이션 결과를 도시한다;
도 65는 본 발명의 또 다른 실시예에 따른 다이와 예시의 종단 회로를 나타내는 블록도이다;
도 66은 본 발명의 역시 또 다른 실시예에 따른 모듈을 제조하는 예시적 방법의 프로세스 흐름도이다;
도 67a는 본 발명의 소정 양태에 따른 전송 라인의 실시예의 단면이다;
도 67b는 도 67a의 예시의 전송 라인을 개략적으로 나타낸다;
도 68a는 도 67a의 전송 라인에 부착된 와이어 본드의 측면도이다;
도 68b는 도 67a의 전송 라인을 포함하는 기판의 예를 나타낸다;
도 68c는 도 68b의 복수의 기판을 포함하는 어레이의 예를 나타낸다;
도 69는 도 67a의 전송 라인을 포함하는 예시의 모듈의 개략적 블록도이다;
도 70a, 70b, 70c, 및 70d는, 도 67a의 전송 라인과 도 69의 모듈에서 구현된 다른 전송 라인 사이의 관계를 나타내는 그래프이다;
도 71은 도 67a의 전송 라인을 통해 서로 결합된 2개의 무선 주파수(RF) 컴포넌트들의 블록도이다;
도 72a, 72b, 72c, 72d, 72e, 및 72f는, 도 67a의 전송 라인을 통해 서로 전기적으로 결합될 수 있는 다양한 예시의 RF 컴포넌트들의 개략적 블록도이다;
도 73은, 도 67a의 전송 라인을 포함하는 본 발명에 따라 구현된 또 다른 예시의 이동 장치의 개략적 블록도이다;
도 74a는 본 발명의 한 실시예에 따른 웨이퍼의 평면도이다;
도 74b는 도 74a의 웨이퍼의 일부의 부분적 확대 평면도이다;
도 75a는 본 발명에 따른 기판의 제1 또는 정면 위에 패시베이션 층(passivation layer)의 형성을 나타낸다;
도 75b는 본 발명에 따른 패시베이션 층 위에 포토레지스트 층을 형성하고 패터닝하는 것과 패시베이션 층을 패터닝하기 위해 포토레지스트 층을 이용하는 것을 도시한다;
도 75c는 본 발명에 따른 마스크로서 포토레지스트 층을 이용하여 질화 탄탈(TaN) 종단층을 형성하는 것을 도시한다;
도 75d는 본 발명에 따른 포토레지스트 층을 제거하는 것과 TaN 종단층 위에 도전층을 형성하는 것을 도시한다;
도 75e는 본 발명에서 교시되는 캐리어 판(carrier plate)을 기판의 정면에 부착하는 것과 기판의 배면 상에 포토레지스트 층을 형성하고 패터닝하는 것을 도시한다;
도 75f는 본 발명의 이 양태에 따라 배면측으로부터 기판 내에 관통-웨이퍼 비아를 형성하는 것을 도시한다;
도 75g는 본 발명의 배면측 프로세스의 한 실시예의 일부로서 포토레지스트 층을 제거하고 관통-웨이퍼 비아 위에 장벽층을 형성하는 것을 나타낸다;
도 75h는 장벽층 위에 씨드층을 형성하고 씨드층 위에 구리층을 형성하는 것을 도시한다;
도 75i는 웨이퍼의 정면으로부터 캐리어 판을 제거하는 것을 도시한다;
도 76a는 본 발명에 따른 예시적인 팩키징된 모듈의 상부 평면도이다;
도 76b는 도 76a의 라인 A-A를 따라 취해진 도 76a의 팩키징된 모듈의 단면을 도시한다;
도 77은 집적 회로(IC)를 갖는 다이를 포함하는 팩키징된 모듈을 제작하기 위해 구현될 수 있는 본 발명의 프로세스 단계들을 도시한다;
도 78a 및 도 78b는 팩키징된 모듈의 형성을 위한 복수의 다이를 수용하도록 구성된 예시의 라미네이트 패널의 정면 및 배면을 도시한다;
도 79a, 79b, 및 79c는 본 발명에 따른 개개의 모듈을 생성하도록 구성된 패널의 라미네이트 기판의 다양한 도면을 도시한다;
도 80은 라미네이트 기판 상의 탑재를 위한 단품화될 복수의 다이를 갖는 제작된 반도체 웨이퍼의 예를 도시한다;
도 81은 라미네이트 기판 상에 탑재될 때 접속을 가능케하기 위한 예시의 전기적 콘택트 패드를 도시하는 개별 다이를 도시한다;
도 82a 및 도 82b는, 예시의 표면-탑재 기술(SMT; surface-mount technology) 장치의 탑재를 위해 준비되는 라미네이트 기판의 상부도 및 측면도를 도시한다;
도 83a 및 도 83b는, 라미네이트 기판 상에 탑재되는 예시의 SMT 장치의 상부도 및 측면도를 도시한다;
도 84a 및 도 84b는, 본 발명에 따른 다이의 탑재를 위해 준비되는 라미네이트 기판의 상부도 및 측면도를 도시한다;
도 85a 및 도 85b는, 라미네이트 기판 상에 탑재되는 다이의 상부도 및 측면도를 도시한다;
도 86a 및 도 86b는 본 발명에 따른 와이어본드에 의해 라미네이트 기판에 전기적으로 접속되는 다이의 상부도 및 측면도를 도시한다;
도 87a 및 도 87b는, 라미네이트 기판 상에 형성되고, 와이어본드에 의해 정의되는 영역과 와이어본드 외부의 영역 사이의 전자기(EM; electromagnetic) 격리를 가능하게 하도록 구성된 와이어본드의 상부도 및 측면도를 도시한다;
도 88은 본 발명에 따른 라미네이트 기판 위의 영역에 몰딩 화합물(molding compound)을 도입하기 위한 몰딩 구성의 측면도를 도시한다;
도 89는 도 88의 몰딩 구성을 통해 형성된 오버몰드의 측면도를 도시한다;
도 90은 오버몰드를 갖는 패널의 정면을 도시한다;
도 91은 EM 격리 와이어본드의 상위부를 노출하기 위해 오버몰드의 상위부가 어떻게 제거될 수 있는지의 측면도를 도시한다;
도 92a는 오버몰드의 일부가 그 상위부를 제거하여 EM 격리 와이어본드의 상위부를 더 양호하게 노출시키는 패널의 일부의 이미지를 도시한다;
도 92b는 EM 격리 와이어본드의 노출된 상위부와 함께 도전성 표면을 형성하기 위해 패널의 상부에 스프레잉된 금속 페인트의 적용을 도시하는 도 92a와 유사한 도면이다;
도 93은, 도전층이 EM 격리 와이어본드의 노출된 상위부와 전기적으로 접촉하도록 오버몰드 위에 형성된 도전층의 측면도를 도시한다;
도 94는 본 발명의 교시에 따라 도전층이 스프레이-온 금속 페인트(spray-on metallic paint)일 수 있는 패널의 이미지를 도시한다;
도 95는 패널로부터 절단되는 개개의 팩키징된 모듈을 도시한다;
도 96a, 96b, 및 96c는 개개의 팩키징된 모듈의 도면을 도시한다;
도 97은, 무선 전화 기판에 탑재되는 모듈들 중 하나 이상이 본 발명에서 설명되는 하나 이상의 특징을 포함할 수 있다는 것을 도시하는 블록도이다;
도 98a는 도 97의 전화 기판 등의 회로 기판 상에 본 발명에서 설명되는 하나 이상의 특징을 갖는 팩키징된 모듈을 설치하기 위해 구현될 수 있는 프로세스의 흐름도이다;
도 98b는 팩키징된 모듈이 설치되어 있는 회로 기판을 도시하는 블록도이다;
도 98c는 팩키징된 모듈이 설치되어 있는 회로 기판을 갖는 무선 장치를 도시하는 블록도이다;
도 98d는 팔라듐(Pd) 격리 구조를 갖는 전자 장치를 도시한다;
도 99a는 본 발명의 특정 실시예에 따른 비아 배치(via placement)를 결정하는 예시적 프로세스의 흐름도이다;
도 99b는 본 발명의 또 다른 실시예에 따른 비아 배치를 결정하는 예시적 프로세스의 흐름도이다;
도 100a 및 도 100b는 상이한 비아 배치에 대응하는 예시적 전자기 간섭(EMI) 프로파일이다;
도 100c는 도 100a 및 도 100b의 EMI 데이터에 대한 범례이다;
도 101은 비아 밀도와 역 복사된 전력(inverse radiated power) 사이의 관계를 나타내는 그래프이다;
도 102a 및 도 102b는, 각각 도 100a 및 도 100b에 도시된 EMI 프로파일에 대응하는 비아 배치를 갖는 기판의 상부 평면도이다;
도 103은 본 발명의 양태에 따른 팩키징 프로세스의 일부로서 통합된 EMI 차폐를 제공하는 방법의 한 예를 나타내는 프로세스 단계들을 갖는 흐름도이다;
도 104는 기판과 이에 탑재된 하나 이상의 다이를 포함하는 전자 모듈의 한 예의 측면도이다;
도 105는 본 발명의 양태에 따른 통합된 EMI 차폐를 병합한 장치 팩키지의 한 예의 단면 측면도이다;
도 106a은 본 발명의 양태에 따른 통합된 EMI 차폐를 병합한 장치 팩키지의 또 다른 예의 단면 측면도이다;
도 106b는 본 발명의 양태에 따른 연속적인 와이어본드 트랙을 나타내는 장치 팩키지의 일부의 평면도이다;
도 107은 본 발명의 양태에 따른 와이어본드 스프링의 한 예의 예시이다;
도 108은 본 발명의 양태에 따른 와이어본드 스프링을 형성하는 방법의 한 예를 나타내는 흐름도이다;
도 109는 본 발명의 양태에 따른 와이어본드 스프링의 한 예의 상세한 확대도이다;
도 110은 본 발명의 양태에 따른 트랜스퍼 몰딩 프로세스(transfer molding process) 동안 와이어본드 스프링의 변형을 나타내는 도 109와 유사한 도면이다;
도 111은 본 발명의 양태에 따른 장치 팩키지에 병합된 와이어본드 스프링의 한 예의 단면 측면도 이미지이다;
도 112는 본 발명의 양태에 따른 와이어본드 스프링의 한 예의 평면도 이미지이다.
I. 소개
이제 도 1을 참조하면, 본 발명에 따른 예시적 모듈(101)의 개략적 블록도가 도시되어 있다. 모듈(101)은 선형성의 원하는 레벨 및/또는 범위와 원하는 PAE를 달성할 수 있다. 모듈(101)은 전력 증폭기 시스템의 일부 또는 전부를 포함할 수 있다. 모듈(101)은 멀티칩 모듈 및/또는 전력 증폭기 모듈이라 부를 수 있다. 모듈(101)은, 기판(102), 전력 증폭기 다이(103)를 포함하는 하나 이상의 다이, 하나 이상의 회로 요소, 정합망(104) 등, 또는 이들의 임의 조합을 포함할 수 있다. 도 1에 나타낸 바와 같이, 하나 이상의 다이는 전력 증폭기 다이(103), 및 전력 증폭기 바이어스 제어 다이(106) 등의 제어기 다이를 포함할 수 있다.
모듈(101)은, 복수의 다이와 기판(102)에 부착 및/또는 결합된 및/또는 기타의 컴포넌트를 포함할 수 있다. 기타의 컴포넌트는, 예를 들어, 표면 탑재 컴포넌트(SMC; surface mount component) 및/또는 기판 트레이스로부터 형성되는 인덕터 등의 기판(102)으로부터 형성되는 컴포넌트를 포함할 수 있다. 일부 구현에서, 기판(102)은, 다이 및/또는 컴포넌트를 지지하고 모듈(101)이 전화 기판 등의 회로 기판 상에 탑재될 때 외부 회로로의 전기 접속을 제공하도록 구성된 다중층 기판일 수 있다. 따라서, 기판(102)은, 다이 및/또는 별개의 수동 컴포넌트 등의 복수의 컴포넌트를 수용하도록 구성될 수 있다. 도 1에 나타낸 바와 같이, 전력 증폭기 다이(103), 전력 증폭기 바이어스 제어 다이(106), 커패시터(107), 및 인덕터(108)는 기판(102)에 부착된다. 기판(102)은 마무리 도금을 갖는 라미네이트 기판일 수 있다.
전력 증폭기 다이(103)는 전력 증폭기를 구현하기 위한 임의의 적절한 다이일 수 있다. 본 발명의 일부 실시예에 따르면, 전력 증폭기 다이는 하나 이상의 와이어본드에 의해 기판(102)에 결합될 수 있다. 이러한 와이어본딩은, 예를 들어, 이하의 섹션 II에서 설명되는 특징들의 임의의 조합을 포함할 수 있다. 소정의 구현에서, 이들 와이어본드는 전력 증폭기 다이(103)를 이하의 섹션 X에서 설명되는 특징들의 임의의 조합을 포함하는 RF 전송 라인에 전기적으로 접속할 수 있다. 이러한 전송 라인은 기판(102) 상에서 구현될 수 있다. 대안으로서 또는 추가적으로, 하나 이상의 와이어본드는 섹션 IX에서 설명되는 종단 회로들 중 하나 이상에 포함될 수 있다.
전력 증폭기 다이(103)는 다수의 구현에서 갈륨 비소(GaAs) 다이이다. 이들 구현들 중 일부에서, GaAs 다이는, 예를 들어, 쌍극성 전계 효과 트랜지스터(BiFET) 프로세스를 포함한, 이종접합 쌍극성 트랜지스터(HBT) 프로세스를 이용하여 형성된 트랜지스터를 포함한다. 이러한 트랜지스터들 중 하나 이상은, 여기서의 다양한 실시예에 따라 이하의 섹션 IV에서 설명되는 트랜지스터의 특징들의 임의 조합을 포함할 수 있다. 대안으로서 또는 추가적으로, HBT 프로세스에 의해 형성되는 GaAs 트랜지스터를 포함하는 전력 증폭기 다이(103)는 또한, 이하의 섹션 VIII에서 설명되는 임의의 조합을 포함하는 저항 등의, HBT 프로세스에 의해 형성된 저항을 포함할 수 있다.
전력 증폭기 다이(103)는 모듈(101)의 입력 핀(RF_IN)을 통해 RF 신호를 수신할 수 있다. 전력 증폭기 다이(103)는, 예를 들어, RF 신호를 증폭하도록 구성된 다단 전력 증폭기를 포함한, 하나 이상의 전력 증폭기를 포함할 수 있다. 전력 증폭기 다이(103)는, 유익하게도, 입력 정합망, (구동기 증폭기라고 할 수 있는) 제1 전력 증폭기단, 단간 정합망(inter-stage matching network), (출력 증폭기라고 할 수 있는) 제2 전력 증폭기단, 바이어스 회로, 또는 이들의 임의 조합을 포함할 수 있다. 전력 증폭기 다이는 하나 이상의 전력 증폭기단을 포함할 수 있다는 것을 이해해야 한다. 게다가, 본 발명의 소정 구현에서, 입력 정합망 및/또는 단간 정합망은 전력 증폭기 다이(103) 외부일 수 있다. 도 1은 모듈(101)에서 하나의 전력 증폭기 다이(103)를 도시하고 있지만, 본 발명의 다른 구현에서는 모듈(101) 내에 2개 이상의 전력 증폭기 다이가 포함될 수도 있다는 점을 더 이해해야 한다.
본 발명의 소정 구현에 따르면, 전력 증폭기는 제1 전력 증폭기단과 제2 전력 증폭기단을 포함할 수 있다. 제1 단 및/또는 제2 단은 하나 이상의 쌍극성 트랜지스터를 포함할 수 있다. 본 발명의 소정 실시예에서, 이들 쌍극성 트랜지스터들 중 하나 이상은 이하의 섹션 IV에서 설명되는 특징들의 임의의 조합을 포함할 수 있다. RF 입력 신호는 입력 정합망에 의해 제1 전력 증폭기단에 제공될 수 있다. 입력 정합망은 제1 바이어스 신호를 수신할 수 있다. 제1 바이어스 신호는 도 1에 나타낸 바와 같이 전력 증폭기 바이어스 제어 다이(106) 상에서 생성될 수 있다. (도시되지 않은) 일부 다른 구현에서, 제1 바이어스 신호는 전력 증폭기 다이(103) 상에서 또는 모듈(101) 외부적으로 생성될 수 있다. 제1 전력 증폭기단은 RF 입력을 증폭하여 증폭된 RF 입력을 단간 정합 회로를 통해 제2 전력 증폭기단에 제공할 수 있다. 단간 정합 회로는, 부록 G에서 설명되는 특징들의 임의 조합에 따라 RF 신호의 기본 주파수와 정합하고 RF 신호의 고조파의 위상에서 종단되는 별개의 종단 회로를 포함할 수 있다. 단간 정합 회로는 제2단 바이어스 신호를 수신할 수 있다. 제2 바이어스 신호는 도 1에 나타낸 바와 같이 전력 증폭기 바이어스 제어 다이(106) 상에서 생성될 수 있다. (도 1에는 도시되지 않은) 일부 다른 구현에서, 제2 바이어스 신호는 전력 증폭기 다이(103) 상에서 또는 모듈(101) 외부적으로 생성될 수 있다. 제2 전력 증폭기단은 증폭된 RF 출력 신호를 생성할 수 있다.
증폭된 RF 출력 신호는 출력 정합망(104)을 통해 전력 증폭기 다이(103)의 출력 핀(RF_OUT)에 제공될 수 있다. 증폭된 RF 출력 신호는, 본 발명의 소정 실시예에 따라 섹션 X에서 더 상세히 설명되는 특징들의 임의의 조합을 갖는 RF 전송 라인을 통해 출력 정합망(104)에 및/또는 출력 정합망(104)으로부터 제공될 수 있다. 정합망(104)은, 신호 반사 및/또는 기타 신호 왜곡의 감소를 돕기 위해 모듈(101) 상에 제공될 수 있다. 예를 들어, 출력 정합망(104)은, 이하의 섹션 IX에서 설명되는 특징들의 임의 조합에 따라 RF 신호의 기본 주파수와 정합하고 RF 신호의 고조파의 위상에서 종단되는 별개의 종단 회로를 포함할 수 있다.
전력 증폭기 다이(103)는, 커패시터, 저항, 또는 인덕터 등의, 하나 이상의 온-다이 수동 회로 요소를 포함할 수 있다. 예를 들어, 전력 증폭기 다이(103)는 하나 이상의 저항을 포함할 수 있다. 일부 실시예에서, 전력 증폭기 다이(103)는, 이하의 섹션 VIII에서 설명되는 특징들의 임의의 조합을 포함하는 하나 이상의 반도체 저항을 포함할 수 있다.
대안으로서 또는 추가적으로, 전력 증폭기 다이(103)는, 예를 들어, 이하의 섹션 III에서 설명되는 특징들의 임의의 조합을 포함한, 높은 RF 손실 도금의 영향을 감소시키는 것에 관련된 특징을 포함할 수 있다. 한 예로서, 전력 증폭기 다이(103)는 온 다이 수동 회로 요소에 전기적으로 접속된 제1 리드와 출력 신호에 전기적으로 접속된 제2 리드를 포함하여 제1 리드에 전기적으로 접속된 본딩 패드로부터 멀리 전류를 보낼 수 있다.
전력 증폭기 다이(103)는 듀얼 모드 전력 증폭기를 포함할 수 있다. 여기서의 일부 실시예에 따르면, 하나 이상의 다이는, 이하의 섹션 V에서 설명되는 듀얼 모드 전력 증폭기 제어 인터페이스의 특징들의 임의의 조합을 포함할 수 있다. 듀얼 모드 전력 증폭기 제어 인터페이스는 전력 증폭기 다이(103) 및/또는 전력 증폭기 바이어스 제어 다이(106) 등의 또 다른 다이 상에서 구현될 수 있다.
도 1에 더 예시된 바와 같이, 모듈(101)은 기판(102)에 탑재된 전력 증폭기 바이어스 제어 다이(106)를 더 포함할 수 있다. 여기서의 소정 실시예에서, 전력 증폭기 바이어스 제어 다이(106)는, 이하의 섹션 VI에서 설명되는 특징들의 임의의 조합을 구현함으로써, 전력 증폭기 다이(103)의 프로세스 편차의 표시자 등의, 전력 증폭기 다이(103)의 속성의 표시자에 기초하여 전력 증폭기 바이어스 제어 신호를 생성할 수 있다. 전력 증폭기 바이어스 제어 다이(106)는 또한, 전력 증폭기 다이(103) 상에 배치된 전력 증폭기의 전력 모드를 나타내는 제어 데이터 등의, 모듈(101)의 제어 핀(CONTROL) 상에서 수신된 제어 데이터에 기초하여 전력 증폭기 바이어스 제어 신호를 생성할 수 있다.
도 1에 역시 도시된 바와 같이, 전력 증폭기 모듈(101)의 하나 이상의 회로 요소는 커패시터(107) 및/또는 인덕터(108)를 포함할 수 있다. 하나 이상의 회로 요소는 기판(102)에 탑재되거나 및/또는 기판(102) 상에 구현될 수 있다. 예를 들어, 인덕터(108)는 기판(102) 상에서 기판(102) 상의 트레이스로서 또는 기판(102)에 탑재된 표면 탑재 컴포넌트(SMC)로서 구현될 수 있다. 인덕터(108)는 초크 인덕터(choke inductor)로서 동작할 수 있고, 공급 전압 핀(VCC) 상에서 수신된 공급 전압과 전력 증폭기 다이(103) 사이에 배치될 수 있다. 인덕터(108)는 고주파 RF 신호 성분을 초킹(choking) 및/또는 차단하면서 전력 증폭기 다이(103) 상의 전력 증폭기에게 공급 전압 핀(VCC) 상에서 수신된 공급 전압을 제공할 수 있다. 인덕터(108)는, 공급 전압 핀(VCC)에 전기적으로 접속된 제1 단, 및 전력 증폭기 다이(103)와 연관된 쌍극성 트랜지스터의 콜렉터에 전기적으로 접속된 제2 단을 포함할 수 있다. 커패시터(107)는 디커플링 커패시터로서 기능할 수 있다. 도 1에 나타낸 바와 같이, 커패시터(107)는 인덕터(108)의 제1 단에 전기적으로 접속된 제1 단과, 소정 구현에서는 (도 1에는 도시되지 않은) 모듈(101)의 접지 핀을 이용하여 제공되는 접지에 전기적으로 결합된 제2 단을 포함한다. 커패시터(107)는 고주파 신호로의 저 임피던스 경로를 제공할 수 있음으로써, 전력 증폭기 공급 전압의 잡음을 감소시키고, 전력 증폭기 안정성을 개선시키며, 및/또는 RF 초크로서의 인덕터(108)의 성능을 향상시킬 수 있다. 일부 구현에서, 커패시터(107)는 SMC를 포함할 수 있다.
모듈(101)은 또한, 하나 이상의 전원 핀 및/또는 하나 이상의 기준 전압 핀을 포함할 수 있고, 이 핀들은 예를 들어 전력 증폭기 다이(103)에 전기적으로 접속될 수 있다. 전력 증폭기 다이(103)는 하나 이상의 관통-웨이퍼 비아를 포함할 수 있다. 관통-웨이퍼 비아는 접지 전위로 구성된 공급 핀에 전기적으로 결합될 수 있다. 관통-웨이퍼 비아는, 섹션 XI에서 설명되는 관통-웨이퍼 비아의 특징들의 임의의 조합을 포함할 수 있다. 예를 들어, 관통-웨이퍼 비아는 질화 탄탈 종단처리된 관통-웨이퍼 비아일 수 있다. 하나 이상의 전원 핀은, 전력 하이(power high) 또는 VCC 공급 전압 등의, 공급 전압을 전력 증폭기에 제공할 수 있다.
소정 실시예에 따르면, 모듈(101)은 유익하게도 RF 차폐 및/또는 RF 격리 구조를 포함할 수 있다. 예를 들어, 모듈은, 이러한 RF 차폐 및 RF 격리 구조를 제공하기 위해 이하의 섹션 XII 및 섹션 XIII에서 설명되는 특징들의 임의의 조합을 포함할 수 있다.
모듈(101)은, 예를 들어, 추가의 전력 증폭기 다이, 커패시터 및/또는 인덕터를 포함한, 더 많거나 더 적은 컴포넌트를 포함하도록 수정될 수 있다. 예를 들어, 모듈(101)은, 하나 이상의 추가의 정합망을 포함할 수 있다. 또 다른 예로서, 모듈(101)은 추가의 전력 증폭기 다이 뿐만 아니라, 디커플링 커패시터 및 초크 인덕터로서 동작하도록 구성된 추가의 커패시터 및 인덕터를 포함할 수 있다. 모듈(101)은, 전력 증폭기 다이(101) 상에 배치된 입력단에 별도의 전원이 제공되는 구현에서 및/또는 모듈(101)이 복수의 대역에 걸쳐 동작하는 구현에서와 같이, 추가 핀을 갖도록 구성될 수 있다.
II. 와이어 본드 패드 시스템 및 관련된 방법.
예를 들어, Ni/Pd/Au 도금 등의, 높은 RF 손실 도금과 연관된 RF 손실을 감소시키기 위해, 솔더 마스크는 일부 실시예에서 와이어-본드 영역의 엣지와 측벽이 도금되는 것을 방지하도록 재구성된다. 와이어 본드 영역의 엣지와 측벽이 Ni/Pd/Au 도금 등의 높은 RF 손실 도금이 없도록 남겨두는 것은, RF 전류가 높은 저항성의 재료 주변을 흐르기 위한 경로를 제공하여, 높은 저항성의 도금 재료와 연관된 RF 신호 손실을 감소시킨다. 앞서 나타낸 바와 같이, 본 발명의 이들 양태들은 본 발명의 다른 양태들과 결합되어 이들이 채용되는 전력 증폭기 모듈 및 장치들의 성능을 더욱 개선할 수 있다.
와이어 본딩은, 전기 회로 장치, 예를 들어, 집적 회로(IC) 다이를 다음 레벨의 팩키징에 접속하기 위한 기술이다. 이들 회로 장치들은 일반적으로, 예를 들어 볼 본딩, ?지 본딩(wedge bonding) 등에 의해 장치 팩키지 또는 기판에 임베딩된 도전체 상의 와이어 본드 패드에 전기적으로 접속되는 복수의 작은 도전성 리드/패드를 포함한다. 기판 상의 와이어 본드 패드는 IC와 기판 사이에 전기 접속을 제공하여, IC가 외부 세계와 인터페이스하는 것을 허용한다. 어느 타입의 와이어 본딩에서도, 와이어는, 열, 압력, 및 초음파 에너지의 소정 조합을 이용해 용접되어 양쪽 끝에 부착된다.
회로 패턴에 전기적으로 접속되는 복수의 구리 패턴이 기판 상에 형성되고, 유전체 등의 충전재(filler)가 구리 패턴의 상위 표면이 노출되도록 구리 패턴들 사이에 채워진다. 그러나, 순수 구리(bare copper)는 용이하게 납땜 또는 본딩가능하지 않고 납땜이나 본딩을 가능케하는 재료를 이용한 도금을 요구한다. 납땜 및/또는 본딩가능하지 않아야 하는 영역은 항도금 재료(material to resist plating)로 덮인다. 일반적으로, 솔더 레지스트(solder resist)란, 마스크로서 작용하여 도금 재료가 마스킹된 구리 트레이스에 부착되는 것을 방지하는 폴리머 코팅을 말한다. 표면 도금 재료가 노출된 구리 트레이스의 상부층에 도금되어 와이어 본드 패드를 제공한다. 일부 응용에서, 파손되기 쉬운 장치를 손상시키는 것을 피하고 전력 통합된 회로에 대한 금속 저항을 낮추기 위해 능동 회로 바로 위에서의 와이어 본딩에 대해 와이어 본드 패드가 적합하다.
이제 도 2를 참조하면, 본 발명의 하나의 특정 실시예에 따라, IC(111), 기판(121), 구리 트레이스(112), 와이어 본드 패드(113, 114), 및 본딩 와이어(116)를 포함하는 IC 모듈(109)의 일부가 예시되어 있다. IC는 와이어(116)를 통해 와이어 본드 패드(113 및 114)에 와이어 본딩된다. 예시된 실시예에서, 와이어 본드 패드(113)는 6-와이어 본드 패드이고 와이어 본드 패드(114)는 3-와이어 본드 패드이다. 다른 실시예에서, 상이한 개수의 와이어(116)가 와이어 본드 패드(113 및 114)에 부착될 수 있다. 와이어 본드 패드(113 및 114)는, 본딩 영역(119), 측벽(117), 및 엣지(118)를 포함한다.
도 3은 와이어 본드 패드를 형성하기 위한 예시적 프로세스(122)에 대한 플로차트를 나타낸다. 프로세스(122)가 도 2에 나타낸 실시예에 관하여 설명된다. 상태(123)는, 기판(121)의 상위 표면 상의 트레이스(112)를 포함한, 유전체와 도전체(112)의 층들로 형성된 기판(121)에서 시작하여 반도체 제작 분야의 통상의 기술자에 공지된 바와 같이 회로 경로를 형성한다.
상태(124)에서, 반도체 제작 분야의 통상의 기술자에게 공지된 바와 같이, 프로세스(122)는 도금 재료가 없도록 유지되어야 하는 IC 모듈(109)의 영역들에 솔더 마스크를 도포한다. 솔더 마스크 개구는 도금 재료가 접착될 영역을 정의한다. 일부 실시예에서, 솔더 마스크는, 와이어 본드 패드(113 및 114)의 와이어 본딩 영역(119), 측벽(117), 및 엣지(118)를 도금 재료에 노출시킨다. 본 발명의 다른 실시예에서, 트레이스(112)와 와이어 본드 패드(113 및 114)의 와이어 본딩 영역(119), 측벽(117), 및 엣지(118)는 도금 프로세스에 개방된다.
상태(126)에서, 구리 트레이스(112)의 (솔더 마스크가 없는) 노출된 영역은 도금 재료로 도금되어 반도체 제작 분야의 통상의 기술자에게 공지된 바와 같이 와이어 본드 패드(113 및 114)를 형성한다.
본 발명의 실시예에서, 도금 재료는 니켈/금(Ni/Au)이다. 상태(126)에서, 니켈 층은 구리 트레이스(112) 위에 도금되고 금 층은 니켈 층 위에 도금된다. 도금 기술의 예로서는, 침지 도금 피착, 전해 도금, 무전해 도금 등이 포함된다.
본 발명의 특정한 실시예에서, 구리 트레이스는 그 두께가 약 5 마이크론과 약 50 마이크론 사이이고, 바람직하게는 대략 20 마이크론이다. Ni/Au 도금에서 니켈 층은 그 두께가 약 2.5 마이크론과 약 7.6 마이크론 사이이고, 더 바람직하게는, 약 5 마이크론과 약 7 마이크론 사이이다. 금 층은 그 두께가 약 0.70 +/- 0.2 마이크론이고, 더 바람직하게는 약 0.5 +/- 0.1 마이크론이다.
전통적으로, Ni/Au는 무선 주파수 집적 회로(RFIC) 제품을 위한 표준 표면 도금 재료였다. 무선 주파수(RF)는 약 30 kHz 내지 약 300 Ghz 범위의 발진률(a rate of oscillation)이다. 실시예에서, RFIC(111)는 기판(121)의 표면 상에 도금된 Ni/Au 와이어 본드 패드(113 및 114)에 와이어 본딩되어 그 팩키지와의 RFIC(111)의 전기 접속을 형성한다. 그러나, 금값의 증가는 Ni/Au 표면 도금과 연관된 증가된 팩키징 비용을 가진다.
팩키징 비용을 줄이기 위해, 니켈/팔라듐/금(Ni/Pd/Au) 도금 재료가 RFIC용 와이어 본드 패드를 형성하는데 이용된다. 실시예에서, RFIC(111)는 기판(121)의 표면 상에 도금된 Ni/Pd/Au 와이어 본드 패드(113 및 114)에 와이어 본딩되어 그 팩키지와의 RFIC(111)의 전기 접속을 형성한다. Ni/Pd/Au 도금은 Ni/Au 도금 재료보다 금을 덜 사용하고, 금값이 높아짐에 따라, Ni/Pd/Au 도금은 유익하게도 Ni/Au 도금 재료보다 비용이 덜 든다.
도 4에 도시된 바와 같이, 본 발명의 실시예에 따라, 예를 들어, 기판(121)의 표면 상의, Ni/Pd/Au 와이어 본드 패드(113)의 단면이 예시되어 있다. 도 2의 114 등의 모듈 내의 기타의 임의의 본드 패드에 적용될 수 있는, 도 4에 도시된 바와 같은, Ni/Pd/Au 와이어 본드 패드(113)는, 니켈층(127), 팔라듐층(128), 및 금층(129)을 포함한다.
이제 도 3 및 도 4를 참조하면, 상태(126)에서, 니켈층(127)이 구리 트레이스(112) 위에 도금되고; 팔라듐층(128)이 니켈층(127) 위에 도금되고; 금층(129)이 팔라듐층(128) 위에 도금된다. 도금 기술의 예로서는, 침지 도금 피착, 전해 도금, 무전해 도금 등이 포함된다.
도 4에 예시된 본 발명의 실시예에서, 구리 트레이스(112)의 높이 HCu는 약 5 마이크론 내지 약 50 마이크론이고, 바람직하게는 20 마이크론이다. 니켈층(127)의 높이 HNi는 약 2.5 마이크론 내지 약 7.6 마이크론이고, 더 바람직하게는, 약 5 마이크론 내지 약 7 마이크론이다. 팔라듐층(128)의 높이 HPd는 약 0.09 +/- 0.06 마이크론이고, 더 바람직하게는 약 0.1 +/- 0.01 마이크론이다. 금층(129)의 높이 HAu는 약 0.10 +/- 0.05 마이크론이고, 더 바람직하게는 약 0.1 +/- 0.01 마이크론이다.
그러나, Ni/Pd/Au 도금된 표면은, 얇은 팔라듐 및 금층(128 및 129)과, 니켈층(127)의 강자성 성질 때문에, 무선 주파수들에서 Ni/Au 도금된 표면보다 더 높은 시트 저항을 가진다. 시트 저항은, 예를 들어, 반도체를 위한 표면 마무리 도금 등의 박막이 2차원 엔티티인 것으로 간주되는 2차원 시스템에 적용가능하다. 이것은 3차원 시스템에서 저항과 유사하다. 용어 시트 저항이 사용될 때, 전류는, 시트의 평면에 수직이 아니라, 시트의 평면을 따라 흘러야 한다.
상기에서 설명된 Ni/Au 와이어 본드 패드 실시예에서, Ni/Au의 시트 저항은 2GHz에서 대략 30 mW/Square인 반면, 상기에서 설명되고 도 4에 예시되어 있는 Ni/Pd/Au 와이어 본드 패드 실시예에서의 Ni/Pd/Au의 시트 저항은 2GHz에서 대략 150 mW/Square이다. 결과적으로, 와이어 본드 패드(113 및 114)를 Ni/Au 도금 재료 대신에 Ni/Pd/Au 도금 재료로 도금하는 것은 추가의 RF 손실로 이어질 수 있다. 차례로, 이것은 제품 성능 및 수율에 영향을 미칠 수 있다. 일부 실시예에서, Ni/Pd/Au 도금된 표면은 잠재적으로 RF 손실을 약 0.1 dB 내지 약 0.4 dB만큼 증가시키거나, 전력 효율을 약 1% 내지 약 4%만큼 등가적으로 영향을 줄 수 있다.
또한, 발진 신호는 표피 효과에 종속되어 있다. 표피 효과는, 교류 전류가 도전체 내에서 자신을 분산시켜 도전체의 표면 부근에서의 전류 밀도가 그 심부에서보다 더 크게 되는 경향이다. 즉, 전류는 표피 깊이라 불리는 평균 깊이로 도전체의 표피에서 흐르는 경향이 있다. 표피 효과는, 도전체의 많은 부분이 전류를 거의 운반하지 않기 때문에 도전체의 유효 저항이 전류의 주파수에 따라 증가하게 한다. 표피 효과는 교류 전류에 의해 유도된 와전류(eddy current)에 기인한 것이다. 신호의 주파수가 예를 들어 RF 주파수까지 증가함에 따라, 표피 깊이는 감소한다. 추가로, 와전류는 또한, 도전체의 엣지에서 교류 RF 전류의 집중을 야기한다. 따라서, RF 전류의 대부분은 도전체(112)의 엣지와 측벽에서 이동한다.
도 5는, 본 발명의 또 다른 실시예에 따른, RFIC(132), 기판(141), 구리 트레이스(133), 와이어 본드 패드(134 및 136), 및 본딩 와이어(116)를 포함하는 RFIC 모듈(131)의 확대된 부분을 나타낸다. RFIC(132)는 본딩 와이어(116)를 통해 와이어 본드 패드(134 및 136)에 와이어 본딩된다. 예시된 실시예에서, 와이어 본드 패드(134)는 6-와이어 본드 패드이고 와이어 본드 패드(136)는 3-와이어 본드 패드이다. 다른 실시예에서, 예를 들어, 1, 2, 3, 4, 5 또는 6이상 등의, 다른 개수의 와이어(116)가 와이어 본드 패드(134 및 136)에 부착될 수 있다. 와이어 본드 패드(136)는, 본딩 영역(139), 측벽(137), 및 엣지(138)를 포함한다.
RF 신호 손실을 줄이기 위해, 제작 프로세스는 Ni/Pd/Au 와이어 본드 패드(134)를, 예를 들어, 본딩 영역(139)으로 제한하여, 측벽(137) 및 엣지(138)가 Ni/Pd/Au 도금 재료가 없게 남겨둘 수 있다. 다수의 RF 전류는, 도 2 및 도 4에 예시된 바와 같이 도금된 엣지(138)와 측벽(137)을 통해 이동하는 것이 아니라, 도금된 와이어 본딩 영역(139)을 둘러싸는 도금되지 않은 엣지와 측벽을 통해 이동한다. 따라서, RF 손실이 줄어든다.
도 6에서, 본 발명의 또 다른 실시예에 따라 Ni/Pd/Au 와이어 본드 패드(134 및 136)를 형성하기 위한 예시적 프로세스(142)에 대한 플로차트가 도시되어 있다. 프로세스(142)는 도 5에 나타낸 실시예에 관하여 설명된다. 상태(143)는, 도 7의 기판(141)의 상위 표면 상의 트레이스(133)를 포함한, 유전체와 도전체(133)의 층들로 형성된 기판(141)에서 시작하여 반도체 제작 분야의 통상의 기술자에 공지된 바와 같이 회로 경로를 형성한다.
상태(144)에서, 실시예에서, 솔더 마스크는 예시의 와이어 본드 패드(134)의 엣지(138)와 측벽(137)을 덮도록 재구성된다. 또 다른 실시예에서, 솔더 마스크는, 와이어 본드 패드의 트레이스(133), 엣지(138) 및 측벽(137)을 덮도록 재구성된다. 솔더 마스크 개구는, 와이어 본딩 영역(139)이 도금 프로세스에 개방되는 반면 엣지(138)와 측벽(137)은 개방되지 않도록, 와이어 본딩 영역(139)을 덮는다. 본 발명의 실시예에서, 솔더 마스크에 의해 덮이는 엣지(138)의 폭은 적어도 솔더 마스크 개구 정렬 공차(registration tolerance)보다 더 넓어야 한다. 또 다른 실시예에서, 솔더 마스크에 의해 덮이는 엣지(138)의 폭은 약 10 마이크론 내지 200 마이크론이고, 바람직하게는 50 마이크론 내지 100 마이크론이다.
상태(146)에서, 반도체 제작 분야의 통상의 기술자에게 공지된 바와 같이, 프로세스(142)는 재구성된 솔더 마스크를 RFIC 모듈(131)에 적용한다.
상태(147)에서, 프로세스(142)는 RFIC 모듈(131)을 Ni/Pd/Au 도금 재료로 도금하여 반도체 제작 분야의 통상의 기술자에게 공지된 바와 같이 와이어 본드 패드를 형성한다. 도금 기술의 예로서는, 침지 도금 피착, 전해 도금, 무전해 도금 등이 포함된다.
여기에 관련한 추가의 상세사항의 예로서, 도 7은, 본 발명의 실시예에 따라, 기판(141)의 표면 상의 예시의 Ni/Pd/Au 와이어 본드 패드(134)의 단면을 나타내고 있다. 도시된 Ni/Pd/Au 와이어 본드 패드(134)는, 니켈층(148), 팔라듐층(149), 및 금층(151)을 포함한다. 도 7에 나타낸 바와 같이, Ni/Pd/Au 와이어 본드 패드(134)의 엣지(138)와 측벽(137)은 Ni/Pd/Au 도금이 없다.
이제 도 6 및 도 7을 함께 참조하면, 니켈층(148)이 구리 트레이스(133) 위에 도금되고; 팔라듐층(149)이 니켈층(148) 위에 도금되고; 금층(151)이 팔라듐층(149) 위에 도금된다. 도금 기술의 예로서는, 침지 도금 피착, 전해 도금, 무전해 도금 등이 포함된다.
도 7에 예시된 본 발명의 실시예에서, 구리 트레이스(133)의 높이 HCu는 약 5 마이크론 내지 약 50 마이크론이고, 바람직하게는 약 20 마이크론이다. 니켈층(148)의 높이 HNi는 약 2.5 마이크론 내지 약 7.6 마이크론이고, 더 바람직하게는, 약 5 마이크론 내지 약 7 마이크론이다. 팔라듐층(149)의 높이 HPd는 약 0.09 +/- 0.06 마이크론이고, 더 바람직하게는 약 0.1 +/- 0.01 마이크론이다. 금층(151)의 높이 HAu는 약 0.10 +/- 0.05 마이크론이고, 더 바람직하게는 약 0.1 +/- 0.01 마이크론이다.
도 8은, 본 발명의 실시예에 따른, 엣지/측벽 노출된 표면과 엣지/측벽 도금된 표면에서의 트레이스에 대한 RF 손실을 비교하는 그래프(152)이다. 그래프(152)는, y 또는 수직축을 따른 데시벨(dB)로 표시된 전력 손실과 x 또는 수평축을 따른 기가헤르쯔(GHz)로 표시된 주파수를 도시한다. RF 신호의 전력 손실은, 약 1.40 GHz 내지 약 2.25 GHz 범위의 주파수에서 10log10[RFpowerout/RFpower in]로서 계산된다.
그래프(152)는, RFIC 기판 상의 다양한 트레이스들을 통한 RF 신호의 전력 손실을 나타내는 라인들(153, 156, 158, 161, 및 163)을 포함한다. 라인(153)은, 순수 구리 트레이스(표면 마무리 없음)를 통한 RF 신호의 RF 전력 손실을 나타낸다. 점(154)으로 나타낸 약 1.9 GHz에서, 전력 손실은 약 0.614 dB이다.
라인(156)은 도금되지 않은 엣지와 측벽을 갖는 Ni/Au 본딩 패드를 포함하는 구리 트레이스를 통한 RF 신호의 전력 손실을 나타내는 반면, 라인(158)은 Ni/Au 도금 재료로 도금된 엣지와 측벽을 갖는 Ni/Au 본딩 패드를 포함하는 구리 트레이스를 통한 전력 손실을 나타낸다. 라인(156) 상의 점(157)은 전력 손실이 약 1.9 Ghz에서 약 0.729 dB인 것으로 나타내고, 라인(158) 상의 점(159)은 전력 손실이 약 1.9 Ghz에서 약 0.795 dB인 것으로 나타낸다.
라인(161)은 도금되지 않은 엣지와 측벽을 갖는 Ni/Pd/Au 본딩 패드를 포함하는 구리 트레이스를 통한 RF 신호의 전력 손실을 나타내는 반면, 라인(163)은 Ni/Pd/Au 도금 재료로 도금된 엣지와 측벽을 갖는 Ni/Pd/Au 본딩 패드를 포함하는 구리 트레이스를 통한 전력 손실을 나타낸다. 라인(161) 상의 점(162)은 전력 손실이 약 1.9 Ghz에서 약 0.923 dB인 것으로 나타내고, 라인(163) 상의 점(164)은 전력 손실이 약 1.9 Ghz에서 약 1.191 dB인 것으로 나타낸다.
도 8에 나타낸 실시예를 참조하면, 순수 구리 트레이스(라인 153)는 가장 작은 전력 손실을 제공하고 도금된 엣지와 측벽을 갖는 Ni/Pd/Au 본딩 패드를 포함하는 트레이스(라인 163)는 가장 큰 RF 전력 손실을 제공한다. Ni/Au 본딩 패드를 갖는 트레이스(라인 156, 158)는 Ni/Pd/Au 본딩 패드를 갖는 트레이스(라인 161, 163)보다 RF 신호에 대해 적은 전력 손실을 생성한다. Ni/Au 본딩 패드에 대한 트레이스와 비교하면, 노출된 엣지와 측벽을 갖는 트레이스(라인 156)는 도금된 엣지와 측벽을 갖는 트레이스(라인 158)보다 적은 전력 손실을 생성한다. 유사하게, 노출된 엣지와 측벽을 갖는 Ni/Pd/Au 본딩 패드를 갖는 트레이스(라인 161)는, 도금된 엣지와 측벽을 갖는 Ni/Pd/Au 본딩 패드에 대한 트레이스(라인 163)보다 RF 신호에 대해 적은 전력 손실을 생성한다. 화살표(166)로 나타낸 바와 같이, 실시예에서, Ni/Pd/Au 도금 재료로 도금된 엣지와 측벽을 갖지 않는 Ni/Pd/Au 본딩 패드를 통과하는 RF 신호에 대한 RF 전력 손실은, Ni/Pd/Au 도금된 엣지와 측벽을 갖는 Ni/Pd/Au 본딩 패드를 통과하는 RF 신호의 RF 전력 손실보다 약 0.26 dB 적다.
본 발명의 특정 실시예에서, 프로세스(142)에 노출되는 도금된 와이어 본딩 영역(139)이 성공적이고 신뢰성있는 와이어 본드 접속을 달성하기 위한 최소한의 폭이 있다. 전술된 도 5와 도 7은, 구리 트레이스(133)의 균일한 폭 내에 들어맞는 와이어 본딩 패드(134 및 136)의 실시예를 나타낸다. 즉, 도금된 와이어 본딩 영역(139)의 폭과 도금되지 않은 엣지(138) 및 측벽(137)의 폭은, 와이어 본드 패드(134)의 영역 내의 트레이스(133)의 균일한 폭을 초과하지 않으며, 와이어 본드 패드(136) 및 각각의 와이어 본드 패드에 인접한 트레이스(133)의 영역에 대해서도 유사하다.
다음으로 도 9a 내지 9f에 관하여, 와이어 본딩 패드에 대한 예시적 레이아웃이 도시되어 있고, 여기서, 도금된 본딩 영역(139)의 최소 폭과 적어도 하나의 도금되지 않은 엣지(138)의 폭은 각각의 와이어 본드 패드의 영역과 와이어 본드 패드에 인접한 트레이스(133)의 영역 내의 트레이스(133)의 균일한 폭을 초과한다. 실시예에서, 와이어 본드 패드의 엣지(138)가 도금이 없이 남이 있도록 솔더 마스크로 덮인 후에, 와이어 본딩 영역(139)에 대한 최소 크기 요건이 만족되지 않으면, 트레이스(133)의 폭은 크기 요건을 충족하도록 최소한의 엣지 노출과 함께 비례적으로 증가될 수 있다.
더 구체적으로는, 도 9a 내지 도 9d는 와이어 본드 패드를 둘러싼 노출된 엣지(138) 및 측벽(137)을 갖는 와이어 본드 패드의 예시적 레이아웃을 나타낸다. 소정의 원하는 응용에 대한 본 발명의 실시예에서, 와이어 본드 패드의 엣지(138)가 도금이 없이 남아 있도록 솔더 마스크로 덮인 후에, 와이어 본딩 영역(139)에 대한 최소 크기 요건이 만족되지 않으면, 트레이스(133)의 폭은 와이어 본딩 영역(139) 크기 요건을 충족하도록 최소한의 엣지 노출과 함께 변형될 수 있다. 즉, 와이어 본딩 영역의 레이아웃은 기판 기술의 설계 규칙에 의해 설정된 최소 치수를 만족하거나 이보다 크고, 동시에, 본딩 영역을 포함하는 구리 트레이스의 도금된 엣지와 측벽을 최소화한다. 따라서, RF 전류는 고 저항성 도금된 엣지와 측벽 상에서 최소한의 거리를 통해 흐른다. 도 9a 내지 도 9d에서, 트레이스(133)는 와이어 본드 패드의 영역에서 그 폭이 확장되어 와이어 본딩 영역(139)을 수용한다. 또한, 확장된 트레이스(133)는 와이어 본드 패드가 솔더 마스크 프로세스 동안에 덮인 엣지(138) 및 측벽(137)(미도시)을 유지하는 것을 허용하고, 이것은 차례로, 완성된 와이어 본드 패드가 각각의 와이어 본드 패드의 주변부 모두를 따라 노출된 엣지(138)와 측벽(137)을 유지하는 것을 허용한다.
도 9e 및 도 9f는, 트레이스(133)가 와이어 본드 패드를 포함하지만, 회로 레이아웃 고려사항이 패드 크기를 제한하고 엣지(138)가 마스킹 프로세스 동안에 솔더 마스크로 덮이지 않게 하는 예시적인 레이아웃을 나타낸다. 한 실시예에서, 트레이스(133)는 와이어 본드 패드에서 변형되어 와이어 본딩 영역(139)을 수용한다. 또 다른 실시예에서, 트레이스(133)는 와이어 본드 패드의 영역에서 변형되어 와이어 본딩 영역(139)을 수용한다. 도 9e에서, 트레이스(133)는 하나의 와이어 본드 패드에서 변형되어 3-와이어 와이어 본딩 영역(139)을 수용한다. 도 9f에서, 트레이스(133)는 각각이 본딩 패드 영역(139)을 갖는 2개의 와이어 본드 패드에서 변형되어 도시된 바와 같이 2개의 2-와이어 본딩 영역(139)을 수용한다. 따라서, 변형된 트레이스(133)는 엣지와 측벽의 최소 길이가 도금되는 것을 허용한다, 즉, RF 손실을 줄이고 와이어 본드 패드의 요구되는 본딩가능한 영역을 유지하기 위해 도금되지 않은 엣지와 측벽의 길이를 최대화한다.
본 발명의 이점으로서 비용을 줄이기 위해, 일부 실시예에서, Ni/Au 대신에 Ni/Pd/Au가 RFIC 모듈을 위한 기판의 표면 트레이스 상에 도금되어 와이어-본드 영역을 형성한다. 그러나, Ni/Pd/Au는 Ni/Au보다 높은 RF 시트 저항을 가지며 이것은 Ni/Au 와이어-본드 영역을 통해 이동하는 신호보다 Ni/Pd/Au 와이어-본드 영역을 통해 이동하는 신호에 대한 더 높은 RF 손실로 이어진다. 예를 들어, Ni/Pd/Au 도금 등의, 높은 RF 손실 도금과 연관된 RF 손실을 감소시키기 위해, 솔더 마스크는 일부 실시예에서 와이어-본드 영역의 엣지와 측벽이 도금되는 것을 방지하도록 재구성된다. 와이어 본드 영역의 엣지와 측벽이 Ni/Pd/Au 도금 등의 높은 RF 손실 도금이 없도록 남겨두는 것은, RF 전류가 낮은 저항성의 재료를 통해 흐르기 위한 경로를 제공하여, 높은 저항성의 도금 재료와 연관된 RF 신호 손실을 감소시킨다.
실시예들이 Ni/Pd/Au 표면 도금에 관하여 설명되었지만, 개시된 시스템 및 방법은, 예를 들어, Sn, Pb, 강자성 재료의 다른 표면들 등의 임의의 높은 RF 손실 표면 도금에 적용된다.
소정 실시예의 상기 상세한 설명은 남김없이 철저히 드러내기 위한 것이거나 본 발명을 전술된 형태 그대로로 제한하기 위한 것이 아니다. 본 발명의 특정 실시예 및 예가 예시의 목적을 위해 전술되었지만, 통상의 기술자라면 인지하는 바와 같이, 본 발명의 범위 내에서 다양한 균등한 수정이 가능하다. 예를 들어, 프로세스와 블록들이 주어진 순서로 제시되었지만, 대안적 실시예는 상이한 순서의 단계들을 갖는 루틴을 수행하거나, 상이한 순서의 블록들을 갖는 시스템을 채택할 수 있고, 일부 프로세스 또는 블록들은 삭제, 이동, 추가, 세분, 결합 및/또는 수정될 수 있다. 이들 프로세스, 블록, 또는 단계들 각각은 다양한 상이한 방식으로 구현될 수 있다. 또한, 프로세스, 블록, 또는 단계들이 때때로 직렬로 수행되는 것으로 도시되었지만, 이들 프로세스, 블록 또는 단계들은 그 대신에 병렬로 수행되거나, 상이한 시간들에서 수행될 수도 있다.
여기서 제공되는 본 발명의 이들 양태들의 교시는, 상기 또는 이하에서 설명되는 시스템 뿐만 아니라, 다른 시스템에도 적용될 수 있다는 것을 통상의 기술자라면 이해해야 한다. 따라서, 전술된 다양한 실시예의 요소 및 작용은 넓게 및 다양한 방식으로 결합되어 다양한 추가 실시예를 제공할 수 있다.
III . 높은 RF 손실 도금의 영향을 감소시키기 위한 장치 및 방법
예를 들어, 니켈/팔라듐/금(Ni/Pd/Au) 도금 등의 높은 RF 손실 도금과 연관된 무선 주파수(RF) 손실을 줄이기 위해, 무선 주파수 집적 회로(RFIC)와 연관된 커패시터, 저항, 또는 인덕터 등의 온-다이 수동 장치는 RFIC의 RF 신호 출력에 관하여 RF 상위 신호 경로에 놓인다. 온-다이 수동 장치를 RF 상위 신호 경로에 둠으로써, RF 전류는 수동 장치 본딩 패드의 높은 RF 손실 도금 재료를 직접 통과하지 않는다. 앞서 나타낸 바와 같이, 본 발명의 이들 양태들은 본 발명의 다른 양태들과 결합되어 이들이 채용되는 전력 증폭기 모듈 및 장치들의 성능을 더욱 개선할 수 있다.
웨이퍼 제작이란 일반적으로 실리콘 또는 반도체 웨이퍼 상에 집적 회로를 구축하는 프로세스를 말한다. 임의의 주어진 설계 규격을 따르는 집적 회로를 생성하기 위한, 예를 들어, 에피텍시, 마스킹 및 에칭, 확산, 이온 주입, 폴리실리콘의 피착, 유전체 제작, 리소그래피 및 에칭, 박막의 피착, 금속화, 유리화(glassivation), 웨이퍼 상의 각 다이의 프로빙 및 트리밍 등의, 웨이퍼 제작 분야의 통상의 기술자에게 공지된 많은 프로세스들이 존재한다.
소정 실시예에서, 저항, 커패시터, 인덕터 등의 온-다이 수동 장치를 RF 출력 신호를 더 포함하는 RFIC 상에 배정하는 것이 바람직하다. 온-다이 수동 장치는, RF 회로에서, 필터, 션터 필터(shunt filter), 고조파 주파수에 대한 포획기 등으로서 기능할 수 있다.
이제 도 10을 참조하면, 기판(168)과 RFIC(174)를 포함하는 RFIC 모듈(167)의 확대된 부분에 도시되어 있다. 추가적인 회로는 간소화를 위해 생략된다. 기판(168)은 RFIC 회로 트레이스(169)와 와이어 본딩 패드(171 및 172)를 포함한다. 본 발명의 실시예에서, 와이어 본딩 패드(171 및 172)는 Ni/Pd/Au를 포함한다. 또 다른 실시예에서, 와이어 본딩 패드(171 및 172)는 높은 RF 손실 도금 재료를 포함한다. 추가의 실시예에서, 와이어 본딩 패드(171 및 172)는 Ni/Au를 포함한다. 실시예에서, 와이어 본딩 패드(171 및 172)는, 도 10에 나타낸 바와 같이, 도금된 엣지와 측벽으로 형성된다. 또 다른 실시예에서, 와이어 본딩 패드(171 및 172)는, 표면 도금 재료가 없는 엣지와 측벽으로 형성된다.
RFIC(174)는, RF 출력(176)과 커패시터(177) 등의 온-다이 수동 장치(177)를 포함한다. RF 출력(176)은, RFIC의 내부 회로로부터의 RF 출력 신호가 RFIC(174)에서 나가서 모듈(167)의 RF 회로로 입력되는 RFIC(174) 상의 장소에 위치해 있다. 실시예에서, RFIC(174)의 레이아웃은, 커패시터(177)가 RF 출력(176) 이후의 RF 모듈(167)의 RF 회로(169)에 놓이도록 구성된다. 이 레이아웃에서, RF 출력(176)이 와이어 본딩 패드(171)에 와이어 본딩되고 온-다이 커패시터(177)가 와이어 본딩 패드(172)에 와이어 본딩될 때, 온-다이 커패시터(177)는 RFIC(174)의 RF 출력(176)과 모듈(167)의 RF 출력 사이에 있다.
화살표(173)는 RF 신호의 RF 전류 흐름의 방향을 나타낸다. 도시된 바와 같이, RF 전류는 RF 출력 신호(176)로부터 모듈(167)의 RF 출력으로 흐른다. RF 출력 신호(176)와 모듈(167)의 RF 출력 사이에 있는 RF 트레이스(169)의 부분들은 RF 신호 하위 경로에 있고, RF 전류 흐름을 수신하지 않는 RF 출력(176) 위에 위치한 트레이스(169)의 부분들은 RF 신호 상위 경로에 있다. 도 10에서, 커패시터 본딩 패드(172)는 RF 하위 경로에 위치해 있다. 즉, RF 전류는, RF 출력(176)으로부터 기판(168) 상의 나머지 회로로 이동할 때 커패시터 와이어 본드 패드(172)를 통과한다. 본 발명의 실시예에서, Ni/Pd/Au 커패시터 본딩 패드(172) 등의 높은 RF 손실 도금 재료를 통해 RF 신호를 통과시키면, 추가적인 RF 신호 손실이 생성된다.
도 11은, 기판(179)과 RFIC(186)를 포함하는 RFIC 모듈(178)의 확대된 부분을 나타낸다. 추가적인 회로는 간소화를 위해 생략된다. 기판(179)은 RFIC 회로 트레이스(181)와 와이어 본딩 패드(182 및 183)를 포함한다. 본 발명의 특정 실시예에서, 와이어 본딩 패드(182 및 183)는 Ni/Pd/Au를 포함한다. 또 다른 실시예에서, 와이어 본딩 패드(182 및 183)는 높은 RF 손실 도금 재료를 포함한다. 추가의 실시예에서, 와이어 본딩 패드(182 및 183)는 Ni/Au를 포함한다. 본 발명의 특정의 실시예에서, 와이어 본딩 패드(182 및 183)는, 도 11에 나타낸 바와 같이, 도금된 엣지와 측벽으로 형성된다. 또 다른 실시예에서, 와이어 본딩 패드(182 및 183)는, 표면 도금 재료가 없는 엣지와 측벽으로 형성된다.
도 11의 RFIC(186)의 레이아웃은, 온-다이 수동 장치의 높은 RF 손실 본딩 패드를 통해 흐르는 RF 전류와 연관된 RF 손실을 줄이도록 재구성되었다. RFIC(186)는, RF 출력(187)과 커패시터(188) 등의 온-다이 수동 장치를 포함한다. RF 출력(187)은, RFIC의 내부 회로로부터의 RF 출력 신호가 RFIC(186)에서 나가서 모듈(178)의 RF 회로로 입력되는 RFIC(186) 상의 장소이다. 본 발명의 실시예에서, RFIC(186)의 레이아웃은, 커패시터(188)가 RF 출력(187) 이전의 RF 모듈(178)의 RF 회로(181)에 놓이도록 구성된다. 이 레이아웃에서, RF 출력(187)이 와이어 본딩 패드(183)에 와이어 본딩되고 온-다이 커패시터(188)가 와이어 본딩 패드(182)에 와이어 본딩될 때, 온-다이 커패시터(188)는 RFIC(186)의 RF 출력(187)과 모듈(178)의 RF 출력 사이에 있지 않다.
화살표(173)는 다시 한번 RF 신호의 RF 전류 흐름의 방향을 나타낸다. 도시된 바와 같이, RF 전류는 RF 출력 신호(187)로부터 모듈(178)의 RF 출력으로 흐른다. 도 11에서, 수동 장치 본딩 패드(182)는 RF 상위 경로에 위치해 있다. 즉, RF 전류는, RF 출력(187)으로부터 기판(179) 상의 나머지 회로로 이동할 때 수동 장치 와이어 본드 패드(182)를 통과하지 않는다. 따라서, 본 발명의 실시예에서, RFIC(186)의 레이아웃에서 온-다이 수동 장치를 배치하되, 온-다이 수동 장치에 대한 기판(179) 상의 본딩 패드(182)가 RF 상위 신호 경로에 있도록 배치하면, 온-다이 수동 장치 본딩 패드(182)를 RF 신호 하위 경로에 배치하는 것과 연관된 RF 신호 손실이 감소된다.
비용을 줄이기 위해, 일부 실시예에서, Ni/Au 대신에 Ni/Pd/Au가 RFIC 모듈을 위한 기판의 표면 트레이스 상에 도금되어 와이어-본드 영역을 형성한다. 그러나, Ni/Pd/Au는 Ni/Au보다 높은 RF 시트 저항을 가지며 이것은 Ni/Au 와이어-본드 영역을 통해 이동하는 신호보다 Ni/Pd/Au 와이어-본드 영역을 통해 이동하는 신호에 대한 더 높은 RF 손실로 이어진다. 예를 들어, Ni/Pd/Au 도금 등의 높은 RF 손실 도금과 연관된 RF 손실을 줄이기 위해, RFIC와 연관된 커패시터, 저항, 또는 인덕터 등의 온-다이 수동 장치는 RFIC 신호 출력에 관하여 RF 상위 경로에 놓인다. 수동 장치가 RF 신호 상위 경로에 있도록 IC를 레이아웃함으로써, RF 신호 전류는 모듈이 조립될 때 수동 장치의 높은 RF 손실 본딩 패드를 통과하지 않는다.
여기서 제시된 소정 실시예들이 Ni/Pd/Au 표면 도금에 관하여 설명되었지만, 개시된 시스템 및 방법은, 예를 들어, Sn, Pb, 강자성 재료의 다른 표면들 등의 임의의 높은 RF 손실 표면 도금에 적용된다. 소정 실시예의 상기 상세한 설명은 남김없이 철저히 드러내기 위한 것이거나 본 발명을 본 개시의 전술된 형태 그대로로 제한하기 위한 것이 아니다. 본 발명의 특정 실시예 및 예가 예시의 목적을 위해 전술되었지만, 여기서 제공된 개시를 감안하여 통상의 기술자라면 인지하는 바와 같이, 본 발명의 범위 내에서 다양한 균등한 수정이 가능하다.
IV. 계조(grading)를 콜렉터를 갖는 쌍극성 트랜지스터
본 개시의 이 섹션은, 콜렉터에서 적어도 하나의 계조를 갖는 이종접합 쌍극성 트랜지스터 등의, 쌍극성 트랜지스터에 관한 것이다. 본 개시의 한 양태는, 베이스와의 접합부에서 높은 도핑 농도를 갖고 베이스로부터 멀어질수록 도핑 농도가 증가하는 적어도 하나의 계조를 갖는 콜렉터를 포함하는 쌍극성 트랜지스터이다. 본 발명의 일부 실시예에서, 높은 도핑 농도는 적어도 약 3x1016 cm3일 수 있다. 소정 실시예에 따르면, 콜렉터는 2개의 계조를 포함한다. 이러한 쌍극성 트랜지스터는, 예를 들어, 전력 증폭기에서 구현될 수 있다. 앞서 나타낸 바와 같이, 본 발명의 이들 양태들은 본 발명의 다른 양태들과 결합되어 이들이 채용되는 전력 증폭기 모듈 및 장치들의 성능을 더욱 개선할 수 있다.
또한 개괄적으로 설명되는 바와 같이, 본 개시의 이 섹션의 양태들은, 베이스에 인접한 제1 콜렉터 영역에서 높은 도핑 농도(예를 들어, 적어도 약 3x1016 cm-3)를 갖고 제1 콜렉터 영역에 인접한 또 다른 콜렉터 영역에서 적어도 하나의 계조를 갖는 쌍극성 트랜지스터에 관한 것이다. 쌍극성 트랜지스터의 베이스에 인접한 제1 콜렉터 영역에서의 높은 도핑 농도는, 전력 증폭기 시스템에서, ACPR2 및/또는 ACLR2 등의 제2 채널 선형성 척도를 향상시킬 수 있다. 그러나, 제1 콜렉터 영역에서의 높은 도핑 농도는 또한, RF 이득 등의 쌍극성 트랜지스터의 이득을 감소시킬 수 있다. 제1 콜렉터 영역에서의 높은 도핑 농도로부터 생기는 이득에서의 감소를 오프셋하기 위해, 다른 콜렉터 영역에 하나 이상의 계조가 포함되어 제1 콜렉터 영역에서의 높은 도핑 농도로부터 서브-콜렉터로 천이한다. 본 발명의 일부 실시예에서, 다른 콜렉터 영역은, 베이스로부터 멀어질수록 상이한 비율로 도핑 농도가 변동하는(예를 들어, 증가하는) 2개의 상이한 계조를 포함한다. 계조, 또는 하나보다 많은 계조가 바람직한 경우에는 복수의 계조를 적절히 선택하면, 제1 콜렉터 영역에서의 도핑 농도는, 쌍극성 트랜지스터가 균일하게 도핑되거나 계단형 도핑된 콜렉터 구조를 포함하는 경우에 비해, 쌍극성 트랜지스터의 바람직한 RF 이득과 투박성(ruggedness characteristics)을 생성할 수 있다.
실험 데이터는, 이러한 쌍극성 트랜지스터를 포함하는 전력 증폭기 시스템은 부담스러운 제2 채널 선형성 규격을 충족할 수 있고 또한 RF 이득 규격도 충족할 수 있다는 것을 나타낸다. 예를 들어, 이러한 쌍극성 트랜지스터를 포함하는 전력 증폭기 시스템은, 약 833 MHz에 중심을 둔 주파수 대역 내의 주파수에서 동작할 때 적어도 약 29 dBm의 이득과 약 -65 dBc보다 크지 않은 ACPR2를 가질 수 있다. 대조적으로, 원하는 레벨의 ACPR2 또는 ACLR2를 달성하기 위해 시도되어 왔던 순수 회로 설계 기술은 제한된 성공을 보였다. 게다가, 향상된 ACPR2 및/또는 ACLR2를 갖는 다른 쌍극성 트랜지스터는 열화된 RF 이득을 가졌다.
이제 도 12a를 참조하면, 본 발명의 한 특정 실시예에 따른 쌍극성 트랜지스터(189)의 예시적 단면이 도시되어 있다. 예시된 바와 같이, 쌍극성 트랜지스터(189)는 이종접합 쌍극성 트랜지스터(HBT; heterojunction bipolar transistor)이다. 쌍극성 트랜지스터(189)는 기판(191) 상에 형성될 수 있다. 기판(191)은, GaAs 기판 등의 반도체 기판일 수 있다. 쌍극성 트랜지스터(189)는 격리 영역들(193 및 195) 사이에 배치될 수 있다. 격리 영역들(193 및 195)은, 쌍극성 트랜지스터(189)와 인접한 트랜지스터나 다른 회로 요소 사이에 전기적 격리를 제공할 수 있는 비도전성 영역이다. 격리 영역들(193 및 195) 각각은, 예를 들어, 질화물, 폴리이미드, 또는 전기적 격리를 위해 적절한 기타의 재료로 채워진 트렌치를 포함할 수 있다. 도시되어 있지는 않지만, 기판(191)과 서브-콜렉터(192) 사이에는 하나 이상의 버퍼층이 포함될 수 있다는 것을 이해할 것이다. 하나 이상의 버퍼층은, 이러한 재료를 반-절연성이 되게 하는 주입 손상된 재료(implant damaged material)를 포함할 수 있다.
쌍극성 트랜지스터(189)는, 콜렉터(194), 베이스(196), 및 에미터(203)를 포함할 수 있다. 콜렉터(194)는 상이한 도핑 프로파일을 갖는 복수의 콜렉터 영역을 포함할 수 있다. 예를 들어, 콜렉터(194)는, 베이스(196)와 인접하는 제1 콜렉터 영역(197), 및 제1 콜렉터 영역(197)으로부터 멀어질수록 도핑 농도가 증가하는 적어도 하나의 계조를 포함하는 또 다른 콜렉터 영역(201)을 포함할 수 있다. 도 12a에 나타낸 바와 같이, 다른 콜렉터 영역(201)은, 제1 콜렉터 영역(197) 아래의 제2 콜렉터 영역(198)과 제2 콜렉터 영역(198) 아래의 제3 콜렉터 영역(199)을 포함할 수 있다.
제1 콜렉터 영역(197)은 베이스(196)와 인접하여 콜렉터-베이스 접합을 형성할 수 있다. 콜렉터-베이스 접합은 p-n 접합일 수 있다. 제1 콜렉터 영역(197)은 N+ 도핑된 GaAs를 포함할 수 있다. 제1 콜렉터 영역(197)은 균일 도핑된 영역일 수 있다. 따라서, 제1 콜렉터 영역(197) 내에서, 도핑 농도는 실질적으로 일정할 수 있다. 쌍극성 트랜지스터(189)의 콜렉터-베이스 계면에서의 제1 콜렉터 영역(197) 내의 도핑 농도는 쌍극성 트랜지스터(189)를 포함하는 시스템의 선형성에 영향을 미칠 수 있다. 예를 들어, 제1 콜렉터 영역(197)의 도핑 농도는, 제1 콜렉터 영역(197)의 두께와 함께, 전력 증폭기 시스템의 ACPR2 및/또는 ACLR2에 영향을 미칠 수 있다. 제1 콜렉터 영역(197)의 더 낮은 도핑 농도는, 제1 콜렉터 영역(197)의 더 작은 두께와 함께, 원하는 레벨의 ACPR2 및/또는 ACLR2를 달성하지 못할 수도 있다. 반면, 제1 콜렉터 영역(197)의 더 높은 도핑 농도는 제1 콜렉터 영역(197)의 더 큰 두께와 함께 쌍극성 트랜지스터(189)의 이득을 열화시켜, 쌍극성 트랜지스터(189)를 포함하는 시스템이 RF 이득 규격 등의 이득 규격을 충족하지 못하게 할 수도 있다. 이러한 절충에 비추어, 제1 콜렉터 영역(197)의 도핑 농도와 제1 콜렉터 영역(197)의 두께의 특정한 값들은 원하는 이득과 원하는 선형성 양쪽 모두를 달성하도록 선택될 필요가 있다. 한 예로서, GaAs 쌍극성 트랜지스터(189)의 경우, 도 12b는, 제1 콜렉터 영역(197)이 6 x 1016 cm-3의 도핑 농도와 2000 Å의 두께를 가진다는 것을 나타낸다.
제1 콜렉터 영역(197)은, 쌍극성 트랜지스터(189)를 포함하는 전력 증폭기 시스템의 ACPR2 및/또는 ACLR2를 충족하도록 선택된 도핑 농도를 가질 수 있다. 한 예로서, 제1 콜렉터 영역(197)은, 쌍극성 트랜지스터(189)를 포함하는 시스템이, 약 833 MHz에 중심을 둔 주파수 대역 내의 주파수에서 동작할 때 적어도 약 29 dBm의 이득과 약 -65 dBc보다 크지 않은 ACPR2를 갖게 하도록 선택된 도핑 농도를 가질 수 있다. 일부 실시예에서, 제1 콜렉터 영역(197)은, 쌍극성 트랜지스터(189)를 포함하는 시스템이, 약 -55 dBc보다 크지 않은, 약 -57 dBc보다 크지 않은, 약 -60 dBc보다 크지 않은, 약 -62 dBc보다 크지 않은, 약 -65 dBc보다 크지 않은, 약 -67 dBc보다 크지 않은, 약 -70 dBc보다 크지 않은, 약 -72 dBc보다 크지 않은, 또는 약 -75 dBc보다 크지 않은 ACPR2를 갖게 하도록 선택된 도핑 농도를 가질 수 있다. ACPR2의 이들 값은, 시스템의 출력 전력의 전체 범위 및/또는 RF 주파수 범위 내의 하나 이상의 동작 주파수 대역에 대해 유효할 수 있다. 한 예로서, 일부 ACPR2 및/또는 ACLR2 규격을 충족하기 위해, 제1 콜렉터 영역(197)은 적어도 약 3 x 1016 cm-3의 도핑 농도를 가질 수 있다.
본 발명의 일부 특정 실시예에서, 제1 콜렉터 영역(197)은, 적어도 약 3 x 1016 cm-3, 적어도 약 3.5 x 1016 cm-3, 적어도 약 4 x 1016 cm-3, 적어도 약 4.5 x 1016 cm-3, 적어도 약 5 x 1016 cm-3, 적어도 약 5.5 x 1016 cm-3, 적어도 약 6 x 1016 cm-3, 적어도 약 6.5 x 1016 cm-3, 적어도 약 7 x 1016 cm-3, 적어도 약 7.5 x 1016 cm-3, 적어도 약 8 x 1016 cm-3, 적어도 약 8.5 x 1016 cm-3, 적어도 약 9 x 1016 cm-3의 도핑 농도를 가질 수 있다. 소정 실시예에 따르면, 제1 콜렉터 영역(197)은, 다음과 같은 범위들 중 하나 내의 선택된 도핑 농도를 가질 수 있다: 약 3 x 1016 cm-3 내지 9 x 1016 cm-3, 약 3 x 1016 cm-3 내지 8 x 1016 cm-3, 약 3 x 1016 cm-3 내지 7 x 1016 cm-3, 약 3 x 1016 cm-3 내지 6 x 1016 cm-3, 약 3 x 1016 cm-3 내지 5 x 1016 cm-3, 약 4 x 1016 cm-3 내지 9 x 1016 cm-3, 약 4 x 1016 cm-3 내지 8 x 1016 cm-3, 약 4 x 1016 cm-3 내지 7 x 1016 cm-3, 약 4 x 1016 cm-3 내지 6 x 1016 cm-3, 약 4 x 1016 cm-3 내지 5 x 1016 cm-3, 약 5 x 1016 cm-3 내지 9 x 1016 cm-3, 약 5 x 1016 cm-3 내지 8 x 1016 cm-3, 약 5 x 1016 cm-3 내지 7 x 1016 cm-3, 약 5 x 1016 cm-3 내지 6 x 1016 cm-3, 약 6 x 1016 cm-3 내지 9 x 1016 cm-3, 약 6 x 1016 cm-3 내지 8 x 1016 cm-3, 약 6 x 1016 cm-3 내지 7 x 1016 cm-3, 약 7 x 1016 cm-3 내지 9 x 1016 cm-3, 약 7 x 1016 cm-3 내지 8 x 1016 cm-3, 약 8 x 1016 cm-3 내지 9 x 1016 cm-3의 도핑 농도를 가질 수 있다.
제1 콜렉터 영역(197)의 두께는, 소정 실시예에 따라 약 500Å 내지 4000Å의 범위에서 선택될 수 있다. 이들 실시예들 중 일부에서, 제1 콜렉터 영역(197)의 두께는 다음과 같은 범위들 중 하나 내에서 선택될 수 있다: 약 500Å 내지 1000Å, 약 1000Å 내지 2000Å, 약 1000Å 내지 3000Å, 약 1500Å 내지 2000Å, 약 2000Å 내지 3000Å, 약 2000Å 내지 4000Å, 약 2500Å 내지 4000Å, , 또는 약 3000Å 내지 4000Å. 이들 두께 범위들 중 임의의 것은, 앞서 논의된 도핑 농도들 중 임의의 것과 조합하여 구현될 수 있다. 도 12a의 쌍극성 트랜지스터(189)에서, 제1 콜렉터 영역(197)의 두께는, 베이스(196)와 다른 콜렉터 영역(201) 사이의 가장 짧은 거리로서 측정될 수 있다.
제1 콜렉터 영역(197)에서의 더 높은 도핑 농도는 쌍극성 트랜지스터(189)의 RF 이득을 감소시킬 수 있다. 전력 증폭기 시스템 등의, 쌍극성 트랜지스터(189)를 포함하는 시스템의 RF 이득 규격을 충족하기 위하여, 쌍극성 트랜지스터(189)의 특징들에 대한 다른 변경은 이러한 RF 이득에서의 감소에 대응할 필요가 있을 수 있다. 쌍극성 트랜지스터(189)의 다른 콜렉터 영역(201)에서의 하나 이상의 계조는, 제1 콜렉터 영역(197)에서의 더 높은 도핑 농도와 연관된 RF 이득에서의 손실의 일부 또는 전부를 보상할 수 있다. 동시에, 쌍극성 트랜지스터(189)를 포함하는 전력 증폭기 시스템의 ACPR2 및/또는 ACLR2 규격은 여전히 충족될 수 있다.
다른 콜렉터 영역(201)은 도핑이 상이한 비율로 변하는 복수의 계조를 포함할 수 있다. 도 12a 및 도 12b에 나타낸 바와 같이, 다른 콜렉터 영역(201)은, 제1 계조를 갖는 제2 콜렉터 영역(198), 및 제2 계조를 갖는 제3 콜렉터 영역(199)을 포함할 수 있다. 제1 계조에서, 도핑 농도는 베이스(196)로부터 멀어지는 방향으로 도핑 농도가 증가할 수 있다. 도핑 농도는 또한, 제2 계조에서 베이스(196)로부터 멀어지는 방향으로 증가할 수 있다. 도핑 농도는 제1 계조에서와는 상이한 비율로 제2 계조에서 증가할 수 있다. 예를 들어, 도 12b에 나타낸 바와 같이, 도핑 농도는 제1 계조에서 보다는 제2 계조에서 더 큰 비율로 증가할 수 있다. 본 발명의 일부 다른 구현에서, 제1 계조 및 제2 계조는 실질적으로 동일한 비율로 증가하는 각각의 도핑 농도를 가질 수 있다. 예를 들어, 콜렉터가 제1 계조로부터 제2 계조로 천이하는 도핑 농도에서의 불연속이 존재할 수 있고 및/또는 제1 계좌 제2 계조 사이에서 균일한 도핑을 갖는 콜렉터 영역이 존재할 수 있다. 제1 계조 및/또는 제2 계조는 선형으로 또는 비선형으로(예를 들어, 포물선으로) 변할 수 있다. 도 12b에 나타낸 예에서, 제1 계조 및 제2 계조는 양쪽 모두 선형으로 변하는 도핑 농도를 가질 수 있다.
제2 콜렉터 영역(198)은 N- 도핑된 GaAs를 포함할 수 있다. 제1 계조는 제2 콜렉터 영역(198)에까지 이를 수 있다. 제2 콜렉터 영역(198)에서의 도핑 농도는, 베이스(196) 및 제1 콜렉터 영역(197)으로부터 멀어질수록 증가할 수 있다. 일부 실시예에서, 제1 콜렉터 영역(197)에 인접한 제2 콜렉터 영역(198)의 도핑 농도는, 제1 콜렉터 영역(196)의 도핑 농도보다 약 10배 낮은 도핑 농도에서 시작할 수 있다. 예를 들어, 도 12b에 도시된 바와 같이, 제1 콜렉터 영역(196)의 도핑 농도는 약 6 x 1016 cm-3일 수 있고, 제2 콜렉터 영역의 가장 낮은 도핑 농도는 약 7.5 x 1015 cm-3일 수 있다. 도 12b에 역시 도시된 바와 같이, 제2 콜렉터 영역(198)은 약 5000Å의 두께를 가질 수 있고, 도핑 농도는, 제1 콜렉터 영역(196)과의 계면에서의 약 7.5 x 1015 cm-3으로부터 제3 콜렉터 영역(199)과의 계면에서의 3 x 1016 cm-3까지 점차 변화할 수 있다. 일부 실시예에서, 제3 콜렉터 영역(199)과의 계면에서의 도핑 농도는, 제1 계조가 제2 계조와 만나는 곳에서 실질적으로 동일할 수 있다. 이것은 콜렉터(194)와 연관된 커패시턴스에서의 불연속을 감소시킬 수 있다. 제1 계조는 베이스-대-콜렉터 커패시턴스를 감소시킬 수 있고 결과적으로, 쌍극성 트랜지스터(189)의 RF 이득 등의 이득을 증가시킬 수 있다.
제3 콜렉터 영역(199)은 N- 도핑된 GaAs를 포함할 수 있다. 제2 계조는 제3 콜렉터 영역(199)에까지 이를 수 있다. 제3 콜렉터 영역(199)에서의 도핑 농도는, 제2 콜렉터 영역(198)으로부터 멀어질수록 증가할 수 있다. 제2 콜렉터 영역(198)에 인접한 제3 콜렉터 영역(199)의 도핑 농도는, 제2 콜렉터 영역(198)의 최대 도핑 농도와 거의 같은 도핑 농도를 가질 수 있다. 도 12b에 역시 도시된 바와 같이, 제3 콜렉터 영역(199)은 약 3000Å의 두께를 가질 수 있고, 도핑 농도는, 제2 콜렉터 영역(198)과의 계면에서의 약 3 x 1016 cm-3으로부터 서브-콜렉터(192)와의 계면에서의 6 x 1016 cm-3까지 점차 변화할 수 있다. 일부 실시예에서, 제3 콜렉터 영역(199)의 최대 도핑 농도는, 서브-콜렉터(192)의 도핑 농도보다 약 100배 낮을 수 있다. 예를 들어, 도 12b에 도시된 바와 같이, 제3 콜렉터 영역(199)의 최대 도핑 농도는 약 6 x 1016 cm-3일 수 있고, 서브-콜렉터(192)의 도핑 농도는 약 5 x 1018 cm-3일 수 있다.
서브-콜렉터(192)와의 계면에서의 제3 콜렉터 영역(199)의 도핑 농도는, 베이스가 전위에 결합된 저항을 가질 경우, 콜렉터로부터 에미터로의 항복 전압을 결정할 수 있다. 이러한 항복 전압은 "BVCEX"라 부를 수 있다. 더 높은 BVCEX는 안정 동작 영역(SOA; safe operating region)을 증가시킬 수 있다. 서브-콜렉터(192)와의 계면에서의 제3 콜렉터 영역(199)의 더 높은 도핑은 SOA를 감소시킬 수 있다. 서브-콜렉터(192)와의 계면에서의 제3 콜렉터 영역(199)을 너무 낮게 도핑하면, 너무 가파른 항복 전류를 초래하여, 쌍극성 트랜지스터(189)의 견고성을 감소시킬 수 있다. 소정 실시예에서, 서브-콜렉터(192)와의 계면에서 제3 콜렉터 영역(199)에서의 도핑 농도는 약 5 x 1016 cm-3 내지 9 x 1016 cm-3의 범위에서 선택될 수 있다. 이러한 도핑 농도는, 쌍극성 트랜지스터(189)에 대한 바람직한 BVCEX 값 및/또는 바람직한 SOA를 야기할 수 있다. 쌍극성 트랜지스터(189)와 연관된 BVCEX 값에 관한 더 상세한 사항은 도 13을 참조하여 제공될 것이다.
베이스(196)는 P+ 도핑된 GaAs를 포함할 수 있다. 베이스(196)는, 전력 증폭기 시스템에서 이용되는 다른 쌍극성 트랜지스터에서의 베이스보다 더 얇을 수 있고 및/또는 높은 도핑 농도를 가질 수 있다. 베이스(196)의 두께를 감소시키고 베이스(196)의 도핑 농도를 증가시키는 것은 RF 이득을 증가시키고 DC 이득을 실질적으로 동일하게 유지할 수 있다. 예를 들어, 소정 구현에서, 베이스(196)의 도핑 농도는 약 2 x 1019 cm-3 내지 7 x 1019 cm-3의 범위에서 선택될 수 있다. 베이스(196)의 두께는, 소정 구현에 따라 약 350Å 내지 1400Å의 범위에서 선택될 수 있다. 소정 구현에서, 베이스(196)의 두께는 약 500 Å 내지 약 900 Å 범위에서 선택될 수 있다. 여기서 개시된 범위로부터 선택된 임의의 베이스 두께는, 여기서 개시된 범위로부터 선택된 임의의 베이스 도핑 농도와 조합하여 구현될 수 있다. 한 예로서, 베이스(196)는, 5.5 x 1019 cm-3의 도핑 농도와 500Å의 두께를 가질 수 있다. 도 12a의 쌍극성 트랜지스터(189)에서, 두께는, 에미터(203)와 제1 콜렉터 영역(196) 사이의 가장 짧은 거리일 수 있다.
베이스(196)의 도핑과 두께의 곱은 "Gummel number"라 부를 수 있다. 일부 실시예에서, Gummel number는, 쌍극성 트랜지스터(189)가 대략 일정한 베타 값을 가질 수 있도록, 대략 일정할 수 있다. 예를 들어, 선택된 범위 내에서 베이스(196)의 두께를 증가시키는 것은, 베이스(196)의 도핑 농도에서의 대응하는 감소를 동반하여 Gummel number를 거의 일정하게 유지할 수 있다. 또 다른 예로서, 선택된 범위 내에서 베이스(196)의 두께를 감소시키는 것은, 베이스(196)의 도핑 농도에서의 대응하는 증가를 동반하여 Gummel number를 거의 일정하게 유지할 수 있다. 베이스(196)의 두께를 감소시키는 것과 베이스(196)의 도핑을 증가시키는 것은, 베이스(196)와 연관된 저항에서의 사소한 변화를 야기할 수 있다. 예를 들어, 900Å으로부터 500Å까지의 베이스(196)의 두께를 변경하는 것과 4 x 1019 cm-3으로부터 5.5 x 1019 cm-3까지의 베이스(196)의 도핑 농도를 변경하는 것은, 베이스(196)의 저항에 그렇게 영향을 미치지 않을 수 있다.
쌍극성 트랜지스터(189)는, 콜렉터에 대한 콜렉터 콘택트(208), 베이스(196)에 대한 베이스 콘택트(들)(209), 및 에미터(202)에 대한 에미터 콘택트(212)를 포함할 수 있다. 이들 콘택트들은, 쌍극성 트랜지스터(189)로의 및/또는 쌍극성 트랜지스터(189)로부터의 전기 접속을 제공할 수 있다. 콘택트들(208, 209, 및 212)은 임의의 적절한 도전성 재료로 형성될 수 있다. 도 12a에 나타낸 바와 같이, 에미터 콘택트(212)는, 상부 콘택트(207), 하부 콘택트(206), 및 에미터 캡(202) 위에 배치될 수 있다.
쌍극성 트랜지스터(189)는 기판(191) 위에 서브-콜렉터(192)를 포함할 수 있다. 서브-콜렉터(192)는 다른 콜렉터 영역(201) 아래에 있을 수 있다. 예를 들어, 도 12a에 나타낸 바와 같이, 서브-콜렉터(192)는, 제3 콜렉터 영역(199)과 기판(191) 사이에 배치될 수 있다. 서브-콜렉터(192)는 제3 콜렉터 영역(199)에 인접할 수 있다. 서브-콜렉터(192)는 균일 도핑된 영역일 수 있다. 일부 실시예에서, 서브-콜렉터(192)의 도핑 농도는, 제3 콜렉터 영역(199)의 가장 높은 도핑 농도의 적어도 10배 내지 100배일 수 있다. 도 12b에 도시된 바와 같이, 서브-콜렉터(192)는, 소정 실시예에서, 5 x 1018 cm--3 정도의 도핑 농도와 적어도 약 8000 Å의 두께를 가질 수 있다. 서브-콜렉터(192)와 물리적으로 접촉하는 콜렉터 콘택트(208)는 콜렉터(194)로의 전기 접속을 제공할 수 있다.
도 12c는 도 12a의 쌍극성 트랜지스터(189)의 부분들에 대응하는 예시적 재료를 나타내는 범례(200)이다. 도 12a 및 도 12c 사이의 점선은, 범례(200)의 재료들이 쌍극성 트랜지스터(189)의 특정 부분에 대응한다는 나타내기 위해 포함된 것이다. 범례(200)는, 소정 실시예에서, 기판(191)은 반-절연성 GaAs일 수 있고, 서브-콜렉터(192)는 N+ GaAs일 수 있고, 제3 콜렉터 영역(199)은 N- GaAs일 수 있고, 제2 콜렉터 영역(198)은 N- GaAs일 수 있고, 제1 콜렉터 영역(197)은 N+ GaAs일 수 있고, 베이스(196)는 P+ GaAs일 수 있고, 에미터(203)는 N- InGaP일 수 있고, 에미터 캡(202)은 N- GaAs일 수 있고, 하부 콘택트(206)는 N+ GaAs일 수 있고, 상부 콘택트(207)는 InGaAs일 수 있다는 것을 나타낸다. 일부 실시예에서, 쌍극성 트랜지스터(189)의 영역들 중 하나 이상은 범례(200)에서 제공된 예시적 재료 대신에 적절한 대안적 재료를 포함할 수 있다는 점을 이해해야 한다. 게다가, 여기서 설명된 임의의 쌍극성 트랜지스터에서 n-타입 도핑 및 p-타입 도핑은 트랜지스터의 일부 또는 전부에 걸쳐 서로 바뀌어질 수 있다. 따라서, 여기서 설명된 특징들의 임의의 조합은 NPN 트랜지스터 및/또는 PNP 트랜지스터에 적용될 수 있다.
실험 데이터는, 도 12a의 쌍극성 트랜지스터(189)를 포함하는 전력 증폭기 시스템은, 특별히 충족하기 어려웠던 ACPR2, ACLR2, 및 RF 이득 규격을 포함한, 현재의 선형성 규격을 충족했다는 것을 나타낸다. 게다가, 실험 데이터는, 도 12a의 쌍극성 트랜지스터(189)는, 예를 들어, BVCEX 값과 안전 동작 영역(SOA)으로 표시되는, 바람직한 투박성 품질(ruggedness quality)을 갖는다는 것을 나타낸다.
도 13은 도 12a의 쌍극성 트랜지스터(100)와 종래의 쌍극성 트랜지스터에 대한 BVCEX와 전류 밀도 사이의 관계를 나타내는 그래프이다. 도 13에서, "+" 심볼은 쌍극성 트랜지스터(189)에 대응하는 데이터를 나타내고, "o" 심볼은 현재의 최신 기술의 쌍극성 트랜지스터에 대응하는 데이터를 나타낸다. 앞서 언급된 바와 같이, BVCEX는, 베이스가 전위에 결합된 저항을 갖는 쌍극성 트랜지스터에서 콜렉터로부터 에미터로의 항복 전압을 나타낼 수 있다.
도 13에서, SOA는 예시된 BVCEX 곡선 아래의 영역으로 표현된다. 쌍극성 트랜지스터가 그 BVCEX 곡선에 대응하는 전압 및 전류 밀도에서 동작할 때, 쌍극성 트랜지스터는 항복(break down)하는 포인트에 도달한다. 게다가, 쌍극성 트랜지스터가 그 대응하는 BVCEX 곡선 위에 있는 전압 및 전류 밀도에서 동작할 때, 쌍극성 트랜지스터는 항복한다.
도 13의 데이터는, 쌍극성 트랜지스터(189)가, 특정한 전류 밀도에서 대응하는 BVCEX 곡선 상의 BVCEX 값 아래의 전압에서 동작할 때 SOA 내에서 동작한다는 것을 나타낸다. 도 13의 데이터는 또한, 쌍극성 트랜지스터(189)가, 특정한 전압 레벨에서 대응하는 BVCEX 곡선 상의 전류 밀도 아래의 전류 밀도에서 동작할 때 SOA 내에서 동작한다는 것을 나타낸다. 또한, 전압 및 전류 밀도 조합이 BVCEX 곡선 아래에 있는 한, 쌍극성 트랜지스터는 SOA 내에서 동작해야 한다. 도 13에 도시된 바와 같이, 쌍극성 트랜지스터(189)는 종래의 쌍극성 트랜지스터보다 큰 SOA를 가진다. 쌍극성 트랜지스터(189)는 더 큰 SOA를 갖기 때문에 종래의 쌍극성 트랜지스터에 비해 증가된 투박성을 가지며, 더 높은 전류 밀도와 전압에서 항복하지 않고 동작할 수 있다. 따라서, 쌍극성 트랜지스터(189)는 바람직한 투박성을 가진다.
도 14a는 또 다른 실시예에 따른 쌍극성 트랜지스터(213)의 예시적 단면을 도시한다. 도 14a의 쌍극성 트랜지스터(213)는, 도 14a의 콜렉터 영역(217)은 도 12a의 다른 콜렉터 영역(201)과 상이하다는 점을 제외하고는, 도 12a의 쌍극성 트랜지스터(189)와 실질적으로 동일하다. 더 구체적으로는, 도 14a에 도시된 여기서의 콜렉터 영역(217)은 도 12a의 다른 콜렉터 영역(201)과는 상이한 도핑 프로파일을 가진다. 도 14b는 도 14a의 쌍극성 트랜지스터(213)의 부분들의 예시적 도핑 농도를 도시하는 그래프이다.
쌍극성 트랜지스터(213)는, 유사하게, 제1 콜렉터 영역(197)과 또 다른 콜렉터 영역(217)을 갖는 콜렉터(194)를 포함할 수 있다. 제1 콜렉터 영역(197)은, 도 12a의 제1 콜렉터 영역(197)을 참조하여 설명된 특징들의 임의의 조합을 포함할 수 있다. 다른 콜렉터 영역(217)은, 베이스(196)로부터 멀어질수록 도핑 농도가 변하는(예를 들어, 증가하는) 단일의 계조를 포함할 수 있다.
쌍극성 트랜지스터(213)를 포함하는 전력 증폭기 시스템 등의, 시스템의 RF 이득 규격을 충족하기 위하여, 쌍극성 트랜지스터(213)의 다른 콜렉터 영역(217)에서의 단일 계조는, 제1 콜렉터 영역(197)에서의 더 높은 도핑 농도와 연관된 RF 이득에서의 손실의 일부 또는 전부를 보상할 수 있다. 동시에, 쌍극성 트랜지스터(213)를 포함하는 전력 증폭기 시스템의 ACPR2 및/또는 ACLR2 규격은 여전히 충족될 수 있다. 다른 콜렉터 영역(217)은 도 14a 및 도 14b에 나타낸 바와 같이 제2 콜렉터 영역(214)과 제3 콜렉터 영역(216)을 포함할 수 있다. 예를 들어, 도 14d 내지 도 14f에 도시된 바와 같은, 다른 실시예에서, 균일 도핑된 부분은 콜렉터 영역(217)으로부터 생략될 수 있다.
도 14a 및 도 14b에 나타낸 바와 같이, 콜렉터 영역(217)은 균일한 도핑을 갖는 제2 콜렉터 영역(214)을 포함할 수 있다. 제2 콜렉터 영역(214)은 N- 도핑된 GaAs를 포함할 수 있다. 일부 실시예에서, 제2 콜렉터 영역(214)의 도핑 농도는, 제1 콜렉터 영역(197)의 도핑 농도보다 약 10배 낮은 도핑 농도를 가진다. 소정 실시예에 따르면, 제2 콜렉터 영역의 도핑 농도는 약 7.5 x 1015 cm--3 내지 1.5 x 1016 cm--3의 범위로부터 선택될 수 있다. 제2 콜렉터 영역(214)은 약 2000Å 내지 4000Å의 범위로부터 선택된 두께를 가질 수 있다. 일부 실시예에서, 제2 콜렉터 영역(214)의 도핑 농도는 제3 콜렉터 영역(216)이 점차 변화하기 시작하는 도핑 농도와 대략 동일할 수 있다. 이것은 콜렉터(194)와 연관된 커패시턴스에서의 불연속을 감소시킬 수 있다.
제3 콜렉터 영역(216)은 N- 도핑된 GaAs를 포함할 수 있다. 단일 계조는 제3 콜렉터 영역(216)에까지 이를 수 있다. 다른 실시예에서, 예를 들어, 도 14d 내지 도 14f에 도시된 바와 같이, 단일 계조는 각각의 콜렉터 영역(219)에까지 이를 수 있다. 도 14a의 제3 콜렉터 영역(216)에서의 도핑 농도는, 베이스(196), 제1 콜렉터 영역(197), 및/또는 제2 콜렉터 영역(214)으로부터 멀어질수록 증가할 수 있다. 제2 콜렉터 영역(214)에 인접한 제3 콜렉터 영역(216)의 도핑 농도는, 제2 콜렉터 영역(214)의 도핑 농도와 거의 같은 도핑 농도를 가질 수 있다. 제3 콜렉터 영역(216)은 약 4000Å 내지 7000Å의 범위로부터 선택된 두께를 가질 수 있다. 제3 콜렉터 영역(216)에서의 도핑 농도는 제2 콜렉터 영역(214)과의 계면에서의 약 7.5 x 1015 cm-3으로부터 서브-콜렉터(192)와의 계면에서의 적어도 약 5 x 1016 cm--3까지 점차 변화할 수 있다. 일부 실시예에서, 제3 콜렉터 영역(216)의 최대 도핑 농도는, 서브-콜렉터(192)의 도핑 농도보다 약 100배 낮을 수 있다.
도 14a를 계속 참조하면, 서브-콜렉터(192)와의 계면에서의 제3 콜렉터 영역(216)의 도핑 농도는 BVCEX를 결정할 수 있다. 서브-콜렉터(192)와의 계면에서의 제3 콜렉터 영역(216)의 더 높은 도핑은 SOA를 감소시킬 수 있다. 서브-콜렉터(192)와의 계면에서의 제3 콜렉터 영역(216)을 너무 낮게 도핑하면, 너무 가파른 항복 전류를 초래하여, 쌍극성 트랜지스터(213)의 견고성을 감소시킬 수 있다. 소정 실시예에서, 서브-콜렉터(192)와의 계면에서 제3 콜렉터 영역(216)에서의 도핑 농도는 약 5 x 1016 cm-3 내지 9 x 1016 cm-3의 범위에서 선택될 수 있다. 이러한 도핑 농도는, 쌍극성 트랜지스터(213)에 대한 바람직한 BVCEX 값 및/또는 바람직한 SOA를 야기할 수 있다.
도 14c의 범례(200)에 도시된 바와 같이, 쌍극성 트랜지스터(213)는 쌍극성 트랜지스터(189)와 실질적으로 동일한 재료로 형성되고, 콜렉터(194)에서는 상이한 도핑 프로파일을 가질 수 있다.
도 14d는 본 발명의 또 다른 실시예에 따른 쌍극성 트랜지스터(218)의 예시적 단면을 도시한다. 도 14d의 쌍극성 트랜지스터(218)는, 도 14d의 콜렉터 영역(219)은 도 14a의 다른 콜렉터 영역(217)과 상이하다는 점을 제외하고는, 도 14a의 쌍극성 트랜지스터(213)와 실질적으로 동일하다. 더 구체적으로는, 계조는 도 14d의 콜렉터 영역(219)에까지 이른다. 쌍극성 트랜지스터(218)의 콜렉터(194)는 제1 콜렉터 영역(197) 및 다른 콜렉터 영역(219)으로 구성될 수 있다. 도 14d에 나타낸 바와 같이, 쌍극성 트랜지스터(218)의 콜렉터(194)는 제1 콜렉터 영역(197) 및 제2의 다른 콜렉터 영역(219)만을 포함한다. 도 14e는 도 14d의 쌍극성 트랜지스터(218)의 부분들의 예시적 도핑 농도를 도시하는 그래프이다. 도 14f의 범례(200)에 도시된 바와 같이, 쌍극성 트랜지스터(218)는 쌍극성 트랜지스터(189) 및/또는 쌍극성 트랜지스터(213)와 실질적으로 동일한 재료로 형성되고, 콜렉터(194)에서는 상이한 도핑 프로파일을 가질 수 있다.
쌍극성 트랜지스터(218)는 제1 콜렉터 영역(197)과 또 다른 콜렉터 영역(219)을 갖는 콜렉터(194)를 포함할 수 있다. 제1 콜렉터 영역(197)은, 도 12a의 제1 콜렉터 영역(197)을 참조하여 설명된 특징들의 임의의 조합을 포함할 수 있다. 콜렉터 영역(219)은, 도핑 농도가 베이스(196)로부터 멀어질수록 변하고(예를 들어, 증가하고) 전체의 콜렉터 영역(219)까지 이르는 단일의 계조를 포함할 수 있다.
쌍극성 트랜지스터(218)를 포함하는 전력 증폭기 시스템 등의, 시스템의 RF 이득 규격을 충족하기 위하여, 쌍극성 트랜지스터(218)의 콜렉터 영역(219)에서의 단일 계조는, 제1 콜렉터 영역(197)에서의 더 높은 도핑 농도와 연관된 RF 이득에서의 손실의 일부 또는 전부를 보상할 수 있다. 동시에, 쌍극성 트랜지스터(218)를 포함하는 전력 증폭기 시스템의 ACPR2 및/또는 ACLR2 규격은 여전히 충족될 수 있다. 다른 콜렉터 영역(219)에서의 계조는 쌍극성 트랜지스터(218)의 BVCEX 및/또는 SOA를 증가시킬 수 있다. 예를 들어, 소정 실시예에서, 콜렉터 영역(219)에서의 도핑 농도는 서브-콜렉터(192)와의 계면에서의 도핑 농도를 가질 수 있고, 이는 약 5 x 1016 cm-3 내지 9 x 1016 cm-3의 범위에서 선택될 수 있다. 콜렉터 영역(219)은, 여기서 설명된 하나 이상의 특징을 달성하기 위해 여기서 설명된 임의의 적절한 두께 또는 계조를 가질 수 있다. 일부 실시예에서, 콜렉터 영역은 약 4000Å 내지 7000Å의 범위로부터 선택된 두께를 가질 수 있다. 소정 실시예에 따르면, 콜렉터(219)에서의 계조는, 제1 콜렉터 영역(197)과의 계면에서의 약 7.5 x 1015 cm-3으로부터 서브-콜렉터(192)와의 계면 또는 그 부근에서의 적어도 약 5 x 1016 cm--3까지 점차 변화할 수 있다.
도 15는 본 발명의 관련된 방법의 실시예에 따라 쌍극성 트랜지스터를 형성하는 프로세스(221)의 예시적 흐름도이다. 여기서 논의된 임의의 프로세스는 더 많거나 더 적은 동작을 포함할 수도 있고, 동작들은, 적절하다면, 임의 순서로 수행될 수도 있다는 것을 이해할 것이다. 또한, 프로세스의 하나 이상의 작용은 직렬로 또는 병렬로 수행될 수 있다. 프로세스(221)는, 도 12a의 쌍극성 트랜지스터(189), 도 14a의 쌍극성 트랜지스터(213), 도 14d의 쌍극성 트랜지스터(218), 또는 그 임의의 조합을 형성하면서 수행될 수 있다. 블록(222)에서, 쌍극성 트랜지스터의 서브-콜렉터가 형성된다. 서브-콜렉터는, 여기서 설명된 서브-콜렉터들, 예를 들어, 서브-콜렉터(192)의 특징들의 임의의 조합을 포함할 수 있다. 블록(223)에서 적어도 하나의 계조를 포함하는 콜렉터 영역이 형성될 수 있다. 적어도 하나의 계조는 본 분야에 공지된 임의의 적절한 도핑 방법에 의해 형성될 수 있다. 콜렉터 영역은 서브-콜렉터에 인접하게, 예를 들어, 도 12a, 도 14a, 및 도 14d의 배향에서 서브-콜렉터 바로 위에 있을 수 있다. 콜렉터 영역은, 다른 콜렉터 영역(201, 217 및/또는 219)을 참조하여 여기서 설명된 특징들의 임의의 조합을 포함할 수 있다. 예를 들어, 콜렉터 영역은 일부 실시예에서 2개의 계조를 가질 수 있다. 콜렉터 영역의 적어도 하나의 계조는 쌍극성 트랜지스터의 RF 이득을 증가시키고 및/또는 쌍극성 트랜지스터의 투박성을 증가시킬 수 있다. 예를 들어, 적어도 하나의 계조는, 제1 콜렉터 영역에서의 높은 도핑 농도로부터 생기는 쌍극성 트랜지스터의 이득에서의 일부 또는 전부를 보상할 수 있다. 블록(224)에서 높은 도핑 농도를 갖는 상이한 콜렉터 영역이 베이스에 인접하게 형성될 수 있다. 높은 도핑 농도는, 여기서 설명된 제1 콜렉터 영역(197)의 도핑 농도들 중 임의의 것, 예를 들어, 적어도 약 3.0 x 1016 cm-3일 수 있다. 게다가, 제1 콜렉터 영역의 높은 도핑 농도와 두께는 함께 하나 이상의 제2 채널 선형성 척도를 개선시킬 수 있다.
도 16은, 도 12a의 하나 이상의 쌍극성 트랜지스터(189), 도 14a의 하나 이상의 쌍극성 트랜지스터(213), 도 14d의 하나 이상의 쌍극성 트랜지스터(218), 또는 이들의 임의 조합을 포함할 수 있는 모듈(226)의 개략적 블록도이다. 모듈(226)은 전력 증폭기 시스템의 일부 또는 모두일 수 있다. 모듈(226)은 일부 구현에서 멀티칩 모듈 및/또는 전력 증폭기 모듈이라 부를 수 있다. 모듈(226)은, 기판(227)(예를 들어, 팩키징 기판), 다이(228)(예를 들어, 전력 증폭기 다이), 정합망(229) 등, 또는 이들의 임의 조합을 포함할 수 있다. 예시되지는 않았지만, 모듈(226)은, 일부 구현에서, 기판(227)에 결합된 하나 이상의 다른 다이 및/또는 하나 이상의 회로 요소를 포함할 수 있다. 하나 이상의 다른 다이는, 예를 들어, 전력 증폭기 바이어스 회로 및/또는 직류 대 직류(DCDC) 변환기를 포함할 수 있는 제어기 다이를 포함할 수 있다. 팩키징 기판 상에 탑재된 예시적인 회로 요소는, 예를 들어, 임의의 원하는 개수의 인덕터, 커패시터, 임피던스 정합망 등, 또는 이들의 임의 조합을 포함할 수 있다.
모듈(226)은, 모듈(226)의 기판(227)에 탑재 및/또는 결합된 복수의 다이 및/또는 기타의 컴포넌트를 포함할 수 있다. 일부 구현에서, 기판(227)은, 다이 및/또는 컴포넌트를 지지하고 모듈(226)이 전화 기판 등의 회로 기판 상에 탑재될 때 외부 회로로의 전기 접속을 제공하도록 구성된 다중층 기판일 수 있다.
전력 증폭기 다이(228)는 모듈(226)의 입력 핀(RF_IN)에서 RF 신호를 수신할 수 있다. 전력 증폭기 다이(228)는, 예를 들어, RF 신호를 증폭하도록 구성된 다단 전력 증폭기를 포함한, 하나 이상의 전력 증폭기를 포함할 수 있다. 전력 증폭기 다이(228)는, 입력 정합망(231), (구동기 증폭기(DA)라고 할 수 있는) 제1단 전력 증폭기(232), 단간 정합망(233), (출력 증폭기(OA)라고 할 수 있는) 제2단 전력 증폭기(234), 또는 이들의 임의 조합을 포함할 수 있다.
전력 증폭기는 제1단 전력 증폭기(232)와 제2단 전력 증폭기(234)를 포함할 수 있다. 제1단 전력 증폭기(232) 및/또는 제2단 전력 증폭기(234)는, 도 12a의 하나 이상의 쌍극성 트랜지스터(189), 도 14a의 하나 이상의 쌍극성 트랜지스터(213), 도 14d의 하나 이상의 쌍극성 트랜지스터(218), 또는 이들의 임의 조합을 포함할 수 있다. 게다가, 도 12a의 쌍극성 트랜지스터(189), 도 14a의 쌍극성 트랜지스터(213) 및/또는 도 14d의 쌍극성 트랜지스터(218)는, 전력 모듈(226) 및/또는 전력 증폭기 다이(228)가 여기서 설명된 임의의 선형성 및/또는 RF 이득 규격을 충족하는 것을 도울 수 있다.
RF 입력 신호는 입력 정합망(231)을 통해 제1단 전력 증폭기(232)에 제공될 수 있다. 정합망(231)은 제1단 바이어스 신호를 수신할 수 있다. 제1 바이어스 신호는, PA 다이(228) 상에서, 모듈(226)의 PA 다이(228) 바깥에서, 또는 모듈(226) 외부적으로 생성될 수 있다. 제1단 전력 증폭기(232)는 RF 입력을 증폭하여 증폭된 RF 입력을 단간 정합 회로(233)를 통해 제2단 전력 증폭기(234)에 제공할 수 있다. 단간 정합 회로(233)는 제2단 바이어스 신호를 수신할 수 있다. 제2단 바이어스 신호는, PA 다이(228) 상에서, 모듈(226)의 PA 다이(228) 바깥에서, 또는 모듈(226) 외부적으로 생성될 수 있다. 제2단 전력 증폭기(234)는 증폭된 RF 출력 신호를 생성할 수 있다.
증폭된 RF 출력 신호는 출력 정합망(229)을 통해 전력 증폭기 다이(228)의 출력 핀(RF_OUT)에 제공될 수 있다. 정합망(229)은, 신호 반사 및/또는 기타의 신호 왜곡의 감소를 보조하기 위해 모듈(226) 상에 제공될 수 있다. 전력 증폭기 다이(228)는 임의의 적절한 다이일 수 있다. 일부 구현에서, 전력 증폭기(228) 다이는 갈륨 비소(GaAs) 다이이다. 이들 구현들 중 일부에서, GaAs 다이는 이종접합 쌍극성 트랜지스터(HBT) 프로세스를 이용하여 형성된 트랜지스터를 가진다.
모듈(226)은 또한, 예를 들어, 전력 증폭기 다이(228)에 전기적으로 접속될 수 있는, 하나 이상의 전원 핀을 포함할 수 있다. 하나 이상의 전원 핀은, 일부 구현에서 상이한 전압 레벨들을 가질 수 있는 VSUPPLY1 및 VSUPPLY2 등의, 공급 전압을 전력 증폭기에 제공할 수 있다. 모듈(226)은, 예를 들어, 멀티칩 모듈 상의 트레이스에 의해 형성될 수 있는, 인덕터 등의 회로 요소를 포함할 수 있다. 인덕터는 초크 인덕터(choke inductor)로서 동작할 수 있고, 공급 전압과 전력 증폭기 다이(228) 사이에 배치될 수 있다. 일부 구현에서, 인덕터는 표면 탑재된다. 추가적으로, 회로 요소들은, 인덕터와 병렬로 전기적으로 접속되고 핀 RF_IN 상에서 수신된 신호의 주파수 부근의 주파수에서 공진하도록 구성된 커패시터를 포함할 수 있다. 일부 구현에서, 커패시터는 표면 탑재 커패시터를 포함할 수 있다.
모듈(226)은, 예를 들어, 추가의 전력 증폭기 다이, 커패시터 및/또는 인덕터를 포함한, 더 많거나 더 적은 컴포넌트를 포함하도록 수정될 수 있다. 예를 들어, 모듈(226)은, 하나 이상의 추가의 정합망(229)을 포함할 수 있다. 또 다른 예로서, 모듈(226)은, 추가의 전력 증폭기 다이 뿐만 아니라, 추가의 전력 증폭기 다이와 모듈(226)의 전원 핀 사이에 배치된 병렬 LC 회로로서 동작하도록 구성된 추가의 커패시터와 인덕터를 포함할 수 있다. 모듈(226)은, 전력 증폭기 다이(228) 상에 배치된 입력단에 별도의 전원이 제공되는 구현에서 및/또는 모듈(226)이 복수의 대역에 걸쳐 동작하는 구현에서와 같이, 추가 핀을 갖도록 구성될 수 있다.
모듈(226)은, 약 3.2V 내지 4.2V의, 양호한 선형성(예를 들어, 여기서 설명된 임의의 제2 채널 선형성 규격을 충족), 고 효율(예를 들어, 28.25 dBm에서 약 40%의 PAE), 큰 동적 범위, 작고 낮은 프로파일 팩키지(예를 들어, 10-패드 구성을 갖는 3 mm x 3 mm x 0.9 mm), 전원 차단 제어, 낮은 콜렉터 전압 동작의 지원, 디지털 인에이블, 기준 전압을 요구하지 않음, CMOS 호환형 제어 신호, 통합된 방향성 커플러, 또는 이들의 임의 조합의, 저전압 정극성 바이어스 공급을 가질 수 있다.
본 발명의 일부 구현에서, 모듈(226)은, WCDMA(Wideband Code Division Multiple Access) 응용을 위해 개발된 완전 정합된 10-패드 표면 탑재 모듈인 전력 증폭기 모듈이다. 이러한 작고 효율적인 모듈은 전체의 1920-1980 MHz 대역폭 커버리지를 단일의 컴팩트 팩키지 내에 팩킹할 수 있다. 전체 전력 범위를 통틀어 달성되는 높은 효율성 때문에, 모듈(226)은 이동 전화에 대한 원하는 대화-시간을 전달할 수 있다. 모듈(226)은, HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), 및 높은 전력 부가 효율을 갖는 LTE(Long Term Evolution) 데이터 전송의 엄격한 스펙트럼 선형성 요건을 충족할 수 있다. 지향성 커플러는 모듈(226) 내에 통합될 수 있고 이에 따라 외부 커플러에 대한 필요성을 제거할 수 있다.
다이(228)는, 도 12a의 하나 이상의 쌍극성 트랜지스터(189), 도 14a의 하나 이상의 쌍극성 트랜지스터(213), 도 14d의 하나 이상의 쌍극성 트랜지스터(218), 또는 그 임의 조합 등의, 모듈(226)의 모든 능동 회로를 포함하는, 단일의 갈륨 비소(GaAs) 마이크로파 모놀리식 집적 회로(MMIC)에 구현된 전력 증폭기 다이일 수 있다. MMIC는 온-보드 바이어스 회로 뿐만 아니라 입력 정합망(231)과 단간 정합망(233)을 포함할 수 있다. 출력 정합망(229)은, 효율과 전력 성능을 증가 및/또는 최적화하기 위해 모듈(226)의 팩키지 내의 다이(228)로부터 분리되어 구현된 50 ohm 부하를 가질 수 있다.
모듈(226)은, 높은 효율과 양호한 선형성을 유지하면서(예를 들어, 여기서 설명된 임의의 제2 채널 선형성 규격을 충족하면서) 모든 정극성 전압 DC 공급 동작을 제공하는 GaAs 이종접합 쌍극성 트랜지스터(HBT) BiFET 프로세스로 제조될 수 있다. 모듈(226)로의 1차 바이어스는, 약 3.2 내지 4.2V로부터 선택된 범위의 출력을 갖는 임의의 3-셀 Ni-Cd 배터리, 단일-셀 Li-Ion 배터리, 또는 기타의 적절한 배터리로부터 직접 또는 중간 컴포넌트를 통해 공급될 수 있다. 소정 구현에서는 어떠한 기준 전압도 필요하지 않다. 전원 차단은 인에이블 전압을 제로 볼트로 설정함으로써 달성될 수 있다. 일부 구현에 따르면, 배터리로부터 공급되는 전체의 1차 전압에서 전형적인 "오프" 누설은 수 마이크로암페어이므로 어떠한 외부 공급측 스위치도 필요하지 않다.
여기서 설명된 임의의 장치, 시스템, 방법, 및 기기는, 무선 장치라고도 부를 수 있는, 이동 장치 등의 다양한 전자 장치에서 구현될 수 있다. 도 17은, 도 12a의 하나 이상의 쌍극성 트랜지스터(189), 도 14a의 하나 이상의 쌍극성 트랜지스터(213), 도 14d의 하나 이상의 쌍극성 트랜지스터(218), 또는 이들의 임의 조합을 포함할 수 있는 예시의 이동 장치(236)의 개략적 블록도이다.
이동 장치(236)의 예로서는, 셀룰러 전화(예를 들어, 스마트폰), 랩탑, 태블릿 컴퓨터, PDA(personal digital assistant), 전자 서적 리더기, 및 휴대형 디지털 매체 재생기가 포함될 수 있지만, 이것으로 제한되지 않는다. 예를 들어, 이동 장치(236)는, 예를 들어, GSM(Global System for Mobile), CDMA(code division multiple access), 3G, 4G, 및/또는 LTE(long term evolution)를 이용하여 통신하도록 구성된 다중대역/다중모드 이동 전화 등의, 다중대역 및/또는 다중모드 장치일 수 있다.
소정 실시예에서, 이동 장치(236)는, 스위칭 컴포넌트(237), 트랜시버 컴포넌트(238), 안테나(239), 도 1a의 하나 이상의 쌍극성 트랜지스터(189), 도 14a의 하나 이상의 쌍극성 트랜지스터(213), 도 14d의 하나 이상의 쌍극성 트랜지스터(218)를 포함할 수 있는 전력 증폭기(241), 제어 컴포넌트(242), 컴퓨터 판독가능한 매체(243), 프로세서(244), 배터리(246), 및 공급 제어 블록(247) 중에서 하나 이상을 포함할 수 있다.
트랜시버 컴포넌트(238)는 안테나(239)를 통한 송신을 위한 RF 신호를 생성할 수 있다. 또한, 트랜시버 컴포넌트(238)는 안테나(239)로부터의 인입 RF 신호를 수신할 수 있다.
RF 신호의 송수신과 연관된 다양한 기능들은, 도 17에서 트랜시버(238)로서 집합적으로 나타낸 하나 이상의 컴포넌트에 의해 달성될 수 있다는 것을 이해해야 한다. 예를 들어, 단일 컴포넌트가 송신 및 수신 기능 양쪽 모두를 제공하도록 구성될 수 있다. 또 다른 예에서, 송신 및 수신 기능들은 별개의 컴포넌트들에 의해 제공될 수 있다.
마찬가지로, RF 신호의 송수신과 연관된 다양한 안테나 기능들은, 도 17에서 안테나(239)로서 집합적으로 나타낸 하나 이상의 컴포넌트에 의해 달성될 수 있다는 것도 더 이해해야 한다. 예를 들어, 하나의 안테나는 송신 및 수신 기능 양쪽 모두를 제공하도록 구성될 수 있다. 또 다른 예에서, 송신 및 수신 기능들은 별개의 안테나들에 의해 제공될 수 있다. 역시 또 다른 예에서, 이동 장치(236)와 연관된 상이한 대역들이 상이한 안테나들에 의해 제공될 수 있다.
도 17에서, 트랜시버(238)로부터의 하나 이상의 출력 신호는 하나 이상의 송신 경로를 통해 안테나(239)에 제공되는 것으로 도시되어 있다. 도시된 예에서, 상이한 송신 경로들은 상이한 대역들 및/또는 상이한 전력 출력들과 연관된 출력 경로들을 나타낼 수 있다. 예를 들어, 도시된 2개의 예시의 전력 증폭기(241)는, 상이한 전력 출력 구성(예를 들어, 낮은 전력 출력 및 높은 전력 출력)과 연관된 증폭, 및/또는 상이한 대역들과 연관된 증폭을 나타낼 수 있다.
도 17에서, 안테나(239)로부터의 하나 이상의 검출된 신호는 하나 이상의 수신 경로를 통해 트랜시버(238)에 제공되는 것으로 도시되어 있다. 도시된 예에서, 상이한 수신 경로들은 상이한 대역들과 연관된 경로들을 나타낼 수 있다. 예를 들어, 도시된 4개의 예시의 경로들은 소정 이동 장치(236)들에 제공되는 4대역 능력을 나타낼 수 있다.
수신 및 송신 경로 사이의 전환을 가능케하기 위해, 스위칭 컴포넌트(237)는 안테나(239)를 선택된 송신 또는 수신 경로에 전기적으로 접속하도록 구성될 수 있다. 따라서, 스위칭 컴포넌트(237)는 이동 장치(236)의 동작과 연관된 다수의 스위칭 기능을 제공할 수 있다. 소정 실시예에서, 스위칭 컴포넌트(237)는, 예를 들어, 상이한 대역들간의 스위칭, 상이한 전력 모드들간의 스위칭, 송신 모드와 수신 모드간의 스위칭, 또는 이들의 소정 조합과 연관된 기능을 제공하도록 구성된 다수의 스위치를 포함할 수 있다. 스위칭 컴포넌트(237)는 또한, 신호의 필터링을 포함한 추가 기능을 제공하도록 구성될 수 있다. 예를 들어, 스위칭 컴포넌트(237)는 하나 이상의 듀플렉서를 포함할 수 있다.
이동 장치(236)는 하나 이상의 전력 증폭기(241)를 포함할 수 있다. RF 전력 증폭기는 비교적 낮은 전력을 갖는 RF 신호의 전력을 부스팅하는데 이용될 수 있다. 그 후, 부스팅된 RF 신호는, 송신기의 안테나 구동을 포함한, 다양한 목적을 위해 이용될 수 있다. 전력 증폭기(241)는, 송신용 RF 신호를 증폭하기 위해, 이동 전화 등의, 전자 장치에 포함될 수 있다. 예를 들어, 3G 및/또는 4G 통신 표준 하에서 통신하기 위한 아키텍쳐를 갖는 이동 전화에서, 전력 증폭기는 RF 신호를 증폭하는데 이용될 수 있다. RF 신호의 증폭을 관리하는 것은 바람직할 수 있는데, 이것은 원하는 송신 전력 레벨은 기지국 및/또는 이동 환경으로부터 사용자가 얼마나 멀리 떨어져 있는지에 의존할 수 있기 때문이다. 전력 증폭기는 또한, 할당된 수신 타임 슬롯 동안의 송신으로부터 신호 간섭을 방지하도록, 시간에 따른 RF 신호의 전력 레벨을 조절하는 것을 보조하기 위해 이용될 수 있다. 전력 증폭기 모듈은 하나 이상의 전력 증폭기를 포함할 수 있다.
도 17은, 소정 실시예에서, 제어 컴포넌트(242)가 제공될 수 있고, 이러한 컴포넌트는, 스위칭 컴포넌트(237), 전력 증폭기(241), 공급 제어(247), 및/또는 기타의 동작 컴포넌트의 동작과 연관된 다양한 제어 기능을 제공하도록 구성된 회로를 포함할 수 있다는 것을 도시한다.
본 발명의 소정 실시예에서, 프로세서(244)는 여기서 설명된 다양한 기능의 구현을 가능하게 하도록 구성될 수 있다. 여기서 설명된 임의의 컴포넌트의 동작과 연관된 컴퓨터 프로그램 명령어들은, 컴퓨터-판독가능한 메모리에 저장된 명령어들이 여기서 설명된 이동 장치, 모듈 등의 다양한 동작 특징들을 구현하는 명령어들을 포함하는 제품을 생성하도록, 프로세서(244)에게 지시할 수 있는 컴퓨터-판독가능한 메모리(243)에 저장될 수 있다.
예시된 이동 장치(236)는 또한, 하나 이상의 전력 증폭기(241)에 전원을 제공하는데 이용될 수 있는 공급 제어 블록(247)을 포함한다. 예를 들어, 공급 제어 블록(247)은 DC 대 DC 변환기를 포함할 수 있다. 그러나, 소정 실시예에서, 공급 제어 블록(247)은, 예를 들어, 증폭될 RF 신호의 엔빌로프에 기초하여 전력 증폭기(241)에 제공되는 공급 전압을 변동시키도록 구성된 엔빌로프 트랙커 등의 다른 블록을 포함할 수 있다.
공급 제어 블록(247)은 배터리(246)에 전기적으로 접속될 수 있고, 공급 제어 블록(247)은 DC-DC 변환기의 출력 전압에 기초하여 전력 증폭기(241)에 제공되는 전압을 변동시키도록 구성될 수 있다. 배터리(246)는, 예를 들어, 리튬-이온 배터리를 포함한, 이동 장치(236)에서 이용하기 위한 임의의 적절한 배터리일 수 있다. 도 1a의 하나 이상의 쌍극성 트랜지스터(189), 도 14a의 하나 이상의 쌍극성 트랜지스터(213), 도 14d의 하나 이상의 쌍극성 트랜지스터(218), 또는 이들의 임의 조합을 포함하는 적어도 하나의 전력 증폭기(241)에 의해, 배터리(246)의 전력 소비는 감소될 수 있고 및/또는 전력 증폭기(241)의 신뢰성은 향상될 수 있음으로써, 이동 장치(236)의 성능을 개선시킬 수 있다.
전술된 실시예들의 일부는, 이동 전화 등의, 전력 증폭기를 포함하는 모듈 및/또는 전자 장치와 연계하여 예를 제공하였다. 그러나, 실시예들의 원리 및 이점들은, RF 이득을 희생하지 않고 높은 레벨의 제2 채널 선형성을 갖는 쌍극성 트랜지스터에 대한 필요성을 갖는 기타 임의의 시스템 또는 장치에 이용될 수 있다.
본 개시의 하나 이상의 양태를 구현하는 시스템은 다양한 전자 장치에서 구현될 수 있다. 전자 장치들의 예로서는, 가전제품, 가전제품의 부품, 전자 시험 장비 등이 포함될 수 있지만, 이것으로 제한되는 것은 아니다. 더 구체적으로는, 본 개시의 하나 이상의 양태를 구현하도록 구성된 전자 장치로는, RF 송신 장치, 전력 증폭기를 갖는 임의의 휴대 장치, 이동 전화(예를 들어, 스마트폰), 전화기, 기지국, 펨토-셀, 레이더, WiFi 및/또는 Bluetooth 표준에 따라 통신하도록 구성된 장치, 텔레비전, 컴퓨터 모니터, 컴퓨터, 핸드-헬드 컴퓨터, 태블릿 컴퓨터, 랩탑 컴퓨터, PDA(personal digital assistant), 전자 레인지, 냉장고, 자동차, 스테레오 시스템, DVD 플레이어, CD 플레이어, VCR, MP3 플레이어, 라디오, 캠코더, 카메라, 디지털 카메라, 휴대 메모리 칩, 세탁기, 건조기, 세탁/건조기, 복사기, 팩시밀리, 스캐너, 다기능 주변 장치, 손목 시계, 시계 등이 포함될 수 있지만, 이것으로 제한되는 것은 아니다. 가전 제품의 부품으로는, RF 전송 라인을 포함하는 멀티칩 모듈, 전력 증폭기 모듈, RF 전송 라인을 포함하는 집적 회로, RF 전송 라인을 포함하는 기판 등, 또는 이들의 임의 조합이 포함될 수 있다. 전자 장치의 다른 예로서는 또한, 메모리 칩, 메모리 모듈, 광 네트워크 또는 기타의 통신 네트워크의 회로, 및 디스크 드라이브 회로가 포함될 수 있지만, 이것으로 제한되는 것은 아니다. 또한, 전자 장치는 미완성 제품을 포함할 수 있다.
V. 3-모드 입력/출력 인터페이스를 갖는 듀얼 모드 전력 증폭기 제어
본 발명의 일부 실시예에 따르면, 본 개시의 이 섹션은, 단일의 디지털 제어 인터페이스 다이 내에서 무선 주파수 프론트 엔드(RFFE; radio frequency front end) 직렬 인터페이스와 3-모드 범용 입력/출력(GPIO; general purpose input/output) 인터페이스 양쪽 모두를 제공하는데 이용될 수 있는 듀얼 모드 제어 인터페이스에 관한 것이다. 소정 실시예에서, 듀얼 모드 제어 인터페이스, 또는 디지털 제어 인터페이스는, 전력 증폭기와 통신할 수 있다. 또한, 듀얼 모드 제어 인터페이스는 전력 증폭기의 모드를 설정하는데 이용될 수 있다. 앞서 나타낸 바와 같이, 본 발명의 이들 양태들은 본 발명의 다른 양태들과 결합되어 이들이 채용되는 전력 증폭기 모듈 및 장치들의 성능을 더욱 개선할 수 있다.
새로운 표준이 도입되거나, 기존의 표준이 수정되면, 새로운 또는 업데이트된 표준을 이용하기 위해 새로운 컴포넌트를 도입하거나 기존의 컴포넌트를 수정하는 것이 종종 필요하다. 예를 들어, 전력 증폭기 모듈 등의, 모듈 내의 복수의 구성 모드들을 지원하기 위한 MIPI® RF Front End(RFFE) 표준 직렬 인터페이스의 채택은, 새로운 표준을 지원하기를 원하는 장치 제조자들은 RFFE 표준을 지원하는 새로운 프론트 엔드 컴포넌트를 이용할 필요가 있을 수 있다는 것을 의미할 수 있다. RFFE 표준을 이용하는 고객, 및 GPIO(General Purpose Input/Output) 인터페이스 등의 상이한 표준을 이용하는 고객을 갖는 프론트 엔드 컴포넌트의 제조자들은 2개의 별개의 컴포넌트를 제조해야만 한다. 이것은, 예를 들어, 양쪽 타입의 프론트 엔드 장치를 생산하기 위해 더 많은 시간과 인력 자원이 소비되어야 하기 때문에 비용이 높다.
나아가, 양쪽 표준 모두를 지원하기를 원하는 장치 제조자는, 종종, 표준을 지원하도록 2개 이상의 컴포넌트를 조정하기 위해 그들의 제품을 재설계할 것이 요구될 수 있다. 이것은 더 많은 물리적 공간을 요구할 뿐만 아니라, 예를 들어, 복수의 인터페이스 컴포넌트들 각각이 전력을 소비할 수 있기 때문에 더 큰 전력 소비를 초래할 수도 있다.
유익하게도, 본 개시의 이 섹션의 실시예들은, 다이의 크기 또는 프론트 엔드 인터페이스를 지원하는데 요구되는 핀 수를 증가시키지 않고 단일 다이에서 복수의 표준을 구현하기 위한 시스템 및 방법을 제공한다. 나아가, 일부 실시예에서, 전력 소비는, 단일 인터페이스 표준을 구현하는 컴포넌트를 이용하는 장치에 비해 증가되지 않는다. 게다가, 본 개시의 실시예는, 기존의 장치에 어떠한 수정도 가하지 않고, RFFE 직렬 인터페이스, GPIO 인터페이스, 또는 양쪽 모두의 인터페이스를 지원하는 단일 인터페이스 컴포넌트, 또는 다이를 제공한다. 소정 구현에서, 단일 컴포넌트의 크기 및 핀 카운트는, RFFE 인터페이스 및 GPIO 인터페이스 중 하나만을 구현하는 다이와 동일하게 유지될 수 있다.
본 발명의 소정 실시예에서, 인터페이스 컴포넌트, 또는 디지털 제어 인터페이스는, MIPI® RFFE 직렬 인터페이스의 기능을 구현하는 RFFE 코어를 포함한다. 이 RFFE 코어는 전압 입력/출력(VIO) 핀으로부터 전력을 수신하도록 구성될 수 있다. 다수의 구현에서, RFFE 코어는 사용중이지 않을 때 전력 수신을 중단할 수 있다. RFFE 코어가 전원투입되지 않으면, 디지털 제어 인터페이스는 GPIO 인터페이스로서의 RFFE 코어에 신호를 제공하는 핀을 이용하도록 구성될 수 있다. 조합 로직을 이용함으로써, 디지털 제어 인터페이스는, RFFE 직렬 인터페이스 또는 GPIO 인터페이스의 이용과 연관된 신호가 예를 들어 전력 증폭기에 제공될 것인지를 제어할 수 있다. 유익하게도, 소정 실시예에서, RFFE 직렬 인터페이스 및 GPIO 인터페이스를 단일 다이 상에 병합함으로써, 여전히 GPIO를 이용하고 있는 어떤 제조자들을 소외시키지 않고 RFFE 직렬 표준의 매끄러운 채택이 가능하다. RFFE 직렬 표준 및 GPIO 인터페이스를 결합하는 것에 관한 더 많은 상세사항이 여기서 설명된다.
A. 전자 장치
도 18은 본 발명의 양태들에 따른 무선 장치(248)의 실시예를 나타낸다. 본 개시의 적용은 무선 장치로 제한되지 않고, 전력 증폭기가 있든 없든, 임의 타입의 전자 장치에 적용될 수 있다. 예를 들어, 실시예는, 유선 장치, 기상 감지 장치, RADAR, SONAR, 마이크로파 오븐, 및 전력 증폭기를 포함할 수 있는 기타 임의의 장치에 적용될 수 있다. 나아가, 본 발명의 실시예는, 프론트 엔드 인터페이스를 통해 제어되는 하나 이상의 컴포넌트를 포함할 수 있는 장치에 적용될 수 있다. 예를 들어, 본 개시의 실시예는, 몇 가지 예를 들면, 전력 증폭기 공급 조정, 안테나 스위치 모듈(ASM; Antenna Switch Module), 및 안테나 로드 튜닝 모듈(antenna load tuning module)에 이용될 수 있는 스위치 모드 전원(SMPS; Switch Mode Power Supply)에 적용될 수 있다. 본 개시는 무선 장치나 전력 증폭기 제어로 제한되지 않지만, 논의를 간소화하기 위해, 다수의 실시예가 무선 장치(248) 및 전력 증폭기 모듈(249)에 관하여 설명될 것이다.
무선 장치(248)는 전력 증폭기 모듈(249)을 포함할 수 있다. 전력 증폭기 모듈(249)은 일반적으로, 전력 증폭기(251) 및 전력 증폭기(251)를 제어하기 위한 전력 증폭기 제어기(252)를 포함하는 임의의 컴포넌트 또는 장치를 포함할 수 있다. 이와 같이 제한되지 않지만, 전력 증폭기(251)를 제어한다는 것은, 일반적으로, 전력 증폭기(251)에 의해 제공되는 전력 증폭량을 설정, 수정 또는 조정하는 것을 말한다. 일부 구현에서, 전력 증폭기(251)는 전력 증폭기 제어기(252)를 포함할 수 있다. 나아가, 전력 증폭기 모듈(249)은, 전력 증폭기 제어기(252) 및 전력 증폭기(251)의 기능을 포함하는 단일의 컴포넌트일 수 있다. 다른 구현에서, 무선 장치(248)는 전력 증폭기(251)와 전력 증폭기 제어기(252)를 별개의 구별되는 컴포넌트로서 포함할 수 있다.
또한, 무선 장치(248)는 디지털 제어 인터페이스(253)를 포함할 수 있다. 일부 실시예에서, 전력 증폭기 모듈(249)은 디지털 제어 인터페이스(253)를 포함한다. 일반적으로, 디지털 제어 인터페이스(253)는, 복수 타입의 프론트 엔드 인터페이스를 지원할 수 있는 임의의 타입의 제어 인터페이스를 포함할 수 있다. 예를 들어, 예시된 디지털 제어 인터페이스(253)는, MIPI® Radio Frequency (RF) Front End (RFFE) 직렬 인터페이스(254)와 GPIO(Geneal Purpose Input/Output) 인터페이스(256) 양쪽 모두를 지원할 수 있다. 다수의 실시예에서, 디지털 제어 인터페이스(253)는, 회로 설계 변경이나 본딩 변경을 요구하지 않고 동일한 컴포넌트 다이 상에서 인터페이스들이 공존할 수 있도록, 복수 타입의 프론트 엔드 인터페이스를 지원할 수 있다. 또한, 일부 실시예에서, 디지털 제어 인터페이스(253)는 무선 장치(248)에 의한 이용을 위해 노출된 인터페이스 핀 또는 접속 포인트들의 수를 증가시키지 않고 복수의 프론트 엔드 인터페이스를 지원할 수 있다. 유익하게도, 다수의 실시예에서, 디지털 제어 인터페이스(253)를 수정하지 않고 상이한 인터페이스 표준들을 지원하는 장치에서 디지털 제어 인터페이스(253)가 이용될 수 있다. 예를 들어, 도 18의 예시된 디지털 제어 인터페이스(253)는, 디지털 제어 인터페이스(253)를 수정하지 않고 MIPI® RFFE, GPIO, 또는 이들의 조합을 지원하는 장치에서 이용될 수 있다.
소정 구현에서, 디지털 제어 인터페이스(253)는, 전력 증폭기 모듈(249)과 신호 소스 사이에서, 전력 증폭기 모듈(249), 전력 증폭기 제어기(252), 전력 증폭기(251), 또는 디지털 제어 인터페이스(253)에 의해 제어될 수 있는 기타 임의의 컴포넌트의 동작 모드를 결정 또는 설정하는 중개자 또는 관리자로서 역할할 수 있다. 신호 소스는, 디지털 제어 인터페이스(253)가, 예를 들어, 전력 증폭기 모듈(249)의 동작 모드를 결정 또는 설정하게 할 수 있는 신호를 디지털 제어 인터페이스(253)에 제공하도록 구성된 임의의 컴포넌트를 포함할 수 있다. 예를 들어, 도 18에 나타낸 바와 같이, 신호 소스는 트랜시버(257)일 수 있다. 대안으로서, 또는 추가로, 신호 소스는, 기저대역 칩(258), 디지털 신호 처리기(DSP)(259), 또는 디지털 제어 인터페이스(253)가 전력 증폭기 모듈(249) 또는 전력 증폭기(251)의 동작 모드를 설정하게 하는 하나 이상의 신호를 디지털 제어 인터페이스(253)에 제공할 수 있는 기타 임의의 컴포넌트를 포함할 수 있다.
전력 증폭기(251)의 모드를 설정하는 시나리오의 한 예에서, 트랜시버는, 예를 들어, 안테나(261) 또는 DSP(259)로부터 신호를 수신한다. 신호의 수신에 응답하여, 트랜시버(257)는 전력 증폭기(251)의 동작 모드의 설정과 연관된 하나 이상의 신호를 디지털 제어 인터페이스(253)에 제공할 수 있다. 디지털 제어 인터페이스(253)는, 트랜시버(257)로부터의 수신된 신호에 기초하여, 수신된 신호가 RFFE 직렬 인터페이스(254) 또는 GPIO 인터페이스(256)와 연관되어 있는지를 결정할 수 있다. 그러면, 디지털 제어 인터페이스(253)는, 식별된 인터페이스(예를 들어, RFFE 직렬 인터페이스(254), GPIO 인터페이스(256), 또는 디지털 제어 인터페이스(253)가 포함할 수 있는 기타 임의의 인터페이스)를 이용하여 수신된 신호를 처리할 수 있다. 그 다음, 수신된 신호의 처리 결과에 기초하여, 디지털 제어 인터페이스(253)는 모드 설정 신호를 전력 증폭기 제어(252)에 제공할 수 있고, 전력 증폭기 제어(252)는 모드 설정 신호에 기초하여 전력 증폭기(251)의 모드를 설정할 수 있다.
일반적으로, 전력 증폭기(251)의 모드 설정은, 장치(예를 들어, 무선 장치(248))의 컴포넌트들에 제공되는 신호의 전력 증폭의 비율이나 양에 대응한다. 이 신호는 컴포넌트들에 전력을 공급하기 위해 또는 무선 장치(248)의 컴포넌트들에 의한 처리를 위해 제공될 수 있다. 전력 증폭기 모듈은 전원(262)으로부터 전력을 수신할 수 있다. 그러면, 전력 증폭기 모듈(249)은 전력 분배 버스(263)에 의해 예시된 바와 같이, 무선 장치(248)에 포함된 다수의 컴포넌트들에 전력을 분배할 수 있다.
무선 장치(248)는 다수의 추가 컴포넌트들을 포함할 수 있다. 이들 추가 컴포넌트들의 적어도 일부는 전력 분배 버스(263)를 통해 전력을 수신할 수 있다. 또한, 추가 컴포넌트들의 적어도 일부는 디지털 제어 인터페이스(253)와 통신할 수 있고 디지털 제어 인터페이스(253)가 전력 증폭기 모듈(249)의 설정을 수정하게 할 수 있다. 예를 들어, 무선 장치(248)는, 디지털 대 아날로그 변환기(DAC)(264), 디스플레이 프로세서(266), 중앙 프로세서(267), 사용자 인터페이스 프로세서(268), 아날로그 대 디지털 변환기(269), 및 메모리(271)를 포함할 수 있다.
나아가, 도 18에 나타낸 무선 장치(248)의 컴포넌트들은 예로서 제공된 것이다. 무선 장치(248)는 다른 컴포넌트들을 포함할 수도 있다. 예를 들어, 무선 장치(248)는, 오디오 프로세서, 자이로스코프, 또는 가속도계를 포함할 수 있다. 게다가, 다양한 예시된 컴포넌트들은 더 적은 수의 컴포넌트로 결합되거나, 추가의 컴포넌트들로 분리될 수 있다. 예를 들어, DAC(264) 및 ADC(269)는 단일의 컴포넌트로 결합될 수 있고, 기저대역 칩(258)은 트랜시버(257)와 결합될 수 있다. 또 다른 예로서, 트랜시버(257)는 별개의 수신기와 송신기로 분할될 수 있다.
B. 디지털 제어 인터페이스
도 19는, 본 개의 양태에 따른 디지털 제어 인터페이스(272)로서 식별된 디지털 제어 인터페이스의 특정 실시예를 나타낸다. 디지털 제어 인터페이스(272)는 RFFE 인터페이스와 GPIO 인터페이스 양쪽 모두를 포함한다. 유익하게도, 소정 실시예에서, 디지털 제어 인터페이스(272)는, RFFE 직렬 인터페이스와 GPIO 인터페이스 중 하나를 포함하는 제어 인터페이스와 동일한 개수의 핀을 갖는 동일한 크기의 팩키지로 구현될 수 있다. 칩의 크기를 확장하지 않고 단일 칩 내에 복수의 인터페이스 타입들을 결합하는 능력은, 3 mm x 3 mm 모듈들을 요구할 수 있는 응용 등의, 작은 팩키지를 이용하거나 요구하는 응용에 대해 특히 유익하다.
디지털 제어 인터페이스(272)는, MIPI® RFFE 직렬 인터페이스의 기능을 제공하도록 구성된 RFFE 코어(273)를 포함한다. 또한, 디지털 제어 인터페이스(272)는 다수의 입력 핀: VIO 핀(274), 클록/모드 핀(276), 및 데이터/인에이블 핀(277)을 포함한다.
VIO 핀(274)은, 디지털 제어 인터페이스(272)가 RFFE 직렬 인터페이스 또는 GPIO 인터페이스로서 동작해야 하는지를 나타내는 신호를 수신하도록 구성된다. 예시된 실시예에서, 디지털 제어 인터페이스(272)는, VIO 핀(274)이 로직 하이(logic high) 신호를 수신하면 RFFE 직렬 인터페이스로서 동작하고, VIO 핀(274)이 로직 로우(logic low) 신호를 수신하면 GPIO 인터페이스로서 동작한다. 그러나, 일부 구현에서, 디지털 제어 인터페이스(272)는, VIO 핀(274)이 로직 로우 신호를 수신하면 RFFE 직렬 인터페이스로서 동작하고, VIO 핀(274)이 로직 하이 신호를 수신하면 GPIO 인터페이스로서 동작하도록 구성될 수 있다. 로직 로우 신호는, 0 볼트, -5 볼트, 또는 기타의 것 등의 로우인 것으로 정의된 임의의 값과 연관될 수 있다. 유사하게, 로직 하이 신호는, 0 볼트, +5 볼트, 또는 기타의 것 등의 하이인 것으로 정의된 임의의 값과 연관될 수 있다. 일부 구현에서, 로직 로우 신호는 VIO 핀(274)을 접지에 접속하는 것과 연관될 수 있다. 유사하게, 일부 구현에서, 로직 하이 신호는 VIO 핀(274)을 전압 소스에 접속하는 것과 연관될 수 있다.
디지털 제어 인터페이스(272)를 위한 동작 모드의 설정에 추가하여, VIO 핀(274)도 역시 전원(262)(도 18) 등의 전원으로부터의 전력을 RFFE 코어(273)에 제공할 수 있다. 따라서, 일부 실시예에서, VIO 핀(274)이 로직 로우로 설정되거나, 접지되면, RFFE 코어(273)는 전원공급되지 않고, 디지털 제어 인터페이스(272)는 GPIO 인터페이스로서 기능하도록 구성된다. 반면, 일부 실시예에서, VIO 핀(274)이 로직 하이로 설정되거나, 전원에 직접 또는 간접으로 접속되면, RFFE 코어(273)는 전력을 공급받고, 디지털 제어 인터페이스(272)는 RFFE 직렬 인터페이스로서 기능하도록 구성된다.
또한, 디지털 제어 인터페이스(272)는, 하드웨어, 소프트웨어, 또는 이들의 조합으로 구현될 수 있는 파워 온 리셋(278)을 포함한다. 파워 온 리셋(278)은 RFFE 코어(273)의 리셋을 가능하게 하도록 구성된다. 일부 실시예에서, 파워 온 리셋(278)은 반전된 지연 기능으로서 역할할 수 있다. 반전된 지연 기능은, 디지털 제어 인터페이스(272)를 RFFE 직렬 인터페이스로서 구성할 때 RFFE 코어(273)와 연관된 하나 이상의 로직 블록 및/또는 하나 이상의 레지스터가 알려진 상태 또는 값으로 설정되기 위한 충분한 시간을 제공하도록 구성된다. 일부 경우에는 그 시간의 길이는 응용 특유일 수 있지만, 다른 경우에는 시간의 길이는 하드웨어 설계 및/또는 구현의 특성에 기초할 수 있다. 예를 들어, 요구되는 시간량은, 클록 주파수, 로직 컴포넌트의 크기, 직접이든 간접이든 디지털 제어 인터페이스(272)에 접속된 컴포넌트의 타입 등에 의존할 수 있다. 또한, 로직 블록 및/또는 레지스터를 알려진 값으로 설정하는 것은, RFFE 코어(273)를 초기화할 때 또는 RFFE 코어(273)를 리셋 상태로부터 벗어나게 할 때 발생할 수 있다.
일부 구현에서, 파워 온 리셋(278)은 선택 신호를 조합 로직 블록(279)에 제공하도록 구성될 수 있다. 예를 들어, 디지털 제어 인터페이스(272)는, VIO 핀(274)이 로직 로우 신호를 수신하면 GPIO 인터페이스로서 동작하고, VIO 핀(274)이 로직 하이 신호를 수신하면 RFFE 직렬 인터페이스로서 동작하도록 구성되는 것으로 가정한다. 이 예를 계속하면, VIO 핀(274)이 로직 로우 신호를 수신하면, 파워 온 리셋(278)에 의해 제공되는 선택 신호는 조합 로직 블록(279)이 각각 데이터/인에이블 핀(277) 및 클록/모드 핀(276)에 입력되는 신호를 인에이블 레벨 쉬프터(282)와 모드 레벨 쉬프터(283)에 출력하게 할 수 있다. 대안으로서, VIO 핀(274)이 로직 하이 신호를 수신하면, 파워 온 리셋(278)에 의해 제공되는 선택 신호는, 조합 로직 블록(279)이 RFFE 코어(273)에 의해 제공되는 신호를 인에이블 레벨 쉬프터(282) 및 모드 레벨 쉬프터(283)에 출력하게 할 수 있다. 소정 구현에서, 조합 로직 블록(279)은 데이터/인에이블 핀(277)과 클록/모드 핀(276) 또는 RFFE 코어(273)로부터 수신된 신호를 레벨 쉬프터에 출력하기 전에 지연 또는 기타의 방식으로 수정할 수 있다.
게다가, 일부 경우에는, 파워 온 리셋(278)은 하나 이상의 레벨 쉬프터(281)를 디폴트 상태에 두도록 구성될 수 있다. 예를 들어, 레벨 쉬프터(281)는 RFFE 코어(273)가 리셋 상태에 있을 때 디폴트 또는 리셋 상태에 놓여질 수 있다. 일부 설계에서, 파워 온 리셋(278)은 GPIO 인터페이스 모드 동안에 하이이도록 구성된 각각의 레벨 쉬프터와 연관된 디폴트 하이 핀에 접속될 수 있고 GPIO 인터페이스 모드 동안에 로우이도록 구성된 각각의 레벨 쉬프터와 연관된 디폴트 로우 핀에 접속될 수 있다. 일부 구현에서, 레벨 쉬프터(281)를 디폴트 상태로 설정하는 것은, 레벨 쉬프터(281)가 디폴트 핀(284)에 의해 제공된 디폴트 입력 신호에 기초하여 값을 출력하게 할 수 있다. 디폴트 핀(284)이 디폴트 입력 신호를 수신하는 것으로 예시되어 있지만, 다수의 실시예에서, 디폴트 핀(284)은 디폴트 하이와 디폴트 로우 입력 중 하나에 결속된다. 따라서, 일부 경우에, 디폴트 값은 미리구성될 수 있는 반면, 다른 경우에는, 디폴트 값은 구성이나 동작에 기초하여 달라질 수 있다. 일부 설계에서, 각 레벨 쉬프터(281)가 상이한 디폴트 값이나 신호와 연관되는 것도 가능하다. 대안으로서, 각 레벨 쉬프터(281)는 동일한 디폴트 값이나 신호와 연관될 수 있다.
레벨 쉬프터(281)들 각각은 Vcc 핀(287)을 통해 전원공급될 수 있다. 일부 구현에서, 각 레벨 쉬프터(281)는 전원에 별개로 접속될 수도 있다. 대안으로서, 하나의 레벨 쉬프터(281)가 전원에 직접 또는 간접으로 접속될 수도 있고, 나머지 레벨 쉬프터(281)들은, 레벨 쉬프터(281), 또는 전원에 접속된 다른 컴포넌트로의 접속에 의해 전력을 얻을 수도 있다. 또한, 레벨 쉬프터(282 및 283) 각각은 유사하게 전원에 접속되거나, 레벨 쉬프터(282 및 283)에 전력을 제공할 수 있는 레벨 쉬프터나 기타의 컴포넌트에 접속될 수 있다. 소정 실시예에서, 레벨 쉬프터(281, 282, 및 283)는 수신된 신호의 전압 레벨을 조정하고 수정된 신호를 출력하도록 구성된다. 이와 같이 제한되지 않지만, 레벨 쉬프터(281, 282, 및 283)는, Vcc 핀(287)에 인가된 전압과 실질적으로 정합하도록 수신된 신호의 전압 레벨을 조정할 수 있다.
도 19는 2개의 레벨 쉬프터(281)를 나타내고 있지만, 본 개시는 이와 같이 제한되지 않는다. RFFE 코어(273)는, 하나, 둘, 또는 셋, 또는 임의의 원하는 개수의 추가적인 레벨 쉬프터(281)와 직접 또는 간접으로 통신할 수 있다. 또한, 일부 경우에는, 디지털 제어 인터페이스(272)는, RFFE 코어(273)가 포함하는 (도시되지 않은) 레지스터의 수와 동일한 개수의 레벨 쉬프터(281)를 포함한다. 각각의 레지스터는 레지스터의 값과 연관된 신호를 대응하는 레벨 쉬프터(281)에 제공할 수 있다. 일부 경우에는, 레지스터보다 많거나 적은 수의 레벨 쉬프터(281)가 존재할 수 있다. 예를 들어, 각 레벨 쉬프터(281)는 2개의 레지스터와 연관될 수 있다. 이 예에서, RFFE 코어(273) 내부의 로직은 어떤 레지스터의 값이 대응하는 레벨 쉬프터(281)에 제공되는지를 결정할 수 있다. 제2 예로서, RFFE 코어(273)는, RFFE 코어(273)에 의한 내부 사용을 위해 포함된 추가의 레지스터를 포함할 수 있다. 이 예에서, RFFE 코어(273)의 모든 레지스터가 레벨 쉬프터(281)와 연관되는 것은 아닐 수도 있다. 레벨 쉬프터(281, 282, 및 283)는 도 20에 관하여 이하에서 상세히 설명된다.
앞서 나타낸 바와 같이, RFFE 코어(273)는 한 세트의 레지스터(미도시)를 포함할 수 있다. 소정 상황에서, 레지스터 세트는 알려지지 않은 값으로 설정될 수 있다. 예를 들어, 무선 장치(248)가 먼저 전원투입되면, 레지스터 세트는 알려지지 않은 값으로 설정될 수 있다. 제2 예로서, VIO 핀(274)가 RFFE 코어(273) 및 RFFE와 GPIO 모드 사이에서 모드 선택기 양쪽 모두로서 역할하는 구현에서, 레지스터 세트는 디지털 제어 인터페이스(272)가 먼저 GPIO 인터페이스로부터 RFFE 직렬 인터페이스로 천이할 때 알려지지 않은 값으로 설정될 수 있다. RFFE 코어(273)가 초기에 전원투입되거나 리셋 상태로부터 벗어날 때 레지스터가 알려진 값으로 설정되는 것을 보장하기 위해, RFFE 코어(273)는 레지스터 세트 각각의 값을 한 세트의 스트랩핑된(strapped) 디폴트(286)에 의해 제공된 값으로 설정하도록 구성될 수 있다. 소정 구현에서, 스트랩핑된 디폴트(286)는 디폴트 핀(284)에 제공된 값과 등가일 수 있다.
RFFE 코어(273)는 클록/모드 핀(276)으로부터 클록 신호를 수신하도록 구성될 수 있다. 이 클록 신호는 RFFE 코어(273)의 구현에 기초하여 임의의 주파수 또는 신호 형상으로 설정될 수 있다. 일부 구현에서, 클록 신호는 26 MHz 이하의 주파수를 갖는 사각파일 수 있다. 나아가, RFFE 코어(273)의 데이터 인터페이스는 양방향일 수 있다. 따라서, RFFE 코어(273)는, 데이터/인에이블 핀(277)으로부터의 데이터를 RFFE 코어(273)의 Data In에서 수신할 수 있다. 유사하게, RFFE 코어(273)는 RFFE 코어(273)의 Data Out으로부터의 데이터를 데이터/인에이블 핀(277)에 제공할 수 있다. 도 19에서 버퍼(288 및 289)로 나타낸 바와 같이, 데이터 입력과 데이터 출력 양쪽 모두가 버퍼링될 수 있다. 일부 실시예에서, 버퍼들은 3-상태 버퍼일 수 있다. 소정 구현에서, RFFE 코어(273)의 Output Enable은 버퍼(288 및 289)를 제어하여 Data Out 및 Data In 양쪽 모두가 데이터/인에이블 핀(277)으로의 및 데이터/인에이블 핀(277)으로부터의 동일한 라인을 공유할 수 있게 하도록 구성된다. 따라서, 일부 예에서, RFFE 코어(273)로부터 데이터를 판독할 때, 버퍼(288)는 데이터 흐름을 인에이블하는 반면, 버퍼(289)는 데이터 흐름을 방지하거나, 고 임피던스로 설정된다. 유사하게, 일부 예에서, RFFE 코어(273)에 데이터를 기입할 때, 버퍼(289)는 데이터 흐름을 인에이블하는 반면, 버퍼(288)는 데이터 흐름을 방지하거나, 고 임피던스로 설정된다.
이하는 디지털 제어 인터페이스(272)를 위한 이용 경우의 비제한적 예이다. 여기서 설명된 다양한 실시예에 따라 다른 동작 및 이용이 가능하다. 한 예시의 이용 경우에서, 로직 로우 신호는 VIO 핀(274)에서 수신된다. 이 신호는, 예를 들어, 트랜시버(257)(도 18)로부터 수신될 수 있다. 로직 로우 신호를 수신하는 것은 디지털 제어 인터페이스(272)가 GPIO 인터페이스로서 동작하게 한다. 따라서, 이 예에서, RFFE 코어(273)는 비활성이다. 또한, 조합 로직 블록(279)은 클록/모드 핀(276)과 데이터/인에이블 핀(277)에서 수신된 신호를 각각 모드 레벨 쉬프터(283) 및 인에이블 레벨 쉬프터(282)로 보낸다. 레벨 쉬프터(282 및 283)는, 신호의 전압 레벨의 수정시에, 신호를 전력 증폭기 제어기(252)에 제공한다. 전력 증폭기 제어기(252)(도 18)는, 레벨 쉬프터(282 및 283)로부터 수신된 신호에 기초하여, 전력 증폭기(251)를 제어해, 전원(262) 또는 트랜시버(257)에 의해 제공되는 신호 등의, 전력 증폭기(251)에 의해 수신되는 신호의 증폭 레벨을 설정한다. 전력 증폭기 제어기(252)는 또한, 레벨 쉬프터(281)로부터의 디폴트와 연관된 신호를 수신할 수 있다. 만일 그렇다면, 전력 증폭기 제어기(252)는, 레벨 쉬프터(281)로부터의 신호를 무시하거나 레벨 쉬프터(281)로부터 수신된 신호에 부분적으로 기초하여 전력 증폭기(251)를 제어할 수 있다.
도 18 및 도 19를 계속 참조하는 제2의 예시적 이용 경우로서, 로직 하이 신호는 VIO 핀(274)에서 수신된다. 이 신호는, 예를 들어, 도 18의 기저대역 칩(258)으로부터 수신될 수 있다. 로직 로우 신호를 수신하는 것은 디지털 제어 인터페이스(272)가 RFFE 직렬 인터페이스로서 동작하게 한다. 따라서, 이 예에서, RFFE 코어(273)는 활성이고 조합 로직 블록(279)은 RFFE 코어(273)로부터 수신된 모드 및 인에이블 신호를 각각 모드 레벨 쉬프터(283) 및 인에이블 레벨 쉬프터(282)에 전달한다. 레벨 쉬프터(282 및 283)는, 신호의 전압 레벨의 수정시에, 신호를 전력 증폭기 제어기(252)에 제공한다. 전력 증폭기 제어기(252)는 레벨 쉬프터(282 및 283)로부터 수신된 신호에 부분적으로 기초하여 전력 증폭기(251)를 제어할 수 있다. 소정 실시예에서, 전력 증폭기 제어기(252)는, 디지털 제어 인터페이스(272)가 RFFE 직렬 인터페이스로서 동작하고 있을 때 레벨 쉬프터(282 및 283)의 신호를 무시할 수 있다.
제2 예시적 이용 경우를 계속하면, RFFE 코어(273)는 클록/모드 핀(276)으로부터 클록 신호를 수신하고 데이터/인에이블 핀(277)으로부터 어드레스 신호를 수신할 수 있다. 대안으로서 또는 추가적으로, RFFE 코어(273)는 데이터/인에이블 핀(277)으로부터 데이터 신호를 수신할 수 있다. 일부 경우에, 데이터 신호는 어드레스 신호 이후에 수신된다. 대안으로서, 데이터 신호는 어드레스 신호 이전에 수신될 수 있다. 또한, 디지털 제어 인터페이스(272)가 별개의 어드레스 핀(미도시)을 포함하는 실시예에서, RFFE 코어(273)는 어드레스 신호와 데이터 신호를 적어도 부분적으로 병렬로 수신할 수 있다.
RFFE 코어(273)는 RFFE 코어(273)와 연관된 하나 이상의 컴포넌트의 동작을 동기화하기 위해 클록 신호를 이용할 수 있다. 또한, 클록 신호는, 데이터/인에이블 핀(277)으로부터 수신된 신호와 연관된 레지스터 어드레스 및 데이터의 식별을 가능케하는데 이용될 수 있다. RFFE 코어(273)는 RFFE 코어(273)와 연관된 레지스터를 식별하기 위해 어드레스 신호를 이용할 수 있다. 그러면 RFFE 코어(273)는 데이터 신호와 연관된 데이터를 레지스터에 저장할 수 있다. 일부 실시예에서, RFFE 코어(273)는 데이터 신호에 기초하여 레지스터의 기존의 데이터를 수정할 수 있다. 또한, 일부 경우에 데이터/인에이블 핀(277)에서 수신된 신호는 RFFE 코어(273)를 제어하거나 RFFE 코어(273)가 그 동작을 수정하게 할 수 있다.
소정 실시예에서, RFFE 코어(273)는 하나 이상의 신호를 레벨 쉬프터(281)에 제공할 수 있다. RFFE 코어(273)에 의해 제공된 신호는, RFFE 코어(273)와 연관된 레지스터에 저장된 값 및/또는 신호와 연관될 수 있다. 또한, 레벨 쉬프터(281)는 신호 및/또는 수정된 버전의 신호를 전력 증폭기 제어기(252)에 제공할 수 있다. 전력 증폭기 제어기(252)는, 적어도 부분적으로 레벨 쉬프터(281)로부터의 신호에 기초하여, 일부 경우에는, 적어도 부분적으로 모드 레벨 쉬프터(283) 및/또는 인에이블 레벨 쉬프터(282)로부터의 신호에 기초하여, 전력 증폭기(251)의 구성을 설정한다.
일반적으로, VIO 핀(274), 클록/모드 핀(276), 및 데이터/인에이블 핀(277)에서 수신된 신호는 디지털 신호이다. 그러나, 일부 실시예에서, 수신된 신호의 하나 이상은 아날로그 신호일 수 있다. 예를 들어, VIO 핀(274)에서 수신된 신호는 아날로그 신호일 수 있다. 또한, 도 19에 나타낸 컴포넌트들 각각은, 디지털 제어 인터페이스(253) 등의, 단일 칩 또는 다이에 포함될 수 있다. 유익하게도, 소정 실시예에서, 디지털 제어 인터페이스(272)의 컴포넌트들 각각을 단일 다이에 포함하는 것은, 무선 장치(248) 등의 무선 장치가 복수의 칩을 요구하지 않고 RFFE 직렬 인터페이스, GPIO 인터페이스, 또는 양쪽 타입의 인터페이스를 이용하는 능력을 갖게 할 수 있다. 복수의 칩 대신에 단일의 칩을 이용함으로써, 소정 실시예는 전력 소비를 줄일 수 있고, 전력 증폭기(251) 또는 제어 인터페이스를 이용할 수 있는 기타 임의의 모듈에 대한 제어 인터페이스에 의해 요구되는 풋프린트를 줄일 수 있다.
C. 레벨 쉬프터
도 20은 본 발명의 양태들에 따른 레벨 쉬프터(291)의 실시예를 나타낸다. 레벨 쉬프터들(281, 282, 및 283)의 실시예는 레벨 쉬프터(291)와 동등하거나 실질적으로 동등할 수 있다. 일부 구현에서, 레벨 쉬프터(281, 282, 및 283)는 설계에서 레벨 쉬프터(291)와는 상이할 수 있다. 그러나, 레벨 쉬프터들 각각은 입력 신호의 전압을 수정할 수 있다. 일부 경우에, 입력 신호의 전압은 도 19의 Vcc 핀(287)에 제공된 전압과 정합하도록 이동되거나 수정된다. 다른 경우에, 입력 신호의 전압은, 입력 전압과 Vcc 핀(287)에서 제공된 전압 사이의 범위 내에서 이동되거나 수정된다.
동작 동안에, 레벨 쉬프터(291)는 입력(292)에서 입력 신호를 수신할 수 있다. 이 입력 신호는 일반적으로 그 전압 레벨을 수정하는 임의의 신호를 포함한다. 따라서, 예를 들어, 입력 신호는 도 19에 관하여 앞서 설명된 신호들 중 하나 이상을 포함할 수 있다. 예를 들어, 입력 신호는, RFFE 코어(273)와 연관된 레지스터들 중 하나를 포함한, RFFE 코어(273)로부터 제공된 신호일 수 있다. 제2 예로서, 입력 신호는 조합 로직 블록(279)에 의해 제공된 신호일 수 있다.
입력(292)에서 수신된 입력 신호는 래치(293)에 제공된다. 래치(293)는 임의 타입의 플립플롭을 포함할 수 있다. 예를 들어, 도 20에 나타낸 바와 같이, 래치(293)는 NAND 기반의 RS 플립 플롭일 수 있다. 그러나, 다른 타입의 플립 플롭도 가능하다. 예를 들어, 래치(293)는 NOR 기반의 RS 플립 플롭일 수 있다. 소정 실시예에서, 래치(293)는, 래치(293)로부터의 비-중첩 출력을 보장한다. 비중첩 출력을 보장하는 것은, 각 쌍의 NFET 트랜지스터(294)가 동시에 활성화되지 않는 것을 보장한다. 일부 실시예에서, 지연 요소를 갖는 2개의 병렬 신호 경로가 이용되어 각 쌍의 NFET 트랜지스터(294)가 동시에 활성화되지 않는 것을 보장할 수 있다.
일부 구현에서, 래치(293)는 2개의 신호, 즉, NAND 게이트들 각각으로부터 하나씩의 신호(예를 들어, 세트 신호와 리셋 신호)를 제공한다. 신호들 각각은 NFET 트랜지스터(294) 쌍에 제공될 수 있다. NFET 트랜지스터(294)는 래치(293)로부터의 신호에 의해 활성화될 수 있다. 활성화될 때, NFET 트랜지스터는 교차-결합된(cross-coupled) PFET 트랜지스터(296) 쌍의 상태를 설정한다. 교차-결합된 PFET 트랜지스터(296) 쌍은 입력 신호의 전압 레벨이 레벨 쉬프팅되게 한다. 이 레벨 쉬프팅된 신호는 그 다음, 예를 들어, 도 18에 도시된 전력 증폭기 제어기(252) 또는 전력 증폭기(251)로의 출력(297)에 제공된다. 부성 출력 전압 동작이 바람직한 때 등의 일부 실시예에서, NFET 트랜지스터(294)는 PFET 트랜지스터이고 PFET 트랜지스터(296)는 NFET 트랜지스터일 수 있다.
본 발명의 일부 실시예에서, 신호가 입력(292)에서 제공되지 않거나, 신호가 실질적으로 제로인 것이 가능하다. 이러한 실시예에서, NFET 트랜지스터(294)는, 디폴트 로우 입력(298) 및/또는 디폴트 하이 입력(299)에 의해 제공되는 디폴트 신호에 의해 세트 또는 활성화될 수 있다. 도 20은, 2개의 디폴트, 디폴트 하이 입력(299) 및 디폴트 로우 입력(298)을 나타내고 있지만, 다수의 실시예에서, 단 하나의 디폴트 신호만이 레벨 쉬프터(291)에 제공된다. 출력(297)이 리셋 동안에 하이인 것이 바람직하다면, 디폴트 하이 입력(299)은 리셋 동안에 신호를 제공하도록 구성된다. 대신에 레벨 쉬프터(291)가 리셋 동안에 로우 출력을 제공하는 것이 바람직하다면, 디폴트 로우 입력(298)은 리셋 동안에 신호를 제공하도록 구성된다. 리셋 동안에 NFET 트랜지스터(294)를 세트하도록 구성되지 않은 디폴트 입력은 접지에 결속되거나, 소정 실시예에서는, 존재하지 않을 수도 있다. 일부 구현에서, 디폴트 로우 입력(298) 및/또는 디폴트 하이 입력(299)은 미리구성되거나 미리결정된 신호를 제공하는 신호 생성기에 접속된다. 대안으로서, 디폴트 로우 입력(298) 및/또는 디폴트 하이 입력(299)은 도 19에 도시된 파워 온 리셋(278)에 접속될 수 있다. 일부 실시예에서, 디폴트 입력(298 및 299)들 중 하나 또는 양쪽 모두는 선택사항일 수 있다. 예를 들어, 일부 경우에, 인에이블 레벨 쉬프터(282) 및 모드 레벨 쉬프터(283)는 그들의 입력에서 신호를 수신한다.
D. 디지털 제어 인터페이스의 동작을 위한 프로세스
도 21은 본 개시의 양태에 따른 디지털 제어 인터페이스의 동작을 위한 프로세스(301)의 플로차트를 나타낸다. 프로세스(301)는, RFFE 직렬 인터페이스로서 및 GPIO 인터페이스로서 동작하도록 구성된 임의 타입의 디지털 제어 인터페이스에 의해 구현될 수 있다. 예를 들어, 프로세스(301)는, 도 18의 디지털 제어 인터페이스(253)와 도 19의 디지털 제어 인터페이스(272)에 의해 구현될 수 있다. 또한, 프로세스(301)는, 일부 실시예에서, 상이한 인터페이스 모드들에서 동작하도록 구성된 임의 타입의 디지털 제어 인터페이스에 의해 구현될 수 있다. 프로세스(301)의 구현이 이와 같이 제한되는 것은 아니지만, 논의를 간소화하기 위해, 프로세스(301)는 도 19의 디지털 제어 인터페이스(272)에 의해 구현되는 것으로 설명될 것이다.
프로세스(301)는, 예를 들어, 블록(302)에서 디지털 제어 인터페이스(272)가 VIO 핀(274), 클록/모드 핀(276), 및 데이터/인에이블 핀(277)에서 신호를 수신할 때 시작한다. 일부 실시예에서, 클록/모드 핀(276) 및 데이터/인에이블 핀(277) 중 하나 이상에서 수신된 신호는 지연되거나, 잡음이 있거나, 디지털 제어 인터페이스(272)가 초기화 프로세스를 완료할 때까지 무시되는 어떤 알려진 또는 알려지지 않은 신호일 수 있다.
블록(303)에서 VIO 핀(274)에서 수신된 신호는 RFFE 코어(273)에 제공된다. 일부 구현에서, VIO 핀(274)으로부터의 신호는 RFFE 코어(273)에 전원공급한다. 또한, VIO 핀(274)으로부터의 신호, 또는 그 결핍은, RFFE 코어(273)가 전력을 수신하지 않게 할 수 있다. RFFE 코어(273)에 VIO 신호를 제공하는 것 외에도, 블록(303)은 파워 온 리셋(278)에 VIO 신호를 제공하는 것을 포함할 수 있다. 일부 실시예에서, 도 19의 파워 온 리셋(278)은 VIO 핀(274)으로부터의 신호를 조합 로직 블록(279)에 제공할 수 있다. 또한, 파워 온 리셋(278)은, 조합 로직 블록(279)에 지연되거나 수정된 신호를 제공하기 이전에 VIO 핀(274)으로부터의 신호를 지연시키거나 기타의 방식으로 수정할 수 있다. 유사하게, 소정 실시예에서, 파워 온 리셋(278)은, VIO 신호, 지연된 버전의 VIO 신호, 또는 수정된 버전의 VIO 신호를 RFFE 코어(273)와 연관된 리셋 입력에 제공할 수 있다.
도 21에 도시된 블록(304)에서, 클록/모드 핀(276)에서 수신된 신호는 조합 로직 블록(279)에 제공된다. 유사하게, 블록(306)에서, 데이터/인에이블 핀(277)에서 수신된 신호는 조합 로직 블록(279)에 제공된다. 또한, 블록(307)에서, RFFE 코어(273)와 연관된 RFFE 모드 레지스터로부터의 모드 신호는 조합 로직 블록(279)에 제공된다. 유사하게, 블록(308)에서, RFFE 코어(273)와 연관된 RFFE 인에이블 레지스터로부터의 인에이블 신호는 조합 로직 블록(279)에 제공된다. 소정의 동작 상태 동안에, 블록(307 및 308)에 제공되는 신호는 잡음이 있거나, 디지털 제어 인터페이스(272)의 동작에 영향을 미치지 않는 어떤 알려지거나 알려지지 않은 신호일 수 있다. 또한, 일부 동작 상태에서, 블록(307 및 308)에서 아무런 신호도 제공되지 않는 것이 가능하다. 예를 들어, 디지털 제어 인터페이스(272)가 GPIO 인터페이스로서 동작하고 있을 때와 같은, RFFE 코어(273)가 전원공급되지 않는 구현에서, 블록(307 및 308)에 아무런 신호도 제공되지 않는 것이 가능하다. 일부 구현에서, 블록(307 및 308)은 선택사항일 수 있다.
결정 블록(309)에서, 디지털 제어 인터페이스(272)는 VIO 신호가 로직 하이인지를 결정한다. 소정 구현에서, VIO 신호가 로직 하이인지를 결정하는 것은, VIO 신호에 기초하여 디지털 제어 인터페이스(272)를 구성하는 것을 포함한다. 디지털 제어 인터페이스(272)를 구성하는 것은, 디지털 제어 인터페이스(272)의 부분들의 동작을 조정하는 것 뿐만 아니라, 도 21의 나머지 블록들에 관하여 추가로 설명되는 바와 같이, 디지털 제어 인터페이스(272) 내의 신호의 흐름을 조정하는 것도 포함한다.
결정 블록(309)에서, VIO 신호가 로직 하이가 아니면, 디지털 제어 인터페이스(272)는 GPIO 인터페이스로서 동작하고, 프로세스(301)는 블록(311)으로 진행하여 그 곳에서 RFFE 코어(273)는 리셋 모드에 놓인다. 이 리셋 모드는, RFFE 코어(273)가 알려진 또는 알려지지 않은 값을 그 레지스터에서 유지하고 그 출력 포트로부터 값을 출력하는 활성 상태일 수 있다. 대안으로서, 예를 들어, 로직 로우 VIO 신호가 VIO 핀(274)을 접지하거나 VIO 핀(274)을 전원으로부터 접속해제함으로써 제공된다면, RFFE 코어(273)는 리셋 모드에 있는 동안 전원공급되는 것이 중단된다.
도 21의 블록(312)에서, 블록(304)에서 제공되는 클록/모드 핀(276)으로부터의 신호는 모드 레벨 쉬프터(283)에 제공된다. 유사하게, 블록(313)에서, 블록(306)에서 제공되는 데이터/인에이블 핀(277)으로부터의 신호는 인에이블 레벨 쉬프터(282)에 제공된다. 소정의 구현에서, 블록(312 및 313)에서 레벨 쉬프터에 제공되는 신호는, 파워 온 리셋(278)에 의해 조합 로직 블록(279)에 제공되는 신호에 기초하거나 이에 기초하여 선택될 수 있다. 게다가, 일부 경우에, 각각 블록(312 및 313)에서 레벨 쉬프터(283 및 282)에 제공되는 신호는, 각각, 신호가 레벨 쉬프터(283 및 282)에 제공되기 이전에 조합 로직 블록(279)에 의해 지연되거나 수정될 수 있다.
블록(314)에서, 디지털 제어 인터페이스(272)는 RFFE 레지스터 레벨 쉬프트(281)에서 디폴트 값을 유지한다. 이들 디폴트 값들은 디폴트 핀(284)을 통해 제공된다. 다수의 구현에서, 디폴트 값은 애플리케이션-특유일 수 있다. 또한, 디폴트 값은 미리구성되거나 및/또는 하드-코딩될 수 있다. 대안으로서, 디폴트 값은 디지털 제어 인터페이스(272)의 동작 및/또는 무선 장치(248)와 연관된 컴포넌트들 중 하나 이상에 기초하여 생성되거나 결정될 수 있다. 소정 실시예들에서, 블록(314)은 선택사항일 수 있다.
결정 블록(309)에서, VIO 신호가 로직 하이면, 디지털 제어 인터페이스(272)는 RFFE 직렬 인터페이스로서 동작하고, 프로세스(301)는 블록(316)으로 진행하여 그 곳에서 RFFE 코어(273)는 리셋 모드로부터 벗어난다. 일부 경우에, 무선 장치(248)가 소정 기간의 전원미공급 이후에 먼저 전원공급되거나 초기화될 때 프로세스(301)가 수행된다. 이러한 경우에, 블록(316)은, 디지털 제어 인터페이스(272)의 초기화의 일부로서 수행될 수 있다. 또한, 블록(316)은, RFFE 코어(273)를 리셋 모드로부터 꺼내는 것 대신에, 또는 이에 추가하여, RFFE 코어(273)를 초기화하는 것을 포함할 수 있다. RFFE 코어(273)를 리셋 모드로부터 제거하는 것은, RFFE 코어(273)와 연관된 하나 이상의 레지스터, 신호 및/또는 컴포넌트가 안정화 및/또는 초기화되기에 충분한 시간을 제공하는 지연된 프로세스일 수 있다. 이 지연 프로세스는 파워 온 리셋(278)에 의해 제어되거나 및/또는 구현될 수 있다. 일부 실시예들에서, 블록(316)은 선택사항일 수 있다.
블록(317)에서, 프로세스(301)는 RFFE 코어(273)와 연관된 내부 레지스터들(미도시)을 한 세트의 디폴트 값으로 구성하는 것을 포함한다. 이들 디폴트 값들은 스트랩핑된 디폴트(286)에 의해 제공될 수 있다. 대안으로서, 디폴트 값들은, RFFE 코어(273)와 연관된 내부 로직에 기초하여 결정될 수 있고, VIO 핀(274), 클록/모드 핀(276) 및 데이터/인에이블 핀(277) 중 하나 이상으로부터 수신된 신호에 응답하여 설정될 수 있다.
블록(318)에서, RFFE 코어(273)으로부터의 모드 신호는 모드 레벨 쉬프터(283)에 제공된다. 이 모드 신호는 RFFE 코어(273)의 모드 레지스터와 연관되거나 이로부터 얻어질 수 있다. 대안으로서, 또는 추가로, 모드 신호는, 클록/모드 핀(276)으로부터 수신된 신호, 데이터/인에이블 핀(277)으로부터 수신된 신호, 스트랩핑된 디폴트(286)에 기초한 값, 및 RFFE 코어(273) 내부의 로직을 포함하는 것들 중 하나 이상에 적어도 부분적으로 기초할 수 있다.
또한, 블록(319)에서, RFFE 코어(273)으로부터의 인에이블 신호는 인에이블 레벨 쉬프터(282)에 제공된다. 이 인에이블 신호는 RFFE 코어(273)의 인에이블 레지스터와 연관되거나 이로부터 얻어질 수 있다. 대안으로서, 또는 추가로, 인에이블 신호는, 클록/모드 핀(276)으로부터 수신된 신호, 데이터/인에이블 핀(277)으로부터 수신된 신호, 스트랩핑된 디폴트(286)에 기초한 값, 및 RFFE 코어(273) 내부의 로직 중 하나 이상에 적어도 부분적으로 기초할 수 있다.
본 발명의 소정의 구현에서, 블록(318 및 319)에서 레벨 쉬프터에 제공되는 신호는, 파워 온 리셋(278)에 의해 조합 로직 블록(279)에 제공되는 신호에 기초하거나 이에 기초하여 선택될 수 있다. 게다가, 일부 경우에, 각각 블록(318 및 319)에서 레벨 쉬프터(283 및 282)에 제공되는 신호는, 각각, 신호가 레벨 쉬프터(283 및 282)에 제공되기 이전에 조합 로직 블록(279)에 의해 지연되거나 수정될 수 있다.
블록(321)에서, 프로세스(301)는, RFFE 레지스터 값, 또는 RFFE 레지스터와 연관된 신호를 RFFE 레벨 쉬프터(281)에 제공하는 것을 포함한다. RFFE 레지스터 값들은 RFFE 코어(273)와 연관된 레지스터들로부터 나온다. 일부 경우에, 이들 레지스터들은, 블록들(318 및 319)에 관하여 전술된 레지스터들을 포함할 수 있지만, 일반적으로 블록(321)의 레지스터들은 상이한 레지스터들이다. 또한, 레지스터들에 의해 제공되는 값들은 전력 증폭기(251)의 모드를 설정하거나 명시하는데 이용된다. GPIO 인터페이스 모드에 있는 동안, 디지털 제어 인터페이스(272)는, 전력 증폭의 2개의 전압 값 및/또는 2개 레벨과 연관된, 하이 및 로우 등의, 2개의 모드를 명시하는 것으로 제한될 수 있다. 디지털 제어 인터페이스가 추가의 핀을 포함하는 실시예에서, 디지털 제어 인터페이스(272)는 GPIO 모드에 있는 동안 추가의 모드들을 명시할 수 있다. RFFE 직렬 인터페이스 모드에 있는 동안, 디지털 제어 인터페이스(272)는, RFFE 코어(273) 내에 클록킹되는 값, RFFE 코어(273)와 연관된 레지스터에 저장된 값, 또는 이들의 조합에 기초하여 전력 증폭기(251)에 대한 상이한 모드들을 설정하거나 명시할 수 있다.
VIO 신호가 로직 하이이거나 로직 로우인지에 관계없이, 블록(322)에서 모드 레벨 쉬프터(283)의 출력은 전력 증폭기(251)에 제공된다. VIO 신호가 로직 하이이거나 로직 로우인지에 관계없이, 블록(322)에서 인에이블 레벨 쉬프터(282)의 출력은 전력 증폭기(251)에 제공된다. 소정 실시예에서, 모드 레벨 쉬프터(283) 및 인에이블 레벨 쉬프터(282)의 출력은 전력 증폭기 제어기(252)에 제공된다. 그러면 전력 증폭기 제어기(252)는, 적어도 부분적으로, 모드 레벨 쉬프터(283) 및 인에이블 레벨 쉬프터(282)로부터의 수신된 신호에 기초하여 전력 증폭기(251)를 구성할 수 있다.
블록(324)에서, RFFE 레벨 쉬프터(281)의 출력은 전력 증폭기(251)에 제공된다. 대안으로서, RFFE 레벨 쉬프터(281)의 출력은, 적어도 부분적으로 RFFE 레벨 쉬프터(281)로부터의 수신된 신호에 기초하여 전력 증폭기(251)를 구성할 수 있는 전력 증폭기 제어기(252)에 제공될 수 있다. 디지털 제어 인터페이스(272)가 GPIO 인터페이스로서 동작하고 있을 때, RFFE 레벨 쉬프터(281)의 출력은, 디폴트 핀(284)에서 수신된 디폴트 값 또는 신호에 기초하거나, 적어도 부분적으로 기초할 수 있다. 대조적으로, 디지털 제어 인터페이스(272)가 RFFE 직렬 인터페이스로서 동작하고 있을 때, RFFE 레벨 쉬프터(281)의 출력은, RFFE 코어(273)와 연관된 레지스터에 저장된 값을 포함한 RFFE 코어(273)으로부터 수신된 값이나 신호에 적어도 부분적으로 기초할 수 있다. 일부 실시예에서, 블록들(322, 323 및 324)들 중 하나 이상은 선택사항일 수 있다. 예를 들어, 디지털 제어 인터페이스(272)가 GPIO 인터페이스로서 동작하고 있을 때, 레벨 쉬프터(281)는 전력 증폭기(251) 또는 전력 증폭기 제어기(252)에 값을 제공하지 않을 수도 있다.
E. 제2 전자 장치
도 22는, 본 발명의 양태에 따라 구현되는 무선 장치(326)라 불리는 무선 장치의 대안적 실시예를 나타낸다. 본 발명의 일부 구현에서, 무선 장치(248)에 관하여 전술된 실시예들 중 일부 또는 전부는 무선 장치(326)에 적용될 수 있다.
무선 장치(326)는 전력 증폭기 모듈(327)을 포함할 수 있다. 전력 증폭기 모듈(327)은 일반적으로, 전력 증폭기(328), 전력 증폭기(328)를 제어하기 위한 전력 증폭기 제어기(329), 모드 선택기(330) 및 디지털 제어 인터페이스(331)를 포함하는 임의의 컴포넌트 또는 장치를 포함할 수 있다. 이와 같이 제한되지 않지만, 전력 증폭기(328)를 제어한다는 것은, 일반적으로, 전력 증폭기(328)에 의해 제공되는 전력 증폭량을 설정, 수정 또는 조정하는 것을 말한다.
도 18의 디지털 제어 인터페이스(253)에서와 같이, 여기서 도시된 디지털 제어 인터페이스(331)는 전력 증폭기(328)를 제어하기 위한 및/또는 전력 증폭기(328)를 제어하도록 전력 증폭기 제어기(329)를 제어하기 위한 복수 타입의 인터페이스를 지원할 수 있는 임의 타입의 제어 인터페이스를 포함할 수 있다. 예를 들어, 디지털 제어 인터페이스(331)는 직렬 인터페이스(332)와 GPIO 인터페이스(333)를 포함할 수 있다. 직렬 인터페이스(332)는 임의 타입의 인터페이스를 포함할 수 있다. 예를 들어, 직렬 인터페이스는, 몇 가지 예를 들자면, RFFE 직렬 인터페이스(예를 들어, MIPI® RFFE 직렬 인터페이스), 직렬 주변기기 인터페이스(SPI) 버스, 3-와이어 직렬 버스, 또는 I2C 버스일 수 있다. 일부 구현에서, 디지털 제어 인터페이스(253)에 관하여 전술된 실시예들 중 일부 또는 전부는 디지털 제어 인터페이스(331)에 적용될 수 있다.
다수의 실시예에서, 디지털 제어 인터페이스(331)는, 회로 설계 변경이나 기존의 컴포넌트 다이 구성(예를 들어, 기존의 전력 증폭기, 기존의 전력 증폭기 모듈, 기존의 트랜시버, 또는 디지털 제어 인터페이스에 제어 신호를 제공하거나 디지털 제어 인터페이스로부터 제어 신호를 수신할 수 있는 기타의 컴포넌트)에 대한 본딩 변경없이 동일한 컴포넌트 다이 상에 복수의 인터페이스 타입을 포함할 수 있다. 또한, 일부 실시예에서, 디지털 제어 인터페이스(331)는, 무선 장치(326) 또는 전력 증폭기 모듈(327)에 의한 이용을 위해 노출된 인터페이스 접속(예를 들어, 핀, 리드, 와이어, 볼 그리드 어레이 등)의 수를 증가시키지 않고 복수의 인터페이스를 지원할 수 있다. 유익하게도, 다수의 실시예에서, 디지털 제어 인터페이스(331)를 수정하지 않고 상이한 인터페이스 표준들을 지원하는 장치에서 디지털 제어 인터페이스(331)가 이용될 수 있다. 예를 들어, 도 22의 예시된 디지털 제어 인터페이스(331)는, 디지털 제어 인터페이스를 수정하지 않고 직렬 인터페이스, GPIO 인터페이스, 또는 이들의 조합을 지원하는 장치에서 이용될 수 있다. 일부 경우에, 디지털 제어 인터페이스(331)는 동작 동안에 상이한 인터페이스 타입들 사이에서 스위칭될 수 있다.
모드 선택기(330)는, 디지털 제어 인터페이스(331)의 동작 모드를 선택하도록 구성된 임의의 장치나 컴포넌트를 포함할 수 있다. 디지털 제어 인터페이스(331)의 동작 모드를 선택하는 것은, 전력 증폭기 제어기(329)와 통신하기 위해 디지털 제어 인터페이스(331)가 이용하는 인터페이스의 타입을 선택하는 것을 포함할 수 있다. 예를 들어, 모드 선택기(330)는, 직렬 인터페이스 또는 GPIO 인터페이스로서 동작하도록 디지털 제어 인터페이스(331)를 선택 또는 구성할 수 있다. 이 선택은, 안테나(338), 트랜시버(334), 기저대역 칩(336), 또는 인터페이스 타입을 선택하거나 디지털 제어 인터페이스(331)의 가용 인터페이스 타입들로부터 선택할 인터페이스 타입을 결정하는데 이용될 수 있는 신호를 제공할 수 있는 기타 임의의 신호 소스로부터 수신된 신호에 기초할 수 있다.
또한, 소정 구현에서, 디지털 제어 인터페이스(331)는, 신호 소스로부터 수신된 하나 이상의 신호에 기초하여, 전력 증폭기(328)의 동작 모드를 직접 또는 전력 증폭기 제어기(329)를 통해 설정할 수 있다. 소정 실시예에서, 디지털 제어 인터페이스(331)는, 디지털 제어 인터페이스(331)가 전력 증폭기(328)의 동작 모드를 설정하게 하는 하나 이상의 신호를, 예를 들어, 안테나(338), 트랜시버(334), 기저대역(336), 또는 DSP(337)로부터 수신하면서, 모드 선택기(330)로부터 디지털 제어 인터페이스(331)의 동작 인터페이스 타입을 선택하는 신호를 수신한다. 대안으로서, 디지털 제어 인터페이스(331)는, 디지털 제어 인터페이스(331)가 전력 증폭기(328)의 동작 모드를 설정하게 하는 하나 이상의 신호와, 모드 선택기(330)로부터 디지털 제어 인터페이스(331)의 동작 인터페이스 타입을 선택하는 신호를 수신할 수 있다. 모드 선택기(330)는, 예를 들어, 안테나(338), 트랜시버(334), 기저대역(336) 또는 DSP(337)로부터 신호의 일부 또는 전부를 수신할 수 있다. 대안으로서, 또는 추가로, 모드 선택기(330)는, 예를 들어, 안테나(338), 트랜시버(334), 기저대역(336) 또는 DSP(337)로부터 수신된 하나 이상의 신호에 기초하여 디지털 제어 인터페이스(331)에 제공되는 신호의 일부 또는 전부를 생성할 수 있다.
전력 증폭기(328)의 모드를 설정하기 위한 시나리오의 한 예에서, 트랜시버(334)는, 예를 들어, 안테나(338) 또는 DSP(337)로부터 신호를 수신한다. 신호의 수신에 응답하여, 트랜시버(334)는 모드 선택기(330)에 하나 이상의 신호를 제공할 수 있다. 트랜시버(334)로부터 수신된 하나 이상의 신호에 기초하여, 모드 선택기(330)는 직렬 인터페이스 또는 GPIO 인터페이스로 동작하도록 디지털 제어 인터페이스(331)를 구성할 수 있다. 또한, 트랜시버(334)는, 모드 선택기(330)에 의해 명시된 모드에 기초하여 직렬 모드 또는 GPIO 모드에서 신호를 처리하는 디지털 제어 인터페이스(331)에 하나 이상의 신호를 제공할 수 있다. 신호의 처리 결과에 기초하여, 디지털 제어 인터페이스(331)는 하나 이상의 모드 설정 신호를 전력 증폭기 제어기(329)에 제공할 수 있고, 전력 증폭기 제어기(329)는 모드 설정 신호에 기초하여 전력 증폭기(328)의 모드를 설정할 수 있다. 대안으로서, 디지털 제어 인터페이스(331)는 전력 증폭기(328)의 모드를 설정할 수 있다.
일부 구현에서, 전력 증폭기(328)는, 전력 증폭기 제어기(329), 디지털 제어 인터페이스(331), 및 모드 선택기(330) 중 하나 이상을 포함할 수 있다. 일부 구현에서, 전력 증폭기 제어기(329)는, 디지털 제어 인터페이스(331) 및 모드 선택기(330) 중 하나 이상을 포함할 수 있다. 게다가, 일부 경우에는, 디지털 제어 인터페이스는 모드 선택기(330)를 포함할 수 있다. 또한, 전력 증폭기 모듈(327)은, 모드 선택기(330), 디지털 제어 인터페이스(331), 전력 증폭기 제어기(329) 및 전력 증폭기(328)의 기능을 포함하는 단일의 컴포넌트일 수 있다. 대안으로서, 전력 증폭기 모듈(327)은, 모드 선택기(330), 디지털 제어 인터페이스(331), 전력 증폭기 제어기(329) 및 전력 증폭기(328)의 기능을 포함하는 복수의 컴포넌트를 포함할 수 있다. 역시 다른 구현에서, 무선 장치(326)는, 모드 선택기(330), 디지털 제어 인터페이스(331), 전력 증폭기 제어기(329) 및 전력 증폭기(328)의 기능을 포함하는 하나 이상의 컴포넌트를 포함할 수 있다.
도 18의 전력 증폭기 모듈(249)과 유사하게, 도 22에 도시된 전력 증폭기 모듈(327)은 전원(339)으로부터 전력을 수신할 수 있다. 그러면, 전력 증폭기 모듈(327)은, 예를 들어, 전력 분배 버스(341)를 통해, 무선 장치(326)에 포함된 다수의 컴포넌트들에 전력을 분배할 수 있다.
소정 실시예에서, 전원(339)은, 일부 경우에는 전원(339)이 전력 증폭기 모듈(327)의 하나 이상의 요소를 구성할 수 있게 하는 조합 로직 및/또는 하나 이상의 프로세서를 포함한다. 예를 들어, 일부 경우에는, 전원(339)은 디지털 제어 인터페이스(331)에 하나 이상의 신호를 제공하여 디지털 제어 인터페이스(331)가 전력 증폭기(328)를 구성하게 할 수 있다. 또한, 전원(339)은, 예를 들어, 전력 증폭기(328)의 출력에 기초하여 디지털 제어 인터페이스(331)에 신호를 제공하여, 전력 증폭기 모듈(327)과 전원(339) 사이에 피드백 루프를 생성할 수 있다.
무선 장치(326)는 다수의 추가 컴포넌트들을 포함할 수 있다. 이들 추가 컴포넌트들의 적어도 일부는 전력 분배 버스(341)를 통해 전력을 수신할 수 있다. 예를 들어, 무선 장치(326)는, 디지털 대 아날로그 변환기(DAC)(342), 디스플레이 프로세서(343), 중앙 프로세서(344), 사용자 인터페이스 프로세서(346), 아날로그 대 디지털 변환기(ADC, 347), 및 메모리(348)를 포함할 수 있다. 추가 컴포넌트들의 적어도 일부는 디지털 제어 인터페이스(331)와 통신할 수 있고 디지털 제어 인터페이스(331)가 전력 증폭기 모듈(327), 전력 증폭기(328) 및/또는 전력 증폭기 제어기(329)의 설정을 수정하게 할 수 있다. 또한, 추가 컴포넌트들 중 적어도 일부는 모드 선택기(330)와 통신할 수 있고 모드 선택기(330)가 디지털 제어 인터페이스(331)의 동작 모드를 선택하게 할 수 있다.
F. 제2 디지털 제어 인터페이스
도 23은 본 발명의 소정 양태에 따라 구현된 도 22의 디지털 제어 인터페이스(331)의 실시예를 나타낸다. 일부 구현에서, 디지털 제어 인터페이스(253) 및 디지털 제어 인터페이스(272)에 관하여 전술된 실시예들 중 일부 또는 전부는 디지털 제어 인터페이스(331)에 적용될 수 있다.
디지털 제어 인터페이스(331)는, 직렬 인터페이스(332), GPIO 인터페이스(333), 및 다수의 입력 핀을 포함한다. 이들 입력 핀은, VIO 핀(351), 클록/모드 핀(352), 및 데이터/인에이블 핀(353)을 포함할 수 있다.
VIO 핀(351)은, 직렬 인터페이스 또는 GPIO 인터페이스로서 동작하도록 디지털 제어 인터페이스(331)를 설정하는 신호를 수신하도록 구성될 수 있다. 예시된 실시예에서, 디지털 제어 인터페이스(331)는, VIO 핀(351)이 로직 하이 신호를 수신하면 직렬 인터페이스로서 동작하고, VIO 핀(351)이 로직 로우 신호를 수신하면 GPIO 인터페이스로서 동작한다. 그러나, 일부 구현에서, 디지털 제어 인터페이스(331)는, VIO 핀(351)이 로직 로우 신호를 수신하면 직렬 인터페이스로서 동작하고, VIO 핀(351)이 로직 하이 신호를 수신하면 GPIO 인터페이스로서 동작하도록 구성될 수 있다. 로직 로우 신호는, 0 볼트, -5 볼트, 또는 기타의 것 등의 로우인 것으로 정의된 임의의 값과 연관될 수 있다. 유사하게, 로직 하이 신호는, 0 볼트, +5 볼트, 또는 기타의 것 등의 하이인 것으로 정의된 임의의 값과 연관될 수 있다. 일부 구현에서, 로직 로우 신호는 VIO 핀(351)을 접지에 접속하는 것과 연관될 수 있다. 유사하게, 일부 구현에서, 로직 하이 신호는 VIO 핀(351)을 전압 소스에 접속하는 것과 연관될 수 있다.
또한, VIO 핀(351)은, 도 22의 전원(339) 등의 전원으로부터의 전력을 직렬 인터페이스 코어(349)에 제공하도록 구성될 수 있다. 따라서, 일부 실시예에서, VIO 핀(351)이 로직 로우로 설정되거나, 접지되면, 직렬 인터페이스 코어(349)는 전원공급되지 않고, 디지털 제어 인터페이스(331)는 GPIO 인터페이스로서 기능하도록 구성된다. 반면, 일부 실시예에서, VIO 핀(351)이 로직 하이로 설정되거나, 전원에 직접 또는 간접으로 접속되면, 직렬 인터페이스 코어(349)는 전력을 공급받고, 디지털 제어 인터페이스(331)는 직렬 인터페이스로서 기능하도록 구성된다. 일부 구현에서, VIO 핀(274)에 관하여 전술된 실시예들 중 일부 또는 전부는 VIO 핀(351)에 적용될 수 있다.
직렬 인터페이스(332)는, 프론트 엔드 코어, 또는 직렬 인터페이스 코어(349)를 포함할 수 있다. 또한, 직렬 인터페이스(332)는, 파워 온 리셋(354), 버퍼 쌍(368 및 369), 및 다수의 레벨 쉬프터(357)를 포함할 수 있다. GPIO 인터페이스(333)는, 조합 로직 블록(356)과 레벨 쉬프터 쌍(358 및 359)을 포함할 수 있다. 디지털 제어 인터페이스(331)가 직렬 인터페이스로서 기능할 때, 직렬 인터페이스(332)의 컴포넌트들은 활성이거나 직렬 인터페이스를 제공하도록 동작하고 GPIO 인터페이스(333)의 하나 이상의 컴포넌트들은 활성이지 않을 수 있다. 유사하게, 디지털 제어 인터페이스(331)가 GPIO 인터페이스로서 기능할 때, GPIO 인터페이스(333)의 컴포넌트들은 활성이거나 GPIO 인터페이스를 제공하도록 동작하고 직렬 인터페이스(332)의 하나 이상의 컴포넌트들은 활성이지 않을 수 있다.
그러나, 소정 실시예에서, 디지털 제어 인터페이스(331)가 직렬 인터페이스로서 기능할 때, 디지털 제어 인터페이스(331)는 GPIO 인터페이스(333)의 하나 이상의 컴포넌트를 이용하여 직렬 인터페이스의 제공을 가능케할 수 있으므로, GPIO 인터페이스(333)의 하나 이상의 컴포넌트는 활성이거나 직렬 인터페이스를 제공하도록 동작할 수 있다. 유사하게, 소정 실시예에서, 디지털 제어 인터페이스(331)가 GPIO 인터페이스로서 기능할 때, 디지털 제어 인터페이스(331)는 직렬 인터페이스(332)의 하나 이상의 컴포넌트를 이용하여 GPIO 인터페이스의 제공을 가능케할 수 있으므로, 직렬 인터페이스(332)의 하나 이상의 컴포넌트는 활성이거나 GPIO 인터페이스를 제공하도록 동작할 수 있다. 예를 들어, 소정 구현에서, 조합 로직 블록(356)은 파워 온 리셋(354)에 의해 제어되는 멀티플렉서를 포함할 수 있다. 또한, 이 예에서, 조합 로직 블록(356)은, 디지털 제어 인터페이스(331)의 동작 모드, 및 그에 따라 파워 온 리셋(354)에 의해 출력된 값에 기초하여, 상이한 신호들을 레벨 쉬프터(358 및 359)에 제공할 수 있다. 따라서, 이 예에서, 파워 온 리셋(354)은 일반적으로 직렬 인터페이스(332)의 일부이지만, 파워 온 리셋(354)은, 디지털 제어 인터페이스가 GPIO 인터페이스 모드에 있을 때 GPIO 인터페이스의 일부로서 기능할 수 있다. 유사하게, 이 예에서, 조합 로직 블록(356) 및 레벨 쉬프터(358 및 359)는 일반적으로 GPIO 인터페이스(333)의 일부이지만, 조합 로직 블록(356) 및 레벨 쉬프터(358 및 359) 중 하나 이상은 디지털 제어 인터페이스(331)가 직렬 인터페이스 모드에 있을 때 직렬 인터페이스를 제공하는 것을 돕도록 동작할 수 있다.
파워 온 리셋(354)은, 하드웨어, 소프트웨어, 또는 이들의 조합으로 구현될 수 있다. 또한, 파워 온 리셋(354)은 직렬 인터페이스 코어(349)의 리셋을 가능하게 하도록 구성될 수 있다. 일부 실시예에서, 파워 온 리셋(354)은 반전된 지연 기능으로서 역할할 수 있다. 반전된 지연 기능은, 디지털 제어 인터페이스(331)를 직렬 인터페이스로서 구성할 때 직렬 인터페이스 코어(349)와 연관된 하나 이상의 로직 블록 및/또는 하나 이상의 레지스터가 알려진 상태 또는 값으로 설정되기 위한 충분한 시간을 제공하도록 구성된다. 일부 경우에는 그 시간의 길이는 응용 특유일 수 있지만, 다른 경우에는 시간의 길이는 하드웨어 설계 및/또는 구현의 특성에 기초할 수 있다. 예를 들어, 요구되는 시간량은, 클록 주파수, 로직 컴포넌트의 크기, 직접이든 간접이든 디지털 제어 인터페이스에 접속된 컴포넌트의 타입 등에 의존할 수 있다. 또한, 로직 블록 및/또는 레지스터를 알려진 값으로 설정하는 것은, 직렬 인터페이스 코어(349)를 초기화할 때 또는 직렬 인터페이스 코어(349)를 리셋 상태로부터 벗어나게 할 때 발생할 수 있다.
일부 구현에서, 파워 온 리셋(354)은 선택 신호를 조합 로직 블록(356)에 제공하도록 구성될 수 있다. 예를 들어, 디지털 제어 인터페이스(331)는, VIO 핀(351)이 로직 로우 신호를 수신하면 GPIO 인터페이스로서 동작하고, VIO 핀(351)이 로직 하이 신호를 수신하면 직렬 인터페이스로서 동작하도록 구성되는 것으로 가정한다. 이 예를 계속하면, VIO 핀(351)이 로직 로우 신호를 수신하면, 파워 온 리셋(354)에 의해 제공되는 선택 신호는 조합 로직 블록(356)이 각각 데이터/인에이블 핀(353) 및 클록/모드 핀(352)에 대한 입력에 기초하여 인에이블 레벨 쉬프터(358)와 모드 레벨 쉬프터(359)에 신호를 출력하게 할 수 있다. 예를 들어, 조합 로직 블록(356)은 클록/모드 핀(352)과 데이터/인에이블 핀(353)으로부터 수신된 신호를 디코딩하여 그 디코딩된 신호를 인에이블 레벨 쉬프터(358) 및 모드 레벨 쉬프터(359)에 제공할 수 있다.
이 예에서, VIO 핀(351)이 로직 로우 신호 대신에 로직 하이 신호를 수신하면, 파워 온 리셋(354)에 의해 제공되는 선택 신호는, 조합 로직 블록(356)이 직렬 인터페이스 코어(349)로부터 수신된 신호에 기초하여 신호를 인에이블 레벨 쉬프터(358) 및 모드 레벨 쉬프터(359)에 출력하게 할 수 있다. 소정 구현에서, 조합 로직 블록(356)은 데이터/인에이블 핀(353)과 클록/모드 핀(352) 또는 직렬 인터페이스 코어(349)로부터 수신된 신호를 레벨 쉬프터(358 및 359)에 출력하기 전에 지연 또는 기타의 방식으로 수정할 수 있다.
일부 경우에는, 파워 온 리셋(354)은 하나 이상의 레벨 쉬프터(357)를 디폴트 또는 리셋 상태에 두도록 구성될 수 있다. 이것은, 예를 들어, 직렬 인터페이스 코어(349)가 리셋 상태에 있을 때 발생할 수 있다. 일부 설계에서, 파워 온 리셋(354)은 GPIO 인터페이스 모드 동안에 하이이도록 구성된 각각의 레벨 쉬프터와 연관된 디폴트 하이 핀에 접속될 수 있고 GPIO 인터페이스 모드 동안에 로우이도록 구성된 각각의 레벨 쉬프터와 연관된 디폴트 로우 핀에 접속될 수 있다. 일부 구현에서, 레벨 쉬프터(357)를 디폴트 상태로 설정하는 것은, 레벨 쉬프터(357)가 디폴트 핀(361)에 의해 제공된 디폴트 입력 신호에 기초하여 값을 출력하게 할 수 있다. 디폴트 핀(361)이 디폴트 입력 신호를 수신하는 것으로 예시되어 있지만, 다수의 실시예에서, 디폴트 핀(361)은 디폴트 하이와 디폴트 로우 입력 중 하나에 결속된다. 따라서, 일부 경우에, 디폴트 값은 미리구성될 수 있지만, 다른 경우에는, 디폴트 값은 응용 특유일 수 있고, 디지털 제어 인터페이스(331) 또는 전력 증폭기 모듈의 구성이나 동작에 기초하여 변할 수도 있다. 일부 설계에서, 각 레벨 쉬프터(357)가 상이한 디폴트 값이나 신호와 연관되는 것도 가능하다. 대안으로서, 각 레벨 쉬프터(357)는 동일한 디폴트 값이나 신호와 연관될 수 있다.
레벨 쉬프터(357)들 각각은 Vcc 핀(363)을 통해 전원공급될 수 있다. 일부 구현에서, 각 레벨 쉬프터(357)는 전원에 별개로 접속될 수도 있다. 대안으로서, 하나의 레벨 쉬프터(357)가 전원에 직접 또는 간접으로 접속될 수도 있고, 나머지 레벨 쉬프터(357)들은, 레벨 쉬프터(357), 또는 전원에 접속된 다른 컴포넌트로의 접속에 의해 전력을 얻을 수도 있다. 또한, 레벨 쉬프터(358 및 359) 각각은 유사하게 전원에 접속되거나, 레벨 쉬프터(358 및 359)에 전력을 제공할 수 있는 레벨 쉬프터나 기타의 컴포넌트에 접속될 수 있다. 소정 실시예에서, 레벨 쉬프터(357, 358, 및 359)는 수신된 신호의 전압 레벨을 조정하고 수정된 신호를 출력하도록 구성된다. 이와 같이 제한되지 않지만, 레벨 쉬프터(357, 358, 및 359)는, Vcc 핀(363)에 인가된 전압과 실질적으로 정합하도록 수신된 신호의 전압 레벨을 조정할 수 있다.
일부 구현에서, 파워 온 리셋(278)에 관하여 전술된 실시예들 중 일부 또는 전부는 파워 온 리셋(354)에 적용될 수 있다. 유사하게, 일부 구현에서, 레벨 쉬프터(284)에 관하여 전술된 실시예들 중 일부 또는 전부는 레벨 쉬프터(357)에 적용될 수 있다. 또한, 일부 구현에서, 레벨 쉬프터(282 및 283)에 관하여 전술된 실시예들 중 일부 또는 전부는 각각 레벨 쉬프터(358 및 359)에 적용될 수 있다. 또한, 상기 도 20을 참조하여 레벨 쉬프터(291)에 관하여 전술된 실시예들 중 일부 또는 전부는 여기서 도 23에 도시된 레벨 쉬프터(357, 358 및 359)에 적용될 수 있다.
직렬 인터페이스 코어(349)는 일반적으로, 직렬 인터페이스 코어가 직렬 인터페이스를 제공할 수 있게 하는 회로 또는 로직을 포함할 수 있다. 일부 실시예에서, 직렬 인터페이스 코어(349)는 RFFE 코어(예를 들어, RFFE 코어(273))를 포함할 수 있다. 또한, 일부 예에서, 직렬 인터페이스 코어(349)는, RFFE 코어(273)에 관하여 전술된 실시예들 중 일부 또는 전부를 포함할 수 있다.
RFFE 코어(273)에서와 같이, 직렬 인터페이스 코어(349)는 한 세트의 레지스터(미도시)를 포함할 수 있다. 소정 상황에서, 레지스터 세트는 알려지지 않은 값으로 설정될 수 있다. 예를 들어, 무선 장치(326)가 먼저 전원투입되면, 레지스터 세트는 알려지지 않은 값으로 설정될 수 있다. 제2 예로서, VIO 핀(351)이 직렬 인터페이스 코어(349)에 대한 전원 및 직렬 인터페이스 모드와 GPIO 인터페이스 모드 사이의 모드 선택기 양쪽 모두로서 역할하는 구현에서, 레지스터 세트는 디지털 제어 인터페이스(331)가 먼저 GPIO 인터페이스로부터 직렬 인터페이스로 천이할 때 알려지지 않은 값으로 설정될 수 있다. 직렬 인터페이스 코어(349)가 초기에 전원투입되거나 리셋 상태로부터 벗어날 때 레지스터가 알려진 값으로 설정되는 것을 보장하기 위해, 직렬 인터페이스 코어(349)는 레지스터 세트 각각의 값을 한 세트의 스트랩핑된(strapped) 디폴트(362)에 의해 제공된 값으로 설정하도록 구성될 수 있다. 소정 구현에서, 도 19의 스트랩핑된 디폴트(286)는 디폴트 핀(361)에 제공된 값과 등가일 수 있다.
소정 실시예에서, 직렬 인터페이스 코어(349)는 클록/모드 핀(352)으로부터 클록 신호를 수신하도록 구성될 수 있다. 이 클록 신호는 직렬 인터페이스 코어(349)의 구현에 기초하여 임의의 주파수 또는 신호 형상으로 설정될 수 있다. 일부 구현에서, 클록 신호는 26 MHz 이하의 주파수를 갖는 사각파일 수 있다. 나아가, 직렬 인터페이스 코어(349)의 데이터 인터페이스는 양방향일 수 있다. 따라서, 직렬 인터페이스 코어(349)는, 데이터/인에이블 핀(388)으로부터의 데이터를 직렬 인터페이스 코어(349)의 Data In에서 수신할 수 있다. 유사하게, 직렬 인터페이스 코어(349)는 직렬 인터페이스 코어(349)의 Data Out으로부터의 데이터를 데이터/인에이블 핀(353)에 제공할 수 있다. 도 23에서 버퍼(368 및 369)로 나타낸 바와 같이, 데이터 입력과 데이터 출력 양쪽 모두가 버퍼링될 수 있다. 일부 실시예에서, 버퍼들은 3-상태 버퍼일 수 있다. 또한, 직렬 인터페이스 코어(349)의 Output Enable은 버퍼(368 및 369)를 제어하여 Data Out 및 Data In 양쪽 모두가 데이터/인에이블 핀(353)으로의 및 데이터/인에이블 핀(353)으로부터의 동일한 라인을 공유할 수 있게 하도록 구성된다. 따라서, 일부 예에서, 직렬 인터페이스 코어(349)로부터 데이터를 판독할 때, 버퍼(368)는 데이터 흐름을 인에이블하는 반면, 버퍼(369)는 데이터 흐름을 방지하거나, 고 임피던스로 설정된다. 유사하게, 일부 예에서, 직렬 인터페이스 코어(349)에 데이터를 기입할 때, 버퍼(369)는 데이터 흐름을 인에이블하는 반면, 버퍼(368)는 데이터 흐름을 방지하거나, 고 임피던스로 설정된다.
조합 로직 블록(356)은 일반적으로, 디지털 제어 인터페이스(331)가 인에이블 신호와 모드 신호를 각각 인에이블 레벨 쉬프터(358)와 모드 레벨 쉬프터(359)에 제공하게 하는 임의의 로직을 포함한다. 일부 실시예에서, 조합 로직 블록(356)은 신호의 디코딩을 가능케하는 로직을 포함한다. 조합 로직 블록(356)은, 레벨 쉬프터(358 및 359) 중 하나 또는 양쪽 모두에 디코딩된 신호를 제공할 수 있다. 일부 예에서, 본 실시예의 조합 로직 블록(356)은, 상기 도 19에서 도시된 조합 로직 블록(279)에 관하여 전술된 실시예들 중 일부 또는 전부를 포함할 수 있다.
일부 구현에서, 디지털 제어 인터페이스(331)는 도 21에 관하여 전술된 프로세스(301)를 수행할 수 있다. 이러한 구현에서, RFFE 코어와 연관된 동작들은, 대신에, 직렬 인터페이스 코어(349)에 의해 수행될 수 있다. 예를 들어, 블록(311)은 직렬 인터페이스 코어(349)를 리셋 모드에 두는 것을 포함할 수 있다. 제2 예로서, 블록(321)은, 직렬 인터페이스 레지스터 값, 또는 직렬 인터페이스 코어(349)의 레지스터와 연관된 신호를 직렬 인터페이스 레벨 쉬프터(357)에 제공하는 것을 포함할 수 있다.
G. 조합 로직 블록
도 24는, 도 23에 도시되고 본 발명의 양태에 따라 구현된 조합 로직 블록(356)의 실시예의 추가 상세사항을 나타낸다. 전술된 바와 같이, 조합 로직 블록(356)은, 각각 레벨 쉬프터(358 및 359)에 인에이블 신호와 모드 신호를 출력하도록 구성될 수 있다. 또한, 조합 로직 블록(356)은, 인에이블 및 모드 신호들이 직렬 인터페이스 코어(349)로부터 수신된 입력에 기초하는지 또는 클록/모드 핀(352) 및 데이터/인에이블 핀(353)으로부터 수신된 입력에 기초하는지를 결정하는 로직을 포함한다. 일부 경우에, 디지털 제어 인터페이스(331)가 GPIO 인터페이스로서 동작하고 있을 때, 인에이블 신호와 모드 신호는, 클록/모드 핀(352) 및 데이터/인에이블 핀(353)으로부터 입력 신호를 수신하는 추가의 로직 또는 장치(미도시)를 통해 수신된 입력에 기초할 수 있다. 유사하게, 일부 경우에, 디지털 제어 인터페이스(331)가 직렬 인터페이스로서 동작하고 있을 때, 인에이블 신호와 모드 신호는, 직렬 인터페이스 코어(349)로부터 신호를 수신하는 추가의 로직 또는 장치(미도시)를 통해 수신된 입력에 기초할 수 있다. 일부 경우에, 추가의 로직 또는 장치는 조합 로직 블록(356)에 신호를 제공하기 전에 신호를 처리할 수 있다.
도 24에 나타낸 바와 같이, 조합 로직 블록(356)은 멀티플렉서(378) 및 멀티플렉서(379)를 포함한다. 멀티플렉서(378)는 인에이블 신호를 인에이블 레벨 쉬프터(358)에 제공할 수 있고 멀티플렉서(379)는 모드 신호를 모드 레벨 쉬프터(359)에 제공할 수 있다. 멀티플렉서들 각각은 조합 로직 블록(356)에 대한 리셋 입력(377)으로부터 수신된 리셋 신호에 의해 제어될 수 있다. 전술된 바와 같이, 리셋 신호는 파워 온 리셋(354)으로부터 수신될 수 있고, 일부 경우에는, VIO 핀(351)으로부터 수신된 신호의 반전된 버전일 수도 있다.
앞서 설명된 바와 같이, 일부 실시예에서, 조합 로직 블록(356)에 대한 리셋 입력(377)에서 수신된 리셋 신호가 로직 하이 또는 "1"일 때, 디지털 제어 인터페이스(331)는 GPIO 인터페이스로서 동작한다. 이러한 경우에, 멀티플렉서(378)는 데이터/인에이블 입력(376)에서 수신된 신호를 출력하고, 멀티플렉서(379)는 클록/모드 입력(374)에서 수신된 신호를 출력한다. 작은 사각형으로 나타낸 바와 같이, 데이터/인에이블 입력(376)과 클록/모드 입력(374)에 대한 입력들은, 일부 경우에는, 중개 로직이나 컴포넌트없이, 각각, 데이터/인에이블 핀(353) 및 클록/모드 핀(352)로부터 수신될 수 있다. 다른 실시예에서, 도 23의 핀들(352 및 353)과 입력들(374 및 376) 사이에는 추가의 로직이 존재할 수 있다.
일부 실시예에서, 조합 로직 블록(356)은, 데이터/인에이블 입력(376)과 멀티플렉서(378) 사이에 AND 게이트(381)를, 및/또는 클록/모드 입력(374)과 멀티플렉서(379) 사이에 AND 게이트(382)를 포함할 수 있다. 일부 실시예가 AND 게이트를 포함하고 있지만, 데이터/인에이블 입력(376)과 클록/모드 입력(374)을 선택할 때 리셋 입력(377)은 로직 하이이므로, 멀티플렉서의 출력은 변하지 않는다. 소정 실시예에서, AND 게이트는 신호의 주파수 및/또는 신호 경로들의 서로간의 근접성에 의해 야기되는 디지털 잡음을 감소 또는 제거하기 위해 포함된다. 데이터 및 클록 신호들은, 일부 경우에, 고속 디지털 신호일 수 있으며, 일부 구현에서는 26 MHz 정도로 빠를 수 있다. 다른 경우에는, 신호는 26 MHz 보다 빠르거나 느릴 수도 있고 응용 의존적일 수 있다. AND 게이트는 신호의 레이트로 토글링하는 노드수를 제한하여 조합 로직 블록(356)(예를 들어, 전력 증폭기 제어기(329), 전력 증폭기(328) 등)과 통신하는 하나 이상의 장치의 RF 성능 양태를 열화시킬 수 있는 클록 에너지의 양을 제한하는데 이용될 수 있다. 일부 경우에는, AND 게이트는 하나 이상의 신호의 동기화를 가능케하는 지연을 도입할 수 있다. 소정 실시예들에서, AND 게이트는 선택사항일 수 있다.
도 24의 조합 로직 블록(356)이 AND 게이트를 포함하지만, 조합 로직 블록(356)이 AND 게이트(381 및 382)에 추가하여 또는 이를 대신하여 다른 타입의 로직을 포함하는 것도 가능하다. 예를 들어, 조합 로직 블록(356)은, 각각 입력들(376 및 374)과 멀티플렉서들(378 및 379) 사이에서, 하나 이상의 AND 게이트, NAND 게이트, 인버터, OR 게이트, NOR 게이트, 또는 XOR 게이트를 포함할 수 있다.
조합 로직 블록(356)에 대한 리셋 입력(377)에서 수신된 리셋 신호가 로직 로우 또는 "0"일 때, 디지털 제어 인터페이스(331)는 직렬 인터페이스로서 동작한다. 이러한 경우에, 멀티플렉서(378)는 직렬 인에이블 입력(372)에서 수신된 신호를 출력하고, 멀티플렉서(379)는 직렬 모드 입력(373)에서 수신된 신호를 출력한다.
도 24는 앞서 설명된 것 이상의 어떠한 추가의 로직도 나타내고 있지 않지만, 일부 구현에서, 조합 로직 블록(356)은 추가의 로직 컴포넌트를 포함할 수 있다. 예를 들어, 잡음을 줄이거나, 신호의 타이밍을 지연시키거나, 선행 신호를 저장하기 위해 추가의 게이트들이 포함될 수 있다.
H. 제3 디지털 제어 인터페이스
다음으로 도 25를 참조하면, 본 발명의 추가 양태에 따라 구현된 여기서는 디지털 제어 인터페이스(383)로서 참조되는 디지털 제어 인터페이스의 또 다른 실시예가 도시되어 있다. 일부 경우에, 디지털 제어 인터페이스(383)는 (도 22에 나타낸) 무선 장치(326)의 (도 23에 나타낸) 디지털 제어 인터페이스(331)를 대체할 수 있다. 일부 구현에서, 디지털 제어 인터페이스(253), 디지털 제어 인터페이스(272), 및 디지털 제어 인터페이스(331)에 관하여 전술된 실시예들 중 일부 또는 전부는 현재의 디지털 제어 인터페이스(383)에 적용될 수 있다. 논의를 간소화하기 위해, 디지털 제어 인터페이스(331)와 디지털 제어 인터페이스(383) 사이의 공통의 요소는 이하에서는 반복되지 않는다.
유익하게도, 소정 실시예에서, 디지털 제어 인터페이스(383)는 GPIO 인터페이스로서 구성될 때 3개의 모드를 지원할 수 있다. 일부 경우에, 디지털 제어 인터페이스(383)가 GPIO 인터페이스로서 구성될 때 3개의 모드를 지원할 수 있게 함으로써, 디지털 제어 인터페이스(383)는 별개의 모드와 인에이블 핀을 이용하는 신호 제어 인터페이스보다 많은 전력 증폭기 모드를 지원할 수 있다. 또한, 일부 경우에는, 추가의 핀 입력을 부가하지 않고 및 디지털 제어 인터페이스의 팩키지 크기를 확장시키지 않고, 추가의 모드들이 지원될 수 있다. 일부 구현에서, 이들 이점들은, 디지털 제어 인터페이스(331)의 데이터/인에이블 핀(353)을 제2 모드 입력을 제공하는 핀으로 대체함으로써 및 제4 가용 모드를 비인에이블 신호(not enabled signal)로서 해석하도록 조합 로직 블록(356)을 수정함으로써 달성될 수 있다.
도 25에 나타낸 바와 같이, 디지털 제어 인터페이스(383)는 클록/모드 0 핀(384)와 데이터/모드 1 핀(386)을 포함할 수 있다. 핀(384 및 386)은, 각각, 디지털 제어 인터페이스(331)의 핀(352 및 353)과 유사하게 구성될 수 있다. 그러나, 디지털 제어 인터페이스(383)가 GPIO 인터페이스로서 구성될 때, 클록/모드 0 핀(384)은 제1 모드 신호를 조합 로직 블록(388)에 제공할 수 있고 클록/모드 1 핀(386)은 제2 모드 신호를 조합 로직 블록(388)에 제공할 수 있다.
GPIO 인터페이스(387)는, 2개의 모드 레벨 쉬프터, 즉, 모드 0 레벨 쉬프터(389)와 모드 1 레벨 쉬프터(391)를 포함할 수 있다. 인에이블 레벨 쉬프터(358)에 의해 출력된 신호가 도 22의 전력 증폭기(328)가 인에이블되어야 한다는 것을 나타내면, 2개의 모드 레벨 쉬프터에 의해 출력된 신호는, 전력 증폭기(328)에 의해 수신된 신호의 증폭 레벨을 설정하기 위해 전력 증폭기 제어기(329)에 의해 이용될 수 있다. 일부 실시예에서, 전력 증폭기(328)는, 인에이블 레벨 쉬프터(358)의 출력에 관계없이 인에이블된다. 일부 이러한 경우에, 인에이블 레벨 쉬프터(358)의 출력은, 2개의 모드 레벨 쉬프터(389 및 391)의 출력에 기초하여 전력 증폭기(328)의 모드를 조정할지를 결정하기 위해 전력 증폭기 제어기(329)에 의해 이용될 수 있다.
도 26을 참조하여 이하에서 더 상세히 설명되는 바와 같이, 인에이블 레벨 쉬프터(358)에 공급되는 신호는 모드 핀(384 및 386)에서 수신되는 신호에 기초할 수 있다. 또한, 일부 경우에, 도 25에 나타낸 바와 같이, 직렬 인터페이스 코어(349)는 조합 로직 블록(388)으로의 3개의 신호 접속을 제공할 수 있다. 다른 경우에, 직렬 인터페이스 코어(349)는 조합 로직 블록(388)에 더 많거나 더 적은 신호 라인을 제공할 수 있다. 이러한 경우에, 신호 라인은 하나 이상의 로직 블록을 이용하여, 및 적어도 부분적으로 조합 로직 블록(388)으로부터 출력 신호를 수신하는 레벨 쉬프터의 수에 기초하여, 결합되거나 분할될 수 있다.
I. 제2 조합 로직 블록
도 26은 본 발명의 역시 추가의 양태에 따라 구현될 수 있는 여기서는 조합 로직 블록(388)으로 지정된 본 발명의 조합 논리 블록의 대안적 실시예를 나타낸다. 일부 실시예에서, 조합 로직 블록(388)은, 조합 로직 블록(356)에 관하여 앞서 설명된 특성 또는 특징들의 일부 또는 전부를 포함할 수 있다.
조합 로직 블록(356)과 유사하게, 또한, 조합 로직 블록(388)은, 인에이블 및 모드 신호들이 직렬 인터페이스 코어(349)로부터 수신된 입력에 기초하는지 또는 클록/모드 0 핀(384) 및 데이터/모드 1 핀(386)으로부터 수신된 입력에 기초하는지를 결정하는 로직을 포함한다. 일부 경우에, 디지털 제어 인터페이스(383)가 GPIO 인터페이스로서 동작하고 있을 때, 인에이블 신호와 모드 0 및 모드 1 신호는, 클록/모드 0 핀(384) 및 데이터/모드 1 핀(386)으로부터 입력 신호를 수신하는 추가의 로직 또는 장치(미도시)를 통해 수신된 입력에 기초할 수 있다. 유사하게, 일부 경우에, 디지털 제어 인터페이스(383)가 직렬 인터페이스로서 동작하고 있을 때, 인에이블 신호와 모드 0 및 모드 1 신호는, 직렬 인터페이스 코어(349)로부터 신호를 수신하는 추가의 로직 또는 장치(미도시)를 통해 수신된 입력에 기초할 수 있다. 일부 경우에, 추가의 로직 또는 장치는 조합 로직 블록(388)에 신호를 제공하기 전에 신호를 처리할 수 있다.
도 26에 나타낸 바와 같이, 조합 로직 블록(388)은 3개의 멀티플렉서를 포함한다. 멀티플렉서(401)는 인에이블 레벨 쉬프터(358)에 인에이블 신호를 제공할 수 있다. 디지털 제어 인터페이스(383)가 직렬 인터페이스로서 구성될 때, 멀티플렉서(401)는 직렬 인에이블 입력(396)을 통해 직렬 인터페이스 코어(349)로부터 수신된 인에이블 신호를 출력한다. 디지털 제어 인터페이스(383)가 GPIO 인터페이스로서 구성될 때, 멀티플렉서(401)는 클록/모드 0 입력(393) 및 데이터/모드 1 입력(394)으로부터 수신된 신호들의 논리 OR에 기초하는 인에이블 신호를 출력한다. 논리적 OR는 도 26에 나타낸 OR 게이트(407)를 통해 얻어질 수 있다. 그러나, NOR 게이트와 인버터를 이용하는 등의, 다른 논리적 균등물도 가능하다.
멀티플렉서(402)는, 제1 모드 신호 또는 모드 0 신호를 모드 0 레벨 쉬프터(389)에 제공할 수 있다. 유사하게, 멀티플렉서(403)는, 제2 모드 신호 또는 모드 1 신호를 모드 1 레벨 쉬프터(391)에 제공할 수 있다. 디지털 제어 인터페이스(383)가 직렬 인터페이스로서 구성될 때, 멀티플렉서(402)는 직렬 모드 0 입력(397)을 통해 직렬 인터페이스 코어(349)로부터 수신된 모드 0 신호를 출력한다. 마찬가지로, 디지털 제어 인터페이스(383)가 직렬 인터페이스로서 구성될 때, 멀티플렉서(403)는 직렬 모드 1 입력(398)을 통해 직렬 인터페이스 코어(349)로부터 수신된 모드 1 신호를 출력한다.
디지털 제어 인터페이스(383)가 GPIO 인터페이스로서 구성될 때, 멀티플렉서(402)는 클록/모드 0 입력(393)에서 수신된 신호와 리셋 입력(399)으로부터 수신된 리셋 신호들의 논리 AND를 출력한다. 유사하게, 디지털 제어 인터페이스(383)가 GPIO 인터페이스로서 구성될 때, 멀티플렉서(403)는 데이터/모드 1 입력(394)에서 수신된 신호와 리셋 입력(399)에서 수신된 리셋 신호들의 논리 AND를 출력한다. 논리적 AND는 AND 게이트(404 및 406)에 의해 얻어질 수 있다. 그러나, NAND 게이트와 인버터를 이용하는 등의, 다른 논리적 균등물도 가능하다. 도 24를 참조하여 앞서 설명된 바와 같이, AND 게이트(404 및 406)의 이용은 디지털 잡음을 감소시키거나 제거할 수 있다.
멀티플렉서들 각각은 리셋 입력(399)으로부터 수신된 리셋 신호에 의해 제어될 수 있다. 즉, 멀티플렉서에 제공된 선택 신호는 리셋 신호일 수 있다. 전술된 바와 같이, 리셋 신호는 파워 온 리셋(354)으로부터 수신될 수 있고, 일부 경우에는, VIO 핀(351)으로부터 수신된 신호의 반전된 버전일 수도 있다. 리셋 신호가 논리 '1'일 때, 디지털 제어 인터페이스(383)는 GPIO 인터페이스로서 구성되고 멀티플렉서는 GPIO 인터페이스 모드에 대해 전술된 바와 같은 신호를 출력한다. 리셋 신호가 논리 '0'일 때, 디지털 제어 인터페이스(383)는 직렬 인터페이스로서 구성되고 멀티플렉서는 직렬 인터페이스 모드에 대해 전술된 바와 같은 GPIO 신호를 출력한다.
앞서 설명된 바와 같이, 디지털 제어 인터페이스(383)는, 조합 로직(388)을 이용하여, 인에이블 신호를 출력할지를 결정하기 위해 모드 0 핀(384)과 모드 1 핀(386)의 값들을 이용하거나 별개의 핀을 인에이블 제어 신호에 전용함으로써 3개의 상이한 모드를 전력 증폭기 제어기(329) 및/또는 전력 증폭기(328)에 제공할 수 있다. 3개의 구성된 모드들 중 하나가 선택될 때, 조합 로직 블록(388)은 인에이블 신호를 출력하도록 구성된다. 제4 모드가 선택될 때, 조합 로직 블록(388)은 비-인에이블 신호를 출력하도록 구성된다. 이하에 제시된 표 1은, 디지털 제어 인터페이스(383)가 GPIO 인터페이스로서 구성될 때 모드 핀의 값에 기초한 레벨 쉬프터로의 조합 로직 블록(388)의 출력들에 대한 하나의 비제한적 예를 나타낸다. 표 1의 모드 설정은, 각각 모드 0 및 모드 1 레벨 쉬프터(389 및 391)로의 모드 0 및 모드 1 신호의 출력에 기초한 전력 증폭기 제어기(329)의 설정에 대응한다.
Figure 112015004037734-pct00001
일부 실시예에서, 디지털 제어 인터페이스(383)는 도 21에 도시된 수정된 버전의 프로세스(301)를 수행할 수 있다. 예를 들어, 일부 경우에, 블록(318)은, 직렬 인터페이스 코어로부터의 제1 및 제2 모드 신호를 각각 제1 모드 레벨 쉬프터(389)와 제2 모드 레벨 쉬프터(391)에 제공하는 것을 포함할 수 있다. 또한, 블록(312)은, 일부 경우에, 클록/모드 핀(384)으로부터의 제1 모드 신호를 제1 모드 레벨 쉬프터(389)에, 및 데이터/모드 핀(386)으로부터의 제2 모드 신호를 제2 모드 레벨 쉬프터(391)에 제공하는 것을 포함한다. 소정 실시예에서, 2개의 모드 신호를 제공함으로써, 디지털 제어 인터페이스(383)는 GPIO 인터페이스로서 동작할 때 2개 대신에 3개의 모드를 제공할 수 있다.
일부 실시예에서, 블록(313)의 동작은, 각각 클록/모드 핀(384) 및 데이터/모드 핀(386)으로부터의 제1 모드 신호 및 제2 모드 신호를 조합 로직 블록(388)에 제공하도록 수정될 수 있다. 그러면, 조합 로직 블록(388)은, 제1 및 제2 모드 신호에 기초하여 인에이블 레벨 쉬프터(358)에 인에이블 신호를 제공할지를 결정함으로써 디지털 제어 인터페이스(383)가 전용 인에이블 핀을 갖지 않고 전력 증폭기 제어기(329)에 인에이블 신호를 출력할 수 있게 할 수 있다. 유익하게도, 소정 경우에, 인에이블 핀의 필요성을 제거함으로써, 디지털 제어 인터페이스는 인에이블 핀을 제2 모드 핀으로서 용도변경함으로써 전력 증폭기를 구성하기 위한 더 많은 모드를 지원할 수 있다.
J. 추가 실시예
일부 실시예에서, 디지털 제어 인터페이스는, VIO 신호를 수신하도록 구성된 전압 입력/출력(VIO) 핀을 포함한다. 또한, 디지털 제어 인터페이스는 직렬 인터페이스를 제공하도록 구성된 프론트 엔드 코어를 포함할 수 있다. 프론트 엔드 코어는, VIO 신호가 제1 로직 레벨을 만족할 때 활성 상태에 있을 수 있고 VIO 신호가 제2 로직 레벨을 만족할 때 비활성 상태에 있을 수 있다. 또한, 디지털 제어 인터페이스는, 프론트 엔드 코어가 비활성 상태로 설정될 때 범용 입력/출력(GPIO) 인터페이스를 제공하도록 구성될 수 있다. 또한, 디지털 제어 인터페이스는, 인에이블 신호를 인에이블 레벨 쉬프터에 제공하고 모드 신호를 모드 레벨 쉬프터에 제공하도록 구성된 조합 로직 블록을 포함할 수 있다. 게다가, 디지털 제어 인터페이스는 클록/모드 핀 및 데이터/인에이블 핀을 포함할 수 있다. 클록/모드 핀은, 프론트 엔드 코어가 활성 상태로 설정될 때 프론트 엔드 코어에 클록 신호를 제공하고 프론트 엔드 코어가 비활성 상태로 설정될 때 조합 로직 블록에 모드 신호를 제공하도록 구성될 수 있다. 데이터/인에이블 핀은, 프론트 엔드 코어가 활성 상태로 설정될 때 프론트 엔드 코어에 데이터 신호를 제공하고 프론트 엔드 코어가 비활성 상태로 설정될 때 조합 로직 블록에 인에이블 신호를 제공하도록 구성될 수 있다. 또한, 디지털 제어 인터페이스는, VIO 신호에 기초하여, 각각 인에이블 레벨 쉬프터와 모드 레벨 쉬프터에 제공되는 인에이블 신호와 모드 신호의 소스를 선택하도록 구성된 파워 온 리셋을 포함할 수 있다. 일부 구현에서, 프론트 엔드 코어는 무선 주파수 프론트 엔드(RFFE) 코어를 포함한다.
일부 경우에, 데이터/인에이블 핀은 또한, 프론트 엔드 코어가 활성 상태로 설정될 때 프론트 엔드 코어에 어드레스 신호를 제공하도록 구성되며, 어드레스 신호는 프론트 엔드 코어의 레지스터와 연관된다.
디지털 제어 인터페이스는, 일부 구현에서, 복수의 레지스터 레벨 쉬프터를 포함할 수 있다. 복수의 레지스터 레벨 쉬프터의 각 레지스터 레벨 쉬프터는, 프론트 엔드 코어로부터 레지스터 신호를 수신하고 레지스터 신호를 출력하도록 구성됨으로써 전력 증폭기가 레지스터 신호에 기초하여 구성될 수 있게 하며, 여기서, 레지스터 신호는 프론트 엔드 코어와 연관된 복수의 레지스터들 중 하나에 저장된 값과 연관된다. 일부 경우에, 적어도 하나의 레지스터 레벨 쉬프터는 또한, 리셋 상태 동안에 디폴트 신호를 수신하도록 구성된다. 또한, 파워 온 리셋 블록은 또한, 적어도 하나의 레지스터 레벨 쉬프터를 리셋 상태에 두도록 구성될 수 있다. 일부 경우에, 파워 온 리셋 블록은 또한, 지연된 리셋 신호를 프론트 엔드 코어에 제공하도록 구성될 수 있다.
소정 실시예에서, 디지털 제어 인터페이스는 제1 버퍼와 제2 버퍼를 포함한다. 제1 버퍼는 데이터/인에이블 핀과 프론트 엔드 코어의 출력 포트 사이에 접속될 수 있고, 제2 버퍼는 데이터/인에이블 핀과 프론트 엔드 코어의 입력 포트 사이에 접속될 수 있다. 또한, 제1 버퍼는 프론트 엔드 코어로부터 데이터가 판독될 수 있게 하도록 구성될 수 있고, 제2 버퍼는 프론트 엔드 코어에 데이터가 제공될 수 있게 하도록 구성될 수 있다. 제1 버퍼와 제2 버퍼는 3-상태 버퍼일 수 있다. 일부 설계에서, 제1 버퍼와 데이터/인에이블 핀 사이의 접속과, 제2 버퍼와 데이터/인에이블 핀 사이의 접속은 공유된 경로이다. 제1 버퍼와 제2 버퍼는 또한, 제1 버퍼와 제2 버퍼를 통한 동시 데이터 흐름을 방지하도록 구성될 수 있다.
본 발명의 일부 실시예는, 복수의 제어 인터페이스를 프론트 엔드 코어와 조합 로직 블록을 포함하는 디지털 제어 인터페이스에 제공하기 위한 방법을 구현하도록 구성될 수 있다. 이 방법은, 디지털 제어 인터페이스로의 VIO 입력에서 VIO 신호를 수신하는 단계와 VIO 신호가 로직 하이인지를 결정하는 단계를 포함할 수 있다. VIO 신호가 로직 하이라는 결정에 응답하여, 이 방법은, 클록 입력으로부터의 클록 신호를 프론트 엔드 코어에 제공하고, 데이터 입력으로부터의 데이터 신호를 프론트 엔드 코어에 제공하며, 조합 로직 블록에서, 인에이블 레벨 쉬프터와 모드 레벨 쉬프터에 출력할 제1 인에이블 신호와 제1 모드 신호를 선택함으로써, 직렬 인터페이스로서 기능하도록 디지털 제어 인터페이스를 구성하는 단계를 포함할 수 있다. 제1 인에이블 신호와 제1 모드 신호는 프론트 엔드 코어로부터 수신될 수 있다. VIO 신호가 로직 로우라는 결정에 응답하여, 이 방법은, 인에이블 입력으로부터의 제2 인에이블 신호를 조합 로직 블록에 제공하고, 모드 입력으로부터의 제2 모드 신호를 조합 로직 블록에 제공하며, 조합 로직 블록에서, 인에이블 레벨 쉬프터와 모드 레벨 쉬프터에 출력할 제2 인에이블 신호와 제2 모드 신호를 선택함으로써, 범용 입력/출력(GPIO) 인터페이스로서 기능하도록 디지털 제어 인터페이스를 구성하는 단계를 포함할 수 있다.
일부 구현에서, 이 방법은, VIO 신호가 로직 하이라는 결정에 응답하여 프론트 엔드 코어를 리셋 상태로부터 활성 상태로 재구성하는 단계를 포함할 수 있다. 프론트 엔드 코어를 리셋 상태로부터 활성 상태로 재구성하는 단계는, 프론트 엔드 코어의 한 세트의 내부 레지스터를 디폴트 값으로 구성하는 단계를 포함할 수 있다. 이 방법의 일부 구현에서, 한 세트의 내부 레지스터로부터의 적어도 하나의 레지스터는, 내부 레지스터 세트로부터의 적어도 하나의 다른 레지스터와는 상이한 디폴트 값으로 구성된다.
또한, 이 방법은, 인에이블 레벨 쉬프터의 출력과 모드 레벨 쉬프터의 출력을 전력 증폭기 제어기에 제공하는 단계를 포함으로써, 전력 증폭기 제어기가 인에이블 레벨 쉬프터의 출력과 모드 레벨 쉬프터의 출력에 기초하여 전력 증폭기를 구성할 수 있게 한다. 또한, 이 방법은, VIO 신호가 로직 로우라는 결정에 응답하여 프론트 엔드 코어를 리셋 모드에 두는 단계를 포함할 수 있다. 프론트 엔드 코어를 리셋 모드에 두는 단계는 한 세트의 레지스터 레벨 쉬프터에서 디폴트 값을 유지하는 단계를 포함할 수 있다.
이 섹션의 본 발명 개시의 소정 양태는, 전력 증폭기 및 전력 증폭기 모듈의 일부로서 포함될 수 있으므로, 그에 따라, 유익하게도 여기서 앞서 설명된 무선 이동 장치에 채용될 수 있다. 전력 증폭기는, 디지털 제어 인터페이스와 VIO 신호를 디지털 제어 인터페이스에 제공하도록 구성된 모드 선택기를 포함할 수 있다. VIO 신호는 디지털 제어 인터페이스의 모드를 설정하도록 구성될 수 있다. 소정 구현에서, 디지털 제어 인터페이스는, VIO 신호를 수신하도록 구성된 전압 입력/출력(VIO) 핀과 직렬 인터페이스를 제공하도록 구성된 프론트 엔드 코어를 포함한다. 프론트 엔드 코어는, VIO 신호가 제1 로직 레벨을 만족할 때 활성 상태에 있을 수 있고 VIO 신호가 제2 로직 레벨을 만족할 때 비활성 상태에 있을 수 있다. 디지털 제어 인터페이스는, 프론트 엔드 코어가 비활성 상태로 설정될 때 범용 입력/출력(GPIO) 인터페이스를 제공하도록 구성될 수 있다. 또한, 디지털 제어 인터페이스는, 인에이블 레벨 쉬프터에 인에이블 신호를 제공하고 모드 레벨 쉬프터에 모드 신호를 제공하도록 구성된 조합 로직 블록과, 프론트 엔드 코어가 활성 상태로 설정될 때 프론트 엔드 코어에 클록 신호를 제공하고 프론트 엔드 코어가 비활성 상태로 설정될 때 조합 로직 블록에 모드 신호를 제공하도록 구성된 클록/모드 핀을 포함할 수 있다. 게다가, 디지털 제어 인터페이스는, 프론트 엔드 코어가 활성 상태로 설정될 때 프론트 엔드 코어에 데이터 신호를 제공하고 프론트 엔드 코어가 비활성 상태로 설정될 때 조합 로직 블록에 인에이블 신호를 제공하도록 구성된 데이터/인에이블 핀을 포함할 수 있다. 일부 경우에는, 디지털 제어 인터페이스는, VIO 신호에 기초하여, 각각 인에이블 레벨 쉬프터와 모드 레벨 쉬프터에 제공되는 인에이블 신호와 모드 신호의 소스를 선택하도록 구성된 파워 온 리셋 블록을 포함한다. 일부 구현에서, 전력 증폭기 제어 모듈은 또한, 인에이블 레벨 쉬프터로부터 인에이블 신호를 수신하고 모드 레벨 쉬프터로부터 모드 신호를 수신하며 모드 신호에 기초하여 전력 증폭기에 제어 신호를 제공하도록 구성된 전력 증폭기 제어기와 전력 증폭기를 포함한다. 제어 신호는 전력 증폭기의 동작 모드를 명시할 수 있다.
본 발명의 전력 증폭기 모듈의 일부 구현에서, 데이터/인에이블 핀은 또한, 프론트 엔드 코어가 활성 상태로 설정될 때 프론트 엔드 코어에 어드레스 신호를 제공하도록 구성된다. 어드레스 신호는 프론트 엔드 코어의 레지스터와 연관될 수 있다. 또한, 일부 경우에, 디지털 제어 인터페이스는 복수의 레지스터 레벨 쉬프터를 포함한다. 복수의 레지스터 레벨 쉬프터의 각 레지스터 레벨 쉬프터는, 프론트 엔드 코어로부터 레지스터 신호를 수신하고 레지스터 신호를 출력하도록 구성됨으로써 전력 증폭기가 레지스터 신호에 기초하여 구성될 수 있게 한다. 레지스터 신호는 프론트 엔드 코어와 연관된 복수의 레지스터 중 하나에 저장된 값과 연관될 수 있다. 또한, 일부 경우에, 적어도 하나의 레지스터 레벨 쉬프터는 또한, 리셋 상태 동안에 디폴트 신호를 수신하도록 구성된다. 파워 온 리셋 블록은, 적어도 하나의 레지스터 레벨 쉬프터를 리셋 상태에 두도록 구성될 수 있다.
일부 실시예에서, 디지털 제어 인터페이스는, VIO 신호를 수신하도록 구성된 전압 입력/출력(VIO) 핀을 포함한다. VIO 신호는 제1 로직 레벨과 제2 로직 레벨 중 하나에 대응할 수 있다. 또한, 디지털 제어 인터페이스는, 제1 로직 레벨과 제2 로직 레벨 중 하나에 대응하는 제1 신호를 수신하도록 구성된 클록/모드 핀, 및 제1 로직 레벨과 제2 로직 레벨 중 하나에 대응하는 제2 신호를 수신하도록 구성된 데이터/모드 핀을 포함할 수 있다. 또한, 디지털 제어 인터페이스는 범용 입력/출력(GPIO) 인터페이스 모듈과 직렬 인터페이스 모듈을 포함할 수 있다. 일부 경우에, GPIO 인터페이스 모듈은, 인에이블 레벨 쉬프터, 제1 모드 레벨 쉬프터, 제2 모드 레벨 쉬프터, 및 조합 로직 블록을 포함한다. 조합 로직 블록은, 인에이블 레벨 쉬프터에 대한 인에이블 신호를 전력 증폭기 제어기로의 출력에 제공하도록 구성될 수 있다. 또한, 조합 로직 블록은, 제1 모드 레벨 쉬프터에 대한 제1 모드 신호를 전력 증폭기 제어기로의 출력에 제공하고 제2 모드 레벨 쉬프터에 대한 제2 모드 신호를 전력 증폭기 제어기로의 출력에 제공하도록 구성될 수 있다. 인에이블 신호는, 제1 신호와 제2 신호 중 하나 이상이 제1 로직 레벨에 대응하고 VIO 신호가 제2 로직 레벨에 대응할 때 인에이블 로직 값에 대응할 수 있다. 게다가, VIO 신호가 제2 로직 레벨에 대응할 때, 제1 모드 신호는 제1 신호에 대응할 수 있고 제2 모드 신호는 제2 신호에 대응할 수 있다. 일부 경우에, 전력 증폭기 제어기는, 적어도 부분적으로, 제1 모드 신호 및 제2 모드 신호에 기초하여, 전력 증폭기를 제어하도록 구성된다. 직렬 인터페이스 모듈의 일부 구현은 직렬 인터페이스 코어와 리셋 로직 블록을 포함한다. 직렬 인터페이스 코어는, VIO 신호가 제1 로직 레벨에 대응할 때 직렬 인터페이스를 제공하도록 구성될 수 있고, 리셋 로직 블록은 VIO 신호가 제2 로직 레벨에 대응할 때 직렬 인터페이스 코어를 리셋 모드에 두도록 구성될 수 있다.
일부 실시예에서, 인에이블 신호는, 제1 신호와 제2 신호 각각이 제2 로직 레벨에 대응하고 VIO 신호가 제2 로직 레벨에 대응할 때 비-인에이블 로직 값에 대응한다. 또한, 인에이블 신호는, VIO 신호가 제1 로직 값에 대응할 때 직렬 인터페이스 코어로부터 수신된 직렬 인에이블 값에 대응할 수 있다. 또한, 제1 모드 신호는, VIO 신호가 제1 로직 값에 대응할 때 직렬 인터페이스 코어로부터 수신된 제1 직렬 모드 신호에 대응할 수 있고 제2 모드 신호는 VIO 신호가 제1 로직 값에 대응할 때 직렬 인터페이스 코어로부터 수신된 제2 직렬 모드 신호에 대응할 수 있다.
본 발명의 일부 구현에서, 데이터/모드 핀은 또한, VIO 신호가 제1 로직 레벨 대응할 때 직렬 인터페이스 코어에 어드레스 신호를 제공하도록 구성된다. 어드레스 신호는 직렬 인터페이스 코어의 레지스터와 연관될 수 있다. 또한, 클록/모드 핀은 또한, VIO 신호가 제1 로직 레벨 대응할 때 직렬 인터페이스 코어에 클록 신호를 제공하도록 구성될 수 있다.
디지털 제어 인터페이스는, 일부 실시예에서, 복수의 레지스터 레벨 쉬프터를 포함한다. 복수의 레지스터 레벨 쉬프터의 각 레지스터 레벨 쉬프터는, 직렬 인터페이스 코어로부터 레지스터 신호를 수신하고 레지스터 신호를 전력 증폭기 제어기에 출력하도록 구성될 수 있다. 이것은, 일부 경우에, 전력 증폭기 제어기가 레지스터 신호에 기초하여 전력 증폭기를 구성할 수 있게 한다. 레지스터 신호는 직렬 인터페이스 코어와 연관된 복수의 레지스터 중 하나에 저장된 값과 연관될 수 있다.
일부 실시예에서, 직렬 인터페이스 모듈은 제1 버퍼와 제2 버퍼를 더 포함한다. 버퍼 제어 신호가 제1 값으로 설정될 때, 제1 버퍼는 직렬 인터페이스 코어로부터 데이터가 판독될 수 있게 하도록 구성될 수 있고 제2 버퍼는 직렬 인터페이스 코어에 데이터가 기입되지 못하게 하도록 구성될 수 있다. 버퍼 제어 신호가 제2 값으로 설정될 때, 제1 버퍼는 직렬 인터페이스 코어로부터 데이터가 판독되지 못하게 하도록 구성될 수 있고 제2 버퍼는 직렬 인터페이스 코어에 데이터가 기입될 수 있게 하도록 구성될 수 있다. 일부 경우에, 버퍼 제어 신호는 직렬 인터페이스 코어에 의해 생성된다.
본 개시의 일부 실시예는, GPIO 인터페이스 모듈과, 직렬 인터페이스 코어를 포함할 수 있는 직렬 인터페이스 모듈을 포함하는 디지털 제어 인터페이스에서 복수의 제어 인터페이스를 제공하기 위한 방법을 구현하도록 구성될 수 있다. 이 방법은, 디지털 제어 인터페이스로의 VIO 입력에서 VIO 신호를 수신하는 단계와 VIO 신호가 로직 하이 값에 대응하는지를 결정하는 단계를 포함할 수 있다. VIO 신호가 로직 하이 값에 대응한다는 결정에 응답하여, 이 방법은, 클록 입력으로부터의 클록 신호를 직렬 인터페이스 코어에 제공하고, 데이터 입력으로부터의 데이터 신호를 직렬 인터페이스 코어에 제공하며, 조합 로직 블록에서, 인에이블 레벨 쉬프터에 출력할 제1 인에이블 신호, 제1 모드 레벨 쉬프터에 출력할 제1 모드 신호, 및 제2 모드 레벨 쉬프터에 출력할 제2 모드 신호를 선택함으로써, 직렬 인터페이스로서 기능하도록 디지털 제어 인터페이스를 구성하는 단계를 포함할 수 있다. 제1 인에이블 신호, 제1 모드 신호, 및 제2 모드 신호 각각은, 직렬 인터페이스 코어로부터 수신될 수 있다. VIO 신호가 로직 로우 값에 대응한다는 결정에 응답하여, 이 방법은, 제1 입력 신호와 제2 입력 신호를 조합 로직 블록에 제공하고, 조합 로직 블록에서, 인에이블 레벨 쉬프터에 출력할 제2 인에이블 신호, 제1 모드 레벨 쉬프터에 출력할 제3 모드 신호, 및 제2 모드 레벨 쉬프터에 출력할 제4 모드 신호를 선택함으로써, 범용 입력/출력(GPIO) 인터페이스로서 기능하도록 디지털 제어 인터페이스를 구성하는 단계를 포함할 수 있다. 제2 인에이블 신호는 제1 입력 신호와 제2 입력 신호의 논리 연산에 기초할 수 있다. 또한, 제3 모드 신호는, 적어도 부분적으로 제1 입력 신호에 기초할 수 있고, 제4 모드 신호는 적어도 부분적으로 제2 입력 신호에 기초할 수 있다.
표시된 방법은, 일부 경우에, VIO 신호가 로직 하이 값에 대응한다는 결정에 응답하여 직렬 인터페이스 코어를 리셋 상태로부터 활성 상태로 재구성하는 단계를 포함한다. 직렬 인터페이스 코어를 리셋 상태로부터 활성 상태로 재구성하는 단계는, 직렬 인터페이스 코어의 한 세트의 내부 레지스터를 디폴트 값으로 구성하는 단계를 포함할 수 있다.
또한, 이 방법은, 인에이블 레벨 쉬프터의 출력, 제1 모드 레벨 쉬프터의 출력, 및 제2 모드 레벨 쉬프터의 출력을 전력 증폭기 제어기에 제공하는 단계를 포함으로써, 인에이블 레벨 쉬프터의 출력이 인에이블된 값에 대응할 때 전력 증폭기 제어기가 제1 모드 레벨 쉬프터의 출력과 제2 모드 레벨 쉬프터의 출력에 기초하여 전력 증폭기를 구성할 수 있게 한다. 게다가, 이 방법은, VIO 신호가 로직 로우 값에 대응한다는 결정에 응답하여 직렬 인터페이스 코어를 리셋 모드에 두는 단계를 포함할 수 있다. 직렬 인터페이스 코어를 리셋 모드에 두는 단계는, 한 세트의 디폴트 값을 직렬 인터페이스 코어의 한 세트의 레지스터에 로딩하는 단계를 포함할 수 있다.
본 개시의 소정 양태들은 전력 증폭기의 일부로서 포함될 수 있다. 전력 증폭기는, 디지털 제어 인터페이스, 전력 증폭기, 전력 증폭기 제어기, 및 VIO 신호를 디지털 제어 인터페이스에 제공하도록 구성된 모드 선택기를 포함할 수 있다. 일부 경우에, VIO 신호는 디지털 제어 인터페이스의 모드를 설정하도록 구성되고 제1 로직 레벨과 제2 로직 레벨 중 하나에 대응할 수 있다. 디지털 제어 인터페이스는, VIO 신호를 수신하도록 구성된 전압 입력/출력(VIO) 핀, 제1 로직 레벨과 제2 로직 레벨 중 하나에 대응하는 제1 신호를 수신하도록 구성된 클록/모드 핀, 및 제1 로직 레벨과 제2 로직 레벨 중 하나에 대응하는 제2 신호를 수신하도록 구성된 데이터/모드 핀을 포함할 수 있다. 또한, 디지털 제어 인터페이스는, 인에이블 레벨 쉬프터, 제1 모드 레벨 쉬프터, 제2 모드 레벨 쉬프터, 및 조합 로직 블록을 포함할 수 있는 범용 입력/출력(GPIO) 인터페이스 모듈을 포함할 수 있다. 일부 경우에, 조합 로직 블록은, 인에이블 레벨 쉬프터에 대한 인에이블 신호를 전력 증폭기 제어기로의 출력에 제공하도록 구성된다. 조합 로직 블록은 또한, 제1 모드 레벨 쉬프터에 대한 제1 모드 신호를 전력 증폭기 제어기로의 출력에 제공하고 제2 모드 레벨 쉬프터에 대한 제2 모드 신호를 전력 증폭기 제어기로의 출력에 제공하도록 구성될 수 있다. 인에이블 신호는, 제1 신호와 제2 신호 중 하나 이상이 제1 로직 레벨에 대응하고 VIO 신호가 제2 로직 레벨에 대응할 때 인에이블 로직 값에 대응할 수 있다. 일부 경우에, VIO 신호가 제2 로직 레벨에 대응할 때, 제1 모드 신호는 제1 신호에 대응하고 제2 모드 신호는 제2 신호에 대응한다. 또한, 디지털 제어 인터페이스는, 직렬 인터페이스 코어와 리셋 로직 블록을 포함할 수 있는, 직렬 인터페이스 모듈을 포함할 수 있다. 직렬 인터페이스 코어는, VIO 신호가 제1 로직 레벨에 대응할 때 직렬 인터페이스를 제공하도록 구성될 수 있고, 리셋 로직 블록은 VIO 신호가 제2 로직 레벨에 대응할 때 직렬 인터페이스 코어를 리셋 모드에 두도록 구성될 수 있다. 전력 증폭기 제어기는, 인에이블 레벨 쉬프터로부터 인에이블 신호를 수신하고, 제1 모드 레벨 쉬프터로부터 제1 모드 신호를 수신하며, 제2 모드 레벨 쉬프터로부터 제2 모드 신호를 수신하도록 구성될 수 있다. 또한, 전력 증폭기 제어기는, 적어도 부분적으로, 제1 모드 신호 및 제2 모드 신호에 기초하여 전력 증폭기에 제어 신호를 제공함으로써 전력 증폭기를 제어할 수 있다. 이 제어 신호는 전력 증폭기의 동작 모드를 명시할 수 있다.
일부 실시예에서, 무선 장치는 전력 증폭기 모듈을 포함할 수 있다. 전력 증폭기 모듈은 앞서 설명된 실시예들 중 하나 이상을 포함할 수 있다. 또한, 무선 장치는, 전력 증폭기 모듈에 전력을 공급하도록 구성된 전원과 전력 증폭기 모듈의 모드 선택기에 제어 신호를 제공하도록 구성된 트랜시버를 포함할 수 있다.
일부 실시예에서, 디지털 제어 인터페이스는, VIO 신호를 수신하도록 구성된 전압 입력/출력(VIO) 핀을 포함한다. 또한, 디지털 제어 인터페이스는 범용 입력/출력(GPIO) 인터페이스 모듈과 직렬 인터페이스 모듈을 포함할 수 있다. GPIO 인터페이스 모듈은, 인에이블 레벨 쉬프터, 제1 모드 레벨 쉬프터, 제2 모드 레벨 쉬프터, 및 조합 로직 블록을 포함할 수 있다. 조합 로직 블록은, 인에이블 레벨 쉬프터에 대한 인에이블 신호를 전력 증폭기 제어기로의 출력에 제공하도록 구성될 수 있다. 조합 로직 블록은 또한, 제1 모드 레벨 쉬프터에 대한 제1 모드 신호를 전력 증폭기 제어기로의 출력에 제공하고 제2 모드 레벨 쉬프터에 대한 제2 모드 신호를 전력 증폭기 제어기로의 출력에 제공하도록 구성될 수 있다. 직렬 인터페이스 모듈은 직렬 인터페이스 코어와 리셋 로직 블록을 포함할 수 있다. 직렬 인터페이스 코어는, VIO 신호가 제1 로직 레벨에 대응할 때 직렬 인터페이스를 제공하도록 구성될 수 있다. 또한, 리셋 로직 블록은, VIO 신호가 제2 로직 레벨에 대응할 때 직렬 인터페이스 코어를 리셋 모드에 두도록 구성될 수 있다. 게다가, GPIO 인터페이스 모듈은, VIO 신호가 제2 로직 레벨에 대응할 때 GPIO 인터페이스를 제공하도록 구성될 수 있다.
소정 구현에서, 디지털 제어 인터페이스는 또한, 제1 로직 레벨과 제2 로직 레벨 중 하나에 대응하는 제1 신호를 수신하도록 구성된 클록/모드 핀을 포함할 수 있다. 또한, 디지털 제어 인터페이스는 또한, 제1 로직 레벨과 제2 로직 레벨 중 하나에 대응하는 제2 신호를 수신하도록 구성된 데이터/모드 핀을 포함할 수 있다. 일부 경우에, 인에이블 신호는, 제1 신호와 제2 신호 중 하나 이상이 제1 로직 레벨에 대응하고 VIO 신호가 제2 로직 레벨에 대응할 때 인에이블 로직 값에 대응할 수 있다. 또한, VIO 신호가 제2 로직 레벨에 대응할 때, 제1 모드 신호는 제1 신호에 대응할 수 있고 제2 모드 신호는 제2 신호에 대응할 수 있다. 일부 실시예에서, 전력 증폭기 제어기는, 적어도 부분적으로, 제1 모드 신호 및 제2 모드 신호에 기초하여, 전력 증폭기를 제어하도록 구성된다.
이 섹션에서 본 발명의 소정 실시형태들이 설명되었지만, 이들 실시형태들은 단지 예시로서 제시되었고, 본 개시 또는 임의의 청구항의 범위를 제한하기 위한 것이 아니다. 사실상, 여기서 설명된 신규한 방법 및 시스템은 다양한 다른 형태로 구현될 수 있다. 또한, 본 개시의 사상으로부터 벗어나지 않고 여기서 설명된 방법 및 시스템의 형태에서 다양한 생략, 대체, 및 변경이 이루어질 수 있고, 이 섹션에서 개시된 본 발명의 이들 양태들은 본 발명의 다른 양태들과 결합되어 이들이 채용되는 전력 증폭기, 전력 증폭기 모듈, 및 이동 장치의 성능을 추가로 향상시킬 수 있다.
VI. 프로세스-보상된 HBT 전력 증폭기 바이어스 회로 및 방법
본 개시의 이 섹션은, 전력 증폭기 회로와 제1 다이의 하나 이상의 조건에 의존하는 전기 속성을 갖는 수동 컴포넌트를 포함하는 제1 다이, 및 제1 다이의 수동 컴포넌트의 전기 속성의 측정치에 적어도 부분적으로 기초하여 바이어스 신호를 생성하도록 구성된 바이어스 신호 생성 회로를 포함하는 제2 다이를 포함하는 전력 증폭기를 바이어싱하기 위한 시스템에 관한 것이다. 앞서 나타낸 바와 같이, 본 발명의 이들 양태들은 본 발명의 다른 양태들과 결합되어 이들이 채용되는 전력 증폭기 모듈 및 장치들의 성능을 더욱 개선할 수 있다.
이제 도 27을 참조하면, 집적 회로(IC)(411)가 형성되어 있는 반도체 다이(409)를 포함하는 무선-주파수(RF) 구성(408)이 도시되어 있다. 여기서 설명된 일부 구현에서, 다이(409)는, 다이(409)와 연관된 하나 이상의 조건에 의존하는 하나 이상의 동작 파라미터를 갖는 다이-의존 컴포넌트(412)를 포함할 수 있다. IC(411)의 적어도 일부의 동작은, 다이(409)의 외부에 위치한 바이어스 회로(413)에 의해 가능케될 수 있다. 이러한 다이-의존 컴포넌트의 비제한적인 예는 이하에서 상세히 설명된다.
도 27에 더 도시된 바와 같이, 다이-의존 컴포넌트(412)는 바이어스 회로(413)에 결합될 수 있고, 그에 따라, 바이어스 회로(413)는 다이-의존 컴포넌트(412)의 조건에 적어도 부분적으로 기초하여 동작될 수 있다. 다이-의존 컴포넌트(412)의 이러한 조건은 다이(409)의 조건을 나타내기 때문에, 전술된 방식으로 바이어스 회로를 동작시키는 것은, IC(411)가 개선된 방식으로 동작하는 것을 허용할 수 있다. 이러한 다이-의존적 동작의 다양한 예가 이하에서 더 상세히 설명된다.
도 28은, 일부 구현에서, IC(411)와 도 27의 다이-의존 컴포넌트(412)가 제1 반도체 다이(409) 상에 형성될 수 있고 (도 27의) 바이어스 회로(413)가 제2 반도체 다이(414) 상에 형성될 수 있다는 것을 도시한다. 제1 및 제2 다이(409 및 414)의 타입들의 예가 이하에서 더 상세히 논의된다.
다음으로 도 29를 참조하면, 도 28의 2개의 별개의 다이(409 및 414)의 예가 도시되어 있다. 제1 다이(409)는 이종접합 쌍극성 트랜지스터(HBT) 프로세스 기술에 기초한 다이(416)일 수 있다. 도 29에 더 도시된 바와 같이, 이러한 다이 상에 형성된 IC는 IC(411)에 구현된 전력 증폭기(PA) 회로(415)를 포함할 수 있다. 도 29에 더 도시된 바와 같이, 프로세스-의존 컴포넌트(412)는, 바이어스 회로(413)와의 다이-대-다이 접속을 갖는 프로세스-의존 저항(412)을 포함할 수 있는 한편 PA IC도 유사한 바이어스 회로(413)와의 접속을 갖는다.
도 29는 제2 다이(414)가 실리콘 프로세스 기술에 기초한 다이(417)일 수 있다는 것을 더 도시하고 있다. 바이어스 회로(413)는 이러한 다이 상에 형성되는 것으로 도시되어 있다. 다양한 예들이 HBT와 실리콘 다이의 정황에서 여기서 설명되고 있지만, 본 개시의 하나 이상의 특징들도 역시 다른 다이 타입들의 조합에 적용될 수 있다는 것을 이해해야 한다. PA 동작과 이러한 PA의 바이어싱의 정황에서 설명되었지만, 본 개시의 하나 이상의 특징은 다른 타입의 IC와 이러한 IC의 제어에도 적용될 수 있다는 것을 역시 이해해야 한다.
HBT-기반의 PA 다이와 별개의 실리콘 다이 상의 바이어스 회로의 정황에서, 많은 선형 HBT 전력 증폭기 설계에서 이용되는 표준 "다이오드 스택" 바이어스 구성은 통상적으로 장치 베타에 대한 민감성을 보여, 증폭기의 상당한 대기 전류 변동을 야기한다. 대기 전류의 변동은, 이득, 선형성 및 전류 드레인 등의 성능 파라미터에 영향을 줄 수 있다. 제품 수율은 이들 파라미터의 변동으로 인해 열화될 수 있다.
이러한 베타 민감성을 취급하는 능력에서의 무능력 또는 감소는 통상적으로 기준 회로의 증가된 바이어싱을 요구하는 동작 구성을 초래하고, 통상적으로 이것은 제품에 대한 전류 드레인을 증가시킨다. 일부 상황에서, 통상적으로 회로 면적과 전류 드레인을 증가시키는 다이오드-스택 바이어싱 접근법에는 더 복잡한 회로 설계가 적용될 수 있다. 다이오드-스택 토폴로지 이외의 대안적인 바이어스 접근법이 이용될 수 있지만, 이들 접근법들은 종종 대역폭을 약화시키고, 잡음을 악화시키며, 및/또는 외부 수동 컴포넌트를 요구할 수 있다.
도 30은, 상기 표준 "다이오드 스택" 바이어스 구성을 갖는 예시의 선형 HBT PA 다이(418)를 도시한다. 설명의 목적을 위해, 예시의 PA 다이(418)가 2개의 단(419 및 421)을 포함하는 것으로 도시되어 있다. 단의 수는 2보다 많거나 적을 수 있다는 것을 이해해야 한다. 제1 단(419)은, 입력 정합 회로(423)를 통해 RFIN 노드(422)로부터 증폭될 RF 신호를 수신하는 것으로 도시되어 있다. 제1 단(419)의 출력은, 정합과 고조파 종단을 제공하는 단간 회로(424)를 통해 제2 단(421)에 전달되는 것으로 도시되어 있다. 제2 단(421)의 출력은, 출력 정합 및 고조파-종단 회로(426)를 통해 RFOUT 노드(427)에 전달되는 것으로 도시되어 있다.
도 30에 도시된 예에서, 각각의 PA 단(419 및 421)은, 각각의 입력(428 및 429)을 통해 CMOS 바이어스 회로(미도시)로부터 DC 바이어스 전류를 수신하는 것으로 도시되어 있다. 바이어스 전류는 다이오드 스택을 갖는 2xVbe 다이오드 미러에 제공되어 바이어스 신호를 생성하는 것으로 도시되어 있다. 이러한 설계 토폴로지는, 이득, 효율 및 선형성에 영향을 미치는 대기 전류의 부품 간 변동 증가를 초래할 수 있는 프로세스 베타에 대한 민감성을 설명한다.
일부 구현에서, 본 발명은, 베타 등의 다이-의존 파라미터를 효과적으로 감지하고 대기 전류 변동 등의 연관된 효과를 보상하여 제품의 성능을 향상시키고 및/또는 부품 간 변동을 감소시키기 위해 증폭기 다이 상의 수동 장치를 이용하는 PA 구성에 관한 것이다. 일부 실시예에서, 이러한 PA 구성은 실리콘 바이어스 다이 및 HBT 증폭기 다이를 포함할 수 있다. 전통적으로, 실리콘 다이는, PA 다이의 온도에 관하여 실질적으로 일정하고 본질적으로 개별 저항의 공차만큼만 변동하는 PA 다이에 대한 기준 전류를 생성할 것이다.
본 발명의 일부 구현에서, 이러한 개별 기준 저항은 HBT 다이 상의 통합된 저항으로 대체될 수 있다. 그 일부 실시예에서, 이 통합된 저항은 HBT 장치 베이스 재료로 형성될 수 있고, 프로세스 베타를 추적하는 시트 저항 특성을 보일 수 있다. 이러한 저항성에 기초하여, 기준 전류는 베타를 추적하고 베타에 대한 "다이오드-스택" 감도를 상쇄 또는 감소시키도록 구성될 수 있다.
일부 실시예에서, 상기 베이스 저항(Rb) 타입은, 기준 저항 양단에 인가되는 전압이 주변 온도에 따라 증가하도록 실리콘 제어 다이 내의 바이어스 생성 회로에 의해 보상될 수 있는 고온 계수를 생성하도록 구성될 수 있다. 증폭기에 소싱되는 결과적인 기준 전류는 선택된 범위의 주변 온도에 관해 실질적으로 일정할 수 있고 HBT 프로세스 베타를 실질적으로 추적할 수 있다.
도 31은 예시적 구성(408)을 도시하고, 여기서, HBT PA 다이(416)는 그 저항값 Rb가 프로세스-의존적인 저항(412)을 포함한다. 이러한 저항은 2개의 예시적 PA 단(415a 및 415b)에 대한 바이어스 신호를 생성하기 위한 기준 저항으로서 이용될 수 있다. 본 개시에 비추어, 기준 저항 및 이러한 기준 저항에 기초한 바이어스 신호의 생성과 연관된 하나 이상의 특징이 더 많거나 더 적은 수의 단을 갖는 PA 증폭기에 적용될 수 있다는 것을 용이하게 이해해야 한다.
도 31의 예시적 구성(408)에서, 기준 저항(412)의 한 끝은 V-I 회로(432)에 접속되어 있고 다른 끝은 접지에 접속되어 있는 것으로 도시되어 있다. V-I 회로(432)는 실리콘 다이(417) 상에 있고 전류 소스(433 및 434)가 제1 및 제2 PA 단(415a 및 415b)에 대한 바이어스 신호를 제공하는 것을 가능케하는 것으로 도시되어 있다. 여기서 설명된 바와 같이, 이러한 바이어스 신호는 HBT PA 다이(416)의 하나 이상의 조건에서의 변동을 보상할 수 있다. V-I 회로(432)가 어떻게 구성되고 PTAT(proportional-to-absolute-temperature) 전압 기준(431) 및 기준 저항(412)과 연계하여 어떻게 동작될 수 있는지의 예가 이하에서 더 상세히 설명된다.
도 32, 33 및 34는, 기준 저항(412)과 연관된 저항(Rref, Rb라고도 함)의 측정이 베타 파라미터와 온도에서의 변동을 어떻게 검출하는지를 도시한다. 도 32는 상이한 웨이퍼(W2 내지 W10) 상에 형성된 HBT 다이에 대한 1/Rb 값들의 플롯을 도시한다. 도 33은 예시적 웨이퍼 W2-W10 상에 형성된 동일한 HBT 다이들에 대한 베타 값들의 플롯을 도시한다. 다수의 관찰이 이루어질 수 있다. 예를 들어, 도 33에서 주어진 웨이퍼 내에서 베타 파라미터에서의 다이별 변동이 존재할 수 있다는 것을 알 수 있다. 상이한 웨이퍼들 사이에서, 베타 파라미터에서의 상당한 변동이 역시 존재할 수 있다. 유사하게, 도 32에서, 1/Rb에서 상당한 다이별 및 웨이퍼별 변동이 존재할 수 있다는 것을 관찰할 수 있다.
경험적으로, 도 32 및 도 33에서 1/Rb의 웨이퍼별 값들은 베타 값들에 상관된다는 것도 역시 알 수 있다. 예를 들어, 웨이퍼 W2 내지 W5에 대한 평균 베타 값에서의 저하는 동일한 웨이퍼에 대한 평균 1/Rb 값에서의 상승에 대응한다. 이러한 것은 예시의 웨이퍼들의 샘들을 통해 베타가 감소/증가할 때 1/Rb에서의 증가/감소의 기조가 계속된다는 것을 도시한다.
임의의 특정한 이론으로 예속되기를 원하거나 예속되고자 함은 아니지만, 베이스 저항 Rb 및 베타 파라미터와 연관된 일부 이론들이 고려될 수 있다. 베이스 저항 Rb는 시트 저항 Rbsh로 표현될 수 있고, 시트 저항 Rbsh는 차례로 다음과 같이 표현될 수 있다.
Figure 112015004037734-pct00002
여기서 q는 캐리어 전하이고, μp는 n타입 캐리어 이동도이며, NA는 순 불순물 농도이고, wb는 베이스 층 두께이다. 베타 파라미터는 βmax에 대한 DC 전류 이득으로서 표현될 수 있고, 여기서, 아래와 같다.
[수학식 2A]
Figure 112015004037734-pct00003
AlGaAs 및 Si의 경우, NE와 NB는 에미터와 베이스 도핑 농도이고, wE와 wB는 에미터와 베이스 두께이며, △Ev는 유효 가전대 장벽 높이이다. 일부 상황에서, InGaP에 대한 DC 전류 이득은 다음과 같이 표현될 수 있다.
[수학식 2B]
Figure 112015004037734-pct00004
이것은 조작되어 다음과 같이 될 수 있다.
[수학식 2C]
Figure 112015004037734-pct00005
수학식 (2C)에서, 우측의 파라미터는 에미터에 관련되어 있고, 그에 따라, 베이스 프로세스에 관해 상당히 변하지 않을 수도 있다. 따라서, (Rb와 β의 변동의 대부분이 HBT 때문에 발생하는 경우인) 베이스에서의 변동의 경우, 베타 파라미터 β와 베이스 저항 Rb는 실질적으로 동등하게 또는 유사한 방식으로 응답할 수 있어서, 2개 파라미터의 비율은 일반적으로 일정할 수 있다. 따라서, Rb에서의 변동의 측정은 베이스에서 발생하는 변화에 대한 β에서의 변동에 대한 정보를 제공할 수 있다.
도 34는 HBT PA의 상이한 전력 출력 설정(dBm 단위)에 대한 기준 저항(Rref) 대 동작 온도의 플롯을 도시한다. 이들 플롯을 고려하면, Rref와 온도 사이의 관계가 대략 선형이라는 것을 관찰할 수 있다.
도 31 내지 도 34를 참조하여 설명되는 바와 같이, PA 다이(예를 들어, HBT PA 다이)의 베이스 저항은 온도 및/또는 베이스 층 파라미터에 따라 변동한다. 일부 구현에서, 이러한 저항은 기준 저항으로서 이용되어 온도 및/또는 베이스 층 파라미터와 연관된 변동을 보상하는 제어 신호(예를 들어, 바이어스 신호)를 생성할 수 있다. 도 35는 이러한 보상된 제어 신호를 생성할 수 있는 예시의 V-I 회로(432)를 도시한다.
이제 도 35를 계속 참조하면, 예시의 V-I 회로(432)는 실리콘 다이(417) 상에 형성되는 것으로 도시되어 있고, PTAT(proportional to absolute temperature) 소스(431)로부터 PTAT 신호(예를 들어, 대략 0.6V)를 수신하도록 구성될 수 있다. 일반적으로 HBT PA 다이의 온도와 프로세스 파라미터와는 독립된 이러한 신호는 베이스 저항(도 31의 412)에 제공될 수 있다. 예를 들어, 베이스 저항(412)에 제공되는 전류는 베이스 저항(Rb)의 값에 따라 변할 수 있다. 도시된 예에서, 6 kΩ의 예시적 Rb 값에 제공된 0.6 PTAT 전압은 대략 408 μA 전류가 인출되게 한다. 이 전류는 HBT 다이 상에 형성된 PA 회로에 제공되는 기준 전류 Iref를 생성하기 위해, V-I 회로로부터 출력 전압을 생성하는데 이용될 수 있다. HBT 다이에 제공되는 이러한 기준 전류(Iref)는 베이스 저항(412)에 의해 감지되는 HBT 다이 관련된 효과를 보상받는다.
도 36은 상이한 Vbatt 설정(2.9V, 3.4V, 3.9V, 4.4V)에 대한 V-I 회로로부터의 측정된 출력 전압 대 온도의 플롯을 도시한다. 기준 저항과 온도 사이의 대체로 선형 관계와 유사하게, V-I 출력 전압도 역시 HBT PA 다이의 베이스 온도에 대체로 비례한다.
본 개시의 하나 이상의 특징으로부터 실현될 수 있는 혜택들의 예는 도 37a 내지 도 40을 참조하여 설명된다. 상이한 조건하에서 전력 증폭기의 성능을 시뮬레이션하기 위해, 다음과 같은 파라미터들이 공칭값, 높은 값, 및 낮은 값 사이에서 변동되었다: 베타 파라미터, 온 전압 Vbe, Ft 파라미터, 저항, 및 커패시턴스. 도 37a 및 도 37b의 "보상되지 않은" 설계는 도 30의 예시적 구성에 대응하고, 도 38a 및 도 38b의 "보상된" 설계는 도 31의 예시적 구성에 대응한다.
도 37a 및 도 37b는 여기서 설명된 보상되지 않은 PA의 제1 및 제2 단에 대한 대기 전류 대 온도의 플롯을 도시한다. 상이한 플롯들은 변동된 파라미터들의 상이한 조합들에 대응한다. 제1 및 제2 단 시뮬레이션 각각에서, 대기 전류는 약 +/- 50%만큼씩 변동한다.
도 38a 및 도 38b는 여기서 설명된 보상된 PA의 제1 및 제2 단에 대한 대기 전류 대 온도의 플롯을 도시한다. 상이한 플롯들은 변동된 파라미터들의 상이한 조합들에 대응한다. 제1 단의 경우, 대기 전류는 약 +/- 10%만큼 변동한다. 제2 단의 경우, 대기 전류는 약 +/- 7%만큼 변동한다. 검토를 고려한 후에, 양쪽 단의 경우, 보상된 구성에서 대기 전류에서의 상대적 변동량은 보상되지 않은 구성의 경우보다 극적으로 작다는 것을 관찰할 수 있다.
도 39 및 도 40은, 대기 전류의 감소된 변동에 의해 제공될 수 있는 이득 특성에서의 개선의 예를 도시한다. 도 39는 3개의 예시적 온도(-20℃, 25℃, 85℃)에서의 계산된 이득(dB) 대 전력 출력(dBm)의 플롯을 도시한다. 각 온도에 대해, 중간의 곡선은 공칭 구성에 대응하고; 상위 곡선은 플러스 10%에 있는 대기 전류에 대응하며, 하위의 곡선은 마이너스 10%에 있는 대기 전류에 대응한다. 10%는 도 38을 참조하여 설명된 보상된 구성에 대한 최악의 변동이라는 점에 유의한다. 대기 전류에서의 +/- 10% 변동은 대체로 온도에 관해 일정하다; 따라서, 양호한 압축 성능 특성을 줄 수 있다는 것을 알 수 있다.
도 40은 도 38a 및 도 38b를 참조하여 설명된 다양한 파라미터들의 상이한 조합들에 대한 이득 대 전력 출력의 플롯을 도시한다. 여기서, 보상된 이득 곡선들 모두는 바람직하게는 28dB +/- 3dB의 윈도우 내에 들어맞는다는 것을 알 수 있다.
본 발명의 이들 양태에 따른 일부 구현에서, 여기서 설명된 하나 이상의 특징을 갖는 베이스 저항은 III-V 반도체 다이(예를 들어, HBT 다이) 상에 형성된 반도체 저항일 수 있다. 이러한 저항에 관한 추가의 상세사항은 이하에서 본 발명의 섹션 VIII에서 설명된다.
본 발명의 일부 실시예에서, 여기서 설명된 하나 이상의 특징을 갖는 PA와 바이어스 다이는 팩키징된 모듈로 구현될 수 있다. 이러한 모듈의 예가 도 41a(평면도) 및 도 41b(측면도)에 도시되어 있다. 모듈(436)은 팩키징 기판(437)을 포함하는 것으로 도시되어 있다. 이러한 팩키징 기판은 복수의 컴포넌트를 수용하도록 구성될 수 있고, 예를 들어, 라미네이트 기판을 포함할 수 있다. 팩키징 기판(437)에 탑재되는 컴포넌트들은 하나 이상의 다이를 포함할 수 있다. 도시된 예에서, PA 다이(예를 들어, HBT PA 다이(416))와 바이어스 다이(예를 들어, 실리콘 바이어스 다이(417))는 팩키징 기판(437) 상에 탑재되는 것으로 도시되어 있다. PA 다이(416)는 여기서 설명된 PA 회로(415)와 베이스 저항(412)을 포함할 수 있다; 바이어스 다이(417)는 또한 여기서 설명된 V-I 회로(432)를 포함할 수 있다. 다이(416 및 417)는, 접속-와이어본드(443) 등의 접속을 통해 모듈의 다른 부분들에 및 서로 전기적으로 접속될 수 있다. 이러한 접속-와이어본드는 다이 상에 형성된 콘택트 패드(441)와 팩키징 기판(437) 상에 형성된 콘택트 패드(438) 사이에 형성될 수 있다. 일부 실시예에서, 하나 이상의 표면 탑재형 장치(SMD)(442)는 팩키징 기판(437) 상에 탑재되어 모듈(436)의 다양한 기능들을 가능케할 수 있다.
실시예에 따르면, 차폐 와이어본드(444) 등의 RF-차폐 피쳐들이 제공되어 하나 이상의 컴포넌트(예를 들어, 다이(416), 다이(417), 및/또는 SMD(442))의 RF-차폐를 가능케할 수 있다. 이러한 RF-차폐는 이러한 컴포넌트와 모듈(436)의 외부 영역 사이에서 RF 신호나 잡음의 통과를 금지할 수 있다. 차폐-와이어본드(444)의 정황에서, 이러한 와이어본드는 콘택트 패드(439) 상에 형성되어, 차폐-와이어본드(444)가 대체로 원하는 영역 주변(예를 들어, 모듈(436)의 경계 부근에)에 경계를 형성하게 할 수 있다. 이러한 차폐-와이어본드의 치수와 간격은 원하는 RF-차폐 특성을 제공하도록 선택될 수 있다.
일부 실시예에서, 3차원 RF-차폐 구조는 다음과 같이 제공될 수 있다. 도 41b에 도시된 바와 같이, 차폐-와이어본드(444)는 팩키징 기판(437)의 표면 아래에 있는 접지면(440)에 전기적으로 접속될 수 있다. 차폐-와이어본드(444)와 접지면(440) 사이의 이러한 접속은 콘택트 패드(439)와 접속 피쳐(450)(예를 들어, 비아)에 의해 가능케될 수 있다. 차폐-와이어본드(444) 위에, 도전층(예를 들어, 도전성 페인트층)(445)이 제공되어 도전층(445)이 차폐-와이어본드(444)의 상위 부분에 전기적으로 접속될 수 있다. 따라서, 도전층(445), 차폐-와이어본드(444), 및 접지면(440)은 3차원 RF-차폐 구조를 형성할 수 있다.
본 발명의 일부 실시예에 따르면, 팩키징 기판(437)과 도전층(445) 사이의 간격은 오버몰드 구조(446)로 채워질 수 있다. 이러한 오버몰드 구조는, 외부 요소들로부터의 컴포넌트 및 와이어본드에 대한 보호와 팩키징된 모듈(436)의 더 용이한 취급을 포함한, 다수의 원하는 기능을 제공할 수 있다.
일부 구현에서, 여기서 설명된 하나 이상의 특징을 갖는 장치 및/또는 회로는 무선 장치 등의 RF 장치에 포함될 수 있다. 이러한 장치 및/또는 회로는, 여기서 설명된 바와 같은 모듈식 형태로, 또는 이들의 일부 조합으로, 무선 장치에서 직접 구현될 수 있다. 일부 실시예에서, 이러한 무선 장치는, 예를 들어, 셀룰러 전화, 스마트폰, 전화 기능을 갖추거나 갖추지 않은 핸드헬드 무선 장치, 무선 태블릿, 및 대응하는 기능을 제공하는 기타의 유사한 장치를 포함할 수 있다.
다음으로 도 42를 참조하면, 여기서 설명된 하나 이상의 유익한 특징을 갖는 예시적인 무선 장치(447)가 개략적으로 도시되어 있다. 여기서 설명된 PA의 바이어싱의 정황에서, 하나 이상의 PA를 갖는 PA 다이(416)는 모듈(436)의 일부일 수 있다. 여기서의 다이(416)에서, 4개의 PA가 예시의 목적으로 도시되어 있다. 이러한 모듈은 또한, 여기서 설명된 하나 이상의 특징을 갖는 바이어스 다이(417)를 포함할 수 있다. 본 발명의 일부 실시예에서, 이러한 PA 모듈은, 예를 들어, 무선 장치(447)의 다중대역 동작을 가능케할 수 있다.
모듈(436) 내의 PA들은, 증폭되고 전송될 RF 신호를 생성하기 위해 알려진 방식으로 구성되고 동작될 수 있는 트랜시버(454)로부터 그들 각각의 RF 신호를 수신하고, 수신된 신호를 처리할 수 있다. 트랜시버(454)는 사용자에게 적합한 데이터 및/또는 음성 신호와 트랜시버(454)에 적합한 RF 신호 사이의 변환을 제공하도록 구성된 기저대역 서브시스템(453)과 상호작용하는 것으로 도시되어 있다. 트랜시버(454)는 또한, 무선 장치의 동작을 위한 전력을 관리하도록 구성된 전력 관리 컴포넌트(451)에 접속되는 것으로 도시되어 있다. 이러한 전력 관리는 또한, 기저대역 서브시스템(453)과 PA 모듈(436)의 동작을 제어할 수 있다.
기저대역 서브시스템(453)은 사용자에게 제공되거나 사용자로부터 수신된 음성 및/또는 데이터의 다양한 입력 및 출력을 가능케하기 위해 사용자 인터페이스(448)에 접속되는 것으로 도시되어 있다. 기저대역 서브시스템(453)은 또한, 무선 장치의 동작을 가능케하는 데이터 및/또는 명령어를 저장하고 및/또는 사용자에게 정보의 저장을 제공하도록 구성된 메모리(449)에 접속될 수 있다.
예시의 무선 장치(447)에서, 모듈(436)의 PA의 출력은 정합망에 의해 정합되어 그들 각각의 듀플렉서(456)와 대역-선택 스위치(457)를 통해 안테나(458)로 라우팅될 수 있다. 일부 실시예에서, 각각의 듀플렉서는 송신 및 수신 동작들이 공통 안테나(예를 들어, 458)를 이용하여 동시에 수행되는 것을 허용할 수 있다. 도 42에서, 수신된 신호는, 예를 들어, 저-잡음 증폭기(LNA; low-noise amplifier)를 포함할 수 있는, "Rx" 경로(미도시)에 라우팅되는 것으로 도시되어 있다.
다수의 다른 무선 장치 구성이 여기서 설명된 하나 이상의 특징을 이용할 수 있다. 예를 들어, 무선 장치는 다중-대역 장치일 필요는 없다. 또 다른 예에서, 무선 장치는, 다이버시티 안테나 등의 추가 안테나와, Wi-Fi, Bluetooth, 및 GPS 등의 추가 접속 피쳐를 포함할 수 있다.
이 섹션에서 제공된 본 발명의 실시예의 상기 상세한 설명은 남김없이 철저히 드러내기 위한 것이거나 본 발명을 여기서 개시된 형태 그대로로 제한하기 위한 것이 아니다. 본 발명의 특정 실시예 및 예가 예시의 목적을 위해 전술되었지만, 통상의 기술자라면 인지할 수 있는 바와 같이, 본 발명의 범위 내에서 다양한 등가의 수정이 가능하다. 여기서 제공된 본 발명의 교시는 다른 시스템에도 적용될 수 있고, 그에 따라, 반드시 전술된 시스템으로 제한하고자 하는 것은 아니다. 전술된 다양한 실시예들의 요소들 및 작용들은 결합되어 추가의 실시예를 제공할 수 있다.
VII. HBT 및 FET를 갖는 구조를 위한 장치 및 방법
본 개시의 이 섹션은, 기판 위에 위치한 콜렉터 층 ―콜렉터 층은 반도체 재료를 포함함― 을 포함하는 이종접합 쌍극성 트랜지스터(HBT), 및 기판 위에 위치한 전계 효과 트랜지스터(FET) ―FET는 HBT의 콜렉터 층을 형성하는 반도체 재료로 형성된 채널을 가짐― 를 포함하는 반도체 구조에 관한 것이다. 일부 구현에서, 제2 FET는 기판 위에 위치하도록 제공될 수 있고 HBT의 에미터를 형성하는 반도체 재료로 형성된 채널을 포함하도록 구성될 수 있다. 상기 피쳐들 중 하나 이상은, 다이, 팩키징된 모듈, 및 무선 장치 등의 장치에서 구현될 수 있다. 본 발명의 이들 양태들은 본 발명의 다른 양태들과 결합되어 이들이 채용되는 전력 증폭기 모듈 및 장치들의 성능을 더욱 개선할 수 있다는 것을 통상의 기술자라면 용이하게 이해할 것이다.
갈륨 비소(GaAs) 재료 시스템에서 제작된 장치를 특별히 참조하여 설명되었지만, 이 섹션에서 설명된 구조는 인듐 인화물(InP) 및 갈륨 질화물(GaN) 등의 다른 III-V 반도체를 이용하여 제작될 수 있다. 또한, 층들을 형성하고 여기서 설명된 구조 또는 구조들을 제작하기 위해 임의의 다양한 반도체 성장, 형성, 및 처리 기술들이 이용될 수 있다. 예를 들어, 반도체 층들은 분자빔 에피텍시(MBE; molecular beam epitaxy), 때때로 유기 금속 기상 에피텍시(OMVPE; organic metallic vapor phase epitaxy)라고도 불리는 유기 금속 화학적 증착(MOCVD; metal organic chemical vapor deposition), 또는 기타 임의의 기술을 이용하여 형성될 수 있다. 게다가, 이하에서 설명되는 다양한 반도체 층들의 두께는 근사적인 것이며, 설명된 것보다 얇거나 두꺼운 범위일 수 있다. 유사하게, 여기서 설명된 도핑된 반도체 층들의 도핑 레벨은 상대적이다.
이 섹션에서 제시된 본 발명의 양태는, 일반적으로 BiFET라고도 불리는 공통의 기판 상에 통합되고 GaAs 재료 시스템으로 형성된, 이종접합 쌍극성 트랜지스터(HBT), 및 p타입 전계 효과 트랜지스터(pFET) 등의 쌍극성 장치를 포함하는 반도체 구조에 관한 것이다. 실시예들은 또한, GaAs 재료 시스템의 HBT와 통합된 p타입 FET(pFET) 및 n타입 FET(nFET)를 포함하는 상보형 BiFET(BiCFET)을 포함한다. 이하의 설명은 본 발명의 구현에 관한 구체적인 정보를 포함한다. 통상의 기술자라면, 본 발명은 본 출원에서 구체적으로 논의된 것과는 상이한 방식으로 구현될 수 있다는 것을 이해할 것이다.
여기서 논의된 도면들 및 그들의 동반된 상세한 설명은 본 발명의 단순 예시적인 실시예에 관한 것이다. 이하에서 더 논의되는 구조(459)는, 반도체 다이에서 기판 위에 놓인 NPN HBT 및 pFET을 포함하는 예시적인 BiFET을 나타내고 있지만, 본 발명은 PNP HBT와 NFET; NPN HBT 및 nFET와 pFET 양쪽 모두; 및 PNP HBT 및 nFET와 pFET 양쪽 모두를 포함하는 BiFET에도 역시 적용될 수 있다.
이제 도 43을 참조하면, 본 발명의 한 실시예에 따른 예시적인 BiFET을 포함하는 예시적인 구조의 단면도를 나타내는 개략도가 도시되어 있다. 구조(459)는, BiFET(461), 격리 영역(466, 467, 및 469), 및 반-절연성 GaAs 기판일 수 있는 기판(464)을 포함한다. BiFET(461)은, 기판(464) 위에서 격리 영역(467 및 469) 사이에서 놓인 HBT(462)와, 기판(464) 위에서 격리 영역(466 및 467) 사이에 놓인 pFET(463)를 포함한다. 격리 영역(466, 467, 및 469)은 기판(464) 상의 다른 장치들로부터의 전기적 격리를 제공하며 본 분야에 공지된 방식으로 형성될 수 있다.
HBT(462)는, 서브-콜렉터 층(471), 제1 콜렉터 층 세그먼트(472), 제2 콜렉터 층 세그먼트(473), 선택사항적인 에칭 정지층 세그먼트(474), 베이스 층 세그먼트(476), 에미터 층 세그먼트(477), 에미터 캡 층 세그먼트(478), 하부 콘택트 층 세그먼트(479), 상부 콘택트 층 세그먼트(481), 콜렉터 콘택트(482), 베이스 콘택트(484) 및 에미터 콘택트(486)를 포함한다.
여기서의 설명의 목적을 위해, 에미터는 에미터 스택과 연관된 하나 이상의 부분을 포함할 수 있다. 도 43의 예시적 HBT 구성(462)에서, 이와 같은 에미터 스택은, 에미터 층(477), 에미터 캡 층(478), 하부 콘택트 층(479), 및 상부 콘택트 층(481)을 포함할 수 있다. 따라서, 여기서 설명된 에미터는 에미터 층(477) 및/또는 에미터 캡 층(478)을 포함할 수 있다.
역시 여기서의 설명의 목적을 위해, 예시의 HBT 토폴로지가 GaAs/InGaP의 정황에서 설명된다. 그러나, 본 개시의 하나 이상의 특징은, 예를 들어, 인듐 인화물(InP), 안티몬화물, 또는 질화물 계열의 재료를 포함한 HBT에 이용되는 다른 재료 시스템에도 적용될 수 있다는 것을 이해해야 한다.
pFET(463)은, 백 게이트 콘택트(468), 저농도 도핑된 N 타입 GaAs 세그먼트(488), 저농도 도핑된 P 타입 GaAs 세그먼트(489), 통상적으로 저농도 도핑된 N 타입 또는 P 타입 InGaP를 포함하는 선택사항적인 에칭 정지층 세그먼트(491), 통상적으로 고농도 도핑된 P 타입 GaAs를 포함하는 소스 콘택트 층(492) 및 드레인 콘택트 층(493), 게이트 콘택트(494), 소스 콘택트(497), 및 드레인 콘택트(498)를 포함한다. 대안으로서, 선택사항적 에칭 정지층 세그먼트(491)는 언도핑될 수 있다. 본 실시예에서, HBT(462)는 pFET(463)와 상보적 관계로 통합된 NPN HBT일 수 있다. 또 다른 실시예에서, HBT(462)는, nFET와 통합된 PNP HBT, 또는 PNP HBT, 또는 pFET(463) 및 nFET와 통합된 NPN HBT일 수 있다. 본 실시예에서, pFET(463)는 공핍 모드(depletion mode) FET 또는 증진 모드(enhancement mode) FET일 수 있다.
서브-콜렉터 층(471)은 기판(464) 상에 위치하고 고농도 도핑된 N 타입 GaAs를 포함할 수 있다. 서브-콜렉터 층(471)은, 유기 금속 화학적 증착(MOCVD) 프로세스 또는 기타의 프로세스를 이용함으로써 형성될 수 있다. 제1 콜렉터 층 세그먼트(472)와 콜렉터 콘택트(482)는 서브-콜렉터 층(471) 상에 위치한다. 제1 콜렉터 층 세그먼트(472)는 저농도 도핑된 N 타입 GaAs를 포함할 수 있다. 제2 콜렉터 층 세그먼트(473)는 저농도 도핑된 P 타입 GaAs를 포함할 수 있다. 제1 콜렉터 층 세그먼트(472)와 제2 콜렉터 층 세그먼트(473)는 MOCVD 프로세스 또는 기타의 프로세스를 이용함으로써 형성될 수 있다. 콜렉터 콘택트(482)는, 서브-콜렉터 층(471) 위에 피착되거나 패터닝될 수 있는, 적절한 금속 또는 금속들의 조합으로부터 형성될 수 있다.
선택사항적인 에칭 정지층 세그먼트(474)는 제2 콜렉터 층 세그먼트(473) 상에 위치할 수 있고, 저농도 도핑된 N 타입 또는 P 타입 InGaP를 포함할 수 있다. 대안으로서, 선택사항적 에칭 정지층 세그먼트(474)는 언도핑될 수 있다. 에칭 정지층 세그먼트(474)는 MOCVD 프로세스 또는 기타의 프로세스를 이용함으로써 형성될 수 있다.
베이스 층 세그먼트(476)는 에칭 정지층 세그먼트(474) 상에 위치하고 고농도 도핑된 P 타입 GaAs를 포함할 수 있다. 베이스 층 세그먼트(476)는 MOCVD 프로세스 또는 기타의 프로세스를 이용함으로써 형성될 수 있다.
에미터 층 세그먼트(477) 및 베이스 콘택트(484)는 베이스 층 세그먼트(476) 상에 위치한다. 에미터 층 세그먼트(477)는 저농도 도핑된 N 타입 인듐 갈륨 인화물(InGaP)을 포함할 수 있고 MOCVD 프로세스 또는 기타의 프로세스를 이용함으로써 베이스 층 세그먼트(476) 상에 형성될 수 있다. 베이스 콘택트(484)는, 베이스 층 세그먼트(476) 위에 피착되고 패터닝될 수 있는, 적절한 금속 또는 금속들의 조합을 포함할 수 있다. 에미터 캡 층 세그먼트(478)는 에미터 층 세그먼트(477) 상에 위치하고 저농도 도핑된 N 타입 GaAs를 포함할 수 있다. 에미터 캡 층 세그먼트(478)는 MOCVD 프로세스 또는 기타의 프로세스를 이용함으로써 형성될 수 있다.
하부 콘택트 층 세그먼트(479)는 에미터 캡 층 세그먼트(478) 상에 위치하고 고농도 도핑된 N 타입 GaAs를 포함할 수 있다. 하부 콘택트 층 세그먼트(479)는 MOCVD 프로세스 또는 기타의 프로세스를 이용함으로써 형성될 수 있다.
상부 콘택트 층 세그먼트(481)는 하부 콘택트 층 세그먼트(479) 상에 위치하고 고농도 도핑된 N 타입 인듐 갈륨 비화물(InGaAs)을 포함할 수 있다. 상부 콘택트 층 세그먼트(481)는 MOCVD 프로세스 또는 기타의 프로세스를 이용함으로써 형성될 수 있다. 에미터 콘택트(486)는 상부 콘택트 층 세그먼트(481) 상에 위치하고, 상부 콘택트 층 세그먼트(481) 위에 피착되고 패터닝될 수 있는 적절한 금속 또는 금속들의 조합을 포함할 수 있다.
HBT(462)의 동작 동안에, 전류는, 에미터 콘택트(486)로부터, 상부 콘택트 층 세그먼트(481), 하부 콘택트 층 세그먼트(479), 에미터 캡 층 세그먼트(478), 에미터 층 세그먼트(477)을 통해, 베이스 층 세그먼트(476) 내로 흐르며, 화살표(483)로 표시된다.
HBT(462)의 콜렉터에 pFET(463)을 형성하기 위해, 저농도 도핑된 p타입 GaAs 층 세그먼트(489)는, 고농도 도핑된 N 타입 GaAs 층 세그먼트(487) 위에 위치한 저농도 도핑된 N 타입 GaAs 층 세그먼트(488) 위에 위치한다. 백 게이트 콘택트(468)는 고농도 도핑된 N 타입 GaAs 층 세그먼트(487) 상에 형성되어 pFET(463)에 대한 백 게이트를 생성한다. 백 게이트 콘택트(468)는, 고농도 도핑된 N 타입 GaAs 층 세그먼트(487) 위에 피착되고 패터닝될 수 있는, 적절한 금속 또는 금속들의 조합을 포함할 수 있다.
저농도 도핑된 N 타입 GaAs 층 세그먼트(488)는 조성과 형성에 있어서 전술된 제1 콜렉터 층 세그먼트(472)와 상당히 유사하다. 저농도 도핑된 P 타입 GaAs 층 세그먼트(489)는 조성과 형성에 있어서 전술된 제2 콜렉터 층 세그먼트(473)와 상당히 유사하다.
저농도 도핑된 P 타입 GaAs 층 세그먼트(489)는 pFET(463)의 채널을 형성한다. 에칭 정지층 세그먼트(491)는 저농도 도핑된 P 타입 GaAs 층 세그먼트(489) 상에 위치하고 저농도 도핑된 N 타입 또는 P 타입 InGaP를 포함할 수 있다. 대안으로서, 에칭 정지층 세그먼트(491)는 언도핑될 수 있다. 에칭 정지층 세그먼트(491)는, MOCVD 프로세스 또는 기타의 적절한 프로세스를 이용함으로써 저농도 도핑된 P 타입 GaAs 층 세그먼트(489) 상에 형성될 수 있다. 구현될 때, 에칭 정지층 세그먼트(491)는 약 10 나노미터(nm) 내지 약 15 nm의 두께를 가질 수 있다. 한 실시예에서, pFET(463)는 증진 모드 FET일 수 있고, 에칭 정지층 세그먼트(491)는 10 nm 미만의 두께를 가질 수 있다.
소스 콘택트 층(492) 및 드레인 콘택트 층(493)은 에칭 정지층 세그먼트(491) 상에 위치하고 각각 소스 및 드레인 영역을 형성하기 위해 고농도 도핑된 P 타입 GaAs를 포함할 수 있다. 소스 및 드레인 콘택트 층(492 및 493)는 MOCVD 프로세스 또는 기타의 프로세스를 이용함으로써 형성될 수 있다. 소스 콘택트(497) 및 드레인 콘택트(498)는 에칭 정지층 세그먼트(491) 상에 위치한다. 소스 콘택트(497) 및 드레인 콘택트(498)는 백금 금("PtAu") 또는 기타의 적절한 금속을 포함할 수 있고 본 분야에 공지된 방식으로 형성될 수 있다. 게이트 콘택트(494)는, 소스와 드레인 콘택트 층들(492 및 493) 사이에 형성된 갭(496)에서 에칭 정지층 세그먼트(491) 상에 위치하며 적절한 금속 또는 금속들의 조합을 포함할 수 있다. 갭(496)은, 적절한 에칭 화학을 이용하여 InGaAs의 층과 GaAs 층을 통해 선택적으로 에칭하고 에칭 정지층 세그먼트(491) 상에서 정지함으로써 형성될 수 있다. 갭(496)이 형성된 후에, 게이트 콘택트(494)가 본 분야에 공지된 방식으로 에칭 정지층 세그먼트(491) 상에 형성될 수 있다. 한 실시예에서, FET(463)는 증진 모드 FET일 수 있고 게이트 콘택트(494)는 저농도 도핑된 P 타입 GaAs 층 세그먼트(489) 상에 직접 형성될 수 있다. 이 실시예에서, 적절한 에칭 화학이 이용되어 에칭 정지층 세그먼트(491)를 통해 선택적으로 에칭하고 저농도 도핑된 P 타입 GaAs 층 세그먼트(489) 상에서 정지할 수 있다.
따라서, HBT(462)의 콜렉터를 포함하는 층들에서 pFET(463)을 형성함으로써, pFET는 NPN HBT와 통합될 수 있어서, 상보형 BiFET를 생성한다.
다음으로 도 44를 참조하면, 도 43의 구조의 대안적 실시예의 단면도를 나타내는 개략도가 도시되어 있다. 도 44에 도시된 구조(499)는, HBT(502), pFET(503), 및 nFET(504)을 포함하는 BiCFET 구조를 포함한다. 도 43의 대응하는 요소 및 구조와 유사한 도 44의 요소 및 구조는 다시 상세히 설명되지 않을 것이다.
BiCFET(501)은, 격리 영역(506)과 격리 영역(507) 사이에 위치한 HBT(502)를 포함하고, pFET(503)은 격리 영역들(507 및 509) 사이에 위치하며, nFET(504)은 격리 영역(509)과 격리 영역(510) 사이에 위치한다.
HBT(502)는, 서브-콜렉터 층(511), 제1 콜렉터 층 세그먼트(512), 제2 콜렉터 층 세그먼트(513), 선택사항적인 에칭 정지층 세그먼트(514), 베이스 층 세그먼트(516), 에미터 층 세그먼트(517), 에미터 캡 층 세그먼트(518), 제2 선택사항적 에칭 정지층(519), 하부 콘택트 층 세그먼트(521), 상부 콘택트 층 세그먼트(522), 콜렉터 콘택트(523), 베이스 콘택트(524) 및 에미터 콘택트(525)를 포함한다.
여기서의 설명으로서, 에미터는 에미터 스택과 연관된 하나 이상의 부분을 포함할 수 있다. 도 44의 예시적 HBT 구성(502)에서, 이와 같은 에미터 스택은, 에미터 층(517), 에미터 캡 층(518), 제2 에칭 정지층(519), 하부 콘택트 층(521), 및 상부 콘택트 층(522)을 포함할 수 있다. 따라서, 여기서 설명된 에미터는 에미터 층(517) 및/또는 에미터 캡 층(518)을 포함할 수 있다.
역시 설명된 바와 같이, 예시의 HBT 토폴로지는 GaAs/InGaP의 정황에서 설명된다. 그러나, 본 개시의 하나 이상의 특징은, 예를 들어, 인듐 인화물(InP), 안티몬화물, 또는 질화물 계열의 재료를 포함한 HBT에 이용되는 다른 재료 시스템에도 적용될 수 있다는 것을 이해할 것이다.
pFET(503)는, 고농도 도핑된 N 타입 GaAs 층 세그먼트(526) 위에 위치한 저농도 도핑된 N 타입 GaAs 층 세그먼트(527) 위에 위치한, 저농도 도핑된 p타입 GaAs 층 세그먼트(529)를 포함한다. 백 게이트 콘택트(508)는 고농도 도핑된 N 타입 GaAs 층 세그먼트(526) 상에 형성되어 pFET(503)에 대한 백 게이트를 생성한다. 백 게이트 콘택트(508)는, 고농도 도핑된 N 타입 GaAs 층 세그먼트(526) 위에 피착되고 패터닝될 수 있는, 적절한 금속 또는 금속들의 조합으로부터 형성될 수 있다.
저농도 도핑된 P 타입 GaAs 층 세그먼트(529)는 pFET(503)의 채널을 형성한다. 에칭 정지층 세그먼트(531)는 저농도 도핑된 P 타입 GaAs 층 세그먼트(529) 상에 위치하고 저농도 도핑된 N 타입 또는 P 타입 InGaP를 포함할 수 있다. 대안으로서, 선택사항적 에칭 정지층 세그먼트(531)는 언도핑될 수 있다. 에칭 정지층 세그먼트(531)는, MOCVD 프로세스 또는 기타의 적절한 프로세스를 이용함으로써 저농도 도핑된 P 타입 GaAs 층 세그먼트(529) 상에 형성될 수 있다. 구현될 때, 에칭 정지층 세그먼트(531)는 약 10 나노미터(nm) 내지 약 15 nm의 두께를 가질 수 있다. 소스 콘택트 층(533) 및 드레인 콘택트 층(538)은 에칭 정지층 세그먼트(531) 상에 위치하고 각각 소스 및 드레인 영역을 형성하기 위해 고농도 도핑된 P 타입 GaAs를 포함할 수 있다. 소스 콘택트(542) 및 드레인 콘택트(544)는 그들 각각의 콘택트 층(533 및 538) 위의 에칭 정지층 세그먼트(531) 상에 위치한다. 게이트 콘택트(541)는, 소스와 드레인 영역들(533 및 538) 사이에 형성된 갭(540)에서 에칭 정지층 세그먼트(531) 상에 위치하며 적절한 금속 또는 금속들의 조합을 포함할 수 있다.
HBT(462)의 에미터를 포함하는 층들에서 nFET(504)를 형성하기 위해, 저농도 도핑된 p타입 GaAs 층 세그먼트(530)는, 고농도 도핑된 N 타입 GaAs 층 세그먼트(526) 위에 위치한 저농도 도핑된 N 타입 GaAs 층 세그먼트(528) 위에 위치한다. 저농도 도핑된 N 타입 GaAs 층 세그먼트(528)는 조성과 형성에 있어서 도 43에 관하여 전술된 제1 콜렉터 층 세그먼트(472)와 상당히 유사하다. 저농도 도핑된 P 타입 GaAs 층 세그먼트(530)는 조성과 형성에 있어서 도 43에서 전술된 제2 콜렉터 층 세그먼트(473)와 상당히 유사하다.
에칭 정지층 세그먼트(532)는 저농도 도핑된 P 타입 GaAs 층 세그먼트(530) 상에 위치해 있고 에칭 정지층 세그먼트(531)와 유사하다.
고농도 도핑된 P 타입 GaAs 층 세그먼트(534)는 에칭 정지층 세그먼트(532) 상에 있고 조성과 형성에 있어서 전술된 베이스 층 세그먼트(476)와 상당히 유사하다. 백 게이트 콘택트(536)는 고농도 도핑된 P 타입 GaAs 층 세그먼트(534) 상에 형성되어 nFET(504)에 대한 백 게이트를 생성한다. 백 게이트 콘택트(536)는, 고농도 도핑된 P 타입 GaAs 층 세그먼트(534) 위에 피착되고 패터닝될 수 있는, 적절한 금속 또는 금속들의 조합을 포함할 수 있다. 저농도 도핑된 N 타입 InGaP 세그먼트(537)는 고농도 도핑된 P 타입 GaAs 세그먼트(534) 상에 있고 조성과 형성에 있어서 전술된 에미터 층 세그먼트(477)와 상당히 유사하다.
저농도 도핑된 N 타입 GaAs 세그먼트(539)는 저농도 도핑된 N 타입 InGaP 층 세그먼트(537) 상에 있고 조성과 형성에 있어서 전술된 에미터 캡 층 세그먼트(478)와 상당히 유사하다. 저농도 도핑된 N 타입 GaAs 층 세그먼트(539)는 nFET(504)을 위한 채널을 형성한다. 제2 선택사항적 에칭 정지층 세그먼트(543)는 저농도 도핑된 N 타입 GaAs 층 세그먼트(539) 상에 위치하고 저농도 도핑된 N 타입 또는 P 타입 InGaP를 포함할 수 있다. 대안으로서, 제2 선택사항적 에칭 정지층 세그먼트(543)는 언도핑될 수 있다. 제2 선택사항적 에칭 정지층 세그먼트(543)는, MOCVD 프로세스 또는 기타의 적절한 프로세스를 이용함으로써 저농도 도핑된 N 타입 GaAs 층 세그먼트(539) 상에 형성될 수 있다. 본 발명의 실시예에서, 제2 선택사항적 에칭 정지층 세그먼트(543)는 약 10 나노미터(nm) 내지 약 15 nm의 두께를 가질 수 있다. 실시예에서, nFET(504)는 증진 모드 FET일 수 있고, 에칭 정지층 세그먼트(543)는 10 nm 미만의 두께를 가질 수 있다.
소스 영역(546) 및 드레인 영역(547)은 제2 선택사항적 에칭 정지층 세그먼트(543) 상에 위치하고 고농도 도핑된 N 타입 GaAs를 포함할 수 있다. 소스 영역(546)과 드레인 영역(547)은 MOCVD 프로세스 또는 기타의 프로세스를 이용함으로써 형성될 수 있다. 콘택트 층 세그먼트(548 및 549)는 각각 소스와 드레인 영역(546 및 547) 상에 위치하고, 고농도 도핑된 N 타입 InGaAs를 포함할 수 있다. 콘택트 층 세그먼트(548 및 549)는 MOCVD 프로세스 또는 기타의 프로세스를 이용함으로써 형성될 수 있다.
소스 콘택트(551) 및 드레인 콘택트(552)는 각각 상부 콘택트 층 세그먼트(547 및 548) 상에 위치한다. 게이트 콘택트(553)는 갭(554) 내의 제2 선택사항적 에칭 정지층 세그먼트(543) 상에 위치한다. 갭(554)은, 적절한 에칭 화학을 이용하여 InGaAs의 층과 GaAs 층을 통해 선택적으로 에칭하고 제2 선택사항적 에칭 정지층 세그먼트(543) 상에서 정지함으로써 형성될 수 있다. 갭(554)이 형성된 후에, 게이트 콘택트(553)가 본 분야에 공지된 방식으로 제2 선택사항적 에칭 정지층 세그먼트(543) 상에 형성될 수 있다. 본 발명의 실시예에서, nFET(504)는 증진 모드 FET일 수 있고 게이트 콘택트(553)는 저농도 도핑된 N 타입 GaAs 층 세그먼트(539) 상에 직접 형성될 수 있다. 이 실시예에서, 적절한 에칭 화학이 이용되어 제2 선택사항적 에칭 정지층 세그먼트(543)를 통해 선택적으로 에칭하고 저농도 도핑된 N 타입 GaAs 층 세그먼트(539) 상에서 정지할 수 있다.
따라서, NPN 또는 PNP HBT와 함께 GaAs 기판 상에 형성된 상보형 pFET(503)와 nFET(504)를 포함하는 BiCFET가 제작될 수 있다.
여기서 설명된 일부 실시예에서, 에칭 정지층(예를 들어, 474, 491, 514, 519, 531, 532 및 543)의 일부 또는 전부는 인듐 갈륨 인화물(InGaP) 또는 인듐 갈륨 비화물(InGaAs)를 포함할 수 있다. 이러한 에칭 정지층은 10 나노미터(nm) 내지 15 nm의 두께 범위를 가질 수 있다. 다른 두께 범위도 역시 구현될 수 있다. 일부 실시예에서, 상기 에칭 정지층의 일부 또는 전부는, 예를 들어, FET의 채널에 대한 에칭 선택성을 갖는 임의의 재료를 포함할 수 있다. 이러한 재료는, 상기 예시의 재료 InGaP 또는 InGaAs와 유사한 결과를 달성하도록 적절한 두께로 또는 적절한 두께 범위 내에서 구현될 수 있다.
도 45는 도 43의 예시의 BiFET(461) 또는 도 44의 예시의 BiCFET(501)의 일부를 제작하기 위해 구현될 수 있는 프로세스(555)를 도시한다. 블록(556)에서, 반도체 기판이 제공될 수 있다. 일부 실시예에서, 이러한 반도체 층은, 도 43 및 도 44의 예시의 층(464 및 505)과 같은 반-절연성 GaAs 층을 포함한, 여기서 개시된 하나 이상의 층을 포함할 수 있다. 블록(557)에서, 이종접합 쌍극성 트랜지스터(HBT)는 기판 위에 배치된 콜렉터 층을 포함하도록 형성될 수 있다. 일부 실시예에서, 이러한 콜렉터 층은, p-GaAs 층(도 43의 473 및 도 44의 513)을 포함한, 여기서 개시된 하나 이상의 층을 포함할 수 있다. 블록(558)에서, 전계 효과 트랜지스터(FET)는, 기판 위에 배치된 채널 영역을 포함하도록 형성될 수 있고 HBT의 콜렉터 층과 동일한 재료로 형성될 수 있다. 일부 실시예에서, 이러한 채널 영역은, p-GaAs 층(도 43의 489 및 도 44의 529)을 포함한, 여기서 개시된 하나 이상의 층을 포함할 수 있다. 일부 구현에서, HBT와 연관된 다른 구조(예를 들어, 베이스, 에미터, 및 콘택트) 및 FET와 연관된 다른 구조(예를 들어, 소스, 드레인 및 콘택트)가 형성될 수 있다.
도 46은 도 44의 예시적 BiCFET(501)을 제작하기 위해 구현될 수 있는 프로세스(559)를 도시한다. 블록(561)에서, 반도체 기판이 제공될 수 있다. 일부 실시예에서, 이러한 반도체 층은, 도 44의 예시의 층(505)과 같은 반-절연성 GaAs 층을 포함한, 여기서 개시된 하나 이상의 층을 포함할 수 있다. 블록(562)에서, 서브-콜렉터 층은 기판 층 위에 형성될 수 있다. 일부 실시예에서, 이러한 서브-콜렉터 층은, n+ GaAs 층(도 44의 511 및/또는 526)을 포함한, 여기서 개시된 하나 이상의 층을 포함할 수 있다. 블록(563)에서, HBT는 서브-콜렉터 층 위에 형성될 수 있다. 일부 실시예에서, 이러한 HBT는, 콜렉터(513, 512)(예를 들어, p- GaAs), 베이스(516)(예를 들어, p+ GaAs), 에미터(517)(예를 들어, n- InGaP), 및 에미터 캡(518)(예를 들어, n- GaAs)를 포함한, 도 44를 참조하여 여기서 설명된 예시의 층을 포함하도록 형성될 수 있다. 블록(564)에서, 제1 FET는 서브-콜렉터 층 위에 형성될 수 있어서, 그 채널 영역은 HBT의 콜렉터 영역과 동일한 재료로부터 형성된다. 일부 실시예에서, 이러한 제1 FET는, 채널 층(529)(예를 들어, p- GaAs), 소스 콘택트 층(533)(예를 들어, p+ GaAs), 드레인 콘택트 층(538)(예를 들어, p+ GaAs)를 포함한, 도 44를 참조하여 여기서 설명된 예시의 층을 포함하도록 형성될 수 있다. 블록(566)에서, 제2 FET는 서브-콜렉터 층 위에 형성될 수 있어서, 그 채널 영역은 HBT의 에미터 캡 영역과 동일한 재료로부터 형성된다. 일부 실시예에서, 이러한 제2 FET는, 채널 층(539)(예를 들어, n- GaAs), 소스 콘택트 층(546)(예를 들어, n+ GaAs), 드레인 콘택트 층(547)(예를 들어, n+ GaAs)를 포함한, 도 44를 참조하여 여기서 설명된 예시의 층을 포함하도록 형성될 수 있다.
도 47, 도 48, 및 도 49는, 도 43 및 도 44의 예시의 구성의 정황에서 도 45 및 도 46을 참조하여 설명된 프로세스의 더욱 구체적인 예가 될 수 있는 프로세스를 도시한다. 도 47은 도 43 및 도 44의 것과 같은 HBT를 제작하기 위해 구현될 수 있는 프로세스(567)를 도시한다. 도 48은 도 43 및 도 44의 것과 같은 FET를 제작하기 위해 구현될 수 있는 프로세스(581)를 도시한다. 도 49는 도 44의 것과 같은 제2 FET를 제작하기 위해 구현될 수 있는 프로세스(588)를 도시한다. 도 47, 도 48 및 도 49의 설명의 목적을 위해, (반-절연성 GaAs 등의) 반도체 기판 및 (n+ GaAs 등의) 서브-콜렉터 층이 제공되는 것으로 가정될 것이다.
예시적 프로세스들(567, 581 및 588)은, 순서대로, 적용가능하다면 병렬로, 또는 이들의 임의 조합으로 수행될 수 있다. HBT를 하나 이상의 FET와 통합하는 이러한 방식의 예가 여기서 더 상세히 설명된다.
HBT가 제작되고 있는 도 47의 예시의 프로세스(567)에서, 제1 콜렉터 층(예를 들어, n- GaAs)가 블록(568)에서 서브-콜렉터 층 상에 형성될 수 있다. 블록(569)에서, 제2 콜렉터 층(예를 들어, p- GaAs)이 제1 콜렉터 층 상에 형성될 수 있다. 블록(571)에서, 제1 에칭 정지층(예를 들어, n- 또는 p- InGaP)이 제2 콜렉터 층 상에 형성될 수 있다. 블록(572)에서, 베이스 층(예를 들어, p+ GaAs)이 제1 에칭 정지층 상에 형성될 수 있다. 블록(573)에서, 에미터 층(예를 들어, n- InGaP)이 베이스 층 상에 형성될 수 있다. 블록(574)에서, 에미터 캡 층(예를 들어, n- GaAs)이 에미터 층 상에 형성될 수 있다. 블록(576)에서, 제2 에칭 정지층(예를 들어, n- 또는 p- InGaP)이 에미터 캡 층 상에 형성될 수 있다. 블록(577)에서, 에미터에 대한 하부 콘택트 층(예를 들어, n+ GaAs)이 제2 에칭 정지층 상에 형성될 수 있다. 블록(578)에서, 에미터에 대한 상부 콘택트 층(예를 들어, InGaAs)이 하부 콘택트 층 상에 형성될 수 있다. 블록(579)에서, 에미터, 베이스 및 콜렉터에 대한 콘택트는 도 43 및 도 44의 것들(462, 502)과 같은 HBT 구성을 생성하도록 형성될 수 있다.
제1 FET(예를 들어, pFET)가 제작되고 있는 도 48의 예시의 프로세스(581)에서, 도핑된 층(예를 들어, n- GaAs)이 블록(582)에서 서브-콜렉터 층 상에 형성될 수 있다. 블록(583)에서, 채널 층(예를 들어, p- GaAs)이 도핑된 층 상에 형성될 수 있다. 블록(584)에서, 제1 에칭 정지층(예를 들어, n- 또는 p- InGaP)이 채널 층 상에 형성될 수 있다. 블록(586)에서, 소스와 드레인 콘택트 층들(예를 들어, p+ GaAs)이 제1 에칭 정지층 상에 형성될 수 있다. 블록(587)에서, 소스, 드레인, 및 게이트와 백 게이트에 대한 콘택트는, 도 43 및 도 44의 예시의 pFET(463 및 503)와 같은 FET 구성을 생성하도록 형성될 수 있다.
제2 FET(예를 들어, nFET)가 제작되고 있는 도 49의 예시의 프로세스(588)에서, 제1 도핑된 층(예를 들어, n- GaAs)이 블록(589)에서 서브-콜렉터 층 상에 형성될 수 있다. 블록(591)에서, 제2 도핑된 층(예를 들어, p- GaAs)이 제1 도핑된 층 상에 형성될 수 있다. 블록(592)에서, 제1 에칭 정지층(예를 들어, n- 또는 p- InGaP)이 제2 도핑된 층 상에 형성될 수 있다. 블록(593)에서, 제3 도핑된 층(예를 들어, p+ GaAs)이 제1 에칭 정지층 상에 형성될 수 있다. 블록(594)에서, 제4 도핑된 층(예를 들어, n- InGaP)이 제3 도핑된 층 상에 형성될 수 있다. 블록(596)에서, 채널 층(예를 들어, n- GaAs)이 제4 도핑된 층 상에 형성될 수 있다. 블록(597)에서, 제2 에칭 정지층(예를 들어, n- 또는 p- InGaP)이 채널 층 상에 형성될 수 있다. 블록(598)에서, 소스와 드레인 층들(예를 들어, n+ GaAs)이 제2 에칭 정지층 상에 형성될 수 있다. 블록(599)에서, 소스와 드레인 콘택트 층들(예를 들어, InGaAs)이 소스와 드레인 영역들 상에 형성될 수 있다. 블록(601)에서, 소스, 드레인, 및 게이트와 백 게이트에 대한 콘택트는, 도 44의 예시의 nFET(504)과 같은 FET 구성을 생성하도록 형성될 수 있다.
일부 구현에서, 하나 이상의 FET와의 HBT의 상기 통합은, 재성장 방법, 2단계 방법, 및/또는 공동 통합 방법을 포함한, 다양한 방식으로 달성될 수 있다. 재성장 방법에서, 재성장은 선택적 영역, 다중층, 및/또는 미리-패터닝된 다중층 기술을 수반할 수 있다. 선택된 영역 기술은, 하나의 장치를 성장시키는 것, 하나 이상의 선택된 영역에서 에칭하는 것, 그 다음, 이들 선택된 영역(들)에서 다른 장치를 성장시키는 것을 포함할 수 있다. 다중층 기술은, 단일 성장 시행(single growth run)을 포함할 수 있고, 장치 층들은 적층되며, 병합되거나 공유되지 않는다. 미리 패터닝된 다중층 기술은, 2개 이상의 장치들에 대한 층들을 피착시키기 이전에 기판의 선택적 에칭을 포함할 수 있다.
2단계 성장 방법에서, 하나의 장치가 먼저 형성된 다음, 제1 장치에 인접하게 다른 장치의 형성이 후속될 수 있다. (도 44의 예와 같은) 3개의 장치의 통합의 정황에서, 이러한 2단계 성장은 세번째 장치의 제3 단계 성장을 포함하도록 확장될 수 있다.
공동 통합 방법에서, 단일 성장은 2개 이상의 장치들에 의해 공유되는 층들을 생성할 수 있다. 일부 구현에서, 공동 통합 방법은, 2개 이상의 장치들의 다수의 층들을 구성하는 단일 성장 생성된 층들을 포함할 수 있다.
도 50은, 일부 실시예에서, 여기서 설명된 BiFET 및/또는 BiCFET 구성과 연관된 하나 이상의 피쳐들이 반도체 다이(602)의 일부로서 구현될 수 있다는 것을 도시하고 있다. 예를 들어, 이러한 다이는, 여기서 제공된 구조와 방법에 따라 형성된 하나 이상의 BiFET 및/또는 BiCFET 장치(604)를 갖는 전력 증폭기(PA) 회로(603)를 포함할 수 있다.
이러한 PA 회로(603)는 입력 RF 신호(RF_IN)를 증폭하여 증폭된 출력 RF 신호(RF_OUT)를 생성하도록 구성될 수 있다.
도 51은, PA/스위치 제어기(608)에 의해 제어되는 PA 회로(607)를 포함하는 또 다른 예시의 다이(606)를 도시한다. 제어기(608)는, 본 발명의 구조 및 방법에 따라 형성된 하나 이상의 BiFET 및/또는 BiCFET 장치(604)를 포함하도록 구성될 수 있다.
도 52는, 본 발명의 일부 실시예에서, (도 51의 예시의 다이(606)와 같은) 다이가 팩키징된 모듈(609)로 구현될 수 있다는 것을 도시하고 있다. 다이(606)는, 여기서 설명된 유익한 특징들 중 하나 이상을 갖는 BiFET(및/또는 BiCFET)(604)을 갖는 제어기(608)와 PA(607)를 포함할 수 있다. 이러한 모듈은 다이(606)로의 및 다이(606)로부터의 신호 및/또는 전력의 통과를 가능하게 하도록 구성된 하나 이상의 접속(611)을 더 포함할 수 있다. 이러한 모듈은, 다이(606)에 대한 보호(예를 들어, 물리적, 전자기적 차폐 등)와 같은 기능을 제공하는 하나 이상의 팩키징 구조(612)를 더 포함할 수 있다. 접속(611) 및 팩키징 구조(612)는 본 발명의 다른 유익한 특징들에 따라 구현되어 이들이 채용될 수 있는 전력 증폭기, 전력 증폭기 모듈, 및 무선 장치의 성능을 추가로 개선할 수 있다.
도 53은, 일부 실시예에서, 도 51의 다이(606) 등의 컴포넌트 또는 도 52의 모듈(609)이, 본 발명의 유익한 양태들로부터 혜택을 입을 수 있는 셀룰러 전화, 스마트폰, 또는 기타의 이러한 무선 장치 등의 무선 장치(613)에 포함될 수 있다는 것을 도시한다. 도 53에서, 팩키징된 RF 모듈(609)은 무선 장치(613)의 일부인 것으로 도시되어 있다; 그리고 이러한 모듈은 여기서 설명된 하나 이상의 특징을 갖는 BiFET 및/또는 BiCFET(604)을 포함하는 것으로 도시되어 있다. 일부 실시예에서, 유사한 기능을 갖는 언팩키징된 다이도 역시 이용되어 유사한 기능을 달성할 수 있다. 무선 장치(613)는 RFIC(616) 및 안테나(617) 등의 다른 공통의 컴포넌트를 포함하는 것으로 도시되어 있다. 무선 장치(613)는 또한, 배터리(614) 등의 전원을 수용하도록 구성될 수 있다.
본 발명의 다양한 실시예가 이 섹션에서 설명되었지만, 본 발명의 범위 내에 드는 많은 추가의 실시예와 구현들이 가능하다는 것이 통상의 기술자에게는 명백할 것이다. 예를 들어, 여기서의 본 발명은 갈륨 비화물 재료 시스템으로 제한되지 않고, 본 개시의 전체를 통해 설명된 본 발명의 기타 임의의 개수의 관련된, 원하는 또는 적절한 양태들과 조합하여 결합되어, 이들이 채용되는, 집적 회로, 전력 증폭기, 전력 증폭기 모듈, 및 장치들의 성능을 추가로 향상시킬 수 있다.
VIII. 반도체 저항을 갖는 RF 전력 증폭기
많은 상황에서, 전력 증폭기(PA) 등의 무선-주파수(RF) 장치의 비용을 줄이는 것이 바람직하다. 프로세스 단계들을 제거하는 것 및/또는 추가의 처리 단계들을 수반하지 않는 "자유" 장치를 이용하는 것은 이러한 비용-절감이 어떻게 달성될 수 있는지에 대한 예이다. 본 발명의 다른 양태들에 관련되어 여기서 및 본 명세서 전체를 통해 설명되는 바와 같이, 반도체 저항은 이러한 유익한 비용 절감을 제공할 수 있다. 역시 여기서 설명되는 바와 같이, 다른 이점들도 역시 반도체 저항으로 실현될 수 있다. 예를 들어, 이용가능한 저항값에 따라, 더 작은 저항 풋프린트가 제공될 수 있고, 이것은 차례로 다이 크기를 축소하는 것을 도울 수 있다. 다이 크기에서의 이러한 축소는 비용을 더욱 줄일 수 있다. 또 다른 예에서, 일부 반도체 저항은 그 저항을 역시 형성하고 있는 바로 그 반도체 재료의 상태에 민감할 수 있다. 앞서 나타낸 바와 같이, 본 발명의 이들 양태들은 본 발명의 다른 양태들과 결합되어 이들이 채용되는 전력 증폭기 모듈 및 장치들의 성능을 더욱 개선할 수 있다.
이제 다음으로 도 54를 계속 참조하면, 본 발명의 추가 양태들에 따른 집적 회로(IC)(619)를 갖는 반도체 다이(618)가 도식적으로 도시되어 있다. 본 발명의 일부 실시예에서, 이러한 IC는 하나 이상의 반도체 저항(621)을 포함할 수 있다. 이러한 반도체 저항의 예가 이하에서 더 상세히 설명된다.
도 55는 반도체 기판(630)(예를 들어, 반-절연성 GaAs) 상에 형성된 층들의 스택을 갖는 HBT(622)의 예를 도시한다. 예로서 여기서 설명되는 바와 같이, 이러한 스택의 상이한 층들은 반도체 저항으로서 이용될 수 있다. 이러한 예가 HBT 구조의 정황에서 설명되지만, 반도체 저항은 다른 타입의 스택 장치와 연관된 층들에 기초하여 형성될 수도 있다는 것을 이해해야 한다. 또한, 층 재료의 다양한 예들이 도 55에 도시된 것들의 정황에서 설명되지만, 다른 재료도 역시 이용될 수 있다는 것을 더 이해해야 한다.
도 55에 도시된 바와 같이, 서브-콜렉터 층(623)(예를 들어, n+ GaAs)이 기판(630) 위에 형성될 수 있다. 콜렉터 층(624)(예를 들어, n- GaAs)이 서브-콜렉터 층(623) 위에 형성될 수 있다. 베이스 층(625)(예를 들어, p+ GaAs)이 콜렉터 층(624) 위에 형성될 수 있다. 에미터 층(626)(예를 들어, n- InGaP)이 베이스 층(625) 위에 형성될 수 있다. 에미터 캡 층(627)(예를 들어, n- GaAs)이 에미터 층(626) 위에 형성될 수 있다. 하부 콘택트 층(628)(예를 들어, n+ GaAs)이 에미터 캡 층(627) 위에 형성될 수 있다. 상부 콘택트 층(629)(예를 들어, InGaAs)이 하부 콘택트 층(628) 위에 형성될 수 있다.
도 55에 더 도시된 바와 같이, 콜렉터 콘택트(631)는 서브-콜렉터 층(623) 상에 형성될 수 있다. 베이스 콘택트(632)는 베이스 층(625) 상에 형성될 수 있다. 에미터 콘택트(633)는 상부 콘택트 층(629) 상에 형성될 수 있다.
도 56a 내지 도 56g는, 도 55의 예시의 HBT(622)와 연관된 다양한 층들을 이용하여 형성될 수 있는 반도체 저항의 예를 도시한다. 도 56aa 내지 도 56gg는, 각각 도 56a 내지 도 56g의 반도체 저항의 전기적 개략도이다. 도 56a 내지 도 56g의 반도체 저항의 저항값은, 하나 이상의 반도체 영역의 저항과 금속-반도체 계면의 접촉 저항에 기초할 수 있다. 일부 구현에서, 반도체 저항의 저항값은, 2개 이상의 반도체 영역의 저항과 금속-반도체 계면의 접촉 저항에 기초할 수 있다.
도 56a에 도시된 예에서, 다이(618) 상에 형성된 반도체 저항(621)은, HBT(622)의 서브-콜렉터(623)를 형성하는 단계 동안에 형성된 격리된 저항성 영역(634)을 포함할 수 있다. 이러한 저항성 영역은, 예를 들어, n+ GaAs로부터 형성될 수 있고, 격리 피쳐(638 및 639)에 의해 HBT(622)와 다이(618)의 다른 부분들로부터 격리될 수 있다. 반도체 저항(621)이 회로에서 이용될 수 있도록, 전기적 콘택트(640)가 저항성 영역(634) 상에 형성될 수 있다.
본 발명의 일부 구현에서, 저항성 영역(634)은 HBT(622)의 다른 상위층들의 형성 동안에 마스킹될 수 있다. HBT(622)의 완료시에, 저항성 영역(634) 위의 마스크는 제거될 수 있다. 그 다음, 저항성 영역(634)에 대한 전기적 콘택트(640)는 다른 콘택트(예를 들어, 631, 632 및 633)의 형성 동안에 형성될 수 있다.
도 56aa는 도 56a의 반도체 저항(106)의 전기적 개략도이다. 도 56aa에 도시된 바와 같이, 2개의 전기적 콘택트(640) 사이의 저항은, 저항성 영역(634)의 저항과 직렬인 금속 반도체 계면의 접촉 저항(RC A)과 금속 반도체 계면의 또 다른 접촉 저항(RC A)에 의해 모델링될 수 있다. 금속-반도체 계면의 접촉 저항 Rc는 exp(φBn/sqrt(Nd))에 비례할 수 있고, 여기서, φBn은 (접촉 금속의 일함수에 의존하는) 장벽 높이이고, Nd는 접촉 금속에 인접하는 반도체 재료의 도핑 농도이다. 도 56aa 내지 도 56gg의 접촉 저항은, 전기적 콘택트와 인접한 반도체 층들이 상이한 도핑 농도를 가질 때 서로 상이하다. 도 56aa 내지 도 56gg에서의 상이한 접촉 저항은 선택된 저항값을 갖는 반도체 저항(621)에 기여할 수 있다.
도 56b에 도시된 예에서, 다이(618) 상에 형성된 반도체 저항(621)은, HBT(622)의 콜렉터(624)를 형성하는 단계 동안에 형성된 격리된 저항성 영역(645)을 포함할 수 있다. 격리된 저항성 영역(645)은 예시된 바와 같이 저항성 영역(634) 위에 형성될 수 있다. 이러한 저항성 영역(645)은, 예를 들어, n- GaAs로부터 형성될 수 있고, 격리 피쳐(638 및 639)에 의해 HBT(622)와 다이(618)의 다른 부분들로부터 격리될 수 있다. 반도체 저항(621)이 회로에서 이용될 수 있도록, 전기적 콘택트(641)가 저항성 영역(645) 상에 형성될 수 있다.
일부 구현에서, 저항성 영역(645)은 HBT(622)의 다른 상위층들의 형성 동안에 마스킹될 수 있다. HBT(622)의 완료시에, 저항성 영역(645) 위의 마스크는 제거될 수 있다. 그 다음, 저항성 영역(645)에 대한 전기적 콘택트(641)는 다른 콘택트(예를 들어, 631, 632, 633)의 형성 동안에 형성될 수 있다.
도 56bb는 도 56b의 반도체 저항(621)의 전기적 개략도이다. 도 56bb의 개략도는 도 56aa의 개략도와는 상이한 접촉 저항 값을 가진다. 추가로, 도 56bb의 개략도는 또한, 저항성 영역(634)의 저항과 병렬로 저항성 영역(645)의 저항을 포함한다. 도 56bb에 도시된 바와 같이, 2개의 전기적 콘택트(641) 사이의 저항은, 저항성 영역(612) 및 저항성 영역(614)의 병렬 저항과 직렬이며, 나아가, 금속 반도체 계면의 또 다른 접촉 저항(RC B)과 직렬인, 금속 반도체 계면의 접촉 저항(RC B)에 의해 모델링될 수 있다.
도 56c에 도시된 예에서, 다이(618) 상에 형성된 반도체 저항(621)은, HBT(622)의 베이스(625)를 형성하는 단계 동안에 형성된 추가의 격리된 저항성 영역(650)을 포함할 수 있다. 이러한 저항성 영역은, 예를 들어, p+ GaAs로부터 형성될 수 있고, 격리 피쳐(638 및 639)에 의해 HBT(622)와 다이(618)의 다른 부분들로부터 격리될 수 있다. 반도체 저항(621)이 회로에서 이용될 수 있도록, 전기적 콘택트(642)가 저항성 영역(650) 상에 형성될 수 있다.
일부 구현에서, 저항성 영역(650)은 HBT(622)의 다른 상위층들의 형성 동안에 마스킹될 수 있다. HBT(622)의 완료시에, 저항성 영역(650) 위의 마스크는 제거될 수 있다. 그 다음, 저항성 영역(650)에 대한 전기적 콘택트(642)는 다른 콘택트(예를 들어, 631, 632 및 633)의 형성 동안에 형성될 수 있다.
도 56cc은 도 56c의 반도체 저항(621)의 전기적 개략도이다. 도 56cc의 개략도는 도 56aa 및 도 56bb의 개략도와는 상이한 접촉 저항 값을 가진다. 도 56cc의 개략도는, 저항성 영역(645)과 저항성 영역(650) 사이의 PN 접합에서 다이오드를 포함한다. 이들 다이오드들 중 하나는 역방향 바이어싱되어야 한다. 따라서, 저항성 영역(634 및 645)의 저항은 전기적 콘택트(642)들 사이의 저항에 크게 기여하지 않아야 한다. 따라서, 전기적 콘택트(642)들 사이의 저항은, 저항성 영역(650)의 병렬 저항과 직렬이며, 나아가, 금속 반도체 계면의 또 다른 접촉 저항(RC C)과 직렬인, 금속 반도체 계면의 접촉 저항(RC C)에 의해 근사화될 수 있다.
도 56d에 도시된 예에서, 다이(618) 상에 형성된 반도체 저항(621)은, HBT(622)의 에미터(626)를 형성하는 단계 동안에 형성된 격리된 저항성 영역(655)을 포함할 수 있다. 이러한 저항성 영역은, 예를 들어, n- InGaP로부터 형성될 수 있고, 예시된 바와 같이 HBT(622)와 다이(618)의 다른 부분들로부터 격리될 수 있다. 반도체 저항(621)이 회로에서 이용될 수 있도록, 전기적 콘택트(643)가 저항성 영역(655) 상에 형성될 수 있다.
일부 구현에서, 저항성 영역(655)은 HBT(622)의 다른 상위층들의 형성 동안에 마스킹될 수 있다. HBT(622)의 완료시에, 저항성 영역(655) 위의 마스크는 제거될 수 있다. 그 다음, 저항성 영역(655)에 대한 전기적 콘택트(643)는 다른 콘택트(예를 들어, 631, 632 및 633)의 형성 동안에 형성될 수 있다.
도 56dd은 도 56d의 반도체 저항(621)의 전기적 개략도이다. 도 56dd의 개략도는, 저항성 영역(650)과 저항성 영역(655) 사이의 PN 접합에서 다이오드를 포함한다. 이들 다이오드들 중 하나는 역방향 바이어싱되어야 한다. 따라서, 저항성 영역(634, 645, 및 650)의 저항은 전기적 콘택트(643)들 사이의 저항에 크게 기여하지 않아야 한다. 따라서, 전기적 콘택트(643)들 사이의 저항은, 저항성 영역(655)의 저항과 직렬인 금속 반도체 계면의 접촉 저항(RC D)와 금속 반도체 계면의 또 다른 접촉 저항(RC D)에 의해 근사화될 수 있다.
도 56e에 도시된 예에서, 다이(618) 상에 형성된 반도체 저항(621)은, HBT(622)의 에미터 캡(627)를 형성하는 단계 동안에 형성된 추가의 격리된 저항성 영역(635)을 포함할 수 있다. 이러한 저항성 영역은, 예를 들어, n- GaAs로부터 형성될 수 있고, 예시된 바와 같이 HBT(622)와 다이(618)의 다른 부분들로부터 격리될 수 있다. 반도체 저항(621)이 회로에서 이용될 수 있도록, 전기적 콘택트(644)가 저항성 영역(635) 상에 형성될 수 있다.
일부 구현에서, 저항성 영역(635)은 HBT(622)의 다른 상위층들의 형성 동안에 마스킹될 수 있다. HBT(622)의 완료시에, 저항성 영역(635) 위의 마스크는 제거될 수 있다. 그 다음, 저항성 영역(635)에 대한 전기적 콘택트(644)는, 예를 들어, 콘택트(631, 632 및 633) 등의 다른 콘택트의 형성 동안에 형성될 수 있다.
도 56ee은 도 56e의 반도체 저항(621)의 전기적 개략도이다. 도 56ee의 개략도는, 저항성 영역(635)의 저항이 저항성 영역(655)의 저항과 병렬로 포함되며 금속 반도체 계면의 접촉 저항이 상이하다는 점을 제외하고는, 도 56dd의 개략도와 유사하다. 전기적 콘택트(644)들 사이의 저항은, 저항성 영역(655 및 635)의 병렬 저항과 직렬이며, 나아가, 금속 반도체 계면의 또 다른 접촉 저항(RC E)과 직렬인, 금속 반도체 계면의 접촉 저항(RC E)에 의해 근사화될 수 있다.
도 56f에 다음으로 도시된 본 발명의 예에서, 다이(618) 상에 형성된 반도체 저항(621)은, HBT(622)의 하부 콘택트 층(628)을 형성하는 단계 동안에 형성된 격리된 저항성 영역(636)을 포함할 수 있다. 이러한 저항성 영역은, 예를 들어, n+ GaAs로부터 형성될 수 있고, 예시된 바와 같이 HBT(622)와 다이(618)의 다른 부분들로부터 격리될 수 있다. 반도체 저항(621)이 회로에서 이용될 수 있도록, 전기적 콘택트(646)가 저항성 영역(636) 상에 형성될 수 있다.
본 발명의 일부 구현에서, 저항성 영역(636)은 HBT(622)의 다른 상위층(들)의 형성 동안에 마스킹될 수 있다. HBT(622)의 완료시에, 저항성 영역(636) 위의 마스크는 제거될 수 있다. 그 다음, 저항성 영역(636)에 대한 전기적 콘택트(646)는, 콘택트(631, 632 및 633) 등의 다른 콘택트의 형성 동안에 형성될 수 있다.
도 56ff은 도 56f의 반도체 저항(621)의 전기적 개략도이다. 도 56ff의 개략도는, 저항성 영역(636)의 저항이 저항성 영역(655 및 635)의 저항과 병렬로 포함되며 금속 반도체 계면의 접촉 저항이 상이하다는 점을 제외하고는, 도 56ee의 개략도와 유사하다. 콘택트(646)들 사이의 저항은, 저항성 영역(655, 635, 및 636)의 병렬 저항과 직렬이며, 나아가, 금속 반도체 계면의 또 다른 접촉 저항(RC F)과 직렬인, 금속 반도체 계면의 접촉 저항(RC F)에 의해 근사화될 수 있다.
도 56g에 도시된 예에서, 다이(618) 상에 형성된 반도체 저항(621)은, HBT(622)의 상부 콘택트 층(629)을 형성하는 단계 동안에 형성된 격리된 저항성 영역(637)을 포함할 수 있다. 이러한 저항성 영역은, 예를 들어, n- InGaAs로부터 형성될 수 있고, 예시된 바와 같이 HBT(622)와 다이(618)의 다른 부분들로부터 격리될 수 있다. 반도체 저항(621)이 회로에서 이용될 수 있도록, 전기적 콘택트(647)가 저항성 영역(637) 상에 형성될 수 있다.
일부 구현에서, 저항성 영역(637)은 HBT(622)의 임의의 다른 상위층(들)의 형성 동안에 마스킹될 수 있다. HBT(622)의 완료시에, 저항성 영역(637) 위의 마스크는 제거될 수 있다. 그 다음, 저항성 영역(637)에 대한 전기적 콘택트(647)는, 콘택트(631, 632 및 633) 등의 다른 콘택트의 형성 동안에 형성될 수 있다.
도 56gg은 도 56g의 반도체 저항(621)의 전기적 개략도이다. 도 56gg의 개략도는, 금속 반도체 계면의 접촉 저항이 상이하고 저항성 영역(637)의 저항이 저항성 영역(655, 635 및 636)의 저항과 병렬로 포함된다는 점을 제외하고는, 도 56ff의 개략도와 유사하다. 전기적 콘택트(647)들 사이의 저항은, 저항성 영역(655, 635, 636, 및 637)의 병렬 저항과 직렬이며, 나아가, 금속 반도체 계면의 또 다른 접촉 저항(RC G)과 직렬인, 금속 반도체 계면의 접촉 저항(RC G)에 의해 근사화될 수 있다.
도 56a 내지 도 56g의 예시의 구성에서, 저항(621)의 상부층의 저항성 영역은 HBT(622) 스택 내의 대응하는 층을 나타낼 수 있다. 따라서, 예를 들어, 저항성 영역(645)은 콜렉터(624)에 대응한다. 유사하게, 저항성 영역(650)은 베이스(625)에 대응한다. 저항(621) 내의 하나 이상의 저항성 영역의 저항은 저항(621)의 총 저항에 기여할 수 있다. 일부 경우에, 저항(621) 내의 2개 이상의 저항성 영역의 저항은 저항(621)의 총 저항에 기여할 수 있다. 앞서 논의된 바와 같이, 일부 구현에서, 더 낮은 층들은, 전기적 콘택트를 포함하는 하나 이상의 상위 층들로부터의 기여에 비해, 반도체 저항(621)의 저항에 비교적 작은 기여를 가질 수 있다. 일부 경우에, 저항(621)의 상부 층의 저항은, HBT(622)의 대응하는 층의 특성의 측정치와 상관될 수 있다.
도 56a 내지 도 56g의 예시의 구성은, 스택 장치 내의 층들의 일부 또는 전부 중에서 선택된 하나가 반도체 저항을 형성하는데 이용될 수 있다는 것을 도시한다. 이러한 개념이 도 57a에 개략적으로 도시되어 있고, 여기서 다이(618)는 복수의 층을 갖는 스택 장치를 포함하는 것으로 도시되어 있다. 이러한 복수의 층들 중에서 선택된 층(651)이 있다; 그리고, 위에서 (집합적으로 652로 표기된) 및/또는 아래에서 집합적으로 649로 표시된 추가의 층들이 있을 수 있다. 선택된 층(651)에 대응하는 저항성 영역(654)을 형성하기 위해, 653으로서 집합적으로 표기된 층(653) 또는 층들이 각각 대응하는 하위 부분 또는 부분들(649)의 형성 동안에 형성될 수 있다. 그 다음, 원하는 저항성 영역(654)이 선택된 층(651)의 형성 동안에 형성될 수 있다. 스택(648)의 상위 부분(652)이 형성될 것을 필요로 한다면, 저항성 영역(654)은 이러한 형성 단계 동안에 마스킹될 수 있다. 이러한 단계들의 완료시에, 마스크는 전기적 콘택트(656)의 형성을 허용하기 위해 제거될 수 있다. 그러면, 콘택트(656)를 갖는 결과적인 저항성 영역(654)은 반도체 저항(621)을 형성한다.
일부 실시예에서, 저항성 영역(654)은, 도 57a 및 도 57b에 도시된 바와 같이, 스택(648)의 선택된 층(651)의 두께와 실질적으로 동일한 두께 't', 및 측방향 치수 " d1" 및 "d2"를 가질 수 있다. 이러한 치수는 저항(621)의 원하는 저항값과 풋프린트 크기 등의 피쳐를 생성하도록 선택될 수 있다.
도 57c는, 도 57a 및 도 57b를 참조하여 설명된 반도체 저항(621)이 저항값 "R"을 갖는 저항으로서 모식적으로 표현될 수 있다는 것을 도시한다. 이러한 저항이 상이한 응용들에서 어떻게 이용될 수 있는지의 예가 여기서 더 상세히 설명된다.
도 58은, 일부 실시예에서, 다이 상에 형성되고 여기서 설명된 하나 이상의 특징을 갖는 반도체 저항(621)이 동일한 다이 상에 있는 트랜지스터(648)(예를 들어, HBT) 등의 스택 장치와 결합될 수 있다는 것을 도시한다. 도 59a, 도 59b, 및 도 59c는 도 58의 구성의 상이한 실시예를 도시한다. 도시된 예에서, 반도체 저항(621)은, HBT(648)(도 59a)의 베이스에 대한, (예시의 NPN 구성의 정황에서, 도 59b) HBT(648)의 에미터에 대한, 및 HBT(648)(도 59c)의 콜렉터에 대한, 안정 저항(ballast resistance)을 제공하는 것으로 도시되어 있다. 반도체 안정화(semiconductor ballasting)에 관한 추가의 상세사항은, 참조에 의해 그 전체가 명시적으로 포함되고 본 출원의 명세서의 일부로 간주되는 "HBT WITH SEMICONDUCTOR BALLASTING"이라는 제목의 미국 특허 제5,378,922호에서 찾아 볼 수 있다.
일부 실시예에서, 여기서 설명된 하나 이상의 특징을 갖는 저항(621)은 안정화 이외의 목적을 위해 트랜지스터(648)에 결합될 수 있다. 일부 실시예에서, 이러한 저항은 트랜지스터를 갖는 회로에서 이용될 수 있다; 그러나, 반드시 트랜지스터와 직접 결합될 필요는 없다.
일부 실시예에서, 여기서 설명된 하나 이상의 특징을 갖는 저항은 다이 상에서 구현될 수 있고 다이 외부에 위치한 또 다른 회로에 접속될 수 있다. 예를 들어, 도 60은, 반도체 저항(621)이 다이(618) 상에서 형성되는 예를 도시한다. 저항(621)의 657로 참조되는 한 단자는 다이(618)의 외부 위치로의 전기 접속을 위해 구성될 수 있고, 다른 단자(658)는 다이(618) 내에 있는 것으로 도시되어 있다. 다이(618)는 하나 이상의 트랜지스터(648)를 갖는 집적 회로(예를 들어, 전력 증폭기 회로)를 포함할 수 있고; 이러한 회로는, 예를 들어 단자(659)를 통해 외부 회로로부터 제어될 수 있다. 다이(618) 외부에 위치한 바이어스 회로는 이러한 외부 회로일 수 있다. 이러한 바이어스 회로는 트랜지스터(621) 및 트랜지스터(648)에 접속되어 저항(621)으로부터 얻어진 파라미터에 기초하여 트랜지스터의 동작을 허용할 수 있다. 저항(621)은 트랜지스터(648)의 층과 실질적으로 동일한 재료로부터 형성될 수 있기 때문에, 저항(621)과 연관된 이러한 파라미터는 트랜지스터(648)와 저항 양쪽 모두에 공통된 조건을 추적할 수 있다. 이러한 조건-추적 및 그 응용의 예가 섹션 VI에 있다.
앞서 나타낸 바와 같이, 여기서 설명된 하나 이상의 특징을 갖는 반도체 저항의 제작은, 주어진 다이 상에서 스택 구조의 제작에 비해, 어떠한 추가적인 처리 단계도 없이 또는 프로세스 단계들의 매우 적은 수정을 통해 달성될 수 있다. 다양한 예들이 여기서 HBT의 정황에서 설명되지만, 유사한 저항 구조와 제작 방법들이 다른 구성에도 적용될 수 있다는 것을 이해해야 한다. 예를 들어, 추가의 층들이, HBT와 하나 이상의 다른 트랜지스터 구조를 포함하는 장치를 제작하기 위해 형성될 수 있다. 이러한 장치의 예는, 본 명세서의 요약부에서 앞서 기재된 미국 특허 제6,906,359호와 PCT 공개 WO 2012/061632호를 포함하지만, 이것으로 제한되는 것은 아니다.
앞서 논의된 바와 같이, 본 개시의 하나 이상의 특징은 III-V 반도체 다이에서 구현될 수 있다. 일부 실시예에서, 이러한 III-V 반도체 다이는 GaAs-기반의 다이를 포함할 수 있다. 이러한 GaAs-기반의 다이 상에 형성된 트랜지스터 및/또는 다른 스택 구조는 HBT를 포함하거나 포함하지 않을 수도 있다.
앞서 나타낸 바와 같이, 다수의 유익한 특징들이 반도체 저항에 의해 제공될 수 있다. 다른 이점들은, 예를 들어, 상이한 저항의 온도 계수(TCR; temperature coefficient of resistance) 값들이 저항층과 연관된 재료를 선택함으로써 제공되는 바람직한 특징을 포함할 수 있다. 또 다른 예에서, 이러한 가능한 저항값들의 범위(예를 들어, 약 8 ohm/sq(예를 들어, 서브-콜렉터) 내지 약 1000 ohm/sq(예를 들어, 주입된 베이스층)의 시트 저항) 때문에 저항의 크기가 최적화되거나 바람직한 방식으로 구성될 수 있다. 역시 또 다른 예에서, 저항의 RF 롤-오프가, (예를 들어, 장치 상의 제3 단자가 어떻게 바이어싱되는지를 수정함으로써) 어느 저항이 선택되는지에 따라, 선택 및/또는 튜닝될 수 있다.
일부 실시예에서, 이 섹션에서 설명된 하나 이상의 특징을 갖는 다이는, 본 명세서의 도 41a 및 도 41b에 관하여 섹션 VI에서 전술된 팩키징된 모듈(436) 등의 팩키징된 모듈로 구현될 수 있다. 전술된 바와 같이, 도 41a 및 도 41b의 모듈(436)은 팩키징 기판(437)을 포함하는 것으로 도시되어 있다. 이러한 팩키징 기판은 복수의 컴포넌트를 수용하도록 구성될 수 있고, 예를 들어, 라미네이트 기판을 포함할 수 있다. 팩키징 기판(437)에 탑재되는 컴포넌트들은 하나 이상의 반도체 다이를 포함할 수 있다. 도시된 예에서, PA 다이(416)는 이 섹션에서 논의된 HBT PA 다이(618)로서 구현될 수 있고, 모듈(436)은, 팩키징 기판(437)에 탑재되는 것으로 도시된 바와 같이, 유사하게 실리콘 바이어스 다이(417)를 포함할 수 있다. 도 41a 및 도 41b의 예시적 모듈(436)에서 구현된 PA 다이(618)는 이 섹션에서 설명된 트랜지스터(648) 및 반도체 저항(621)을 포함할 수 있다; 바이어스 다이(417)는 PA 다이(618)에 대한 제어 신호를 제공하도록 구성된 회로를 포함할 수 있다. 이 실시예에서, 다이(618 및 417)는, 접속-와이어본드(443) 등의 접속을 통해 모듈의 다른 부분들에 및 서로 전기적으로 접속될 수 있다. 이러한 접속-와이어본드는 다이 상에 형성된 콘택트 패드(441)와 팩키징 기판(437) 상에 형성된 콘택트 패드(438) 사이에 형성될 수 있다. 일부 실시예에서, 하나 이상의 표면 탑재형 장치(SMD)(442)는 팩키징 기판(437) 상에 탑재되어 본 발명의 이들 양태 및 특징과 함께 구현된 모듈(436)의 다양한 기능들을 가능케할 수 있다.
일부 실시예에서, 차폐 와이어본드(444) 등의 RF-차폐 피쳐들이 제공되어 (전류 다이 HBT(618), 다이(417), 및/또는 SMD(442) 등의) 하나 이상의 컴포넌트의 RF-차폐를 가능케할 수 있다. 본 개시의 정황에서 논의된 이러한 RF-차폐는 이러한 컴포넌트와 모듈(436)의 외부 영역 사이에서 RF 신호나 잡음의 통과를 금지할 수 있다. 차폐-와이어본드(444)의 구현에서, 이러한 와이어본드는 콘택트 패드(439) 상에 형성되어, 차폐-와이어본드(444)가 대체로 원하는 영역 주변(예를 들어, 모듈(436)의 경계 부근에)에 경계를 형성하게 할 수 있다. 이러한 차폐-와이어본드의 치수와 간격은 원하는 RF-차폐 특성을 제공하도록 선택될 수 있다.
일부 실시예에서, 3차원 RF-차폐 구조는 다음과 같이 제공될 수 있다. 도 41b에 도시된 바와 같이, 차폐-와이어본드(444)는 팩키징 기판(437)의 표면 아래에 있는 접지면(440)에 전기적으로 접속될 수 있다. 차폐-와이어본드(444)와 접지면(440) 사이의 이러한 접속은 콘택트 패드(439)와 접속 피쳐(450), 예를 들어, 기판(437)에 형성된 비아에 의해 가능케될 수 있다. 차폐-와이어본드(444) 위에는, 도전층(예를 들어, 도전성 페인트층)(445)이 제공될 수 있고, 이에 따라 도전층(445)이 차폐-와이어본드(444)의 상위 부분들과 전기적으로 접속될 수 있다. 따라서, 도전층(445), 차폐-와이어본드(444), 및 접지면(440)은 3차원 RF-차폐 구조를 형성할 수 있다.
본 발명의 일부 실시예에서, 팩키징 기판(437)과 도전층(445) 사이의 간격은 전술된 오버몰드 구조(446)로 채워질 수 있다. 이러한 오버몰드 구조는, 외부 요소들로부터의 컴포넌트 및 와이어본드에 대한 보호와 팩키징된 모듈(436)의 더 용이한 취급을 포함한, 다수의 원하는 기능을 제공할 수 있다.
본 발명의 양태에 따른 이들 RF-차폐와 오버몰드 구조의 추가 양태들이 이하의 섹션 XII 및 XIII에서 더 상세히 제시된다.
본 발명의 일부 구현에서, 여기서 설명된 하나 이상의 저항 피쳐를 갖는 장치 및/또는 회로는 무선 장치 등의 RF 장치에 포함될 수 있다. 이러한 장치 및/또는 회로는, 여기서 설명된 바와 같은 모듈식 형태로, 또는 이들의 일부 조합으로, 무선 장치에서 직접 구현될 수 있다. 일부 실시예에서, 이러한 무선 장치는, 예를 들어, 셀룰러 전화, 스마트폰, 전화 기능을 갖추거나 갖추지 않은 핸드헬드 무선 장치, 무선 태블릿, 및 지금 공지되거나 이후에 달성되는 이러한 유사한 장치를 포함할 수 있다.
이제 다시 도 42를 참조하면, 여기서 설명된 PA 모듈(436)은 유익하게도 이 섹션에서 논의된 PA 다이(618)에 의해 구현될 수 있다. 이러한 모듈은 또한, 여기서 앞서 설명된 바이어스 다이(417)를 포함할 수 있다. 일부 실시예에서, 이러한 PA 모듈은, 예를 들어, 무선 장치(447)의 다중대역 동작을 더욱 용이하게 할 수 있다.
전술된 바와 같이, 모듈(436) 내의 PA들은, 증폭되고 전송될 RF 신호를 생성하기 위해 알려진 방식으로 구성되고 동작될 수 있는 트랜시버(454)로부터 그들 각각의 RF 신호를 수신하고, 수신된 신호를 처리할 수 있다. 트랜시버(454)는 사용자에게 적합한 데이터 및/또는 음성 신호와 트랜시버(454)에 적합한 RF 신호 사이의 변환을 제공하도록 구성된 기저대역 서브시스템(453)과 상호작용하는 것으로 도시되어 있다. 트랜시버(454)는 또한, 무선 장치의 동작을 위한 전력을 관리하도록 구성된 전력 관리 컴포넌트(451)에 접속되는 것으로 도시되어 있다. 이러한 전력 관리는 또한, 기저대역 서브시스템(453)과 모듈(436)의 동작을 제어할 수 있다.
기저대역 서브시스템(453)은 사용자에게 제공되거나 사용자로부터 수신된 음성 및/또는 데이터의 다양한 입력 및 출력을 가능케하기 위해 사용자 인터페이스(448)에 접속되는 것으로 도시되어 있다. 기저대역 서브시스템(453)은 또한, 무선 장치의 동작을 가능케하는 데이터 및/또는 명령어를 저장하고 및/또는 사용자에게 정보의 저장을 제공하도록 구성된 메모리(649)에 접속될 수 있다.
예시의 무선 장치(447)에서, 모듈(436)의 PA의 출력은 정합망에 의해 정합되어 그들 각각의 듀플렉서(456)와 대역-선택 스위치(457)를 통해 안테나(458)로 라우팅될 수 있다. 일부 실시예에서, 각각의 듀플렉서는 송신 및 수신 동작들이 공통 안테나(예를 들어, 458)를 이용하여 동시에 수행되는 것을 허용할 수 있다. 도 42에서, 수신된 신호는, 예를 들어, 저-잡음 증폭기(LNA; low-noise amplifier)를 포함할 수 있는, "Rx" 경로(미도시)에 라우팅되는 것으로 도시되어 있다.
다수의 다른 무선 장치 구성이 여기서 설명된 하나 이상의 구성을 이용할 수 있다. 예를 들어, 무선 장치는 다중-대역 장치일 필요는 없다. 또 다른 예에서, 무선 디바이스는, 다이버시티 안테나 등의 추가 안테나와, Wi-Fi, Bluetooth, 및 GPS 등의 추가 접속 피쳐를 포함할 수 있다. 임의의 이러한 무선 장치는 유익하게도 이 섹션에서 개시된 저항 어셈블리들 중 임의의 것을 병합할 수 있어서, 이를 채용한 임의의 PA, PA 모듈, 또는 무선 장치는 이와 연관된 혜택, 이점, 및 개선된 성능을 향유할 수 있다.
본 발명의 다양한 실시예와 그 관련된 특징, 양태, 및 특성이 이 섹션에서 설명되었지만, 본 발명의 범위 내에 드는 많은 추가의 실시예와 구현들이 가능하다는 것이 통상의 기술자에게는 명백할 것이다. 예를 들어, 여기서의 본 발명은 설명된 재료 또는 시스템으로 제한되지 않고, 개별적으로 또는 본 개시의 전체를 통해 설명된 본 발명의 기타 임의의 개수의 관련된, 원하는 또는 적절한 양태들과 함께 기타의 방식으로 결합, 통합, 조립, 연결되어, 이들이 채용되는, 집적 회로, 전력 증폭기, 전력 증폭기 모듈, 및 장치들의 성능을 추가로 향상시킬 수 있다.
IX. 신호경로 종단처리
본 개시의 이 섹션은 부하선으로부터 분리된 고조파 종단 회로에 관한 것이다. 한 실시예에서, 부하선은 전력 증폭기 출력의 기본 주파수에서 전력 증폭기 출력에서의 임피던스와 정합하도록 구성되고 고조파 종단 회로는 전력 증폭기 출력의 고조파 주파수에 대응하는 위상에서 종단되도록 구성된다. 소정 실시예에 따르면, 부하선과 고조파 종단 회로는 전력 증폭기 다이의 상이한 출력 핀들을 통해 전력 증폭기 다이 외부의 전력 증폭기 출력에 전기적으로 결합될 수 있다. 또한 지금까지, 본 발명의 이들 양태들은 본 발명의 다른 양태들과 결합되어 이들이 채용되는 전력 증폭기 모듈 및 장치들의 성능을 더 양호하게 개선할 수 있다는 것을 통상의 기술자라면 용이하게 이해할 것이다.
일반적으로 설명되는 바와 같이, 본 개시의 양태들은 종단 회로 등의 신호의 반사 또는 반사들을 방지하도록 구성된 회로에 관한 것이다. 더 구체적으로는, 여기서의 본 개시의 양태는, 신호의 상이한 주파수 성분들의 전력의 일부가 반사되는 것을 방지하도록 구성된 별개의 종단 회로에 관한 것이다. 여기서 설명된 시스템, 장치, 및 방법을 이용하여, 무선 주파수(RF) 신호를 전송하도록 구성된 전력 증폭기 및/또는 시스템을 포함하는 시스템 등의, 전자 시스템은 더욱 효율적으로 동작할 수 있고 및/또는 더 적은 전력을 소비할 수 있다. 예를 들어, 더 적은 에너지가 RF 신호의 고조파 주파수로 변환될 수 있고 및/또는 RF 신호의 고조파 주파수 성분으로부터의 에너지가 RF 신호의 기본 주파수에서 에너지로 변환될 수 있다. 여기서 설명된 하나 이상의 특징에 따르면, 직류(DC) 에너지는 더욱 효율적으로 RF 에너지로 변환될 수 있다.
앞서 논의된 바와 같이, OEM(original equipment manufacturer) 등의 고객은 종종 높은 PAE와 높은 선형성을 원한다. 전력 증폭기의 출력에서의 부하선은 PAE와 선형성에 영향을 줄 수 있다. 출력 전력 증폭기에서의 부하선은 선형성 및/또는 PAE를 증가시키고 및/또는 최적화하도록 구성될 수 있다. 이것은 기본 주파수 성분을 정합시고 및/또는 전력 증폭기 출력의 하나 이상의 고조파 주파수 성분을 종단되는 것을 포함할 수 있다. 이러한 부하선은 종단 회로에 의해 구현될 수 있다.
전력 증폭기 출력은 기본 주파수 성분과 하나 이상의 고조파 주파수 성분을 포함할 수 있다. 유사하게, 전력 증폭기 또는 전력 증폭기단으로의 입력은 기본 주파수 성분과 하나 이상의 고조파 주파수 성분을 포함할 수 있다. 일부 종래의 전력 증폭기 시스템은 노드에서의 신호의 기본 주파수의 임피던스와 정합하고 그 노드에서의 신호의 고조파 주파수에 대응하는 위상에서 종단되는 단일 종단 회로(예를 들어, 부하선)을 포함하였다. 그러나, PAE와 선형성 양쪽 모두를 최적화하는 방식으로 증폭된 전력 증폭기 출력 신호의 기본 주파수의 임피던스와 정합하고 증폭된 전력 증폭기 출력 신호의 고조파 주파수의 위상에서 종단되도록 단일 종단 회로를 튜닝하는 것은 어려울 수 있다. 그 결과, PAE는, 증폭된 전력 증폭기 출력의 기본 주파수의 임피던스의 정합 또는 고조파 주파수의 위상에서의 증폭된 전력 증폭기 출력의 종단처리의 최적화에 기인하여 감소할 수 있다.
이 섹션에서 설명된 바와 같이, 전자 시스템은, 각각이, 전력 증폭기 출력이나 전력 증폭단으로의 입력 등의, 신호 경로의 노드에 결합된 2개 이상의 별개의 종단 회로를 포함할 수 있다. 제1 종단 회로는 노드에서의 신호의 기본 주파수의 임피던스와 정합하도록 구성될 수 있다. 일부 구현에서, 제1 종단 회로는 기본 부하선에 포함될 수 있다. 제1 종단 회로로부터 분리된 제2 종단 회로는 노드에서의 신호의 고조파 주파수에 대응하는 위상에서 종단되도록 구성될 수 있다. 제1 종단 회로와 제2 종단 회로의 회로 요소들은 전력 증폭기 시스템에서 PAE와 선형성을 개선시키도록 선택될 수 있다.
본 발명의 일부 구현에서, 제1 종단 회로 및/또는 제2 종단 회로의 적어도 일부는, 전력 증폭기 다이의 전력 증폭기 출력 등의, 다이의 출력 노드를 구동하는 회로 요소 또는 요소들을 포함하는 다이 외부에 구현될 수 있다. 예를 들어, 제1 종단 회로는, 팩키징 기판에 결합된 전력 증폭기 다이의 하나 이상의 핀에 전기적으로 접속된 와이어 본드 등의 하나 이상의 인터커넥트와, 전력 증폭기 다이로부터 분리되고 팩키징 기판에 결합된 하나 이상의 커패시터를 포함할 수 있다. 대안으로서 또는 추가적으로, 제2 종단 회로는, 전력 증폭기 다이의 하나 이상의 핀에 전기적으로 접속된 와이어 본드 등의 하나 이상의 인터커넥트와, 팩키징 기판에 결합된 하나 이상의 다른 커패시터를 포함할 수 있다. 종단 회로에 복수의 인터커넥트가 포함될 때, 인터커넥트는 서로 병렬로 결합될 수 있다. 제1 및 제2 종단 회로 중 적어도 하나에서, 하나 이상의 와이어 본드는 유도성 회로 요소로서 기능할 수 있고, 팩키징 기판에 결합된 하나 이상의 커패시터와 직렬로 결합될 수 있다.
다이 외부에서, 제1 종단 회로와 제2 종단 회로는 다이의 출력 노드로의 상이한 전기 접속을 가질 수 있다. 소정 구현에서, 다이의 제1 출력 핀은 제1 와이어본드에 의해 제1 종단 회로에 결합될 수 있고 다이의 제2 출력 핀은 제2 와이어본드에 의해 제2 종단 회로에 결합될 수 있다. 이들 구현들 중 일부에서, 제1 개수의 와이어본드는 제1 종단 회로를 다이의 핀들에 결합할 수 있고 제2 개수의 와이어본드는 제2 종단 회로를 다이의 핀들에 결합할 수 있으며, 여기서, 제1 개수는 제2 개수와는 상이하다. 다수의 다른 구현에 따르면, 다이의 제1 출력 핀은 제1 범프에 의해 제1 종단 회로에 결합될 수 있고 다이의 제2 출력 핀은 제2 범프에 의해 제2 종단 회로에 결합될 수 있다. 이들 구현들 중 일부에서, 제1 개수의 범프는 제1 종단 회로를 다이의 핀들에 결합할 수 있고 제2 개수의 범프는 제2 종단 회로를 다이의 핀들에 결합할 수 있으며, 여기서, 제1 개수는 제2 개수와는 상이하다.
제1 종단 회로와 제2 종단 회로는 다이 외부의 상이한 신호 경로들을 포함할 수 있다. 예를 들어, 제1 종단 회로 종단 회로는 팩키징 기판 상에 구현된 제1 트레이스를 포함할 수 있고 제2 종단 회로는 기판 상에 제2 트레이스를 포함할 수 있다. 제1 트레이스와 제2 트레이스는 기판 상의 별개의 신호 경로들의 일부일 수 있다. 예를 들어, 일부 구현에서, 제1 트레이스는 RF 신호 경로의 일부일 수 있고 제2 트레이스는 DC 신호 경로의 일부일 수 있다. 제1 트레이스 및 제2 트레이스는 다이 외부에서 서로 전기적으로 분리될 수 있다.
대안으로서 또는 추가적으로, 다이 내에서, 출력 노드는, 출력이 다이 상의 별개의 신호 경로들에 제공되도록 분기 도전성 피쳐들에 전기적으로 결합될 수 있다. 별개의 신호 경로들은 제1 종단 회로에 포함된 제1 경로와 제2 종단 회로에 포함된 제2 경로를 포함할 수 있다. 이런 방식으로, 제1 종단 회로와 제2 종단 회로는 다이의 설계 동안에 다이 내에서 별개로 튜닝가능할 수 있다. 예를 들어, 다이 내의 제1 신호 경로는 다이의 제1 출력 핀으로 이어질 수 있고 제2 신호 경로는 제2 출력 핀으로 이어지기 이전에 다이 상에 구현된 커패시터를 포함할 수 있다. 한 실시예에서, 전력 증폭기의 출력단의 콜렉터는, 다이의 도전성 피쳐에 의해 제1 종단 회로와 제2 종단 회로 양쪽 모두에 직접 전기적으로 결합될 수 있다.
2개 이상의 별개의 종단 회로를 이용함으로써, 각각의 종단 회로는 원하는 주파수의 신호의 반사를 방지하도록 튜닝될 수 있다. 예를 들어, 각 종단 회로의 인덕턴스 및/또는 커패시터는, 각각의 종단 회로가 신호의 원하는 주파수 성분의 반사를 방지하도록 선택될 수 있다.
이 섹션에서 설명된 신호 경로 종단처리를 위한 방법, 시스템, 및 장치는 특히 이하의 유익한 특징들 중 하나 이상을 달성할 수 있다. 유익하게도, 신호의 2개 이상의 별개의 주파수 성분의 반사를 방지하도록 구성된 별개의 종단 회로는 전력 증폭기의 PAE, 선형성, 및 기저대역 성능(예를 들어, 더 넓은 주파수 응답 및/또는 더 큰 대역폭) 중 하나 이상을 증가시킬 수 있다. 일부 구현에서, 전력 증폭기의 PAE와 선형성 양쪽 모두는 증가될 수 있다. 또한, 전력 증폭기의 성능 지수(FOM; figure of merit)도 역시 증가될 수 있다. 게다가, 배터리 수명이 연장될 수 있고, 발산되는 열의 양이 감소될 수 있으며, 별개의 종단 회로들이 반사를 방지하는 신호의 품질이 증가될 수 있거나, 이들의 임의 조합이 가능하다. 이 섹션에서 설명된 신호 경로 종단처리를 위한 방법, 시스템, 및 장치가 본 개시의 전체를 통해 개시되는 본 발명의 다른 양태들과 결합될 때, 추가의 이점들 및 개선들이 달성될 수 있다.
A. 무선 장치
이제 도 61a를 참조하면, 본 발명의 특징들을 유익하게 포함하도록 구현될 수 있는 무선 장치(661)가 개략적 블록도로 도시되어 있다. 여기서 설명된 신호의 2개 이상의 주파수 성분의 반사를 방지하기 위한 시스템, 방법, 및 장치 중 임의의 것은, 무선 장치 또는 이동 장치 등의 다양한 전자 장치에서 구현될 수 있다. 무선 장치(661)의 예로서는, 셀룰러 전화(예를 들어, 스마트폰), 랩탑, 태블릿 컴퓨터, PDA(personal digital assistant), 전자 서적 리더기, 및 휴대형 디지털 매체 재생기, 및 현재 알려지거나 이후에 달성되는 기타 임의의 이러한 장치들이 포함되지만, 이것으로 제한되지 않는다. 예를 들어, 무선 장치(661)는, 예를 들어, GSM(Global System for Mobile), CDMA(code division multiple access), 3G, 4G, LTE(long term evolution) 등, 또는 이들의 임의 조합을 이용하여 통신하도록 구성된 다중대역/다중모드 이동 전화 등의, 다중대역 및/또는 다중모드 장치일 수 있다.
소정 실시예에서, 무선 장치(661)는, RF 프론트 엔드(662), 트랜시버 컴포넌트(663), 안테나(664), 전력 증폭기(665), 제어 컴포넌트(666), 컴퓨터 판독가능한 매체(667), 프로세서(668), 배터리(669), 및 공급 제어 블록(670), 또는 이들의 임의 조합을 포함할 수 있다.
트랜시버 컴포넌트(663)는 안테나(664)를 통한 송신을 위한 RF 신호를 생성할 수 있다. 또한, 트랜시버 컴포넌트(663)는 안테나(664)로부터의 인입 RF 신호를 수신할 수 있다.
RF 신호의 송수신과 연관된 다양한 기능들은, 도 61a에서 트랜시버(663)로서 집합적으로 나타낸 하나 이상의 컴포넌트에 의해 달성될 수 있다는 것을 이해해야 한다. 예를 들어, 단일 컴포넌트가 송신 및 수신 기능 양쪽 모두를 제공하도록 구성될 수 있다. 또 다른 예에서, 송신 및 수신 기능들은 별개의 컴포넌트들에 의해 제공될 수 있다.
유사하게, RF 신호의 송수신과 연관된 다양한 안테나 기능들은, 도 61a에서 안테나(664)로서 집합적으로 나타낸 하나 이상의 컴포넌트에 의해 달성될 수 있다는 것도 역시 이해해야 한다. 예를 들어, 하나의 안테나는 송신 및 수신 기능 양쪽 모두를 제공하도록 구성될 수 있다. 또 다른 예에서, 송신 및 수신 기능들은 별개의 안테나들에 의해 제공될 수 있다. 역시 또 다른 예에서, 무선 장치(661)와 연관된 상이한 대역들이 상이한 안테나들에 의해 제공될 수 있다.
도 61a에 나타낸 바와 같이, 트랜시버(663)로부터의 하나 이상의 출력 신호는 하나 이상의 송신 경로를 통해 RF 프론트 엔드(662)를 통해 안테나(664)에 제공되는 것으로 도시되어 있다. 도시된 예에서, 상이한 송신 경로들은 상이한 대역들 및/또는 상이한 전력 출력들과 연관된 출력 경로들을 나타낼 수 있다. 예를 들어, 도시된 2개의 예시의 전력 증폭기(665)는, 상이한 전력 출력 구성(예를 들어, 낮은 전력 출력 및 높은 전력 출력)과 연관된 증폭, 및/또는 상이한 대역들과 연관된 증폭을 나타낼 수 있다. 일부 구현에서, 전송 경로들 중 하나 이상에 하나 이상의 종단 회로가 포함될 수 있다.
도 61a에서, 안테나(664)로부터의 하나 이상의 검출된 신호는 하나 이상의 수신 경로를 통해 트랜시버(663)에 제공되는 것으로 도시되어 있다. 도시된 예에서, 상이한 수신 경로들은 상이한 대역들과 연관된 경로들을 나타낼 수 있다. 예를 들어, 도시된 4개의 예시의 경로는 소정 무선 장치들에 제공되는 4대역 능력을 나타낼 수 있다.
수신 및 송신 경로 사이의 전환을 가능케하기 위해, RF 프론트 엔드(662)는 안테나(664)를 선택된 송신 또는 수신 경로에 전기적으로 접속하도록 구성될 수 있다. 따라서, RF 프론트 엔드(662)는 무선 장치(661)의 동작과 연관된 다수의 스위칭 기능을 제공할 수 있다. 소정 실시예에서, RF 프론트 엔드(662)는, 예를 들어, 상이한 대역들간의 스위칭, 상이한 전력 모드들간의 스위칭, 송신 모드와 수신 모드간의 스위칭, 또는 이들의 소정 조합과 연관된 기능을 제공하도록 구성된 다수의 스위치를 포함할 수 있다. RF 프론트 엔드(662)는 또한, 신호의 필터링을 포함한 추가 기능을 제공하도록 구성될 수 있다. 예를 들어, RF 프론트 엔드(662)는 하나 이상의 듀플렉서를 포함할 수 있다. 게다가, 일부 구현에서, RF 프론트 엔드(662)는, 신호의 주파수 성분의 반사를 방지하도록 구성된 하나 이상의 종단 회로를 포함할 수 있다.
무선 장치(661)는 하나 이상의 전력 증폭기(665)를 포함할 수 있다. RF 전력 증폭기는 비교적 낮은 전력을 갖는 RF 신호의 전력을 부스팅하는데 이용될 수 있다. 그 후, 부스팅된 RF 신호는, 송신기의 안테나 구동을 포함하는, 다양한 목적을 위해 이용될 수 있다. 전력 증폭기(665)는, 송신용 RF 신호를 증폭하기 위해, 이동 전화 등의, 전자 장치에 포함될 수 있다. 예를 들어, 3G 및/또는 4G 통신 표준 하에서 통신하기 위한 아키텍쳐를 갖는 이동 전화에서, 전력 증폭기는 RF 신호를 증폭하는데 이용될 수 있다. RF 신호의 증폭을 관리하는 것은 바람직할 수 있는데, 이것은 원하는 송신 전력 레벨은 기지국 및/또는 이동 환경으로부터 사용자가 얼마나 멀리 떨어져 있는지에 의존할 수 있기 때문이다. 전력 증폭기는 또한, 할당된 수신 타임 슬롯 동안의 송신으로부터 신호 간섭을 방지하도록, 시간에 따른 RF 신호의 전력 레벨을 조절하는 것을 보조하기 위해 이용될 수 있다. 전력 증폭기 모듈은 하나 이상의 전력 증폭기를 포함할 수 있다.
도 61a는, 소정 실시예에서, 제어 컴포넌트(666)가 제공될 수 있고, 이러한 컴포넌트는, RF 프론트 엔드(662), 전력 증폭기(665), 공급 제어(670), 및/또는 기타의 동작 컴포넌트의 동작과 연관된 다양한 제어 기능을 제공하도록 구성될 수 있다는 것을 나타낸다.
소정 실시예에서, 프로세서(668)는 여기서 설명된 다양한 프로세스들의 구현을 가능하게 하도록 구성될 수 있다. 설명의 목적을 위해, 본 개시의 실시예들은 또한, 방법, 장치(시스템) 및 컴퓨터 프로그램 제품의 플로차트 예시 및/또는 블록도를 참조하여 설명될 수 있다. 플로차트 예시 및/또는 블록도의 각 블록, 및 플로차트 예시 및/또는 블록도의 블록들의 조합은 컴퓨터 프로그램 명령에 의해 구현될 수 있다는 것을 이해해야 한다. 이들 컴퓨터 프로그램 명령어는, 범용 컴퓨터, 특별 목적 컴퓨터, 또는 그 외의 프로그램가능한 데이터 처리 장치의 프로세서에 제공되어, 컴퓨터 또는 기타의 프로그램가능한 데이터 처리 장치의 프로세서를 이용하여 실행되는 명령어들이 플로차트 및/또는 블록도의 블록이나 블록들에 명시된 작용을 구현하기 위한 수단을 생성하도록하는 머신을 생성할 수 있다.
소정의 실시예에서, 이들 컴퓨터 프로그램 명령어들은 또한, 컴퓨터 또는 기타의 프로그램가능한 처리 장치가 특정한 방식으로 동작하되, 컴퓨터 판독가능한 메모리에 저장된 명령어가 플로차트 및/또는 블록도의 블록이나 블록들에 명시된 작용을 구현하는 명령어를 포함하는 제조품을 생성하게끔 동작하도록 지시할 수 있는 컴퓨터-판독가능한 메모리(667)에 저장될 수 있다. 컴퓨터 프로그램 명령어는 또한, 컴퓨터 또는 기타의 프로그램가능한 처리 장치에 로딩되어, 컴퓨터 또는 기타의 프로그램가능한 처리 장치에서 일련의 동작 단계들이 실행되게 하여, 컴퓨터 또는 기타의 프로그램가능한 처리 장치에서 실행되는 명령어가 플로차트 및/또는 블록도의 블록이나 블록들에 명시된 작용을 구현하기 위한 동작들을 제공하게 하도록 하는 컴퓨터 구현된 프로세스를 생성하게 할 수 있다.
예시된 무선 장치(661)는 또한, 하나 이상의 전력 증폭기(665)에 전원을 제공하는데 이용될 수 있는 공급 제어(670)을 포함한다. 예를 들어, 공급 제어(670)는 DC 대 DC 변환기일 수 있다. 그러나, 소정 실시예에서, 공급 제어(670)는, 예를 들어, 증폭될 RF 신호의 엔빌로프에 기초하여 전력 증폭기(665)에 제공되는 공급 전압을 변동시키도록 구성된 엔빌로프 트랙커 등의 다른 기능을 포함할 수 있다.
공급 제어(670)는 배터리(669)에 전기적으로 접속될 수 있고, 공급 제어(670)는 DC-DC 변환기의 출력 전압에 기초하여 전력 증폭기(665)에 제공되는 전압을 변동시키도록 구성될 수 있다. 배터리(669)는, 예를 들어, 리튬-이온 배터리를 포함한, 무선 장치(661)에서 이용하기 위한 임의의 적절한 배터리일 수 있다. 전력 증폭기(665)의 출력 신호의 반사를 감소시킴으로써, 배터리(669)의 전력 소비가 감소되어, 무선 장치(661)의 성능을 개선할 수 있다. 예를 들어, 여기서 설명된 종단 회로는 배터리(669)가 방전하는데 걸리는 시간량을 연장시킬 수 있다.
도 61b는 본 개시의 하나 이상의 양태를 구현할 수 있는 또 다른 예시적인 무선 장치(672)의 개략적 블록도이다. 일부 구현에서, 도 61b의 예시적 무선 장치(672)는 이동 전화일 수 있다. 여기서 설명된 종단 회로의 특징들의 임의의 조합은, 예를 들어, 무선 장치(672)의 2.5G 모듈 및/또는 3G/4G 프론트 엔드 모듈(FEM) 내의 전력 증폭기와 연계하여 구현될 수 있다.
예시된 무선 장치(672)는, 메인 안테나(673), 스위치 모듈(674), 2.5G 모듈(676), 3G/4G 프론트 엔드 모듈(677), LNA 모듈(678), 다이버시티 안테나(679), 다이버시티 프론트 엔드 모듈(681), 트랜시버(682), GPS(global positioning system) 안테나(683), 전력 관리 제어기(684), 기저대역 애플리케이션 프로세서(686), 메모리(687), 사용자 인터페이스(688), 가속도계(689), 카메라(691), WLAN/FM Bluetooth 시스템 온 칩(SOC)(692), WLAN Bluetooth 안테나(693), 및 FM 안테나(694)를 포함한다. 무선 장치(672)는 도 61b에 나타낸 것보다 많거나 적은 컴포넌트들을 포함할 수 있다는 것을 이해해야 한다.
트랜시버(682)는 멀티-모드 트랜시버일 수 있다. 트랜시버(682)는, 예를 들어, GSM(Global System for Mobile Communications), CDMA(Code Division Multiple Access), WCDMA(wideband CDMA), EDGE(Enhanced Data Rates for GSM Evolution), 기타의 전용 및 비전용 통신 표준 또는 이들의 임의 조합을 포함한, 다양한 통신 표준을 이용하여 RF 신호를 생성 및 처리하는데 이용될 수 있다. 예시된 바와 같이, 트랜시버(682)는 2.5G 모듈(676)과 3G/4G 프론트 엔드 모듈(677)에 전기적으로 결합된다. 2.5G 모듈(676) 및 3G/4G 프론트 엔드 모듈(677)에서의 전력 증폭기는 비교적 낮은 전력을 갖는 RF 신호의 전력을 부스팅할 수 있다. 그 후, 부스팅된 RF 신호는 메인 안테나(673)를 구동하는데 이용될 수 있다. 이러한 전력 증폭기는 입력 및/또는 출력에서 반사를 줄이고 및/또는 잡음을 감소시키기 위해 여기서 설명된 임의의 종단 회로를 포함할 수 있다. 스위치 모듈(674)은 2.5G 모듈(676)과 3G/4G 프론트 엔드 모듈(677) 내의 전력 증폭기들에 선택적으로 전기적으로 결합되어 메인 안테나(673)에까지 연결된다. 스위치 모듈(674)은 메인 안테나(673)를 원하는 송신 경로에 전기적으로 접속할 수 있다.
소정의 구현에서, 다이버시티 프론트엔드 모듈(681)과 다이버시티 안테나(679)는, 가시선 손실(line-of-sight loss)을 감소시키고 및/또는 메인 안테나(673)의 신호 간섭과 연관된 위상 이동, 시간 지연 및/또는 왜곡의 영향을 완화시킴으로써, 무선 링크의 품질과 신뢰성의 개선을 도울 수 있다. 일부 실시예에서, 복수의 다이버시티 프론트엔드 모듈과 다이버시티 안테나가 제공되어 다이버시티를 추가를 향상시킬 수 있다.
무선 장치(672)는, 수신된 WLAN Bluetooth 및/또는 FM 신호를 생성 및 처리할 수 있는, WLAN/FM Bluetooth SOC 모듈(692)을 포함할 수 있다. 예를 들어, WLAN/FM Bluetooth SOC 모듈(692)은, 무선 헤드셋 등의 Bluetooth 장치에 접속하고, 및/또는 WLAN Bluetooth 안테나(693) 및/또는 FM 안테나(694)를 통한 무선 액세스 포인트나 핫스폿을 이용해 인터넷으로 통신하는데 이용될 수 있다.
무선 장치(672)는 또한 기저대역 신호를 처리하기 위해 기저대역 애플리케이션 프로세서(686)를 포함할 수 있다. 카메라(691), 가속도계(689), 사용자 인터페이스(688) 등, 또는 이들의 임의 조합은 기저대역 애플리케이션 프로세서(686)와 통신할 수 있다. 기저대역 애플리케이션 프로세스에 의해 처리되는 데이터는 메모리(687)에 저장될 수 있다.
무선 장치의 2개 예의 정황에서 종단 회로가 예시되고 설명되었지만, 이 섹션에서 설명된 종단 회로는 다른 무선 장치와 전자회로에 이용될 수 있다.
B. 모듈
도 61c는 전력 증폭기 모듈(696)의 개략적 블록도이다. 전력 증폭기 다이를 갖는 전력 증폭기 모듈이 예시의 목적으로 논의될 것이지만, 여기서 설명된 원리와 이점들은 임의의 적절한 다이 및/또는 임의의 적절한 전자 모듈에 적용될 수 있다는 것을 이해해야 한다. 전력 증폭기 모듈(696)은 전력 증폭기 시스템의 일부 또는 모두를 포함할 수 있다. 전력 증폭기 모듈(696)은 소정 구현에서 멀티칩 모듈이라 부를 수 있다. 전력 증폭기 모듈(696)은, 팩키징 기판(697), 하나 이상의 전력 증폭기 다이(698), 정합망(699), 하나 이상의 다른 다이(700), 및 팩키징 기판(697)에 결합된 하나 이상의 회로 요소(701) 등, 또는 이들의 임의 조합을 포함할 수 있다.
하나 이상의 다른 다이(700)는, 예를 들어, 전력 증폭기 바이어스 회로 및/또는 직류 대 직류(DCDC) 변환기를 포함할 수 있는 제어기 다이를 포함할 수 있다. 팩키징 기판 상에 탑재된 예시적인 회로 요소(701)는, 예를 들어, 인덕터, 커패시터(들) 등, 또는 이들의 임의 조합을 포함할 수 있다. 전력 증폭기 모듈(696)은, 전력 증폭기 모듈(696)의 팩키징 기판(697)에 부착 및/또는 결합된 복수의 다이 및/또는 기타의 컴포넌트를 포함할 수 있다. 일부 구현에서, 기판(697)은, 다이 및/또는 다른 컴포넌트를 지지하고 전력 증폭기 모듈(696)이 전화 기판 등의 회로 기판 상에 탑재될 때 외부 회로로의 전기 접속을 제공하도록 구성된 다중층 기판일 수 있다. 따라서, 기판(697)은, 다이 및/또는 별개의 수동 컴포넌트 등의 복수의 컴포넌트를 수용하도록 구성될 수 있다. 기판(697)은 마무리 도금을 갖는 라미네이트 기판일 수 있다.
전력 증폭기 다이(698)는 전력 증폭기 모듈(696)의 하나 이상의 입력 핀에서 RF 신호를 수신할 수 있다. 전력 증폭기 다이(698)는, 예를 들어, RF 신호를 증폭하도록 구성된 다단 전력 증폭기를 포함한, 하나 이상의 전력 증폭기를 포함할 수 있다. 증폭된 RF 신호는 전력 증폭기 다이(698)의 하나 이상의 출력 핀에 제공될 수 있다. 하나 이상의 출력 핀은, 예를 들어, 와이어본딩을 위해 구성된 본드 패드일 수 있다. 정합망(699)은, 신호 반사 및/또는 기타의 신호 왜곡의 감소를 보조하기 위해 전력 증폭기 모듈(696) 상에 제공될 수 있다. 정합망(699)은 여기서 설명된 특징들의 임의 조합을 구현하는 하나 이상의 종단 회로를 포함할 수 있다. 정합망이 전력 증폭기 다이(698)의 외부로서 도시되어 있지만, 정합망(699)의 적어도 일부가 전력 증폭기 다이(698) 상에 구현될 수 있다는 것을 이해할 것이다. 전력 증폭기 다이(698)는 임의의 적절한 다이일 수 있다. 일부 구현에서, 전력 증폭기 다이는 갈륨 비소(GaAs) 다이이다. 이들 구현들 중 일부에서, GaAs 다이는 이종접합 쌍극성 트랜지스터(HBT) 프로세스를 이용하여 형성된 트랜지스터를 가진다.
전력 증폭기 모듈(696)의 하나 이상의 회로 요소(701)는 커패시터 및/또는 인덕터를 포함할 수 있다. 인덕터(701)는 기판(697) 상에서 기판(697) 상의 트레이스로서 또는 기판(697)에 탑재된 표면 탑재 컴포넌트(SMC)로서 구현될 수 있다. 인덕터는 초크 인덕터로서 동작할 수 있고, 공급 전압 핀(VCC) 상에서 수신된 공급 전압과 전력 증폭기 다이(698) 사이에 배치될 수 있다. 인덕터는 전력 증폭기 다이(698) 상의 전력 증폭기에게 공급 전압 핀(VCC) 상에서 수신된 공급 전압을 제공하면서 고주파 RF 신호 성분을 초크 및/또는 차단할 수 있다. 인덕터는, 공급 전압 핀(VCC)에 전기적으로 접속된 제1 단, 및 전력 증폭기 다이(698)와 연관된 쌍극성 트랜지스터의 콜렉터에 전기적으로 접속된 제2 단을 포함할 수 있다. 커패시터는 디커플링 커패시터로서 기능할 수 있다. 커패시터는 인덕터의 제1 단에 전기적으로 접속된 제1 단과, 소정 구현에서는 (도시되지 않은) 전력 증폭기 모듈(696)의 접지 핀을 이용하여 제공되는 접지에 전기적으로 결합된 제2 단을 포함한다. 커패시터는 고주파 신호로의 저 임피던스 경로를 제공할 수 있음으로써, 전력 증폭기 공급 전압의 잡음을 감소시키고, 전력 증폭기 안정성을 개선시키며, 및/또는 RF 초크로서의 인덕터(108)의 성능 향상시킬 수 있다. 일부 구현에서, 커패시터는 SMC를 포함할 수 있다.
정합망(699)은 2개 이상의 종단 회로를 포함할 수 있다. 일부 구현에서, 정합망(699)은 전력 증폭기 다이(698)의 입력 및/또는 출력 핀을 팩키징 기판(697)에 전기적으로 접속하는 와이어 본드를 포함할 수 있다. 와이어 본드는 유도성(inductive) 회로 요소로서 기능할 수 있다. 인덕턴스는 추가의 와이어 본드를 병렬로 추가함으로써 증가될 수 있다. 병렬의 와이어본드는 각각 전력 증폭기 다이(698)의 상이한 핀에 결합될 수 있다. 인덕턴스는 병렬 와이어 본드를 제거하고 및/또는 와이어 본드들을 직렬로 추가함으로써 감소될 수 있다. 정합망(699)은 또한, 기판(697) 상의 하나 이상의 도전성 트레이스와 기판(697) 상에 탑재된 하나 이상의 커패시터를 포함할 수 있다. 각각의 종단 회로는, 전력 증폭기 다이(698)의 하나 이상의 핀에 전기적으로 접속된 하나 이상의 와이어 본드와 직렬의 도전성 트레이스(들) 및/또는 커패시터(들)을 포함할 수 있다. 커패시턴스 및/또는 인덕턴스 값은 임피던스 부정합으로 인해 소정의 주파수 성분들이 (예를 들어, 안테나로부터) 반사되는 것을 방지하도록 선택될 수 있다. 이것은 유익하게도 PAE, 전력 증폭기 선형성, 전력 증폭기가 규격 내에서 동작하는 대역폭, FOM 등, 또는 이들의 임의 조합을 증가시킬 수 있다. 정합망(699)에 포함될 수 있는 종단 회로가 이하에서 더 상세히 설명될 것이다.
전력 증폭기 모듈(696)은, 예를 들어, 추가의 전력 증폭기 다이, 커패시터 및/또는 인덕터를 포함한, 더 많거나 더 적은 컴포넌트를 포함하도록 수정될 수 있다. 예를 들어, 전력 증폭기 모듈(696)은, 하나 이상의 추가의 정합망(699)을 포함할 수 있다. 특히 RF_IN과 전력 증폭기 다이(698)로의 입력 사이의 또 다른 정합망 및/또는 전력 증폭기단들 사이의 추가의 정합망이 존재할 수 있다. 또 다른 예로서, 전력 증폭기 모듈(696)은, 추가의 전력 증폭기 다이 뿐만 아니라, 추가의 전력 증폭기 다이와 모듈의 VCC 핀 사이에 배치된 LC 회로로서 동작하도록 구성된 추가의 커패시터와 인덕터를 포함할 수 있다. 전력 증폭기 모듈(696)은, 전력 증폭기 다이 상에 배치된 입력단에 별도의 전원이 제공되는 구현에서 및/또는 멀티칩 모듈이 복수의 대역에 걸쳐 동작하는 구현에서와 같이, 추가 핀을 갖도록 구성될 수 있다.
C. 종단 회로
여기서 사용되는 바와 같이, 종단 회로란, RF 신호 등의 신호의 전력의 일부가 반사되는 것을 방지하도록 구성된 회로를 말할 수 있다. 종단 회로는 임피던스와 정합함으로써 신호의 반사를 감소 및/또는 최소화하도록 구성될 수 있다. 이것은 PAE 및/또는 전력 증폭기 이득을 증가시킬 수 있다. 종단 회로는, 예를 들어, 노드에서의 기본 주파수의 임피던스와 정합하도록 구성된 부하선과 하나 이상의 고조파 종단 회로를 포함할 수 있다.
도 62를 참조하면, 예시의 종단 회로를 갖는 전력 증폭기 시스템의 회로도가 설명될 것이다. 전력 증폭기 시스템의 일부 또는 모두는 도 61c의 전력 증폭기 모듈(696) 상에 구현될 수 있다. 도 62에 도시된 바와 같이, 전력 증폭기 모듈(696)은, GaAs 쌍극성 트랜지스터 등의 전력 증폭기단(713 및/또는 714), VSUP1 및 VSUP2 등의 전원 핀, 인덕터(716 및/또는 717), 정합망(705 및 708), 및 입력 정합 회로(712), 또는 이들의 임의 조합을 포함할 수 있다. RF 입력 신호(RF_IN)는 입력 정합망(712)을 통해 제1단 전력 증폭기(713)에 제공될 수 있다. 제1단 증폭된 RF 신호는 제1단 전력 증폭기(713)에 의해 생성될 수 있다. 제1단 증폭된 RF 신호는 단간 전력 증폭기 정합망(706)을 통해 제2단 전력 증폭기(714)에 제공될 수 있다. 제2단 증폭된 RF 신호는 제2단 전력 증폭기(714)에 의해 생성될 수 있다. 제2단 증폭된 RF 신호는 출력 정합망(709)을 통해 출력 부하에 제공될 수 있다. 출력 부하에 제공된 RF 신호(RF_OUT)은 일부 구현에서 전력 증폭기 모듈의 출력에 제공될 수 있다.
제1단 전력 증폭기(713)는, 초크 인덕터(716)를 통해, 전원, 예를 들어, 배터리 또는 VSUP1을 공급하는 기타의 소스에 결합될 수 있다. 유사하게, 제2단 증폭기(714)는, 초크 인덕터(717)를 통해, 전원, 예를 들어, VSUP2를 제공하는 배터리에 결합될 수 있다. 제1 전력 증폭기단(713)은, 대응하는 종단 회로가 제1단 증폭된 RF 신호의 기본 주파수 성분과 제1단 증폭된 RF 신호의 하나 이상의 고조파 성분의 반사를 방지하도록 튜닝될 때 전원으로부터 전력을 덜 소비할 수 있다. 유사하게, 제2 전력 증폭기단(714)은, 대응하는 종단 회로가 제2단 증폭된 RF 신호의 기본 주파수 성분과 제2단 증폭된 RF 신호의 하나 이상의 고조파 성분의 반사를 방지하도록 튜닝될 때 전원으로부터 전력을 덜 소비할 수 있다.
도 62에 나타낸 바와 같이, 전력 증폭기 모듈(696)은, 제1 정합망(705)과 제2 정합망(708)을 포함할 수 있다. 제1 정합망(705)은 단간 기본 종단 회로(706)와 단간 고조파 종단 회로(707)를 포함할 수 있다. 제2 정합망(708)은 출력 기본 종단 회로(709)와 출력 고조파 종단 회로(711)를 포함할 수 있다. 적절하다면, 제2 정합망(708)의 특징들의 임의의 조합이 제1 정합망(705)에 적용될 수 있다.
예시의 목적을 위해, 제2 정합망(708)이 더 상세히 설명될 것이다. 출력 기본 종단 회로(709)는 기본 부하선일 수 있다. 출력 기본 종단 회로(709)는 제2단 증폭된 RF 신호의 기본 주파수 성분의 전력의 일부가 부하로부터 반사되는 것을 방지하도록 구성될 수 있다. 부하는, 예를 들어, 스위치 모듈(674) 내의 RF 스위치와 안테나(673)를 포함할 수 있다. 출력 고조파 종단 회로(711)는 제2단 증폭된 RF 신호의 하나 이상의 고조파 주파수 성분의 전력의 일부가 부하를 향해 누설되는 것을 방지하도록 구성될 수 있다. 더 구체적으로는, 출력 고조파 종단 회로(711)는, 제2단 증폭된 RF 신호의 2차 고조파 주파수 성분의 전력의 일부가 부하를 향해 누설되는 것을 방지하도록 구성된 종단 회로를 포함할 수 있다. 일부 구현에서, 출력 고조파 종단 회로(711)는, 제2단 증폭된 RF 신호의 3차 고조파 주파수 성분의 전력의 일부가 부하를 향해 누설되는 것을 방지하도록 구성된 종단 회로를 대안으로서 또는 추가적으로 포함할 수 있다. 제2단 증폭된 RF의 고조파 주파수 성분의 전력의 일부의 반사를 방지하도록 구성된 별도의 종단 회로들의 원리와 이점은, 임의의 원하는 고조파 주파수 성분 및/또는 임의의 적절한 개수의 고조파 주파수 성분에 적용될 수 있다. 일부 실시예가 고조파 주파수를 참조하여 설명되지만, 여기서 설명된 하나 이상의 특징들이 임의의 원하는 주파수에 적용될 수 있다.
제2단 증폭된 RF 신호의 원하는 주파수 성분에 대응하는 종단 회로는, 하나 이상의 용량성 회로 요소와 직렬인 하나 이상의 유도성 회로 요소를 포함할 수 있다. 종단 회로의 직렬 회로 요소는, 출력 기본 종단 회로(709) 등의, 기본 부하선의 입력 노드를 접지 기준 전압에 결합할 수 있다. 직렬 회로 요소는, 예를 들어, 와이어본드, 기판 상의 트레이스, 및 표면 탑재형 커패시터를 포함할 수 있다. 소정 구현에서, 직렬 회로 요소는, 다이의 출력 핀에 결합된 제1 단과 팩키징 기판의 도전성 트레이스에 결합된 제2 단을 포함할 수 있다. 이들 구현들 중 일부에 따르면, 직렬 회로 요소는 또한 팩키징 기판 상에 탑재된 커패시터를 포함할 수 있다. 이러한 커패시터는 도전성 트레이스에 결합된 제1 단과 접지 전위 등의 기준 전압에 결합된 제2 단을 가질 수 있다. 유도성 회로 요소(들)의 유효 인덕턴스와 용량성 회로 요소(들)의 유효 커패시터는, 제2단 증폭된 RF 신호의 원하는 주파수 성분의 반사를 방지하게끔 종단 회로를 튜닝하도록 선택될 수 있다.
노드 n1에서, 전력 증폭기 출력은 기본 주파수 성분과 하나 이상의 고조파 주파수 성분을 포함할 수 있다. 출력 부하에 제공되는 RF 출력 신호(RF_OUT)는 이들 주파수 성분들 각각의 합일 수 있다. 신호를 전송하기에 효율적인 파형을 갖는 전력 증폭기 출력은 전력 증폭기의 바람직한 선형성을 야기할 수 있다. 예를 들어, 노드 n1에서의 전력 증폭기 출력의 주파수 성분들이 결합되어 완벽한 정현파(sine wave)를 형성하는 것이 바람직할 수 있다. 대안으로서 또는 추가적으로, 전력 증폭기 출력단(714)의 쌍극성 트랜지스터의 콜렉터에서의 출력이 클립핑(clipping)되는 것을 방지하는 것이 바람직할 수 있다.
노드 n1에서의 임피던스는 수학식 3 및 4로 표현될 수 있다:
Figure 112015004037734-pct00006
Figure 112015004037734-pct00007
수학식 (3)에서, Z는 노드 n1에서의 임피던스를 나타내고, jx는 노드 n1과 종단 커패시터 사이의 전송 라인의 임피던스를 나타내며, 1/jwC는 종단 커패시터의 임피던스를 나타낼 수 있다. 수학식 (4)에서, wL은 전송 라인의 임피던스의 유도성 성분을 나타내고 1/wC는 기본 주파수 w에서의 전송 라인의 용량성 성분을 나타낼 수 있다. 따라서, 전송 라인은 용량성 및/또는 유도성 회로 요소로서 기능할 수 있다. 전송 라인은, 예를 들어, 전력 증폭기 다이의 하나 이상의 핀으로부터 팩키징 기판 상의 도전성 트레이스로의 하나 이상의 인터커넥트를 포함할 수 있다. 전송 라인은 또한 팩키징 기판 상의 도전성 트레이스를 포함할 수 있다.
노드 n1에서의 전력 증폭기 출력의 위상은 전송 라인의 임피던스를 조정함으로써 이동될 수 있다. 한 예로서, 하나의 와이어본드와 병렬로 팩킹 기판 상의 도전성 트레이스에 노드 n1의 추가 와이어본드 결합을 추가하는 것은 전송 라인의 유도성 임피던스 성분을 감소시킬 수 있다. 이것은, Smith 차트 상의 특정 주파수에 대한 회로를 따라 특정 주파수의 임피던스의 위상을 이동시킬 수 있다. 임피던스의 위상을 이동시키는 것은 차례로, 예를 들어, 수학식 (3) 및 (4)로 표시된 바와 같이, 임피던스의 용량성 및 유도성 성분을 조정할 수 있다. 또 다른 예로서, 팩키징 기판 상의 도전성 트레이스의 길이를 조정하는 것은 전송 라인의 임피던스를 조정할 수 있다. 고조파 종단 회로에서 전송 라인의 임피던스 및/또는 종단 커패시터의 커패시턴스를 조정함으로써, 고조파 종단 회로는 노드 n1에서의 전력 증폭기 출력의 고조파 주파수의 위상에서 종단되도록 구성될 수 있다.
본 발명의 소정 구현에서, 노드 n1에서의 임피던스는 제2 고조파에서 거의 0(단락 회로)일 수 있고 노드 n1에서의 임피던스는 제2 고조파에서 매우 크거나 무한(개방 회로)처럼 나타날 수 있다. 예를 들어, 단락 회로 임피던스는 수학식 (3) 및 (4)에서 임피던스를 0과 같게 함으로써 실현될 수 있다. 또 다른 예로서, 전송 라인의 커패시터가 0에 접근할 때, 임피던스는 수학식 (3) 및 (4)에 따라 개방 회로처럼 보일 것이다. 일부 다른 구현에서, 노드 n1에서의 임피던스는 제2 고조파에서 개방 회로일 수 있고 제3 고조파에서 단락 회로일 수 있다. 따라서, 고조파 종단 회로는 원하는 응용의 필요성을 만족하도록 구성될 수 있다.
도 63a를 참조하여, 또 다른 실시예에 따른 예시적 종단 회로를 포함하는 또 다른 전력 증폭기 시스템의 블록도가 설명될 것이다. 도 63a에 나타낸 전력 증폭기 시스템의 일부 또는 전부는 전력 증폭기 모듈(696) 상에 구현될 수 있다. 전력 증폭기 모듈(696)은 팩키징 기판(697) 상에 탑재된 전력 증폭기 다이(698)를 포함할 수 있다. 전력 증폭기 다이(698)는, 출력 핀(721 및 722) 등의 핀을 포함할 수 있다. 출력 핀(721 및 722)이 각각 단일 핀으로서 예시되어 있지만, 이들 핀들은 각각 소정 실시예에서 2개 이상의 핀의 그룹을 나타낼 수 있다. 전력 증폭기의 출력이 출력 핀(721 및 722)에 제공될 수 있다. 출력 핀(721 및 722)은 양쪽 모두 도 62의 노드 n1에 결합될 수 있다. 도 62에 나타낸 바와 같이, 노드 n1은 GaAs 쌍극성 트랜지스터의 콜렉터, 출력 정합망(709)으로의 입력, 및 출력 고조파 종단 회로(711)의 입력에 결합된다.
도 63a의 전력 증폭기 모듈(696)은, 출력 고조파 종단 회로(711)로부터 분리된 출력 기본 종단 회로(709)를 포함한다. 기본 종단 회로(709)와 고조파 종단 회로(711)는, 전력 증폭기 모듈(698) 외부의, 도 62의 노드 n1 등의, 전력 증폭기의 출력 노드로의 상이한 전기 접속들을 가질 수 있다. 예를 들어, 상이한 인터커넥트들이 기본 종단 회로(709)와 고조파 종단 회로(711)를 전력 증폭기 모듈(698)의 상이한 핀들에 전기적으로 결합할 수 있다. 기본 종단 회로(709)와 고조파 종단 회로(711)는 기판(697) 상의 별개의 신호 경로에 포함될 수 있다. 이들 별개의 신호 경로는, 기판(697) 상에서 서로 또는 전력 증폭기 모듈(698) 외부의 회로 요소를 통해 전기적으로 접속되지 않을 수도 있다. 기본 종단 회로(709)와 고조파 종단 회로(711)는 별개의 신호 경로에 포함될 수 있다. 예를 들어, 전력 증폭기의 출력은, 하나의 경로는 기본 종단 회로(709)로 가고 상이한 경로는 고조파 종단 회로(711)로 가는 2개 이상의 별개의 신호 경로에 제공될 수 있다. 2개 이상의 별개의 신호 경로는, 예를 들어, 예시된 바와 같이, RF 경로로부터 분리된 DC 경로를 포함할 수 있다.
기본 종단 회로(709)는, 하나 이상의 출력 핀(722)을 팩키징 기판(697)의 도전성 트레이스에 결합하는, 와이어 본드 및/또는 범프 등의 하나 이상의 인터커넥트(719)를 포함할 수 있다. 하나보다 많은 출력 핀(722)을 갖는 구현에서, 핀(들)(722)을 도전성 트레이스에 전기적으로 접속하는 인터커넥트(719)는 서로 병렬일 수 있다. 인터커넥트(719)(예를 들어, 와이어 본드)의 수는, 출력 핀(722)에서의 신호 경로 상의 신호의 원하는 주파수 성분의 반사를 방지하게끔 출력 기본 종단 회로(709)의 인덕턴스를 변경하도록 조정될 수 있다. 더 많은 인터커넥트(719)를 병렬로 포함하는 것은 유효 인덕턴스를 감소시킬 수 있다. 도전성 트레이스는 인터커넥트(들)(719)을 커패시터와 직렬로 결합할 수 있다. 도전성 트레이스는 또한, 예를 들어, 전술된 바와 같이, 종단 회로에 인덕턴스 및/또는 커패시턴스를 추가할 수 있다. 커패시터의 커패시턴스는, 출력 핀(들)(722)에서의 신호 경로 상의 신호의 원하는 주파수 성분의 반사를 방지하도록 선택될 수 있다. 대안으로서 또는 추가적으로, 종단 회로의 유효 커패시턴스는, 커패시터와 직렬로 및/또는 병렬로 추가의 커패시터(들)을 포함하거나 및/또는 다른 용량성 회로 요소를 포함함으로써 조정될 수 있다. 종단 회로의 유효 인덕턴스 및 유효 커패시턴스는 전력 증폭기 모듈(696)의 선형성 및/또는 PAE를 증가시키도록 서로 조합하여 구성될 수 있다. 유효 인덕턴스 및 유효 커패시턴스는, 예를 들어, 전력 증폭기 다이(698)의 출력 핀에 결합된 인터커넥트의 수, 기판 상의 도전성 트레이스의 치수(길이 등), 및 기판 상에 탑재된 커패시터의 커패시턴스에 기초하여 결정될 수 있다.
출력 고조파 종단 회로(711)는, 하나 이상의 출력 핀(들)(721)을 팩키징 기판(697)의 도전성 트레이스에 결합하는, 와이어 본드 및/또는 범프 등의 하나 이상의 인터커넥트(718)를 포함한다. 하나보다 많은 출력 핀(721)을 갖는 구현에서, 핀(721)을 와이어 트레이스에 전기적으로 접속하는 인터커넥트(718)는 병렬로 결합될 수 있다. 출력 고조파 종단 회로(711)에 포함되는 인터커넥트(718)(예를 들어, 와이어 본드)의 수는, 출력 기본 종단 회로(709)의 인터커넥트(719)의 수와는 별개로 구성될 수 있다. 이런 방식으로, 상이한 종단 회로들의 인덕턴스는 전력 증폭기 모듈(696)의 선형성 및/또는 PAE를 증가시키도록 튜닝될 수 있다. 이것은, 출력 기본 종단 회로(709) 내의 노드에서의 신호의 기본 주파수의 임피던스와 정합하는 것, 및 출력 고조파 종단 회로(711) 내의 노드에서의 신호의 고조파 주파수에 대응하는 위상에서 종단되는 것을 포함할 수 있다. 상이한 종단 회로들의 유효 커패시턴스들은 또한 서로 별개로 및 독립적으로 구성될 수 있다. 상이한 종단 회로들이 상이한 신호 경로들에 포함될 수 있기 때문에, 어느 쪽의 종단 회로에 대한 변경이든 다른 종단 회로에 영향을 미치지 않을 수 있다.
도전성 트레이스는, 도 63a에 나타낸 출력 정합망에서, 와이어 본드 등의 인터커넥트를 커패시터 등의 하나 이상의 용량성 회로 요소와 직렬로 결합할 수 있다. 종단 회로의 유효 커패시턴스는, 반사 방지하도록 출력 기본 종단 회로(709)가 구성되는 신호의 원하는 주파수 성분과는 상이한 출력 핀(들)(721)에서의 신호 경로 상의 신호의 또 다른 원하는 주파수 성분의 반사를 방지하도록 선택될 수 있다. 소정 구현에서, 상이한 종단 회로들은, 각각의 종단 회로에 인덕턴스 및/또는 커패시턴스를 추가할 수 있는 기판(697) 상의 상이한 도전성 트레이스를 포함할 수 있다. 상이한 도전성 트레이스들은 서로 별개로 및 독립적으로 구성될 수 있어서, 각각의 도전성 트레이스는 선택된 주파수에서 원하는 종단을 제공할 수 있다. 종단 회로의 유효 인덕턴스와 유효 커패시턴스는 전력 증폭기 모듈(696)의 선형성 및/또는 PAE를 증가시키도록 서로 조합하여 구성될 수 있다.
도 63b는 본 발명의 특정 실시예에 따른 예시적 기판(697)을 나타낸다. 기판(697)은, 라미네이트 기판 등의 팩키징 기판일 수 있다. 기판(697)은, 전력 증폭기 모듈(696) 등의, 여기서 논의된 임의의 모듈에 포함될 수 있다. 기판(697)은 복수의 컴포넌트를 수용하도록 구성되고 도전성 트레이스를 포함한다. 도 63b의 점선은, 기판(697)이 컴포넌트를 수용하도록 구성된 영역을 나타낸다. 예를 들어, 예시된 바와 같이 기판(697)은 전력 증폭기 모듈(698)과 복수의 표면 탑재형 커패시터(726, 727, 및 728)를 수용하도록 구성된다. 예시된 기판(697)은 또한, 제1 도전성 트레이스(723)와 제2 도전성 트레이스(724)를 포함한다. 도도 63b에 나타낸 바와 같이, 분리(720)는 제1 도전성 트레이스(723)를 제2 도전성 트레이스(724)로부터 분리한다. 분리(720)는 원하는 응용에 대한 임의의 적절한 지점에서 제1 도전성 트레이스(723)를 제2 도전성 트레이스(724)로부터 물리적으로 분리할 수 있다. 따라서, 제1 도전성 트레이스(723)와 제2 도전성 트레이스(724)는 기판(697) 상의 상이한 신호 경로들의 일부이다.
기판(697)은 여기서 논의된 종단 회로의 적어도 일부를 구현하도록 구성될 수 있다. 예를 들어, 제1 도전성 트레이스(723)는, 전력 증폭기 출력 신호의 기본 주파수에서 전력 증폭기 다이(698)의 출력 노드에서의 임피던스와 정합하도록 구성된 부하선에 포함될 수 있다. 예시된 바와 같이, 기판(697)은 또한, 부하선의 일부인 표면 탑재형 커패시터(726)를 수용하도록 구성된다. 제2 도전성 트레이스(724)는 부하선으로부터 분리된 고조파 종단 회로에 포함될 수 있다. 고조파 종단 회로는 전력 증폭기 출력의 고조파 주파수에 대응하는 위상에서 종단되도록 구성될 수 있다. 예시된 바와 같이, 제2 도전성 트레이스(724)는, 고조파 종단 회로의 일부인 하나 이상의 표면 탑재형 커패시터(727 및 728)를 수용하도록 구성된다.
도 64a, 도 64b, 및 도 64c는, 도 63a의 전력 증폭기 모듈(696)의 성능을 단일 종단 회로를 갖는 종래의 전력 증폭기와 비교하는 시뮬레이션 결과를 도시한다. 도 64a에 도시된 바와 같이, PAE는 1850 MHz 내지 1910 MHz의 주파수 범위에 걸쳐 도 63a의 전력 증폭기 모듈(696)의 한 실시예에서 종래의 설계에 비해 약 2-3%만큼 증가된다. 게다가, 일부 시뮬레이션에서, PAE는 여기서 설명된 원리 및 이점에 따라 5% 이상 증가되었다. 시스템의 PAE에서의 증가는, 예를 들어, 시스템에 전력을 공급하는 배터리가 방전하는 시간량을 증가시킬 수 있다.
도 64b는, 도 63a의 전력 증폭기 모듈(696)의 한 실시예에서, 종래 설계에 비한, 인접 채널 전력비(ACPR; adjacent channel power ratio)로 측정한 선형성에서의 개선을 도시한다. 도 64b에 나타낸 바와 같이, 1850 MHz 내지 1910 MHz의 주파수 범위에 걸쳐 ACPR은 약 2 내지 3 dB만큼 개선된다. 도 64a 및 도 64b는 함께, 도 63a의 전력 증폭기 시스템이 PAE와 ACPR을 동시에 개선시킬 수 있다는 것을 도시한다.
성능 지수(FOM)는 전력 증폭기의 전반적 품질을 특성규명하는 한 방식이다. 도 64c는, 도 63a의 전력 증폭기 모듈(696)의 한 실시예에서, 1850 MHz 내지 1910 MHz의 주파수 범위에 걸쳐 종래의 설계에 비해, FOM이 약 86에서 약 90으로 증가한다는 것을 도시하고 있다. 게다가, 일부 구현에서, FOM은 여기서 설명된 원리와 이점들 중 하나 이상에 따라 약 82로부터 약 90으로 증가되었다.
또한, PAE, ACPR, FOM, 또는 이들의 임의 조합에서의 증가가, 다수의 다른 주파수 대역들, 예를 들어, 1710 MHz 내지 1780 MHz에서 예시되었다. 시뮬레이션 데이터는, 신호의 기본 주파수 성분과 고조파 주파수 성분에 대한 별개의 종단 회로들은, RF 스펙트럼 및 기타의 주파수 스펙트럼의 다양한 주파수들에 걸쳐, PAE, ACPR, FOM 또는 이들의 임의 조합을 증가시킬 수 있다는 것을 나타낸다. 또한, PAE, ACPR, FOM 또는 이들의 임의 조합에서의 개선이 상이한 전력 레벨들에 걸쳐 보여졌다.
도 65를 참조하여, 또 다른 실시예에 따른 다이와 예시의 종단 회로를 나타내는 블록도가 설명될 것이다. 도 65는 원하는 응용에 기초하여 임의의 적절한 개수의 별개의 종단 회로들이 구현될 수 있다는 것을 나타낸다. 게다가, 도 65는, 복수의 별개의 종단 회로가, 다이의 입력 핀(들) 및/또는 다이의 출력 핀(들) 등의, 다양한 노드에서 구현될 수 있다는 것을 나타낸다. 도 65는 다이의 입력 핀 및 다이의 출력 핀에서 복수의 별개의 종단 회로를 나타내고 있지만, 여기서 설명된 별개의 종단 회로들의 특징들의 임의 조합은, 예를 들어, 전력 증폭기 다이 등의 다이 내에서, 전자 시스템의 다른 노드들에서의 신호에 적용될 수 있다. 게다가, 소정 구현에 따르면, 노드에 결합된 별개의 종단 회로들 중 하나 이상의 적어도 일부는 다이 내에서 구현될 수 있다. 이들 구현들 중 일부에서, 노드에 결합된 별개의 종단 회로들 중 하나 이상은 다이 외부에 구현될 수 있다.
도 65에 도시된 바와 같이, 전자 시스템(732)은, 다이(733)와 복수의 종단 회로(743 및 747)를 포함할 수 있다. 전자 시스템(732)은, 예를 들어, 도 61a 또는 도 61b의 무선 장치, 도 61c의 전력 증폭기 모듈 등, 또는 이들의 임의 조합에 포함될 수 있다. 일부 구현에서, 다이(733)는 전력 증폭기 다이(698)일 수 있다. 다른 구현에서, 다이(733)는, 예를 들어, 주파수 곱셈기, 믹서 등을 포함할 수 있다.
다이(733)는, 복수의 입력 핀(734a 내지 734n) 및/또는 출력 핀(738a 내지 738n)을 포함할 수 있다. 여기서 설명된 특징들의 임의 조합을 포함하는 별개의 종단 회로들은 상이한 핀들 및/또는 2개 이사의 핀의 상이한 그룹에 결합될 수 있다. 예를 들어, 입력 종단 회로(743a 내지 743n) 각각은, 다이(733)의 하나 이상의 입력 핀에 결합된 노드에서의 신호의 상이한 주파수 성분의 반사를 방지하도록 구성될 수 있다. 입력 종단 회로는, 각각, 도시된 다이(733)의 입력 핀(734a 내지 734n)에 결합될 수 있다. 일부 구현에서, 입력 종단 회로는 다이(733)의 2개 이상의 입력 핀(734)에 결합될 수 있다. 대안으로서 또는 추가적으로, 2개 이상의 입력 종단 회로는 다이(733)의 단일 핀에 결합될 수 있다. 유사하게, 출력 종단 회로(747a 내지 747n) 각각은, 하나 이상의 출력 핀을 포함하는 노드에서의 신호의 상이한 주파수 성분의 반사를 방지하도록 구성될 수 있다. 출력 종단 회로는, 각각, 다이(733)의 출력 핀(738a 내지 738n)에 결합될 수 있다. 일부 구현에서, 출력 종단 회로는 다이(733)의 2개 이상의 출력 핀(738)에 결합될 수 있다. 대안으로서 또는 추가적으로, 2개 이상의 출력 종단 회로는 다이(733)의 단일 핀에 결합될 수 있다.
임의의 적절한 개수의 입력 핀(734a 내지 734n) 및/또는 출력 핀(738a 내지 738n)이 다이(733) 상에 포함될 수 있다. 게다가, 임의의 적절한 개수의 입력 종단 회로(743a 내지 743n) 및/또는 출력 종단 회로(747a 내지 747n)이 전자 시스템(732)에 포함될 수 있다. 일부구현에서, 별개의 입력 종단 회로(743a 내지 743n) 및/또는 별개의 출력 종단 회로(747a 내지 747n)의 개수는 종단될 고조파 주파수 컴포넌트의 원하는 개수에 기초하여 선택될 수 있다.
도 66은 역시 또 다른 실시예에 따른 모듈을 제조하는 예시적 방법(752)의 프로세스 흐름도이다. 여기서 논의된 임의의 방법은 더 많거나 더 적은 동작을 포함할 수도 있고, 동작들은, 적절하다면, 임의 순서로 수행될 수도 있다는 것을 이해할 것이다. 또한, 방법들 중 하나 이상의 행위는 직렬로 또는 병렬로 수행될 수 있다. 예를 들어, 방법(752)의 블록(754 및 756)에서의 행위는 직렬로 또는 병렬로 수행될 수 있다. 방법(752)은, 전력 증폭기 모듈(696) 등의, 여기서 논의된 임의의 모듈의 제조의 일부로서 수행될 수 있다.
블록 또는 단계(753)에서, 다이는 기판에 부착될 수 있다. 예를 들어, 전력 증폭기 다이(698)는 팩키징 기판(697)에 부착될 수 있다.
다이와 기판 상의 제1 도전성 트레이스 사이의 제1 인터커넥트는 블록 또는 단계(754)에서 형성될 수 있다. 제1 인터커넥트는 다이의 하나 이상의 출력 핀에 결합될 수 있다. 제1 인터커넥트는, 예를 들어, 하나 이상의 와이어본드 및/또는 하나 이상의 범프를 포함할 수 있다. 소정 구현에서, 제1 인터커넥트는 다이의 패드에 본딩되는 와이어본드를 포함할 수 있다. 이들 구현들 중 일부에 따르면, 와이어본드는 또한 기판의 마무리 도금에 본딩될 수 있다. 제1 인터커넥트는 다이의 출력 신호의 기본 주파수의 임피던스와 정합하도록 구성된 제1 종단 회로에 포함될 수 있다.
다이와 기판 상의 제2 도전성 트레이스 사이의 제2 인터커넥트는 블록(756)에서 형성될 수 있다. 제2 인터커넥트는 다이의 하나 이상의 출력 핀에 결합될 수 있다. 제2 인터커넥트는, 예를 들어, 하나 이상의 와이어본드 및/또는 하나 이상의 범프를 포함할 수 있다. 소정 구현에서, 제2 인터커넥트는 다이의 패드에 본딩되는 와이어본드를 포함할 수 있다. 이들 구현들 중 일부에 따르면, 와이어본드는 또한 기판의 마무리 도금에 본딩될 수 있다. 제2 인터커넥트는, 증폭된 출력 신호의 고조파에 대응하는 위상에서 종단되도록 구성된 제2 종단 회로에 포함될 수 있다.
D. 응용
이 섹션의 상기에서 설명된 실시예들의 일부는 전력 증폭기를 포함하는 무선 장치와 연계하여 예를 제공하였다. 그러나, 실시예의 원리와 이점들은, 신호의 2개 이상의 상이한 주파수 성분들의 반사를 방지하도록 구성된 2개 이상의 별개의 종단 회로에 대한 필요성을 갖는 기타 임의의 시스템 또는 장치에 이용될 수 있다. 예를 들어, 별개의 종단 회로들이, 전력 증폭기 대신에 주파수 곱셈기, 및/또는 믹서 등의 곱셈기와 연계하여 구현될 수 있다. 또 다른 예로서, 별개의 종단 회로들이, 기본 주파수 성분 및 고조파 주파수 성분 등의 2개 이상의 상이한 주파수 성분들에 대한 종단 회로를 분리시키는 것이 바람직한 신호 경로의 임의의 지점에서 구현될 수 있다.
본 개시의 하나 이상의 양태를 구현하는 시스템은 다양한 전자 장치에서 구현될 수 있다. 전자 장치들의 예로서는, 가전제품, 가전제품의 부품, 전자 시험 장비, 임의의 이러한 유사한 제품 및 장비가 포함될 수 있지만, 이것으로 제한되는 것은 아니다. 더 구체적으로는, 본 개시의 하나 이상의 양태를 구현하도록 구성된 전자 장치로는, 몇 가지 구체적인 예를 들자면, RF 송신 장치, 전력 증폭기를 갖는 임의의 휴대 장치, 이동 전화(예를 들어, 스마트폰), 전화기, 기지국, 펨토-셀, 레이더, WiFi 표준에 따라 통신하도록 구성된 장치, 텔레비전, 컴퓨터 모니터, 컴퓨터, 핸드-헬드 컴퓨터, 태블릿 컴퓨터, 랩탑 컴퓨터, PDA(personal digital assistant), 전자 레인지, 냉장고, 자동차, 스테레오 시스템, DVD 플레이어, CD 플레이어, VCR, MP3 플레이어, 라디오, 캠코더, 카메라, 디지털 카메라, 휴대 메모리 칩, 세탁기, 건조기, 세탁/건조기, 복사기, 팩시밀리, 스캐너, 다기능 주변 장치, 손목 시계, 시계 등이 포함될 수 있지만, 이것으로 제한되는 것은 아니다. 전자 제품의 부품으로는, 멀티칩 모듈, 전력 증폭기 모듈, 2개 이상의 종단 회로를 포함하는 집적 회로, 하나 이상의 회로 요소를 포함하는 팩키징 기판 등을 포함될 수 있다. 전자 장치의 다른 예로서는 또한, 메모리 칩, 메모리 모듈, 광 네트워크 또는 기타의 통신 네트워크의 회로, 및 디스크 드라이브 회로가 포함될 수 있지만, 이것으로 제한되는 것은 아니다. 또한, 전자 장치는 미완성 제품을 포함할 수 있다.
X. 고성능 무선 주파수 응용을 위한 전송 라인
본 개시의 이 섹션은 고성능 무선 주파수(RF) 응용을 위한 전송 라인에 관한 것이다. 하나의 이러한 전송 라인은, RF 신호를 수신하도록 구성된 본딩층, 장벽층, 확산 장벽층, 및 확산 장벽층에 근접한 도전층을 포함할 수 있다. 확산 장벽층은, 수신된 RF 신호가 확산 장벽층을 관통하여 도전층까지 도달하는 것을 허용하는 두께를 가질 수 있다. 본 발명의 소정 구현에서, 확산 장벽층은 니켈일 수 있다. 이들 구현들 중 일부에서, 전송 라인은, 금 본딩층, 팔라듐 장벽층, 및 니켈 확산 장벽층을 포함할 수 있다. 앞서 나타낸 바와 같이, 본 발명의 이들 양태들은 본 발명의 다른 양태들과 결합되어 이들이 채용되는 전력 증폭기 모듈 및 장치들의 성능을 더욱 개선할 수 있다.
일반적으로 설명된 바와 같이, 본 개시의 양태는 확산 장벽층을 포함하는 팔라듐(Pd) 전송 라인에 관한 것이다. 확산 장벽층은, 오염물질이 확산하여 확산 장벽층을 통과하지 못하도록 하는 재료와 두께를 포함할 수 있다. 확산 장벽층의 두께는, RF 신호가 확산 장벽층을 관통하여 도전층에서 전파하도록 충분히 작을 수 있다. 예를 들어, 확산 장벽층의 두께는 RF 범위 내의 주파수에서(예를 들어, 약 0.45 GHz 내지 20 GHz 범위에서 선택된 주파수에서) 재료의 표피 깊이보다 작을 수 있다. 일부 구현에서, 확산 장벽층은 니켈일 수 있다. 이들 구현들 중 일부에 따르면, 니켈 확산 장벽층은 약 0.04 um 내지 0.5 um 범위로부터 선택된 두께를 가질 수 있다. RF 전송 라인은 또한, 본딩층, 오염물질이 본딩층에 들어가지 못하게 하기 위한 장벽층, 및 RF 신호가 전파하는 도전층을 포함할 수 있다.
본 개시에서 이 섹션에서 설명되는 주제의 특정 구현은, 특히 이하의 잠재적 이점들 중 하나 이상을 실현하도록 구현될 수 있다. 여기서 설명된 시스템, 장치, 및 방법의 하나 이상의 특징을 이용하여, 무선 주파수(RF) 신호를 전송 및/또는 수신하도록 구성된 전력 증폭기 및/또는 시스템을 포함하는 시스템 등의 전자 시스템은 더욱 효율적으로 동작할 수 있고 및/또는 더 적은 전력을 소비할 수 있다. 대안으로서 또는 추가적으로, 이러한 시스템 내의 RF 신호의 신호 품질은 향상될 수 있다. 일부 구현에서, 전송 라인을 구현하는데 이용되는 금의 양은 전기적 성능을 상당히 열화시키지 않고 감소될 수 있다. 사실상, 소정 구현에 따르면, 시뮬레이션 데이터 및 실험 데이터는, 전송 라인 상에 이용된 금의 양이 감소될 수 있고 전기적 성능이 향상될 수 있다는 것을 나타낸다.
전송 라인은, 다중층 라미네이트를 포함할 수 있는 팩키징 기판 또는 인쇄 회로 기판(PCB) 상에 구현될 수 있다. 다중층 라미네이트 PCB 또는 팩키지 기판은 RF 산업에서 광범위하게 사용된다. 저잡음 증폭기(LNA), 믹서, 전압 제어형 발진기(VCO), 필터, 스위치 및 전체의 트랜시버 등의 대부분의 RF 블록은 반도체 기술을 이용하여 구현될 수 있다.
그러나, RF 모듈 (예를 들어, 전력 증폭기, 스위치, 필터 등, 또는 이들의 임의 조합을 포함하는 RF 프론트-엔드 모듈)에서, 단일 칩 통합은, 상이한 블록들이 상이한 반도체 기술들로 구현되기 때문에 실용적이지 못할 수 있다. 예를 들어, 전력 증폭기는 GaAs 프로세스로 형성될 수 있는 반면, 관련된 제어 및/또는 바이어스 회로는 CMOS 프로세스로 형성될 수 있다. 전자기 상호작용은 블록들의 전기적 성능을 열화시킬 수 있고, 이것은 시스템이 전기적 성능 규격을 충족시키지 못하게 할 수 있다. 하나보다 많은 칩에서 RF 모듈을 구현하기 위한 한 이유는, 긴 전송 라인, 인덕터, 발룬(baluns), 변압기 등 또는 이들의 임의 조합과 같은 온칩 수동소자들이 낮은 Q-팩터를 가질 수 있고 및/또는 큰 칩 면적을 소비할 수 있다는 것이다. 따라서, 다중-칩 모듈(MCM) 및/또는 SiP(system in package) 어셈블리 기술은, RF 모듈 응용에서 낮은 비용, 작은 크기 및/또는 고성능을 달성하는데 이용될 수 있다.
비용 효율성 및/또는 도전체 성능 고려사항 때문에, 라미네이트 기술은 MCM 어셈블리에 이용될 수 있다. 라미네이트 기술은 전송 라인에서 이용할 구리를 포함할 수 있다. 전기 신호를 전파하기 위해 구리를 이용하는 것은 구리의 물리적 속성 때문에 바람직할 수 있다. 높은 Q의 전송 라인, 인덕터, 변압기 등, 또는 이들의 임의 조합은 라미네이트 기판 상에 구현될 수 있다. 예를 들어, 전력 증폭기 모듈, 출력 정합망, 고조파 필터, 결합기 등, 또는 이들의 임의 조합은 라미네이트 기판에 결합될 수 있다. 도전체 손실은 이들 요소들 중 임의의 것의 성능에 상당한 영향을 미칠 수 있다. 따라서, 라미네이트 도금 기술은 RF 손실에 상당히 영향을 미칠 수 있다.
라미네이트의 외측층들 상의 구리 트레이스는, 외부 컴포넌트로의 인터커넥트가 바람직하지 않은 영역에서, 솔더 마스크, 산화물 또는 기타의 적절한 재료로 덮일 수 있다. 이들 인터커넥트는, 컴포넌트들에 대한 땜납 이음(solder joint) 및/또는 다이로의 와이어 본드 접속을 포함할 수 있다. 납땜성 및/또는 와이어 본딩성이 보존되는 영역에서, 구리 트레이스는 OSP(organic solderability preservative) 또는 마무리 도금으로 덮일 수 있다. 마무리 도금의 야금술 및/또는 금속층 두께는, 납땜 표면 및/또는 와이어 본딩 표면 등의 노출된 영역의 기능에 의존할 수 있다. 비활성의, 산소가 없는 표면은 납땜성 및/또는 와이어 본딩성을 유지할 수 있다.
마무리 도금을 위한 이러한 야금술은 통상적으로, 도금된 표면으로의 구리 확산과 어셈블리 동안에 공기 및/또는 상승된 온도로의 노출로 인한 후속된 산화를 방지하는 확산 장벽을 포함한다. 확산 장벽은, 예를 들어, 이용되는 화학적 성질에 따라, 전기도금된 니켈(Ni) 또는 무전해 Ni(P)일 수 있다. 종래에, 약 2.5 um 내지 약 8 um의 두께를 갖는 니켈은, MCM 및/또는 SiP 어셈블리 동안에 마주치는 열적 일탈(thermal excursion) 동안에 라미네이트 기판이 납땜성을 유지하기에 충분히 두꺼운 확산 장벽층으로서 확립되었다. 금(Au) 와이어 본딩의 경우, 전해 또는 무전해 Au는 약 0.4 um 내지 0.9 um의 범위에서 선택된 두께를 갖는 금 본딩층을 형성하는데 이용될 수 있다. 그러나, Ni 위의 더 얇은 액침(immersion) Au 층은 일반적으로 대량 어셈블리 동작에서 신뢰성 있는 Au 와이어 본딩을 제공하지 않았다. 무전해 Ni / 무전해 팔라듐(Pd) / 액침 Au가 납땜 및 Au 와이어 본딩을 포함한 와이어 본딩에 이용가능하게 되었다. 이것은 Au 두께에서의 감소로 인해 비용 효율적인 마무리가 될 수 있다. 무전해 Ni / 무전해 Pd / 액침 Au는, 특별히 더 높은 주파수에서, 노출된 (마무리 도금된) 영역에서 도전체 손실을 증가시킬 수 있다.
전해 또는 무전해 NiAu 또는 NiPdAu 도금 기술은 현재 라미네이트 기판에서 이용된다. 무전해 NiPdAu는 더욱 손실성의 전기 특성에도 불구하고 성공적으로 구현되었다. 일부 RF 모듈들은, 특히, 더 두꺼운 금으로 인한 더 높은 비용에도 불구하고 모듈 성능을 위한 더 높은 주파수(예를 들어, 약 1.9 Ghz 이상의 주파수)에서 더 낮은 손실을 갖는 전해 또는 무전해 NiAu를 여전히 이용한다.
A. 전송 라인
이제 도 67a를 참조하면, 본 발명의 일부 실시예에 따른 전송 라인(757)의 단면이 예시되어 있다. 도 67a에 도시된 단면은 전송 라인(757)의 일부 또는 전부의 단면을 나타낼 수 있다. 전송 라인(757)은, 본딩층(758), 장벽층(759), 확산 장벽층(761), 및 도전층(762)을 포함할 수 있다. 전송 라인(757)은, RF 회로에서 구현될 수 있고 RF 신호를 전송하기 위해 구성될 수 있다. 전송 라인(757)은 라미네이트 기판 상에 구현될 수 있다. 일부 구현에 따르면, 본딩층(758), 장벽층(759), 및 확산 장벽층(761)은 마무리 도금으로 간주될 수 있고 도전층(762)은 와이어로 간주될 수 있다. 일부 구현에서, 전송 라인(757)은 길이가 적어도 약 5 um, 10 um, 15 um, 20 um, 25 um, 50 um, 75 um, 100 um, 250 um 또는 500 um일 수 있다.
소정 구현에서, 전송 라인(757)은, 금 본딩층, 팔라듐 장벽층, 니켈 확산 장벽층, 및 구리 도전층을 포함할 수 있다. 예를 들어, 이들 구현 중 일부에서, 전송 라인(757)은, 약 0.1 um의 두께를 갖는 금 본딩층, 약 0.1 um의 두께를 갖는 팔라듐 장벽층, 약 0.04 um 내지 0.5 um 범위로부터 선택된 두께를 갖는 니켈 확산 장벽층, 및 약 20 um의 두께를 갖는 구리 도전층을 포함할 수 있다. 전송 라인(757)의 마무리 도금은, 구리 도전층 위의 니켈 무전해 도금, 니켈 위의 팔라듐 무전해 도금, 및 팔라듐 위의 금의 액침 도금에 의해 형성될 수 있다. 이러한 전송 라인의 마무리 도금을 형성하는 다른 적절한 프로세스 및/또는 서브 프로세스들이 대안적으로 구현될 수 있다. 예를 들어, 니켈 확산 장벽층은 구리 도전층 위에 전기도금될 수 있다.
전송 라인(757)은, 소정 구현에서, 금 본딩층, 팔라듐 장벽층, 니켈 확산 장벽층, 및 구리 도전층을 포함하지만, 전송 라인(757)의 하나 이상의 층을 구현하기 위해 다른 재료가 대안적으로 이용될 수 있다는 것을 이해해야 한다.
전송 라인(757)의 본딩층(758)은 납땜 및/또는 와이어 본딩을 위해 구성된 본딩 표면을 가질 수 있다. 본딩층(758)은 본딩 표면에서 RF 신호를 수신하도록 구성될 수 있다. 일부 구현에 따르면, 다이의 핀은 본딩층(758)의 본딩 표면에 본딩될 수 있다. 예를 들어, 전력 증폭기 다이의 출력은 본딩층(758)의 본딩 표면에 본딩될 수 있고, 전송 라인(757)을 통해, 필터 및/또는 RF 스위치 등의 하나 이상의 RF 컴포넌트에 전송될 수 있다. 본딩층(758)은 금을 포함할 수 있다. 일부 구현에서, 금 본딩층의 두께는 약 0.05 um 내지 0.15 um 범위로부터 선택될 수 있다. 소정 구현에 따르면, 금 본딩층의 두께는 약 0.1 um일 수 있다.
전송 라인(757)의 장벽층(759)은 오염물질이 본딩층(758)에 들어가지 못하게 할 수 있다. 장벽층(759)은 본딩층(758)에 근접할 수 있다. 도 67a의 배향에서, 본딩층(758)은 장벽층(759) 위에 배치된다. 일부 구현에서, 장벽층(759)의 주 표면은, 예를 들어, 도 67a에 도시된 바와 같이, 본딩층(758)의 주 표면에 직접 접촉할 수 있다. 도 67a에 나타낸 바와 같이, 장벽층(759)은 본딩층(758)과 확산 장벽층(761) 사이에 있을 수 있다. 장벽층(759)은 팔라듐을 포함할 수 있다. 일부 구현에서, 팔라듐 장벽층의 두께는 약 0.03 um 내지 약 0.15 um 범위로부터 선택될 수 있다. 소정 구현에 따르면, 팔라듐 장벽층의 두께는 약 0.1 um일 수 있다.
전송 라인(757)의 확산 장벽층(761)은 오염물질이 본딩층(758) 및/또는 장벽층(759)에 들어가지 못하게 하도록 구성될 수 있다. 예를 들어, 일부 구현에서, 확산 장벽층(761)은 구리 도전층으로부터의 구리가 금 본딩층으로 확산되지 못하게 할 수 있다. 확산 장벽층(761)은 도전층(762)에 접착 표면을 제공할 수 있다. 소정 구현에 따르면, 확산 장벽층(761)의 접착 표면은 구리 도전층에 접착할 수 있다.
확산 장벽층(761)은, RF 신호가 도전층(762)에서 전파하는 것이 허용되도록 충분히 작은 두께를 가질 수 있다. 예를 들어, 확산 장벽층(761)의 두께는 RF 범위 내의 주파수에서(예를 들어, 약 0.9 GHz 내지 20 GHz 범위에서 선택된 주파수에서) 확산 장벽층(761)의 표피 깊이보다 작을 수 있다. 이것은 RF 신호가 확산 장벽층(761)을 관통하는 것을 허용할 수 있다. RF 범위의 원하는 주파수에서 재료의 표피 깊이보다 작은 두께와 재료의 확산 장벽층(761)에 의해, RF 신호가 또한 본딩층(758)과 장벽층(759)을 관통한다고 가정하면, RF 신호의 실질적 전부는 전송 라인(757)의 도전층(762)에서 이동해야 한다. RF 신호가 본딩층(758)을 관통하기 위해, 본딩층(758)의 두께는 RF 범위의 원하는 주파수에서 본딩층(758)을 형성하는 재료의 표피 깊이보다 작을 수 있다. 유사하게, RF 신호가 장벽층(759)을 관통하기 위해, 장벽층(759)의 두께는 RF 범위의 원하는 주파수에서 장벽층(759)을 형성하는 재료의 표피 깊이보다 작을 수 있다.
확산 장벽층(761)은 본딩층(758)과 도전층(762) 사이에 있을 수 있다. 도 67a의 배향에서, 장벽층(759)은 확산 장벽층(761) 위에 배치되고 확산 장벽층(761)은 도전층(762) 위에 배치된다. 일부 구현에서, 확산 장벽층(761)의 주 표면은, 예를 들어, 도 67a에 도시된 바와 같이, 장벽층(759) 및/또는 도전층(762)의 주 표면에 직접 접촉할 수 있다.
확산 장벽층(761)은 니켈을 포함할 수 있다. 일부 구현에서, 확산 장벽층(761)은 니켈일 수 있다. 니켈 확산 장벽층은 또한, 도전층으로부터의 구리가 금 본딩층으로 확산하는 것을 방지할 수 있다. 니켈 장벽층의 두께는 RF 범위의 주파수에서 니켈의 표피 깊이보다 작을 수 있다. 예를 들어, 니켈의 두께는 약 0.45 GHz 내지 20 GHz 범위로부터 선택된 주파수에서 니켈의 표피 깊이보다 작을 수 있다. 이것은 RF 신호가 확산 장벽층(761)을 관통하여 도전층(762)에 이르는 것을 허용할 수 있다. 일부 구현에 따르면, 니켈 확산층의 두께는 약 0.3 GHz, 0.35 GHz, 0.4 GHz, 0.45 GHz, 0.5 GHz, 0.6 GHz, 0.7 GHz, 0.8 GHz, 0.9 GHz, 1 GHz, 2 GHz, 5 GHz, 6 GHz, 10 GHz, 12 GHz, 15 GHz, 또는 20 GHz에서 니켈의 표피 깊이보다 작을 수 있다. 확산 장벽층에 대해 니켈 대신에 대안적 재료가 이용될 때, 이러한 확산 장벽층의 두께는, 약 0.3 GHz, 0.35 GHz, 0.4 GHz, 0.45 GHz, 0.5 GHz, 0.6 GHz, 0.7 GHz, 0.8 GHz, 0.9 GHz, 1 GHz, 2 GHz, 5 GHz, 6 GHz, 10 GHz, 12 GHz, 15 GHz, 또는 20 GHz에서 대안적 재료의 표피 깊이보다 작을 수 있다.
일부 구현에서, 니켈 확산 장벽층의 두께는 약 2 um, 1.75 um, 1.5 um, 1.25 um, 1 um, 0.95 um, 0.9 um, 0.85 um, 0.8 um, 0.75 um, 0.7 um, 0.65 um, 0.6 um, 0.55 um, 0.5 um, 0.45 um, 0.4 um, 0.35 um, 0.3 um, 0.25 um, 0.2 um, 0.15 um, 0.1 um, 0.09 um, 0.05 um, or 0.04 um보다 작을 수 있다. 소정 구현에서, 니켈 확산 장벽층의 두께는 다음과 같은 범위들 중 하나로부터 선택될 수 있다: 약 0.04 um 내지 0.7 um, 약 0.05 um 내지 0.7 um, 약 0.1 um 내지 0.7 um, 약 0.2 um 내지 0.7 um, 약 0.04 um 내지 0.5 um, 약 0.05 um 내지 0.5 um, 약 0.09 um 내지 0.5 um, 약 0.04 um 내지 0.16 um, 약 0.05 um 내지 0.15 um, 약 0.1 um 내지 0.75 um, 약 0.2 um 내지 0.5 um, 약 0.14 um 내지 0.23 um, 약 0.09 um 내지 0.21 um, 약 0.04 um 내지 0.2 um, 약 0.05 um 내지 0.5 um, 약 0.15 um 내지 0.5 um; 또는 약 0.1 um 내지 0.2 um. 한 예로서, 니켈 확산 장벽층의 두께는 약 0.1 um일 수 있다. 이들 대안적 구현들 모두에서, 니켈 확산 장벽층은 비-제로 두께를 가진다.
RF 신호는 전송 라인(757)의 도전층(762)에서 전파할 수 있다. 예를 들어, RF 신호는, 본딩층(758), 장벽층(759), 및 확산 장벽층(761)을 관통하여 도전층(762)에서 전파할 수 있다. RF 신호의 실질적 전부는 전송 라인(757)의 도전층(762)에서 전파할 수 있다. 도전층(762)은 확산 장벽층(761)의 접착 표면에 접착될 수 있다. 도전층(762)은 전송 라인(757)을 따라 RF 신호를 전파하기 위한 임의의 적절한 재료를 포함할 수 있다. 예를 들어, 도전층은, 구리, 알루미늄, 은 등, 또는 이들의 임의 조합을 포함할 수 있다. 소정 구현에서, 도전층(762)은 구리일 수 있다. 소정 구현에 따르면, 도전층(762)의 두께는 약 10 um 내지 약 50 um 범위로부터 선택될 수 있다. 이들 구현들 중 일부에서, 도전층의 두께는 약 15 um 내지 약 30 um 범위로부터 선택될 수 있다.
도 67b는 도 67a의 예시의 전송 라인을 개략적으로 나타낸다. 전송 라인(757)은, 소정 구현에 따라, 한 노드로부터 또 다른 노드로 RF 신호를 전송하기 위해 하나보다 많은 전송 라인(757)을 포함할 수 있다. 예를 들어, 도 67b에 나타낸 전송 라인(757)은 함께 도 69의 전송 라인(757)을 구현할 수 있다. 도 67b의 전송 라인(757)은 제1 노드 RFIN으로부터 제2 노드 RFOUT으로 RF 신호를 전송하는 매체로서 역할한다. 하나 이상의 전송 라인(757)은, 전력(예를 들어, Vcc) 또는 접지 등의, 전력 레일에 결합된 한쪽 끝을 가질 수 있다. 예시된 바와 같이, 각각의 전송 라인(757)은 커패시터 C1, C2, 또는 C3을 통해 접지에 결합될 수 있다.
B. 표피 깊이 계산
앞서 언급된 바와 같이, 전송 라인(757)의 확산 장벽층(761)은, RF 신호가 도전층을 관통하는 것이 허용되도록 하는 충분히 작은 두께와 재료를 포함할 수 있다. 따라서, 확산 장벽층(761)은, 원하는 주파수에서 재료의 표피 깊이보다 작은 두께를 가질 수 있다. 표피 깊이는 수학식 (5)로 나타낼 수 있다.
Figure 112015004037734-pct00008
수학식 (5)에서, δ는 미터 단위의 표피 깊이를 나타내고, μ0은 4π×10-7 Henries/meter (약 1.2566370614×10-6 Henries/meter)의 값을 갖는 자유 공간의 투자율을 나타내며, μr은 매체의 비투자율(relative permeability)을 나타내며, ρ는 (매체의 상호 전도도와 같을 수 있는) W·m 단위의 매체의 저항을 나타내고, f는 매체를 관통하는 전류의 Hz 단위의 주파수를 나타낼 수 있다.
이하의 표 2는 3개의 전송 라인의 다양한 층들의 도금 두께를 포함한다. 표 2 내의 데이터는 NiAu 마무리 도금을 갖는 전송 라인과 상이한 니켈층 두께를 갖는 NiPdAu 마무리 도금을 갖는 2개의 상이한 전송 라인에 대응한다. NiPdAu 마무리 도금을 갖는 전송 라인들 중 하나는 5 um의 니켈 두께를 가지며 NiPdAu 마무리 도금을 갖는 다른 전송 라인은 0.1 um의 니켈 두께를 가진다. 5 um의 니켈 두께는 종래에 이용되어 왔던 허용가능한 니켈 두께 범위(예를 들어, 2.5 um 내지 8 um) 내에 있다. 표 2의 데이터에 대응하는 전송 라인들 3개 모두에서, 도전층은 구리이다. NiPdAu 마무리 도금을 갖는 전송 라인은 도 67a에 도시된 단면을 가질 수 있다. NiAu 마무리 도금을 갖는 전송 라인은, 금 층 본딩층이 니켈 확산 장벽층 바로 위에 있고 니켈층이 구리 도전층 바로 위에 있는, 장벽층(759) 없는 도 67a와 유사한 단면을 가질 수 있다.
Figure 112015004037734-pct00009
이들 3개의 전송 라인의 표피 깊이는 수학식 (5)와 아래의 표 3에 포함된 재료 속성을 이용하여 계산될 수 있다. 니켈의 비투자율은 니켈층을 형성하는데 이용되는 프로세스에 따라 달라질 수 있다. 예를 들어, 무전해 니켈 프로세스에서 인 함량은 니켈의 비투자율에 영향을 줄 수 있다. 표 3에 열거된 니켈 투자율의 범위는 니켈 투자율의 전형적 범위를 점유할 수 있다.
Figure 112015004037734-pct00010
RF 범위의 6개의 상이한 주파수들에서 구리, 니켈, 팔라듐, 및 금에 대한 계산된 표피 깊이가 이하의 표 4에 도시되어 있다.
Figure 112015004037734-pct00011
표 4에 도시된 데이터는, 0.45 GHz, 0.9 GHz, 1.9 GHz, 5 GHz, 12 GHz, 또는 20 GHz의 주파수를 갖는 신호의 다수는 NiAu 마무리 도금을 갖는 전송 라인의 니켈에서 이동해야 한다는 것을 나타낸다. 금의 두께(즉, 0.4 um)는 금에 대한 표피 깊이(즉, 0.45 GHz에서 3.70 um, 0.9 GHz에서 2.62 um, 1.9 GHz에서 1.8 um, 5 GHz에서 1.11 um, 12 GHz에서 0.72 um, 및 20 GHz에서 0.56 um)보다 작고 니켈의 두께(즉, 5 um)는 니켈의 표피 깊이(즉, 0.45 GHz에서 0.29 - 0.7 um, 0.9 GHz에서 0.2 - 0.5 um, 1.9 GHz에서 0.14-0.34 um, 5 GHz에서 0.09 - 0.21 um, 12 GHz에서 0.06 - 0.14 um, 및 20 GHz에서 0.04 - 0.11 um)보다 크기 때문에, 0.45 GHz 0.9 GHz, 1.9 GHz, 5 GHz, 12 GHz, 및 20 GHz에서의 신호는 금과 니켈층 양쪽 모두에서 이동해야 한다. 니켈의 두께는 약 0.45 GHz 내지 20 GHz의 주파수 범위에서 표피 깊이보다 크기 때문에, 이 주파수 범위에서의 신호는 니켈층을 관통하지 않아야 한다. 표피 깊이는 더 높은 주파수들에서 더 작아야 하기 때문에, 20 GHz보다 큰 주파수에서의 신호도 역시 니켈층을 관통하지 않아야 한다. 금은 5 um의 니켈 두께를 갖는 NiPdAu 마무리 도금을 갖는 전송 라인(즉, 0.1 um)에 비해 NiAu 마무리 도금을 갖는 전송 라인에서 더 두껍기(즉, 0.4 um) 때문에, 5 um 니켈을 갖는 NiPdAu 전송 라인에 비해 NiAu 전송 라인에서 비교적 더 많은 신호가 니켈에 비해 금에서 도전되어, NiAu 전송 라인을 비교적 손실이 적게 한다.
표 4에 도시된 데이터는 또한, 0.45 GHz, 0.9 GHz, 1.9 GHz, 5 GHz, 12 GHz, 또는 20 GHz의 주파수를 갖는 신호의 다수는 5 um의 니켈 두께를 갖는 NiPdAu 마무리 도금을 갖는 전송 라인의 니켈에서 이동해야 한다는 것을 나타낸다. 금의 두께(즉, 0.1 um)와 팔라듐의 두께(0.09 um) 양쪽 모두는 그들 각각의 표피 깊이(즉, 금의 경우, 0.45 GHz에서 3.70 um, 0.9 GHz에서 2.62 um, 1.9 GHz에서 1.8 um, 5 GHz에서 1.11 um, 12 GHz에서 0.72 um, 및 20 GHz에서 0.56 um; 팔라듐의 경우, 0.45 GHz에서 7.73 um, 0.9 GHz에서 5.47 um, 1.9 GHz에서 3.76 um, 5 GHz에서 2.32 um , 12 GHz에서 1.50 um, 및 20 GHz에서 1.16 um)보다 작고 니켈의 두께(즉, 5 um)는 니켈의 표피 깊이(즉, 0.45 GHz에서 0.29 - 0.7 um, 0.9 GHz에서 0.2 - 0.5 um, 1.9 GHz에서 0.14 - 0.34 um, 5 GHz에서 0.09 - 0.21 um, 12 GHz에서 0.06 - 0.14 um, 및 20 GHz에서 0.04 - 0.11 um)보다 크기 때문에, 0.45 GHz, 0.9 GHz, 1.9 GHz, 5 GHz, 12 GHz, 또는 20 GHz에서의 신호의 다수는 니켈에서 이동해야 한다. 니켈의 두께는 약 0.45 GHz 내지 20 GHz의 주파수 범위에서 표피 깊이보다 크기 때문에, 이 주파수 범위에서의 신호는 니켈층을 관통하지 않아야 한다. 표피 깊이는 더 높은 주파수들에서 더 작아야 하기 때문에, 20 GHz보다 큰 주파수에서의 신호도 역시 니켈층을 관통하지 않아야 한다. 따라서, 금의 본딩 표면을 통해 5 um의 니켈 두께를 갖는 NiPdAu 전송 라인에 전기적으로 결합된 RF 신호의 다수는 니켈에서 전파해야 한다.
대조적으로, 표 4에 도시된 데이터는, 0.45 GHz, 0.9 GHz, 1.9 GHz, 5 GHz, 12 GHz, 또는 20 GHz의 주파수를 갖는 신호의 다수는 0.1 um의 니켈 두께를 갖는 NiPdAu 마무리 도금을 갖는 전송 라인의 구리에서 이동해야 한다는 것을 나타낸다. 금, 팔라듐, 및 니켈의 두께는 각각 그들 각각의 표피 깊이보다 작기 때문에, 0.45 GHz, 0.9 GHz, 1.9 GHz, 5 GHz, 12 GHz, or 20 GHz에서의 신호의 다수는 구리까지 관통해야 한다. 표피 깊이는 더 높은 주파수들에서 더 작기 때문에, 20 GHz보다 큰 주파수에서의 신호도 역시 구리까지 관통해야 한다. 따라서, 금의 본딩 표면을 통해 0.1 um 니켈 두께를 갖는 NiPdAu 전송 라인에 전기적으로 결합된 RF 신호의 다수는 구리에서 전파해야 한다.
표 3에 도시된 바와 같이, 구리는 니켈의 저항의 약 1/5의 저항을 가진다. 따라서, 0.1 um의 니켈 두께를 갖는 NiPdAu 마무리 도금을 갖는 전송 라인은, 0.45 Ghz 이상의 주파수에서 신호를 전송할 때 표 1 및 표 3의 데이터에 대응하는 3개의 전송 라인의 가장 작은 저항 손실을 가져야 한다. 표 4의 데이터는 또한, 20 GHz의 주파수를 갖는 신호는 0.11 um 미만의 두께를 갖는 니켈을 관통할 수 있고, 12 GHz의 주파수를 갖는 신호는 0.14 um 미만의 두께를 갖는 니켈을 관통할 수 있고, 5 GHz의 주파수를 갖는 신호는 0.2 um 미만의 두께를 갖는 니켈을 관통할 수 있고, 1.9 GHz의 주파수를 갖는 신호는 0.34 um 미만의 두께를 갖는 니켈을 관통할 수 있고, 0.9 GHz의 주파수를 갖는 신호는 0.5 um 미만의 두께를 갖는 니켈을 관통할 수 있고, 0.45 GHz의 주파수를 갖는 신호는 0.7 um 미만의 두께를 갖는 니켈을 관통할 수 있다는 것을 나타낸다. 따라서, 금과 팔라듐 두께가 신호의 각각의 주파수에서의 표피 깊이보다 작다고 가정하면, 이들 신호들은 0.1 um의 니켈 두께를 갖는 NiPdAu 마무리 도금을 갖는 전송 라인의 구리에서 전파해야 한다. 수학식 (5)와 표 2와 3의 데이터에 기초하여, 약 22 GHz까지의 주파수를 갖는 신호는 약 0.1 um의 두께를 갖는 니켈까지 관통할 수 있어야 한다.
C. 와이어 본딩
전송 라인(757)은 일부 구현에서 와이어 본드를 통해 다이의 핀에 전기적으로 결합될 수 있다. 와이어 등의 도전체는 전송 라인(757)에 RF 신호를 제공할 수 있다. 도 68a는 도 67a의 전송 라인(757)으로의 와이어 본딩의 예를 나타낸다. 도 68a에 나타낸 바와 같이, 전송 라인(757)은 기판(772) 상에 포함될 수 있다. 다이(774)는 또한 기판(772)에 결합될 수 있다. 와이어(763)는 전송 라인(757)의 본딩층(758)의 본딩 표면을 다이(774)에 전기적으로 접속할 수 있다. 이런 방식으로, 전송 라인(757)은 본딩층(758)의 본딩 표면에서 RF 신호를 수신할 수 있다. 와이어(763)는, 볼 본드(ball bond, 764), 넥(neck, 766), 스팬(span, 767), 힐(heel, 768), 스티치 본드(stitch bond, 769)(또는 대안으로서 ?지 본드), 또는 이들의 임의 조합을 포함할 수 있다.
일부 와이어 본드 규격은, 와이어(763)는 특정한 고장이나 고장들을 겪지 않고 최소한의 인장 강도를 가져야 한다는 것을 명시한다. 예를 들어, 일부 응용에서, 와이어 본드 규격은, 와이어가 열 노출(예를 들어, 175℃에서 12시간 동안의 리플로우 또는 베이킹) 이후에 적어도 3g의 인장 강도와 무 스티치 리프트 실패 모드(no stitch lift failure mode)를 가져야 한다고 명시하고 있다.
20 um 두께의 Au 및 20um 두께의 Cu 와이어에 대한 실험 데이터가 수집되었다. NiAu 마무리 도금을 갖는 전송 라인 및 상이한 니켈층 두께(5 um 및 0.1 um)를 갖는 NiPdAu 마무리 도금을 갖는 2개의 상이한 전송 라인을 포함한 3개의 상이한 전송 라인에서 Au 와이어가 테스팅되었다. NiAu 마무리 도금을 갖는 전송 라인 및 상이한 니켈층 두께(5 um 및 0.1 um)를 갖는 NiPdAu 마무리 도금을 갖는 2개의 상이한 전송 라인을 포함한 3개의 상이한 전송 라인에서 Cu 와이어도 역시 테스팅되었다. 마무리 도금은 NiAu 및 NiPdAu에 대해 표 2에 도시된 값들에 대응한다. 실험의 샘플 조건은, 와이어 본드 이전에 표준 어셈블리 프로세스(표면 탑재 부착 및 플라즈마)와, 와이어 본딩성에 영향을 미치는 Ni 확산 장벽층을 통한 Cu 확산에 대해 테스트하는 극한 열 노출(표면 탑재 부착 및 베이킹 및 플라즈마)을 포함했다. 표준 어셈블리 프로세스에 대한 실험 데이터는, 열 노출 이후에 와이어 직경에 따라 Au 와이어들 모두가 3-4 g 인장 강도 규격을 초과해야 한다는 것을 나타낸다. 표준 어셈블리 프로세스에 대한 실험 데이터는 또한, 프로세스 파라미터들이 최적화되지 않았더라도, Cu 와이어들의 대부분은 3-4 g 인장 강도 규격을 초과해야 한다는 것을 나타낸다. 극한 열 노출하에서 테스팅된 모든 와이어 인장은 3 g 인장 강도 규격과 무 스티치(no stitch) 리프트 실패 모드 기준을 만족 또는 초과했다. 따라서, 실험 데이터는, MCM에 대한 0.1 um Ni 두께를 갖는 NiPdAu 마무리 도금의 와이어 본딩성의 가능성을 확인해 주고 있다.
D. 기판 및 어레이
도 68b는 도 67a의 전송 라인(757)을 포함하는 기판(772)의 예를 나타낸다. 시스템(772)은 하나 이상의 전송 라인(757)을 포함할 수 있다. 기판(772)은 여기서 설명된 기판의 특징들의 임의 조합을 포함할 수 있다. 예를 들어, 기판(772)은 NiPdAu 마무리 도금을 포함하는 라미네이트 기판일 수 있다.
복수의 기판(772)이 동일한 처리 장비에 의해 동시에 제조될 수 있다. 도 68c는 도 68b의 복수의 기판(772)을 포함하는 어레이(773)의 예를 나타낸다. 일부 구현에서, 어레이(773)는, RF 신호의 전송을 위해 구성된 전송 라인(757)을 갖는 기판(772)을 포함하는 라미네이트 패널일 수 있다. 도 68c에 도시된 어레이(773)는 25개의 기판(772)을 포함하지만, 다른 구현에서 어레이(773)는 임의의 적절한 개수의 기판(772)을 포함할 수 있다. 예를 들어, 여기서 설명된 마무리 도금 기술의 특징들의 임의 조합을 포함하는 프로세스에서, 전송 라인(757)은 복수의 기판(772) 상에 형성될 수 있다. 그 다음, 예를 들어, 레이저 다이싱, 다이아몬드 톱질, 또는 기타 임의의 적절한 방법에 의해, 전송 라인(757)을 형성한 후에, 개별 기판(772)들이 서로 분리될 수 있다.
E. 도금 기술
0.1 um 니켈 두께를 갖는 NiPdAu 도금 기술은 비용을 줄일 수 있다. 이 도금 기술은 또한, RF 성능을 개선시키거나 최소한의 RF 성능 충격을 가질 수 있다. 앞서 논의된 데이터와 계산에 의해 표시된 바와 같이, 0.1 um 니켈 두께를 갖는 NiPdAu 도금에서, 금, 팔라듐, 및 니켈 층들에서 이동하는 RF 신호의 양이 감소될 수 있고 RF 에너지는 라미네이트 상의 구리층 등의 도전층에서 증가 및/또는 최대화될 수 있으면서 납땜성과 와이어본딩성을 유지할 수 있다. 다른 실험 데이터는, (구리층에서 이동하는 신호 모두에서) 어떠한 마무리 도금도 최저의 삽입 손실을 제공하지 않는다는 것을 나타낸다.
NiPdAu 도금 기술의 한 예는 무전해 NiPdAu이다. 무전해 NiPdAu의 경우, RF 신호는, 예를 들어, 앞서 논의된 계산과 데이터로 표시된 바와 같이, 니켈층이 신호의 주파수에서 표피 깊이보다 두껍다면 니켈층을 관통하지 못할 수도 있다. 니켈 두께가 니켈의 표피 깊이 미만으로(예를 들어, 약 0.1 um로) 감소된다면, RF 신호는, 니켈, 팔라듐, 및 금 도금층을 관통할 수 있다. 결과적으로, RF 신호 에너지의 주요 부분은 구리층에 있어야 한다. 구리는, 금, 팔라듐, 및 니켈에 비해 상당히 낮은 RF 손실을 가진다. 니켈 두께가 0.1 um인 NiPdAu 마무리 도금을 갖는 전송 라인에서의 RF 손실은 전해 NiAu 및/또는 무전해 NiAu 마무리 도금을 갖는 비슷한 전송 라인에서의 RF 손실보다 작을 수 있다. 따라서, 전체 전기 성능은 니켈 두께가 0.1 um인 NiPdAu 마무리 도금을 이용함으로써 행상될 수 있다. 출력 정합망 손실은, 일부 구현에서는 1.9 Ghz에서 약 0.8 dB로부터 0.5 dB로 감소될 수 있고, 이것은 PA 전력 부가된 효율을 약 3%만큼 향상시킬 수 있다. 이것은, 니켈 두께가 0.1 um인 NiPdAu 마무리 도금을 포함하는 제품의 상당한 수율 향상 및/또는 경쟁력 향상으로 전환될 수 있다.
RF 손실 특성규명을 위해 출력 정합망에서 2개의 상이한 임피던스(6 오옴 및 4 오옴)에서 실험 데이터가 수집되었다. 6 오옴 출력 정합망의 경우, 실험 데이터는 손실이 약 0.2 dB만큼 개선되었다는 것을 나타낸다. 4 오옴 출력 정합망의 경우, 실험 데이터는 손실이 약 0.3 dB만큼 개선되었다는 것을 나타낸다. Ni 두께가 0.1 um인 무전해 NiPdAu 마무리 도금을 포함하는 전송 라인은, Ni 두께가 5 um인 표준 무전해 NiPdAu를 갖는 비슷한 전송 라인 또는 무전해 NiAu 전송 라인보다 낮은 손실을 가졌다.
F. 모듈
도 69는 도 67a의 전송 라인(757)을 포함할 수 있는 모듈(770)의 개략적 블록도이다. 모듈(770)은 일부 구현에서 멀티칩 모듈 및/또는 전력 증폭기 모듈이라 부를 수 있다. 모듈(770)은, 기판(772)(예를 들어, 팩키징 기판), 다이(774)(예를 들어, 전력 증폭기 다이), 정합망(775) 등, 또는 이들의 임의 조합을 포함할 수 있다. 예시되지는 않았지만, 모듈(770)은, 일부 구현에서, 기판(772)에 결합된 하나 이상의 다른 다이 및/또는 하나 이상의 회로 요소를 포함할 수 있다. 하나 이상의 다른 다이는, 예를 들어, 전력 증폭기 바이어스 회로 및/또는 직류 대 직류(DCDC) 변환기를 포함할 수 있는 제어기 다이를 포함할 수 있다. 팩키징 기판 상에 탑재된 예시적인 회로 요소(들)은, 예를 들어, 인덕터(들), 커패시터(들) 등, 임피던스 정합망(들) 등, 또는 이들의 임의 조합을 포함할 수 있다.
모듈(770)은, 모듈(770)의 기판(772)에 탑재 및/또는 결합된 복수의 다이 및/또는 기타의 컴포넌트를 포함할 수 있다. 일부 구현에서, 기판(772)은, 다이 및/또는 컴포넌트를 지지하고 모듈(770)이 전화 기판 등의 회로 기판 상에 탑재될 때 외부 회로로의 전기 접속을 제공하도록 구성된 다중층 기판일 수 있다. 기판(772)은, 예를 들어, 여기서 설명된 라미네이트 및/또는 마무리 도금의 특징들의 임의 조합을 포함한, 마무리 도금을 갖는 라미네이트를 포함할 수 있다. 기판(772)은, 여기서 설명된 전송 라인의 특징들의 임의 조합을 포함한 전송 라인(757)을 통해 컴포넌트들 사이에 전기 접속을 제공할 수 있다. 예를 들어, 예시된 바와 같이, 전송 라인(757)은 전력 증폭기 다이(774)를 출력 정합망(775)에 전기적으로 접속할 수 있다.
전력 증폭기 다이(774)는 모듈(770)의 입력 핀(RF_IN)에서 RF 신호를 수신할 수 있다. 전력 증폭기 다이(774)는, 예를 들어, RF 신호를 증폭하도록 구성된 다단 전력 증폭기를 포함한, 하나 이상의 전력 증폭기를 포함할 수 있다. 전력 증폭기 다이(774)는, 입력 정합망(776), (구동기 증폭기(DA))라 부를 수 있는) 제1단 전력 증폭기(777), 단간 정합망(778), (출력 증폭기(OA)라 부를 수 있는) 제2단 전력 증폭기(779), 제1단 전력 증폭기(777)를 바이어싱하도록 구성된 제1단 바이어스 회로(780), 제2단 전력 증폭기(779)를 바이어싱하도록 구성된 제2단 바이어스 회로(781), 또는 이들의 임의 조합을 포함할 수 있다. 전력 증폭기는 제1단 전력 증폭기(777)와 제2단 전력 증폭기(779)를 포함할 수 있다. RF 입력 신호는 입력 정합망(776)을 통해 제1단 전력 증폭기(777)에 제공될 수 있다. 제1단 전력 증폭기(777)는 RF 입력을 증폭하여 증폭된 RF 입력을 단간 정합 회로(778)를 통해 제2단 전력 증폭기(779)에 제공할 수 있다. 제2단 전력 증폭기(779)는 증폭된 RF 출력 신호를 생성할 수 있다.
증폭된 RF 출력 신호는 출력 정합망(775)을 통해 전력 증폭기 다이(774)의 출력 핀(RF_OUT)에 제공될 수 있다. 여기서 설명된 전송 라인(757)들 중 임의의 것은, 전력 증폭기의 출력(예를 들어, 제2단 전력 증폭기(779)에 의해 생성된 증폭된 RF 출력 신호) 및/또는 전력 증폭기 다이(774)의 출력을 임의의 컴포넌트에 결합하도록 구성될 수 있다. 따라서, 여기서 설명된 확산 장벽층(761)의 특징들의 임의 조합은 또한, 전력 증폭기의 출력 및/또는 전력 증폭기 다이(774)의 출력에서 구현될 수 있다. 정합망(775)은, 신호 반사 및/또는 기타의 신호 왜곡의 감소를 보조하기 위해 모듈(770) 상에 제공될 수 있다. 전력 증폭기 다이(774)는 임의의 적절한 다이일 수 있다. 일부 구현에서, 전력 증폭기(774) 다이는 갈륨 비소(GaAs) 다이이다. 이들 구현들 중 일부에서, GaAs 다이는 이종접합 쌍극성 트랜지스터(HBT) 프로세스를 이용하여 형성된 트랜지스터를 가진다.
모듈(770)은 또한, 예를 들어, 전력 증폭기 다이(774)에 전기적으로 접속될 수 있는, 하나 이상의 전원 핀을 포함할 수 있다. 하나 이상의 전원 핀은, 일부 구현에서 상이한 전압 레벨들을 가질 수 있는 VSUPPLY1 및 VSUPPLY2 등의, 공급 전압을 전력 증폭기에 제공할 수 있다. 모듈(770)은, 예를 들어, 멀티칩 모듈 상의 트레이스에 의해 형성될 수 있는, 인덕터(들) 등의 회로 요소(들)를 포함할 수 있다. 인덕터(들)는 초크 인덕터로서 동작할 수 있고, 공급 전압과 전력 증폭기 다이(774) 사이에 배치될 수 있다. 일부 구현에서, 인덕터(들)은 표면 탑재된다. 추가적으로, 회로 요소(들)은, 인덕터(들)와 병렬로 전기적으로 접속되고 핀 RF_IN 상에서 수신된 신호의 주파수 부근의 주파수에서 공진하도록 구성된 커패시터(들)를 포함할 수 있다. 일부 구현에서, 커패시터(들)는 표면 탑재 커패시터를 포함할 수 있다.
모듈(770)은, 예를 들어, 추가의 전력 증폭기 다이, 커패시터 및/또는 인덕터를 포함한, 더 많거나 더 적은 컴포넌트를 포함하도록 수정될 수 있다. 예를 들어, 모듈(770)은, 하나 이상의 추가의 정합망(775)을 포함할 수 있다. 또 다른 예로서, 모듈(770)은, 추가의 전력 증폭기 다이 뿐만 아니라, 추가의 전력 증폭기 다이와 모듈(770)의 전원 핀 사이에 배치된 병렬 LC 회로로서 동작하도록 구성된 추가의 커패시터와 인덕터를 포함할 수 있다. 모듈(770)은, 전력 증폭기 다이(774) 상에 배치된 입력단에 별도의 전원이 제공되는 구현에서 및/또는 모듈(770)이 복수의 대역에 걸쳐 동작하는 구현에서와 같이, 추가 핀을 갖도록 구성될 수 있다.
모듈(770)은, 약 3.2V 내지 4.2V의, 양호한 선형성, 고 효율(예를 들어, 28.25 dBm에서 약 40%의 PAE), 큰 동적 범위, 작고 낮은 프로파일 팩키지(예를 들어, 10-패드 구성을 갖는 3 mm x 3 mm x 0.9 mm), 전원 차단 제어, 낮은 콜렉터 전압 동작의 지원, 디지털 인에이블, 기준 전압을 요구하지 않음, CMOS 호환형 제어 신호, 통합된 방향성 커플러, 또는 이들의 임의 조합의, 저전압 정극성 바이어스 공급을 가질 수 있다.
일부 구현에서, 모듈(770)은, WCDMA(Wideband Code Division Multiple Access) 응용을 위해 개발된 완전 정합된 10-패드 표면 탑재 모듈인 전력 증폭기 모듈이다. 이러한 작고 효율적인 모듈은 전체의 1920-1980 MHz 대역폭 커버리지를 단일의 컴팩트 팩키지 내에 팩킹할 수 있다. 전체 전력 범위를 통틀어 달성되는 높은 효율성 때문에, 모듈(770)은 이동 전화에 대한 원하는 대화-시간을 전달할 수 있다. 모듈(770)은, HSDPA(High Speed Downlink Packet Access), HSUPA(High Speed Uplink Packet Access), 및 높은 전력 부가 효율을 갖는 LTE(Long Term Evolution) 데이터 전송의 엄격한 스펙트럼 선형성 요건을 충족할 수 있다. 지향성 커플러는 모듈(770) 내에 통합될 수 있고 이에 따라 외부 커플러에 대한 필요성을 제거할 수 있다.
다이(774)는, 모듈(770)의 모든 능동 회로를 포함하는 단일 갈륨 비소(GaAs) MMIC(Microwave Monolithic Integrated Circuit)에서 구현된 전력 증폭기 다이일 수 있다. MMIC는 온-보드 바이어스 회로 뿐만 아니라 입력 정합망(776)과 단간 정합망(778)을 포함할 수 있다. 출력 정합망(775)은, 효율과 전력 성능을 증가 및/또는 최적화하기 위해 모듈(770)의 팩키지 내의 다이(774)로부터 분리되어 구현된 50 ohm 부하를 가질 수 있다.
모듈(770)은, 높은 효율과 양호한 선형성을 유지하면서 모든 정극성 전압 DC 공급 동작을 제공하는 GaAs 이종접합 쌍극성 트랜지스터(HBT) BiFET 프로세스로 제조될 수 있다. 모듈(770)로의 1차 바이어스는, 약 3.2 내지 4.2V로부터 선택된 범위의 출력을 갖는 임의의 3-셀 Ni-Cd 배터리, 단일-셀 Li-Ion 배터리, 또는 기타의 적절한 배터리로부터 직접 또는 중간 컴포넌트를 통해 공급될 수 있다. 소정 구현에서는 어떠한 기준 전압도 필요하지 않다. 전원 차단은 인에이블 전압을 제로 볼트로 설정함으로써 달성될 수 있다. 일부 구현에 따르면, 배터리로부터 공급되는 전체의 1차 전압에서 전형적인 "오프" 누설은 수 마이크로암페어이므로 어떠한 외부 공급측 스위치도 필요하지 않다.
G. 모듈 데이터
도 70a 내지 도 70d는, 도 67a의 전송 라인과 도 69의 모듈에서 구현된 다른 전송 라인들간의 관계를 나타내는 그래프이다. 도 69를 참조하여 예시되고 설명된 모듈(770)과 유사한 모듈 기능이 상기 표 2-4를 참조하여 설명된 3개의 전송 라인과 함께 테스트되었다. NiAu 전송 라인은 5.5 um의 니켈 두께를 가졌다. 2개의 NiPdAu 전송 라인 마무리 도금은 각각 6 um와 0.1 um의 상이한 니켈 두께를 가진다. 테스트된 전송 라인은 약 25 um의 두께를 갖는 구리 도전층을 포함한다. 그 외의 경우, 테스트된 전송 라인은 상기 표 2-4를 참조하여 설명된 층 두께와 기타의 속성을 가진다.
도 70a 내지 도 70d에 도시된 바와 같이, NiPdAu 마무리 도금과 0.1 um의 니켈 두께를 갖는 전송 라인은, 성능 지수(FOM)로 측정될 때, 3개 타입의 전송 라인들 중 최상의 성능을 가진다. 또한, 이하의 표 5에 포함된 데이터는, 수율이 니켈 두께가 0.1 um인 NiPdAu 마무리 도금을 갖는 전송 라인과 니켈 두께가 6 um인 NiPdAu 마무리 도금을 갖는 전송 라인에 필적할만하다는 것을 나타낸다.
Figure 112015004037734-pct00012
전력 증폭기는, ACPR(adjacent channel power ratio), PAE(power added efficiency), FOM(Figure of merit) 등, 또는 이들의 임의 조합 등의, 다수의 메트릭에 기초하여 레이팅될 수 있다. ACPR은 전력 증폭기의 선형성을 평가하는 하나의 메트릭이다. PAE는 전력 증폭기의 전력 효율을 평가하는 하나의 메트릭이다. 예를 들어, 더 낮은 PAE는, 전력 증폭기를 포함하는 이동 전화 등의 전자 장치의 배터리 수명을 줄일 수 있다. FOM은 전력 증폭기의 전반적 품질을 특성규명하는 한 방식이다.
도 70a 및 도 70b는, 3개 타입의 전력 증폭기에 대응하는 고전력 고주파 동작을 위한 모듈(770)의 전력 증폭기에 대한 각각 ACPR과 PAE의 그래프이다. 표 6은 도 70a 및 도 70b로부터의 데이터의 일부를 요약한다.
Figure 112015004037734-pct00013
도 70c 및 도 70d는, 3개 타입의 전력 증폭기에 대응하는 고전력 저주파 동작을 위한 모듈(770)의 전력 증폭기에 대한 각각 ACPR과 PAE의 그래프이다. 표 7은 도 70c 및 도 70d로부터의 데이터의 일부를 요약한다.
Figure 112015004037734-pct00014
표 6 및 표 7의 데이터는, 니켈 두께가 0.1 um인 NiPdAu 마무리 도금을 갖는 전송 라인이 테스트된 전송 라인들 중 최상의 FOM을 가진다는 것을 나타낸다. 표 6의 데이터는, 니켈의 두께가 0.1 um인 NiPdAu 마무리 도금을 갖는 전송 라인에 대한 평균 FOM은, NiAu 도금을 갖는 비슷한 전송 라인에 대한 평균 FOM보다 0.35 더 양호하고 니켈 두께가 6 um인 NiPdAu 도금을 갖는 비슷한 전송 라인에 대한 평균 FOM보다 2.42 더 양호하다는 것을 나타낸다. 표 7의 데이터는, 니켈의 두께가 0.1 um인 NiPdAu 마무리 도금을 갖는 전송 라인에 대한 평균 FOM은, NiAu 도금을 갖는 비슷한 전송 라인에 대한 평균 FOM보다 2.27 더 양호하고 니켈 두께가 6 um인 NiPdAu 도금을 갖는 비슷한 전송 라인에 대한 평균 FOM보다 1.34 더 양호하다는 것을 나타낸다.
표 8은, 테스트된 3개 타입의 전송 라인을 갖는 모듈(770)의 고전력 대기 콜렉터 전류(IQCC)에 대한 데이터를 요약한다. 데이터는, 각 타입의 전송 라인을 포함하는 모듈들은 유사한 DC 성능을 가진다는 것을 나타낸다.
Figure 112015004037734-pct00015
표 9는, 테스트된 3개 타입의 전송 라인에 대응하는 모듈(770) 내의 전력 증폭기 고전력 고주파 이득에 대한 데이터를 요약한다. 표 9 내의 데이터는, 니켈 두께가 0.1 um인 NiPdAu 마무리 도금을 갖는 전송 라인을 갖는 모듈에서의 전력 증폭기는, 이들 전력 증폭기들이 가장 높은 평균 이득을 갖기 때문에 가장 낮은 삽입 손실을 가진다는 것을 나타낸다.
Figure 112015004037734-pct00016
H. RF 전송 라인에 의해 결합된 예시의 컴포넌트들
도 71은 도 67a의 전송 라인(757)을 통해 서로 결합된 2개의 무선 주파수(RF) 컴포넌트들의 개략적 블록도이다. 도 72a 내지 도 72f는 도 67a의 전송 라인(757)을 통해 서로 전기적으로 결합될 수 있는 다양한 컴포넌트들의 개략적 블록도이다. 예시된 컴포넌트들은, 예를 들어, 도 69를 참조하여 설명된 바와 같이, 여기서 설명된 기판들의 특징들의 임의의 조합을 포함하는 기판(772)에 결합될 수 있다. 한 예로서, 기판(772)은 마무리 도금을 가질 수 있다. 대안으로서 또는 추가적으로, 다양한 컴포넌트들은, 도 73을 참조하여 설명된 이동 장치(788) 등의 이동 장치에 포함될 수 있다.
도 71에 도시된 바와 같이, 전송 라인(757)은 제1 RF 컴포넌트(782)를 제2 RF 컴포넌트(783)에 전기적으로 결합할 수 있다. 제1 RF 컴포넌트(782)는, RF 신호를 전송하고, RF 신호를 수신하며, RF 신호를 처리하고, RF 신호를 조정하는 등 또는 이들의 임의 조합을 수행하도록 구성된 임의의 적절한 회로 요소를 포함할 수 있다. 유사하게, 제2 RF 컴포넌트(783)는, RF 신호를 전송하고, RF 신호를 수신하며, RF 신호를 처리하고, RF 신호를 조정하는 등 또는 이들의 임의 조합을 수행하도록 구성된 임의의 적절한 회로 요소를 포함할 수 있다. RF 컴포넌트의 비제한적 예로서는, 전력 증폭기, RF 스위치, 필터, 및 안테나 등이 포함된다.
도 72a 및 도 72b에 나타낸 바와 같이, 전력 증폭기(779)는 기판(772)에 포함된 전송 라인(757)에 전기적으로 결합된 출력을 가질 수 있다. 예를 들어, 전력 증폭기(779)의 출력은 전송 라인(757)에 와이어 본딩될 수 있다. 도 72a에 도시된 구현에서, 전송 라인(757)은 전력 증폭기(779)의 출력을 RF 스위치(784)에 전송하도록 구성된다. RF 스위치(784)는, 온 될 때 RF 신호를 통과시키고 오프될 때 RF 신호를 차단하도록 구성된 임의의 적절한 스위치일 수 있다. 도 72b에 도시된 구현에서, 전송 라인(757)은 전력 증폭기(779)의 출력을 필터(786)에 전송하도록 구성된다. 필터(786)는 RF 신호를 필터링하도록 구성된 임의의 적절한 필터일 수 있다. 예를 들어, 필터(786)는, 저역-통과 필터, 대역통과 필터, 또는 고역-통과 필터일 수 있다.
도 72c 및 도 72d에 나타낸 바와 같이, RF 스위치(784)는 기판(772)에 포함된 전송 라인(757)에 전기적으로 결합된 출력을 가질 수 있다. 예를 들어, RF 스위치(784)의 출력은 전송 라인(757)에 와이어 본딩될 수 있다. 도 72c에 도시된 구현에서, 전송 라인(757)은 RF 스위치(784)의 출력을 RF 스위치(787)에 전송하도록 구성된다. 도 72d에 도시된 구현에서, 전송 라인(757)은 RF 스위치(784)의 출력을 필터(786)에 전송하도록 구성된다.
도 72e 및 도 72f에 나타낸 바와 같이, 필터(786)는 기판(772)에 포함된 전송 라인(757)에 전기적으로 결합된 출력을 가질 수 있다. 예를 들어, 필터(786)의 출력은 전송 라인(757)에 와이어 본딩될 수 있다. 도 72e에 도시된 구현에서, 전송 라인(757)은 필터(786)의 출력을 RF 스위치(784)에 전송하도록 구성된다. 도 72f에 도시된 구현에서, 전송 라인(757)은 필터(786)의 출력을 안테나(787)에 전송하도록 구성된다.
I. 이동 장치
여기서 설명된 임의의 시스템, 방법, 및 장치는, 무선 장치라고도 부를 수 있는, 이동 장치 등의 다양한 전자 장치에서 구현될 수 있다. 도 73은 도 67a의 전송 라인을 포함하는 예시의 이동 장치(788)의 개략적 블록도이다. 이동 장치(788)의 예로서는, 셀룰러 전화(예를 들어, 스마트폰), 랩탑, 태블릿 컴퓨터, PDA(personal digital assistant), 전자 서적 리더기, 및 휴대형 디지털 매체 재생기가 포함하지만, 이것으로 제한되지 않는다. 예를 들어, 이동 장치(788)는, 예를 들어, GSM(Global System for Mobile), CDMA(code division multiple access), 3G, 4G, 및/또는 LTE(long term evolution)를 이용하여 통신하도록 구성된 다중대역/다중모드 이동 전화 등의, 다중대역 및/또는 다중모드 장치일 수 있다.
소정 실시예에서, 이동 장치(788)는, 스위칭 컴포넌트(789), 트랜시버 컴포넌트(791), 안테나(787), 전력 증폭기(792), 제어 컴포넌트(793), 컴퓨터 판독가능한 매체(794), 프로세서(796), 배터리(797), 및 공급 제어(798) 중 하나 이상을 포함할 수 있다. 여기서 설명된 임의의 전송 라인(757)은 이동 장치(788) 내의 다양한 장소에서 구현될 수 있다. 예를 들어, 도 73에 나타낸 바와 같이, 전송 라인(757)은 전력 증폭기(792)의 출력을 스위칭 컴포넌트(789)에 전기적으로 접속할 수 있고 및/또는 스위칭 컴포넌트(789)를 안테나(787)에 전기적으로 접속할 수 있다.
트랜시버 컴포넌트(791)는 안테나(787)를 통한 송신을 위한 RF 신호를 생성할 수 있다. 또한, 트랜시버 컴포넌트(791)는 안테나(787)로부터의 인입 RF 신호를 수신할 수 있다.
RF 신호의 송수신과 연관된 다양한 기능들은, 도 73에서 트랜시버(791)로서 집합적으로 나타낸 하나 이상의 컴포넌트에 의해 달성될 수 있다는 것을 이해할 것이다. 예를 들어, 단일 컴포넌트가 송신 및 수신 기능 양쪽 모두를 제공하도록 구성될 수 있다. 또 다른 예에서, 송신 및 수신 기능들은 별개의 컴포넌트들에 의해 제공될 수 있다.
마찬가지로, RF 신호의 송수신과 연관된 다양한 안테나 기능들은, 도 73에서 안테나(787)로서 집합적으로 나타낸 하나 이상의 컴포넌트에 의해 달성될 수 있다는 것도 이해해야 한다. 예를 들어, 하나의 안테나는 송신 및 수신 기능 양쪽 모두를 제공하도록 구성될 수 있다. 또 다른 예에서, 송신 및 수신 기능들은 별개의 안테나들에 의해 제공될 수 있다. 역시 또 다른 예에서, 이동 장치(788)와 연관된 상이한 대역들이 상이한 안테나들에 의해 제공될 수 있다.
도 73에서, 트랜시버(791)로부터의 하나 이상의 출력 신호는 하나 이상의 송신 경로를 통해 안테나(787)에 제공되는 것으로 도시되어 있다. 도시된 예에서, 상이한 송신 경로들은 상이한 대역들 및/또는 상이한 전력 출력들과 연관된 출력 경로들을 나타낼 수 있다. 예를 들어, 도시된 2개의 예시의 전력 증폭기(792)는, 상이한 전력 출력 구성(예를 들어, 낮은 전력 출력 및 높은 전력 출력)과 연관된 증폭, 및/또는 상이한 대역들과 연관된 증폭을 나타낼 수 있다.
도 73에서, 안테나(787)로부터의 하나이 상의 검출된 신호는 하나 이상의 수신 경로를 통해 트랜시버(791)에 제공되는 것으로 도시되어 있고, 수신 경로들 각각은 여기서 도시되고 설명된 바와 같이 본 발명의 전송 라인(757)로부터 혜택을 입을 수 있다. 도시된 예에서, 상이한 수신 경로들은 상이한 대역들과 연관된 경로들을 나타낼 수 있다. 예를 들어, 도시된 4개의 예시의 경로들은 소정 이동 장치(788)들에 제공되는 4대역 능력을 나타낼 수 있다.
수신 및 송신 경로 사이의 전환을 가능케하기 위해, 스위칭 컴포넌트(789)는 안테나(787)를 선택된 송신 또는 수신 경로에 전기적으로 접속하도록 구성될 수 있다. 따라서, 스위칭 컴포넌트(789)는 이동 장치(788)의 동작과 연관된 다수의 스위칭 기능을 제공할 수 있다. 소정 실시예에서, 스위칭 컴포넌트(789)는, 예를 들어, 상이한 대역들간의 스위칭, 상이한 전력 모드들간의 스위칭, 송신 모드와 수신 모드간의 스위칭, 또는 이들의 소정 조합과 연관된 기능을 제공하도록 구성된 다수의 스위치를 포함할 수 있다. 스위칭 컴포넌트(789)는 또한, 신호의 필터링을 포함한 추가 기능을 제공하도록 구성될 수 있다. 예를 들어, 스위칭 컴포넌트(789)는 하나 이상의 듀플렉서를 포함할 수 있다.
이동 장치(788)는 하나 이상의 전력 증폭기(792)를 포함할 수 있다. RF 전력 증폭기는 비교적 낮은 전력을 갖는 RF 신호의 전력을 부스팅하는데 이용될 수 있다. 그 후, 부스팅된 RF 신호는, 송신기의 안테나 구동을 포함하여, 다양한 목적을 위해 이용될 수 있다. 전력 증폭기(792)는, 송신용 RF 신호를 증폭하기 위해, 이동 전화 등의, 전자 장치에 포함될 수 있다. 예를 들어, 3G 및/또는 4G 통신 표준 하에서 통신하기 위한 아키텍쳐를 갖는 이동 전화에서, 전력 증폭기는 RF 신호를 증폭하는데 이용될 수 있다. RF 신호의 증폭을 관리하는 것은 바람직할 수 있는데, 이것은 원하는 송신 전력 레벨은 기지국 및/또는 이동 환경으로부터 사용자가 얼마나 멀리 떨어져 있는지에 의존할 수 있기 때문이다. 전력 증폭기는 또한, 할당된 수신 타임 슬롯 동안의 송신으로부터 신호 간섭을 방지하도록, 시간에 따른 RF 신호의 전력 레벨을 조절하는 것을 보조하기 위해 이용될 수 있다. 전력 증폭기 모듈은 하나 이상의 전력 증폭기를 포함할 수 있다.
도 73은, 소정 실시예에서, 제어 컴포넌트(793)가 제공될 수 있고, 이러한 컴포넌트는, 스위칭 컴포넌트(789), 전력 증폭기(792), 공급 제어(798), 및/또는 기타의 동작 컴포넌트(들)의 동작과 연관된 다양한 제어 기능을 제공하도록 구성된 회로를 포함할 수 있다는 것을 도시한다.
소정 실시예에서, 프로세서(796)는 여기서 설명된 다양한 기능들의 구현을 가능하게 하도록 구성될 수 있다. 여기서 설명된 임의의 컴포넌트의 동작과 연관된 컴퓨터 프로그램 명령어들은, 컴퓨터-판독가능한 메모리에 저장된 명령어들이 여기서 설명된 이동 장치, 모듈 등의 다양한 동작 특징을 구현하는 명령어들을 포함하는 제품을 생성하도록, 프로세서(796)에게 지시할 수 있는 컴퓨터-판독가능한 메모리(794)에 저장될 수 있다.
예시된 이동 장치(788)는 또한, 하나 이상의 전력 증폭기(792)에 전원을 제공하는데 이용될 수 있는 공급 제어 블록(798)을 포함한다. 예를 들어, 공급 제어 블록(798)은 DC 대 DC 변환기를 포함할 수 있다. 그러나, 소정 실시예에서, 공급 제어 블록(798)은, 예를 들어, 증폭될 RF 신호의 엔빌로프에 기초하여 전력 증폭기(792)에 제공되는 공급 전압을 변동시키도록 구성된 엔빌로프 트랙커 등의 다른 블록을 포함할 수 있다.
공급 제어 블록(798)은 배터리(797)에 전기적으로 접속될 수 있고, 공급 제어 블록(798)은 DC-DC 변환기의 출력 전압에 기초하여 전력 증폭기(792)에 제공되는 전압을 변동시키도록 구성될 수 있다. 배터리(797)는, 예를 들어, 리튬-이온 배터리를 포함한, 이동 장치(788)에서 이용하기 위한 임의의 적절한 배터리일 수 있다. 니켈 등의 재료로 구성되고 RF 범위 내의 주파수에서 재료의 표피 깊이보다 작은 두께를 갖는 확산 장벽층을 포함하는 전송 경로에 대한 전송 라인(757)에 의해, 배터리(797)의 전력 소비가 감소될 수 있고 및/또는 신호 품질이 향상될 수 있음으로써, 이동 장치(788)의 성능을 향상시킬 수 있다.
J. 응용
이 섹션에서 앞서 설명된 실시예들의 일부는, 이동 전화 등의, 전력 증폭기를 포함하는 모듈 및/또는 전자 장치와 연계하여 예를 제공하였다. 그러나, 실시예들의 원리 및 이점들은 고성능 RF 전송 라인에 대한 필요성을 갖는 기타 임의의 시스템 또는 장치에 이용될 수 있다.
본 개시의 하나 이상의 양태를 구현하는 시스템은 다양한 전자 장치에서 구현될 수 있다. 전자 장치들의 예로서는, 가전제품, 가전제품의 부품, 전자 시험 장비 등이 포함될 수 있지만, 이것으로 제한되는 것은 아니다. 더 구체적으로는, 본 개시의 하나 이상의 양태를 구현하도록 구성된 전자 장치로는, RF 송신 장치, 전력 증폭기를 갖는 임의의 휴대 장치, 이동 전화(예를 들어, 스마트폰), 전화기, 기지국, 펨토-셀, 레이더, WiFi 및/또는 Bluetooth 표준에 따라 통신하도록 구성된 장치, 텔레비전, 컴퓨터 모니터, 컴퓨터, 핸드-헬드 컴퓨터, 태블릿 컴퓨터, 랩탑 컴퓨터, PDA(personal digital assistant), 전자 레인지, 냉장고, 자동차, 스테레오 시스템, DVD 플레이어, CD 플레이어, VCR, MP3 플레이어, 라디오, 캠코더, 카메라, 디지털 카메라, 휴대 메모리 칩, 세탁기, 건조기, 세탁/건조기, 복사기, 팩시밀리, 스캐너, 다기능 주변 장치, 손목 시계, 시계 등이 포함될 수 있지만, 이것으로 제한되는 것은 아니다. 가전 제품의 부품으로는, RF 전송 라인을 포함하는 멀티칩 모듈, 전력 증폭기 모듈, RF 전송 라인을 포함하는 집적 회로, RF 전송 라인을 포함하는 기판 등, 또는 이들의 임의 조합이 포함될 수 있다. 전자 장치의 다른 예로서는 또한, 메모리 칩, 메모리 모듈, 광 네트워크 또는 기타의 통신 네트워크의 회로, 및 디스크 드라이브 회로가 포함될 수 있지만, 이것으로 제한되는 것은 아니다. 또한, 전자 장치는 미완성 제품을 포함할 수 있다.
본 발명의 다양한 실시예와 그 관련된 특징, 양태, 및 특성이 이 섹션에서 설명되었지만, 본 발명의 범위 내에 드는 많은 추가의 실시예와 구현들이 가능하다는 것이 통상의 기술자에게는 명백할 것이다. 예를 들어, 여기서의 본 발명은 설명된 재료 또는 시스템으로 제한되지 않고, 개별적으로 또는 본 개시의 전체를 통해 설명된 본 발명의 기타 임의의 개수의 관련된, 원하는 또는 적절한 양태들과 함께 기타의 방식으로 결합, 통합, 조립, 연결되어, 이들이 채용되는, 집적 회로, 전력 증폭기, 전력 증폭기 모듈, 및 장치들의 성능을 추가로 향상시킬 수 있다.
XI. 질화 탄탈 종단처리된 관통-웨이퍼 비아
질화 탄탈 종단처리된 관통-웨이퍼 비아를 위한 장치 및 방법이 여기서 설명된다. 소정 구현에서, 질화 탄탈(TaN) 종단층이 갈륨 비소(GaAs) 웨이퍼의 제1 또는 정면 상에 형성되고, 금 도전층이 TaN 종단층 위에 형성된다. 그 후, 관통-웨이퍼 비아가 GaAs 웨이퍼의 제2 또는 배면 내로 에칭되어 GaAs 웨이퍼와 TaN 종단층의 제1 또는 내측 부분을 통해 연장되어 금 도전층에 도달한다. 소정 구현에서, 관통 웨이퍼 비아는 니켈 바나듐(NiV) 장벽층, 금 씨드층, 및 구리층으로 도금된다. 관통-웨이퍼 비아 형성 동안에, TaN 종단층의 제2 또는 외측 부분이 금 도전층과 구리층 사이의 계면을 둘러싸 GaAs 웨이퍼로의 구리의 확산을 금지하도록 유지 및 구성된다.
TaN 종단처리된 관통-웨이퍼 비아는, 실리콘 질화물 종단처리 및 스퍼터링된 장벽층을 채용하는 방식에 비해 개선된 금속 접착과 감소된 구리 전이(copper migration)를 제공할 수 있다. 또한, 소정의 구현에서 관통-웨이퍼 비아를 종단처리하기 위해 TaN층을 이용하는 것은, GaAs 웨이퍼의 정면측 상에 형성된 트랜지스터 구조와 연관된 제조 또는 리소그래피 마스크를 변경하지 않고, 관통 웨이퍼 비아의 장소 또는 위치가 이동되는 것을 허용할 수 있다. 트랜지스터와 연관된 리소그래피 마스크를 변경하지 않고 관통-웨이퍼 비아를 이동가능하게 구성하는 것은, 설계 융통성을 증가시키고 및/또는 관통-웨이퍼 비아를 포함하는 집적 회로 설계의 증분적 픽스(fix) 또는 테이프-아웃(tape-out)과 연관된 시간과 비용을 줄일 수 있다. 본 명세서에 비추어, 본 발명의 이들 양태들은 여기서 개시된 다른 양태들과 결합되어 이들이 채용되는 전력 증폭기 모듈 및 장치들의 성능을 더욱 개선할 수 있다는 것을 관련 분야의 통상의 기술자라면 용이하게 이해할 것이다.
이제 다음으로 도 74a를 참조하여 계속하면, 본 발명의 소정 양태의 한 실시예에 따른 웨이퍼(799)의 개략적 평면도가 도시되어 있다. 웨이퍼(799)는 복수의 관통-웨이퍼 비아(802)를 포함하고 캐리어 기판이나 판(801)에 탑재되었다.
웨이퍼(799)는, 트랜지스터, 저항, 및/또는 다이오드 구조 등의, 그 표면 상에 형성된 전자 회로를 포함할 수 있는 갈륨 비소(GaAs) 웨이퍼일 수 있다. 소정의 구현에서, 전자 회로는 전력 증폭기 회로로서 동작하도록 구성된다.
웨이퍼(799)는 웨이퍼(799)의 대향면들 사이에 전기적 접속을 제공하는데 이용될 수 있는 관통-웨이퍼 비아(802)를 더 포함한다. 소정 구현에서, 관통-웨이퍼 비아(802)는, 웨이퍼(799)의 제1 또는 정면측에 형성된 전자 회로에 전기적으로 전력을 공급하는데 이용되며, 접지 또는 전력 로우(power low) 공급 전압은 웨이퍼(799)의 제2 또는 배면측에 배치된 도전체를 이용하여 제공된다.
관통-웨이퍼 비아(802)의 형성을 보조하기 위해, 웨이퍼(799)는, 약 200 mm 미만의 두께 등의, 비교적 작은 두께를 갖도록 구성될 수 있다. 캐리어 판(801)은 처리 동안에 웨이퍼(799)에 대한 파손 또는 기타의 손상을 방지함으로써 웨이퍼(799) 상에서의 관통-웨이퍼 비아(802)의 형성을 보조하는데 이용될 수 있다.
도 74a는 명료성을 위해 웨이퍼(799)가 100개 미만의 관통-웨이퍼 비아를 포함하는 것으로 도시하고 있지만, 웨이퍼(799)는 통상적으로 100,000개 이상의 관통-웨이퍼 비아 등의, 더 많은 관통-웨이퍼 비아를 포함한다.
도 74b는 도 74a의 웨이퍼(799)의 일부의 부분적 확대 평면도이다. 예시된 관통-웨이퍼 비아(802)는 웨이퍼(799) 내에 캐버티(cavity)를 정의하고 캐버티는 제1 단부와 제2 단부를 포함한다. 소정 구현에서, 이방성 에칭 프로세스는, 상이한 크기를 갖는 관통-웨이퍼 비아 캐버티의 제1 및 제2 단부를 야기할 수 있는 웨이퍼(799)를 에칭하는데 이용된다.
한 실시예에서, 캐버티의 제1 단부는 폭 W1과 길이 L1을 가지며, 캐버티의 제2 단부는 폭 W2와 길이 L2를 가지고, W1은 약 15 mm 내지 약 60 mm의 범위이며, L1은 약 15 mm 내지 약 60 mm의 범위이고, W2는 약 50 mm 내지 약 70 mm 사이의 범위이며, L2는 약 60 mm 내지 약 90 mm 범위이다.
도 74a 및 도 74b는 웨이퍼(799) 위로부터 보았을 때 형상이 실질적으로 직사각형인 관통-웨이퍼 비아(802)의 경우에 대해 예시된 것이지만, 관통-웨이퍼 비아(802)는, 예를 들어, 원형, 타원형, 사다리꼴 형상, 및/또는 정사각형을 포함한, 기타의 방식으로 성형될 수 있다.
도 75a 내지 도 75i는, 관통-웨이퍼 비아를 형성하기 위한 본 발명의 한 실시예에 따른 웨이퍼에 대한 제조 프로세스를 나타내는 개략적 단면이다.
도 75a는 소정 실시예에서 갈륨 비소(GaAs) 기판일 수 있는 기판(803)의 제1 또는 정면 위에 패시베이션 층(804)을 형성하는 것을 나타낸다. 기판(803)의 정면은, 그 표면 상에 형성된 전력 증폭기 회로 등의 전자 회로를 포함할 수 있다. 패시베이션 층(804)은 기판(803)의 정면 위에 형성되어 기판(803)의 패시베이션과 전자 회로의 인캡슐레이션을 보조할 수 있다. 한 실시예에서, 패시베이션 층(804)은 질화 실리콘(SiN)층이다. 패시베이션 층(804)은 약 190 nm의 두께 등의, 임의의 적절한 두께를 가질 수 있다.
도 75b는, 패시베이션 층(804) 위에 포토레지스트 층(806)을 형성하고 패터닝하는 것과 패시베이션 층(804)을 패터닝하기 위해 포토레지스트 층(806)을 이용하는 것을 나타낸다. 포토레지스트 층(806)은, 스핀 코팅을 이용한 포토레지스트의 피착 및 후속하여 리소그래피를 이용한 포토레지스트의 패터닝을 포함한, 임의의 적절한 기술을 이용하여 형성될 수 있다.
패시베이션 층(804)은, 예를 들어, 화학적 증기(CV) 에칭을 포함한, 임의의 적절한 프로세스를 이용하여 에칭될 수 있다. 도 75b에 도시된 바와 같이, 패시베이션 층(804)의 에칭은, 포토레지스트 층(806)의 후속된 제거 또는 리프트 오프(lift off)를 보조할 수 있는 포토레지스터 층(806)의 엣지 아래로 연장될 수 있다. 한 실시예에서, 패시베이션 층(804)을 에칭하는데 이용되는 프로세스는 적어도 약 3 mm만큼 포토레지스트 층(806)을 언더-에칭(under-etch)하도록 구성된다.
도 75c는, 포토레지스트 층(806)을 마스크로서 이용하여 질화 탄탈 (TaN) 종단층(807)을 형성하는 것을 나타낸다. TaN 종단층(807)은, 스퍼터 프로세스 등의, 임의의 적절한 프로세스를 이용하여 형성될 수 있다. 이하에서 더 상세히 설명되는 바와 같이, TaN 종단층(807)은, 기판(803)을 통해 형성되는 관통-웨이퍼 비아를 종단처리하는데 이용될 수 있다. 한 실시예에서, TaN 종단층(807)는 약 50 nm 내지 약 100 nm 범위의 두께를 가진다.
소정의 반도체 프로세스는, 기판(803)의 정면 상에 배치된 전자 회로에서 박막 저항을 형성하기 위해 TaN을 이용한다. 이러한 프로세스에서, TaN 종단층(807)은 TaN 박막 저항층을 이용함으로써 형성될 수 있고, 이로써 웨이퍼의 제조 프로세스의 단계수 및/또는 비용을 줄일 수 있다.
도 75d는, 포토레지스트 층(806)을 제거하고 TaN 종단층(807) 위에 도전층(809)을 형성하는 것을 나타낸다. 포토레지스트 층(806)은, 산소(O) 및/또는 불소(Fl) 등의, 반응종을 채용하는 플라즈마 애싱 프로세스 등의, 임의의 적절한 프로세스를 이용하여 제거될 수 있다.
소정의 구현에서, 도전층(809)은 기판(803)의 정면 상에 형성된 전자 회로를 위한 금속화 층으로서 동작하도록 구성된 금 층(gold layer)이다. 도 75d에 도시된 바와 같이, 도전층(809)의 일부는 TaN 종단층(807) 위에 형성되었다. 도전층(809)은, 질화 실리콘 종단층을 채용하는 방식에 비해, TaN 종단층(807)으로의 개선된 접착을 가질 수 있다.
이하에서 더 상세히 설명되는 바와 같이, 관통-웨이퍼 비아는 기판(803)에 형성되어 TaN 종단층(807) 위에 형성된 도전층(809)의 일부를 기판(803)의 제2 또는 배면에 형성된 배면측 도전 구조에 전기적으로 접속할 수 있다. 배면측 도전 구조는 구리층을 포함할 수 있고, TaN 종단층(807)은 기판(803) 내로의 구리의 전이를 감소시키거나 금지할 수 있다.
도전층(809)이 도 75d에 도시된 기판(803)의 일부 위에 연속적으로 예시되어 있지만, 도전층(809)은 통상적으로 기판(803) 위에 패터닝된다. 도전층(809)은, 포토레지스트 프로세스 등의, 임의의 적절한 패터닝 프로세스를 이용하여 패터닝될 수 있다.
도 75e는, 접착제(808)를 이용하여 캐리어판(801)을 기판(803)의 정면측에 부착 또는 본딩하는 것과 기판(803)의 배면 상에 포토레지스트 층(811)을 형성하고 패터닝하는 것을 나타낸다. 접착제(808)는 기판(803)을 캐리어판(801)에 본딩하는데 이용될 수 있다. 접착제는, 예를 들어, 임의의 적절한 폴리머 또는 왁스(wax)일 수 있다.
소정의 구현에서, 캐리어판(801)은 기판(803)보다 큰 직경을 갖는 사파이어 기판이다. 캐리어판(801)은 처리 동안에 기판(803)의 파손을 방지할 수 있고, 이후에 제거될 수 있다. 추가로, 캐리어판(801)은 기판(803)을 처리하는 것과 연관된 화학물질 및/또는 환경에 저항적일 수 있다.
도 75f는 기판(803)의 배면으로부터 기판(803) 내에 관통-웨이퍼 비아(802)를 형성하는 것을 나타낸다. 관통-웨이퍼 비아(802)는, 예를 들어, 플라즈마 에칭 프로세스를 이용함으로써 형성될 수 있다. 관통-웨이퍼 비아(802)는 기판(803)을 통해 및 TaN 종단층(807)의 내측 부분을 통해 연장되어 도전층(809)에 도달할 수 있다. 한 실시예에서, 관통-웨이퍼 비아(802)의 높이는 약 80 mm 내지 약 200 mm의 범위에 있을 수 있다.
도 75g는, 포토레지스트 층(811)을 제거하고 관통-웨이퍼 비아(802) 위에 장벽층(812)을 형성하는 것을 나타낸다. 포토레지스트 층(811)은, 도 75d에 관하여 앞서 설명된 것들과 같은, 임의의 적절한 프로세스를 이용하여 제거될 수 있다. 장벽층(812)은 후속해서 피착된 구리층의 기판(803) 내로의 확산을 감소시키는데 이용될 수 있다. 소정 구현에서, 장벽층(812)은 니켈 바나듐(NiV) 층이다. 장벽층(812)은, 스퍼터 프로세스 등의, 임의의 적절한 프로세스를 이용하여 형성될 수 있다. 장벽층(812)이 후속 피착된 구리층의 구리 확산을 줄일 수 있지만, 일부 구리는 그럼에도 불구하고 장벽층(812)의 불완전한 단차피복(step-coverage) 등의 다양한 이유로 장벽층(812)을 통해 이동할 수 있다.
도 75h는 장벽층(812) 위에 씨드층(813)을 형성하고 씨드층(813) 위에 구리층(814)을 형성하는 것을 나타낸다. 씨드층(813)은, 기판(803)을 금속 이온을 함유하는 용액에 노출시키는 등의, 다양한 프로세스를 이용하여 형성될 수 있다. 씨드층(813)은, 금 등의, 임의의 적절한 금속을 포함할 수 있다. 구리층(814)은 씨드층(813) 위에 형성되었다. 구리층(814)은, 예를 들어, 전기화학적 도금을 포함한 임의의 적절한 프로세스를 이용하여 씨드층(813) 위에 형성되었다.
도 75h에 나타난 배와 같이, 종단층(807)의 외측 부분은 처리 동안에 유지되었고 관통-웨이퍼 비아(802)를 종단처리하도록 도전층(809)과 구리층(814) 사이의 계면을 둘러싸도록 구성되었다. TaN 종단층(807)은, 관통-웨이퍼 비아(802) 부근의 기판(803)의 부분들을 패시베이션하고 장벽층(812)을 지나 이동하는 구리가 기판(803)에 도달하는 것을 금지함으로써 구리 전이를 줄일 수 있다. 한 실시예에서, 도전층(809)과 구리층(814) 사이의 계면을 둘러싸는 TaN 종단층(807)의 부분은 적어도 약 10 mm의 폭을 가진다.
구리층(814)과 도전층(809)은 관통-웨이퍼 비아(802)를 이용하여 서로 전기적으로 접속된다. 소정 구현에서, 기판(803)의 정면은 그 표면 상에 트랜지스터를 포함하고, 관통-웨이퍼 비아(802)는 트랜지스터를 구리층(814)으로부터 형성된 도전성 접지면에 전기적으로 접속하고 트랜지스터에 의해 생성된 열을 발산하는데 이용된다. 예를 들어, 기판(803)의 정면은 그 표면 상에 형성된 전력 증폭기 회로를 포함할 수 있고, 전력 증폭기 회로와 연관된 쌍극성 트랜지스터의 에미터는 관통-웨이퍼 비아(802)를 이용하여 구리층(814)으로부터 형성된 도전성 접지면에 전기적으로 접속될 수 있다.
도 75i는 기판(803)으로부터 캐리어 판(801)을 제거 또는 디본딩(debonding)하는 것을 나타낸다. 캐리어판(801)은, 예를 들어, 접착제(808)를 가열하여 본딩 강도를 감소시키거나 기계적 힘을 이용하는 것을 포함한, 다양한 방식으로 기판(803)으로부터 제거될 수 있다. 기판(803)은, 예를 들어, 플라즈마 에칭을 이용함으로써 및/또는 아세톤 등의 세정 용액을 이용하여 접착제(808)가 원하는대로 제거되게 함으로써 캐리어 판(801)의 제거 이후에 세정될 수 있다.
도 75a 내지 도 75i에 도시된 제조 프로세스가 디본딩 프로세스로 종료하는 것으로 예시되어 있지만, 예시된 웨이퍼는 추가의 처리를 겪을 수 있다. 예를 들어, 웨이퍼는 웨이퍼로부터 다이를 형성하기 위해 단품화를 겪을 수 있다. 한 실시예에서, 웨이퍼는 전력 증폭기 회로를 포함하도록 구성되고, 전력 증폭기 다이를 형성하도록 단품화된다.
실시예의 상기 상세한 설명은 남김없이 철저히 드러내기 위한 것이거나 본 발명을 전술된 형태 그대로로 제한하기 위한 것이 아니다. 특정한 제조 프로세스가 예시의 목적을 위해 전술되었지만, 통상의 기술자라면 인지하는 바와 같이, 본 발명의 범위 내에서 다양한 수정이 가능하다. 예를 들어, 본 개시의 이들 양태들의 범위로부터 벗어나지 않고 여기서 설명된 제조 프로세스에 대한 다양한 생략, 대체 및/또는 변경이 이루어질 수 있다.
따라서 본 발명의 다양한 실시예와 그 관련된 특징, 양태, 및 특성이 이 섹션에서 설명되었지만, 본 발명의 범위 내에 드는 많은 추가의 실시예와 구현들이 가능하다는 것이 통상의 기술자에게는 명백할 것이다. 예를 들어, 여기서의 본 발명은 설명된 재료 또는 시스템으로 제한되지 않고, 개별적으로 또는 본 개시의 전체를 통해 설명된 본 발명의 기타 임의의 개수의 관련된, 원하는 또는 적절한 양태들과 함께 기타의 방식으로 결합, 통합, 조립, 연결되어, 이들이 채용되는, 집적 회로, 전력 증폭기, 전력 증폭기 모듈, 및 장치들의 성능을 추가로 향상시킬 수 있다.
XII. 무선 주파수 차폐 응용에서 비아 밀도 및 배치
이 섹션에서 논의된 본 개시의 양태는, 팩키징된 모듈의 RF 격리 구조의 일부를 형성하는 비아의 위치 및/또는 밀도를 결정과 그 결과적인 RF 격리 구조에 관한 것이다. 전자기 간섭(EMI) 데이터로부터, RF 격리 구조의 EMI 성능을 상당히 열화시키지 않고 비아 밀도가 증가 및/또는 감소될 수 있는 위치가 식별될 수 있다. 소정 실시예에서, EMI 데이터에 기초하여 팩키징된 모듈의 선택된 영역으로부터 하나 이상의 비아가 추가 및/또는 제거될 수 있다. 앞서 나타낸 바와 같이, 본 발명의 이들 양태들은 본 발명의 다른 양태들과 결합되어 이들이 채용되는 전력 증폭기 모듈 및 장치들의 성능을 더욱 개선할 수 있다.
비아는 RF 격리 구조의 상부 도전층과 하부 도전층 사이에 전기 접속의 일부를 형성할 수 있다. 예를 들어, 도전층들 중 하나로부터, RF 격리 구조로의 강한 접지 접속을 갖는 것이 바람직할 수 있다. RF 격리 구조의 강도는 접지 접속의 강도에 기초할 수 있다. 더 많은 비아는 더 강한 접지 접속을 제공할 수 있다. 이전의 설계에서, 소정의 RF 격리 구조에 강한 접지 접속을 제공하기 위하여 가능한한 많은 비아가 포함되었다. 그러나, 이들 비아들은 팩키징된 모듈의 상당한 다이 면적과 증가된 비용을 소비하였다.
본 개시의 이 섹션에서, 비아 배치는, EMI 프로빙 데이터 및/또는 근접장 스캔 데이터 등의, 전자기 간섭(EMI) 데이터에 기초하여 결정될 수 있다고 인식된다. RF 신호와 연관된 격리에 관련된 특정한 특징도 역시 본 개시에서 인식된다. 여기서 개시된 하나 이상의 특징은, RF 격리 구조가 과도한 다이 면적을 소비하지 않고 원하는 RF 격리를 제공하도록 비아를 선택적으로 배치하는 것에 관한 것이다. 예를 들어, 특정한 환경으로부터의 EMI 데이터가 얻어질 수 있고 비아 배치는 이러한 데이터에 기초하여 결정될 수 있다.
일반적으로 설명되는 바와 같이, 이 섹션에서의 본 개시의 양태는 RF 격리 구조의 일부를 형성하는 비아의 위치 및/또는 밀도를 결정하는 것에 관한 것이다. 시뮬레이션 및/또는 EMI 데이터로부터, 팩키징된 모듈의 "핫 스폿" 및/또는 "비복사 영역"의 위치들이 결정될 수 있다. "핫 스폿"은 비교적 많은 양의 전자기 복사를 방출하는 팩키징된 모듈의 영역 및/또는 비교적 많은 양의 외부 전자기 복사를 수신하는 팩키징된 모듈의 영역일 수 있다. "비복사 영역"은 비교적 적은 양의 전자기 복사를 방출하는 팩키징된 모듈의 영역 및/또는 비교적 적은 양의 외부 전자기 복사를 수신하는 팩키징된 모듈의 영역일 수 있다. 핫 스폿 및/또는 비복사 영역의 위치들에 기초하여, RF 격리 구조의 EMI 성능을 상당히 열화시키지 않고 팩키징된 모듈의 선택된 영역에서 RF 격리 구조의 부분을 형성하는 비아의 밀도가 조정될 수 있다. 소정 실시예에서, 팩키징된 모듈의 선택된 영역으로부터 하나 이상의 비아가 추가 및/또는 제거될 수 있다. 예를 들어, 비아는 비복사 영역들 주변에서 제거될 수 있다. 또 다른 예로서, 비아는 핫 스폿 주변에서 추가될 수 있다. 대안으로서 또는 추가적으로, 외부 복사에 대한 팩키징된 모듈의 위치들의 감도가 결정될 수 있다. 감도 데이터에 기초하여, 비아의 위치 및/또는 밀도가 조정될 수 있다.
비아의 위치 및/또는 밀도를 조정함으로써, RF 격리 구조는 기판 상의 더 적은 면적을 소비할 수 있다. 그 결과, 팩키징된 모듈은, 더 작고, 덜 비싸고, 더 적은 전력을 소비하거나, 이들의 임의 조합을 달성할 수 있다. 특정한 RF 격리에 맞게 비아 위치 및/또는 밀도를 조정하는 것은 EMI 성능을 상당히 열화시키지 않고 비아의 총 개수를 줄일 수 있다. 이것은 더 적은 수의 비아가 사용되게 할 수 있어서, 비아를 포함하는 기판의 총 비용을 감소시킬 수 있다. 제조에 있어서, 많은 수의 팩키징된 모듈이 제조될 때 이들 비용 절감은 상당할 수 있다.
여기서 이 섹션에서, 무선 주파수(RF) 회로와 와이어본드-기반의 전자기(EM) 격리 구조를 갖는 팩키징된 모듈의 제작에 관련된 시스템, 기구, 장치 구조, 재료 및/또는 방법의 다양한 예가 설명된다. RF 회로의 정황에서 설명되었지만, 여기서 설명된 하나 이상의 특징은 또한 비-RF 컴포넌트를 수반하는 팩키징 응용에서도 이용될 수 있다. 유사하게, 여기서 설명된 하나 이상의 특징은 EM 격리 기능이 없는 팩키징 응용에서도 이용될 수 있다. 여기서 설명된 하나 이상의 특징은 와이어본드를 포함하지 않는 격리 구조에 적용될 수 있다는 것을 역시 이해해야 한다.
이제 다음으로 도 76a를 참조하면, 예시의 팩키징된 모듈(816)의 상부 평면도가 도시되어 있다. 팩키징된 모듈(816)은 하나 이상의 회로 요소를 포함할 수 있다. 다수의 실시예에서, 하나 이상의 회로 요소는 RF 회로 요소를 포함한다. 팩키징된 모듈(816)은 복수의 비아를 포함하는 RF 격리 구조를 포함할 수 있다. 팩키징된 모듈(816)은 팩키지 집적된 회로일 수 있다. 예시된 팩키징된 모듈(816)은, 무선 주파수(RF) 격리 구조(818), 및 고대역 부분(819)과 저대역 부분(821)을 포함하는 RF 컴포넌트를 포함한다. 명료성을 위해 도 76a에는 예시되지 않았지만, 팩키징된 모듈(816)은 수 많은 다른 구조를 포함할 수 있다.
RF 격리 구조(818)는 패러데이 케이지로서 기능할 수 있다. RF 격리 구조(818)는 적어도 하나의 RF 컴포넌트 주변에 도전성 피쳐를 포함할 수 있다. 소정의 구현에서, 도전성 피쳐는, 비아와 조합하여 RF 격리를 제공하도록 구성된 복수의 와이어본드(832)를 포함할 수 있다. 복수의 와이어본드(832)의 더 많은 상세사항은, 예를 들어, 도 87a 및 도 87b를 참조하여 나중에 제공될 것이다. 일부 다른 구현에서, 도전성 피쳐들은, 고체 금속 캔(solid metal can) 등의 다른 구조를 포함할 수 있다.
예시된 팩키징된 모듈(816)은, 고대역 부분(819)은 고대역 전력 증폭기 회로를 포함하고 저대역 부분(821)은 저대역 전력 증폭기 회로를 포함하는 팩키징된 전력 증폭기 집적 회로(IC)이다. 전력 증폭기는 비교적 약한 RF 신호의 진폭을 부스팅하는데 이용될 수 있다. 그 후, 부스팅된 RF 신호는, 예를 들어, RF 시스템 내의, 안테나, 스위치, 믹서, 필터 등, 또는 이들의 임의 조합의 구동을 포함한, 다양한 목적에 이용될 수 있다. 다중대역 시스템 등의 소정의 전자 시스템에서, 상이한 전력 증폭기 구조는 상이한 주파수의 RF 신호를 증폭하는데 이용될 수 있다. 예시된 구성에서, 팩키징된 모듈(816)은, 비교적 고주파 RF 신호를 증폭하기 위한 고대역 전력 증폭기 회로와 비교적 저주파 RF 신호를 증폭하기 위한 저대역 전력 증폭기 회로를 포함한다.
팩키징된 모듈(816)이 여기서 이용될 수 있는 팩키지 IC의 한 예를 나타내고 있지만, 여기서 설명된 방법 및 장치는 다양한 다른 격리 구조와 연계하여 구현될 수 있다.
도 76b는 도 76a의 라인 A-A를 따른 팩키징된 모듈(816)의 단면을 도시한다. 예시된 단면은 RF 격리 구조(818)의 측면도를 도시한다. 예시된 바와 같이, 팩키징된 모듈(816)은, 시스템 보드(826), 인쇄 회로 기판(825), 와이어본드(832), 오버몰드 구조(833), 및 오버몰드 구조(833) 위에 형성된 도전층(834)을 포함한다. 시스템 보드(826)는, 기판 시스템 보드 시판(822) 및 접지면일 수 있는 전기 기준 평면(831)을 포함할 수 있다. 인쇄 회로 기판은 라미네이트 기판일 수 있다. 인쇄 회로 기판(825)은, 입력 출력(I/O) 패드(예를 들어, 접지 콘택트 패드(829)), 복수의 비아(823), 및 하나 이상의 레이스트랙(racetrack, 824)을 포함할 수 있다. 복수의 비아(823)와 하나 이상의 레이스트랙(824)은 접지 콘택트 패드들(829)을 와이어본드 패드들(828)에 전기적으로 접속할 수 있고, 이로써 기준 평면(831)을 와이어본드(832)에 전기적으로 접속할 수 있다. 와이어본드(832)는 도 76b에 도시된 배향으로 인쇄 회로 기판(825) 위에 배치될 수 있다. 오버몰드 구조(833)는 와이어본드(832)를 인캡슐레이트할 수 있다. 오버몰드 구조(833)에 관한 더 많은 상세사항은, 예를 들어, 도 89 및 도 90을 참조하여 나중에 제공될 것이다. 와이어본드(832)는 도전층(834)에 전기적으로 접속될 수 있다.
예시된 바와 같이, RF 격리 구조(818)는, 접지면(831), 접지 콘택트 패드(829), 레이스트랙(824), 복수의 비아(823), 와이어본드(832), 및 도전층(834)을 포함한다. 예를 들어, 복수의 비아(823)는, RF 격리 구조(818)의 내부 및/또는 RF 격리 구조(818)의 외부의 RF 회로에 의해 생성된 RF 신호로부터의 RF 격리를 제공할 수 있다. 비아(823)는, RF 신호의 전력의 대부분이 비아(823)에 의해 차단되도록 하는 거리만큼 이격될 수 있다. 비아들(823)의 배치는 여기서 설명된 하나 이상의 특징에 따라 결정될 수 있다.
도 76b의 예시적 단면은 비아(823)의 2개 층을 도시하고 있지만, 여기서 설명된 하나 이상의 특징은 비아(823)의 임의의 적절한 개수의 층들을 포함하는 RF 격리 구조에 적용될 수 있다는 것을 이해할 것이다. 예를 들어, 다른 구현에서, 비아(823)의 하나의 층이 있을 수 있다. 또 다른 예로서, 소정 구현에서 비아(823)의 3개 이상의 층이 있을 수 있다. 비아(823)의 2개 이상의 층을 갖는 구현에서, 비아(823)는 상이한 층들 내의 동일한 배치나 상이한 배치로 배치될 수 있다. 복수의 비아(823)가 동일한 크기인 것으로 예시되어 있지만, 2개 이상의 비아가 상이한 크기를 가질 수 있다는 것을 이해할 것이다.
도 77은, 여기서 설명된 하나 이상의 특징을 갖는 및/또는 이를 이용한 팩키징된 모듈 등의 팩키징된 모듈(816)을 제작하도록 구현될 수 있는 프로세스(836)를 도시한다. 도 77은 도 77의 프로세스(836)와 연관된 다양한 동작들의 다양한 부분들 및/또는 스테이지들을 도시한다.
도 77의 블록(837)에서, 팩키징 기판 및 팩키징 기판에 탑재될 부품들이 제공될 수 있다. 이러한 부품들은, 예를 들어, 하나 이상의 표면 탑재 기술(SMT) 컴포넌트들과 집적 회로(IC)를 갖는 하나 이상의 단품화된 다이를 포함할 수 있다. 도 78a 및 도 78b는 일부 실시예에서 팩키징 기판이 라미네이트 패널(858)을 포함할 수 있다는 것을 도시한다. 도 78a는 예시의 라미네이트 패널(858)의 정면을 도시하고; 도 78b는 예시의 라미네이트 패널(858)의 배면을 도시한다. 라미네이트 패널(858)은, 때때로 어레이(859)라 부르는 그룹으로 배열된 복수의 개개의 모듈 기판(827)을 포함할 수 있다. 4개의 몰딩된 섹션들이 도 78a, 78b, 90 및 94에 도시되어 있지만, 본 출원에서 설명된 임의의 특징은 단절없는 단일 어레이 몰드 캡 등의 다른 적절한 배열에도 적용될 수 있다.
도 79a, 79b, 79c는, 개개의 모듈 기판(827)의 예시의 구성의 상부도, 측면도, 및 하부도를 각각 도시한다. 예시의 목적을 위해, 경계(863)는 도 78a 및 도 78b의 패널(858) 상의 모듈 기판(827)에 의해 점유된 영역을 정의할 수 있다. 경계(863) 내에서, 모듈 기판(827)은 상부 또는 정면 표면(862)과 하부 또는 배면 표면(869)을 포함할 수 있다. 다이(미도시)를 수용하도록 치수조정된 예시의 탑재 영역(864)이 정면 표면(862) 상에 도시되어 있다. 배면 표면(869) 상에 배열된 하부 콘택트 패드(871)와 다이 사이의 접속 와이어본드의 형성을 허락하도록 복수의 예시의 콘택트 패드(866)가 다이-수용 영역 또는 다이 패드(864) 주변에 배열되어 있다. 도시되지는 않았지만, 와이어본드 콘택트 패드(866)와 모듈의 콘택트 패드(871) 사이의 전기 접속은 다수의 방식으로 구성될 수 있다. 경계(863) 내에는, 예를 들어, 수동 SMT 장치(미도시)의 탑재를 허용하도록 구성된 예시의 콘택트 패드(867)의 2개 세트가 있다. 콘택트 패드는, 모듈의 콘택트 패드들 중 일부 및/또는 배면(869) 상에 배치된 접지 콘택트 패드(829)에 전기적으로 접속될 수 있다. 또한, 경계(863) 내에는, EM-격리 와이어본드(미도시)의 형성을 허용하도록 구성된 복수의 와이어본드 패드(828)가 있다. 와이어본드 패드(828)은 전기적 기준 평면(접지면 등)(831)에 전기적으로 접속될 수 있다. (점선(874)으로 도시된) 와이어본드 패드(828)와 접지면(831) 사이의 이러한 접속은 다수의 방식으로 달성될 수 있다. 예를 들어, 도 76b에 도시된 바와 같이, 복수의 비아(823) 및/또는 하나이 상의 레이스트랙(824)은 와이어본드 패드(828)와 접지면(873) 사이의 전기 접속의 적어도 일부를 형성할 수 있다. 도 76b의 비아(823) 및/또는 레이스트랙(들)(824)은 모듈 내의 RF 회로 주변에 도 76a의 RF 격리 구조(818)의 일부를 형성할 수 있다. 일부 실시예에서, 접지면(831, 873)은 배면(869) 상에 배치된 접지 콘택트 패드(829)에 접속되거나 접속되지 않을 수 있다.
도 80은 개개의 다이로 절단될 것을 기다리는 (때때로 단품화된다라고 하는) 복수의 기능 다이(877)를 포함하는 예시의 제작된 웨이퍼(876)를 도시한다. 다이(877)의 이러한 절단은 다수의 방식으로 달성될 수 있다. 도 81은 복수의 금속화된 콘택트 패드(878)가 제공될 수 있는 개개의 다이(877)를 개략적으로 도시한다. 이러한 콘택트 패드는, 모듈 기판(예를 들어, 도 79a)의 다이(877)와 콘택트 패드(866) 사이의 접속 와이어본드의 형성을 허용하도록 구성될 수 있다.
도 77의 블록(838)에서, 땜납 페이스트가 모듈 기판 상에 도포되어 하나 이상의 SMT 장치의 탑재를 허용할 수 있다. 도 82a 및 도 82b는, 땜납 페이스트(881)가 모듈 기판(827)의 정면 또는 상부면 상의 콘택트 패드(867) 각각 상에 제공되는 예시의 구성(879)을 도시한다. 일부 구현에서, 땜납 페이스트(881)는, SMT 스텐실 프린터에 의해 원하는 양으로 패널(예를 들어, 도 78a의 858) 상의 원하는 위치에 도포될 수 있다.
도 77의 블록(839)에서, 하나 이상의 SMT 장치가 땜납 페이스트를 갖는 땜납 콘택트 상에 위치할 수 있다. 도 83a 및 도 83b는, 샘플 SMT 장치(883)가 콘택트 패드(867) 각각 상에 제공된 땜납 페이스트(881) 상에 위치하고 있는 예시의 구성(882)을 도시한다. 일부 구현에서, SMT 장치(883)는, 테이프 릴로부터 SMT 장치를 공급받는 자동화된 머신에 의해 패널 상의 원하는 위치에 배치될 수 있다.
도 77의 블록(841)에서, 땜납 페이스트를 용융시켜 하나 이상의 SMT 장치를 그들 각각의 콘택트 패드 상에 납땜하기 위해 리플로우 동작이 수행될 수 있다. 일부 구현에서, 땜납 페이스트(881)가 선택될 수 있고 리플로우 동작이 수행되어 제1 온도에서 땜납 페이스트(881)를 용융시켜 콘택트 패드(867)와 SMT 장치(883) 사이의 원하는 땜납 콘택트의 형성을 허용할 수 있다.
도 77의 블록(842)에서, 블록(841)의 리플로우 동작으로부터의 땜납 찌꺼기가 제거될 수 있다.
도 77의 블록(843)에서, 모듈 기판(827) 상의 하나 이상의 선택된 영역 상에 접착제가 도포되어 하나 이상의 다이의 탑재를 허용할 수 있다. 도 84a 및 도 84b는, 다이-탑재 영역(864)에서 접착제(886)가 도포되는 예시의 구성(884)을 도시한다. 일부 구현에서, 접착제(886)는, 스크린 프린팅 등의 기술에 의해 원하는 양으로 패널(예를 들어, 도 78a의 858) 상의 원하는 위치에 도포될 수 있다.
도 77의 블록(844)에서, 하나 이상의 다이가 그 표면 상에 도포된 접착제에 의해 선택된 영역 상에 위치할 수 있다. 도 85a 및 도 85b는, 다이(877)가 접착제(886)를 통해 다이-탑재 영역(864) 상에 위치하는 예시의 구성(887)을 도시한다. 일부 구현에서, 다이(877)는, 생산량을 위한 릴 상에 감긴 다이 테이프로부터 다이를 공급받는 자동화된 머신에 의해 패널 상의 다이-탑재 영역 상에 위치할 수 있다.
도 77의 블록(846)에서, 다이와 다이-탑재 영역 사이의 접착제는 경화(cure)될 수 있다. 바람직하게는, 이러한 경화 동작은, 하나 이상의 SMT 장치의 그들 각각의 콘택트 패드 상의 탑재를 위한 전술된 리플로우 동작보다 낮은 하나 이상의 온도에서 수행될 수 있다. 이러한 구성은 SMT 장치의 땜납 접속이 경화 동작 동안 온전히 유지되는 것을 허용한다.
도 77의 블록(847)에서, 블록(843 및 844)의 탑재 동작으로부터의 접착제 찌꺼기가 제거될 수 있다.
도 77의 블록(848)에서, 탑재된 다이와 모듈 기판(827) 상의 대응하는 콘택트 패드 사이에 와이어본드 등의 전기 접속이 형성될 수 있다. 도 86a 및 도 86b는, 다이(877)의 콘택트 패드(878)와 모듈 기판(827)의 콘택트 패드(866) 사이에 다수의 와이어본드(889)가 형성되는 예시의 구성(888)을 도시한다. 이러한 와이어본드는 다이(877)의 하나 이상의 회로로의 및 회로로부터의 신호 및/또는 전력을 위한 전기 접속을 제공할 수 있다. 일부 구현에서, 상기 와이어본드의 형성은 자동화된 와이어본딩 머신에 의해 달성될 수 있다.
도 77의 블록(849)에서, 모듈 기판(827) 상의 선택된 영역 주변에 복수의 RF-차폐 와이어본드가 형성될 수 있다. 도 87a 및 도 87b는, 복수의 RF-차폐 와이어본드(832)가 와이어본드 패드(828) 상의 형성되는 예시의 구성(891)을 도시한다. 와이어본드 패드(828)는 접지면(873) 등의 하나 이상의 기준 평면과 전기적으로 접속되는 것으로(점선 874) 모식적으로 도시되어 있다. 일부 실시예에서, 이러한 접지면은 모듈 기판(827) 내에 배치될 수 있다. RF-차폐 와이어본드(832)와 접지면(873) 사이의 상기의 전기 접속은, RF-차폐 와이어본드(832)에 의해 정의된 영역의 측면들 및 밑면에서 상호접속된 RF-차폐 구조를 생성할 수 있다. RF 차폐 와이어본드(832)와 접지면(873) 사이의 전기 접속은, 예를 들어, 도 76b를 참조하여 전술된 바와 같이, 비아(823) 및/또는 하나 이상의 레이스트랙(824)을 포함할 수 있다. 여기서 설명된 바와 같이, 도전층은 이러한 영역 위에 형성되어 RF-차폐 와이어본드(832)의 상위 부분에 접속되어, RF-차폐된 체적을 갖는 도 76a의 RF 격리 구조(818)를 형성할 수 있다.
도 87a 및 도 87b의 예시의 구성(891)에서, RF-차폐 와이어본드(832)는, 다이(877) 및 SMT 장치(883)가 위치해 있는 영역 주변에 경계를 형성하는 것으로 도시되어 있다. 다른 경계 구성도 역시 가능하다. 예를 들어, 경계는, 다이 주변의 RF-와이어본드, 하나 이상의 SMT 장치의 주변, 또는 이들의 임의 조합과 함께 형성될 수 있다. 일부 구현에서, RF-와이어본드-기반의 경계는, RF-격리가 희망되는 임의의 회로, 장치, 컴포넌트 또는 영역 주변에 형성될 수 있다. 설명의 목적을 위해, RF-격리는 RF 신호 또는 잡음이 소정의 차폐된 영역에 들어가거나 떠나지 못하게 하는 것을 포함할 수 있다는 것을 이해할 것이다. 따라서, 설명의 목적을 위해, 용어 격리 및 차폐는 적절하다면 상호교환가능하게 사용될 수 있다는 것을 더 이해해야 한다. 예를 들어, RF 컴포넌트가 차폐된다는 것은, 또 다른 소스로부터의 RF 신호의 일부 또는 실질적 전부가 RF 컴포넌트에 도달하지 못하게 차단되고 있는 상황을 포함할 수 있다. 또 다른 예로서, RF 컴포넌트가 격리된다는 것은, RF 신호(예를 들어, 잡음 또는 능동적으로 생성되는 신호)의 일부 또는 실질적 전부가 또 다른 장치에 도달하지 못하게 차단되고 있는 상황을 포함할 수 있다. 정황상 달리 표시되지 않는 한, 용어 차폐 및 격리는 상기 기능들 중 어느 하나 또는 양쪽 모두를 포함할 수 있다는 것을 이해해야 한다.
도 87a 및 도 87b의 예시의 구성(891)에서, RF-차폐 와이어본드(832)는 여기서 설명된 몰딩 프로세스 동안에 제어된 변형을 가능하게 하도록 구성된 비대칭 측면 프로파일을 갖는 것으로 도시되어 있다. 이러한 와이어본드에 관한 상세한 사항은, 예를 들어, "SEMICONDUCTOR PACKAGE WITH INTEGRATED INTERFERENCE SHIELDING AND METHOD OF MANUFACTURE THEREOF"라는 제목의 PCT 공개 번호 WO 2010/014103호에서 찾아볼 수 있다. 일부 실시예에서, 다른 형상의 RF-차폐 와이어본드도 역시 이용될 수 있다. 예를 들어, "OVERMOLDED SEMICONDUCTOR PACKAGE WITH A WIREBOND CAGE FOR EMI SHIELDING"라는 제목의 미국 특허 제8,071,431호에서 설명되는 대체로 대칭의 아크-형상의 와이어본드가, 도시된 비대칭 와이어본드를 대신하여 또는 이와 조합하여 RF 차폐 와이어본드로서 이용될 수 있다. 일부 실시예에서, RF-차폐 와이어본드는 반드시 루프 형태를 형성하고 모듈 기판의 표면 상에 양쪽 단부 모두를 가질 필요는 없다. 예를 들어, 모듈 기판의 표면 상의 한 단부와 (상위 도전층에 접속하기 위한) 표면 위에 위치한 다른쪽 단부를 갖는 와이어 확장도 역시 이용될 수 있다.
도 87a 및 도 87b의 예시의 구성(891)에서, RF-차폐 와이어본드(832)는, 다이-접속 와이어본드(889)의 높이보다 대체로 더 높은 유사한 높이를 갖는 것으로 도시되어 있다. 이러한 구성은 다이-접속 와이어본드(889)가 여기서 설명된 몰딩 화합물에 의해 인캡슐레이트되고, 몰딩 프로세스 이후에 형성되는 상위 도전층으로부터 격리되는 것을 허용한다.
도 77의 블록(851)에서, 오버몰드가, SMT 컴포넌트, 다이, 및 RF-차폐 와이어본드 위에 형성될 수 있다. 도 88은 이러한 오버몰드의 형성을 가능케 하는 예시의 구성(893)을 도시한다. 몰드 캡(894)은, 모듈 기판(827) 위에 위치되어 몰드 캡(894)의 하위 표면(896)과 모듈 기판(827)의 상위 표면(862)이 몰딩 화합물이 도입될 수 있는 체적(897)을 정의하는 것으로 도시되어 있다.
일부 구현에서, 몰드 캡(894)은, 그 하위 표면(896)이 RF-차폐 와이어본드(832)의 상위 부분과 맞물려 아래로 밀려 내려가도록(push down) 위치할 수 있다. 이러한 구성은, RF-차폐 와이어본드(832)에서의 어떠한 높이 편차도 제거되어 몰드 캡(894)의 하위 표면(896)에 접촉하는 상위 부분이 실질적으로 동일한 높이에 있도록 허용한다. 몰드 화합물이 도입되고 오버몰드 구조가 형성되면, 상기 기술은 인캡슐레이트된 RF-차폐 와이어본드(832)의 상위 부분을 오버몰드 구조의 결과적 상위 표면에 또는 이에 가깝게 유지한다.
도 88의 예시의 몰딩 구성(893)에서, 몰딩 화합물은 화살표(898)로 표시된 바와 같이 몰딩 체적(897)의 하나 이상의 측면으로부터 도입될 수 있다. 일부 구현에서, 몰딩 화합물의 이러한 도입은 가열 및 진공 상태 하에서 수행되어 체적(897) 내로의 가열된 몰딩 화합물의 더 용이한 흐름을 가능케 할 수 있다.
도 89는, 도 88을 참조하여 설명된 바와 같이 몰딩 화합물이 체적(897) 내에 도입되고, 몰딩 캡이 제거되어 다양한 모듈 요소들(예를 들어, 다이, 다이-접속 와이어본드, 및 SMT 장치)을 인캡슐레이트하는 오버몰드 구조(833)를 생성하는 예시의 구성(899)을 도시한다. RF-차폐 와이어본드도 역시, 오버몰드 구조(833)에 의해 실질적으로 인캡슐레이트되는 것으로 도시되어 있다. RF-차폐 와이어본드의 상위 부분은 오버몰드 구조(833)의 상위 표면(902)에 또는 이에 가깝게 있는 것으로 도시되어 있다.
도 90은 복수의 어레이 섹션 위에 형성된 오버몰드 구조(833)를 갖는 예시의 패널(903)을 도시한다. 각각의 어레이 섹션의 오버몰드 구조는 도 88 및 도 89를 참조하여 여기서 설명된 바와 같이 형성될 수 있다. 결과적인 오버몰드 구조(833)는, 소정의 어레이 섹션의 복수의 모듈을 덮는 공통의 상위 표면(902)을 정의하는 것으로 도시되어 있다.
도 88, 도 89, 및 도 90을 참조하여 여기서 설명된 몰딩 프로세스는, 인캡슐레이트된 RF-차폐 와이어본드의 상위 부분이 오버몰드 구조의 상위 표면에 또는 이에 근접해 있는 구성을 생성할 수 있다. 이러한 구성은, 형성될 상위 도전층과의 신뢰성 있는 전기 접속을 형성하는 RF-차폐 와이어본드를 야기하거나 야기하지 못할 수도 있다.
도 77의 블록(852)에서, 오버몰드 구조의 얇은 최상위 부분 또는 층이 제거되어 RF-차폐 와이어본드의 상위 부분을 더 양호하게 노출할 수 있다. 도 91은 이러한 제거가 수행된 예시의 구성(904)을 도시한다. 예에서, 오버몰드 구조(833)의 상위 부분은 제거되어 (몰딩 프로세스로부터) 원래의 상위 부분(902)보다 낮은 새로운 상위 부분(906)을 생성하는 것으로 도시되어 있다. 재료의 이러한 제거는, RF-차폐 와이어본드(832)의 상위 부분(907)을 더 양호하게 노출하는 것으로 도시되어 있다.
오버몰드 구조(833)의 상위 부분으로부터의 재료의 상기의 제거는 다수의 방식으로 달성될 수 있다. 도 92a는 재료의 이러한 재거가 샌드-블라스팅(sand-blasting)에 의해 달성되는 예시의 구성(908)을 도시한다. 예에서, 더 밝게 음영진 부분은 재료가 제거되어 새로운 상위 표면(906)을 생성하고 RF-차폐 와이어본드의 상위 부분(907)을 더 양호하게 노출한 부분이다. 더 어둡게 음영진 부분은 재료가 제거되지 않아 원래의 상위 부분(902)이 여전히 남아 있는 부분이다.
도 92a의 예에서, (점선 박스(863)로 도시된) 기저 모듈 기판(827)에 대응하는 모듈식 구조가 용이하게 도시되어 있다. 이러한 모듈들은, 새로이 형성된 상위 표면(906) 위에 도전층이 형성된 후에 분리될 것이다.
도 77의 블록(853)에서, 재료의 재거로부터 생기는 새로운 노출된 상위 표면은 세정될 수 있다.
도 77의 블록(854)에서, 오버몰드 구조의 새로운 노출된 상위 표면 상에 전기 도전층이 형성될 수 있어서, 도전층은 RF-차폐 와이어본드의 상위 부분과 전기적으로 접촉한다. 이러한 도전층은, 스프레잉 또는 프린팅 등의 방법을 포함한, 다수의 상이한 기술에 의해 형성될 수 있다. 도 92b는 본 발명의 양태에 따른 도 93의 도전층(834)을 형성하기 위한 한 방법을 나타낸다. 여기서, 스프레이 노즐(909)은, 샌드블라스팅 또는 기타의 융삭 방법에 의해 그 전체의 상부 표면이 높이(906)까지 감소된 이후의 구성(908)의 상부 상에 도전성 페인트(910)를 분무한다. 도전성 페인트(910)는 본 발명의 의도된 양태를 달성하기 위해 제작된 도전성 금속 페인트일 수 있다. 이에 관련된 추가 사항은, 상기에서 포함된 미국 특허 출원 13/893,605; 13/893,614; 및 13/904,566호에서 찾아볼 수 있다.
도 93은, 전기 도전층(834)이 오버몰드 구조(833)의 상위 표면(906) 위에 형성된 예시의 구조(911)를 도시한다. 여기서 설명된 바와 같이, 상위 표면(906)은 RF 차폐 와이어본드(832)의 상위 부분(907)을 더 양호하게 노출시킨다. 따라서, 형성된 도전층(834)은 RF-차폐 와이어본드(832)의 상위 부분(907)과의 개선된 접촉을 형성한다.
도 87a 및 도 87b를 참조하여 설명된 바와 같이, RF-차폐 와이어본드(832)와 접지면(873)은, RF-차폐 와이어본드(832)에 의해 정의된 영역의 측면들 및 밑면에서 상호접속된 RF 격리 구조를 생성할 수 있다. RF-차폐 와이어본드(832)와 전기적으로 접촉하는 상위 도전층(834)에 의해, 이 영역 위의 상위측도 이제는 역시 차폐됨으로써, 차폐된 체적을 생성한다.
도 94는, 도전성 페인트로 분무되어 복수의 어레이 섹션을 덮는 전기 도전층(834)을 생성하는 예시의 패널(913)을 도시한다. 도 90을 참조하여 설명된 바와 같이, 각각이 어레이 섹션은, 완료된 팩키징된 모듈로부터 분리되어야 하는 복수의 모듈을 포함한다.
도 77의 블록(856)에서, 공통의 도전층(예를 들어, 도전성 페인트 층)을 갖는 어레이 섹션 내의 모듈들은 개개의 팩키징된 모듈들로 단품화될 수 있다. 모듈들의 이러한 단품화는, 톱질(sawing) 기술을 포함한, 다양한 방식으로 달성될 수 있다.
도 95는, 여기서 설명된 모듈식 섹션(827)이 분리된 모듈(917)로 단품화된 예시의 구성(916)을 도시한다. 오버몰드 부분은 측벽(919)을 포함하는 것으로 도시되어 있고; 모듈 기판 부분은 측벽(918)을 포함하는 것을 도시되어 있다. 집합적으로, 측벽(919 및 918)은 분리된 모듈(917)의 측벽(921)을 정의하는 것으로 도시되어 있다. 분리된 모듈(917)의 상위 부분은 도전층(834)에 의해 덮인 채로 유지된다. 도 79a, 도 79b, 및 도 79c를 참조하여 여기서 설명된 바와 같이, 분리된 모듈(917)의 하위 표면(869)은 콘택트 패드(871, 829)를 포함하여 모듈(917)과 전화 기판 등의 회로 기판 사이의 전기 접속을 가능케 한다.
도 96a, 도 96b, 및 도 96c는, 단품화된 모듈(917)의 (여기서는 상부라고도 하는) 정면, (여기서는 하부라고도 하는) 배면, 및 사시도를 도시한다. 여기서 설명된 바와 같이, 이러한 모듈은 오버몰드 구조 내에 인캡슐레이트된 RF-차폐 구조를 포함한다; 일부 구현에서, 모듈(917)의 전체 크기는 RF-차폐 기능이 없는 모듈보다 반드시 더 큰 것은 아니다. 따라서, 통합된 RF-차폐 기능을 갖는 모듈은, 외부 RF-차폐 구조가 필요하지 않으므로, 유익하게도 더 컴팩트한 조립된 회로 기판을 생성할 수 있다. 또한, 팩키징된 모듈식 형태는 모듈이 조작 및 조립 프로세스 동안에 더 용이하게 취급되는 것을 허용한다.
도 77의 블록(857)에서, 단품화된 모듈들은 적절한 기능에 대해 테스팅될 수 있다. 앞서 논의된 바와 같이, 모듈식 형태는 이러한 테스팅이 더 용이하게 수행되는 것을 허용한다. 또한, 모듈의 내부 RF-차폐 기능은 이러한 테스팅이 외부 RF-차폐 장치 없이도 수행되는 것을 허용한다.
도 97은, 무선 전화 기판 등의 회로 기판에 포함된 하나 이상의 모듈은 여기서 설명된 하나 이상의 팩키징 피쳐로 구성될 수 있다는 것을 도시한다. 이러한 팩키징 피쳐들로부터 혜택을 입을 수 있는 모듈의 비제한적 예로서는, 제어기 모듈, 애플리케이션 프로세서 모듈, 오디오 모듈, 디스플레이 인터페이스 모듈, 메모리 모듈, 디지털 기저대역 프로세서 모듈, GPS 모듈, 가속도계 모듈, 전력 관리 모듈, 트랜시버 모듈, 스위칭 모듈, 및 전력 증폭기(PA) 모듈이 포함되지만, 이것으로 제한되는 것은 아니다.
도 98a는, 회로 기판 상에서 여기서 설명된 하나 이상의 특징을 갖는 팩키징된 모듈을 조립하도록 구현될 수 있는 프로세스(923)를 도시한다. 블록(924)에서, 팩키징된 모듈이 제공될 수 있다. 일부 실시예에서, 팩키징된 모듈은 도 97을 참조하여 설명된 모듈을 나타낼 수 있다. 블록(926)에서, 팩키징된 모듈은 회로 기판(예를 들어, 전화 기판) 상에 탑재될 수 있다. 도 98b는, 모듈(816)을 표면 상에 탑재시킨 결과적인 회로 기판(928)을 개략적으로 도시하고 있다. 하나의 모듈이 회로 기판(928) 상에 탑재된 것으로 도시되어 있지만, 하나 이상의 다른 모듈도 역시 탑재될 수 있다는 것을 이해할 것이다. 회로 기판(928)은 또한, 복수의 접속(930) 등의 다른 피쳐를 포함하여 탑재된 다양한 모듈들의 동작을 가능케 할 수 있다.
도 98a의 블록(927)에서, 모듈들을 표면 상에 탑재한 회로 기판이 무선 장치에서 설치될 수 있다. 도 98c는 회로 기판(928)(예를 들어, 전화 기판)을 갖는 무선 장치(931)(예를 들어, 셀룰러 전화)를 개략적으로 도시한다. 회로 기판(928)은 여기서 설명된 하나 이상의 특징을 갖는 모듈(929)을 포함하는 것으로 도시되어 있다. 무선 장치는, 안테나(932), 사용자 인터페이스(933), 및 전원(934) 등의 다른 컴포넌트를 더 포함하는 것으로 도시되어 있다.
도 98d는, 칩 또는 모듈 등의 팩키징된 모듈(816)을 갖는 무선 장치(931)를 개략적으로 도시하고 있다. 도 98d에 예시된 무선 장치(931)는 도 98c에 도시된 하나 이상의 피쳐를 포함할 수 있고, 그 일부는 예시의 목적상 도 98d로부터 생략되었다. 일부 실시예에서, 팩키징된 모듈(816)은 여기서 설명된 임의의 모듈을 포함할 수 있다. 예시된 바와 같이, 팩키징된 모듈(816)은, RF 컴포넌트(938) 및 RF 격리 특성을 제공하도록 RF 컴포넌트(938) 주변에 형성된 RF 격리 구조(818)를 포함한다. RF 격리 구조(818)는 팩키징된 모듈(816)의 주변 부근에 배치되거나 팩키징된 모듈(816)의 다른 적절한 영역 상의 RF 컴포넌트(938) 주변에 배치될 수 있다. RF 격리 구조(818)는, RF 컴포넌트(938)를 전자 무선 장치(931) 내의 또 다른 컴포넌트(939)로부터의 RF 영향(화살표 936)으로부터 격리하는 것, RF 컴포넌트(938)를 무선 장치(931) 바깥의 외부 RF 소스(화살표 937)로부터 격리하는 것, 및/또는 RF 컴포넌트(938)로부터의 RF 신호 및/또는 잡음으로부터의 전자기 복사(화살표 941 및 942)가 무선 장치(931) 내의 다른 컴포넌트(939)에 및/또는 전자 무선 장치(931) 바깥의 외부 RF 소스(미도시)에 도달하는 것을 방지하는 것 등의 하나 이상의 RF 격리 기능을 제공할 수 있다. RF 컴포넌트(938)는 RF 신호를 전송 및/또는 수신하도록 구성된 하나 이상의 회로 요소를 포함할 수 있다. RF 컴포넌트의 비제한적 예로서는, 전력 증폭기, 전압-제어형 발진기, 필터, 스위치 등이 포함된다. 예를 들어, 도 76a에 나타낸 실시예에서, RF 컴포넌트는 고대역 부분(819) 및/또는 저대역 부분(821)을 포함할 수 있다.
도 98d에는 하나의 RF 컴포넌트(938)가 도시되어 있지만, RF 격리 구조(818)로부터 생기는 RF 격리 체적 내에 2개 이상의 RF 컴포넌트가 포함될 수 있다는 것을 이해할 것이다. 일부 실시예에 따르면, 팩키징된 모듈(816)은 각각이 전용 RF 격리 구조를 갖는 2개 이상의 RF 컴포넌트를 포함할 수 있다.
도 99a는 비아 배치를 결정하기 위한 예시적 프로세스(943)의 흐름도이다. 프로세스(943) 또는 여기서 설명된 임의의 다른 프로세스들의 특징들의 임의 조합이 비일시적 컴퓨터 판독가능한 매체에서 구현되고 메모리에 저장될 수 있다. 실행될 때, 비일시적 컴퓨터 판독가능한 매체는 프로세스(943) 또는 다른 프로세스의 일부 또는 전부가 수행되게 할 수 있다. 여기서 논의된 임의의 방법은 더 많거나 더 적은 동작을 포함할 수도 있고, 동작들은, 적절하다면, 임의 순서로 수행될 수도 있다는 것을 이해할 것이다.
프로세스(943)는 팩키징된 모듈의 주변부 부근의 비아 배치를 결정할 수 있다. 비아는 하나 이상의 RF 컴포넌트 주변에 RF 격리 체적을 형성하는 RF 격리 구조의 일부일 수 있다. 비아는 기판의 하나의 층 또는 더 많은 층들에 형성될 수 있다. 일부 실시예에서, 비아는, 예를 들어, 도 76b에 도시된 바와 같이, 인쇄 회로 기판의 일부로서 형성될 수 있다. 팩키징된 모듈의 주변 부근의 선택된 정의된 영역에서 더 높은 비아 밀도를 갖는 것은, 선택된 영역에서의 더 강한 접지 접속 및/또는 더 강한 RF 격리를 제공할 수 있다. 역으로, 선택된 영역에서 비아 밀도를 감소시키는 것은 팩키징된 모듈의 다이 크기와 전체 비용을 감소시킬 수 있다. 프로세스(943)는 다이 면적을 절감하기 위해 어디에서 비아가 제거될 수 있는지 및/또는 어디에서 비아 추가가 RF 격리를 향상시킬 수 있는지를 결정할 수 있다.
프로세스(943)는, 블록(944)에서 전자기 간섭(EMI) 데이터를 얻는 단계, 블록(946)에서 비교적 높은 EMI 및/또는 비교적 낮은 EMI와 연관된 영역을 식별하는 단계, 블록(947)에서 업데이트된 비아 배치를 결정하는 단계를 포함할 수 있다. 이 프로세스는, 블록(948)에서 EMI 규격이 충족될 때까지 반복될 수 있다. 프로세스(943)가 이제 도 100a 및 도 100b에 나타낸 예시의 EMI 프로파일, 도 101에 도시된 비아 밀도와 역 복사된 전력 사이의 관계, 및 도 102a 및 도 102b에 나타낸 비아 배치를 참조하여 논의될 것이다.
블록(944)에서 초기 비아 배치에 대한 EMI 데이터가 얻어질 수 있다. 일부 실시예에서, 초기 비아 배치에서 EMI 데이터를 얻기 위해 전자기 스캔/프로브가 수행될 수 있다. 예를 들어, 근접장 스캔이 수행될 수 있다. EMI 데이터는 RF 응용과 연관될 수 있다. 소정 실시예에 따르면, EMI 데이터는 팩키징된 모듈의 2개 이상의 동작 모드에 대응할 수 있다. 예를 들어, EMI 데이터는, 고대역 동작 모드와, 팩키징된 모듈이 고대역 동작 모드에서보다 낮은 주파수 대역 내에서 동작하는 저대역 동작 모드에 대응할 수 있다. 동작의 상이한 주파수 대역에 상이한 RF 격리 고려사항이 적용될 수 있다. 예를 들어, 더 높은 주파수에서, RF 신호는 더 작은 파장을 가질 수 있다. 그 결과, 팩키징된 모듈의 고대역 부분 부근에서 비아를 서로 더 가깝게 하는 것이 바람직할 수 있다. 또 다른 예로서, EMI 데이터는 저전력 동작 모드와 고전력 동작 모드에 대응할 수 있다. 초기 비아 배치는 소정 구현에 따른 RF 차폐를 제공하는 임의의 비아가 없는 RF 컴포넌트(들)에 대응할 수 있다. 대안으로서, 초기 비아 배치는 RF 컴포넌트 부근에 배치된 적어도 하나의 비아의 기타 임의의 배치에 대응할 수 있다. 소정 구현에서, 초기 배치는 팩키징된 모듈의 특정한 크기에 포함될 수 있는 비아의 최대 크기에 대응할 수 있다.
예시의 EMI 데이터는 도 100a 및 도 100b에 도시된 EMI 프로파일에 반영된다. 도 100a 및 도 100b의 EMI 프로파일은 각각 도 102a 및 도 102b에 도시된 비아 배치에 대응한다. 도 100a에 반영된 EMI 데이터는, 비아의 초기 배치, 또는 업데이트된 비아 배치를 결정하는 하나 이상의 반복 이후의 비아의 배치에 대응할 수 있다. 도 100b에 반영된 EMI 데이터는, 도 100a에 도시된 EMI 프로파일에 기초하여 결정된 비아의 업데이트된 배치에 대응할 수 있다.
도 100a는, RF 컴포넌트를 둘러싼 팩키징된 모듈의 주변부를 따라 배치된 복수의 비아에 대응하는 EMI 프로파일의 예를 도시한다. 더 구체적으로는, 도 100a에 도시된 EMI 프로파일은 도 102a에 도시된 비아의 배치에 대응한다. EMI 프로파일은 팩키징된 모듈의 표면의 부분들과 연관된 EMI를 그래픽으로 나타낸다. 도 100a에서, 영역들은, 도 100a의 EMI 프로파일의 상부측을 따라 좌에서 우로 번호매김된 열(column)과 도 100a의 EMI 프로파일의 좌측을 따른 문자를 갖는 행(row)에 의해 식별될 수 있는 정사각형에 대응한다. EMI 프로파일의 음영은 팩키징된 모듈의 대응하는 영역과 연관된 EMI 값을 나타낸다. 더 구체적으로는, 도 100c의 범례는 대응하는 EMI 값을 1 밀리와트당 측정된 EMI의 데시벨 단위의 전력을 나타낼 수 있는, dBm 단위로 나타낸다. 더 낮은 EMI 값은 더 높은 음의 값을 갖는 숫자로 표현된다는 것을 이해해야 한다. 예를 들어, 14 dBm의 EMI 값은 24 dBm의 EMI 값보다 높다. 도 100a 및 도 100b에서의 EMI 프로파일의 음영은 도 100c의 범례에서의 dBm 단위의 EMI 값들에 대응한다.
EMI 프로파일의 각 영역은 팩키징된 모듈 및/또는 그 인쇄 회로 기판의 정의된 표면 구역에 대응할 수 있다. 정의된 표면 구역은 제로, 1, 2, 또는 그 이상의 비아를 포함할 수 있다. 적어도 하나의 비아를 포함하는 영역들 각각은, 팩키징된 모듈의 외측 엣지에 실질적으로 평행한 차원에서 대략 동일한 폭을 가질 수 있다. 각각의 영역은 소정 구현에서 대략 동일한 면적을 가질 수 있다. 다른 구현에서, 2개 이상의 영역은 상이한 면적을 가질 수 있다. 영역들은 예시된 영역보다 작거나 클 수 있다는 것을 이해할 것이다. 임의의 특정한 영역은 하나 이상의 EMI 값과 연관될 수 있다. 예를 들어, 도 100a의 영역 B1은 복수의 EMI 값과 연관되고 영역 F1은 단일의 EMI 값과 연관된다.
도 99a로 되돌아가면, 비교적 높은 및/또는 비교적 낮은 EMI와 연관된 구역들은 블록(946)에서 식별될 수 있다. 예를 들어, 가장 높은 EMI 값과 연관된 팩키징된 모듈의 구역이 식별될 수 있다. 또 다른 예로서, 미리정의된 임계치 위의 EMI 값과 연관된 팩키징된 모듈의 하나 이상의 구역이 식별될 수 있다. 대안으로서 또는 추가적으로, 미리정의된 임계치 아래의 EMI 값과 연관된 팩키징된 모듈의 하나 이상의 구역이 식별될 수 있다. 역시 또 다른 예에서, 가장 낮은 EMI 값을 갖는 구역이 식별될 수 있다.
비교적 높은 EMI와 연관된 팩키징된 모듈의 구역은 팩키징된 모듈의 다른 구역에 비해 더 강한 RF 격리에 의해 혜택을 입을 수 있다. 일부 구현에서, 비교적 높은 EMI와 연관된 팩키징된 모듈의 구역은, RF 격리 구조가 팩키징된 모듈의 다른 구역보다 더 적은 RF 격리를 제공하는 핫 스폿 및/또는 구역일 수 있다. 이러한 구역은, 제품 규격에 정의된 것보다 및/또는 원하는 EMI 레벨보다 적은 RF 격리를 제공할 수 있다. 일부 실시예에 따르면, 핫 스폿은, 전력 증폭기(PA)의 출력 등의, 높은 전력 레벨을 갖는 신호를 생성하는 팩키징된 모듈의 구역이나 그 부근에서 발생할 수 있다. 대조적으로, 저잡음 증폭기(LNA)의 경우, 핫 스폿은 LNA의 입력이나 그 부근에 발생할 수 있다. 대안으로서 또는 추가적으로, 핫 스폿은, 발진기(예를 들어, 전압 제어형 발진기) 및/또는 LNA 부근 등의, 높은 활동 계수를 갖는 팩키징된 모듈의 구역이나 그 부근에서 발생할 수 있다.
비교적 낮은 EMI와 연관된 팩키징된 모듈의 구역은 비교적 낮은 비아 밀도를 갖는 RF 격리의 충분한 레벨을 제공할 수 있다. 일부 구현에서, 비교적 낮은 EMI와 연관된 팩키징된 모듈의 구역은, 비-방출 구역 및/또는 RF 격리 구조가 팩키징된 모듈의 다른 구역보다 더 많은 RF 격리를 제공하는 구역일 수 있다. 이러한 구역은, 제품 규격에 정의된 것보다 및/또는 원하는 EMI 레벨보다 많은 RF 격리를 제공할 수 있다. 일부 실시예에 따르면, 비-방출 구역은, 신호를 생성하지 않거나 낮은 전력 레벨을 갖는 신호를 생성하는 팩키징된 모듈의 구역 또는 그 부근에서 발생할 수 있다. 대안으로서 또는 추가적으로, 비-방출 구역은 낮은 활동 계수를 갖는 팩키징된 모듈의 구역 또는 그 부근에서 발생할 수 있다. 또 다른 예로서, 전력 증폭기 모듈의 경우, RF 입력과 DC 경로는 출력 정합망(OMN)에 비해 EMI 복사에 대해 덜 민감할 수 있다.
도 100a의 EMI 프로파일은, 영역 B1 및 C1이 비교적 높은 EMI와 연관되고 영역 A8, B8, C8, D8, E8, 및 F8은 비교적 낮은 EMI와 연관된다는 것을 나타낸다. 특히, 영역 B1과 연관된 EMI 값은 약 14 dBm이다. 이러한 EMI 값은 소정 응용에서 문제가 될 수 있다. 따라서, EMI를 개선하기 위해 팩키징된 모듈의 비아 밀도를 조정하는 것이 바람직할 수 있다. 비아 밀도는, 비아의 초기 배치에 비해 비아의 업데이트된 배치에서 개수, 위치, 크기, 또는 이들의 임의 조합을 변경시킴으로써 조정될 수 있다.
복수의 비아를 포함하는 RF 격리 구조는, 접지면으로의 접속에 의해, 예를 들어, 접지면으로서 구성되는 RF 컴포넌트 아래의 더 낮은 도전층으로의 전기 접속에 의해 접지될 수 있다. 접지면은 이상적으로 제로의 기생 인덕턴스를 갖지만, 실제로는, 접지면은 비제로 기생 인덕턴스를 가진다. 추가 비아를 부가하는 것은 접지면의 인덕턴스를 감소시킬 수 있다. 역으로, 비아의 개수를 감소시키는 것은 접지면의 인덕턴스를 증가시킬 수 있다. 접지면과 연관된 더 높은 인덕턴스는, RF 격리 구조에 의해 격리된 RF 컴포넌트에 의해 생성된 신호에 영향을 미칠 수 있는 덜 안정적인 접지면을 초래할 수 있다. 예를 들어, RF 격리 구조는, 접지면이 불안정할 때 안테나처럼 기능할 수 있다. 이것은, RF 격리 구조가 RF 격리를 제공하기보다는 복사(radiation)를 증폭하게 할 수 있다. 이러한 영향은 비교적 높은 EMI에 대응하는 팩키징된 모듈의 위치, 예를 들어, 도 100a에 도시된 EMI 프로파일에서 영역 B1 및 C1에 대응하는 팩키징된 모듈의 위치에서 발생할 수 있다.
도 101은 비아 밀도와 역 복사된 전력(inverse radiated power) 사이의 관계를 나타낸다. 비아 표면적 밀도가 d1 아래일 때, RF 격리 구조는 약한 접지 접속으로 인해 부동상태(float)일 수 있다. 약한 접지 접속은, 예를 들어, 도 100a의 EMI 프로파일의 영역 B1 및 C1에 의해 도시된 바와 같이, 팩키징된 모듈의 부분이 비교적 높은 EMI와 연관되게 할 수 있다. 밀도 d1은, RF 격리 구조가 약한 접지 장소처럼 기능하게 되는 더 낮은 임계치를 나타낼 수 있다. 도 101에 나타낸 곡선은 낮은 역 복사된 전력을 가지므로, 밀도 d1 아래의 비아 표면적 밀도와 연관된 비교적 높은 복사를 가진다. 이것은 RF 격리 구조가 안테나처럼 거동하게 할 수 있다. 따라서, 역 복사된 전력을 증가시키기(복사된 전력을 감소시키기) 위해 밀도 d1 아래의 표면적 밀도를 증가시키는 것이 바람직할 수 있다. 밀도 d2는 상한 임계치를 나타낼 수 있고, 이 임계치 위에서는, 증가된 비아 밀도가 RF 격리를 의미있게 개선시키지 않을 수 있다. 밀도 d2 위에서, 도 101에 나타낸 곡선은 납작해진다. 비아 표면적 밀도가 밀도 d2 위에 있을 때, 비아 밀도를 증가시키는 이점은, 역 복사된 전력에서의 상당한 증가와 결과적으로 RF 격리 구조의 RF 격리를 제공하지 못할 수도 있다. 그 결과, 비아 표면적 밀도가 도 101의 밀도 d1과 밀도 d2 사이에 있는 것이 바람직할 수 있다. 이것은, 예를 들어, 다이 면적을 줄이고 및/또는 제조 비용을 줄일 수 있다.
다시 도 99a를 참조하면, 블록(947)에서 업데이트된 비아 배치가 결정될 수 있다. 업데이트된 비아 배치에서, 높은 EMI와 연관된 구역에서의 비아 밀도는 초기 배치에 비해 증가될 수 있다. 대안으로서 또는 추가적으로, 업데이트된 비아 배치에서, 낮은 EMI와 연관된 구역에서의 비아 밀도는 초기 배치에 비해 감소될 수 있다. 소정 실시예에 따르면, 업데이트된 배치에서의 비아 밀도는, 비아 밀도가 하한 임계치 ―하한 임계치 아래에서는 RF 격리 구조가 약한 접지 장소처럼 거동함― 위에 있고 상한 임계치 ―상한 임계치 위에서는 증가된 비아 밀도는 RF 격리를 상당히 개선시키지 않을 수 있음― 아래에 있도록 결정될 수 있다. 예를 들어, 업데이트된 배치에서의 비아 밀도는 도 101의 밀도 d1과 밀도 d2 사이에 있을 수 있다.
비아의 업데이트된 배치에서, 비아의 개수, 비아의 위치, 비아의 크기, 또는 이들의 임의 조합은 비아의 초기 배치에 비교하여 조정될 수 있다. 예를 들어, 비아는, 비교적 높은 EMI의 구역을 향하여 비교적 낮은 EMI와 연관된 구역으로부터 멀어지도록 이동될 수 있다. 또 다른 예로서, 비아는 비교적 높은 EMI와 연관된 구역에 추가될 수 있고 및/또는 비아는 비교적 낮은 EMI와 연관된 구역으로부터 제거될 수 있다. 역시 또 다른 예에서, 하나 이상의 비아의 크기는 비교적 높은 EMI와 연관된 구역에서 증가될 수 있고 및/또는 하나 이상의 비아의 크기는 비교적 낮은 EMI와 연관된 구역에서 감소될 수 있다.
설명의 목적을 위해, 기판의 주변을 따른 선택된 장소들에 비아를 추가하는 것을 참조하여 더 많은 상세사항이 제공될 것이다. 도 102a는 주변 부근에 배열된 비아(823)의 배치를 갖는 기판의 상부 평면도를 도시한다. 도 102a에 도시된 바와 같이, 비아(823)는 기판의 주변 부근에 정렬될 수 있다. 도 102a에 나타낸 비아(823)는 기판의 동일한 층에 포함될 수 있다. 도 102a에 도시된 비아(823)의 배치는 도 100a에 도시된 EMI 프로파일에 대응할 수 있다. 도 102b는 주변 부근에 배열된 비아(823 및 823')의 업데이트된 배치를 갖는 기판의 또 다른 상부 평면도를 도시한다. 도 102b에 도시된 비아(823 및 823')의 배치는 도 100b에 도시된 EMI 프로파일에 대응할 수 있다. 일부 실시예에 따르면, 도 102b의 비아(823 및 823')의 배치는 제조된 팩키징된 모듈에서 이용되는 비아의 최종 배치일 수 있다.
도 102b에 도시된 업데이트된 배치에서, 2개의 추가의 비아(823')가 도 102a에 도시된 비아(823)의 배치에 비해 영역 B1 및 C1에 대응하는 기판의 구역에 추가되었다. 도 100b의 EMI 프로파일은, 2개의 추가 비아(823')가 EMI 프로파일 내의 대응하는 영역과 연관된 EMI를 개선시켰다는 것을 보여준다. 예를 들어, 도 100b의 EMI 프로파일은, 영역 C1에 대한 EMI가 2개의 추가 비아(823')가 없는 도 100a의 EMI 프로파일에 비해 약 10 dBm만큼 개선되었다는 것을 나타낸다. 도 100b의 EMI 프로파일은, 2개의 추가 비아(823')가 EMI 프로파일 내의 다른 이웃하는 영역과 연관된 EMI를 개선시켰다는 것을 보여준다. 예를 들어, 도 100b의 EMI 프로파일은, 영역 A1에 대한 EMI가 2개의 추가 비아(823')가 없는 도 100a의 EMI 프로파일에 비해 약 4 dBm만큼 개선되었고 영역 A4에 대한 EMI가 약 7 dBm만큼 증가되었다는 것을 나타낸다.
다시 도 99a를 참조하면, 프로세스는, 블록(948)에서 EMI 규격이 충족될 때까지 임의의 적절한 횟수만큼 반복될 수 있다. 더 구체적으로는, EMI 데이터가 얻어질 수 있고, 비교적 높은 및/또는 비교적 낮은 EMI와 연관된 구역이 식별될 수 있으며, 비아의 업데이트된 배치가 결정될 수 있다. 따라서, 프로세스(943)는 소정 구현에서 반복적 프로세스일 수 있다. 예를 들어, 도 100a의 EMI 프로파일 및 도 102a에 도시된 비아 배치는, 초기 비아 배치와 생산에 이용되는 최종 비아 배치 사이에 있는 프로세스(943)의 반복에 대응할 수 있다. 소정 실시예에 따르면, 블록(948)에서, 프로세스(943)는, 상이한 동작 모드들에 대해 EMI 규격이 충족되도록, 상이한 동작 모드들에 대해 반복될 수 있다. 상이한 동작 모드들은, 예를 들어, 상이한 주파수 대역들 및/또는 상이한 전력 모드들과 연관될 수 있다. 일부 실시예에서, 블록(948)에서 비아(823)의 상이한 층들에 대해 프로세스(943)가 반복될 수 있다.
프로세스(943)를 실행함으로써, 팩키징된 모듈과 연관된 EMI가 과도한 비아를 이용하지 않고 규격을 충족하도록 비아 배치가 개선될 수 있다. 따라서, 프로세스(943)는, 다이 면적을 효율적으로 이용하는 RF 격리를 제공하도록 구성된 비아를 갖는 팩키징된 모듈을 야기할 수 있다.
도 99b는 비아 배치를 결정하는 예시적 프로세스(949)의 흐름도이다. 프로세스(949)는, 프로세스(943)의 블록(946)이 프로세스(949)에서 블록(951)으로 대체된다는 점을 제외하고는, 프로세스(943)와 실질적으로 동일할 수 있다. 따라서, 프로세스(949)는, 블록(944)에서 EMI 데이터를 얻고, 블록(947)에서 업데이트된 비아 배치를 결정하고, 블록(948)에서 프로세스를 반복하는 것을 참조하여 앞서 설명된 특징들의 임의 조합을 포함할 수 있다. 프로세스(949)는, 블록(944)에서 EMI 데이터를 얻고, 블록(951)에서 외부 복사에 대한 구역의 민감도를 결정하고, 블록(947)에서 업데이트된 비아 배치를 결정하는 것을 포함할 수 있다. 프로세스(949)는, 블록(948)에서 EMI 규격이 충족될 때까지 반복될 수 있다. 소정 실시예에 따르면, 프로세스(943)와 프로세스(949)는 함께 직렬로, 병렬로, 또는 이들의 임의 조합으로 수행될 수 있다는 것을 이해해야 한다. 따라서, 비아 배치는 팩키징된 모듈의 구역(들)과 연관된 EMI의 상대적 레벨 및/또는 외부 복사에 대한 팩키징된 모듈의 구역(들)의 감도에 기초할 수 있다.
비교적 낮은 및/또는 비교적 높은 EMI와 연관된 팩키징된 모듈의 구역과 연계하여 설명된 원리와 이점들은, 블록(951)에서 외부 복사에 비교적 민감한 및/또는 비교적 둔감한 팩키징된 모듈의 구역들에 적용될 수 있다. 예를 들어, 감도 데이터가 얻어질 수 있고 전자기 복사에 비교적 더 민감한 구역 및/또는 전자기 복사에 비교적 덜 민감한 구역이 식별될 수 있다. 일부 실시예에서, 감도 데이터는, 도 100a에 도시된 EMI 프로파일 등의 EMI 데이터 및/또는 이러한 EMI 데이터로부터 유도된 데이터를 포함할 수 있다. 외부 복사에 민감한 팩키징된 모듈의 구역은 비교적 높은 EMI와 연관된 팩키징된 모듈의 구역과 유사하게 취급될 수 있다. 예를 들어, 블록(951)에서, 이들 구역 내의 비아 밀도는 블록(951)에서 증가될 수 있다. 대안으로서 또는 추가적으로, 외부 복사에 민감하지 않은 팩키징된 모듈의 구역은 비교적 낮은 EMI와 연관된 팩키징된 모듈의 구역과 유사하게 취급될 수 있다. 외부 복사에 민감한 구역은, 예를 들어, 전력 증폭기 모듈의 출력 정합망(OMN; output matching network) 구역 및/또는 VCO의 출력을 포함할 수 있다. 대조적으로, 외부 복사에 민감하지 않은 구역은, 예를 들어, 입력 구역 및/또는 DC 경로를 포함할 수 있다.
여기서 설명된 하나 이상의 특징들에 따른 팩키징된 모듈은 특정한 비아 배치를 포함할 수 있다. 예를 들어, 복수의 비아는, 팩키징된 모듈의 제1 영역에서, 팩키징된 모듈의 제2 영역보다 높은 밀도가 존재하도록 RF 컴포넌트 주변에 배치될 수 있고, 여기서, 제1 영역은 제2 영역보다 높은 전자기 간섭과 연관된다. 예를 들어, 도 102b의 비아(823 및 823')는, 예시된 EMI 프로파일의 영역 B1 및 C1에 대응하는 영역(952)에 포함된다. 영역(952)은, 예시된 EMI 프로파일의 영역 B8 및 C8에 대응하는 영역(953)보다 높은 밀도를 가진다. 영역(952 및 953)은 예시의 목적을 위해 제공된 것이고, 여기서 설명된 하나 이상의 특징과 연계하여 다른 영역 및/또는 영역 크기가 구현될 수 있다는 것을 이해할 것이다.
상이한 비아 밀도가 다양한 방식으로 달성될 수 있다. 예를 들어, 도 102b에 나타낸 바와 같이, 영역(952)은 영역(953)보다 많은 비아를 포함한다. 복수의 비아의 비아가 대략 동일한 크기일 때, 기판의 동일한 층에서 서로 더욱 조밀하게 이격된 비아는 더 높은 비아 밀도를 가진다. 예를 들어, 비아(823 및 823')는 영역(953)의 비아(823)보다 영역(952)에서 서로 더욱 조밀하게 이격된다. 또 다른 예로서, 상이한 크기의 비아를 이용함으로써 상이한 비아 밀도들이 달성될 수 있다.
도 102b에 나타낸 바와 같이, 영역(952)은 팩키징된 모듈의 주변부를 따라 배치되고, 영역(953)도 역시 팩키징된 모듈의 주변부를 따라 배치된다. 영역(952 및 953)은, 팩키징된 모듈의 외측 엣지에 실질적으로 평행한 차원에서 거의 동일한 폭을 가진다. 도 102b에 나타낸 바와 같이, 영역(952)은 영역(953)과 거의 동일한 면적을 가진다. 소정 실시예에서, 제1 영역은, 제1 영역의 면적과 적어도 동일한 면적을 갖는 팩키징된 모듈의 주변부를 따른 임의의 영역과 적어도 동일한 비아 밀도를 가질 수 있다. 대안으로서 또는 추가적으로, 제2 영역은, 제2 영역의 면적과 적어도 동일한 면적을 갖는 팩키징된 모듈의 주변부를 따른 임의의 영역의 밀도보다 크지 않은 비아 밀도를 가질 수 있다.
팩키징된 모듈의 주변부를 따라 배치된 비아(823 및 823')는, 저복사 구역에서보다 핫 스폿에서 팩키징된 모듈의 주변부를 따라 서로 더 가까이 이격될 수 있다. 이러한 비아 이격은 기판의 하나 이상의 층들에서 있을 수 있다. 예를 들어, 기판의 단일 층에서, 팩키징된 모듈의 주변부를 따라 배치된 비아(823 및 823')는, 저복사 구역에서보다 핫 스폿에서 팩키징된 모듈의 주변부를 따라 서로 더 가까이 이격될 수 있다. 또 다른 예로서, 비아는 기판의 2개 이상의 층들 각각에서 저복사 구역에서보다 핫 스폿에서 팩키징된 모듈의 주변부를 따라 서로 더 가까이 이격될 수 있다. 도 102b를 참조하면, 예시된 비아(823 및 823')는 영역(953)에서보다 영역(952)에서 서로 더 가까이 이격된다. 비아(823 및 823')는, 예를 들어, 도 102a 및 도 102b에 도시된 바와 같이, 팩키징된 모듈의 주변부를 따라 정렬될 수 있다.
팩키징된 모듈에서, 제1 영역과 제1 영역보다 낮은 비아 밀도를 갖는 제2 영역 각각은 적어도 하나의 비아를 포함할 수 있다. 제1 영역과 제1 영역보다 낮은 비아 밀도를 갖는 제2 영역 각각은 적어도 2개의 비아를 포함할 수 있다.
RF 격리 구조에 의해 격리된 하나 이상의 RF 컴포넌트는 제2 영역보다 제1 영역에 더 많은 복사를 방출할 수 있다. 예를 들어, RF 컴포넌트(들)은 영역(953)보다 영역(952)에 더 많은 복사를 방출할 수 있다.
제1 영역은 팩키징된 모듈의 핫 스폿에 대응할 수 있고 제2 영역은 팩키징된 모듈의 저 복사 구역(low radiating area)에 대응할 수 있다. 예를 들어, 영역(952)은 전력 증폭기 출력 또는 고전력 신호를 생성하는 상이한 RF 컴포넌트의 출력에 인접할 수 있다. 또 다른 예로서, 영역(952)은 전압 제어형 발진기 출력 또는 높은 활동 계수를 갖는 상이한 RF 컴포넌트의 출력에 인접할 수 있다. 대조적으로, 제2 영역은, 저활동 계수를 갖는 팩키징된 모듈의 구역, 신호를 생성하지 않는 팩키징된 모듈의 구역, 저전력 신호가 전파하는 팩키징된 모듈의 구역 등, 또는 이들의 조합에 인접할 수 있다.
대안으로서 또는 추가적으로, 제1 영역은 제2 영역보다 많은 외부 복사에 노출될 수 있다. 예를 들어, 인접한 컴포넌트의 핫 스폿은 영역(952)에 인접할 수 있다.
여기서 설명된 비아 배치는, 복수의 비아와 RF 컴포넌트 위의 도전층 사이에 전기적 접속의 적어도 일부를 형성하는 하나 이상의 도전성 피쳐를 포함하는 팩키징된 모듈의 RF 격리 구조에 포함될 수 있다. 한 예로서, 하나 이상의 도전성 피쳐는, 와이어본드, 예를 들어, 도 76b에 나타낸 와이어본드(832)를 포함할 수 있다. 대안으로서, 하나 이상의 도전성 피쳐는 RF 컴포넌트를 둘러싼 금속 캔을 포함할 수 있다.
소정 실시예에서, RF 격리 구조에 의해 형성된 RF 격리 체적 내의 RF 컴포넌트는 전력 증폭기를 포함한다. 예를 들어, 도 102b에 나타낸 비아 배치는 도 76a 및 도 76b에 나타낸 팩키징된 모듈에 대응할 수 있다. 영역(952)은 전력 증폭기 출력에 인접할 수 있다. 더 구체적으로는, 영역(952)은, 도 76a의 팩키징된 모듈(816)의 고대역 부분(819)에서 전력 증폭기의 출력에 인접할 수 있다.
전술된 실시예들의 일부는, 전력 증폭기 등의, RF 컴포넌트를 포함하는 팩키징된 모듈 및/또는 전자 장치와 연계하여 예를 제공하였다. 그러나, 이들 실시예들의 원리 및 이점들은 차폐 및/또는 격리에 대한 필요성을 갖는 기타 임의의 시스템 또는 장치에 이용될 수 있다.
본 개시의 하나 이상의 양태를 구현하는 시스템은 다양한 전자 장치에서 구현될 수 있다. 전자 장치들의 예로서는, 가전제품, 가전제품의 부품, 전자 시험 장비 등이 포함될 수 있지만, 이것으로 제한되는 것은 아니다. 더 구체적으로는, 본 개시의 하나 이상의 양태를 구현하도록 구성된 전자 장치로는, RF 송신 장치, RF 수신 장치, RF 트랜시버, RF 컴포넌트(예를 들어, 전력 증폭기)를 갖는 임의의 휴대 장치, 이동 전화(예를 들어, 스마트폰), 전화기, 기지국, 펨토-셀, 레이더, WiFi 및/또는 Bluetooth 표준에 따라 통신하도록 구성된 장치, 텔레비전, 컴퓨터 모니터, 컴퓨터, 핸드-헬드 컴퓨터, 태블릿 컴퓨터, 랩탑 컴퓨터, PDA(personal digital assistant), 전자 레인지, 냉장고, 자동차, 스테레오 시스템, DVD 플레이어, CD 플레이어, VCR, MP3 플레이어, 라디오, 캠코더, 카메라, 디지털 카메라, 휴대 메모리 칩, 세탁기, 건조기, 세탁/건조기, 복사기, 팩시밀리, 스캐너, 다기능 주변 장치, 손목 시계, 시계 등이 포함될 수 있지만, 이것으로 제한되는 것은 아니다. 가전 제품의 부품으로는, RF 격리 구조를 포함하는 멀티칩 모듈, 전력 증폭기 모듈, RF 격리 구조를 포함하는 집적 회로, RF 격리 구조의 일부를 형성하는데 이용될 수 있는 비아를 포함하는 기판 등, 또는 이들의 임의 조합이 포함될 수 있다. 전자 장치의 다른 예로서는 또한, 메모리 칩, 메모리 모듈, 광 네트워크 또는 기타의 통신 네트워크의 회로, 및 디스크 드라이브 회로가 포함될 수 있지만, 이것으로 제한되는 것은 아니다. 또한, 전자 장치는 미완성 제품을 포함할 수 있다.
여기서 제공된 본 발명의 교시는 반드시 전술된 시스템에 적용되는 것이 아니라, 기타의 시스템에도 적용될 수 있다. 전술된 다양한 실시예의 요소들 및 작용들은 결합되어 추가의 실시예를 제공할 수 있다.
본 발명의 다양한 실시예와 그 관련된 특징, 양태, 및 특성이 이 섹션에서 설명되었지만, 본 발명의 범위 내에 드는 많은 추가의 실시예와 구현들이 가능하다는 것이 통상의 기술자에게는 명백할 것이다. 예를 들어, 여기서의 본 발명은 설명된 재료 또는 시스템으로 제한되지 않고, 개별적으로 또는 본 개시의 전체를 통해 설명된 본 발명의 기타 임의의 개수의 관련된, 원하는 또는 적절한 양태들과 함께 기타의 방식으로 결합, 통합, 조립, 연결되어, 이들이 채용되는, 집적 회로, 전력 증폭기, 전력 증폭기 모듈, 및 장치들의 성능을 추가로 향상시킬 수 있다.
XIII . 통합된 간섭 차폐를 갖는 반도체 팩키지
본 개시의 이 섹션은 반도체 모듈 팩키지에 대한 통합된 전자기 간섭(EMI) 차폐에 관한 것이다. 통합된 EMI 차폐는, 팩키지의 기판 내의 접지면과 팩키지 몰드 화합물의 상부에 인쇄된 도전층 사이에 전기적으로 접속된 복수의 와이어본드 스프링을 포함한다. 와이어본드 스프링은, 스프링 효과가 와이어본드 스프링의 상부와 도전층 사이에 콘택트 전기 접속을 제공하게 하는 정의된 형상을 가진다. 와이어본드 스프링은, 팩키지에 포함된 장치들의 전부 또는 일부 부근의, 모듈 팩키지 내의 임의의 곳에 위치하여 이들 장치들 주변에서 완벽한 EMI 차폐를 생성할 수 있다. 또한 지금까지, 이 섹션에서 논의된 본 발명의 이들 특정한 양태들은 본 발명의 임의의 또는 모든 다른 양태들과 결합되어 이들이 채용되는 전력 증폭기 모듈 및 장치들의 성능을 더 양호하게 개선할 수 있다는 것을 관련 분야의 통상의 기술자라면 용이하게 이해할 것이다.
셀룰러 전화 핸드셋, PDA(personal digital assistant), 미디어 재생기, 및 무선 주파수(RF) 컴포넌트를 이용하는 다른 휴대 장치를 포함하는 많은 현대의 응용에서, 마무리된 제품의 크기(길이, 폭, 및 두께) 및 무게는 종종 중요한 설계 파라미터가 될 수 있다. 예를 들어, 특히 셀룰러 전화 핸드셋의 경우, 증가된 기능과 특징을 제공하는 더 작고 더 가벼운 장치를 향한 지속적인 추진이 있다. 따라서, 이들 장치에서 이용되는 개개의 컴포넌트의 크기와 무게도 역시 중요할 수 있다. 앞서 논의된 바와 같이, RF 장치에 대한 전자기 간섭 차폐를 제공하기 위한 종래의 접근법은, 차폐될 개개의 RF 장치 위에 접지된 금속 캔을 배치하는 것을 포함하고, 이것은 설계에 크기, 무게, 및 비용을 추가하므로, 많은 응용에서 바람직하지 못할 수 있다.
양태와 실시예들은, 장치나 모듈의 크기 및/또는 무게에서 최소한의 증가를 수반하며 팩키징 프로세스 동안에 개개의 장치나 모듈 내에 통합되는 간섭 차폐를 제공하는 방법 및 장치에 관한 것이다. 여기서 사용될 때, 용어 "EMI 차폐"는 전자기 간섭과 무선 주파수 간섭 차폐 양쪽 모두를 지칭하기 위해 사용된다. 한 실시예에서, 통합된 EMI 차폐는 이하에서 더 논의되는 바와 같이 와이어본드 제조 프로세스를 이용하여 형성될 수 있으므로, 기존의 툴을 이용하여 제조될 수 있고, 모듈 내의 전자 장치로의 전기 접속을 제공하는데 이용되는 종래의 와이어본드를 이용해 공통의 처리 라인 상에서 조립될 수 있다. 이 접근법은 높은 설계 융통성 뿐만 아니라 EMI 차폐를 제조하기 위한 더 용이하고 덜 비싼 방법을 제공할 수 있다. 또한, 본 발명의 양태에 따른 통합된 "와이어본드 케이지(wirebond cage)" 차폐는, 종래의 기존 기술에 의해 달성될 수 없었던, 모듈간/모듈내 격리와 낮은 팩키지 프로파일을 달성하는 방식을 제공한다. 이하에서 논의되는 바와 같이, 와이어본드 케이지는, 다양한 팩키지와 프로세스 조건들에 대해 확실하고 실용적인 EMI 설계를 제공하기 위해 특정한 및 정밀-제어된 설계와 형상을 갖는 "와이어본드 스프링" 커넥터를 이용하여 형성될 수 있다.
여기서 설명되는 방법 및 장치의 실시예들은, 그 응용에 있어서, 이하의 설명에서 개시되거나 첨부된 도면에 예시된 컴포넌트들의 구조와 배열의 세부사항으로 제한되지 않는다는 것을 이해해야 한다. 이 방법 및 장치들은 다른 실시예들의 구현이 가능하며, 다양한 방식으로 실시되거나 실행될 수 있다. 여기서는 설명의 목적만을 위해 구체적인 구현예들이 제공되며, 제한하기 위함이 아니다. 특히, 하나 이상의 임의 실시예들과 연계하여 논의되는 작용, 요소, 및 특징들은 기타 임의 실시예에서 유사한 역할로부터 배제되기 위한 것이 아니다. 또한, 여기서 사용되는 어법과 용어는 설명을 위한 것이며 제한적인 것으로 간주되어서는 안 된다. 단수로서 언급되는 시스템 및 방법의 실시예 또는 요소 또는 작용에 대한 언급은 또한, 복수의 이들 요소들을 포함하는 실시예들도 포괄하며, 여기서 임의의 실시예 또는 요소 또는 작용에 대한 복수의 언급은 단 하나의 요소를 포함하는 실시예들도 포괄한다. 단수형 또는 복수형의 언급은, 현재 개시된 시스템이나 방법, 그들의 컴포넌트, 작용 또는 요소들을 제한하기 위한 것이 아니다. 여기서 "내포하는(including)", "포함하는(comprising)", 또는 "갖는(having)", "담고 있는(containing)", "수반하는(involving)" 및 그 파생어들의 사용은, 이후에 열거되는 항목들과 균등물 뿐만 아니라 추가 항목들을 포괄하는 것을 의미한다. "또는"의 언급은, "또는"을 사용하여 설명되는 임의의 용어들은, 설명되는 용어들 중 하나, 하나 보다 많은, 및 모두 중에서 임의의 것을 나타낼 수 있도록 포함적 의미로서 해석될 수도 있다. 전후, 좌우, 상하, 상위 및 하위라는 언급은, 설명의 편의를 위한 것이고, 본 발명의 시스템 및 방법 또는 그들의 컴포넌트를 임의 한 위치나 공간적 배향으로 제한하고자 함이 아니다.
이제 도 103을 참조하면, 본 발명의 양태에 따라, 통합된 EMI 차폐를 포함하는 전자 장치 또는 모듈을 팩키징하는 방법의 한 예가 도시되어 있다. 이 방법의 양태와 실시예들이 도 103을 계속 참조하여 이하에서 논의된다.
제1 단계(954)는 전자 모듈에 병합될 기판을 준비하는 단계를 포함한다. 이 단계(954)는, 전자 모듈의 다양한 컴포넌트들을 상호접속하는데 이용될 수 있고 그 적어도 일부가 후술되는 바와 같이 통합된 EMI 차폐의 일부가 될 수 있는 금속화부를 기판 상에 형성하는 것을 포함할 수 있다. 단계(956)에서, 전자 모듈은 통상의 기술자에게 공지되어 있을 수 있는 방법 및 기술에 따라 조립될 수 있다. 이 단계(956)는, 하나 이상의 다이를 기판에 탑재하는 것, (금속화부 및/또는 유전체의 층들을 피착하는 것을 포함한) 임의의 필요한 내부 또는 외부 접속이나 접속점을 형성하는 것 등의 행위를 포함할 수 있다. 따라서, 모듈 조립이 도 103에서 단일 단계(956)로서 예시되어 있지만, 이것은, 동시에, 상이한 시간에, 및/또는 상이한 장소에서 수행될 수 있는 수 개의 단계들을 포함할 수 있다는 것을 이해해야 한다. 또한, 단계(954)는 단계(956)의 일부로서 간주될 수 있다는 것을 이해해야 한다.
이러한 모듈의 예가 도 104에 도시되어 있다. 모듈(962)은 기판(964)에 탑재된 하나 이상의 다이(963)를 포함한다. 모듈(962)의 일부 예는, 전력 증폭기, 트랜시버, 선형 장치, 필터, 및 EMI 차폐를 요구하거나 이로부터 혜택을 입을 수 있는 기타의 장치를 포함하지만 이것으로 제한되지 않는다. 앞서 논의된 바와 같이, EMI 차폐는 통상적으로 RF 장치에 바람직하므로, 다이(963) 중 적어도 하나는 RF 장치이고 모듈(962)은 RF 모듈일 수 있다; 그러나, 본 발명은 이와 같이 제한되지 않고, 다이(963)는 임의 타입의 디지털 또는 아날로그 장치 또는 컴포넌트를 포함할 수 있다는 것을 이해해야 한다. 한 예에서, 다이(963)는, 도 104에 나타낸 바와 같이, 본드 패드(967)에 접속된 와이어 본드(966)를 이용하여 기판(964)에 탑재된다. 대안으로서, 다이(963)는, 플립 칩 본딩 방법, 또는 통상의 기술자에게 공지된 기타 임의의 적절한 방법을 이용하여 기판(964)에 탑재될 수 있다.
한 실시예에 따르면, 통합된 EMI 차폐는, 팩키징 프로세스 동안에 기판(964)의 엣지 부근에 와이어본드 케이지를 구축함으로써 모듈(962) 내에 병합된다. 와이어본드(966)를 형성하는데 이용되는 종래의 프로세스와 유사하고 동일한 장비를 이용하는 와이어본드 프로세스가, 이하에서 논의되는 와이어본드 스프링을 구축하도록 구현될 수 있다. 복수의 이러한 와이어본드 스프링이, 이하에서 더 논의되는 바와 같이, 기판(964) 상의 다이(963) 주변에 배치되고 팩키지 내의 접지면에 접속되어 통합된 EMI 차폐를 형성하는 와이어본드 스프링 케이지를 제공할 수 있다. 몰딩된 모듈에서 통합된 차폐를 형성하기 위해, 제조 어려움은 기판 내의 접지면을 최상부 도전 차폐층에 접속하는 방식을 발견하는데 놓여 있다. 와이어본드 스프링 커넥터를 이용하여 통합된 차폐를 형성하는 방법의 실시예는, 이하에서 더 논의되는 바와 같이, 이 어려움을 해결하기 위한 확실한 제조 프로세스를 제공한다.
다시 도 103을 참조하면, 앞서 논의된 바와 같이, 단계(954)는, 통합된 EMI 차폐의 일부가 되는 금속화부를 기판(964) 상에 형성하는 것을 포함할 수 있다. 도 105를 참조하면, 이들 금속화부는, 와이어본드 패드(968), 접지면(969), 및 와이어본드 패드를 접지면에 접속하는 비아(971)를 포함할 수 있다. 와이어본드 스프링(972)은, 이하에서 더 논의되는 바와 같이, 와이어본드 패드(968)(단계 957)에 접속될 수 있다. 도 105에 도시된 예에서는, 2개의 별개의 와이어본드 패드(968)가, 연관된 비아(971)와 함께, 각각의 와이어본드 스프링(972)에 대해 제공되지만, 본 발명은 이와 같이 제한되지 않고 많은 다른 구성들이 고려된다는 것을 이해할 것이다. 예를 들어, 도 106a 및 도 106b에 나타낸 바와 같이, 도 105의 개개의 와이어본드 패드(968)는 다이(963)를 적어도 부분적으로 에워쌀 수 있는 금속화 트랙 또는 링(973)으로 대체될 수 있다. 이 예에서, 도 106a의 하나 이상의 비아(971)는 트랙(973)을 따른 지점들에 제공되어, 트랙, 및 그에 따라, 와이어본드 스프링(972)을 접지면(969)에 결합할 수 있다. 또한, 한 예에서, 트랙(973)은 2개 이상의 와이어본드 스프링(972) 사이에서 연속적일 수 있으므로, 각각의 와이어본드 스프링은 개별적으로 연관된 비아(971)를 가질 필요가 없다. 또한, 도 105에서, 와이어본드 스프링(972)은, (와이어본드 패드(968)에서의) 양쪽 접속점이 비아(971)에 의해 접지면(969)에 결합된 것으로 도시되어 있지만, 이것은 반드시 그럴 필요는 없고, 와이어본드 스프링의 한쪽 끝은 부동상태로(즉, 접지면에 전기적으로 결합되지 않은 채) 내버려 둘 수도 있다.
한 실시예에 따르면, 통합된 EMI 차폐를 형성하는 방법은, 다이(963)를 몰드 화합물(974)로 인캡슐레이트하는 트랜스퍼 몰딩 프로세스(도 103의 단계(958))를 포함한다. 이하에서 더 논의되는 바와 같이, 트랜스퍼 몰딩 프로세스 동안에, 기판(964)은 하위 몰드 체이스(mold chase)에 놓이고, 상위 몰드 체이스가 하위 몰드 체이스 상으로 낮추어져 장치 주변의 캐버티를 밀봉하고, 몰드 화합물(974)이 캐버티 내로 흘러가 기판 상의 다이(963)를 인캡슐레이트한다. 트랜스퍼 몰딩 프로세스는 통상의 기술자에게 공지되어 있다.
여전히 도 103 및 도 105를 참조하면, 트랜스퍼 몰딩 프로세스(단계 958) 이후에, 융삭 프로세스(단계 959)가 이용되어 몰드 화합물(974)을 통해 와이어본드 스프링(972)의 상부를 노출할 수 있다. 융삭 프로세스는, 예를 들어, 레이저 융삭 프로세스, 몰드 화합물(974)을 연삭 및/또는 연마하여 몰드 화합물의 층을 제거하고 와이어본드 스프링(972)의 상부를 노출하는 것을 포함할 수 있다. 한 예에서, 융삭 프로세스는, 약 40 마이크론 두께보다 작은 몰드 화합물의 층을 제거할 수 있다. 또 다른 예에서, 융삭 프로세스는, 약 10 마이크론 두께보다 작은 몰드 화합물의 층을 제거할 수 있다. 와이어본드 스프링(972)의 상부가 노출된 후에, 얇은 도전성 코팅 또는 층(975)이 몰드 화합물(974)의 상부에 형성되어(단계 961) 와이어본드 스프링(972)의 노출된 상부와 접촉할 수 있다. 도전층(975)은, 프린팅, 피착, 스퍼터링 등의 다양한 기술들 중 임의의 것을 이용하여 몰드 화합물(974)의 상부에 피착될 수 있다. 한 예에서, 도전층(975)은, 섹션 XII의 도 92b를 참조하여 상기에서 논의된 바와 같이, 몰드 화합물(974)의 상부에 스프레이-페인팅되는, 은-충전된 에폭시 등의, 금속-충전된 에폭시를 포함한다. 도전층(975)은 와이어본드 스프링(972)의 노출된 상부와 접촉하므로 노출된 와이어본드 스프링과 전기적으로 접속된다.
여기서 앞서 논의된 바와 같이, 한 실시예에서, 모듈(962)은, 도 105에 도시된 바와 같이, 기판(964)의 하부면을 따라 배치되고 비아(971)에 의해 와이어본드 스프링(972)에 접속된 접지면(969)을 포함한다. 와이어본드 스프링(972)의 상부와 도전층(975) 사이의 접촉을 통해, 도전층과 접지면(969) 사이에 전기 접속이 형성되므로, 모듈(962)에서 EMI 차폐를 완료한다. 와이어본드 스프링(972)은 기판(964) 내의 접지면(969)과 상부 도전층 차폐층(975) 사이에 (기판 상의 적절한 임의의 장소에 위치할 수 있는 이유로) 가요성의 완전 통합된 접속을 제공한다. 한 실시예에서, 와이어본드 스프링(972)은, 이하에서 더 논의되는 바와 같이, 와이어본드 스프링과 도전층(975) 사이의 신뢰성 있는 전기 접속의 생성을 가능케하는 스프링 효과를 생성하도록 제어되는 정의된 형상을 가진다. 따라서, 다이(963) 중 하나 이상은, 도전층(975), 와이어본드 스프링(972)(및 비아(971) 및 본드 패드(968) 등의 그들의 연관된 금속화부), 및 접지면(969)에 의해 형성된 접지된 EMI 차폐로 실질적으로 인클로징될 수 있다. 본 발명의 실시예에 따른 이 통합된 EMI 차폐는, 종래의 EMI 차폐 솔루션의 큼직한 금속 캔과는 달리, 모듈(962)에 최소한의 크기와 무게를 추가할 수 있다.
본 발명의 한 실시예에 따르면, 와이어본드 스프링(972)은, 정교하게 제거되고 종래의 와이어본드(966)와는 실질적으로 상이한 특정한 형상과 높이를 가진다. 통상의 기술자에게 공지된 바와 같이, 종래의 와이어 본드(966)는, 와이어본딩 머신을 이용하여, 도 104 및 도 105에 나타낸 바와 같이, 본드 와이어의 한쪽 끝을 다이(963)에 접속하고 다이로부터 멀리 본드 와이어를 잡아당겨 루프를 형성하도록 와이어 본딩 머신의 움직임을 제어한 다음, 본드 와이어의 다른쪽 끝을 기판 상의 패드에 접속함으로써 형성된다. 본 발명의 실시예에 따른 와이어본드 스프링(972)은 유사한 기술을 이용하여 형성될 수 있지만, 와이어 루프는, 와이어본딩 머신의 x축과 y축 이동을 조작함으로써, 원하는 스프링 효과와 이하에서 논의되는 와이어본드 스프링의 다른 속성을 제공하는 고유한 형상으로 처리된다.
도 107을 참조하면, 본 발명의 이들 양태에 따른 와이어본드 스프링(972)의 한 실시예가 도시되어 있다. 와이어본드 스프링(972)은, 와이어본드 스프링과 기판(964) 사이에 제1 접속점을 제공하는 볼 본드(976), 및 볼 본드로부터 기판 상의 제2 접속점(983)으로 연장되는 와이어 루프(977)를 포함한다. 도 107 및 도 108을 참조하면, 와이어본드 스프링(972)을 형성하는 프로세스(단계 957)는 볼 본드(976)를 형성하는 제1 단계(978)에서 시작할 수 있다. 이 단계는, 기판(964) 상의 와이어 본드 패드(968)(도 105 참조) 상에 금속 볼을 배치하는 것(단계 979)과 볼을 와이어본드 패드에 본딩하여(단계 981) 볼 본드(976)를 형성하는 것을 포함할 수 있다. 와이어본드 스프링은, (종래의 방법에서 흔히 이용되는) 금 및 구리를 포함한 다양한 금속 중 임의의 것을 이용하여 형성될 수 있다. 와이어본드 스프링이 금으로 형성되는 한 예에서, 와이어본드 패드(968)는 유사하게 금이거나 금-도금될 수 있고, 볼 본드(976)는 기판(964)에 초음파 본딩된다. 금, 구리 또는 주석-도금된 와이어본드 패드(968) 상에 구리 볼 본드(976)를 형성하기 위해 유사한 열초음파 프로세스(thermosonic process)가 이용될 수 있다.
한 실시예에 따르면, 볼 본드(976)로부터 와이어를 인출하고, 와이어본딩 머신의 x-축 및 y-축 움직임을 조작함으로써 와이어를 성형하며(단계 982), 마지막으로 와이어 루프의 꼬리부를 와이어본드 패드(968)에 본딩함으로써(단계 983) 와이어 루프(977)가 형성된다. 한 실시예에서, 와이어 루프(977)는 도 107에 나타낸 형상, 또는 이와 유사한 형상을 갖도록 성형된다. 도 108에 더 도시된 바와 같이, 단계(978)는, 패드(968) 상에 금속 볼(976)을 배치하는 서브단계(979)와, 볼(976)이 패드(968)에 본딩되는 서브단계(981)를 포함한다.
도 109를 참조하면, 앞서 논의된 바와 같이, 기판(964) 상의 제공된 와이어본드 패드(968)(또는 트랙(973))에 본딩된 와이어본드 스프링(972)의 한 실시예가 도시되어 있다. 한 실시예에서, 와이어본드 스프링(972)은 볼 본드(976) 근처에서 굴절 구역(986)을 포함한다. 와이어는 굴절 구역(986)으로부터 상방으로 와이어본드 스프링(972)의 정상부(987)까지 연장된다. 볼록 영역(988)은 굴절 구역(986)과 정상부(987) 사이에서 연장된다. 와이어본드 스프링(972)은, 정상부(987)에 근접한 상위 영역(989), 및 상위 영역(989)과 제2 접속점(983) 사이에서 연장되는 하향 경사 후미 영역(991)을 더 포함한다. 한 예에서, 상위 영역(989)은 상위 도전층(975)(도 106a 참조)과의 큰 접촉 면적을 제공하도록 실질적으로 평탄함으로써, 도전층과의 양호한 전기 접속을 가능케한다. 굴절 구역(986)은 와이어본드 스프링(972)을 종래의 와이어본드에 비해 더욱 탄력적으로 만드는데 이용되어, 와이어본드 스프링의 스프링 효과와 몰드 체이스와 몰드 화합물에 의해 인가되는 압력을 견디고 이하에서 논의되는 바와 같이 트랜스퍼 몰딩 프로세스 동안에 그 형상을 유지하는 와이어본드 스프링의 능력에 기여한다. 한 예에서, 와이어본드 스프링의 정상부(987)는 점선(992)으로 표시된 바와 같이 실질적으로 굴절 구역(986) 위에 위치해 있고, 이것은 이하에서 논의되는 바와 같이 와이어본드 스프링(972)의 복원력에 추가로 기여할 수 있다.
통상의 기술자에게 공지되고 상기에서 논의된 바와 같이, 트랜스퍼 몰딩 프로세스 동안에, 장치는 하위 몰드 체이스에 놓이고, 상위 몰드 체이스가 하위 몰드 체이스 상으로 낮추어져 장치 주변의 캐버티를 밀봉하고, 도 105 및 도 106a에 도시된 바와 같이 몰드 화합물(974)이 캐버티 내로 흘러간다. 와이어본드 패드(968)로부터 정상부(987)까지 측정된 와이어본드 스프링(972)의 높이는 몰드 화합물(974)의 예상된 또는 지정된 높이보다 약간 더 크게 만들어질 수 있다. 트랜스퍼 몰딩 프로세스(도 103의 단계 958) 동안에, 와이어본드 스프링(972)은, 도 110에 나타낸 바와 같이, 상위 몰드 체이스(993)를 하강시킴으로써 압축된다. 한 예에서, 상위 몰드 체이스(993)는, 정상부가 와이어본드 스프링의 가장 높은 지점이기 때문에, 먼저 와이어본드 스프링(972)의 정상부(987)와 접촉한다. 굴절 구역(986)과 실질적으로 굴절 구역 위의 정상부(987)의 배치에 의해 제공되는, 와이어본드 스프링(972)의 스프링 상수로 인해, 와이어본드 스프링은, 도 110에 나타낸 바와 같이, 상위 몰드 체이스(993)의 표면과 접촉하여 유지된다. 와이어본드 스프링(972)의 형상에 의해 제공되는 이 스프링 효과는, 와이어본드 스프링의 상부가 몰드 체이스의 표면과 접촉하여 유지되게 함으로써, 와이어본드 스프링의 상부가 융삭 프로세스(단계 959) 이후에 용이하고 신뢰성 있게 노출되도록 몰드 화합물의 얇은 층만이 와이어본드 스프링의 상부를 덮기 때문에, 확실한 통합된 EMI 차폐의 제조를 가능케 한다. 한 예에서, 와이어본드 스프링(972)은 수직 방향으로 큰 스프링 범위를 가지며, 몰드 화합물 두께, 기판 두께, 및 트랜스퍼 몰딩 프로세스 동안에 발생할 수 있는 뒤틀림에서의 변동으로부터 생기는 완료된 높이에서의 편차를 흡수할 수 있다. 와이어본드 스프링의 높이는, 상위 몰드 체이스(993)가 하강할 때에는 와이어본드 스프링이 압축되도록 충분히 높지만, 하강하는 상위 몰드 체이스가 와이어본드 스프링을 부술 정도로는 높지 않도록 선택될 수 있다. 따라서, 와이어본드 스프링은, 하강하는 상위 몰드 체이스(993)를 수용하는데 요구되는 변형의 양이 와이어본드 스프링의 스프링 능력을 초과할 정도로 높지는 않아야 한다. 유사하게, 와이어본드 스프링이 충분히 높지 않다면, 와이어본드 스프링의 상부는 트랜스퍼 몰딩 프로세스 이후의 몰드 화합물의 상위 표면과 접촉하지 못하거나 충분히 그 부근에 있지 못할 수 있으므로, 융삭 프로세스(도 103의 단계 959)에 의해 노출되지 못할 수 있거나, 몰드 화합물의 상위 표면과 접촉하는 와이어본드 스프링의 상부를 지탱하는 충분한 탄성 변형(스프링 효과)을 보이지 못할 수도 있다. 한 예에서, 와이어본드 스프링(972)의 높이는 몰드 화합물의 지정된 두께보다 90 마이크론 정도 더 크다. 그러나, 와이어본드 스프링은, 예를 들어, 와이어본드 스프링을 형성하는데 이용되는 금속, 몰드 재료, 및 기타의 유사한 인자 등의 인자들에 따라 상이한 높이를 가질 수도 있다는 것을 이해해야 한다.
한 실시예에 따르면, 와이어본드 스프링(972)의 형상은 도 105 및 도 106a의 도전층(975)과의 큰 접촉 면적을 제공하도록 최적화됨으로써, 도전층(975)와의 양호한 전기 접속을 가능케 한다. 앞서 논의된 바와 같이, 한 예에서, 와이어본드 스프링(972)의 도 109 및 도 110의 상위 영역(989)은 실질적으로 납작하다. 따라서, 상위 몰드 체이스(993)에 의해 압축될 때, 상위 영역(989)은 몰드 체이스(또는 몰드 화합물의 표면)과 접촉하는 큰 납작한 면적(길이)을 제공할 수 있다. 이것은, 융삭 단계(단계 959)에 의해 팩키지의 상부에서 노출되고 도전층(975)과 접촉하여 도전층(975)과 전기 접촉을 형성하고 EMI 차폐를 완성하는 면적이다.
이제 도 111을 참조하면, 장치 팩키지에 병합된 와이어본드 스프링의 한 예의 이미지가 도시되어 있다. 도 111에 나타낸 바와 같이, 와이어본드 스프링의 상위 영역(989)은 몰드 화합물(974)의 상부에 도전층(975)과 접촉하는 큰 납작한 구역을 형성한다. 도 111의 와이어본드 스프링의 평면도가 도전층(975)의 도포 이전의 도 112에 도시되어 있다. 도 112를 참조하면, 대부분, 그러나, 반드시 완전히는 아니게, 와이어본드 스프링의 상위 영역(989) 및 정상부(987)에 대응하는 노출된 와이어의 긴 길이(994)는 몰드 화합물(974)의 상부에서 볼 수 있다. 약 400 마이크론의 평균 노출 길이(994)와 약 962 마이크론의 최소 노출 길이를 갖는 와이어본드 스프링을 포함하는 팩키지의 제조 및 시뮬레이트된 예가 생성되었다. 이들 예들은, 종래의 와이어본드 루프(도 106a의 966)에 비해 약 10x의 와이어의 노출 길이에서의 개선을 나타낸다. 이 증가된 접촉 면적은 통합된 EMI 차폐에 대한 확실하고 저저항의 전기 접속을 제공한다. 또한, 비용을 줄이기 위해 금 대신에 구리 등의 재료가 와이어본드 스프링에 이용된다면, 구리는 금보다 낮은 전도도를 갖기 때문에 큰 접촉 면적이 특히 중요할 수 있다. 또한, 와이어본드 스프링의 노출된 영역과 도전층(975) 사이에 접속을 형성하기 위해 어떠한 땜납도 이용되지 않기 때문에(접속은 2개의 도전체 사이의 단순한 접촉에 의해 이루어짐), 접속이 더욱 신뢰성 있게 될 수 있다.
도전층(975)과의 양호하고 확실한 전기 접속을 가능케하기 위해 스프링 효과와 큰 접촉 면적을 제공하는 것 외에도, 와이어본드 스프링(972)의 형상은 또한 트랜스퍼 몰딩 프로세스 동안에 탄성을 제공한다. 출원인들은, 트랜스퍼 몰딩 프로세스 동안에 와이어본드 스프링이 똑바로 서 있어서, 상위 영역이 몰드 화합물의 상부 또는 그 부근에 있게 하고 최소한의 융삭으로 용이하게 노출될 수 있게 하는 것이 중요하다고 실험적으로 결정했다. 테스트와 시뮬레이션을 통해, 종래 형상의 와이어본드는, 그 형상이 안정을 거의 또는 전혀 제공하지 않기 때문에, 트랜스퍼 몰딩 프로세스 동안에 접혀서 내려 앉는다는 것을 보였다. 그 결과, 루프는, 도 110의 상위 몰드 체이스(993)로부터의 압력과 유동 몰드 화합물 하에서 임의의 방향으로 이동할 수 있다. 대조적으로, 와이어본드 스프링(972)의 형상은, 주로 수직 방향(도 105에서 y-방향)의 압축(탄성 변형)에 대해 와이어본드 스프링의 움직임을 제어하여, 전술된 스프링 효과를 생성한다. 한 예에서, 와이어본드 스프링은 평면내 방향(즉, 도 105에서 x-z 방향)에서는 뻣뻣하고, 몰드 흐름 및 와이어본드 스프링 스위프 결합에 대한 양호한 저항성을 가지며, 이것은 매우 높은 루프에서 주요 관심사가 될 수 있다.
요약하면, 임의의 트랜스퍼 몰딩된 모듈에서, 통상적으로 모듈 기판에 이미 존재하는 접지면, 몰드 화합물의 상부에 피착된 도전 재료의 얇은 층, 및 도전층을 접지면에 접속하기 위해 여기서 논의된 복수의 와이어본드 스프링만을 이용함으로써 효과적이고, 저비용이며, 확실한, 통합된 EMI 차폐가 제공될 수 있음으로써, 모듈 내의 장치들의 일부 또는 전부에 대한 완전한 차폐를 형성한다. 와이어본드 스프링은 팩키지 내의 임의의 장소에 배치될 수 있으며, 여기서, 선택사항적인 중복적 접속은, 도전층(975)으로의 접촉이 모든 전기적 요건을 만족하는 보장하여, 상이한 모듈 레이아웃과 장치를 수용하도록 용이하게 수정될 수 있는 매우 융통성 있는 EMI 차폐 설계를 허용한다. 유사하게, 도 106a 및 도 106b를 참조하여 앞서 논의된 바와 같이, 와이어본드 패드(968)(또는 트랙 973)을 접지면에 접속하는 비아(971)는 각각의 패드와 또는 접지면 상의 특정한 장소와 일치할 필요는 없어서, 모듈 내에서의 융통성 있는 패드(968) 및 비아(971) 배치를 허용한다. 충분한 EMI 차폐를 제공하는데 요구되는 와이어본드 스프링의 개수는 차폐될 장치의 동작 주파수와 요구되는 차폐 수준에 의존한다. 예를 들어, 와이어 밀도(즉, 임의의 주어진 방향에서의 바로 인접한 와이어본드 스프링(972)들 사이의 간격)는 신호 주파수 증가에 따라 증가할 수 있다. 한 예에서, 약 λ/20(여기서, λ는 차폐될 신호의 파장)의 와이어 간격이 이용될 수 있다. 주어진 주파수에서 원하는 차폐를 달성하는 최소한의 간격이 유지된다면 와이어 간격은 균일한 필요가 없다는 점을 이해해야 한다. 와이어본드 스프링 EMI 케이지의 예가 테스팅되었고 약 20 dB의 차폐를 제공하는 것으로 드러났으며, 이것은 대부분의 RF 핸드셋 응용에 대해 현재 충분하다. 따라서, 여기서 논의된 와이어본드 스프링은, 고도로 융통성 있고 모듈에 대해 최소한의 비용, 무게 및/또는 크기를 부가하는 완전히 통합된 EMI 차폐를 제공하는데 이용될 수 있다. 와이어본드 스프링은, 비용이 낮고, 확실하며, 임의의 추가적인 또는 전문화된 어셈블리 장비의 조달을 요구하지 않는 전통적인 처리 기술을 이용하여 처리될 수 있다.
이 섹션에서의 상기 실시예의 지금까지 설명된 수 개의 양태들을 설명하였으므로, 통상의 기술자에게는, 다양한 변형, 수정, 및 개선이 용이하다는 것을 이해해야 한다. 이러한 변형, 수정, 및 개선은 본 개시의 일부인 것으로 의도되며, 본 발명의 범위 내인 것으로 의도된다. 따라서, 상기 사항은 단지 예일 뿐이며, 본 발명의 범위는, 이하의 청구항 및 그들의 균등물의 적절한 구성으로부터 결정되어야 한다.
XIV. 결론 설명 및 논의
본 발명의 다양한 실시예와 그 관련된 특징, 양태, 및 특성이 본 개시의 전체를 통해 설명되었지만, 여기서 설명된 임의의 각각의 발명의 범위 내에 드는 많은 추가의 실시예와 구현들이 가능하다는 것이 통상의 기술자에게는 명백할 것이다. 예를 들어, 본 개시의 발명은, 전술된 재료, 프로세스 기술, 장치, 또는 시스템으로 제한되지 않는다. 추가로, 본 개시의 발명은, 개별적으로 또는 본 개시의 전체를 통해 설명된 본 발명의 기타 임의의 개수의 관련된, 원하는 또는 적절한 양태들과 함께 다양한 원하는 조합으로 결합, 통합, 조립, 연결되어, 이들이 채용되는, 집적 회로, 전력 증폭기, 전력 증폭기 모듈, 및 무선 장치들의 성능을 추가로 향상시킬 수 있다.
본 명세서에서 제공된 서두는 단지 편의를 위한 것이며, 반드시 이하의 청구항의 범위 또는 의미에 영향을 미치는 것은 아니다.
상세한 설명 및 청구항을 통틀어 문맥상 명확하게 달리 요구하지 않는 한, 단어 "포함한다", "포함하는" 등은 배타적(exclusive) 또는 남김없이 철저히 드러낸(exhaustive)의 의미가 아니라 포함적 의미로 해석되어야 한다; 즉, "포함하지만, 이들로 제한되는 것은 아니다"라는 의미이다. 단어 "결합된"이란, 일반적으로 여기서 사용될 때, 직접 접속되거나, 하나 이상의 중간 요소를 통해 접속될 수 있는 2개 이상의 요소를 말한다. 추가로, 단어 "여기서", "상기의", "이하의", 및 유사한 의미의 단어들은, 그 문맥상 상세한 설명의 한 특정한 섹션을 의도한다는 것을 나타내지 않는 한, 본 출원에서 사용될 때, 본 출원의 임의의 특정한 부분이 아니라 전체로서의 본 출원을 말한다. 문맥상 허용된다면, 단수 또는 복수를 사용하는 상기 상세한 설명의 단어들은 또한, 각각 복수 또는 단수를 포함할 수도 있다. 2개 이상의 항목들의 목록의 참조시에 단어 "또는"은, 그 단어의 다음과 같은 해석들 모두를 포괄한다: 목록 내의 항목들 중 임의의 것, 목록 내의 항목들 모두, 및 목록 내의 항목들의 임의의 조합.
본 발명의 실시예의 상기 상세한 설명은 남김없이 철저히 드러내기 위한 것이거나 본 발명을 전술된 형태 그대로로 제한하기 위한 것이 아니다. 본 발명의 특정 실시예 및 예가 예시의 목적을 위해 전술되었지만, 통상의 기술자라면 인지하는 바와 같이, 본 발명의 범위 내에서 다양한 균등한 수정이 가능하다. 예를 들어, 본 개시의 프로세스, 또는 블록, 또는 단계들이 주어진 순서로 제시되었지만, 대안적 실시예는 상이한 순서의 단계들을 갖는 루틴을 수행하거나, 상이한 순서의 블록들을 갖는 시스템을 채택할 수 있고, 일부 프로세스, 블록, 또는 단계들은 삭제, 이동, 추가, 세분, 결합 및/또는 수정될 수 있다. 이들 프로세스, 블록, 또는 단계들 각각은 다양한 상이한 방식으로 구현될 수 있다. 또한, 프로세스, 블록, 또는 단계들이 때때로 직렬로 수행되는 것으로 도시되었지만, 이들은 그 대신에 병렬로 수행되거나, 상이한 시간들에서 수행될 수도 있다.
여기서 제공된 본 발명의 교시는, 반드시 전술된 시스템에만 적용되는 것이 아니라, 기타의 시스템에도 적용될 수 있다. 전술된 다양한 실시예들의 요소들 및 작용들은 결합되어 추가의 실시예를 제공할 수 있다.
또한, 소정의 바람직한 실시예를 참조하여 본 발명이 상세히 설명되었지만, 본 발명은 이들 그대로의 실시예들만으로 제한되는 것은 아니라는 것을 이해해야 한다. 오히려, 본 발명을 실시하기 위한 현재의 최상의 형태를 설명하는 본 개시에 비추어, 본 발명의 범위와 사상으로부터 벗어나지 않고 많은 수정과 변형이 통상의 기술자에게는 자명할 것이다. 따라서, 본 발명의 범위는 상기의 설명이 아니라 이하의 청구항들에 의해 표시된다. 청구항들의 등가적 의미와 범위 내에 드는 모든 변경, 수정, 및 변형은 청구항들의 범위 내에 드는 것으로 간주되어야 한다.

Claims (29)

  1. 전력 증폭기 모듈로서,
    콜렉터, 상기 콜렉터에 인접한 베이스, 및 에미터를 갖는 갈륨 비소(GaAs) 쌍극성 트랜지스터를 포함하는 전력 증폭기 - 상기 콜렉터는 상기 베이스와의 접합부(junction)에서 적어도 3x1016 cm-3의 도핑 농도를 가지며, 상기 콜렉터는 또한, 상기 베이스로부터 멀어질수록 도핑 농도가 증가하는 적어도 제1 계조(grading)를 가짐 - ; 및
    상기 전력 증폭기에 의해 구동되는 RF 전송 라인 - 상기 RF 전송 라인은 도전층과 상기 도전층 상의 마무리 도금(finish plating)을 포함하고, 상기 마무리 도금은, 금층(gold layer), 상기 금층에 근접한 팔라듐층, 및 상기 팔라듐층에 근접한 확산 장벽층을 포함하며, 상기 확산 장벽층은 니켈을 포함하고 0.9 GHz에서 니켈의 표피 깊이(skin depth)보다 작은 두께를 가짐 -
    을 포함하는 전력 증폭기 모듈.
  2. 제1항에 있어서, 상기 전력 증폭기의 출력의 기본 주파수(fundamental frequency)와 정합하도록 구성된 제1 종단 회로(termination circuit) 및 상기 전력 증폭기의 출력의 고조파(harmonic)의 위상에서 종단(terminate)되도록 구성된 제2 종단 회로를 갖춘 출력 정합망(output matching network)을 더 포함하고, 상기 제1 종단 회로는 상기 RF 전송 라인의 적어도 일부를 포함하는, 전력 증폭기 모듈.
  3. 제1항에 있어서, 상기 전력 증폭기는, 질화 탄탈 종단처리된 관통-웨이퍼 비아(tantalum nitride terminated through wafer via)를 갖는 전력 증폭기 다이 상에 포함되는, 전력 증폭기 모듈.
  4. 제3항에 있어서, 상기 전력 증폭기 다이는, GaAs 기판, 상기 GaAs 기판의 제1 측면(side) 상에 배치된 금층, 및 상기 제1 측면에 대향하는 상기 GaAs 기판의 제2 측면 상에 배치된 구리층을 더 포함하고, 상기 질화 탄탈 종단처리된 관통-웨이퍼 비아는 상기 금층을 상기 구리층에 전기적으로 접속하도록 구성된, 전력 증폭기 모듈.
  5. 제4항에 있어서, 상기 전력 증폭기 다이는, 상기 구리층으로부터 상기 GaAs 기판으로의 구리의 확산을 금지하도록 상기 구리층과 상기 금층 사이의 계면의 적어도 일부를 둘러싸도록 구성된 질화 탄탈 종단 영역(tantalum nitride termination region)을 더 포함하는, 전력 증폭기 모듈.
  6. 제1항에 있어서, 상기 GaAs 쌍극성 트랜지스터는, 전력 증폭기 다이 상에 포함된 이종접합 쌍극성 트랜지스터(HBT; heterojunction bipolar transistor)이고, 상기 전력 증폭기 다이는 적어도 하나의 HBT 층으로부터 형성된 저항을 더 포함하는, 전력 증폭기 모듈.
  7. 제1항에 있어서, 상기 RF 전송 라인의 상기 금층과 접촉하는 와이어본드(wirebond), 상기 와이어본드에 인접한 적어도 하나의 엣지(edge), 및 상기 적어도 하나의 엣지에 인접하고 상기 RF 전송 라인의 니켈층, 상기 RF 전송 라인의 팔라듐층, 및 상기 RF 전송 라인의 금층이 없는 적어도 하나의 측벽을 더 포함하는 전력 증폭기 모듈.
  8. 제1항에 있어서,
    직렬 인터페이스를 제공하도록 구성된 프론트 엔드 코어(front end core)를 갖는 듀얼 모드 제어 인터페이스;
    전압 입력/출력(VIO; voltage input/output) 신호를 수신하도록 구성된 전압 입력/출력(VIO) 핀 ―상기 VIO 신호는 상기 프론트 엔드 코어의 동작 모드가 활성 상태와 비활성 상태 중 하나로 설정될 것인지를 결정하고, 상기 듀얼 모드 제어 인터페이스는, 상기 프론트 엔드 코어가 상기 비활성 상태로 설정될 때 범용 입력/출력(GPIO; general purpose input/output) 인터페이스를 제공하도록 구성됨―;
    각각 인에이블 레벨 쉬프터(enable level shifter)와 모드 레벨 쉬프터(mode level shifter)에 인에이블 신호와 모드 신호를 제공하도록 구성된 조합 로직 블록(combinational logic block); 및
    상기 VIO 신호에 기초하여 각각 상기 인에이블 레벨 쉬프터와 상기 모드 레벨 쉬프터에 제공할 상기 인에이블 신호와 상기 모드 신호를 선택하도록 구성된 파워 온 리셋(power on reset)
    을 더 포함하는 전력 증폭기 모듈.
  9. 제1항에 있어서, 상기 전력 증폭기 모듈의 주변부를 따라 배치된 와이어본드들을 포함하는 RF 격리 구조(RF isolation structure)를 더 포함하는 전력 증폭기 모듈.
  10. 전력 증폭기 모듈로서,
    RF 입력 신호를 수신하고 증폭된 RF 출력 신호를 생성하도록 구성된 전력 증폭기 - 상기 전력 증폭기는 콜렉터, 상기 콜렉터에 인접한 베이스, 및 에미터를 갖는 GaAs 쌍극성 트랜지스터를 포함하고, 상기 콜렉터는 상기 베이스와의 접합부에서 적어도 3x1016 cm-3의 도핑 농도를 가지며, 상기 콜렉터는 또한, 상기 베이스로부터 멀어질수록 도핑 농도가 증가하는 적어도 제1 계조를 가짐 - ; 및
    상기 증폭된 RF 출력 신호의 기본 주파수의 임피던스와 정합하도록 구성된 제1 종단 회로, 및 상기 제1 종단 회로와 분리되어 있고 상기 증폭된 RF 출력 신호의 고조파 주파수에 대응하는 위상에서 종단되도록 구성된 제2 종단 회로를 포함하는 출력 정합망
    을 포함하는 전력 증폭기 모듈.
  11. 제10항에 있어서, 상기 전력 증폭기는 확산 장벽층을 갖는 RF 전송 라인을 구동하고, 상기 확산 장벽층은 니켈을 포함하고 0.5 μm 미만의 두께를 갖는, 전력 증폭기 모듈.
  12. 제11항에 있어서, 와이어본드는 상기 전력 증폭기의 출력을 상기 RF 전송 라인에 전기적으로 접속하고, 상기 와이어본드는 상기 제1 종단 회로에 포함되는, 전력 증폭기 모듈.
  13. 제11항에 있어서, 단일 다이 상에서 무선 주파수 프론트 엔드(RFFE; radio frequency front end) 직렬 인터페이스와 3-모드 범용 입력/출력(three-mode general purpose input/output(GPIO)) 인터페이스 양쪽 모두를 제공하도록 구성된 듀얼 모드 제어 인터페이스를 더 포함하는 전력 증폭기 모듈.
  14. 제11항에 있어서, 상기 전력 증폭기 모듈의 주변부를 따라 배치된 와이어본드를 포함하는 RF 격리 구조를 더 포함하는 전력 증폭기 모듈.
  15. 전력 증폭기 모듈로서,
    RF 입력 신호를 수신하고 증폭된 RF 신호를 생성하도록 구성된 전력 증폭기;
    상기 증폭된 RF 신호를 전파하도록 구성된 RF 전송 라인 ― 상기 RF 전송 라인은, 상기 증폭된 RF 신호를 수신하도록 구성된 금층, 상기 금층에 근접한 팔라듐층, 상기 팔라듐층에 근접한 확산 장벽층, 및 상기 확산 장벽층에 근접한 도전층을 포함하고, 상기 확산 장벽층은 니켈을 포함하고 0.45 GHz에서 니켈의 표피 깊이보다 작은 두께를 가짐 ―;
    상기 증폭된 RF 신호의 기본 주파수의 임피던스와 정합하도록 구성되고, 상기 RF 전송 라인의 적어도 일부를 포함하는 제1 종단 회로; 및
    상기 제1 종단 회로로부터 분리되고, 상기 증폭된 RF 신호의 고조파 주파수에 대응하는 위상에서 종단되도록 구성된 제2 종단 회로
    를 포함하고, 상기 전력 증폭기는 적어도 하나의 와이어본드에 의해 상기 제1 종단 회로에 전기적으로 결합되고, 상기 전력 증폭기는 상기 제1 종단 회로와는 상이한 개수의 와이어본드에 의해 상기 제2 종단 회로에 전기적으로 결합되는, 전력 증폭기 모듈.
  16. 제15항에 있어서, 상기 전력 증폭기는, 콜렉터, 상기 콜렉터에 인접한 베이스, 및 에미터를 갖는 GaAs 쌍극성 트랜지스터를 포함하고, 상기 콜렉터는 상기 베이스와의 접합부에서 적어도 3x1016 cm-3의 도핑 농도를 가지며, 상기 콜렉터는 또한, 상기 베이스로부터 멀어질수록 도핑 농도가 증가하는 적어도 제1 계조를 갖는, 전력 증폭기 모듈.
  17. 제15항에 있어서, 단일 다이 상에서 무선 주파수 프론트 엔드(RFFE; radio frequency front end) 직렬 인터페이스와 범용 입력/출력(GPIO; general purpose input/output) 인터페이스 양쪽 모두를 제공하도록 구성된 듀얼 모드 제어 인터페이스를 더 포함하는 전력 증폭기 모듈.
  18. 제15항에 있어서, 상기 전력 증폭기 모듈의 주변부를 따라 배치된 와이어본드들을 포함하는 RF 격리 구조를 더 포함하는 전력 증폭기 모듈.
  19. 전력 증폭기 모듈로서,
    복수의 컴포넌트를 수용하도록 구성되고, 그 위에 RF 전송 라인을 포함하는 기판 ― 상기 RF 전송 라인은 도전층과 상기 도전층 상의 마무리 도금을 포함하고, 상기 마무리 도금은, 금층, 상기 금층에 근접한 팔라듐층, 및 상기 팔라듐층에 근접한 확산 장벽층을 포함하며, 상기 확산 장벽층은 니켈을 포함하고 0.45 GHz의 주파수에서 니켈의 표피 깊이보다 작은 두께를 가짐 ―;
    상기 기판에 결합된 제1 다이 ― 상기 제1 다이는 상기 RF 전송 라인의 상기 금층에 전기적으로 접속된 출력을 갖는 전력 증폭기를 포함하고, 상기 제1 다이는 상기 제1 다이의 하나 이상의 조건에 의존하는 속성을 갖는 수동 컴포넌트(passive component)를 더 포함함 ―; 및
    상기 기판에 결합된 제2 다이 ― 상기 제2 다이는 상기 제1 다이의 상기 수동 컴포넌트의 속성의 표시자에 적어도 부분적으로 기초하여 바이어스 신호를 생성하도록 구성된 바이어스 생성 회로를 포함함 ―
    를 포함하는 전력 증폭기 모듈.
  20. 제19항에 있어서, 상기 전력 증폭기의 출력의 기본 주파수와 정합하도록 구성된 제1 종단 회로 및 상기 전력 증폭기의 출력의 고조파의 위상에서 종단되도록 구성된 제2 종단 회로를 갖춘 출력 정합망을 더 포함하고, 상기 제1 종단 회로는 상기 RF 전송 라인의 적어도 일부를 포함하는, 전력 증폭기 모듈.
  21. 제19항에 있어서, 상기 제1 다이는 질화 탄탈 종단처리된 관통-웨이퍼 비아를 갖는, 전력 증폭기 모듈.
  22. 제19항에 있어서, 상기 제1 다이는 HBT 장치와 적어도 하나의 HBT 층으로 형성된 저항을 포함하는, 전력 증폭기 모듈.
  23. 제19항에 있어서, 상기 전력 증폭기 주위에 배치된 상기 기판 내의 복수의 비아 및 상기 전력 증폭기 모듈의 주변부를 따라 배치된 와이어본드들을 포함하는 RF 격리 구조를 더 포함하고, 상기 복수의 비아는 상기 전력 증폭기 모듈의 제2 영역보다 상기 전력 증폭기 모듈의 제1 영역에서 더 높은 밀도를 가지며, 상기 제1 영역은 상기 제2 영역보다 높은 전자기 간섭과 연관되는, 전력 증폭기 모듈.
  24. 전력 증폭기 모듈로서,
    복수의 컴포넌트를 수용하도록 구성되고, 마무리 도금을 갖는 기판 ― 상기 마무리 도금은, 금층, 상기 금층에 근접한 팔라듐층, 및 상기 팔라듐층에 근접한 확산 장벽층을 포함하며, 상기 확산 장벽층은 니켈을 포함하고 0.45 GHz에서 니켈의 표피 깊이보다 작은 두께를 가짐 ―;
    전력 증폭기와 적어도 하나의 질화 탄탈 종단처리된 관통-웨이퍼 비아를 포함하는 전력 증폭기 다이 ― 상기 전력 증폭기는 RF 입력 신호를 수신하고 증폭된 RF 신호를 생성하도록 구성됨 ―; 및
    상기 증폭된 RF 신호의 고조파의 위상에서 종단되도록 구성된 종단 회로 ― 상기 종단 회로는 상기 전력 증폭기의 출력을 상기 마무리 도금의 상기 금층에 전기적으로 결합하도록 구성된 적어도 하나의 와이어본드를 포함함 ―
    를 포함하는 전력 증폭기 모듈.
  25. 제24항에 있어서, 상기 전력 증폭기 다이는, 온-다이 수동 컴포넌트(on-die passive component), 상기 온-다이 수동 컴포넌트에 전기적으로 접속된 제1 리드(lead), 및 상기 증폭된 RF 신호를 수신하도록 구성된 제2 리드를 포함하는, 전력 증폭기 모듈.
  26. 제25항에 있어서, 상기 마무리 도금의 제1 부분은 상기 제1 리드에 전기적으로 접속되고 상기 마무리 도금의 제2 부분은 상기 제2 리드에 전기적으로 접속됨으로써 상기 마무리 도금의 제1 포션으로부터의 전류를 보내는(direct), 전력 증폭기 모듈.
  27. 제24항에 있어서, 상기 전력 증폭기 다이는 이종접합 쌍극성 트랜지스터와 이종접합 쌍극성 재료층을 포함하는 저항을 포함하는, 전력 증폭기 모듈.
  28. 제24항에 있어서, 상기 전력 증폭기는, 콜렉터, 상기 콜렉터에 인접한 베이스, 및 에미터를 갖는 GaAs 쌍극성 트랜지스터를 포함하고, 상기 콜렉터는 상기 베이스와의 접합부에서 적어도 3x1016 cm-3의 도핑 농도를 가지며, 상기 콜렉터는 또한, 상기 베이스로부터 멀어질수록 도핑 농도가 증가하는 적어도 제1 계조를 갖는, 전력 증폭기 모듈.
  29. 제24항에 있어서,
    직렬 인터페이스를 제공하도록 구성된 프론트 엔드 코어를 갖는 듀얼 모드 제어 인터페이스;
    전압 입력/출력(VIO; voltage input/output) 신호를 수신하도록 구성된 전압 입력/출력(VIO) 핀 ―상기 VIO 신호는 상기 프론트 엔드 코어의 동작 모드가 활성 상태와 비활성 상태 중 하나로 설정될 것인지를 결정하고, 상기 듀얼 모드 제어 인터페이스는, 상기 프론트 엔드 코어가 상기 비활성 상태로 설정될 때 범용 입력/출력(GPIO) 인터페이스를 제공하도록 구성됨―;
    각각 인에이블 레벨 쉬프터와 모드 레벨 쉬프터에 인에이블 신호와 모드 신호를 제공하도록 구성된 조합 로직 블록; 및
    상기 VIO 신호에 기초하여 각각 상기 인에이블 레벨 쉬프터와 상기 모드 레벨 쉬프터에 제공할 상기 인에이블 신호와 상기 모드 신호를 선택하도록 구성된 파워 온 리셋
    을 더 포함하는 전력 증폭기 모듈.
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