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CN103597742A - 包含相关系统、装置及方法的功率放大器模块 - Google Patents

包含相关系统、装置及方法的功率放大器模块 Download PDF

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CN103597742A
CN103597742A CN201380001003.0A CN201380001003A CN103597742A CN 103597742 A CN103597742 A CN 103597742A CN 201380001003 A CN201380001003 A CN 201380001003A CN 103597742 A CN103597742 A CN 103597742A
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CN
China
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power amplifier
line
layer
signal
nude film
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Application number
CN201380001003.0A
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English (en)
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霍华德·E·陈
亦凡·郭
庭福·吴·黄
迈赫兰·贾纳尼
田·敏·古
菲利浦·约翰·勒托拉
安东尼·詹姆斯·洛比安可
哈迪克·布潘达·莫迪
黄·梦·阮
马修·托马斯·奥扎拉斯
山德拉·刘易斯·培帝威克
马修·肖恩·里德
詹斯·阿尔布雷希特·理吉
大卫·史蒂芬·雷普利
宏晓·邵
宏·沈
卫明·孙
祥志·孙
帕特里克·劳伦斯·韦尔奇
小彼得·J·札帕帝
章国豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Skyworks Solutions Inc
Original Assignee
Skyworks Solutions Inc
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
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    • H01L2224/45001—Core members of the connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H01L2224/48177—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
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    • H01L2224/4912—Layout
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract

本发明涉及一种功率放大器模块，其包含：功率放大器，其包含GaAs双极晶体管，所述GaAs双极晶体管具有集极、邻接所述集极的基极及射极，所述集极在与所述基极的结处具有至少约3×1016cm-3的掺杂浓度，所述集极还具有其中掺杂浓度远离所述基极增加的至少第一分级；及RF发射线，其由所述功率放大器驱动，所述RF发射线包含导电层及所述导电层上的表面处理镀层，所述表面处理镀层包含金层、接近所述金层的钯层及接近所述钯层的扩散势垒层，所述扩散势垒层包含镍且具有小于约镍在0.9GHz下的集肤深度的厚度。本发明还提供所述模块的其它实施例连同其相关方法及组件。

Description

包含相关系统、装置及方法的功率放大器模块
相关申请案交叉参考
本申请案主张来自2012年6月14日提出申请的美国临时申请案61/659,848的优先权权益。
技术领域
本发明一般来说涉及功率放大器，且明确地说涉及功率放大器模块。更具体来说但不限定于根据最佳实践模式描述的下文中的特定实施例，本发明涉及供在无线通信中使用的功率放大器模块且包含相关的系统、装置及方法。
背景技术
移动装置中可包含功率放大器以放大RF信号以供经由天线发射。举例来说，在具有时分多址(TDMA)架构(例如全球移动通信系统(GSM)中所找到的所述架构)、码分多址(CDMA)及宽带码分多址(W-CDMA)系统的移动装置中，可使用功率放大器来放大具有相对低功率的RF信号。管理RF信号的放大可为重要的，这是因为所要发射功率电平可取决于用户远离基站及/或移动环境多远。功率放大器还可用以帮助随时间调节RF信号的功率电平，以便在经指派接收时槽期间阻止发射信号干扰。
功率放大器的电力消耗及与其相关联的功率附加效率(PAE)可为重要考虑。鉴于与提供声音、数据及系统控制的无线通信相关联的日益增加的要求，需要经改进功率放大器、功率放大器模块以及与其相关的装置、系统及方法。此外，需要具有经改进功率效率的功率放大器。
本发明的某些特定方面涉及集成电路封装领域，且更明确地说涉及形成用于封装射频(RF)集成电路(IC)的线接合垫的系统及方法。
将硅或其它半导体晶片制作成集成电路，如IC制作领域的技术人员已知。将IC接合并电连接到具有若干电及金属迹线层的载体或衬底，且进行封装以供使用。将表面电镀材料电镀到铜迹线的顶部层上以在IC与衬底之间提供电连接点，从而准许IC与外部世界介接。传统上，镍/金(Ni/Au)已经是用于RFIC产品的标准表面电镀材料，且在特定情形中，RFIC线接合到电镀于衬底的表面上的Ni/Au线接合垫以形成RFIC与其封装的电连接。然而，金价格的增加已增加与Ni/Au表面镀层相关联的封装成本。
本发明的其它特定方面涉及集成电路布局及封装领域，且更明确地说涉及射频(RF)集成电路(IC)的布局及封装的系统及方法。
本发明的又一些方面更明确地说涉及双极晶体管及包含双极晶体管的产品。双极晶体管(例如异质结双极晶体管(HBT))实施于各种各样的应用中。此些双极晶体管可形成于半导体衬底(例如砷化镓(GaAs)衬底)上。双极晶体管的一种说明性应用是在功率放大器系统中。随着技术演进，功率放大器系统的规范已变得满足起来更苛刻。
如上文所指示，功率放大器性能的一个方面是线性。线性性能的量度可包含沟道功率比(例如邻近沟道功率比(ACPR1)及替代沟道功率比(ACPR2))及/或沟道泄漏功率比(例如邻近沟道泄漏功率比(ACLR1)及替代沟道泄漏功率比(ACLR2))。ACPR2及ACLR2可称为第二沟道线性量度。ACPR2值与ACLR2值可在以与所关注频率具有约1.98MHz的偏移测量时相对应。
按惯例，文献中的多数出版物已集中于ACPR1及ACLR1线性量度，且极少出版关于ACRP2或ACLR2的出版物。来自行业的最近ACPR2及ACLR2系统规范已特别难以满足，尤其在满足与RF增益相关的其它系统规范时更如此。因此，在包含双极晶体管的系统(例如功率放大器系统)中需要经改进线性。
本发明的再一些方面涉及用于功率放大器的双模式数字控制接口。
若干个电子装置(包含无线装置)可具有由前端组件控制或设定的一个或一个以上组件。举例来说，功率放大器可由功率放大器控制器设定或配置。在一些情形中，功率放大器控制器可自身由另一接口组件基于装置的状态控制或配置。
通常，装置内的各种组件将通过不同组织形成。为促进可通过不同组织设计的组件之间的互通性，通常针对不同类型的装置及组件采用若干标准。随着技术进步，标准可改变或可采用新标准。在一些情形中，较新标准与较旧标准不兼容。
且本发明的再一些方面涉及异质结双极晶体管(HBT)功率放大器偏置电路。功率放大器通常为可放大输入信号以产生显著大于所述输入信号的输出信号的有源元件。存在许多类型的功率放大器且存在用以形成功率放大器的许多方式。举例来说，一些功率放大器可使用异质结双极晶体管(HBT)形成。许多HBT功率放大器使用二极管堆叠偏置配置。在一些此类配置中，二极管堆叠偏置配置展现对装置β的敏感性，此可导致放大器的大致静态电流变化。此外，静态电流的变化可影响性能参数且可使产品良率降级。
本发明的其它方面涉及理解在一些半导体材料系统中，可能将不同装置技术组合于单个半导体裸片上以形成混合结构。举例来说，在特定材料系统中，可能将异质结双极晶体管(HBT)与场效应晶体管(FET)一起集成于单个衬底上，以制作称为BiFET的结构。装置(例如RF功率放大器)可使用BiFET技术制作以具有经增加设计灵活性。因此，包含HBT及FET的BiFET功率放大器可有利地经设计以在比双极晶体管功率放大器低的参考电压下操作。装置制造商特别关注可通过将FET集成到砷化镓(GaAs)HBT工艺中而形成的高功率BiFET放大器。然而，用以将FET集成到GaAs HBT工艺中的先前尝试仅已产生n型FET装置。
因此，具有包含p型FET装置且可包含互补n型及p型FET装置的BiFET装置结构将为合意的。
且本文中所揭示的经改进技术的再一些方面涉及终止信号的谐波分量。在相对高频率应用(例如射频(RF)应用)中，可发生不希望的信号反射及/或噪声。此不希望的信号反射及/或噪声可在信号的基本频率及/或其它频率(例如信号的基本频率的谐波)下发生。为减小信号反射及/或噪声的影响，可实施阻抗匹配。其中最小化不希望的信号反射及/或噪声为有利的一种说明性应用为功率放大器系统。
功率附加效率(PAE)为用于评定功率放大器的一个度量。另外，线性为用于评定功率放大器的另一度量。PAE及/或线性可为顾客(例如原始装备制造商(OEM))通过其确定购买哪些功率放大器的度量。例如，顾客可能由于PAE对顾客的产品的影响而不购买具有低于特定电平的PAE的功率放大器。举例来说，较低PAE可减小电子装置(例如移动电话)的电池寿命。然而，增强PAE可以不利地影响线性为代价。类似地，改进线性可致使PAE的减少。同时，顾客希望具有高线性及高PAE的功率放大器。
功率放大器的输出处的负载线可影响PAE及线性两者。一些常规功率放大器系统已包含用以在功率放大器输出信号的基本频率下匹配功率放大器输出的阻抗且还用以执行谐波终止的负载线。然而，已证明难以用最优化PAE及线性两者的方式匹配功率放大器输出的基本频率的阻抗同时包含谐波终止。因此，需要改进功率放大器的线性及PAE两者。
现在本发明的又一些方面涉及用于高性能射频应用的发射线。
发射线可实施于多种背景中，例如在封装衬底或印刷电路板(PCB)上。多层层压PCB或封装衬底广泛用于射频(RF)应用中。
RF电路(例如功率放大器、低噪声放大器(LNA)、混合器、电压控制振荡器(VCO)、滤波器、开关及全部收发器)已使用半导体技术实施。然而，在RF模块(举例来说，包含功率放大器、开关及/或滤波器的RF前端模块)中，单芯片集成可由于以不同半导体技术实施不同块而为不实用的。例如，功率放大器可通过GaAs工艺形成，而相关控制及/或偏置电路可通过CMOS工艺形成。
长发射线及/或其它芯片上无源器件可消耗大的芯片面积。因此，可使用多芯片模块(MCM)及/或系统级封装(SiP)组装技术来实现RF模块的低成本、小的大小及/或高性能。层压技术可用于MCM组装，其中在层压衬底上实施发射线。此些发射线中的导体损耗可对MCM中的元件中的任一者的性能具有显著影响。因此，层压电镀技术可显著影响RF性能。
层压技术的成本可通过用于性能及/或组装需要的选材带动。使用金(Au)线接合来将RF电路元件连接到发射线的RF SiP可使用多种不同表面处理镀层(例如较低损耗、较昂贵NiAu(举例来说，由于较厚Au)或较高损耗、较低廉NiPdAu)。因此，需要用于RF发射线的具成本效益、高性能技术。
且又一些方面涉及用于氮化钽终止的穿晶片通孔的设备及方法。在特定实施方案中，氮化钽(TaN)终止层在砷化镓(GaAs)晶片的第一侧或前侧上形成，且金导电层在所述TaN终止层上方形成。此后，穿晶片通孔被蚀刻到GaAs晶片的第二侧或背侧中以便延伸通过GaAs晶片及TaN终止层的第一部分或内部分以到达金导电层。在特定实施方案中，穿晶片通孔电镀有镍钒(NiV)势垒层、金种子层及铜层。在穿晶片通孔形成期间，TaN终止层的第二部分或外部分被维持且经配置以环绕金导电层与铜层之间的界面以便抑制铜到GaAs晶片中的扩散。
相对于使用氮化硅终止及经溅镀势垒层的方案，TaN终止的穿晶片通孔可提供经改进金属粘合及经减小铜迁移。此外，在特定实施方案中，使用TaN终止层来终止穿晶片通孔可准许在不改变与在GaAs晶片的前侧上形成的晶体管结构相关联的制作或光刻掩模的情况下移动穿晶片通孔的位置或定位。将穿晶片通孔配置为可在不改变与晶体管相关联的光刻掩模的情况下移动可增加设计灵活性及/或减小与包含穿晶片通孔的集成电路设计的渐进式调整(incremental fix)或成品出厂检验(tape-out)相关联的时间及成本。
除以上内容之外，本发明的又一些方面涉及经封装半导体结构，且更明确地说涉及提供射频(RF)隔离及/或电磁辐射的结构。
经封装半导体组件可包含封装内的集成式屏蔽技术。为形成屏蔽(其可称为“法拉第笼(Faraday cage)”)，可通过通孔将顶部层导电层电连接到底部导电层。例如，底部导电层可为接地平面且通孔可将顶部导电层连接到接地。通孔可提供顶部导电层与底部导电层之间的电连接，且还充当屏蔽自身的一部分。然而，通孔可消耗封装中的显著面积量。同时，通孔可影响屏蔽的接地连接的强度。
继以上内容，本发明的额外方面涉及半导体装置封装，且更明确地说涉及半导体装置的电磁及/或射频干扰屏蔽。
在射频(RF)通信系统中一般需要RF装置与由其它RF装置产生的电磁(射频)干扰(EMI)隔离以便维持适当装置性能。类似地，RF装置通常需要与从环境接收或发射到环境的电磁干扰隔离。
将RF装置与此电磁干扰隔离的传统方法为用通常称为“罐”的接地金属外壳覆盖RF装置。然而，此解决方案为高成本的且缺少设计灵活性。另外，金属可给印刷电路板上的装置占用面积添加显著大小，且还给印刷电路板添加重量。
实施本发明的各个以下章节中所进一步详细描述的特征、属性或特性中的一者或一者以上可实现功率放大器系统中的合意的线性及PAE。此外，在功率放大器系统中实施以下揭示内容中所描述的一个或一个以上特征可实现通过其评定功率放大器的合意的FOM及/或其它度量。虽然出于说明性目的而连同功率放大器模块一起描述本发明的一些特征，但所属领域的技术人员应理解，本文中所描述的原理及优点可应用于功率放大器系统的其它部分，例如在功率放大器裸片、供与功率放大器裸片一起使用的衬底及包含功率放大器的无线通信装置中，以及在任何类似技术领域的技术人员应了解的任何及所有其它应用中。
发明内容
I.介绍
功率放大器可使具有相对低功率的射频(RF)信号的功率升压。此后，经升压RF信号可用于多种目的，例如驱动发射器的天线。
功率放大器可用于多种RF无线通信装置中。作为一个实例，功率放大器可包含于移动电话中以放大RF信号以供发射。例如，在具有时分多址(TDMA)架构(例如全球移动通信系统(GSM)中所找到的所述架构)、码分多址(CDMA)及宽带码分多址(W-CDMA)系统的移动电话中，可使用功率放大器来放大RF信号。
功率附加效率(PAE)为用于评定功率放大器的一个度量。线性是用于评定功率放大器的另一度量。PAE及/或线性可为顾客通过其确定购买哪些功率放大器的度量。例如，顾客可能由于PAE对顾客产品的影响而不购买具有低于特定电平的PAE的功率放大器。举例来说，较低PAE可减小移动装置(例如移动电话)的电池寿命。举例来说，线性可由邻近沟道功率比(ACPR)及/或替代沟道功率比(ACPR2)测量。同时实现高PAE及高线性可为困难的。然而，顾客通常期望高PAE及高线性。优值(FOM)是可反映PAE及线性两者的一个度量。
II.线接合垫系统及相关方法
揭示用以通过使用镍/钯/金(Ni/Pd/Au)表面电镀材料用于RFIC产品而减小RFIC封装的成本的系统及方法。为减少成本，Ni/Pd/Au表面镀层中的金层薄于Ni/Au表面镀层中的金层。然而，Ni/Pd/Au由于薄钯层及金层以及镍的铁磁本质而具有比Ni/Au高得多的射频薄片电阻。此贡献于RF信号上的减小的有效电流薄片厚度及增加的电流拥挤，且可(在一些实施例中)导致比在行进通过电镀有Ni/Au的表面的RF信号上发现的RF损耗多的行进通过电镀有Ni/Pd/Au的表面的RF信号的RF损耗。这些损耗可影响产品性能及良率。
揭示用以减小与用于RFIC的较低成本Ni/Pd/Au表面镀层相关联的RF损耗的其它系统及方法。在设计布局的一些实施例中，线接合区中的RF线/迹线表面、边缘及侧壁对电镀工艺开放且因此用Ni/Pd/Au表面处理层电镀。由于集肤效应及对行进通过经电镀线接合区的RF电流的涡流电流效应，大多数RF电流在经电镀线接合区的迹线边缘及侧壁上延续。由于大多数RF电流在迹线边缘及侧壁上延续，因此电镀迹线边缘及侧壁更多贡献于RF损耗。为减小RF损耗，一些实施例重新配置焊料掩模以覆盖线接合区中的迹线边缘及侧壁以使得迹线边缘及侧壁不用Ni/Pd/Au表面处理层电镀。围绕线接合区的不含Ni/Pd/Au镀层的铜迹线边缘及侧壁给围绕Ni/Pd/Au线接合垫的RF电流提供低电阻性路径，且因此，减小与RFIC衬底的Ni/Pd/Au表面镀层相关联的RF信号损耗。
特定实施例涉及一种包含提供具有至少一个铜迹线的衬底的制作射频集成电路(RFIC)模块的方法，所述铜迹线具有线接合表面。所述方法进一步包含直接在铜迹线的接合表面上方形成线接合垫的焊料掩模开口，所述线接合垫具有至少一个边缘及至少一个侧壁。所述方法进一步包含直接在线接合垫的至少一个边缘及至少一个侧壁上方形成焊料掩模、用镍层电镀所述铜迹线、用钯层电镀所述镍层及用金层电镀所述钯层以形成镍/钯/金线接合垫。所述镍/钯/金线接合垫具有不含镍、钯及金层的至少一个边缘及至少一个侧壁。
根据若干个实施例，本发明涉及一种用于射频集成电路(RFIC)模块的线接合垫。所述线接合垫包含电镀于铜迹线的线接合表面上方的镍层，所述铜迹线在RFIC模块的衬底的上部表面上形成。所述线接合垫进一步包含电镀于所述镍层上方的钯层及电镀于所述钯层上方的金层。所述线接合垫具有线接合区、邻近于所述线接合区的至少一个边缘及邻近于所述至少一个边缘的至少一个侧壁，所述至少一个边缘及所述至少一个侧壁不含镍层、钯层及金层。
根据各种实施例，一种用于制作射频集成电路(RFIC)模块的设备包含用于提供具有至少一个铜迹线的衬底的构件(所述铜迹线具有线接合表面)及用于直接在所述铜迹线的所述接合表面上方形成线接合垫的焊料掩模开口的构件，所述线接合垫具有至少一个边缘及至少一个侧壁。所述设备进一步包含用于直接在所述线接合垫的至少一个边缘及至少一个侧壁上方形成焊料掩模的构件、用于用镍层电镀铜迹线的构件、用于用钯层电镀所述镍层的构件及用于用金层电镀所述钯层的构件以形成镍/钯/金线接合垫。所述镍/钯/金线接合垫具有不含镍、钯及金层的至少一个边缘及至少一个侧壁。
出于总结本发明的目的，本文中已描述本发明的特定方面、优点及新颖特征。应理解，未必所有此些优点均可根据本发明的任何特定实施例实现。因此，本发明可以在不必须实现如本文中可教示或建议的其它优点的情况下实现或最优化如本文中所教示的一个优点或优点群组的方式体现或实施。
III.用于减小高RF损耗镀层的影响的设备及方法
揭示用以通过使用镍/钯/金(Ni/Pd/Au)表面电镀材料用于RFIC产品而减小RFIC封装的成本的系统及方法。为减少成本，Ni/Pd/Au表面镀层中的金层薄于Ni/Au表面镀层中的金层。然而，Ni/Pd/Au由于薄钯层及金层以及镍的铁磁本质而具有比Ni/Au高得多的射频薄片电阻。此贡献于RF信号上的减小的有效电流薄片厚度及增加的电流拥挤，且可(在一些实施例中)导致比在行进通过电镀有Ni/Au的表面的RF信号上发现的RF损耗多的行进通过电镀有Ni/Pd/Au的表面的RF信号的RF损耗。这些损耗可影响产品性能及良率。
揭示用以减小与用于RFIC的较低成本Ni/Pd/Au表面镀层相关联的RF损耗的其它系统及方法。在设计布局的一些实施例中，线接合区中的RF线/迹线表面、边缘及侧壁对电镀工艺开放且因此用Ni/Pd/Au表面处理层电镀。由于集肤效应及对行进通过经电镀线接合区的RF电流的涡流电流效应，大多数RF电流在经电镀线接合区的迹线边缘及侧壁上延续。由于大多数RF电流在迹线边缘及侧壁上延续，因此电镀迹线边缘及侧壁更多贡献于RF损耗。为减小RF损耗，一些实施例重新配置焊料掩模以覆盖线接合区中的迹线边缘及侧壁以使得迹线边缘及侧壁不用Ni/Pd/Au表面处理层电镀。围绕线接合区的不含Ni/Pd/Au镀层的铜迹线边缘及侧壁给围绕Ni/Pd/Au线接合垫的RF电流提供低电阻性路径，且因此，减小与RFIC衬底的Ni/Pd/Au表面镀层相关联的RF信号损耗。
另外，揭示用以减小与裸片上电容器、电阻器、电感器或RFIC的其它无源装置的高RF损耗接合垫相关联的RF损耗的系统及方法。在一些实施例中，RFIC包含裸片上电容器、电阻器、电感器或其它无源装置。电容器或无源装置接合到携载RF电流的铜迹线。举例来说，当使用高RF损耗接合垫(例如Ni/Pd/Au接合垫)来将无源装置连接到RFIC模块的电路迹线时，高RF损耗接合垫在RF电流流动通过其时产生RF信号损耗。相对于RFIC的RF信号输出放置裸片上电容器、电阻器、电感器或RF上部迹线的其它无源装置减小与裸片上无源装置接合垫相关联的RF损耗。
在特定实施例中，揭示一种经配置以减小信号损耗的电子电路模块。所述模块包含具有输出信号及与所述输出信号相关联的电流的电子电路装置。所述电子电路装置包含第一引线、第二引线及具有裸片上无源组件的集成电路裸片。所述电子电路模块进一步包含衬底，所述衬底包含用于传导所述电流的迹线。所述迹线具有电连接到所述第一引线的上行信号路径上的第一接合垫及电连接到所述第二引线的下行信号路径上的第二接合垫。所述电子电路装置经配置以使得裸片上无源组件电连接到所述第一引线且输出信号电连接到所述第二引线。借此引导所述电流远离所述第一接合垫。在一实施例中，所述电子电路模块为射频集成电路模块且信号损耗为射频信号损耗。在另一实施例中，所述电子电路装置为射频电子电路装置，所述输出信号为射频输出信号且所述电流为射频电流。
根据若干个实施例，电子电路装置经配置以减小信号损耗。所述装置包含：集成电路裸片，其具有裸片上无源组件；输出信号，其具有相关联电流；第一引线，其电连接到位于衬底上的迹线的上行信号路径上的第一接合垫；及第二引线，其电连接到位于所述迹线上的下行信号路径上的第二接合垫。所述电子电路装置经配置以使得裸片上无源组件电连接到所述第一引线且输出信号电连接到所述第二引线。借此引导所述电流远离所述第一接合垫。
根据各种实施例，揭示一种用于减小电子电路模块中的信号损耗的方法。所述方法包含制作包含具有裸片上无源组件的集成电路裸片的电子电路装置及从所述电子电路装置产生输出信号。所述输出信号具有相关联电流。所述方法进一步包含在所述电子电路装置上形成第一引线及第二引线、在衬底上形成第一接合垫及第二接合垫及在所述衬底上形成迹线以提供导电路径以在所述第一与第二接合垫之间传导电流。所述迹线具有与所述第一接合垫相关联的上行信号路径及与所述第二接合垫相关联的下行信号路径。所述方法进一步包含将所述第一引线电连接到所述第一接合垫、将所述第二引线电连接到所述第二接合垫及将所述电子电路装置配置以使得裸片上无源组件电连接到所述第一引线且输出信号电连接到所述第二引线。借此引导所述电流远离所述第一接合垫。
在一实施例中，揭示一种用于减小电子电路模块中的信号损耗的设备。所述设备包含用于制作包含具有裸片上无源组件的集成电路裸片的电子电路装置的构件及用于从所述电子电路装置产生输出信号的构件。所述输出信号具有相关联电流。所述设备进一步包含用于在所述电子电路装置上形成第一引线及第二引线的构件、用于在衬底上形成第一接合垫及第二接合垫的构件及用于在所述衬底上形成迹线以提供导电路径以在所述第一与第二接合垫之间传导电流的构件。所述迹线具有与所述第一接合垫相关联的上行信号路径及与所述第二接合垫相关联的下行信号路径。所述设备进一步包含用于将所述第一引线电连接到所述第一接合垫的构件、用于将所述第二引线电连接到所述第二接合垫的构件及用于将所述电子电路装置配置以使得裸片上无源组件电连接到所述第一引线且输出信号电连接到所述第二引线的构件。借此引导所述电流远离所述第一接合垫。
出于总结本发明的目的，本文中已描述本发明的特定方面、优点及新颖特征。应理解，未必所有此些优点均可根据本发明的任何特定实施例实现。因此，本发明可以在不必须实现如本文中可教示或建议的其它优点的情况下实现或最优化如本文中所教示的一个优点或优点群组的方式体现或实施。
IV.具有包括分级的集极的双极晶体管
技术方案中所描述的创新各自具有数个方面，所述技术方案中的单个技术方案均不仅负责其合意的属性。在不限制本发明的范围的情况下，现在将简要论述一些突出特征。
本发明的一个方面是一种双极晶体管，所述双极晶体管包含集极、安置于所述集极上方的基极及射极。所述集极在邻接所述基极的第一集极区域具有至少约3×1016cm-3的掺杂浓度。所述集极还具有在所述第一集极区域下方的另一集极区域。另一集极区域包含其中掺杂浓度远离所述第一集极区域增加的至少一个分级。
在特定实施例中，另一集极区域包含第一分级及其中掺杂浓度远离所述基极以不同于所述第一分级中的速率增加的第二分级。根据这些实施例中的一些实施例，所述双极晶体管可在围绕约833MHz为中心的频带内的频率下具有至少约29dBm的增益。根据若干个实施例，在相同电流密度下，与不具有所述第二分级的相同晶体管相比，所述双极晶体管的所述第二分级可经配置以增加所述双极晶体管的BvCEX。在各种实施例中，所述第一分级中的掺杂浓度从比所述第一集极区域的所述掺杂浓度小约一数量级分级到小于所述第一集极区域的所述掺杂浓度。根据这些实施例中的一些实施例，所述第二分级中的掺杂浓度从所述第一分级中的约最大掺杂浓度分级到比所述第二分级下方的子集极的掺杂浓度小至少约一个数量级的掺杂浓度。在一些实施例中，所述第一分级跨越接近所述第一集极区域且具有比所述第一集极区域的厚度多大约两倍的厚度的第二集极区域。根据特定实施例，所述第二分级跨越具有大于所述第一集极区域的厚度且小于所述第二集极区域的厚度的厚度的第三集极区域。在各种实施例中，所述集极基本上由所述第一集极区域、所述第二集极区域及所述第三集极区域组成。根据一些实施例，所述双极晶体管还包含在所述集极下方的子集极。根据特定实施例，所述第一分级毗连所述第二分级且掺杂浓度在所述第一分级与所述第二分级的边界的两侧上大约相同。
在特定实施例中，所述第一集极区域的厚度选自约
Figure BDA0000391305090000101
到
Figure BDA0000391305090000102
的范围。根据这些实施例中的一些实施例，所述第一集极区域的掺杂浓度选自约3×1016cm-3到9×1016cm-3的范围。
根据若干个实施例，所述第一集极区域中的掺杂浓度为至少约6×1016cm-3。
根据一些实施例，所述基极具有小于约
Figure BDA0000391305090000103
的厚度。在这些实施例中的一些实施例中，所述基极具有选自约3.5×1019cm-3到7×1019cm-3的范围的掺杂浓度。
在若干个实施例中，所述双极晶体管为异质结双极晶体管(HBT)。
根据一些实施例，所述双极晶体管为GaAs晶体管。
本发明的另一方面是一种包含双极晶体管的功率放大器模块。所述双极晶体管具有集极、基极及射极。所述集极在与所述基极的结处具有掺杂浓度以使得所述功率放大器具有不大于约65dBc的替代沟道功率比(ACPR2)。所述集极还具有其中掺杂浓度远离所述基极增加的至少第一分级。
根据特定实施例，ACPR2在所述功率放大器在围绕大约833MHz为中心的频带内操作时不大于约65dBc。
在若干个实施例中，所述集极还包含比所述第一分级更远离所述基极的第二分级。根据一些实施例，在相同电流密度下，与不具有所述第二分级的相同晶体管相比，所述第二分级经配置以增加所述双极晶体管的BvCEX。
根据若干个实施例，在与所述基极的所述结处所述集极中的掺杂浓度为至少约3×1016cm-3。
在特定实施例中，所述集极包含邻接所述基极的第一区域，所述第一区域具有至少约3×1016cm-3的大致平稳掺杂浓度及选自约
Figure BDA0000391305090000104
到
Figure BDA0000391305090000105
的范围的厚度。根据这些实施例中的一些实施例，所述集极的所述第一区域中的掺杂浓度在从约3×1016cm-3到9×1016cm-3的范围内选择。
本发明的又一方面是一种包含双极晶体管的功率放大器裸片，所述双极晶体管具有集极、邻接所述集极的基极及射极。所述集极在与所述基极的结处具有至少约3×1016cm-3的掺杂浓度。所述集极还具有其中掺杂浓度远离所述基极增加的至少第一分级。
本发明的另一方面是一种包含天线、电池及功率放大器的移动装置。所述功率放大器包含具有集极、基极及射极的异质结双极晶体管。所述集极包含邻接所述基极且具有至少约3×1016cm-3的第一掺杂浓度的第一集极区域。所述集极还包含接近所述第一集极区域且具有其中掺杂浓度远离所述基极增加的第一分级的第二集极区域。所述集极还包含接近所述第二集极区域且具有其中掺杂浓度远离所述基极以不同于所述第一分级的速率增加的第二分级的第三集极区域。所述第一掺杂浓度、所述第一分级及所述第二分级经配置以改进所述功率放大器的线性。
本发明的又一方面是一种形成双极晶体管的方法。所述方法包含：形成子集极；形成具有至少一个分级的集极区域，所述至少一个分级具有远离所述子集极减少的掺杂浓度；及形成邻近邻接所述双极晶体管的基极且在与所述基极的界面处具有至少约3×1016cm-3的掺杂浓度的不同集极区域。
出于总结本发明的目的，本文中已描述本发明的特定方面、优点及新颖特征。应理解，未必所有此些优点均可根据本发明的任何特定实施例实现。因此，本发明可以在不必须实现如本文中可教示或建议的其它优点的情况下实现或最优化如本文中所教示的一个优点或优点群组的方式体现或实施。
V.具有三模式输入/输出接口的双模式功率放大器控制件
根据本发明的一些实施例，本发明的此方面涉及一种可用以在单个数字控制接口裸片内提供射频前端(RFFE)串行接口及通用输入/输出(GPIO)接口两者的双模式控制接口。在特定实施例中，所述双模式控制接口或数字控制接口可与功率放大器通信。此外，所述双模式控制接口可用以设定所述功率放大器的模式。
根据特定实施例，所述双模式控制接口包含经配置以提供RFFE串行接口的RFFE核心。此外，所述双模式控制接口包含经配置以接收电压输入/输出(VIO)信号的VIO引脚。此VIO信号确定RFFE核心的操作模式是否被设定为作用状态与非作用状态中的一者。当所述RFFE核心被设定为所述非作用状态时，所述双模式控制接口经配置以提供通用输入/输出(GPIO)接口。另外，所述双模式控制接口包含组合逻辑块，所述组合逻辑块经配置以分别将启用信号及模式信号提供到启用电平移位器及模式电平移位器。此外，所述双模式控制接口包含电力接通复位，所述电力接通复位经配置以基于所述VIO信号而选择所述启用信号及所述模式信号以分别提供到所述启用电平移位器及所述模式电平移位器。
针对一些实施方案，所述双模式接口包含时钟/模式引脚，所述时钟/模式引脚经配置以在所述RFFE核心被设定为作用状态时将时钟信号提供到所述RFFE核心且在所述RFFE核心被设定为非作用状态时将模式信号提供到所述组合逻辑块。另外，所述双模式接口包含数据/启用引脚，所述数据/启用引脚经配置以在所述RFFE核心被设定为作用状态时将数据信号提供到所述RFFE核心且在所述RFFE核心经被设定为非作用状态时将启用信号提供到所述组合逻辑块。
在一些变化形式中，所述数据/启用引脚进一步经配置以将地址信号提供到所述RFFE核心，所述地址信号与所述RFFE核心的寄存器相关联。
根据本发明的一些其它相关实施例，所述双模式接口包含多个电平移位器。所述多个电平移位器中的每一电平移位器可经配置以从所述RFFE核心接收寄存器信号。所述寄存器信号可与存储于与RFFE核心相关联的多个寄存器中的一者中的值相关联。
VI.过程补偿的HBT功率放大器偏置电路及相关方法
在与本发明的此方面相关的一些实施方案中，本发明涉及一种使用放大器裸片上的无源装置来有效地感测裸片相依参数(例如β)且补偿相关联效应(例如静态电流变化)以改进性能及/或减小产品的部分间变化的功率放大器(PA)配置。在本发明的一些实施例中，此PA配置可包含硅偏置裸片及HBT放大器裸片。传统上，硅裸片将产生相对于PA裸片的温度大致恒定且基本上仅通过离散电阻器的公差而变化的PA裸片的参考电流。
在本发明的某一实施方案中，此离散参考电阻器可由HBT裸片上的集成式电阻器替代。在本发明的一些实施例中，此集成式电阻器可形成有HBT装置基极材料，且可展现追踪过程β的薄片电阻特性。基于此电阻，参考电流可经配置以追踪β且取消或减小对β的“二极管堆叠”敏感性。
在与其相关的其它实施例中，前述基极电阻器(Rb)类型可经配置以产生高温度系数，所述高温度系数可通过硅控制裸片内的偏置产生电路补偿以使得跨越参考电阻器施加的电压随周围温度增加。源于放大器的所得参考电流可在周围温度的选定范围内大致恒定且大致追踪HBT工艺β。
VII.具有HBT及FET的结构的装置及方法
半导体结构的实施例包含：异质结双极晶体管(HBT)，其包含位于衬底上方的集极层，所述集极层包含半导体材料；及场效应晶体管(FET)，其位于所述衬底上方，所述FET包含在形成所述HBT的所述集极层的所述半导体材料中形成的沟道。
在本发明的此方面的一些实施例中，形成所述HBT的所述集极层及所述FET的所述沟道的所述半导体材料可包含p型砷化镓。在一些实施例中，所述半导体结构可进一步包含位于所述HBT的所述集极层及所述FET的所述沟道上方的蚀刻停止层段。在一些实施例中，此蚀刻停止层可包含砷化铟镓(InGaAs)或磷化铟镓(InGaP)，且可具有10纳米(nm)与15nm之间的厚度范围。还可实施其它厚度范围。在一些实施例中，此蚀刻停止层可包含具有对(举例来说)所述FET的沟道层的蚀刻敏感性的任何材料。此材料可在适当厚度中或在适当厚度范围内实施以便实现与前述实例材料InGaP或InGaAs类似的结果。
根据本发明的其它实施例，本发明涉及一种具有异质结双极晶体管(HBT)的半导体结构，所述HBT包含位于衬底上方的集极层及位于所述衬底上方的射极层。所述集极层包含第一导电率类型(P)的第一半导体材料，且所述射极层包含第二导电率类型(N)的第二半导体材料。所述半导体结构进一步包含位于所述衬底上方的第一场效应晶体管(FET)。所述第一FET包含在形成所述HBT的所述集极层的所述第一半导体材料中形成的沟道。所述半导体结构进一步包含位于所述衬底上方的第二场效应晶体管(FET)。所述第二FET包含在形成所述HBT的所述射极层的所述第二半导体材料中形成的沟道。
在本发明的一些实施例中，形成所述HBT的所述集极层及所述第一FET的所述沟道的所述第一半导体材料可包含p型砷化镓，且形成所述HBT的所述射极层及所述第二FET的所述沟道的所述第二半导体材料可包含n型砷化镓。在一些实施例中，半导体结构可进一步包含位于所述HBT的所述集极层及所述第一FET的所述沟道上方的第一蚀刻停止层段及位于所述HBT的所述射极层及所述第二FET的所述沟道上方的第二蚀刻停止层段。所述第一蚀刻停止层段及所述第二蚀刻停止层段可包含砷化铟镓(InGaAs)或磷化铟镓(InGaP)，且可具有10纳米(nm)与15nm之间的厚度范围。还可实施其它厚度范围。在一些实施例中，此些蚀刻停止层可包含具有对(举例来说)所述第一及第二FET的沟道层的蚀刻敏感性的任何材料。此材料可在适当厚度中或在适当厚度范围内实施以便实现与前述实例材料InGaAs或InGaP类似的结果。
在若干个实施方案中，本发明涉及一种包含形成包含位于衬底上方的集极层及位于所述衬底上方的射极层的异质结双极晶体管(HBT)的方法。所述集极层包含第一导电率类型(P)的第一半导体材料，且所述射极层包含第二导电率类型(N)的第二半导体材料。所述方法进一步包含在所述衬底上方形成第一场效应晶体管(FET)。所述第一FET包含在形成所述HBT的所述集极层的所述第一半导体材料中形成的沟道。所述方法进一步包含在所述衬底上方形成第二场效应晶体管(FET)。所述第二FET包含在形成所述HBT的所述射极层的所述第二半导体材料中形成的沟道。
在一些实施方案中，形成所述HBT的所述集极层及所述第一FET的所述沟道的所述第一半导体材料可包含p型砷化镓，且形成所述HBT的所述射极层及所述第二FET的所述沟道的所述第二半导体材料可包含n型砷化镓。在一些实施方案中，所述方法可进一步包含在所述HBT的所述集极层及所述第一FET的所述沟道上方形成第一蚀刻停止层段以及在所述HBT的所述射极层及所述第二FET的所述沟道上方形成第二蚀刻停止层段。所述第一蚀刻停止层段及所述第二蚀刻停止层段可包含砷化铟镓(InGaAs)或磷化铟镓(InGaP)，且可具有10纳米(nm)与15nm之间的厚度范围。
根据一些实施方案，本发明涉及一种包含形成包含位于衬底上方的集极层的异质结双极晶体管(HBT)的方法。所述集极层包含半导体材料。所述方法进一步包含形成位于所述衬底上方的场效应晶体管(FET)。所述FET包含在形成所述HBT的所述集极层的所述半导体材料中形成的沟道。
在一些实施方案中，形成所述HBT的所述集极层及所述FET的所述沟道的所述半导体材料可包含p型砷化镓。在一些实施方案中，所述方法可进一步包含形成位于所述HBT的所述集极层及所述FET的所述沟道上方的蚀刻停止层段。所述蚀刻停止层可包含砷化铟镓(InGaAs)或磷化铟镓(InGaP)，且可具有10纳米(nm)与15nm之间的厚度范围。
根据一些实施例，本发明涉及一种具有集成电路(IC)的裸片。所述裸片包含经配置以处理射频(RF)信号的电路。所述裸片进一步包含经配置以促进所述电路的操作的异质结双极晶体管(HBT)与场效应晶体管(FET)的组合件。所述HBT包含集极层，所述集极层包含位于衬底上方的半导体材料。所述FET包含位于所述衬底上方且在形成所述HBT的所述集极层的所述半导体材料中形成的沟道。
在一些实施例中，经配置以处理RF信号的所述电路可包含功率放大器电路、用于所述功率放大器电路的控制器电路或用于切换电路的控制器。在一些实施例中，所述组合件可进一步包含第二FET，所述第二FET具有位于所述衬底上方且在与所述HBT的射极相同的半导体材料中形成的沟道。所述第一FET可包含pFET，且所述第二FET可包含nFET。在一些实施例中，所述衬底可包含砷化镓(GaAs)。
在若干个实施例中，本发明涉及一种用于射频(RF)装置的经封装模块。所述模块包含封装衬底及在裸片上形成且安装于所述封装衬底上的集成电路(IC)。所述IC包含经配置以促进所述IC的操作的异质结双极晶体管(HBT)与场效应晶体管(FET)的组合件。所述HBT包含集极层，所述集极层包含位于裸片衬底上方的半导体材料。所述FET包含位于所述裸片衬底上方且在形成所述HBT的所述集极层的所述半导体材料中形成的沟道。所述模块进一步包含经配置以促进到所述IC的功率以及去往及来自所述IC的RF信号的传送的一个或一个以上连接。
根据本发明的其它相关实施例，所述组合件可进一步包含第二FET，所述第二FET包含位于所述裸片衬底上方且在与所述HBT的射极相同的半导体材料中形成的沟道。所述第一FET可包含pFET且所述第二FET可包含nFET。
根据与其相关的一些其它实施例，本发明涉及一种具有天线及射频集成电路(RFIC)的无线装置，所述RFIC经配置以处理从所述天线接收及供通过所述天线发射的RF信号。所述无线装置进一步包含经配置以放大所述RF信号的功率放大器(PA)电路。所述PA电路包含异质结双极晶体管(HBT)与场效应晶体管(FET)的组合件。所述HBT包含集极层，所述集极层包含位于衬底上方的半导体材料。所述FET包含位于所述衬底上方且在形成所述HBT的所述集极层的所述半导体材料中形成的沟道。
在本发明的又一些相关实施例中，所述PA可经配置以操作为能够在比双极晶体管PA的所述参考电压低的参考电压下操作的高功率BiFET放大器。在一些实施例中，所述衬底可包含砷化镓(GaAs)。
还提供其它实施例。所属领域的技术人员在检查下图及详细说明后将了解或变得了解本发明的其它系统、方法、特征及优点。打算所有此些额外系统、方法、特征及优点包含于本说明中、在本发明的范围内且受所附权利要求书保护。
VIII.具有半导体电阻器的RF功率放大器
在许多情形中，减小射频(RF)装置(例如功率放大器(PA))的成本为合意的。移除过程步骤及/或使用不涉及额外处理步骤的“自由”装置为可如何实现此成本减小的实例。如本文中下文进一步详细描述，半导体电阻器可提供此些有利成本减小。还如本文中描述，还可借助半导体电阻器实现其它优点。举例来说，取决于可用电阻值，可提供较小电阻器占用面积，此又可帮助缩小裸片大小。裸片大小的此减小可进一步减小成本。在另一实例中，一些半导体电阻器可对也形成所述电阻器的相同半导体材料的条件敏感。
在本发明的此方面的一些实施方案中，与半导体裸片及其上的IC相关联的薄膜(例如，TaN)电阻器中的一些或所有电阻器可用半导体电阻器替代。在一些实施方案中，此些半导体电阻器可由形成层堆叠装置(例如异质结双极晶体管(HBT))的实际层中的一者或一者以上制作。此些电阻器可在制成HBT时不借助额外处理步骤制作。由于可由堆叠的不同层(例如，HBT的射极层、基极层及离子植入的基极层)制作若干个此些电阻器，因此电阻值及裸片大小减小的灵活性是可能的。
在本发明的其它实施方案中，当与在给定裸片上制作堆叠结构相比时，制作具有如本文中所描述的一个或一个以上特征的半导体电阻器可不借助额外处理步骤或借助过程步骤的极小修改实现。虽然本文中在HBT的上下文中描述各种实例，但应理解，类似电阻器结构及制作方法可应用于其它配置。举例来说，可形成额外层以用于制作包含HBT及一个或一个以上其它晶体管结构的装置。此些装置的实例包含但不限于标题为“包含具有增加的线性及可制造性的FET的BIFET”(BIFET包含A FET HAVINGINCREASED LINEARITY AND MANUFACTURABILITY)的美国专利第6,906,359号及标题为“与具有HBT及FET的结构相关的装置及方法”(DEVICES ANDMETHODOLOGIES RELATED TO STRUCTURES HAVING HBT AND FET)的PCT公开案第WO2012/061632号。
根据其它实施例，本发明的一个或一个以上特征可实施于III-V半导体裸片中。在一些实施例中，此些III-V半导体裸片可包含基于GaAs的裸片。在此些基于GaAs的裸片上形成的晶体管及/或其它堆叠结构可或可不包含HBT。
如本文中所描述，若干个有利特征可由半导体电阻器提供。举例来说，其它优点可包含其中不同电阻温度系数(TCR)值通过选择与电阻器层相关联的材料而提供的合意的特征。在另一实例中，电阻器的大小可由于可能电阻值(例如，约8欧姆/平方(例如，子集极)到约1,000欧姆/平方(例如，经植入基极层)的薄片电阻)的此范围而以合意的方式最优化或配置。在又一实例中，电阻器的RF衰减(roll-off)可取决于选择哪一电阻器而选择及/或调谐(例如，通过修改如何加偏置于装置上的第三端子)。
XI.信号路径终止
本发明的一个方面是一种包含功率放大器裸片、负载线及谐波终止电路的功率放大器模块。所述功率放大器裸片包含经配置以在功率放大器输入处放大输入信号且在功率放大器输出处产生经放大输出信号的一个或一个以上功率放大器。所述功率放大器裸片还具有多个输出引脚。所述负载线经配置以在所述经放大输出信号的基本频率下匹配所述功率放大器输出处的阻抗。所述负载线电耦合到所述功率放大器裸片外部的所述功率放大器裸片的多个输出引脚中的一者或一者以上的第一群组。所述谐波终止电路与所述负载线分离。所述谐波终止电路经配置而以对应于所述经放大输出信号的谐波频率的相位终止。所述谐波终止电路电耦合到所述功率放大器裸片外部的所述功率放大器裸片的所述多个输出引脚的一个或一个以上其它引脚的第二群组。
在本发明的特定实施方案中，所述谐波终止电路可包含耦合到所述功率放大器裸片外部的所述功率放大器裸片的一个或一个以上其它引脚的所述第二群组的一个或一个以上互连件。根据这些实施方案中的一些实施方案，所述一个或一个以上互连件可包含线接合。或者或另外，所述负载线可包含耦合到所述功率放大器裸片外部的所述功率放大器裸片的一个或一个以上引脚的所述第一群组的一个或一个以上其它互连件。根据各种实施方案，与所述功率放大器裸片的一个或一个以上其它引脚的所述第二群组相比，不同数目个互连件可耦合到所述功率放大器裸片的一个或一个以上引脚的所述第一群组。
根据若干个实施方案，所述功率放大器裸片的一个或一个以上引脚的所述第一群组可电耦合到衬底上的第一导电迹线，且所述功率放大器裸片的一个或一个以上引脚的所述第二群组电耦合到所述衬底上的第二导电迹线，其中所述第一导电迹线包含于与所述功率放大器裸片外部的所述第二导电迹线不同的信号路径中。在这些实施方案中的一些实施方案中，所述谐波终止电路可包含：线接合，其具有第一端及第二端，所述第一端耦合到所述功率放大器裸片的一个或一个以上引脚的所述第二第一群组；第二导电迹线，其在衬底上，所述第二导电迹线耦合到所述线接合的所述第二端；及电容器，其具有第一端及第二端，所述第一端耦合到所述第二导电迹线且所述第二端耦合到参考电压。
经放大输出信号的谐波频率可为(举例来说)经放大输出信号的第二谐波频率或经放大输出信号的第三谐波频率。
根据各种实施方案，所述功率放大器模块还可包含与所述负载线及所述谐波终止电路分离的另一谐波终止电路，所述另一谐波终止电路经配置而以对应于经放大输出信号的另一谐波频率的相位终止。根据特定实施方案，所述谐波终止电路可与所述另一谐波终止电路并联。
根据特定实施方案，所述功率放大器模块还可包含经配置以匹配功率放大器输入处的阻抗的输入匹配网络及经配置而以输入信号的谐波频率的相位终止的单独谐波终止电路。
在一些实施方案中，所述谐波终止电路的部分可实施于所述功率放大器裸片内。
本发明的另一方面是一种移动装置，所述移动装置包含：电池，其经配置以给所述移动装置供电；功率放大器裸片；负载线；谐波终止电路；及天线，其电耦合到所述负载线，所述天线经配置以发射经放大RF信号。所述功率放大器裸片包含功率放大器，所述功率放大器经配置以放大在功率放大器输入节点处接收的射频(RF)输入信号且在功率放大器输出节点处产生所述经放大RF信号。所述负载线经配置以在所述经放大RF信号的基本频率下匹配所述功率放大器输出节点处的阻抗。所述谐波终止电路与所述负载线分离。所述谐波终止电路经配置而以对应于所述经放大RF信号的谐波频率的相位终止。所述谐波终止电路与所述负载线具有到所述功率放大器裸片外部的功率放大器输出节点的不同电连接。
本发明的另一方面是一种包含裸片及经配置以接纳所述裸片的衬底的设备。所述裸片包含经配置以将输出信号驱动到输出节点的至少一个有源电路元件。所述衬底包含第一导电迹线及第二导电迹线。所述第一导电迹线及所述第二导电迹线为所述衬底上的不同信号路径的一部分。所述第一导电迹线包含于经配置以在输出信号的基本频率下匹配输出节点处的阻抗的负载线中。所述第二导电迹线包含于与所述负载线分离的谐波终止电路中。所述谐波终止电路经配置而以对应于输出信号的谐波频率的相位终止。
在特定实施方案中，所述衬底可包含第三导电迹线，所述第三导电迹线包含于经配置而以对应于输出信号的不同谐波频率的相位终止的另一谐波终止电路中。
根据一些实施方案，所述设备还可包含线接合，所述线接合经配置以将所述裸片的输出节点电耦合到所述第二导电迹线，且所述线接合可包含于所述谐波终止电路中。
根据若干个实施方案，所述设备还可包含安装到所述衬底的电容器，其中所述电容器电耦合到所述第二导电迹线且所述电容器包含于所述谐波终止电路中。
本发明的又一方面是一种制造模块的方法。所述方法包含：将功率放大器裸片耦合到封装衬底，所述功率放大器裸片包含经配置以接收输入信号且产生经放大输出信号的功率放大器；在所述功率放大器裸片与所述封装衬底上的第一导电迹线之间形成第一互连件，所述第一互连件包含于经配置以匹配所述经放大输出信号的基本频率的阻抗的第一终止电路中；及在所述功率放大器裸片与所述封装衬底上的第二导电迹线之间形成第二互连件，所述第二互连件与所述第一互连件分离，所述第一导电迹线与所述第二导电迹线分离，且所述第二互连件包含于经配置而以对应于所述经放大输出信号的谐波的相位终止的第二终止电路中。
在一些实施方案中，形成所述第一互连件可包含将所述功率放大器裸片的垫线接合到所述封装衬底上的所述第一导电迹线。
出于总结本发明的目的，本文中已描述本发明的特定方面、优点及新颖特征。应理解，未必所有此些优点均可根据本发明的任何特定实施例实现。因此，本发明可以在不必须实现如本文中可教示或建议的其它优点的情况下实现或最优化如本文中所教示的一个优点或优点群组的方式体现或实施。
X.用于高性能射频应用的发射线
本发明的一个方面是一种经配置以供在射频(RF)电路中使用的射频(RF)发射线。所述RF发射线包含接合层、势垒层及扩散势垒层以及导电层。所述接合层具有接合表面且经配置以接收RF信号。所述势垒层经配置以阻止污染物进入所述接合层。所述势垒层接近所述接合层。所述扩散势垒层经配置以阻止污染物进入所述接合层。所述扩散势垒层接近所述势垒层。所述扩散势垒层具有允许所接收RF信号穿透所述扩散势垒层到达接近于所述扩散势垒层的导电层的厚度。
在一些实施方案中，所述接合层、所述势垒层及所述扩散势垒层可体现于表面处理镀层中。根据特定实施方案，所述接合层可包含金。在各种实施方案中，所述接合表面可经配置以用于线接合。根据若干个实施方案，所述势垒层可包含钯。
根据特定实施方案，所述扩散势垒层可包含镍。在一些实施方案中，所述扩散势垒层的所述厚度可介于从约0.04um到约0.7um的范围内。根据若干个实施方案，所述扩散势垒层的所述厚度可不超过约0.5um。根据各种实施方案，所述扩散势垒层的所述厚度可不超过约0.35um。根据特定实施方案，所述扩散势垒层的所述厚度可不超过约0.75um。在一些实施方案中，所述扩散势垒层的所述厚度可小于镍在约0.45GHz的频率下的集肤深度。
根据本发明的一些实施方案，所述扩散势垒的所述厚度可小于所述扩散势垒层在约0.45GHz的频率下的集肤深度。
根据与其相关的若干个实施方案，所述导电层可包含铜、铝或银中的一者或一者以上。例如，在特定实施方案中，所述导电层可包含铜。在各种实施方案中，大致所有所接收RF信号可在所述导电层中传播。
根据特定实施方案，所述接合层可为金，所述势垒层可为钯且所述扩散势垒层可为镍。在这些实施方案中的一些实施方案中，所述扩散势垒层的所述厚度可为约0.04um到约0.7um的范围。根据若干个实施方案，所述扩散势垒层的所述厚度可不超过约0.5um。根据特定实施方案，所述扩散势垒层的所述厚度可不超过约0.35um。根据一些实施方案，所述扩散势垒层的所述厚度可不超过约0.75um。
本发明的另一方面是一种经配置以供在RF发射线中使用的扩散势垒层。所述扩散势垒层包含材料且具有厚度。所述扩散势垒层的所述厚度充分小以使得允许RF信号穿透所述扩散势垒层。
在本发明的此方面的特定实施方案中，所述材料包含镍。根据这些实施方案中的一些实施方案，所述扩散势垒层的所述厚度可在从约0.04um到约0.7um的范围内。根据若干个实施方案，所述扩散势垒层的所述厚度可不超过约0.5um。根据一些实施方案，所述扩散势垒层的所述厚度可不超过约0.35um。根据特定实施方案，所述扩散势垒层的所述厚度可不超过约0.75um。在各种实施方案中，所述扩散势垒层的所述厚度可小于镍在约0.45GHz的频率下的集肤深度。
根据与其相关的若干个实施方案，所述扩散势垒层的所述厚度可约小于所述材料在约0.45GHz的频率下的集肤深度。
根据一些实施方案，穿透所述扩散势垒层的大致所有RF信号可在接近所述扩散势垒层的导电层中行进。
在各种实施方案中，所述材料及/或所述扩散势垒层的所述厚度可阻止污染物通过所述扩散势垒层。
本发明的另一方面是一种包含发射线、天线及电池的移动装置。所述发射线包含接合层、势垒层、扩散势垒层及导电层。所述接合层具有接合表面。所述势垒层接近所述接合层。所述扩散势垒为接近于所述势垒层的层。所述导电层接近于所述扩散势垒层。所述势垒层及所述扩散势垒层经配置以阻止来自所述导电层的导电材料进入所述接合层。所述扩散势垒层具有充分小以使得允许RF信号穿透所述扩散势垒层且在所述导电层中传播的厚度。所述天线耦合到所述发射线且经配置以发射RF输出信号。所述发射线经配置以延长所述电池放电的时间量。
根据特定实施方案，所述移动装置可包含具有耦合到所述发射线的输出的功率放大器。在这些实施方案中的一些实施方案中，所述功率放大器的输出可经由线接合耦合到所述发射线。根据各种实施方案，所述发射线可经配置以将RF信号从所述功率放大器发射到RF开关。根据一些实施方案，所述发射线可经配置以将RF信号从所述功率放大器发射到滤波器。
根据若干个实施方案，所述移动装置可包含具有耦合到所述发射线的输出的滤波器。在一些实施方案中，所述发射线可经配置以将RF信号从所述滤波器发射到RF开关。根据各种实施方案，所述发射线可经配置以将RF信号从所述滤波器发射到所述天线。
根据一些实施方案，所述移动装置可包含具有耦合到所述发射线的输出的RF开关。在特定实施方案中，所述发射线经配置以将RF信号从所述RF开关发射到所述天线。根据各种实施方案，所述发射线经配置以将RF信号从所述RF开关发射到滤波器。
根据本发明的某些特定实施方案，所述扩散势垒层可包含镍。在这些实施方案中的一些实施方案中，所述扩散势垒层的所述厚度可在从约0.04um到约0.7um的范围内。在若干个实施方案中，所述扩散势垒层的所述厚度可不超过约0.5um。在一些实施方案中，所述扩散势垒层的所述厚度可不超过约0.35um。在特定实施方案中，所述扩散势垒层的所述厚度可不超过约0.75um。在各种实施方案中，所述扩散势垒层的所述厚度可小于镍在约0.45GHz的频率下的集肤深度。
在若干个实施方案中，所述扩散势垒层的所述厚度可小于所述材料在约0.45GHz的频率下的集肤深度。根据某些特定实施方案，大致所有RF信号可在所述发射线的所述导电层中行进。根据一些实施方案，所述接合层、所述势垒层及所述扩散势垒层可体现于表面处理镀层中。
本发明的另一方面是一种包含衬底的层压面板。所述衬底包含经配置以用于发射RF信号的发射线。所述发射线具有接合层、势垒层、扩散势垒层及导电层。所述接合层具有经配置以用于与从所述导电层分离的导体接合的接合表面。所述势垒层经配置以阻止污染物进入所述接合层。所述扩散势垒层包含材料且具有厚度以使得阻止污染物通过扩散势垒层且在所述导电层与所述接合层之间扩散。所述扩散势垒层的所述厚度充分小以使得允许来自导体的RF信号穿透到所述导电层。
根据特定实施方案，所述扩散势垒层可为镍。在这些实施方案中的一些实施方案中，所述扩散势垒层可具有小于镍在约0.45GHz的频率下的集肤深度的厚度。
在若干个实施方案中，所述接合层可包含金，所述势垒层可包含钯且所述扩散势垒层可包含镍。在这些实施方案中的一些实施方案中，所述扩散势垒层的所述厚度可小于约0.75um。
本发明的另一方面是一种包含衬底、第一RF组件及第二RF组件的模块。所述衬底包含导体及发射线。所述发射线具有接合层、势垒层、扩散势垒层及导电层。所述接合层具有经配置以与所述导体接合的接合表面。所述势垒层及所述扩散势垒层经配置以阻止污染物进入所述接合层。所述扩散势垒层的所述厚度充分小以使得允许来自所述导体的RF信号穿透到所述导电层。所述第一RF组件耦合到所述衬底且经配置以产生RF信号。所述第二RF组件耦合到所述衬底且经配置以经由所述发射线从所述第一组件接收RF信号。
在特定实施方案中，所述衬底是层压衬底。根据这些实施方案中的一些实施方案，所述衬底可包含表面处理镀层，所述表面处理镀层包含所述接合层、所述势垒层及所述扩散势垒层。
根据若干个实施方案，所述扩散势垒层可包含镍。在若干个实施方案中，所述扩散势垒层的所述厚度可不超过约0.7um。在一些实施方案中，所述厚度可不超过约0.35um。在特定实施方案中，所述扩散势垒层的所述厚度可不超过约0.75um。在各种实施方案中，所述扩散势垒层的所述厚度可小于镍在约0.45GHz的频率下的集肤深度。根据特定实施方案，所述导电层可包含铜。在一些实施方案中，所述扩散势垒层的所述厚度可小于所述材料在约0.45GHz的频率下的集肤深度。
根据各种实施方案，所述接合层经配置以用于线接合且所述导体可经由线接合电耦合到所述接合层。
根据特定实施方案，大致所有RF信号可从所述第一RF组件传播到所述导电层中的所述第二RF组件。
在各种实施方案中，所述第一RF组件可包含功率放大器。根据这些实施方案中的一些实施方案，所述第二RF组件可包含滤波器及/或RF开关。
根据一些实施方案，所述第一RF组件可包含RF开关。根据这些实施方案中的一些实施方案，所述第二RF组件可包含功率放大器及/或滤波器。
在特定其它实施方案中，所述第一RF组件可包含滤波器。根据这些实施方案中的一些实施方案，所述第二RF组件包含功率放大器及/或RF开关。
根据若干个实施方案，所述势垒层可定位于所述接合层与所述所述扩散势垒层之间。
本发明的又一方面是包含导电层及所述导电层上的表面处理镀层的RF发射线。所述表面处理镀层包含金层、接近所述金层的钯层及接近所述钯层的镍层。所述镍层具有允许在所述金层处接收的RF信号穿透所述镍层且在所述导电层中传播的厚度。仍在其它实施方案中，所述金层经配置以用于线接合。
在一些其它实施方案中，所述镍层的所述厚度可在从约0.04um到约0.7um的范围内。根据若干个实施方案，所述镍层的所述厚度可不超过约0.5um。根据特定实施方案，所述镍层的所述厚度可不超过约0.35um。根据一些实施方案，所述镍层的所述厚度可不超过约0.75um。
根据特定额外实施方案，所述镍层的所述厚度可小于镍在约0.45GHz的频率下的集肤深度。根据一些实施方案，所述导电层可包含铜、铝或银中的一者或一者以上。例如，所述导电层可包含铜。
根据若干个实施方案，大致所有RF信号可在所述导电层中传播。
出于总结本发明的目的，本文中已描述本发明的特定方面、优点及新颖特征。应理解，未必所有此些优点均可根据本发明的这些方面的任何特定实施例实现。因此，本发明可以在不必须实现如本发明的全文中可教示或建议的其它优点的情况下实现或最优化如贯通本文所教示的一个优点或优点群组的方式体现或实施。
XI.氮化钽终止的穿晶片通孔
本文中描述且连同本发明的其它方面、特征或特性中的一者或一者以上一起考虑氮化钽终止的穿晶片通孔的设备及方法。在其特定实施方案中，氮化钽(TaN)终止层在砷化镓(GaAs)晶片的第一侧或前侧上形成，且金导电层在所述TaN终止层上方形成。此后，穿晶片通孔被蚀刻到GaAs晶片的第二侧或背侧中以便延伸通过GaAs晶片及TaN终止层的第一部分或内部分以到达金导电层。在连同其一起考虑的特定实施方案中，穿晶片通孔电镀有镍钒(NiV)势垒层、金种子层及铜层。在穿晶片通孔形成期间，TaN终止层的第二部分或外部分被维持且经配置以环绕金导电层与铜层之间的界面以便抑制铜到GaAs晶片中的扩散。
相对于使用氮化硅终止及经溅镀势垒层的方案，TaN终止的穿晶片通孔可提供经改进金属粘合及经减小铜迁移。此外，在特定实施方案中，使用TaN终止层来终止穿晶片通孔可准许在不改变与在GaAs晶片的前侧上形成的晶体管结构相关联的制作或光刻掩模的情况下移动穿晶片通孔的位置或定位。将穿晶片通孔配置为可在不改变与晶体管相关联的光刻掩模的情况下移动可增加设计灵活性及/或减小与包含穿晶片通孔的集成电路设计的渐进式调整或成品出厂检验相关联的时间及成本。
XII.射频屏蔽应用中的通孔密度及放置
本发明的一个方面是一种用于确定通孔放置的方法。所述方法包含获得围绕射频(RF)组件的初始通孔放置的电磁干扰数据。所述RF组件定位于第一导电层与第二导电层之间。通孔包含于所述第一导电层与所述第二导电层之间的连接中。所述通孔以及所述第一及第二导电层形成围绕所述RF组件的RF隔离结构的至少一部分。所述方法还包含至少部分地基于所述初始放置的电磁干扰数据确定经更新通孔放置。
在本发明的一些实施例中，确定经更新通孔放置可包含：基于初始放置的电磁干扰数据识别围绕RF组件的周界的选定经界定区，与初始放置中的围绕RF组件的周界的其它经界定区相比，所述选定经界定区与较高电磁干扰相关联；及与初始放置中的选定经界定区中的通孔的密度相比，增加经更新放置中的选定经界定区中的通孔的密度。或者或另外，所述方法可包含：基于初始放置的电磁干扰数据识别与初始放置中的电磁干扰的可准许电平相关联的围绕RF组件的周界的经界定区；及与初始放置中的通孔的密度相比，减少经更新放置中的经界定区中的通孔的密度。根据特定实施例，初始通孔放置的电磁干扰数据对应于未屏蔽的RF组件。
可使本发明的方法反复任何适合次数。例如，所述方法可包含：获得围绕RF组件的经更新通孔放置的电磁干扰数据；及至少部分地基于经更新放置的电磁干扰数据确定另一经更新通孔放置。
根据一些实施例，可针对初始通孔放置中的RF组件的至少两个不同操作模式获得电磁干扰数据。
本揭示内容的本发明的另一方面是经封装模块。所述经封装模块包含经配置以接纳至少一个组件的衬底。所述经封装模块还包含耦合到所述衬底的主表面的射频(RF)组件。所述经封装模块包含安置于所述RF组件下方的第一导电层，其中所述第一导电层在接地电位下配置。所述经封装模块在所述衬底中包含围绕所述RF组件安置的多个通孔。所述多个通孔在所述经封装模块的第一区域中具有比所述经封装模块的第二区域高的密度，其中与所述第二区域相比，所述第一区域与较高电磁干扰相关联。所述经封装模块包含安置于所述RF组件上方的第二导电层。所述第二导电层电耦合到所述多个通孔以使得所述第一导电层、所述多个通孔及所述第二导电层形成围绕所述RF组件的RF隔离结构的至少一部分。
在本发明的特定实施例中，所述第一区域沿所述经封装模块的外围安置且所述第二区域沿所述经封装模块的所述外围安置。根据这些实施例中的一些实施例，所述第一区域与所述第二区域在大致平行于所述经封装模块的外边缘的维度上具有大约相同宽度。所述多个通孔可沿所述经封装模块的所述外围对准。根据特定实施例，所述第一区域可在与所述第一区域具有至少同样大的面积的沿所述经封装模块的外围的任何区域中具有最高通孔密度。在一些实施例中，所述第一区域可与所述第二区域具有大约相同的面积。
根据本发明的此方面的若干个实施例，RF组件可经配置以向所述第一区域比向所述第二区域发出更多辐射。或者或另外，所述经封装模块经配置以使得所述第一区域比所述第二区域暴露于更多辐射。在特定实施例中，所述第一区域可对应于所述经封装模块的热点且所述第二区域可对应于所述经封装模块的低辐射区。或者或另外，所述第一区域可比所述第二区域对外部电磁干扰更敏感。
在与其相关的特定实施例中，所述经封装模块还可包含形成所述多个通孔与所述第二导电层之间的电连接的至少一部分的导电特征，所述RF隔离结构包含所述导电特征。举例来说，所述导电特征可包含线接合或金属罐。根据一些实施例，所述RF组件可包含功率放大器。
本发明的另一方面是包含衬底、RF装置、第一及第二导电层以及多个通孔的经封装模块。所述衬底经配置以接纳至少一个组件。所述RF装置耦合到所述衬底的主表面。所述第一导电层安置于所述RF组件下方且在接地电位下配置。所述多个通孔围绕所述RF组件安置。所述多个通孔在围绕所述RF组件的第一区域中比与所述第一区域具有大约相同的面积的围绕所述RF组件的第二区域具有较高密度。所述第一区域比所述第二区域对外部辐射更敏感。所述第二导电层安置于所述RF组件上方。所述第二导电层电耦合到多个通孔以使得所述第一导电层、所述多个通孔及所述第二导电层形成围绕所述RF组件的RF隔离结构的至少一部分。
本发明的又一方面是包含天线、经封装模块及另一模块的无线装置。所述天线经配置以促进发射及/或接收射频(RF)信号。所述经封装模块与所述天线通信。所述经封装模块包含具有接地平面的衬底及沿所述经封装模块的外围安置的所述衬底中的多个通孔。所述多个通孔中的通孔在热点中比在低辐射区中沿所述经封装模块的所述外围更靠近在一起地间隔开。所述经封装模块包含耦合到所述衬底的主表面的RF电路。所述经封装模块还包含安置于所述RF电路上方的第二导电层。所述第二导电层电耦合到多个通孔以使得所述接地平面、所述多个通孔及所述第二导电层形成围绕所述RF电路的RF隔离结构的至少一部分。所述另一模块与所述经封装模块通信。
在本发明的一些实施例中，所述热点可与由所述经封装模块产生的电磁干扰相关联且所述多个通孔可经配置以隔离所述另一模块与相关联于所述热点的电磁干扰。根据特定实施例，所述热点可与由所述另一模块产生的电磁干扰相关联且所述多个通孔可经配置以屏蔽所述经封装模块与相关联于所述热点的电磁干扰。
根据若干个实施例，所述经封装模块进一步包含形成所述多个通孔与所述第二导电层之间的电连接的至少一部分的导电特征，其中所述RF隔离结构包含所述导电特征。举例来说，所述导电特征可包含线接合。
出于总结本发明的目的，本文中已描述本发明的特定方面、优点及新颖特征。应理解，未必所有此些优点均可根据本发明的任何特定实施例实现。因此，本发明的这些方面可以在不必须实现如本文中上文或下文可教示或建议的其它优点的情况下实现或最优化如贯通本文所教示的一个优点或优点群组的方式体现或实施。
XIII.具有集成式于扰屏蔽的半导体封装
本发明的此方面的特征及实施例涉及一种半导体装置封装及制作其的方法，所述方法使用线接合工艺技术来将电磁干扰屏蔽并入到所述装置封装中。在一个实施例中，使用线接合工艺来形成线接合弹簧，所述线接合弹簧围绕所述装置定位且耦合到所述装置上方及下方的导电层，借此形成围绕所述装置的电磁干扰屏蔽。如下文进一步论述，所述线接合弹簧的形状及由所述线接合弹簧产生的弹簧效应使得稳健制造工艺能够在经模制封装的顶部处的导电层与所述封装的衬底中的接地平面之间形成可靠电连接。这些线接合弹簧的使用给可应用于任何包覆模制的装置的集成式电磁干扰屏蔽提供灵活解决方案。
本发明的一个方面涉及一种具有集成式电磁干扰屏蔽的经封装半导体模块。在一个实施例中，所述经封装半导体模块包含：衬底，其具有接地平面；电子装置，其安装于所述衬底的表面上；多个线接合弹簧，其围绕所述电子装置安置且电耦合到所述接地平面；模制化合物，其覆盖所述电子装置且至少部分地覆盖所述多个线接合弹簧；及导电层，其安置于所述模制化合物的顶部表面上且电耦合到所述多个线接合弹簧中的至少一些线接合弹簧，其中所述多个线接合弹簧、所述导电层及所述接地平面共同包含所述集成式电磁干扰屏蔽。
在一个实例中，所述导电层包含银填充的环氧树脂。所述线接合弹簧可由各种导电材料(例如金线或铜线)制成。所述多个线接合弹簧中的每一者可包含经成形以提供准许所述导电层与所述线接合弹簧之间的接触以提供所述导电层与所述线接合弹簧之间的电耦合的弹簧效应的连续导线回路。在一个实例中，所述电子装置为RF装置。
根据本发明的另一实施例，由连续导线回路形成的线接合弹簧包含：球形接合；反曲分区；顶峰；凸区域，其在所述反曲分区与所述顶峰之间延伸；倾斜尾部区域；及大致平面区域，其在所述顶峰与所述倾斜尾部区域之间延伸，其中所述反曲分区在所述凸区域与所述球形接合之间。在一个实例中，所述顶峰在所述反曲分区上方大致垂直。如上文所论述，线接合弹簧可由多种导电材料(包含金线或铜线)形成。在一个实例中，具有此结构的线接合弹簧用于上文所论述的半导体模块中。
本发明的另一方面涉及一种具有集成式电磁干扰屏蔽的半导体模块封装。在一个实施例中，所述半导体模块封装包含：衬底；第一及第二金属化连接点，其安置于所述衬底的第一表面上；及线接合弹簧，其包含在所述第一金属化连接点与所述第二金属化连接点之间延伸的连续导线。所述线接合弹簧包含：球形接合，其电连接到所述第一金属化连接点；反曲分区；顶峰；凸区域，其在所述反曲分区与所述顶峰之间延伸；大致平面区域，其接近所述顶峰；及倾斜尾部区域，其在所述大致平面区域与所述第二金属化连接点之间延伸。在一个实例中，所述半导体模块封装进一步包含安置于所述衬底上且电耦合到所述第一及第二金属化连接点中的至少一者的接地平面。在另一实例中，所述半导体模块封装进一步包含电子装置及与所述线接合弹簧大致相同的多个额外线接合弹簧，其中所述多个线接合弹簧围绕所述电子装置的周界定位于所述衬底上。在另一实例中，所述半导体模块封装进一步包含：模制化合物，其覆盖所述电子装置且至少部分地覆盖所述多个线接合弹簧；及导电层，其安置于所述模制化合物的表面上且电连接到所述多个线接合弹簧中的至少一些线接合弹簧，其中所述接地平面、所述导电层及所述多个线接合弹簧中的至少一些线接合弹簧共同形成所述集成式电磁干扰屏蔽。
本发明的这些特征的另一方面涉及一种制造具有集成式电磁干扰屏蔽的模块的方法。根据一个实施例，所述方法包含：将电子装置连接到衬底；在所述衬底上提供金属化物；形成连接到所述金属化物的多个线接合弹簧；执行转移模制工艺以将所述电子装置包封于模制化合物中且用所述模制化合物至少部分地覆盖所述多个线接合弹簧；及将导电层安置于所述模制化合物的表面上，所述导电层电连接到所述多个线接合弹簧中的至少一些线接合弹簧。在一个实例中，所述方法进一步包含：在将所述导电层安置于所述模制化合物的所述表面上之前，烧蚀所述模制化合物的所述表面以暴露所述多个线接合弹簧中的至少一些线接合弹簧的区域。在另一实例中，提供金属化物包含提供接地平面及电连接到所述接地平面的至少一个线接合接触区。在另一实例中，形成所述多个线接合弹簧包含：将导线球沉积于所述金属氧化物上；通过从所述导线球拉制导线而形成导线回路以将所述导线回路形成为具有连接到所述导线球的第一端及第二端；及将所述第二端连接到所述金属氧化物。在另一实例中，将所述导电层沉积于所述模制化合物的所述表面上包含在所述模制化合物的所述表面上印刷层银填充的环氧树脂。
根据本发明的另一实施例，电子模块包含：衬底；电子装置，其安置于所述衬底上；及集成式电磁干扰屏蔽，其由大致围绕所述电子装置安置的多个离散结构形成，所述结构具有由将由所述集成式电磁干扰屏蔽屏蔽的信号的长度的分率界定的最小间距。在一个实例中，所述长度的所述分率为1/20。在另一实例中，所述多个离散结构包含多个线接合弹簧，如下文所论述。
下文详细论述这些示范性方面及实施例的又一些方面、实施例及优点。此外，应理解，前述信息及以下详细说明两者仅为各种方面及实施例的说明性实例且打算提供用于理解所主张方面及实施例的本质及特性的概述或框架。本文中所揭示的任何实施例可以与本文中所揭示的对象、目标及需要一致的任何方式与任何其它实施例组合，且对“实施例”、“一些实施例”、“替代实施例”、“各种实施例”、“一个实施例”等等的参考不必相互排斥且打算指示连同实施例一起描述的特定特征、结构或特性可包含于至少一个实施例中。本文中的此些术语的出现未必全部指代相同实施例。所附绘图经包含以提供图解说明及对各种实施例的各种方面、特征及特性的进一步理解，且并入于本说明书中且构成本说明书的一部分。绘图连同本说明书的其余部分一起用以解释各种所描述及所主张方面及实施例的原理及操作。
本文中所描述的经改进功率放大器、功率放大器模块及相关系统、装置及方法的各种方面、特性及特征根据本发明获得，其中针对本发明的一个特定实施例，提供一种包含具有GaAs双极晶体管的功率放大器的功率放大器模块，所述GaAs双极晶体管具有集极、邻接所述集极的基极及射极，所述集极在与所述基极的结处具有至少约3×1016cm-3的掺杂浓度，所述集极还具有其中掺杂浓度远离所述基极增加的至少第一分级。在此实施例中，所述模块将进一步包含由所述功率放大器驱动的RF发射线，所述RF发射线包含导电层及所述导电层上的表面处理镀层，所述表面处理镀层包含金层、接近所述金层的钯层及接近所述钯层的扩散势垒层，所述扩散势垒层包含镍且具有约小于镍在0.9GHz下的集肤深度的厚度。
在以上实施例中，所述功率放大器模块可有利地进一步包含输出匹配网络，所述输出匹配网络具有第一终止电路，其经配置以匹配所述功率放大器的输出的基本频率；及第二终止电路，其经配置而以所述功率放大器的所述输出的谐波的相位终止，其中所述第一终止电路包含所述RF发射线的至少一部分。
根据本发明的一个特定方面，所述功率放大器可包含于具有氮化钽终止的穿晶片通孔的功率放大器裸片上。在此实施例中，所述功率放大器裸片可进一步有利地包含：砷化镓(GaAs)衬底；金层，其安置于所述GaAs衬底的第一侧上；及铜层，其安置于所述GaAs衬底的与所述第一侧相对的第二侧上，其中所述氮化钽终止的穿晶片通孔经配置以将所述金层电连接到所述铜层。针对本发明的额外实施例，所述功率放大器裸片可进一步包含氮化钽终止区域，所述氮化钽终止区域经配置以环绕所述铜层与所述金层之间的界面的至少一部分以便抑制来自所述铜层的铜到所述GaAs衬底中的扩散。
在以上实施例中的任一者中，所述GaAs双极晶体管可有利地实施为包含于功率放大器裸片上的异质结双极晶体管(HBT)且所述功率放大器裸片可进一步包含由至少一个HBT层形成的电阻器。
以上实施例中的任一者可替代地进一步包含：线接合，其与所述RF发射线的所述金层接触；至少一个边缘，其邻近所述线接合；及至少一个侧壁，其邻近所述至少一个边缘，所述至少一个侧壁不含所述RF发射线的所述镍层、所述RF发射线的所述钯层及所述RF发射线的所述金层。
在上文的特定优选实施例中，所述功率放大器模块可进一步有利地进一步包含以下各项的组合：(1)双模式控制接口，其具有经配置以提供串行接口的前端核心；(2)电压输入/输出(VIO)引脚，其经配置以接收VIO信号，此VIO信号确定所述前端核心的操作模式是否被设定为作用状态与非作用状态中的一者，所述双模式控制接口经配置以在所述前端核心被设定为所述非作用状态时提供通用输入/输出(GPIO)接口；(4)组合逻辑块，其经配置以将启用信号及模式信号分别提供到启用电平移位器及模式电平移位器；及(5)电力接通复位，其经配置以基于所述VIO信号而选择所述启用信号及所述模式信号以分别提供到所述启用电平移位器及所述模式电平移位器。
为实现与以上实施例相关联的其它优点，所述功率放大器模块可进一步包含RF隔离结构，所述RF隔离结构包含沿所述功率放大器模块的外围安置的线接合。
根据本发明的另一主要方面，还提供一种包含功率放大器的功率放大器模块，所述功率放大器经配置以接收RF输入信号且产生经放大RF输出信号，所述功率放大器包含GaAs双极晶体管，所述GaAs双极晶体管具有集极、邻接所述集极的基极及射极，所述集极在与所述基极的结处具有至少约3×1016cm-3的掺杂浓度，所述集极还具有其中掺杂浓度远离所述基极增加的至少第一分级；且所述功率放大器模块进一步包含与所述功率放大器组合的输出匹配网络，所述输出匹配网络包含：第一终止电路，其经配置以匹配所述经放大RF输出信号的基本频率的阻抗；及第二终止电路，其与所述第一终止电路分离，所述第二终止电路经配置而以对应于所述经放大RF输出信号的谐波频率的相位终止。在此实施例中，所述功率放大器可驱动具有扩散势垒层的RF发射线，所述扩散势垒层包含镍且具有小于约0.5μm的厚度。且其中，可提供将所述功率放大器的输出电连接到所述RF发射线的线接合，其中所述线接合包含于所述第一终止电路中。或者，此实施例可有利地进一步包含双模式控制接口，所述双模式控制接口经配置以在单个裸片上提供射频前端(RFFE)串行接口及三模式通用输入/输出(GPIO)接口两者。且视需要与所述双模式控制接口组合地，所述功率放大器模块可进一步包含RF隔离结构，所述RF隔离结构具有沿所述功率放大器模块的所述外围安置的线接合。
根据本发明的又一主要方面，替代地提供一种具有以下各项的功率放大器模块：(1)功率放大器，其经配置以接收RF输入信号且产生经放大RF信号；(2)RF发射线，其经配置以传播所述经放大RF信号，所述RF发射线包含：金层，其经配置以接收所述经放大RF信号；钯层，其接近所述金层；及扩散势垒层，其接近所述钯层；及导电层，其接近所述扩散势垒层，所述扩散势垒层包含镍且具有约小于镍在0.45GHz下的集肤深度的厚度；(3)第一终止电路，其经配置以匹配所述经放大RF信号的基本频率的阻抗，所述第一终止电路包含所述RF发射线的至少一部分；及(4)第二终止电路，其与所述第一终止电路分离，所述第二终止电路经配置而以对应于所述经放大RF信号的谐波频率的相位终止，所述功率放大器借助于至少一个线接合电耦合到第一终止电路且所述功率放大器借助于与所述第一终止电路不同的数目个线接合电耦合到所述第二终止电路。在此替代实施例中，功率放大器可有利地包含GaAs双极晶体管，所述GaAs双极晶体管具有集极、邻接所述集极的基极及射极，所述集极在与所述基极的结处具有至少约3×1016cm-3的掺杂浓度，所述集极还具有其中掺杂浓度远离所述基极增加的至少第一分级。此特定实施例的功率放大器模块的任何版本可有利地进一步包含：双模式控制接口，所述双模式控制接口经配置以在单个裸片上提供射频前端(RFFE)串行接口及通用输入/输出(GPIO)接口两者；及与所述双模式控制接口组合或替代所述双模式控制接口的RF隔离结构，所述RF隔离结构包含沿所述功率放大器模块的外围安置的线接合。
在如关于RF模块的本发明的又一优选实施例中，提供一种包含以下各项的功率放大器模块：(1)衬底，其经配置以接纳多个组件，所述衬底在其上具有RF发射线，所述RF发射线具有导电层及所述导电层上的表面处理镀层，所述表面处理镀层具有金层、接近所述金层的钯层及接近所述钯层的扩散势垒层，所述扩散势垒层具有镍且具有小于镍在约0.45GHz的频率下的集肤深度的厚度；(2)第一裸片，其耦合到所述衬底，所述第一裸片具有包括电连接到所述RF发射线的所述金层的输出的功率放大器，所述第一裸片进一步具有包括取决于所述第一裸片的一个或一个以上条件的性质的无源组件；且当前模块进一步包含(3)第二裸片，其耦合到所述衬底，所述第二裸片具有偏置产生电路，所述偏置产生电路经配置以至少部分地基于所述第一裸片的所述无源组件的所述性质的指示符而产生偏置信号。
根据本发明的另一方面，上文段落中所描述的模块的特定实施例可进一步包含输出匹配网络，所述输出匹配网络具有第一终止电路，其经配置以匹配所述功率放大器的输出的基本频率；及第二终止电路，其经配置而以所述功率放大器的所述输出的谐波的相位终止，所述第一终止电路包含所述RF发射线的至少一部分。且与以上情况组合或替代以上情况，所述模块可经配置以使得所述第一裸片具有氮化钽终止的穿晶片通孔及/或包含HBT装置及由至少一个HBT层形成的电阻器。作为此实施例的额外方面，本发明的所述功率放大器模块可视需要进一步包含RF隔离结构，所述RF隔离结构具有所述衬底中的围绕所述功率放大器安置的多个通孔及沿所述功率放大器模块的外围安置的所要数目个线接合，所述多个通孔在所述功率放大器模块的第一区域中具有比所述功率放大器模块的第二区域高的密度，其中所述第一区域与比所述第二区域高的电磁干扰相关联。
根据本发明的再一优选实施例，针对特定应用有利地提供一种包含衬底的功率放大器模块，所述衬底经配置以接纳多个组件且根据以下内容进一步配置。所述衬底具有包括金层、接近所述金层的钯层及接近所述钯层的扩散势垒层的表面处理镀层。所述扩散势垒层有利地包含镍且具有约小于镍在0.45GHz下的集肤深度的厚度。此实施例还将与上文组合地包含具有功率放大器及至少一个氮化钽终止的穿晶片通孔的功率放大器裸片。此处，所述功率放大器经配置以接收RF输入信号且还经配置以产生经放大RF信号。最后，作为本发明的主要元件，此实施例将进一步有利地包含与本发明的所有先前元件组合的终止电路，所述终止电路经配置而以所述经放大RF信号的谐波的相位终止，其中此终止电路具备经配置以将所述功率放大器的输出电耦合到所述表面处理镀层的所述金层的至少一个线接合。
在仅在此段落之上的段落中所描述的实施例中，本发明的所述功率放大器裸片可有利地包含：裸片上无源组件；第一引线，其电连接到所述裸片上无源组件；及第二引线，其经配置以接收所述经放大RF信号。在所述特定实施方案中，所述表面处理镀层的第一部分可电连接到所述第一引线且所述表面处理镀层的第二部分可电连接到所述第二引线以借此在如此期望时引导来自所述表面处理镀层的所述第一部分的电流。在这些实施例中的任一者中，所述功率放大器裸片可包含异质结双极晶体管及视需要包含异质结双极材料层的电阻器。且替代以上情况或与以上情况组合，所述功率放大器可包含GaAs双极晶体管，所述GaAs双极晶体管具有集极、邻接所述集极的基极及射极，其中所述集极在与所述基极的结处具有至少约3×1016cm-3的掺杂浓度，且所述集极还具有其中掺杂浓度远离所述基极增加的至少第一分级。在上文的一个特定实施例中，所述功率放大器模块可在如此期望时进一步有利地包含：(1)双模式控制接口，其具有经配置以提供串行接口的前端核心；(2)电压输入/输出(VIO)引脚，其经配置以接收VIO信号，其中所述VIO信号确定所述前端核心的操作模式被设定为作用状态还是非作用状态，其中所述双模式控制接口经配置以在所述前端核心被设定为所述非作用状态时提供通用输入/输出(GPIO)接口；(3)组合逻辑块，其经配置以将启用信号及模式信号分别提供到启用电平移位器及模式电平移位器；及(4)电力接通复位，其经配置以基于所述VIO信号而选择所述启用信号及所述模式信号以分别提供到所述启用电平移位器及所述模式电平移位器。
本申请案借此以引用方式并入以下申请案的全部揭示内容：2012年6月14日提出申请的标题为“功率放大器模块”(POWER AMPLIFIER MODULE)的美国临时专利申请案第61/659,848号；2012年6月14日提出申请的标题为“过程补偿的HBT功率放大器偏置电路及方法”(PROCESS-COMPENSATED HBT POWER AMPLIFIER BIASCIRCUIT AND METHODS)的美国临时专利申请案第61/659,701号；及2012年6月14日提出申请的标题为“具有半导体电阻器的RF功率放大器”(RF POWER AMPLIFIERHAVING SEMICONDUCTOR RESISTOR)的美国临时专利申请案第61/659,834号。
本申请案还借此以引用方式并入以下申请案的全部揭示内容：2011年3月3日提出申请的标题为“线接合垫系统及方法”(WIRE BOND PAD SYSTEM AND METHOD)的美国专利申请案第13/040,127号；2011年3月3日提出申请的标题为“用于减小高RF损耗镀层的影响的设备及方法”(APPARATUS AND METHODS FOR REDUCINGIMPACT OF HIGH RF LOSS PLATING)的美国专利申请案第13/040,137号；2012年4月30日提出申请的标题为“具有包括分级的集极的双极晶体管”(BIPOLARTRANSISTOR HAVING COLLECTOR WITH GRADING)的美国专利申请案第13/460,521号；2012年10月23日提出申请的标题为“具有双模式通用输入/输出接口的双模式功率放大器控制接口”(DUAL MODE POWER AMPLIFIER CONTROLINTERFACE WITH A TWO-MODE GENERAL PURPOSE INPUT/OUTPUT INTERFACE)的美国专利申请案第13/658,488号；2012年10月23日提出申请的标题为“具有三模式通用输入/输出接口的双模式功率放大器控制接口”(DUAL MODE POWER AMP LIFIERCONTROL INTERFACE WITH A THREE-MODE GENERAL PURPOSE INPUT/OUTPUTINTERFACE)的美国专利申请案第13/658,522号；2011年7月8日提出申请的标题为“信号路径终止”(SIGNAL PATH TERMINATION)的美国专利申请案第13/543,472号；2010年11月4日提出申请的标题为“双极及FET装置结构”(BIPOLAR AND FET DEVICESTRUCTURE)的美国专利申请案第12/939,474号；2011年11月3日提出申请的标题为“与具有HBT及FET的结构相关的装置及方法”(DEVICES AND METHODOLOGIESRELATED TO STRUCTURES HAVING HBT AND FET)的美国专利申请案第13/288,427号；2012年5月4日提出申请的标题为“用于高性能射频应用的发射线”(TRANSMISSIONLINE FOR HIGH PERFORMANCE RADIO FREQUENCY APPLICATIONS)的美国专利申请案第13/464,775号；2012年5月31日提出申请的标题为“射频屏蔽应用中的通孔密度及放置”(VIA DENSITY AND PLACEMENT IN RADIO FREQUENCY SHIELDINGAPPLICATIONS)的美国专利申请案第13/485,572号；2013年5月14日提出申请的标题为“用于提供集成电路模块的电磁干扰屏蔽的系统及方法”(SYSTEMS AND METHODSFOR PROVIDING ELECTROMAGNETIC INTERFERENCE SHIELDING FORINTEGRATED CIRCUIT MODULES)的美国专利申请案第13/893,605号；2013年5月14日提出申请的标题为“用于控制集成电路模块的电磁干扰的系统及方法”(SYSTEMSAND METHODS FOR CONTROLLING ELECTROMAGNETIC INTERFERENCE FORINTEGRATED CIRCUIT MODULES)的美国专利申请案第13/893,614号；及2013年5月29日提出申请的标题为“具有金属涂料层的半导体封装”(SEMICONDUCTORPACKAGE HAVING A METAL PAINT LAYER)的美国专利申请案第13/904,566号。
另外，本申请案借此以引用方式并入以下申请案的全部揭示内容：2008年7月31日提出申请的标题为“集成式EMI屏蔽的线接合弹簧连接及制造方法”(WIREBOUNDSPR ING CONNECTORS AND METHOD OF MANUFACTUR ING FOR INTEGR ATEDEMI SHIELDING)国际申请案第PCT/US2008/071832号；及2011年11月3日提出申请的标题为“与具有HBT及FET的结构相关的装置及方法”(DEVICES ANDMETHODOLOGIES RELATED TO STRUCTURES HAVING HBT AND FET)的国际申请案第PCT/US2011/059208号。
附图说明
从在所附图式中展示的本发明的优选实施例的以下说明，本发明的其它方面及特性以及贡献于其的额外特征及由其产生的优点将显而易见，在所附图式中：
图1是功率放大器模块的框图；
图2图解说明根据特定实施例的包含线接合垫的示范性IC模块的扩大部分；
图3展示用于形成线接合垫的示范性过程的流程图；
图4图解说明根据本发明的特定实施例的图2的IC模块上的Ni/Pd/Au线接合垫的截面；
图5描绘根据特定实施例的包含线接合垫的示范性RFIC模块的扩大部分；
图6呈现根据本发明的特定实施例的用于形成Ni/Pd/Au线接合垫的示范性过程的流程图；
图7图解说明根据本发明的实施例的图5的RFIC模块上的Ni/Pd/Au线接合垫的截面；
图8是将具有边缘/侧壁暴露的表面与边缘/侧壁电镀的表面的迹线的RF损耗相比较的图表；
图9A、9B、9C、9D、9E及9F图解说明具有暴露于电镀的最小化边缘及侧壁的线接合区的示范性布局；
图10展示根据本发明的实施例的具有包括裸片上无源装置的RFIC的RFIC模块的扩大部分；
图11图解说明根据本发明的另一实施例的具有包括裸片上无源装置的RFIC的RFIC模块的扩大部分；
图12A描绘根据本发明的特定实施例的双极晶体管的说明性截面；
图12B是图12A的双极晶体管的部分的实例掺杂浓度的图表；
图12C是图解说明对应于图12A的双极晶体管的部分的实例材料的图例；
图13是图解说明图12A的双极晶体管及现有技术水平双极晶体管的击穿电压与电流密度之间的关系的图表；
图14A展示根据本发明的另一实施例的双极晶体管的说明性截面；
图14B是图14A的双极晶体管的部分的实例掺杂浓度的图表；
图14C是展示对应于图14A的双极晶体管的部分的实例材料的图例；
图14D描绘根据本发明的另一实施例的双极晶体管的说明性截面；
图14E是图14D的双极晶体管的部分的实例掺杂浓度的图表；
图14F是图解说明对应于图14D的双极晶体管的部分的实例材料的图例；
图15是根据本发明的方法的实施例的用于制作双极晶体管的说明性过程流程图；
图16是包含具有本文中所描述的一个或一个以上特征的双极晶体管的功率放大器模块的一个实施例的框图；
图17是包含图16的功率放大器模块的根据本发明的一个特定无线装置的说明性框图；
图18是根据本发明的特定方面的无线装置的另一实施例的框图；
图19图解说明根据本发明的特定方面实施的数字控制接口的实施例；
图20是根据本发明实施的电平移位器的实施例的示意图；
图21是根据本发明的方面的用于数字控制接口的操作的过程的流程图；
图22是根据本发明的特定方面的无线装置的又一实施例的框图；
图23图解说明根据本发明的特定其它方面的当前数字控制接口的另一实施例；
图24是如实施于图23的数字控制接口中的根据本发明的组合逻辑块的实施例的示意图；
图25呈现根据额外电平移位功能实施的本发明的数字控制接口的再一实施例；
图26是实施于图25的数字控制接口中的当前组合逻辑块的另一实施例；
图27是根据本发明的一个实施例的包含集成电路、裸片相依组件及偏置电路的半导体裸片的图解性表示；
图28表示图27的组合件的双裸片配置；
图29展示利用HBT裸片及Si裸片的双裸片配置；
图30是根据本发明的功率放大器电路的示意性表示；
图31是根据本发明的包含用于产生偏置信号的电阻的功率放大器电路的一个特定配置的示意性及框图；
图32、33及34是展示图31的电阻如何与β参数及温度相关的图表；
图35展示根据本发明的用以产生经补偿控制信号的V-I电路的实例；
图36是图解说明图35的V-I电路的不同Vbatt设定的输出电压对温度的不同曲线图的图表；
图37A及37B展示未经补偿功率放大器实例的第一级及第二级的静态电流对温度的曲线图；
图38A及38B是本发明的经补偿功率放大器的第一级及第二级的静态电流对温度的曲线图；
图39展示在不同实例温度下的经计算增益对功率输出的曲线图；
图40呈现参考图38A及38B描述的变化的参数的不同组合的增益对功率输出的曲线图；
图41A是根据本发明的另特定实施例实施的功率放大器模块的平面图；
图41B是图41A的功率放大器模块的侧视图；
图42示意性地描绘根据本发明的特定方面实施的无线装置的特定实施例的实例；
图43是图解说明包含由本发明例示的BiFET的结构的截面图的图式；
图44是展示图43的结构的替代实施例的截面图的图式；
图45展示可经实施以制作图43的结构的根据本发明的过程的步骤；
图46呈现可经实施以制作图44的结构的本发明的过程步骤；
图47展示可经实施以制作图43及44的HBT的本发明的一个实施例的过程步骤；
图48展示可经实施以制作图43的FET及图44的第一FET的本发明的过程的步骤；
图49展示可经实施以制作图44的第二FET的根据本发明的方面的过程步骤；
图50是展示针对本发明的一些实施例具有电路(例如功率放大器(PA)电路)的半导体裸片可包含具有如本文中所描述的一个或一个以上特征的BiFET装置的框图；
图51是展示在一些实施例中具有PA控制器及/或开关控制器电路的半导体裸片可包含具有如本文中所描述的一个或一个以上特征的BiFET装置的框图；
图52是展示在一些实施例中经封装模块可包含具有如本文中所描述的一个或一个以上特征的裸片的框图；
图53是展示在一些实施例中无线装置可包含具有如本文中所描述的一个或一个以上特征的模块(例如经封装模块(图52))的框图；
图54示意性地展示具有集成电路的半导体裸片；
图55展示根据本发明的具有形成于半导体衬底上的层堆叠的HBT的实例；
图56A、56B、56C、56D、56E、56F及56G呈现可使用与图55的HBT相关联的各种层形成的半导体电阻器的实施例；
图56A-1、56B-1、56C-1、56D-1、56E-1、56F-1及56G-1分别是图56A、56B、56C、56D、56E、56F及56G的半导体电阻器的电示意图；
图57A是根据本发明的包含电阻性区域的半导体结构的侧视图；
图57B是图57A的展示其中所提供的电阻性区域的端子的结构的俯视平面图；
图57C是由图57A的电阻性区域形成的电阻器的示意性表示；
图58展示图57C的连接到晶体管的电阻器；
图59A、59B及59C是图58的电路元件的不同实施例的示意性表示；
图60是根据本发明的形成于裸片上的半导体电阻器的示意性及框图表示；
图61A是说明性无线装置的示意性框图；
图61B是另一说明性无线装置的示意性框图；
图61C是可用于图61A及61B的无线装置中的说明性功率放大器模块的框图；
图62是展示根据本发明的实施例的具有终止电路的功率放大器系统的示意性及电路框图；
图63A是图解说明根据本发明的另一实施例的具有终止电路的实例功率放大器模块的框图；
图63B图解说明根据本发明的特定实施例的实例衬底；
图64A、64B及64C展示将图63A的实施例的性能与常规实施方案相比较的模拟结果；
图65是图解说明根据本发明的另一实施例的裸片及实例终止电路的框图；
图66是根据本发明的又一实施例的制造模块的说明性方法的过程流程图；
图67A是根据本发明的特定方面的发射线的实施例的截面；
图67B示意性地表示图67A的实例发射线；
图68A是附着到图67A的发射线的线接合的侧视图；
图68B图解说明包含图67A的发射线的衬底的实例；
图68C表示包含图68B的多个衬底的阵列的实例；
图69是包含图67A的发射线的实例模块的示意性框图；
图70A、70B、70C及70D是图解说明图67A的发射线及69的模块中所实施的其它发射线当中的关系的图表；
图71是经由图67A的发射线彼此耦合的两个射频(RF)组件的框图；
图72A、72B、72C、72D、72E及72F是可经由图67A的发射线彼此电耦合的各种实例RF组件的示意性框图；
图73是根据本发明实施以包含图67A的发射线的另一实例移动装置的示意性框图；
图74A是根据本发明的一个实施例的晶片的平面图；
图74B是图74A的晶片的一部分的部分放大的平面图；
图75A图解说明根据本发明，在衬底的第一侧或前侧上方形成钝化层；
图75B展示根据本发明，在钝化层上方形成并图案化光致抗蚀剂层且使用所述光致抗蚀剂层来图案化钝化层；
图75C描绘根据本发明，使用光致抗蚀剂层作为掩模形成氮化钽(TaN)终止层；
图75D描绘根据本发明，移除光致抗蚀剂层且在TaN终止层上方形成导电层；
图75E展示如本文中所教示，将载体板附着到衬底的前侧且在衬底的背侧上形成并图案化光致抗蚀剂层；
图75F描绘根据本发明的此方面，从背侧到衬底中形成穿晶片通孔；
图75G图解说明作为本发明的背侧工艺的一个实施例的一部分，移除光致抗蚀剂层且在穿晶片通孔上方形成势垒层；
图75H展示在势垒层上方形成种子层且在所述种子层上方形成铜层；
图75I描绘从晶片的前侧移除载体板；
图76A是根据本发明的说明性经封装模块的俯视平面图；
图76B展示图76A的沿图76A的线A-A截取的经封装模块的截面；
图77展示可经实施以制作包含具有集成电路(IC)的裸片的经封装模块的本发明的过程步骤；
图78A及78B展示经配置以接纳多个裸片以形成经封装模块的实例层压面板的前侧及背侧；
图79A、79B及79C展示根据本发明的经配置以产生个别模块的面板的层压衬底的各种图式；
图80展示具有将被单个化以安装于层压衬底上的多个裸片的经制作半导体晶片的实例；
图81描绘展示用于在安装于层压衬底上时促进连接性的实例电接触垫的个别裸片；
图82A及82B展示经制备以用于安装实例表面安装技术(SMT)装置的层压衬底的俯视图及侧视图；
图83A及83B展示安装于层压衬底上的实例SMT装置的俯视图及侧视图；
图84A及84B展示根据本发明的经制备以用于安装裸片的层压衬底的俯视图及侧视图；
图85A及85B展示安装于层压衬底上的裸片的俯视图及侧视图；
图86A及86B展示根据本发明的通过线接合电连接到层压衬底的裸片的俯视图及侧视图；
图87A及87B展示形成于层压衬底上且经配置以促进由线接合界定的区与线接合外部的区之间的电磁(EM)隔离的线接合的俯视图及侧视图；
图88展示根据本发明的用于将模制化合物引入到层压衬底上方的区域的模制配置的侧视图；
图89展示经由图88的模制配置形成的包覆模制件的侧视图；
图90展示具有包覆模制件的面板的前侧；
图91展示可如何移除包覆模制件的上部部分以暴露EM隔离线接合的上部部分的侧视图；
图92A展示其中包覆模制件的一部分使其上部部分移除以更佳暴露EM隔离线接合的上部部分的面板的一部分的图像；
图92B是类似于图92A的图式，其展示喷射于面板的顶部上以与EM隔离线接合的经暴露上部部分形成导电表面的金属涂料的涂覆；
图93展示导电层的侧视图，所述导电层形成于包覆模制件上方以使得所述导电层与EM隔离线接合的经暴露上部部分电接触；
图94展示根据本发明的教示的其中导电层可为喷涂金属涂料的面板的图像；
图95展示从面板切割的个别经封装模块；
图96A、96B及96C展示个别经封装模块的图式；
图97是展示安装于可包含如本文中所描述的一个或一个以上特征的无线电话板上的模块中的一者或一者以上的框图；
图98A是可经实施以将具有如本文中所描述的一个或一个以上特征的经封装模块安装于电路板(例如图97的电话板)上的过程的流程图；
图98B是描绘其上安装有经封装模块的电路板的框图；
图98C是展示具有其上安装有经封装模块的电路板的无线装置的框图；
图98D描绘具有射频(RF)隔离结构的电子装置；
图99A是根据本发明的特定实施例的确定通孔放置的说明性过程的流程图；
图99B是根据本发明的另一实施例的确定通孔放置的说明性过程的流程图；
图100A及100B是对应于不同通孔放置的说明性电磁干扰(EMI)分布概况；
图100C是图100A及100B中的EMI数据的图例；
图101是图解说明通孔密度与逆辐射功率之间的关系的图表；
图102A及102B分别是具有对应于图100A及100B中所展示的EMI分布概况的通孔放置的衬底的俯视平面图；
图103是关于图解说明根据本发明的方面的作为封装工艺的一部分提供集成式EMI屏蔽的方法的一个实例的过程步骤的流程图；
图104是包含衬底及安装到其的一个或一个以上裸片的电子模块的一个实例的侧视图；
图105是根据本发明的方面的并入集成式EMI屏蔽的装置封装的一个实例的截面侧视图；
图106A是根据本发明的方面的并入集成式EMI屏蔽的装置封装的另一实例的截面侧视图；
图106B是图解说明根据本发明的方面的连续线接合轨迹的装置封装的一部分的平面图；
图107是根据本发明的方面的线接合弹簧的一个实例的图解说明；
图108是图解说明根据本发明的方面的形成线接合弹簧的方法的一个实例的流程图；
图109是根据本发明的方面的线接合弹簧的一个实例的详细扩大图；
图110是类似于图109的图式，其图解说明根据本发明的方面的线接合弹簧在转移模制工艺期间的变形；
图111是根据本发明的方面的并入于装置封装中的线接合弹簧的一个实例的截面侧视图图像；及
图112是根据本发明的方面的线接合弹簧的一个实例的平面图图像。
具体实施方式
I.介绍
现在参考图1，其展示根据本发明的说明性模块101的示意性框图。模块101可实现合意的线性电平及/或范围及合意的PAE。模块101可包含功率放大器系统的一些或所有部分。模块101可称为多芯片模块及/或功率放大器模块。模块101可包含衬底102、一个或一个以上裸片(包含功率放大器裸片103)、一个或一个以上电路元件、匹配网络104等等或其任何组合。如图1中所图解说明，所述一个或一个以上裸片可包含功率放大器裸片103及控制器裸片，例如功率放大器偏置控制裸片104。
模块101可包含多个裸片及/或附着到及/或耦合到衬底102的其它组件。举例来说，所述其它组件可包含表面安装组件(SMC)及/或由衬底102形成的组件，例如由衬底迹线形成的电感器。在一些实施方案中，衬底102可为经配置以支撑裸片及/或组件且在模块101安装于电路板(例如电话板)上时提供到外部电路的电连接性的多层衬底。因此，衬底102可经配置以接纳多个组件，例如裸片及/或单独无源组件。如图1中所图解说明，功率放大器裸片103、功率放大器偏置控制裸片106、电容器107及电感器108附着到衬底102。衬底102可为具有表面处理镀层的层压衬底。
功率放大器裸片103可为用于实施功率放大器的任何适合裸片。根据本发明的一些实施例，所述功率放大器裸片可借助于一个或一个以上线接合耦合到衬底102。举例来说，此线接合可包含下文章节II中所描述的特征的任何组合。在特定实施方案中，这些线接合可将功率放大器裸片103电连接到包含下文在章节X中描述的特征的任何组合的RF发射线。此发射线可实施于衬底102上。或者或另外，所述一个或一个以上线接合可包含于章节IX中所描述的终止电路中的一者或一者以上中。
在若干个实施方案中，功率放大器裸片103为砷化镓(GaAs)裸片。在这些实施方案中的一些实施方案中，GaAs裸片包含使用包含(举例来说)双极场效应晶体管(BiFET)工艺的异质结双极晶体管(HBT)工艺形成的晶体管。根据本发明的各种实施例，此些晶体管中的一者或一者以上可包含下文在章节IV中描述的晶体管的特征的任何组合。或者或另外，包含通过HBT工艺形成的GaAs晶体管的功率放大器裸片103还可包含通过HBT工艺形成的电阻器，例如包含如下文在章节VIII中描述的特征的任何组合的电阻器。
功率放大器裸片103可经由模块101的输入引脚RF_IN接收RF信号。功率放大器裸片103可包含一个或一个以上功率放大器，包含(举例来说)经配置以放大RF信号的多级功率放大器。功率放大器裸片103可有利地包含输入匹配网络、第一功率放大器级(其可称为驱动器放大器)、级间匹配网络、第二功率放大器级(其可称为输出放大器)、偏置电路或其任何组合。所属领域的技术人员应理解，功率放大器裸片可包含一个或一个以上功率放大器级。此外，在本发明的特定实施方案中，输入匹配网络及/或级间匹配网络可在功率放大器裸片103外部。虽然图1图解说明模块101中的一个功率放大器裸片103，但应进一步理解，在本发明的其它实施方案中，模块101中可包含两个或两个以上功率放大器裸片。
根据本发明的特定实施方案，功率放大器可包含第一功率放大器级及第二功率放大器级。第一级及/或第二级可包含一个或一个以上双极晶体管。在本发明的特定实施例中，这些双极晶体管中的一者或一者以上可包含本文中下文在章节IV中描述的特征的任何组合。RF输入信号可借助于输入匹配网络提供到第一功率放大器级。输入匹配网络可接收第一偏置信号。第一偏置信号可在如图1中所图解说明的功率放大器偏置控制裸片106上产生。在一些其它实施方案(未图解说明)中，第一偏置信号可在功率放大器裸片103上或在模块101外部产生。第一功率放大器级可放大RF输入且经由级间匹配电路将经放大RF输入提供到第二功率放大器级。根据附录G中所描述的特征的任何组合，级间匹配电路可包含用以匹配RF信号的基本频率且以RF信号的谐波的相位终止的单独终止电路。级间匹配电路可接收第二级偏置信号。第二偏置信号可在如图1中所图解说明的功率放大器偏置控制裸片106上产生。在一些其它实施方案(图1中未图解说明)中，第二偏置信号可在功率放大器裸片103上或在模块101外部产生。第二功率放大器级可产生经放大RF输出信号。
经放大RF输出信号可经由输出匹配网络104提供到功率放大器裸片103的输出引脚RF_OUT。根据本发明的特定实施例，经放大RF输出信号可经由RF发射线提供到输出匹配网络104及/或从所述输出匹配网络提供，所述RF发射线具有下文在章节X中进一步详细描述的特征的任何组合。匹配网络104可提供于模块101上以帮助减小信号反射及/或其它信号失真。例如，根据本文中下文在章节IX中描述的特征的任何组合，输出匹配网络104可包含用以匹配RF信号的基本频率且以RF信号的谐波的相位终止的单独终止电路。
功率放大器裸片103可包含一个或一个以上裸片上无源电路元件，例如电容器、电阻器或电感器。例如，功率放大器裸片103可包含一个或一个以上电阻器。在一些实施例中，功率放大器裸片103可包含一个或一个以上半导体电阻器，所述半导体电阻器包含下文在章节VIII中描述的特征的任何组合。
或者或另外，功率放大器裸片103可包含与减小高RF损耗镀层的影响相关的特征，(举例来说)包含下文在章节III中描述的特征的任何组合。作为一个实例，功率放大器裸片103可包含电连接到裸片上无源电路元件的第一引线及电连接到输出信号以引导电流远离电连接到所述第一引线的接合垫的第二引线。
功率放大器裸片103可包含双模式功率放大器。根据本发明的一些实施例，一个或一个以上裸片可包含下文在章节V中描述的双模式功率放大器控制接口的特征的任何组合。双模式功率放大器控制接口可实施于功率放大器裸片103及/或另一裸片(例如功率放大器偏置控制裸片106)上。
如图1中所进一步图解说明，模块101可包含安装到衬底102的功率放大器偏置控制裸片106。在本发明的特定实施例中，功率放大器偏置控制裸片106可基于功率放大器裸片103的性质的指示符(例如功率放大器裸片103的工艺变化的指示符)通过实施本文中下文在章节VI中描述的特征的任何组合产生功率放大器偏置控制信号。功率放大器偏置控制裸片106还可基于在模块101的控制引脚CONTROL上接收的控制数据(例如指示安置于功率放大器裸片103上的功率放大器的功率模式的控制数据)产生功率放大器偏置控制信号。
还如图1中所图解说明，功率放大器模块101的一个或一个以上电路元件可包含电容器107及/或电感器108。所述一个或一个以上电路元件可安装到衬底102及/或实施于衬底102上。例如，电感器108可在衬底102上实施为衬底102上的迹线或安装到衬底102的表面安装组件(SMC)。电感器108可操作为扼流圈电感器，且可安置于在供应电压引脚VCC上接收的供应电压与功率放大器裸片103之间。电感器108可给功率放大器裸片103上的功率放大器提供在供应电压引脚VCC上接收的供应电压，同时对高频率RF信号分量进行扼流及/或阻挡。电感器108可包含电连接到供应电压引脚VCC的第一端及电连接到与功率放大器裸片103相关联的双极晶体管的集极的第二端。电容器107可充当解耦电容器。如图1中所图解说明，电容器107包含电连接到电感器108的第一端的第一端及电耦合到接地的第二端，所述接地在特定实施方案中使用模块101的接地引脚(图1中未图解说明)提供。电容器107可将低阻抗路径提供到高频率信号，借此减小功率放大器供应电压的噪声，从而改进功率放大器稳定性及/或改进电感器108作为RF扼流圈的性能。在一些实施方案中，电容器107可包含SMC。
模块101还可包含可电连接到(举例来说)功率放大器裸片103的一个或一个以上电力供应器引脚及/或一个或一个以上参考电压引脚。功率放大器裸片103可包含一个或一个以上穿晶片通孔。穿晶片通孔可电耦合到在接地电位下配置的供应器引脚。穿晶片通孔可包含下文在章节XI中描述的穿晶片通孔的特征的任何组合。例如，穿晶片通孔可为氮化钽终止的穿晶片通孔。一个或一个以上电力供应器引脚可将供应电压(例如功率高或VCC供应电压)提供到功率放大器。
根据特定实施例，模块101可有利地包含RF屏蔽及/或RF隔离结构。例如，所述模块可包含本文中下文在章节XII及章节XIII中描述的特征的任何组合以提供此些RF屏蔽或RF隔离结构。
模块101可经修改以包含较多或较少组件，包含(举例来说)额外功率放大器裸片、电容器及/或电感器。例如，模块101可包含一个或一个以上额外匹配网络。作为另一实例，模块101可包含额外功率放大器裸片以及经配置以操作为解耦电容器及扼流圈电感器的额外电容器及电感器。模块101可经配置以具有额外引脚，例如在其中将单独电力供应提供到安置于功率放大器裸片101上的输入级的实施方案及/或其中模块101跨过多个频带操作的实施方案中。
II.线接合垫系统及相关方法
为减小与高RF损耗镀层(例如，举例来说，Ni/Pd/Au镀层)相关联的RF损耗，在一些实施例中，重新配置焊料掩模以阻止电镀线接合区的边缘及侧壁。使线接合区的边缘及侧壁不含高RF损耗镀层(例如Ni/Pd/Au镀层)提供使RF电流围绕高电阻率材料流动的路径，此减小与高电阻率电镀材料相关联的RF信号损耗。如上文所指示，本发明的这些方面可与本发明的其它方面组合以更进一步改进功率放大器模块及其中使用功率放大器模块的装置的性能。
线接合是用于将电路装置(举例来说，集成电路(IC)裸片)连接到封装的下一层级的技术。这些电路装置通常包含(举例来说)通过焊球接合、楔接合等等电连接到嵌入于装置封装或衬底中的导体上的线接合垫的多个小导电引线/垫。衬底上的线接合垫提供IC与衬底之间的电连接，从而准许IC与外部世界介接。在任一类型的线接合中，导线使用热、压力及超声波能量的某一组合附着于两端处以制作焊接件。
多个铜图案形成于电连接到电路图案的衬底上，且填充物(例如电介质)填充于铜图案之间以使得铜图案的上部表面被暴露。然而，裸铜不可容易地焊接或接合且需要用促进焊接或接合的材料电镀。用材料覆盖不应焊接/接合的区以抵抗电镀。一般来说，焊料抗蚀剂指用作掩模且阻止电镀材料粘合到经遮蔽铜迹线的聚合物涂层。将表面电镀材料电镀到经暴露铜迹线的顶部层上以提供线接合垫。在一些应用中，线接合垫适于直接线接合于有源电路上方以避免损坏易碎装置且降低功率集成电路的金属电阻。
现在参考图2，其图解说明根据本发明的一个特定实施例的IC模块109的一部分，所述IC模块包含IC111，衬底121，铜迹线112，线接合垫113、114及接合线116。所述IC通过导线116线接合到线接合垫113及114。在所图解说明的实施例中，线接合垫113为6导线线接合垫且线接合垫114为3导线线接合垫。在其它实施例中，不同数目个导线116可附着到线接合垫113及114。线接合垫113及14包含接合区119、侧壁117及边缘118。
图3图解说明用于形成线接合垫的示范性过程122的流程图。关于图2中所图解说明的实施例描述过程122。陈述123以衬底121开始，所述衬底形成有电介质层及导体层112(包含衬底121的上部表面上的迹线112)以形成电路路径，如半导体制作领域的技术人员已知。
在陈述124处，过程122将焊料掩模涂覆到将被维持不含电镀材料的IC模块109的所述区，如半导体制作领域的技术人员可能知晓。焊料掩模开口界定电镀材料将粘合到其的区。在一些实施例中，所述焊料掩模开口将线接合垫113及114的线接合区119、侧壁117以及边缘118暴露于电镀材料。在本发明的其它实施例中，迹线112以及线接合垫113及114的线接合区119、侧壁117及边缘118对电镀工艺开放。
在陈述126处，用电镀材料电镀铜迹线112的经暴露区(不含焊料掩模)以形成线接合垫113及114，如半导体制作领域的技术人员可能知晓。
在本发明的实施例中，电镀材料为镍/金(Ni/Au)。在陈述126处，在铜迹线112上方电镀镍层且在所述镍层上方电镀金层。举例来说，电镀技术的实例包含浸镀沉积、电解电镀、无电极电镀等等。
在本发明的特定实施例中，铜迹线在约5微米与约50微米厚之间，且优选地为大约20微米。Ni/Au镀层中的镍层在约2.5微米到约7.6微米厚之间，且更优选地在约5微米到约7微米之间。金层为大约0.70+/-0.2微米厚，且更优选地为大约0.5+/-0.1微米。
传统上，Ni/Au已成为射频集成电路(RFIC)产品的标准表面电镀材料。射频(RF)为约30kHz到约300GHz的范围内的振荡速率。在一实施例中，RFIC111线接合到电镀于衬底121的表面上的Ni/Au线接合垫113及114以形成RFIC111与其封装的电连接。然而，金价格的增加已增加与Ni/Au表面镀层相关联的封装成本。
为减小封装成本，使用镍/钯/金(Ni/Pd/Au)电镀材料来形成RFIC的线接合垫。在一实施例中，RFIC111线接合到电镀于衬底121的表面上的Ni/Pd/Au线接合垫113及114以形成RFIC111与其封装的电连接。Ni/Pd/Au镀层使用比Ni/Au电镀材料少的金，且随着金价格增加，Ni/Pd/Au镀层比Ni/Au电镀材料有利地成本较少。
如图4中所展示，其图解说明根据本发明的实施例的(举例来说)衬底121的表面上的Ni/Pd/Au线接合垫113的截面。可应用于模块中的任何其它接合垫(例如图2的114)的如图4中所展示的Ni/Pd/Au线接合垫113包含镍层127、钯层128及金层129。
现在参考图3及4，在陈述126处，在铜迹线112上方电镀镍层127；在镍层127上方电镀钯层128，且在钯层128上方电镀金层129。举例来说，电镀技术的实例包含浸镀沉积、电解电镀、无电极电镀等等。
在图4中所图解说明的本发明的实施例中，铜迹线112的高度HCu在约5微米与约50微米之间，且优选地为20微米。镍层127的高度HNi在约2.5微米到约7.6微米之间，且更优选地在约5微米到约7微米之间。钯层128的高度HPd为大约0.09+/-0.06微米，且更优选地为大约0.1+/-0.01微米。金层129的高度HAu为大约0.10+/-0.05微米，且更优选地为大约0.1+/-0.01微米。
然而，由于薄钯层128及金层129以及镍层127的铁磁本质，因此在射频下电镀有Ni/Pd/Au的表面具有比电镀有Ni/Au的表面高的薄片电阻。薄片电阻适用于其中薄膜(例如，举例来说，半导体的表面处理镀层)被视为二维实体的二维系统。其类似于三维系统中的电阻率。当使用术语薄片电阻时，电流必须沿薄片的平面而非垂直于薄片的平面流动。
在上文所描述的Ni/Au线接合垫实施例中，Ni/Au的薄片电阻在2GHz下为大约30mΩ/平方，而上文所描述及图4中所图解说明的Ni/Pd/Au线接合垫实施例中的Ni/Pd/Au的薄片电阻在2GHz下为大约150mΩ/平方。因此，代替Ni/Au电镀材料，用Ni/Pd/Au电镀材料电镀线接合垫113及114可导致额外RF损耗。此又可影响产品性能及良率。在一些实施例中，电镀有Ni/Pd/Au的表面可使RF损耗潜在地增加大约0.1dB到大约0.4dB，或等效地影响功率效率大约1％到大约4％。
此外，振荡信号经受集肤效应。集肤效应是交流电流使自身分布于导体内以使得所述导体的表面附近的电流密度大于其核心处的趋势。即，电流趋向于在称作集肤深度的平均深度处在导体的皮肤处流动。集肤效应致使导体的有效电阻随电流的频率增加，这是因为许多导体携载极少电流。集肤效应是由于由交流电流诱发的涡流电流造成。随着信号的频率增加(举例来说，增加到RF频率)，集肤深度减少。另外，涡流电流还致使导体的边缘处的交流RF电流的拥挤。因此，RF电流的主要部分在导体112的边缘及侧壁上行进。
图5图解说明根据本发明的另一实施例的RFIC模块131的扩大部分，所述RFIC模块131包含RFIC132、衬底141、铜迹线133、线接合垫134及136以及接合线116。RFIC132通过接合线116线接合到线接合垫134及136。在所图解说明的实施例中，线接合垫134为6导线线接合垫且线接合垫136为3导线线接合垫。在其它实施例中，其它数目个导线116(例如，举例来说，1、2、3、4、5或6个以上)可附着到线接合垫134及136。线接合垫136包含接合区139、侧壁137及边缘138。
为减小RF信号损耗，制作工艺可将Ni/Pd/Au线接合垫134限于(举例来说)接合区139，从而使侧壁137及边缘138不含Ni/Pd/Au电镀材料。大多数RF电流行进通过环绕经电镀线接合区139的未电镀的边缘及侧壁，而非行进通过如图2及4中所图解说明的经电镀边缘138及侧壁137。因此，RF损耗减小。
在图6中，其展示根据本发明的另一实施例的用于形成Ni/Pd/Au线接合垫134及136的示范性过程142的流程图。关于图5中所图解说明的实施例描述过程142。陈述143以衬底141开始，所述衬底形成有电介质层及导体层133(包含衬底141(图7)的上部表面上的迹线133)以形成电路路径，如半导体制作领域的技术人员可能知晓。
在陈述144处，在一实施例中，重新配置焊料掩模以覆盖示范性地线接合垫134的边缘138及侧壁137。在另一实施例中，重新配置焊料掩模以覆盖迹线133以及线接合垫的边缘138及侧壁137。焊料掩模开口覆盖线接合区139，以使得线接合区139对电镀工艺开放，而边缘138及侧壁137不对电镀工艺开放。在本发明的实施例中，由焊料掩模覆盖的边缘138的宽度应至少宽于焊料掩模开口对齐公差。在另一实施例中，由焊料掩模覆盖的边缘138的宽度为大约10微米到200微米，且优选地为50微米到100微米。
在陈述146处，过程142将经重新配置焊料掩模涂覆到RFIC模块131，如半导体制作领域的技术人员可能知晓。
在陈述147处，过程142用Ni/Pd/Au电镀材料电镀RFIC模块131以形成线接合垫，如半导体制作领域的技术人员可能知晓。举例来说，电镀技术的实例包含浸镀沉积、电解电镀、无电极电镀等等。
作为与本发明相关的其它细节的实例，图7图解说明根据本发明的实施例的衬底141的表面上的示范性Ni/Pd/Au线接合垫134的截面。如所展示的Ni/Pd/Au线接合垫134包含镍层148、钯层149及金层151。如图7中所图解说明，Ni/Pd/Au线接合垫134的边缘138及侧壁137不含Ni/Pd/Au镀层。
现在共同参考图6及7，镍层148电镀于铜迹线133上方；钯层149电镀于镍层148上方，且金层151电镀于钯层149上方。举例来说，电镀技术的实例包含浸镀沉积、电解电镀、无电极电镀等等。
在图7中所图解说明的实施例中，铜迹线133的高度HCu在约5微米与约50微米之间，且优选地为大约20微米。镍层148的高度HNi在约2.5微米到约7.6微米之间，且更优选地在约5微米到约7微米之间。钯层149的高度HPd为大约0.09+/-0.06微米，且更优选地为大约0.1+/-0.01微米。金层151的高度HAu为大约0.10+/-0.05微米，且更优选地为大约0.1+/-0.01微米。
图8是根据本发明的实施例的将具有边缘/侧壁暴露的表面与边缘/侧壁电镀的表面的迹线的RF损耗相比较的图表152。图表152沿y轴或垂直轴展示以分贝(dB)表达的功率损耗且沿x轴或水平轴展示以千兆赫(GHz)表达的频率。RF信号的功率损耗在介于从约1.40GHz到约2.25GHz的范围内的频率下计算为101og10[RFpowerout/RFpower in]。
图表152包含表示通过RFIC衬底上的各个迹线的RF信号的功率损耗的线153、156、158、161及163。线153指示通过裸铜迹线(无表面处理层)的RF信号的RF功率损耗。在大约1.9GHz下，如点154所指示，功率损耗为大约0.614dB。
线156指示通过包含使其边缘及侧壁不含镀层的Ni/Au接合垫的铜迹线的RF信号的功率损耗，而线158指示通过包含其中其边缘及侧壁电镀有Ni/Au电镀材料的Ni/Au接合垫的铜迹线的功率损耗。线156上的点157指示功率损耗在大约1.9GHz下为大约0.729dB，且线158上的点159指示功率损耗在大约1.9GHz下为大约0.795dB。
线161指示通过包含使其边缘及侧壁不含镀层的Ni/Pd/Au接合垫的铜迹线的RF信号的功率损耗，而线163指示通过包含其中其边缘及侧壁电镀有Ni/Pd/Au电镀材料的Ni/Pd/Au接合垫的铜迹线的功率损耗。线161上的点162指示功率损耗在大约1.9GHz下为大约0.923dB，且线163上的点164指示功率损耗在大约1.9GHz下为大约1.191dB。
参考图8中所图解说明的实施例，裸铜迹线(线153)提供最小功率损耗，且包含具有经电镀边缘及侧壁的Ni/Pd/Au接合垫的迹线(线163)提供最大RF功率损耗。具有Ni/Au接合垫的迹线(线156、158)产生比具有Ni/Pd/Au接合垫的迹线(线161、163)对RF信号少的功率损耗。与Ni/Au接合垫的迹线相比较，具有经暴露边缘及侧壁的迹线(线156)产生比具有经电镀边缘及侧壁的迹线(线158)少的功率损耗。类似地，具有包括经暴露边缘及侧壁的Ni/Pd/Au接合垫的迹线(线161)产生比具有经电镀边缘及侧壁的Ni/Pd/Au接合垫的迹线(线163)对RF信号少的功率损耗。如箭头166所指示，在一实施例中，通过不使其边缘及侧壁电镀有Ni/Pd/Au电镀材料的Ni/Pd/Au接合垫的RF信号的RF功率损耗比通过具有电镀有Ni/Pd/Au的边缘及侧壁的Ni/Pd/Au接合垫的RF信号的RF功率损耗小大约0.26dB。
在本发明的特定实施例中，存在暴露于过程142的经电镀线接合区139的最小宽度以实现成功且可靠线接合连接。上文所描述的图5及7图解说明配合于铜迹线133的均匀宽度内的线接合垫134及136的实施例。换句话说，经电镀线接合区139的宽度以及未电镀的边缘138及侧壁139的宽度不超出线接合垫134的区中的迹线133的均匀宽度，且类似地适用于线接合垫136及邻近于相应线接合垫的迹线133的区。
接下来关于图9A到9F，其图解说明线接合垫的示范性布局，其中经电镀接合区139的最小宽度及至少一个未电镀的边缘138的宽度超出相应线接合垫的区及邻近于所述线接合垫的迹线133的区中的迹线133的均匀宽度。在一实施例中，如果在用焊料掩模覆盖线接合垫的边缘138以使得其保持不含镀层之后，线接合区139的最小大小需要未被满足，那么可使迹线133的宽度随最小边缘暴露成比例地增加以满足大小需要。
更具体来说，图9A到9D图解说明具有环绕线接合垫的经暴露边缘138及侧壁137的线接合垫的示范性布局。在用于特定所要应用的本发明的实施例中，如果在用焊料掩模覆盖线接合垫的边缘138以使得其保持不含镀层之后，线接合区139的最小大小需要未被满足，那么可使迹线133的宽度随最小边缘暴露变形以满足线接合区139大小需要。换句话说，线接合区的布局满足或大于由衬底技术的设计规则设定的最小尺寸，且同时最小化包含接合区的铜迹线的经电镀边缘及侧壁。因此，RF电流在高电阻性经电镀边缘及侧壁上流动通过最小距离。在图9A到9D中，迹线133在线接合垫的区中在宽度上扩展以容纳线接合区139。此外，经扩展迹线133准许线接合垫在焊料掩模工艺期间维持经覆盖边缘138及侧壁137(未图解说明)，此又准许完整线接合垫沿相应线接合垫的所有周界维持经暴露边缘138及侧壁137。
图9E及9F图解说明其中迹线133包含线接合垫，但电路布局考虑限制垫大小且阻止在遮蔽工艺期间用焊料掩模覆盖边缘138的示范性布局。在一个实施例中，迹线133随线接合垫变形以容纳线接合区139。在另一实施例中，迹线133在线接合垫的区中变形以容纳线接合区139。在图9E中，迹线133随一个线接合垫变形以容纳3导线线接合区139。在图9F中，迹线133随各自具有接合垫区139的两个线接合垫变形以容纳两个2线接合区139，如所展示。因此，经变形迹线133准许电镀边缘及侧壁的最小长度，或换句话说，最大化未电镀的边缘及侧壁的长度以减小RF损耗且维持线接合垫的所需可接合区。
作为本发明的优点，为减小成本，在一些实施例中，代替Ni/Au将Ni/Pd/Au电镀到RFIC模块的衬底的表面迹线上以形成线接合区。然而，Ni/Pd/Au具有比Ni/Au高的RF薄片电阻，且此导致行进通过Ni/Pd/Au线接合区的信号比行进通过Ni/Au线接合区的信号高的RF损耗。为减小与高RF损耗镀层(例如，举例来说，Ni/Pd/Au镀层)相关联的RF损耗，在一些实施例中，重新配置焊料掩模以阻止电镀线接合区的边缘及侧壁。使线接合区的边缘及侧壁不含高RF损耗镀层(例如Ni/Pd/Au镀层)提供RF电流流动通过低电阻率材料的路径，此减小与高电阻率电镀材料相关联的RF信号损耗。
尽管已关于Ni/Pd/Au表面镀层描述实施例，但所揭示系统及方法适用于任何高RF损耗表面镀层，例如，举例来说，Sn、Pb、铁磁性材料的其它表面等等。
特定实施例的以上详细说明并非打算为穷尽性或将本发明限于上文所揭示的精确形式。尽管上文出于说明性目的而描述本发明的特定实施例及实例，但如相关领域的技术人员将认识到，可在本发明的范围内做出各种等效修改。举例来说，尽管以给定次序呈现过程或框，但替代实施例可以不同次序执行具有步骤的例程或使用具有框的系统，且可删除、移动、添加、细分、组合及/或修改一些过程或框。这些过程、框或步骤中的每一者可以多种不同方式实施。此外，尽管有时将过程、框或步骤展示为串行执行，但可代替地并行执行或者可在不同时间执行这些过程、框或步骤。
相关领域的技术人员应理解，如本文中所提供的本发明的这些方面的教示可应用于其它系统，而不必仅应用于本文中上文或下文描述的系统。因此，可以宽广且变化的方式组合上文所描述的各种实施例的元件及动作以提供多种其它实施例。
III.用于减小高RF损耗镀层的影响的设备及方法
为减小与高射频(RF)损耗镀层(例如，举例来说，镍/钯/金(Ni/Pd/Au)镀层)相关联的RF损耗，相对于射频集成电路(RFIC)的RF信号输出将与所述RFIC相关联的裸片上无源装置(例如电容器、电阻器或电感器)放置于RF上行信号路径中。通过将裸片上无源装置放置于RF上行信号路径中，RF电流不直接通过无源装置接合垫的高RF损耗电镀材料。如上文所指示，本发明的这些方面可与本发明的其它方面组合以进一步改进功率放大器模块及其中使用功率放大器模块的装置的性能。
晶片制作通常指在硅或半导体晶片上建立集成电路的工艺。存在晶片制作领域的技术人员已知的许多工艺(例如，举例来说，外延、遮蔽及蚀刻、扩散、离子植入、多晶硅的沉积、电介质制作、光刻及蚀刻、薄膜沉积、金属化、玻璃钝化、晶片上的每一裸片的探测及修整等等)以形成符合任何给定设计规范的集成电路。
在特定实施例中，将裸片上无源装置(例如电阻器、电容器、电感器等等)定位于进一步包含RF输出信号的RFIC上为合意的。裸片上无源装置可充当RF电路中的滤波器、支管滤器、谐波频率捕捉器等等。
现在参考图10，其图解说明包含衬底168及RFIC174的RFIC模块167的扩大部分。为了简化而省略额外电路。衬底168包含RFIC电路迹线169以及线接合垫171及172。在本发明的实施例中，线接合垫171及172包含Ni/Pd/Au。在另一实施例中，线接合垫171及172包含高RF损耗电镀材料。在又一实施例中，线接合垫171及172包含Ni/Au。在一实施例中，线接合垫171及172形成有经电镀边缘及侧壁，如图10中所图解说明。在另一实施例中，线接合垫171及172形成有不含表面电镀材料的边缘及侧壁。
RFIC174包含RF输出176及裸片上无源装置177(例如电容器177)。RF输出176定位于RFIC174上的来自RFIC的内部电路的RF输出信号从其退出RFIC174且输入到模块167的RF电路中的位置处。在一实施例中，RFIC174的布局经配置以使得电容器177在RF输出176之后放置于RF模块167的RF电路169中。在此布局中，当RF输出176线接合到线接合垫171且裸片上电容器177线接合到线接合垫172时，裸片上电容器177在RFIC174的RF输出176与模块167的RF输出之间。
箭头173指示RF信号的RF电流的方向。如所展示，RF电流从RF输出信号176流动到模块167的RF输出。RF迹线169的在RF输出信号176与模块167的RF输出之间的部分在RF信号下行路径中，且迹线169的位于不接收RF电流的RF输出176上方的部分在RF信号上行路径中。在图10中，电容器接合垫172位于RF下行路径中。换句话说，RF电流在从RF输出176行进到衬底168上的电路的其余部分时通过电容器线接合垫172。在本发明的实施例中，使RF信号通过高RF损耗电镀材料(例如Ni/Pd/Au电容器接合垫172)产生额外RF信号损耗。
图11图解说明包含衬底179及RFIC186的RFIC模块178的扩大部分。为了简化而省略额外电路。衬底179包含RFIC电路迹线181以及线接合垫182及183。在本发明的特定实施例中，线接合垫182及183包含Ni/Pd/Au。在另一实施例中，线接合垫182及183包含高RF损耗电镀材料。在又一实施例中，线接合垫182及183包含Ni/Au。在本发明的特定实施例中，线接合垫182及183形成有经电镀边缘及侧壁，如图11中所图解说明。在另一实施例中，线接合垫182及183形成有不含表面电镀材料的边缘及侧壁。
图11的RFIC186的布局已经重新配置以减小与流动通过裸片上无源装置的高RF损耗接合垫的RF电流相关联的RF损耗。RFIC186包含RF输出187及裸片上无源装置(例如电容器188)。RF输出187是RFIC186上的来自RFIC的内部电路的RF输出信号从其退出RFIC186且输入到模块178的RF电路中的位置。在本发明的实施例中，RFIC186的布局经配置以使得电容器188在RF输出187之前放置于RF模块178的RF电路181中。在此布局中，当RF输出187线接合到线接合垫183且裸片上电容器188线接合到线接合垫182时，裸片上电容器188不在RFIC186的RF输出187与模块178的RF输出之间。
箭头173再次指示RF信号的RF电流的方向。如所展示，RF电流从RF输出信号187流动到模块178的RF输出。在图11中，无源装置接合垫182位于RF上行路径中。换句话说，RF电流在从RF输出187行进到衬底179上的电路的其余部分时不通过无源装置线接合垫182。因此，在本发明的实施例中，将裸片上无源装置放置于RFIC186的布局中以使得针对裸片上无源装置衬底179上的接合垫182在RF上行信号路径中减小与将裸片上无源装置接合垫182放置于RF信号下行路径中相关联的RF信号损耗。
为减小成本，在一些实施例中，代替Ni/Au将Ni/Pd/Au电镀到RFIC模块的衬底的表面迹线上以形成线接合区。然而，Ni/Pd/Au具有比Ni/Au高的RF薄片电阻，且此导致行进通过Ni/Pd/Au线接合区的信号比行进通过Ni/Au线接合区的信号高的RF损耗。为减小与高RF损耗镀层(例如，举例来说，Ni/Pd/Au镀层)相关联的RF损耗，相对于RFIC输出信号，将与RFIC相关联的裸片上无源装置(例如电容器、电阻器、电感器等等)放置于RF上行路径中。通过将具有无源装置的IC布置于RF信号上行路径中，RF信号电流在组装模块时不通过无源装置的高RF损耗接合垫。
尽管已关于Ni/Pd/Au表面镀层描述了本文中所呈现的特定实施例，但所揭示系统及方法适用于任何高RF损耗表面镀层，例如，举例来说，Sn、Pb、铁磁性材料的其它表面等等。特定实施例的此详细说明并非打算为穷尽性或将本发明限于本发明的此章节中的此处所揭示的精确形式。尽管上文出于说明性目的而描述本发明的特定实施例及实例，但如相关领域的技术人员在给出本文中所提供的揭示内容的情况下将认识到，可在本发明的范围内做出各种等效修改。
IV.具有包括分级的集极的双极晶体管
本发明的此章节涉及在集极中具有至少一个分级的双极晶体管，例如异质结双极晶体管。本发明的一个方面为包含在与基极的结处具有高掺杂浓度及其中掺杂浓度远离基极增加的至少一个分级的集极的双极晶体管。在本发明的一些实施例中，高掺杂浓度可为至少约3×1016cm-3。根据特定实施例，集极包含两个分级。此些双极晶体管可实施于(举例来说)功率放大器中。如上文所指示，本发明的这些方面可与本发明的其它方面组合以更佳改进功率放大器模块及其中使用功率放大器模块的装置的性能。
进一步如通常所描述，本发明的此章节的方面涉及在邻接基极的第一集极区域中具有高掺杂浓度(举例来说，至少约3×1016cm-3)且在邻近所述第一集极区域的另一集极区域中具有至少一个分级的双极晶体管。双极晶体管的邻接基极的第一集极区域中的高掺杂浓度可改进功率放大器系统中的第二沟道线性量度，例如ACPR2及/或ACLR2。然而，第一集极区域中的高掺杂浓度还可减少双极晶体管的增益，例如RF增益。为抵消由于第一集极区域中的高掺杂浓度导致的增益的减少，可在另一集极区域中包含一个或一个以上分级以从第一集极区域中的高掺杂浓度转变到子集极。在本发明的一些实施例中，另一集极区域包含其中掺杂浓度远离基极以不同速率变化(举例来说，增加)的两个不同分级。适当地选择分级或多个分级(在期望个以上分级时)及第一集极区域中的掺杂浓度可产生双极晶体管的合意的RF增益及耐用性特性，尤其与在双极晶体管包含平面掺杂或阶梯掺杂的集极结构的情况下相比时尤如此。
实验数据指示，包含此些双极晶体管的功率放大器系统可满足苛刻第二沟道线性规范且还满足RF增益规范。例如，包含此双极晶体管的功率放大器系统在以围绕大约833MHz为中心的频带内的频率操作时可具有不大于约-65dBc的ACPR2及至少约29dBm的增益。相比来说，已尝试实现ACPR2或ACLR2的所要电平的单纯电路设计技术已具有有限成功。此外，具有经增强ACPR2及/或ACLR2的其它双极晶体管已使RF增益降级。
现在参考图12A，其展示根据本发明的一个特定实施例的双极晶体管189的说明性截面。如所图解说明，双极晶体管189为异质结双极晶体管(HBT)。双极晶体管189可在衬底191上形成。衬底191可为半导体衬底，例如GaAs衬底。双极晶体管189可安置于隔离区域193与195之间。隔离区域193及195为可提供双极晶体管189与邻近晶体管或其它电路元件之间的电隔离的非导电区域。举例来说，隔离区域193及195可各自包含填充有氮化物、聚酰亚胺或适合于电隔离的其它材料的沟槽。虽然未展示，但应理解，在衬底191与子集极192之间可包含一个或一个以上缓冲层。所述一个或一个以上缓冲层可包含使此材料半绝缘的植入物损坏的材料。
双极晶体管189可包含集极194、基极196及射极203。集极194可包含具有不同掺杂分布概况的多个收集区域。例如，集极194可包含第一集极区域197，所述第一集极区域邻接基极196及包含其中掺杂浓度远离第一集极区域196增加的至少一个分级的另一集极区域201。如图12A中所图解说明，另一集极区域201可包含在第一集极区域197下方的第二集极区域198及在第二集极区域198下方的第三集极区域199。
第一集极区域197可邻接基极196以形成集极-基极结。所述集极-基极结可为p-n结。第一集极区域197可包含N+掺杂的GaAs。第一集极区域197可为平面掺杂的区域。因此，在第一集极区域197内，掺杂浓度可为大致恒定的。双极晶体管189的集极-基极界面处的第一集极区域197中的掺杂浓度可影响包含双极晶体管189的系统的线性。例如，第一集极区域197的掺杂浓度与连同第一集极区域197的厚度一起可影响功率放大器系统的ACPR2及/或ACLR2。第一集极区域197的较低掺杂浓度连同第一集极区域197的较小厚度一起不可实现ACPR2及/或ACLR2的所要电平。另一方面，第一集极区域197的较高掺杂浓度连同第一集极区域197的较大厚度一起可使双极晶体管189的增益降级以使得包含双极晶体管189的系统不满足增益规范，例如RF增益规范。鉴于此权衡，第一集极区域197的掺杂浓度及第一集极区域197的厚度的特定值可需要经选择以实现所要增益及所要线性两者。作为一个实例，针对GaAs双极晶体管189，图12B指示第一集极区域197具有6×1016cm-3的掺杂浓度及
Figure BDA0000391305090000521
的厚度。
第一集极区域197可具有经选择以满足包含双极晶体管189的功率放大器系统的ACPR2及/或ACLR2规范的掺杂浓度。作为一个实例，第一集极区域197可具有经选择以使得包含双极晶体管189的系统在以围绕大约833MHz为中心的频带内的频率操作时具有不大于约-65dBc的ACPR2及至少约29dBm的增益的掺杂浓度。在一些实施例中，第一集极区域197可具有经选择以使得包含双极晶体管189的系统具有不大于约-55dBc、不大于约-57dBc、不大于约-60dBc、不大于约-62dBc、不大于约-65dBc、不大于约-67dBc、不大于约-70dBc、不大于约-72dBc或不大于约-75dBc的ACPR2的掺杂浓度。ACPR2的这些值可保持系统的输出功率的整个范围及/或RF频率范围内的一个或一个以上操作频带。作为一个实例，为满足一些ACPR2及/或ACLR2规范，第一集极区域197可具有至少约3×1016cm-3的掺杂浓度。
在本发明的一些特定实施例中，第一集极区域197可具有以下的掺杂浓度：至少约3×1016cm-3、至少约3.5×1016cm-3、至少约4×1016cm-3、至少约4.5×1016cm-3、至少约5×1016cm-3、至少约5.5×1016cm-3、至少约6×1016cm-3、至少约6.5×1016cm-3、至少约7×1016cm-3、至少约7.5×1016cm-3、至少约8×1016cm-3、至少约8.5×1016cm-3或至少约9×1016cm-3。根据特定实施例，第一集极区域197可具有在以下范围中的一者内选择的掺杂浓度：约3×1016cm-3到9×1016cm-3、约3×1016cm-3到8×1016cm-3、约3×1016cm-3到7×1016cm-3、约3×1016cm-3到6×1016cm-3、约3×1016cm-3到5×1016cm-3、约4×1016cm-3到9×1016cm-3、约4×1016cm-3到8×1016cm-3、约4×1016cm-3到7×1016cm-3、约4×1016cm-3到6×1016cm-3、约4×1016cm-3到5×1016cm-3、约5×1016cm-3到9×1016cm-3、约5×1016cm-3到8×1016cm-3、约5×1016cm-3到7×1016cm-3、约5×1016cm-3到6×1016cm-3、约6×1016cm-3到9×1016cm-3、约6×1016cm-3到8×1016cm-3、约6×1016cm-3到7×1016cm-3、约7×1016cm-3到9×1016cm-3、约7×1016cm-3到8×1016cm-3或约8×1016cm-3到9×1016cm-3。
根据特定实施例，第一集极区域197的厚度可在从约到
Figure BDA0000391305090000532
的范围内选择。在这些实施例中的一些实施例中，第一集极区域197的厚度可在以下范围中的一者内选择：约到
Figure BDA0000391305090000534
约
Figure BDA0000391305090000535
到约
Figure BDA0000391305090000537
到
Figure BDA0000391305090000538
约
Figure BDA0000391305090000539
到
Figure BDA00003913050900005310
约
Figure BDA00003913050900005311
到
Figure BDA00003913050900005312
约
Figure BDA00003913050900005313
到
Figure BDA00003913050900005314
约到或约到
Figure BDA00003913050900005318
这些厚度范围中的任一者可与较早论述的掺杂浓度中的任一者组合地实施。在图12A的双极晶体管189中，第一集极区域197的厚度可测量为基极196与另一集极区域201之间的最短距离。
第一集极区域197中的较高掺杂浓度可减小双极晶体管189的RF增益。为了满足包含双极晶体管189的系统(例如功率放大器系统)的RF增益规范，可需要对双极晶体管189的特征的其它改变来抵消RF增益的此减少。双极晶体管189的另一集极区域201中的一个或一个以上分级可补偿与第一集极区域197中的较高掺杂浓度相关联的RF增益的损耗中的一些或所有损耗。同时，仍可满足包含双极晶体管189的功率放大器系统的ACPR2及/或ACLR2规范。
另一集极区域201可包含其中掺杂以不同速率变化的多个分级。如图12A及12B中所图解说明，另一集极区域201可包含具有第一分级的第二集极区域198及具有第二分级的第三集极区域199。在第一分级中，掺杂浓度可在远离基极196的方向上增加。掺杂浓度还可在第二分级中在远离基极196的方向上增加。掺杂浓度可在第二分级中以与在第一分级中不同的速率增加。例如，如图12B中所图解说明，掺杂浓度可在第二分级中以比在第一分级中大的速率增加。在本发明的一些其它实施方案中，第一分级及第二分级可具有以大致相同速率增加的相应掺杂浓度。例如，可存在其中集极从第一分级转变到第二分级的掺杂浓度的不连续及/或可存在在第一分级与第二分级之间具有平面掺杂的集极区域。第一分级及/或第二分级可线性或非线性地(举例来说，抛物线地)变化。在图12B中所图解说明的实例中，第一分级及第二分级两者可具有线性地变化的掺杂浓度。
第二集极区域198可包含N-掺杂的GaAs。第一分级可跨越第二集极区域198。第二集极区域198中的掺杂浓度可远离基极196及第一集极区域197增加。在一些实施例中，邻近第一集极区域197的第二集极区域198的掺杂浓度可以比第一集极区域196的掺杂浓度低约一个数量级的掺杂浓度开始。举例来说，如图12B中所展示，第一集极区域196的掺杂浓度可为约6×1016cm-3且第二集极区域的最低掺杂浓度可为约7.5×1015cm-3。还如图12B中所展示，第二集极区域198可具有约
Figure BDA0000391305090000541
的厚度且掺杂浓度可从与第一集极区域196的界面处的约7.5×1015cm-3到与第三集极区域199的界面处的3×1016cm-3分级。在一些实施例中，与第三集极区域199的界面处的掺杂浓度可与第一分级遇到第二分级处大致相同。此可减小与集极194相关联的电容的不连续。第一分级可减小基极到集极电容且因此增加双极晶体管189的增益，例如RF增益。
第三集极区域199可包含N-掺杂的GaAs。第二分级可跨越第三集极区域199。第三集极区域199中的掺杂浓度可远离第二集极区域198增加。邻近第二集极区域198的第三集极区域199的掺杂浓度可具有大约等于第二集极区域198的最大掺杂浓度的掺杂浓度。还如图12B中所展示，第二集极区域198可具有约的厚度且掺杂浓度可从与第二集极区域198的界面处的约3×1016cm-3到与子集极192的界面处的6×1016cm-3分级。在一些实施例中，第三集极区域199的最大掺杂浓度可比子集极192的掺杂浓度低约两个数量级。举例来说，如图12B中所展示，第三集极区域199的最大掺杂浓度可为约6×1016cm-3且子集极192的掺杂浓度可为约5×1018cm-3。
第三集极区域199在与子集极192的界面处的掺杂浓度可确定从集极到射极的击穿电压，其中基极具有耦合到电位的电阻器。此击穿电压可称为“BVCEX”。较高BVCEX可增加安全操作区域(SOA)。与子集极192的界面处的第三集极区域199中的较高掺杂可减小SOA。在与子集极192的界面处将第三集极区域199掺杂太低可产生太陡峭的击穿电流，因此减小双极晶体管189的稳健性。在特定实施例中，与子集极192的界面处的第三集极区域199中的掺杂浓度可在从约5×1016cm-36到9×1016cm-3的范围内选择。此些掺杂浓度可产生双极晶体管189的合意的BVCEX值及/或合意的SOA。关于与双极晶体管189相关联的BVCEX值的更多细节将参考图13提供。
基极196可包含P+掺杂的GaAs。基极196可比功率放大器系统中所使用的其它双极晶体管中的基极薄及/或具有较高掺杂浓度。减小基极196的厚度且增加基极196的掺杂浓度可增加RF增益且使DC增益维持大致相同。举例来说，在特定实施方案中，基极196的掺杂浓度可在从约2×1019cm-3到7×1019cm-3的范围内选择。根据特定实施方案，基极196的厚度可在从约
Figure BDA0000391305090000551
到
Figure BDA0000391305090000552
的范围内选择。在一些实施方案中，基极196的厚度可在从约
Figure BDA0000391305090000553
到
Figure BDA0000391305090000554
的范围内选择。选自本文中所揭示的范围的任何基极厚度可与选自本文中所揭示的范围的基极掺杂浓度中的任一者组合地实施。作为一个实例，基极196可具有5.5×1019cm-3的掺杂浓度及
Figure BDA0000391305090000555
的厚度。在图12A的双极晶体管189中，厚度可为射极203与第一集极区域196之间的最短距离。
掺杂的产物及基极196的厚度可称为“甘梅数”。在一些实施例中，甘梅数可为大约恒定的，以使得双极晶体管189可具有大约恒定β值。举例来说，在选定范围内增加基极196的厚度可伴随基极196的掺杂浓度的对应减少以使甘梅数保持大约恒定。作为另一实例，在选定范围内减少基极196的厚度可伴随基极196的掺杂浓度的对应增加实现以使甘梅数保持大约恒定。减小基极196的厚度且增加基极196的掺杂可导致与基极196相关联的电阻的不显著改变。例如，将基极196的厚度从
Figure BDA0000391305090000556
改变为
Figure BDA0000391305090000557
且将基极196的掺杂浓度从4×1019cm-3改变为5.5×1019cm-3可对基极196的电阻具有不显著效应。
双极晶体管189可包含到集极的集极触点208、到基极196的基极触点209及到射极202的射极触点212。这些触点可提供去往及/或来自双极晶体管189的电连接。触点208、209及212可由任何适合导电材料形成。如图12A中所图解说明，射极触点212可安置于顶部触点207、底部触点206及射极盖202上方。
双极晶体管189可包含衬底191上方的子集极192。子集极192可在另一集极区域201下方。举例来说，如图12A中所图解说明，子集极192可安置于第三集极区域199与衬底192之间。子集极192可邻接第三集极区域199。子集极192可为平面掺杂的区域。在一些实施例中，子集极192的掺杂浓度可比第三集极区域199的最高掺杂浓度高至少一个或两个数量级。如图12B中所展示，在特定实施例中，子集极192可具有大约5×1018cm-3的掺杂浓度且具有至少约
Figure BDA0000391305090000561
的厚度。物理接触子集极192的集极触点208可提供到集极194的电连接。
图12C是图解说明对应于图12A的双极晶体管189的部分的实例材料的图例200。图12A与图12C之间的虚线经包含以指示图例200中的材料对应于双极晶体管189的特定部分。图例200指示，在特定实施例中，衬底191可为半绝缘GaAs，子集极192可为N+GaAs，第三集极区域199可为N-GaAs，第二集极区域198可为N-GaAs，第一集极区域197可为N+GaAs，基极196可为P+GaAs，射极203可为N-InGaP，射极盖202可为N-GaAs，底部触点206可为N+GaAs，且顶部触点207可为InGaAs。应理解，在一些实施例中，双极晶体管189的区域中的一者或一者以上可包含代替图例200中所提供的实例材料的适合替代材料。此外，在本文中所描述的双极晶体管中的任一者中，n型掺杂与p型掺杂可贯通晶体管中的一些或所有晶体管互换。因此，本文中所描述的特征的任何组合可应用于NPN晶体管及/或PNP晶体管。
实验数据指示，包含图12A的双极晶体管189的功率放大器系统当前已满足包含ACPR2及ACLR2的线性规范及满足起来特别具挑战性的RF增益规范。此外，实验数据指示，图12A的双极晶体管189具有合意的耐用性质量，举例来说，如BVCEX值及安全操作区域(SOA)所指示。
图13是图解说明图12A的双极晶体管100及常规双极晶体管的BVCEX与电流密度之间的关系的图表。在图13中，“+”符号表示对应于双极晶体管189的数据且“o”符号表示对应于当前现有技术水平双极晶体管的数据。如较早所提及，BVCEX可表示其中基极具有耦合到电位的电阻器的双极晶体管中的从集极到射极的击穿电压。
在图13中，SOA由所图解说明的BVCEX曲线下方的区表示。当双极晶体管以对应于其BVCEX曲线的电压及电流密度操作时，双极晶体管达到其崩溃的点。此外，当双极晶体管以高于其对应BVCEX曲线的电压及电流密度操作时，双极晶体管崩溃。
图13中的数据指示，双极晶体管189在于特定电流密度下在低于对应BVCEX曲线上的BVCEX值的电压下操作时在SOA内操作。图13中的数据还指示，双极晶体管189在于特定电压电平下在低于对应BVCEX上的电流密度的电流密度下操作时在SOA内操作。此外，只要电压与电流密度组合低于BVCEX曲线，那么双极晶体管应在SOA内操作。如图13中所展示，双极晶体管189具有比常规双极晶体管大的SOA。与常规双极晶体管相比，双极晶体管189具有增加的耐用性，这是因为其具有较大SOA且可在不崩溃的情况下在较高电流密度及电压下操作。因此，双极晶体管189具有合意的耐用性特性。
图14A描绘根据另一实施例的双极晶体管213的说明性截面。图14A的双极晶体管213与图12A的双极晶体管189大致相同，惟图14A的集极区域217不同于图12A的另一集极区域201除外。更具体来说，图14A中所展示的本文中的集极区域217具有不同于图12A的另一集极区域201的掺杂分布概况。图14B是展示图14A的双极晶体管213的部分的说明性掺杂浓度的图表。
双极晶体管213可类似地包含具有第一集极区域197及另一集极区域217的集极194。第一集极区域197可包含参考图12A的第一集极区域197所描述的特征的任何组合。另一集极区域217可包含其中掺杂浓度远离基极196变化(举例来说，增加)的单个分级。
为了满足包含双极晶体管213的系统(例如功率放大器系统)的RF增益规范，双极晶体管213的另一集极区域217中的单个分级可补偿与第一集极区域197中的较高掺杂浓度相关联的RF增益的损耗中的一些或所有损耗。同时，仍可满足包含双极晶体管213的功率放大器系统的ACPR2及/或ACLR2规范。另一集极区域217可包含第二集极区域214及第三集极区域216，如图14A及14B中所图解说明。在其它实施例中，举例来说，如图14D到14F中所展示，可从集极区域217省略平面掺杂的部分。
如图14A及14B中所图解说明，集极区域217可包含具有平面掺杂的第二集极区域214。第二集极区域214可包含N-掺杂的GaAs。在一些实施例中，第二集极区域214的掺杂浓度具有比第一集极区域197的掺杂浓度低约一个数量级的掺杂浓度。根据特定实施例，第二集极区域的掺杂浓度可选自约7.5×1015cm-3到1.5×1016cm-3的范围。第二集极区域214可具有选自从约
Figure BDA0000391305090000571
到
Figure BDA0000391305090000572
的范围的厚度。在一些实施例中，第二集极区域214的掺杂浓度可大约等于第三集极区域216在其下开始分级的掺杂浓度。此可减小与集极194相关联的电容的不连续。
第三集极区域216可包含N-掺杂的GaAs。单个分级可跨越第三集极区域216。在其它实施例中，举例来说，如图14D到14F中所展示，单个分级可跨越相应集极区域219。图14A的第三集极区域216中的掺杂浓度可远离基极196、第一集极区域197及/或第二集极区域214增加。邻近第二集极区域214的第三集极区域216的掺杂浓度可具有大约等于第二集极区域214的掺杂浓度的掺杂浓度。第三集极区域216可具有选自从约
Figure BDA0000391305090000581
到
Figure BDA0000391305090000582
的范围的厚度。第三集极区域216中的掺杂浓度可从与第二集极区域214的界面处的约7.5×1015cm-3到与子集极192的界面处的至少约5×1016cm-3分级。在一些实施例中，第三集极区域216的最大掺杂浓度可比子集极192的掺杂浓度低约两个数量级。
继续参考图14A，第三集极区域216在与子集极192的界面处的掺杂浓度可确定BVCEX。与子集极192的界面处的第三集极区域216中的较高掺杂可减小SOA。在与子集极192的界面处将第三集极区域216掺杂太低可产生太陡峭的击穿电流，因此减小双极晶体管213的稳健性。在特定实施例中，与子集极192的界面处的第三集极区域216中的掺杂浓度可在从约5×1016cm-3到9×1016cm-3的范围内选择。此些掺杂浓度可产生双极晶体管213的合意的BVCEX值及/或合意的SOA。
如图14C的图例200中所展示，双极晶体管213可由与双极晶体管189大致相同的材料形成，其中在集极194中具有不同掺杂分布概况。
图14D描绘根据本发明的另一实施例的双极晶体管218的说明性截面。图14D的双极晶体管218与图14A的双极晶体管213大致相同，惟图14D的集极区域219不同于图14A的集极区域217除外。更具体来说，分级跨越图14D中的集极区域219。双极晶体管218的集极194可由第一集极区域197及另一集极区域219组成。如图14D中所图解说明，双极晶体管218的集极194仅包含第一集极区域197及另一第二集极区域219。图14E是展示图14D的双极晶体管218的部分的说明性掺杂浓度的图表。如图14F的图例200中所展示，双极晶体管218可由与双极晶体管189及/或双极晶体管213大致相同的材料形成，其中在集极194中具有不同掺杂分布概况。
双极晶体管218可包含具有第一集极区域197及另一集极区域219的集极194。第一集极区域197可包含参考图12A的第一集极区域197所描述的特征的任何组合。集极区域219可包含其中掺杂浓度远离基极196变化(举例来说，增加)且跨越整个集极区域219的单个分级。
为了满足包含双极晶体管218的系统(例如功率放大器系统)的RF增益规范，双极晶体管218的集极区域219中的单个分级可补偿与第一集极区域197中的较高掺杂浓度相关联的RF增益的损耗中的一些或所有损耗。同时，仍可满足包含双极晶体管218的功率放大器系统的ACPR2及/或ACLR2规范。另一集极区域219中的分级可增加双极晶体管218的BVCEX及/或SOA。例如，在特定实施例中，集极区域219中的掺杂浓度可在与子集极192的界面处具有可在从约5×1016cm-3到9×1016cm-3的范围内选择的掺杂浓度。集极区域219可具有任何适合厚度或本文中所描述的分级以实现本文中所描述的一个或一个以上特征。在一些实施例中，集极区域可具有选自从约
Figure BDA0000391305090000591
到
Figure BDA0000391305090000592
的范围的厚度。根据特定实施例，集极219中的分级可从与第一集极区域197的界面处的约7.5×1015cm-3到子集极192附近或所述子基极处的界面处的至少约5×1016cm-3分级。
图15是根据与本发明相关的方法的实施例的形成双极晶体管的过程221的说明性流程图。应理解，本文中所论述的过程中的任一者可包含较多或较少操作，且所述操作可视需要以任何次序执行。此外，所述过程的一个或一个以上动作可串行或并行执行。过程221可在形成图12A的双极晶体管189、图14A的双极晶体管213、图14D的双极晶体管218或其任何组合时执行。在框222处，形成双极晶体管的子集极。所述子集极可包含本文中所描述的子集极(举例来说，子集极192)的特征的任何组合。在框223处，可形成包含至少一个分级的集极区域。可通过此项技术中已知的任何适合掺杂方法形成所述至少一个分级。集极区域可邻近子集极，举例来说，在图12A、14A及14D的定向上直接在子集极上方。集极区域可包含本文中参考其它集极区域201、217及/或219所描述的特征的任何组合。例如，在一些实施例中，集极区域可具有两个分级。集极区域的至少一个分级可增加双极晶体管的RF增益及/或增加双极晶体管的耐用性。举例来说，至少一个分级可补偿由于第一集极区域中的高掺杂浓度导致的双极晶体管的增益的减少中的一些或所有减少。在框224处，可邻接基极形成具有高掺杂浓度的不同集极区域。高掺杂浓度可为本文中所描述的第一集极区域197的掺杂浓度中的任一者，举例来说，至少约3.0×1016cm-3。此外，第一集极区域的高掺杂浓度及厚度可共同改进一个或一个以上第二沟道线性量度。
图16是可包含图12A的一个或一个以上双极晶体管189、图14A的一个或一个以上双极晶体管213、图14D的一个或一个以上双极晶体管218或其任何组合的模块226的示意性框图。模块226可为功率放大器系统的一些或所有部分。在一些实施方案中，模块226可称为多芯片模块及/或功率放大器模块。模块226可包含衬底227(举例来说，封装衬底)、裸片228(举例来说，功率放大器裸片)、匹配网络229等等或其任何组合。虽然未图解说明，但在一些实施方案中，模块226可包含耦合到衬底227的一个或一个以上其它裸片及/或一个或一个以上电路元件。举例来说，所述一个或一个以上其它裸片可包含控制器裸片，所述控制器裸片可包含功率放大器偏置电路及/或直流/直流(DC/DC)转换器。举例来说，安装于封装衬底上的实例电路元件可包含任何所要数目个电感器、电容器、阻抗匹配网络等等或其任何组合。
模块226可包含安装于衬底227的模块226上及/或耦合到所述衬底的多个裸片及/或其它组件。在一些实施方案中，衬底227可为经配置以支撑裸片及/或组件且在模块226安装于电路板(例如电话板)上时提供到外部电路的电连接性的多层衬底。
功率放大器裸片228可在模块226的输入引脚RF_IN处接收RF信号。功率放大器裸片228可包含一个或一个以上功率放大器，所述一个或一个以上功率放大器包含(举例来说)经配置以放大RF信号的多级功率放大器。功率放大器裸片228可包含输入匹配网络231、第一级功率放大器232(其可称为驱动器放大器(DA))、级间匹配网络233、第二级功率放大器234(其可称为输出放大器(OA))或其任何组合。
功率放大器可包含第一级功率放大器232及第二级功率放大器234。第一级功率放大器232及/或第二级功率放大器234可包含图12A的一个或一个以上双极晶体管189、图14A的一个或一个以上双极晶体管213、图14D的一个或一个以上双极晶体管218或其任何组合。此外，图12A的双极晶体管189、图14A的双极晶体管213及/或图14D的双极晶体管218可帮助满足功率模块226及/或功率放大器裸片228以满足本文中所描述的线性及/或RF增益规范中的任一者。
RF输入信号可经由输入匹配网络231提供到第一级功率放大器232。匹配网络231可接收第一级偏置信号。第一偏置信号可在PA裸片228上、在模块226中的PA裸片228外部或在模块226外部产生。第一级功率放大器232可放大RF输入且经由级间匹配电路233将经放大RF输入提供到第二级功率放大器234。级间匹配电路233可接收第二级偏置信号。第二级偏置信号可在PA裸片228上、在模块226中的PA裸片228外部或在模块226外部产生。第二级功率放大器234可产生经放大RF输出信号。
经放大RF输出信号可经由输出匹配网络229提供到功率放大器裸片228的输出引脚RF_OUT。匹配网络229可提供于模块226上以帮助减小信号反射及/或其它信号失真。功率放大器裸片228可为任何适合裸片。在一些实施方案中，功率放大器228裸片为砷化镓(GaAs)裸片。在这些实施方案中的一些实施方案中，GaAs裸片具有使用异质结双极晶体管(HBT)工艺形成的晶体管。
模块226还可包含可电连接到(举例来说)功率放大器裸片228的一个或一个以上电力供应器引脚。在一些实施方案中，所述一个或一个以上电力供应器引脚可将可具有不同电压电平的供应电压(例如VSUPPLY1及VSUPPLY2)提供到功率放大器。模块226可包含可(举例来说)由多芯片模块上的迹线形成的电路元件，例如电感器。所述电感器可操作为扼流圈电感器，且可安置于供应电压与功率放大器裸片228之间。在一些实施方案中，所述电感器是表面安装的。另外，所述电路元件可包含与所述电感器并联电连接且经配置以在于引脚RF_IN上接收的信号的频率附近的频率下谐振的电容器。在一些实施方案中，所述电容器可包含表面安装电容器。
模块226可经修改以包含更多或更少组件，包含(举例来说)额外功率放大器裸片、电容器及/或电感器。举例来说，模块226可包含一个或一个以上额外匹配网络229。作为另一实例，模块226可包含额外功率放大器裸片以及经配置以操作为安置于模块226的所述额外功率放大器裸片与电力供应器引脚之间的并联LC电路的额外电容器及电感器。模块226可经配置以具有额外引脚，例如在其中单独电力供应被提供到安置于功率放大器裸片226上的输入级的实施方案及/或其中模块226跨过多个频带操作的实施方案中。
模块226可具有约3.2V到4.2V的低电压正偏置供应、良好线性(举例来说，满足本文中所描述的第二沟道线性规范中的任一者)、高效率(举例来说，在28.25dBm下大约40％的PAE)、大的动态范围、小且低轮廓封装(举例来说，具有10垫配置的3mm×3mm×0.9mm)、关闭电源控制、支持低集极电压操作、数字启用、不需要参考电压、
CMOS兼容控制信号、集成式方向耦合器或其任何组合。
在本发明的一些实施方案中，模块226为功率放大器模块，所述功率放大器模块为针对宽带码分多址(WCDMA)应用开发的完全匹配的10垫表面安装模块。此小且高效模块可将全1920MHz到1980MHz带宽覆盖范围包装成单个紧凑封装。由于贯通整个功率范围获得的高效率，因此模块226可给移动电话提供合意的通话时间优点。模块226可借助高功率附加效率满足高速下行连结包存取(HSDPA)、高速上行连结包存取(HSUPA)及长期演进(LTE)数据发射的严格光谱线性需要。方向耦合器可集成到模块226中且可因此消除对外部耦合器的需要。
裸片228可为体现于包含模块226的所有有源电路(例如图12A的一个或一个以上双极晶体管189、图14A的一个或一个以上双极晶体管213、图14D的一个或一个以上双极晶体管218或其任何组合)的单个砷化镓(GaAs)微波单片集成电路(MMIC)中的功率放大器裸片。MMIC可包含板上偏置电路以及输入匹配网络231及级间匹配网络233。
输出匹配网络229可具有体现为与模块226的封装内的裸片228分离以增加及/或最优化效率及功率性能的50欧姆负载。
模块226可借助提供所有正电压DC供应操作同时维持高效率及良好线性(举例来说，满足本文中所描述的第二沟道线性规范中的任一者)的GaAs异质结双极晶体管(HBT)BiFET工艺制造。到模块226的初级偏置可由任何三节Ni-Cd电池、单节Li离子电池或具有选自约3.2V到4.2V的范围内的输出的其它适合电池直接或经由中间组件供应。在一些实施方案中，不需要参考电压。关闭电源可通过将启用电压设定为零伏而实现。根据一些实施方案，不需要外部供应器侧开关，这是因为在由电池供应全初级电压的情况下典型“断开”泄漏为几微安。
本文中所描述的装置、系统、方法及设备中的任一者可实施于多种电子装置(例如移动装置(其还可称为无线装置))中。图17是可包含图12A的一个或一个以上双极晶体管189、图14A的一个或一个以上双极晶体管213、图14D的一个或一个以上双极晶体管218或其任何组合的实例移动装置236的示意性框图。
移动装置236的实例可包含但不限于蜂窝式电话(举例来说，智能电话)、膝上型计算机、平板计算机、个人数字助理(PDA)、电子书读取器及便携式数字媒体播放器。例如，移动装置101可为经配置以使用(举例来说)全球移动系统(GSM)，码分多址(CDMA)，3G、4G及/或长期演进(LTE)通信的多频带及/或多模式装置(例如多频带/多模式移动电话)。
在特定实施例中，移动装置236可包含以下装置中的一者或一者以上：切换组件237，收发器组件238，天线239，可包含图1A的一个或一个以上双极晶体管189、图14A的一个或一个以上双极晶体管213、图14D的一个或一个以上双极晶体管218的功率放大器241，控制组件242，计算机可读媒体243，处理器244，电池246及供应控制块247。
收发器组件238可产生RF信号以供经由天线239发射。此外，收发器组件238可从天线239接收传入RF信号。
应理解，与RF信号的发射及接收相关联的各种功能性可通过在图17中共同表示为收发器238的一个或一个以上组件实现。举例来说，单个组件可经配置以提供发射及接收功能性两者。在另一实例中，发射及接收功能性可由单独组件提供。
类似地，应进一步理解，与RF信号的发射及接收相关联的各种天线功能性可通过在图17中共同表示为天线239的一个或一个以上组件实现。举例来说，单个天线可经配置以提供发射及接收功能性两者。在另一实例中，发射及接收功能性可由单独天线提供。在又一实例中，与移动装置236相关联的不同频带可具备不同天线。
在图17中，将来自收发器238的一个或一个以上输出信号描绘为经由一个或一个以上发射路径提供到天线239。在所展示的实例中，不同发射路径可表示与不同频带及/或不同功率输出相关联的输出路径。例如，所展示的两个实例功率放大器241可表示与不同功率输出配置(例如，低功率输出及高功率输出)相关联的放大及/或与不同频带相关联的放大。
在图17中，将来自天线239的一个或一个以上经检测信号描绘为经由一个或一个以上接收路径提供到收发器238。在所展示的实例中，不同接收路径可表示与不同频带相关联的路径。举例来说，所展示的四个实例路径可表示一些移动装置236具备的四频带能力。
为促进接收与发射路径之间的切换，切换组件237可经配置以将天线239电连接到选定发射或接收路径。因此，切换组件237可提供与移动装置236的操作相关联的若干个切换功能性。在特定实施例中，切换组件237可包含经配置以提供与(举例来说)不同频带之间的切换、不同功率模式之间的切换、发射与接收模式之间的切换或其某一组合相关联的功能性的若干个开关。切换组件237还可经配置以提供包含信号的滤波的额外功能性。举例来说，切换组件237可包含一个或一个以上双工器。
移动装置236可包含一个或一个以上功率放大器241。RF功率放大器可用以使具有相对低功率的RF信号的功率升压。此后，经升压RF信号可用于多种目的，包含驱动发射器的天线。功率放大器241可包含于电子装置(例如移动电话)中以放大RF信号以供发射。举例来说，在具有用于在3G及/或4G通信标准下通信的架构的移动电话中，可使用功率放大器来放大RF信号。管理RF信号的放大可为合意的，这是因为所要发射功率电平可取决于用户远离基站及/或移动环境多远。功率放大器还可用以帮助随时间调节RF信号的功率电平，以便在经指派接收时槽期间阻止发射信号干扰。功率放大器模块可包含一个或一个以上功率放大器。
图17展示在特定实施例中，可提供控制组件242，且此组件可包含经配置以提供与切换组件237、功率放大器241、供应控制件247及/或其它操作组件的操作相关联的各种控制功能性的电路。
在本发明的特定实施例中，处理器244可经配置以促进本文中所描述的各种功能性的实施。与本文中所描述的组件中的任一者的操作相关联的计算机程序指令可存储于可指导处理器244的计算机可读存储器243中，以使得存储于计算机可读存储器中的指令产生包含实施本文中所描述的移动装置、模块等的各种操作特征的指令的制造物件。
所图解说明的移动装置236还包含供应控制块247，所述供应控制块可用以将电力供应提供到一个或一个以上功率放大器241。举例来说，供应控制块247可包含DC/DC转换器。然而，在特定实施例中，供应控制块247可包含其它块，例如，举例来说，经配置以基于将放大的RF信号的包络使提供到功率放大器241的供应电压变化的包络追踪器。
供应控制块247可电连接到电池246，且供应控制块247可经配置以基于DC/DC转换器的输出电压使提供到功率放大器241的电压变化。电池246可为供在移动装置236中使用的任何适合电池，包含(举例来说)锂离子电池。借助包含图IA的一个或一个以上双极晶体管189、图14A的一个或一个以上双极晶体管213、图14D的一个或一个以上双极晶体管218或其任何组合的至少一个功率放大器241，电池246的电力消耗可减小及/或功率放大器241的可靠性可得以改进，借此改进移动装置236的性能。
上文所描述的实施例中的一些实施例已连同包含功率放大器的模块及/或电子装置(例如移动电话)一起提供实例。然而，所述实施例的原理及优点可用于需要在不牺牲RF增益的情况下具有高电平的第二沟道线性的双极晶体管的任何其它系统或设备。
实施本发明的一个或一个以上方面的系统可在各种电子装置中实施。电子装置的实例可包含但不限于消费电子产品、消费电子产品的部分、电子测试装备等。更具体来说，经配置以实施本发明的一个或一个以上方面的电子装置可包含但不限于RF发射装置、具有功率放大器的任何便携式装置、移动电话(举例来说，智能电话)、电话、基站、超微型小区、雷达、经配置以根据无线保真及/或蓝牙标准通信的装置、电视、计算机监视器、计算机、手持式计算机、平板计算机、膝上型计算机、个人数字助理(PDA)、微波、冰箱、汽车、立体声系统、DVD播放器、CD播放器、VCR、MP3播放器、无线电器件、摄录像机、相机、数码相机、便携式存储器芯片、清洗机、干燥机、清洗机/干燥机、复印机、传真机器、扫描仪、多功能外围装置、腕表、时钟等。消费电子产品的部分可包含多芯片模块(包含RF发射线)、功率放大器模块、集成电路(包含RF发射线)、衬底(包含RF发射线)等等或其任何组合。此外，电子装置的其它实例还可包含但不限于存储器芯片、存储器模块、光学网络或其它通信网络的电路及磁盘驱动器电路。此外，电子装置可包含未完成的产品。
V.具有三模式输入/输出接口的双模式功率放大器控制件
根据本发明的一些实施例，本发明的此章节涉及一种可用以在单个数字控制接口裸片内提供射频前端(RFFE)串行接口及三模式通用输入/输出(GPIO)接口两者的双模式控制接口。在特定实施例中，所述双模式控制接口或数字控制接口可与功率放大器通信。此外，所述双模式控制接口可用以设定所述功率放大器的模式。如上文所指示，本发明的这些方面可与本发明的其它方面组合以进一步改进功率放大器模块及其中使用功率放大器模块的装置的性能。
当引入新标准或修改现有标准时，通常有必要引入新组件或修改现有组件以使用新或经更新标准。举例来说，采用用于支持模块(例如功率放大器模块)内的多个配置模式的
Figure BDA0000391305090000641
前端(RFFE)标准串行接口可意指希望支持新标准的装置制造商可需要使用支持RFFE标准的新前端组件。具有使用RFFE标准的客户及使用不同标准(例如通用输入/输出(GPIO)接口)的客户的前端组件的制造商必须制造两种单独组件。此可为高成本的，这是因为(举例来说)必须花费更多时间及人力资源来生产两种类型的前端装置。
此外，可通常需要希望支持两个标准的装置制造商重新设计其产品以配合两个或两个以上组件来支持所述标准。此可不仅需要更大物理空间，而且其还可导致较大电力消耗，这是因为(举例来说)多个接口组件可各自消耗电力。
有利地，本发明的此章节的实施例提供一种用于在不增加裸片的大小或支持前端接口所需的引脚的数目的情况下在单个裸片中实施多个标准的系统及方法。此外，在一些实施例中，与使用实施单个接口标准的组件的装置相比，未增加电力消耗。此外，本发明的实施例提供单个接口组件或裸片以在不对现有装置进行任何修改的情况下支持RFFE串行接口、GPIO接口或两个接口。在特定实施方案中，单个组件的大小及引脚计数可保持与实施RFFE接口及GPIO接口中的仅一者的裸片相同。
在本发明的特定实施例中，接口组件或数字控制接口包含实施
Figure BDA0000391305090000651
串行接口的功能性的RFFE核心。此RFFE核心可经配置以从电压输入/输出(VIO)引脚接收电力。在若干个实施方案中，当未在使用中时，所述RFFE核心可停止接收电力。当不给RFFE核心供电时，数字控制接口可经配置以使用将信号提供到RFFE核心的引脚作为GPIO接口。通过使用组合逻辑，数字控制接口可控制是否将与RFFE串行接口或GPIO接口的使用相关联的信号提供到(举例来说)功率放大器。有利地，在特定实施例中，通过在单个裸片上合并RFFE串行接口与GPIO接口，可能在不疏远仍使用GPIO接口的任何制造商的情况下无缝采用RFFE串行标准。本文中描述关于组合RFFE串行标准与GPIO接口的更多细节。
A.电子装置
图18图解说明根据本发明的方面的无线装置248的实施例。本发明的应用并不限于无线装置且可应用于具有或不具有功率放大器的任何类型的电子装置。举例来说，实施例可应用于有线装置、天气感测装置、RADAR、SONAR、微波炉及可包含功率放大器的任何其它装置。此外，本发明的实施例可应用于可包含经由前端接口控制的一个或一个以上组件的装置。举例来说，本发明的实施例可应用于可用于(仅列举几个)功率放大器供应调节、天线开关模块(ASM)及天线负载调谐模块的开关模式电力供应器(SMPS)装置。虽然本发明并不限于无线装置或控制功率放大器，但为简化论述，将关于无线装置248及功率放大器模块249描述若干个实施例。
无线装置248可包含功率放大器模块249。功率放大器模块249可通常包含具有功率放大器251及用于控制功率放大器251的功率放大器控制器252的任何组件或装置。虽然未如此限制，但控制功率放大器251通常指设定、修改或调整由功率放大器251提供的功率放大量。在一些实施方案中，功率放大器251可包含功率放大器控制器252。此外，功率放大器模块249可为包含功率放大器控制器252及功率放大器251的功能性的单个组件。在其它实施方案中，无线装置248可包含作为单独且相异的组件的功率放大器251及功率放大器控制器252。
此外，无线装置248可包含数字控制接口253。在一些实施例中，功率放大器模块249包含数字控制接口253。一般来说，数字控制接口253可包含可支持多种类型的前端接口的任何类型的控制接口。举例来说，所图解说明的数字控制接口253可支持
Figure BDA0000391305090000661
射频(RF)前端(RFFE)串行接口254及通用输入/输出(GPIO)接口256两者。在若干个实施例中，数字控制接口253可支持多种类型的前端接口以使得所述接口可在不需要电路设计改变或接合改变的情况下在同一组件裸片上共存。此外，在一些实施例中，数字控制接口253可在不增加经暴露以供无线装置248使用的接口引脚或连接点的数目的情况下支持多个前端接口。有利地，在若干个实施例中，数字控制接口253可与在不修改数字控制接口253的情况下支持不同接口标准的装置一起使用。举例来说，图18的所图解说明的数字控制接口253可在不修改数字控制接口253的情况下与支持
Figure BDA0000391305090000662
、GPIO或所述两者的组合的装置一起使用。
在特定实施方案中，数字控制接口253可用作功率放大器模块249与确定或设定功率放大器模块249、功率放大器控制器252、功率放大器251或可由数字控制接口253控制的任何其它组件的操作模式的信号源之间的中间物或管理器。所述信号源可包含经配置以将可致使数字控制接口253确定或设定(举例来说)功率放大器模块249的操作模式的信号提供到数字控制接口253的任何组件。例如，如图18中所图解说明，所述信号源可为收发器257。或者或另外，所述信号源可包含基带芯片258、数字信号处理器(DSP)259或可将一个或一个以上信号提供到数字控制接口253以致使数字控制接口253设定功率放大器模块249或功率放大器251的操作模式的任何其它组件。
在设定功率放大器251的模式的情景的一个实例中，收发器从(举例来说)天线261或DSP259接收信号。响应于接收到所述信号，收发器257可将一个或一个以上信号提供到与设定功率放大器251的操作模式相关联的数字控制接口253。数字控制接口253可基于来自收发器257的所接收信号而确定所述所接收信号是与RFFE串行接口254还是GPIO接口256相关联。数字控制接口253可接着使用所识别接口(例如，RFFE串行接口254、GPIO接口256或数字控制接口253可包含的任何其它接口)处理所述所接收信号。接着，基于处理所述所接收信号的结果，数字控制接口253可将模式设定信号提供到功率放大器控制件252，所述功率放大器控制件可基于所述模式设定信号而设定功率放大器251的模式。
一般来说，功率放大器251的模式设定对应于接着被提供到装置(例如，无线装置248)的组件的信号的功率放大的速率或数量。此信号可经提供以给所述组件供电或以供由无线装置248的所述组件处理。功率放大器模块可从电力供应器262接收电力。功率放大器模块249可接着通过电力分配总线263将电力分配到如所图解说明的无线装置248中所包含的若干个组件。
无线装置248可包含若干个额外组件。这些额外组件中的至少一些组件可经由电力分配总线263接收电力。此外，所述额外组件中的至少一些组件可与数字控制接口253通信且可致使数字控制接口253修改功率放大器模块249的设定。举例来说，无线装置248可包含数/模转换器(DAC)264、显示处理器266、中央处理器267、用户接口处理器268、模/数转换器269及存储器271。
此外，提供图18中所图解说明的无线装置248的组件作为实例。无线装置248可包含其它组件。举例来说，无线装置248可包含音频处理器、陀螺仪或加速度计。此外，各种所图解说明的组件可组合成较少组件或分离成额外组件。举例来说，DAC264与ADC269可组合成单个组件，且基带芯片258可与收发器257组合。作为另一实例，收发器257可分解成单独接收器与发射器。
B.数字控制接口
图19图解说明根据本发明的方面的识别为数字控制接口272的数字控制接口的特定实施例。数字控制接口272包含RFFE串行接口及GPIO接口两者。有利地，在特定实施例中，数字控制接口272可实施于具有与包含RFFE串行接口及GPIO接口中的一者的控制接口相同的数目个引脚的相同大小的封装中。对使用或需要小封装的应用(例如可需要3mm×3mm模块的应用)来说，在不扩展单个芯片的大小的情况下在所述芯片内组合多个接口类型的能力是特别有利的。
数字控制接口272包含经配置以提供
Figure BDA0000391305090000671
串行接口的功能性的RFFE核心273。此外，数字控制接口272包含若干个输入引脚：VIO引脚274、时钟/模式引脚276及数据/启用引脚277。
VIO引脚274经配置以接收指示数字控制接口272应操作为RFFE串行接口还是GPIO接口的信号。在所图解说明的实施例中，数字控制接口272在VIO引脚274接收到逻辑高信号时操作为RFFE串行接口且在VIO引脚274接收到逻辑低信号时操作为GPIO接口。然而，在一些实施方案中，数字控制接口272可经配置以在VIO引脚274接收到逻辑低信号时操作为RFFE串行接口且在VIO引脚274接收到逻辑高信号时操作为GPIO接口。所述逻辑低信号可与定义为低的任何值(例如0伏、-5伏或其它)相关联。类似地，所述逻辑高信号可与定义为高的任何值(例如0伏、+5伏或其它)相关联。在一些实施方案中，所述逻辑低信号可与将VIO引脚274连接到接地相关联。类似地，在一些情形中，所述逻辑高信号可与将VIO引脚274连接到电压源相关联。
除设定数字控制接口272的操作模式之外，VIO引脚274还可将电力从电源(例如电力供应器262(图18))提供到RFFE核心273。因此，在一些实施例中，当VIO引脚274被设定为逻辑低或接地时，不给RFFE核心273供电且数字控制接口272经配置以充当GPIO接口。另一方面，在一些实施例中，当VIO引脚274被设定为逻辑高或者直接或间接地连接到电源时，给RFFE核心273提供电力且数字控制接口272经配置以充当RFFE串行接口。
此外，数字控制接口272包含电力接通复位278，所述电力接通复位可以硬件、软件或所述两者的组合实施。电力接通复位278经配置以促进将RFFE核心273复位。在一些实施例中，电力接通复位278可用作反转延迟函数。所述反转延迟函数经配置以在将数字控制接口272配置为RFFE串行接口时提供用于将与RFFE核心273相关联的一个或一个以上逻辑块及/或一个或一个以上寄存器设定为已知条件或值的充足时间。虽然在一些情形中时间的长度可为应用特定的，但在其它情形中时间的长度可基于硬件设计及/或实施方案的特性。举例来说，所需时间量可取决于时钟频率、逻辑组件的大小、直接或间接地连接到数字控制接口272的组件的类型等。此外，当初始化RFFE核心273或使RFFE核心273脱离复位状态时，将逻辑块及/或寄存器设定为已知值可发生。
在一些实施方案中，电力接通复位278可经配置以将选择信号提供到组合逻辑块279。举例来说，假设数字控制接口272经配置以在VIO引脚274接收到逻辑低信号时操作为GPIO接口且在VIO引脚274接收到逻辑高信号时操作为RFFE串行接口。继续此实例，当VIO引脚274接收到逻辑低信号时，由电力接通复位278提供的选择信号可致使组合逻辑块279将输入到数据/启用引脚277及时钟/模式引脚276的信号分别输出到启用电平移位器282及模式电平移位器283。或者，如果VIO引脚274接收到逻辑高信号，那么由电力接通复位278提供的选择信号可致使组合逻辑块279将由RFFE核心273提供的信号输出到启用电平移位器282及模式电平移位器283。在特定实施例中，组合逻辑块279可在将从数据/启用引脚277及时钟/模式引脚276或RFFE核心273接收的信号输出到所述电平移位器之前延迟或以其它方式修改所述信号。
此外，在一些情形中，电力接通复位278可经配置以将电平移位器281中的一者或一者以上置于默认状态中。举例来说，当RFFE核心273处于复位状态中时，可将电平移位器281置于默认或复位状态中。在一些设计中，电力接通复位278可连接到与经配置以在GPIO接口模式期间为高的每一电平移位器相关联的默认高引脚且连接到与经配置以在GPIO接口模式期间为低的每一电平移位器相关联的默认低引脚。在一些实施方案中，将电平移位器281设定到默认状态中可致使电平移位器281基于由默认引脚284提供的默认输入信号而输出值。虽然将默认引脚284图解说明为接收默认输入信号，但在若干个实施例中，默认引脚284系结到默认高及默认低输入中的一者。因此，在一些情形中，所述默认值可被预配置，而在其它情形中，所述默认值可基于配置或操作而为可变化的。在一些设计中，每一电平移位器281可与不同默认值或信号相关联是可能的。或者，每一电平移位器281可与同一默认值或信号相关联。
可通过Vcc引脚287给电平移位器281中的每一者供电。在一些实施方案中，每一电平移位器281可分别连接到电源。或者，单个电平移位器281可直接或间接地连接到电源，且其余电平移位器281可通过到电平移位器281的连接或连接到电源的其它组件而获得电力。此外，电平移位器282及283可以类似方式各自连接到电源，或可连接到电平移位器或者可将电力提供到电平移位器282及283的其它组件。在特定实施例中，电平移位器281、282及283经配置以调整所接收信号的电压电平且输出经修改信号。虽然未如此限制，但电平移位器281、282及283可调整所接收信号的电压电平以大致匹配在Vcc引脚287处施加的电压。
虽然图19图解说明两个电平移位器281，但本发明并未如此限制。RFFE核心273可与一个、两个、三个或任何所要数目个额外电平移位器281直接或间接地通信。此外，在一些情形中，数字控制接口272包含与RFFE核心273包含的寄存器(未展示)的数目一样多的电平移位器281。每一寄存器可将与寄存器的值相关联的信号提供到对应电平移位器281。在一些情形中，可存在比寄存器多或少的电平移位器281。举例来说，每一电平移位器281可与两个寄存器相关联。在此实例中，RFFE核心273内部的逻辑可确定哪一寄存器的值被提供到对应电平移位器281。作为第二实例，RFFE核心273可包含经包含以供RFFE核心273内部使用的额外寄存器。在此实例中，并非RFFE核心273的所有寄存器均可与电平移位器281相关联。下文关于图20更详细地描述电平移位器281、282及283。
如先前所指示，RFFE核心273可包含一组寄存器(未展示)。在特定情形中，可将所述组寄存器设定为未知值。举例来说，当第一次给无线装置248供电时，可将所述组寄存器设定为未知值。作为第二实例，在其中VIO引脚274用作RFFE核心273的电源及RFFE与GPIO模式之间的模式选择器两者的实施方案中，当将数字控制接口272第一次从GPIO接口转变到RFFE串行接口时，可将所述组寄存器设定为未知值。为确保在最初给RFFE核心273供电或使所述RFFE核心脱离复位状态时将寄存器设定为已知值，RFFE核心273可经配置以将所述组寄存器中的每一者的值设定为由一组捆绑默认286提供的值。在特定实施方案中，捆绑默认286可等效于提供到默认引脚284的值。
RFFE核心273可经配置以从时钟/模式引脚276接收时钟信号。此时钟信号可基于RFFE核心273的实施方案而设定为任何频率或信号形状。在一些实施方案中，所述时钟信号可为具有26MHz或26MHz以下的频率的方形波。此外，RFFE核心273的数据接口可为双向的。因此，RFFE核心273可在RFFE核心273的数据输入处从数据/启用引脚277接收数据。类似地，RFFE核心273可将数据从RFFE核心273的数据输出提供到数据/启用引脚277。如图19中所图解说明，通过缓冲器288及289，可缓冲数据输入及数据输出两者。在一些实施例中，所述缓冲器可为三态缓冲器。在一些实施方案中，RFFE核心273的输出启用经配置以控制缓冲器288及289以启用数据输出及数据输入两者以共享去往及来自数据/启用引脚277的同一线。因此，在一些实例中，当从RFFE核心273读取数据时，缓冲器288启用数据流，而缓冲器289阻止数据流或被设定为高阻抗。类似地，在一些实例中，当将数据写入到RFFE核心273时，缓冲器289启用数据流，而缓冲器288阻止数据流或被设定为高阻抗。
以下是针对数字控制接口272的使用情形的非限制性实例。根据本文所描述的各种实施例，其它操作及使用是可能的。在一个实例使用情形中，在VIO引脚274处接收逻辑低信号。举例来说，此信号可从收发器257(图18)接收。接收到逻辑低信号致使数字控制接口272操作为GPIO接口。因此，在此实例中，RFFE核心273为非作用的。此外，组合逻辑块279将在时钟/模式引脚276及数据/启用引脚277处接收的信号分别传递到模式电平移位器283及启用电平移位器282。电平移位器282及283在修改所述信号的电压电平后将所述信号提供到功率放大器控制器252。功率放大器控制器252(图18)基于从电平移位器282及283接收的所述信号而控制功率放大器251以设定由功率放大器251接收的信号(例如由电力供应器262或收发器257提供的信号)的放大电平。功率放大器控制器252还可从电平移位器281接收与默认相关联的信号。如果如此，那么功率放大器控制器252可忽视来自电平移位器281的信号或可部分地基于从电平移位器281接收的信号而控制功率放大器251。
作为第二实例使用情形，继续参考图18及19，在VIO引脚274处接收逻辑高信号。举例来说，此信号可从图18的基带芯片258接收。接收到逻辑低信号致使数字控制接口272操作为RFFE串行接口。因此，在此实例中，RFFE核心273为作用的且组合逻辑块279将从RFFE核心273接收的模式及启用信号分别传递到模式电平移位器283及启用电平移位器282。电平移位器282及283在修改所述信号的电压电平后将所述信号提供到功率放大器控制器252。功率放大器控制器252可部分地基于从电平移位器282及283接收的信号而控制功率放大器251。在特定实施例中，当数字控制接口272正操作为RFFE串行接口时，功率放大器控制器252可忽视电平移位器282及283的信号。
继续第二实例使用情形，RFFE核心273可从时钟/模式引脚276接收时钟信号且从数据/启用引脚277接收地址信号。或者或另外，RFFE核心273可从数据/启用引脚277接收数据信号。在一些情形中，在地址信号之后接收数据信号。或者，可在地址信号之前接收数据信号。此外，在其中数字控制接口272包含单独地址引脚(未展示)的实施例中，RFFE核心273可至少部分地并行接收地址信号及数据信号。
RFFE核心273可使用时钟信号来同步化与RFFE核心273相关联的一个或一个以上组件的操作。此外，可使用时钟信号来促进识别寄存器地址及与从数据/启用引脚277接收的信号相关联的数据。RFFE核心273可使用地址信号来识别与RFFE核心273相关联的寄存器。RFFE核心273可接着将与数据信号相关联的数据存储于寄存器处。在一些实施例中，RFFE核心273可基于数据信号而修改寄存器处的现有数据。此外，在一些情形中，在数据/启用引脚277处接收的信号可控制RFFE核心273或致使RFFE核心273修改其操作。
在特定实施例中，RFFE核心273可将一个或一个以上信号提供到电平移位器281。由RFFE核心273提供的信号可与存储于与RFFE核心273相关联的寄存器处的值及/或信号相关联。此外，电平移位器281可接着将信号及/或信号的经修改版本提供到功率放大器控制器252。功率放大器控制器252至少部分地基于来自电平移位器281的信号(且在一些情形中，至少部分地基于来自模式电平移位器283及/或启用电平移位器282的信号)而设定功率放大器251的配置。
一般来说，在VIO引脚274、时钟/模式引脚276及数据/启用引脚277处接收的信号为数字信号。然而，在一些实施例中，所述所接收信号中的一者或一者以上可为模拟信号。例如，在VIO引脚274处接收的信号可为模拟信号。此外，图19中所图解说明的组件中的每一者可包含于单个芯片或裸片(例如数字控制接口253)中。有利地，在特定实施例中，在单个裸片中包含数字控制接口272的组件中的每一者启用无线装置(例如无线装置248)以具有在不需要多个芯片的情况下使用RFFE串行接口、GPIO接口或两种类型的接口的能力。通过代替多个芯片使用单个芯片，特定实施例可减小电力消耗且减小功率放大器251或可使用控制接口的任何其它模块的控制接口所需的占用面积。
C.电平移位器
图20图解说明根据本发明的方面的电平移位器291的实施例。电平移位器281、282及283的实施例可等效于或大致等效于电平移位器291。在一些实施方案中，电平移位器281、282及283可在设计上不同于电平移位器291。然而，所述电平移位器中的每一者能够修改输入信号的电压。在一些情形中，输入信号的电压经移位或修改以匹配在Vcc引脚287(图19)处提供的电压。在其它情形中，在介于输入电压与在Vcc引脚287处提供的电压之间的范围内移位或修改输入信号的电压。
在操作期间，电平移位器291能够在输入292处接收输入信号。此输入信号可通常包含使得其电压电平被修改的任何信号。因此，例如，所述输入信号可包含先前关于图19所描述的信号中的一者或一者以上。举例来说，所述输入信号可为从RFFE核心273(包含从与RFFE核心273相关联的寄存器中的一者)提供的信号。作为第二实例，所述输入信号可为由组合逻辑块279提供的信号。
将在输入292处接收的输入信号提供到锁存器293。锁存器293可包含任何类型的触发器。举例来说，如图20中所图解说明，锁存器293可为基于“与非”的RS触发器。然而，其它类型的触发器是可能的。举例来说，锁存器293可为基于“或非”的RS触发器。在特定实施例中，锁存器293确保来自锁存器293的非重叠输出。确保非重叠输出确保每一对NFET晶体管294不在同时启动。在一些实施例中，可使用具有延迟元件的两个并行信号路径来确保每一对NFET晶体管294不在同时启动。
在一些实施方案的情况下，锁存器293提供两个信号，一个信号来自“与非”门中的每一者(例如，设定信号及复位信号)。可将所述信号中的每一者提供到一对NFET晶体管294。可通过来自锁存器293的信号启动NFET晶体管294。当启动时，所述NFET晶体管设定交叉耦合对PFET晶体管296的状态。交叉耦合对PFET晶体管296致使输入信号的电压电平被电平移位。接着在输出297处将此经电平移位的信号提供到(举例来说)图18中所展示的功率放大器控制器252或功率放大器251。在一些实施例中，例如在可能期望负输出电压操作时，NFET晶体管294可为PFET晶体管且PFET晶体管296可为NFET晶体管。
在本发明的一些实施例中，不在输入292处提供信号或所述信号大致为零是可能的。在此些实施例中，可由默认低输入298及/或默认高输入299所提供的默认信号设定或启动NFET晶体管294。虽然图20图解说明两个默认(默认高输入299及默认低输入298)，但在若干个实施例中，将仅单个默认信号提供到电平移位器291。如果期望输出297在复位期间为高，那么默认高输入299将经配置以在复位期间提供信号。如果代替地期望电平移位器291在复位期间提供低输出，那么默认低输入298将经配置以在复位期间提供信号。未经配置以在复位期间设定NFET晶体管294的默认输入可系结到接地，或在特定实施方案中可不存在。在一些实施方案中，默认低输入298及/或默认高输入299经预配置或连接到提供预定信号的信号产生器。或者，默认低输入298及/或默认高输入299可连接到图19中所展示的电力接通复位278。在一些实施例中，默认输入298及299中的一者或两者可为任选的。举例来说，在一些情形中，启用电平移位器282及模式电平移位器283在其输入处接收信号。
D.操作数字控制接口的过程
图21表示根据本发明的方面的用于操作数字控制接口的过程301的流程图。过程301可由经配置以操作为RFFE串行接口且操作为GPIO接口的任何类型的数字控制接口实施。举例来说，过程301可由数字控制接口253(图18)及数字控制接口272(图19)实施。此外，在一些实施例中，过程301可由经配置以在不同接口模式中操作的任何类型的数字控制接口实施。虽然过程301的实施方案并未如此限制，但为简化论述，过程301将被描述为由图19的数字控制接口272实施。
在框302处，当(举例来说)数字控制接口272在VIO引脚274、时钟/模式引脚276及数据/启用引脚277处接收信号时，过程301开始。在一些实施例中，在时钟/模式引脚276及数据/启用引脚277中的一者或一者以上处接收的信号可被延迟、可为噪声或可被忽视直到数字控制接口272完成初始化过程的一些已知或未知信号。
在框303处，将在VIO引脚274处接收的信号提供到RFFE核心273。在一些实施方案中，来自VIO引脚274的信号给RFFE核心273供电。此外，来自VIO引脚274的信号或所述信号的缺乏可导致RFFE核心273不接收电力。除将VIO信号提供到RFFE核心273之外，框303还可包含将VIO信号提供到电力接通复位278。在一些实施例中，电力接通复位278(图19)可将信号从VIO引脚274提供到组合逻辑块279。此外，电力接通复位278可在延迟或以其它方式修改来自VIO引脚274的信号之后将经延迟或经修改信号提供到组合逻辑块279。类似地，在特定实施例中，电力接通复位278可将VIO信号、VIO信号的经延迟版本或VIO信号的经修改版本提供到与RFFE核心273相关联的复位输入。
在图21中所展示的框304处，将在时钟/模式引脚276处接收的信号提供到组合逻辑块279。类似地，在框306处，将在数据/启用引脚277处接收的信号提供到组合逻辑块279。此外，在框307处，将来自与RFFE核心273相关联的RFFE模式寄存器的模式信号提供到组合逻辑块279。类似地，在框308处，将来自与RFFE核心273相关联的RFFE启用寄存器的启用信号提供到组合逻辑块279。在特定操作状态期间，在框307及308处提供的信号可为噪声或可为不影响数字控制接口272的操作的一些已知或未知信号。此外，在一些操作状态中，在框307及308处无信号待提供是可能的。举例来说，在其中不给RFFE核心273供电的实施方案中，例如当数字控制接口272正操作为GPIO接口时，在框307及308处无信号待提供是可能的。在一些实施方案中，框307及308可为任选的。
在决策框309处，数字控制接口272确定VIO信号是否为逻辑高。在特定实施方案中，确定VIO信号是否为逻辑高包含基于所述VIO信号而配置数字控制接口272。配置数字控制接口272包含调整数字控制接口272的部分的操作以及调整数字控制接口272内的信号的流动，如关于图21的其余框所进一步描述。
如果在决策框309处VIO信号并非逻辑高，那么数字控制接口272操作为GPIO接口且过程301继续进行到其中将RFFE核心273置于复位模式中的框311。此复位模式可为其中RFFE核心273维持其寄存器中的已知或未知值且从其输出端口输出值的作用复位。或者，如果(举例来说)通过使VIO引脚274接地或通过将VIO引脚274与电源切断连接而提供逻辑低VIO信号，那么在处于复位模式中时停止给RFFE核心273供电。
在图21的框312处，将在框304处所提供的来自时钟/模式引脚276的信号提供到模式电平移位器283。类似地，在框313处，将在框306处所提供的来自数据/启用引脚277的信号提供到启用电平移位器282。在特定实施方案中，在框312及313处提供到电平移位器的信号可基于由电力接通复位278提供到组合逻辑块279的信号或基于所述信号而选择。此外，在一些情形中，可在将分别在框312及313处提供到电平移位器283及282的信号提供到电平移位器283及282之前由组合逻辑块279延迟或修改所述信号。
在框314处，数字控制接口272在RFFE寄存器电平移位器281处维持默认值。经由默认引脚284提供这些默认值。在若干个实施方案中，所述默认值可为应用特定的。此外，可预配置及/或硬编码所述默认值。或者，可基于数字控制接口272及/或与无线装置248相关联的组件中的一者或一者以上的操作而产生或确定所述默认值。在特定实施例中，框314可为任选的。
如果在决策框309处VIO信号为逻辑高，那么数字控制接口272操作为RFFE串行接口且过程301继续进行到其中使RFFE核心273脱离复位模式的框316。在一些情形中，当在未被供电的时间段之后第一次给无线装置248供电或初始化所述无线装置时，执行过程301。在此些情形中，可作为数字控制接口272的初始化的一部分执行框316。此外，代替或除使RFFE核心273脱离复位模式之外，框316还可包含初始化RFFE核心273。从复位模式移除RFFE核心273可为经延迟过程以提供用于稳定化及/或初始化与RFFE核心273相关联的一个或一个以上寄存器、信号及/或组件的充足时间。可由电力接通复位278控制及/或实施此延迟过程。在一些实施例中，框316可为任选的。
在框317处，过程301包含将与RFFE核心273相关联的内部寄存器(未展示)配置为默认值集合。可由捆绑默认286提供这些默认值。或者，可基于与RFFE核心273相关联的内部逻辑而确定所述默认值且响应于从VIO引脚274、时钟/模式引脚276及数据/启用引脚277中的一者或一者以上接收的信号而设定所述默认值。
在框318处，将来自RFFE核心273的模式信号提供到模式电平移位器283。此模式信号可与RFFE核心273的模式寄存器相关联或从所述模式寄存器获得。或者或另外，所述模式信号可至少部分地基于以下各项中的一者或一者以上，其包含：从时钟/模式引脚276接收的信号、从数据/启用引脚277接收的信号、基于捆绑默认286的值及RFFE核心273内部的逻辑。
此外，在框319处，将来自RFFE核心273的启用信号提供到启用电平移位器282。此启用信号可与RFFE核心273的启用寄存器相关联或从所述启用寄存器获得。或者或另外，所述启用信号可至少部分地基于以下各项中的一者或一者以上：从时钟/模式引脚276接收的信号、从数据/启用引脚277接收的信号、基于捆绑默认286的值及RFFE核心273内部的逻辑。
在本发明的特定实施方案中，在框318及319处提供到电平移位器的信号可基于由电力接通复位278提供到组合逻辑块279的信号或基于所述信号而选择。此外，在一些情形中，可在将分别在框318及319处提供到电平移位器283及282的信号提供到电平移位器283及282之前由组合逻辑块279延迟或修改所述信号。
在框321处，过程301包含将与RFFE寄存器相关联的RFFE寄存器值或信号提供到RFFE电平移位器281。所述RFFE寄存器值来自与RFFE核心273相关联的寄存器。虽然在一些情形中这些寄存器可包含上文关于框318及319所描述的寄存器，但一般来说，框321的寄存器为不同寄存器。此外，使用由寄存器提供的值来设定或规定功率放大器251的模式。当在GPIO接口模式中时，数字控制接口272可限于规定与两个电压值及/或两个功率放大电平相关联的两种模式，例如高及低。在其中数字控制接口包含额外引脚的实施例中，数字控制接口272可能够在GPIO模式中时规定额外模式。当在RFFE串行接口模式中时，数字控制接口272可基于计时到RFFE核心273中的值、存储于与RFFE核心273相关联的寄存器中的值或所述两者的组合而设定或规定用于功率放大器251的不同模式。
无论VIO信号是逻辑高还是逻辑低，均在框322处将模式电平移位器283的输出提供到功率放大器251。类似地，无论VIO信号是逻辑高还是逻辑低，均在框322处将启用电平移位器282的输出提供到功率放大器251。在特定实施例中，将模式电平移位器283及启用电平移位器282的输出提供到功率放大器控制器252。功率放大器控制器252可接着至少部分地基于来自模式电平移位器283及启用电平移位器282的所接收信号而配置功率放大器251。
在框324处，将RFFE电平移位器281的输出提供到功率放大器251。或者，可将RFFE电平移位器281的输出提供到功率放大器控制器252，所述功率放大器控制器可接着至少部分地基于来自RFFE电平移位器281的所接收信号而配置功率放大器251。当数字控制接口272正操作为GPIO接口时，RFFE电平移位器281的输出可至少部分地基于在默认引脚284处接收的默认值或信号。相比来说，当数字控制接口272正操作为RFFE串行接口时，RFFE电平移位器281的输出可至少部分地基于从RFFE核心273接收的值或信号，包含存储于与RFFE核心273相关联的寄存器中的值。在一些实施例中，框322、323及324中的一者或一者以上可为任选的。举例来说，当数字控制接口272正操作为GPIO接口时，电平移位器281可不将值提供到功率放大器251或功率放大器控制器252。
E.第二电子装置
图22图解说明根据本发明的方面实施的其中称为无线装置326的无线装置的替代实施例。在本发明的一些实施方案中，上文关于无线装置248所描述的实施例中的一些或所有实施例可应用于无线装置326。
无线装置326可包含功率放大器模块327。功率放大器模块327可通常包含具有功率放大器328、用于控制功率放大器328的功率放大器控制器329、模式选择器330及数字控制接口331的任何组件或装置。虽然未如此限制，但控制功率放大器328通常指设定、修改或调整由功率放大器328提供的功率放大量。
如同图18的数字控制接口253，本文中所展示的数字控制接口331可包含可支持用于控制功率放大器328及/或用于配置功率放大器控制器329以控制功率放大器328的多种类型的接口的任何类型的控制接口。举例来说，数字控制接口331可包含串行接口332及GPIO接口333。串行接口332可包含任何类型的串行接口。举例来说，所述串行接口可为(列举几个)RFFE串行接口(例如，
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串行接口)、串行外围接口(SPI)总线、3导线串行总线或I2C总线。在一些实施方案中，上文关于数字控制接口253所描述的实施例中的一些或所有实施例可应用于数字控制接口331。
在若干个实施例中，数字控制接口331可在不需要现有组件裸片配置(例如，现有功率放大器、现有功率放大器模块、现有收发器或可将控制信号提供到数字控制接口或可从数字控制接口接收控制信号的其它组件)的电路设计改变或接合改变的情况下在同一组件裸片上包含多种接口类型。此外，在一些实施例中，数字控制接口331可在不增加经暴露以供无线装置326或功率放大器模块327使用的接口连接(例如，引脚、引线、导线、球栅阵列等)的数目的情况下支持多个接口。有利地，在若干个实施例中，数字控制接口331可与在不修改数字控制接口331的情况下支持不同接口标准的装置一起使用。举例来说，图22的所图解说明的数字控制接口331可与在不修改数字控制接口的情况下支持串行接口、GPIO接口或所述两者的组合的装置一起使用。在一些情形中，数字控制接口331可在操作期间在不同接口类型之间切换。
模式选择器330可包含经配置以选择数字控制接口331的操作模式的任何装置或组件。选择数字控制接口331的操作模式可包含选择数字控制接口331用以与功率放大器控制器329通信的接口类型。举例来说，模式选择器330可选择或配置数字控制接口331以用作串行接口或GPIO接口。此选择可基于从天线338、收发器334、基带芯片336或可提供可用以选择接口类型或确定接口类型以从数字控制接口331的可用接口类型选择的信号的任何其它信号源接收的信号。
此外，在特定实施方案中，数字控制接口331可基于从信号源接收的一个或一个以上信号而直接或经由功率放大器控制器329设定功率放大器328的操作模式。在特定实施例中，数字控制接口331从(举例来说)天线338、收发器334、基带336或DSP337接收致使数字控制器接口331设定功率放大器328的操作模式的一个或一个以上信号，同时从模式选择器330接收选择数字控制接口331的操作性接口类型的信号。或者，数字控制接口331可从模式选择器330接收致使数字控制接口331设定功率放大器328的操作模式的一个或一个以上信号及选择数字控制接口331的操作性接口类型的信号。模式选择器330可从(举例来说)天线338、收发器334、基带336或DSP337接收所述信号中的一些或所有信号。或者或另外，模式选择器330可基于从(举例来说)天线338、收发器334、基带336或DSP337接收的一个或一个以上信号而产生提供到数字控制接口331的所述信号中的一些或所有信号。
在用于设定功率放大器328的模式的情景的一个实例中，收发器334从(举例来说)天线338或DSP337接收信号。响应于接收到所述信号，收发器334可将一个或一个以上信号提供到模式选择器330。基于从收发器334接收的一个或一个以上信号，模式选择器330可配置数字控制接口331以操作为串行接口或GPIO接口。此外，收发器334可将一个或一个以上信号提供到数字控制接口331，所述数字控制接口基于由模式选择器330规定的模式而处理处于串行模式或GPIO模式中的信号。基于处理所述信号的结果，数字控制接口331可将一个或一个以上模式设定信号提供到功率放大器控制器329，所述功率放大器控制器可基于所述模式设定信号而设定功率放大器328的模式。或者，数字控制接口331可设定功率放大器328的模式。
在一些实施方案中，功率放大器328可包含功率放大器控制器329、数字控制接口331及模式选择器330中的一者或一者以上。针对一些实施方案，功率放大器控制器329可包含数字控制接口331及模式选择器330中的一者或一者以上。此外，在一些情形中，所述数字控制接口可包含模式选择器330。此外，功率放大器模块327可为包含模式选择器330、数字控制接口331、功率放大器控制器329及功率放大器328的功能性的单个组件。或者，功率放大器模块327可包含多个组件，所述多个组件包含模式选择器330、数字控制接口331、功率放大器控制器329及功率放大器328的功能性。在又一些实施方案中，无线装置326可包含一个或一个以上组件，所述一个或一个以上组件包含模式选择器330、数字控制接口331、功率放大器控制器329及功率放大器328的功能性。
类似于图18的功率放大器模块249，图22中所展示的功率放大器模块327可从电力供应器339接收电力。功率放大器模块327可接着经由(举例来说)电力分配总线341将所述电力分配到无线装置326中所包含的若干个组件。
在特定实施例中，电力供应器339包含启用电力供应器339(在一些情形中)以配置功率放大器模块327的一个或一个以上元件的组合逻辑及/或一个或一个以上处理器。举例来说，在一些情形中，电力供应器339可将一个或一个以上信号提供到数字控制接口331以启用数字控制接口331来配置功率放大器328。此外，电力供应器339可基于功率放大器328的输出而将所述信号提供到(举例来说)数字控制接口331，借此在功率放大器模块327与电力供应器339之间形成反馈环路。
无线装置326可包含若干个额外组件。这些额外组件中的至少一些组件可经由电力分配总线341接收电力。举例来说，无线装置326可包含数/模转换器(DAC)342、显示处理器343、中央处理器344、用户接口处理器346、模/数转换器(ADC)347及存储器348。所述额外组件中的至少一些组件可与数字控制接口331通信且可致使数字控制接口331修改功率放大器模块327、功率放大器328及/或功率放大器控制器329的设定。另外，所述额外组件中的至少一些组件可与模式选择器330通信且致使模式选择器330选择数字控制接口331的操作模式。
F.第二数字控制接口
图23图解说明如根据本发明的特定方面实施的图22的数字控制接口331的实施例。在一些实施方案中，上文关于数字控制接口253及数字控制接口272所描述的实施例中的一些或所有实施例可应用于数字控制接口331。
数字控制接口331包含串行接口332、GPIO接口333及若干个输入引脚。这些输入引脚可包含VIO引脚351、时钟/模式引脚352及数据/启用引脚353。
VIO引脚351可经配置以接收将数字控制接口331设定为操作为串行接口或GPIO接口的信号。在所图解说明的实施例中，数字控制接口331在VIO引脚351接收到逻辑高信号时操作为串行接口且在VIO引脚351接收到逻辑低信号时操作为GPIO接口。然而，在一些实施方案中，数字控制接口331可经配置以在VIO引脚351接收到逻辑低信号时操作为串行接口且在VIO引脚351接收到逻辑高信号时操作为GPIO接口。所述逻辑低信号可与定义为低的任何值(例如0伏、-5伏或其它)相关联。类似地，所述逻辑高信号可与定义为高的任何值(例如0伏、+5伏或其它)相关联。在一些实施方案中，所述逻辑低信号可与将VIO引脚351连接到接地相关联。类似地，在一些情形中，所述逻辑高信号可与将VIO引脚351连接到电压源相关联。
此外，VIO引脚351可经配置以将电力从电源(例如电力供应器339(图22))提供到串行接口核心349。因此，在一些实施例中，当VIO引脚351被设定为逻辑低或接地时，不给串行接口核心349供电且数字控制接口331经配置以充当GPIO接口。另一方面，在一些实施例中，当VIO引脚351被设定为逻辑高或者直接或间接地连接到电源时，给串行接口核心349提供电力且数字控制接口331经配置以充当串行接口。在一些实施方案中，上文关于VIO引脚274所描述的实施例中的一些或所有实施例可应用于VIO引脚351。
串行接口332可包含前端核心或串行接口核心349。此外，串行接口332可包含电力接通复位354、一对缓冲器368及369以及若干个电平移位器357。GPIO接口333可包含组合逻辑块356以及一对电平移位器358及359。当数字控制接口331充当串行接口时，串行接口332的组件为作用的或操作以提供串行接口且GPIO接口333的一个或一个以上组件可为不作用的。类似地，当数字控制接口331充当GPIO接口时，GPIO接口333的组件为作用的或操作以提供GPIO接口且串行接口332的一个或一个以上组件可为不作用的。
然而，在特定实施例中，当数字控制接口331充当串行接口时，数字控制接口331可使用GPIO接口333的一个或一个以上组件来促进提供串行接口，且因此，GPIO接口333的一个或一个以上组件可为作用的或操作以提供串行接口。类似地，在特定实施例中，当数字控制接口331充当GPIO接口时，数字控制接口331可使用串行接口332的一个或一个以上组件来促进提供GPIO接口，且因此，串行接口332的一个或一个以上组件可为作用的或操作以提供GPIO接口。举例来说，在一些实施方案中，组合逻辑块356可包含由电力接通复位354控制的多路复用器。此外，在此实例中，组合逻辑块356基于数字控制接口331的操作模式及因此由电力接通复位354输出的值而可将不同信号提供到电平移位器358及359。因此，在此实例中，虽然电力接通复位354通常为串行接口332的一部分，但当数字控制接口处于GPIO接口模式中时电力接通复位354可充当GPIO接口的一部分。类似地，在此实例中，虽然组合逻辑块356以及电平移位器358及359通常为GPIO接口333的一部分，但当数字控制接口331处于串行接口模式中时组合逻辑块356以及电平移位器358及359中的一者或一者以上可操作以帮助提供串行接口。
电力接通复位354可以硬件、软件或所述两者的组合实施。此外，电力接通复位354可经配置以促进将串行接口核心349复位。在一些实施例中，电力接通复位354可用作反转延迟函数。所述反转延迟函数经配置以在将数字控制接口331配置为串行接口时提供用于将与串行接口核心349相关联的一个或一个以上逻辑块及/或一个或一个以上寄存器设定为已知条件或值的充足时间。虽然在一些情形中时间的长度可为应用特定的，但在其它情形中时间的长度可基于硬件设计及/或实施方案的特性。举例来说，所需时间量可取决于时钟频率、逻辑组件的大小、直接或间接地连接到数字控制接口的组件的类型等。此外，当初始化串行接口核心349或使串行接口核心349脱离复位状态时，将逻辑块及/或寄存器设定为已知值可发生。
在一些实施方案中，电力接通复位354可经配置以将选择信号提供到组合逻辑块356。举例来说，假设数字控制接口331经配置以在VIO引脚351接收到逻辑低信号时操作为GPIO接口且在VIO引脚351接收到逻辑高信号时操作为串行接口。继续此实例，当VIO引脚351接收到逻辑低信号时，由电力接通复位354提供的选择信号可致使组合逻辑块356将基于到数据/启用引脚353及时钟/模式引脚352的输入的信号分别输出到启用电平移位器358及模式电平移位器359。例如，组合逻辑块356可将从时钟/模式引脚352及数据/启用引脚353接收的信号解码且将所述经解码信号提供到启用电平移位器358及模式电平移位器359。
如果在此实例中VIO引脚351接收到逻辑高信号而非逻辑低信号，那么由电力接通复位354提供的选择信号可致使组合逻辑块356将基于从串行接口核心349接收的信号的信号输出到启用电平移位器358及模式电平移位器359。在特定实施例中，组合逻辑块356可在将从数据/启用引脚353及时钟/模式引脚352或串行接口核心349接收的信号输出到电平移位器358及359之前延迟或以其它方式修改所述信号。
在一些情形中，电力接通复位354可经配置以将电平移位器357中的一者或一者以上置于默认或复位状态中。举例来说，当串行接口核心349处于复位状态中时，此可发生。在一些设计中，电力接通复位354可连接到与经配置以在GPIO接口模式期间为高的每一电平移位器相关联的默认高引脚且连接到与经配置以在GPIO接口模式期间为低的每一电平移位器相关联的默认低引脚。在一些实施方案中，将电平移位器357设定到默认状态中可致使电平移位器357基于由默认引脚361提供的默认输入信号而输出值。虽然将默认引脚361图解说明为接收默认输入信号，但在若干个实施例中，默认引脚361系结到默认高及默认低输入中的一者。因此，在一些情形中，默认值可为预配置的，而在其它情形中，默认值可为应用特定的且可基于数字控制接口331或功率放大器模块的配置或操作而变化。在一些设计中，每一电平移位器357可与不同默认值或信号相关联是可能的。或者，每一电平移位器357可与同一默认值或信号相关联。
可通过Vcc引脚363给电平移位器357中的每一者供电。在一些实施方案中，每一电平移位器357可分别连接到电源。或者，单个电平移位器357可直接或间接地连接到电源，且其余电平移位器357可通过到电平移位器357的连接或连接到电源的其它组件而获得电力。此外，电平移位器358及359可以类似方式各自连接到电源，或可连接到电平移位器或者可将电力提供到电平移位器358及359的其它组件。在特定实施例中，电平移位器357、358及359经配置以调整所接收信号的电压电平且输出经修改信号。虽然未如此限制，但电平移位器357、358及359可调整所接收信号的电压电平以大致匹配在Vcc引脚363处施加的电压。
在一些实施方案中，上文关于电力接通复位278所描述的实施例中的一些或所有实施例可应用于电力接通复位354。类似地，在一些实施方案中，上文关于电平移位器284所描述的实施例中的一些或所有实施例可应用于电平移位器357。此外，在一些实施方案中，上文关于电平移位器282及283所描述的实施例中的一些或所有实施例可分别应用于电平移位器358及359。另外，上文参考上文图20关于电平移位器291所描述的实施例中的一些或所有实施例可应用于图23中的本文所展示的电平移位器357、358及359。
串行接口核心349通常可包含启用串行接口核心以提供串行接口的电路或逻辑。在一些实施例中，串行接口核心349可包含RFFE核心(例如，RFFE核心273)。此外，在一些例子中，串行接口核心349可包含上文关于RFFE核心273所描述的实施例中的一些或所有实施例。
如同RFFE核心273，串行接口核心349可包含一组寄存器(未展示)。在特定情形中，可将所述组寄存器设定为未知值。举例来说，当第一次给无线装置326供电时，可将所述组寄存器设定为未知值。作为第二实例，在其中VIO引脚351用作串行接口核心349的电源及串行接口模式与GPIO接口模式之间的模式选择器两者的实施方案中，可在数字控制接口331第一次从GPIO接口转变到串行接口时将所述组寄存器设定为未知值。为确保在最初给串行接口核心349供电或使所述串行接口核心脱离复位状态时将寄存器设定为已知值，串行接口核心349可经配置以将所述组寄存器中的每一者的值设定为由一组捆绑默认362提供的值。在特定实施方案中，捆绑默认286(图19)可等效于提供到默认引脚361的值。
在特定实施例中，串行接口核心349可经配置以从时钟/模式引脚352接收时钟信号。此时钟信号可基于串行接口核心349的实施方案而设定为任何频率或信号形状。在一些实施方案中，所述时钟信号可为具有26MHz或26MHz以下的频率的方形波。此外，串行接口核心349的数据接口可为双向的。因此，串行接口核心349可在串行接口核心349的数据输入处从数据/启用引脚388接收数据。类似地，串行接口核心349可将数据从串行接口核心349的数据输出提供到数据/启用引脚353。如图23中所图解说明，通过缓冲器368及369，可缓冲数据输入及数据输出两者。在一些实施例中，所述缓冲器可为三态缓冲器。此外，串行接口核心349的输出启用可经配置以控制缓冲器368及369以启用数据输出及数据输入两者以共享去往及来自数据/启用引脚353的同一线。因此，在一些实例中，当从串行接口核心349读取数据时，缓冲器368启用数据流，而缓冲器369阻止数据流或被设定为高阻抗。类似地，在一些实例中，当将数据写入到串行接口核心349时，缓冲器369启用数据流，而缓冲器368阻止数据流或被设定为高阻抗。
组合逻辑块356通常包含致使数字控制接口331将启用信号及模式信号分别提供到启用电平移位器358及模式电平移位器359的任何逻辑。在一些实施例中，组合逻辑块356包含启用信号的解码的逻辑。组合逻辑块356可接着将经解码信号提供到电平移位器358及359中的一者或两者。在一些例子中，此实施例的组合逻辑块356可包含上文关于上文在图19中展示的组合逻辑块279所描述的实施例中的一些或所有实施例。
在一些实施方案中，数字控制接口331可执行上文关于图21所描述的过程301。在此些实施方案中，代替地，可由串行接口核心349执行与RFFE核心相关联的操作。举例来说，框311可包含将串行接口核心349置于复位模式中。作为第二实例，框321可包含将与串行接口核心349的寄存器相关联的串行接口寄存器值或信号提供到串行接口电平移位器357。
G.组合逻辑块
图24图解说明图23中展示且根据本发明的方面实施的组合逻辑块356的实施例的其它细节。如上文所描述，组合逻辑块356可经配置以将启用信号及模式信号分别输出到电平移位器358及359。此外，组合逻辑块356包含确定启用及模式信号是基于从串行接口核心349接收的输入还是从时钟/模式引脚352及数据/启用引脚353接收的输入的逻辑。在一些情形中，当数字控制接口331正操作为GPIO接口时，启用信号及模式信号可基于经由从时钟/模式引脚352及数据/启用引脚353接收输入信号的额外逻辑或装置(未展示)接收的输入。类似地，在一些情形中，当数字控制接口331正操作为串行接口时，启用信号及模式信号可基于经由从串行接口核心349接收信号的额外逻辑或装置(未展示)接收的输入。在一些情形中，所述额外逻辑或装置可在将所述信号提供到组合逻辑块356之前处理所述信号。
如图24中所图解说明，组合逻辑块356包含多路复用器378及多路复用器379。多路复用器378可将启用信号提供到启用电平移位器358且多路复用器379可将模式信号提供到模式电平移位器359。所述多路复用器中的每一者可由从复位输入377接收到组合逻辑块356的复位信号控制。如上文所描述，所述复位信号可从电力接通复位354接收，且在一些情形中，可为从VIO引脚351接收的信号的反转版本。
如先前所描述，在一些实施例中，当在复位输入377处接收到组合逻辑块356的复位信号为逻辑高或‘1’时，数字控制接口331操作为GPIO接口。在此些情形中，多路复用器378输出在数据/启用输入376处接收的信号，且多路复用器379输出在时钟/模式输入374处接收的信号。如通过小方形所图解说明，在一些情形中，在不具有任何介入逻辑或组件的情况下，可分别从数据/启用引脚353及时钟/模式引脚352接收到数据/启用输入376及时钟/模式输入374的输入。在其它实施例中，引脚352与引脚353(图23)之间及输入374与输入376之间可分别存在额外逻辑。
在一些实施例中，组合逻辑块356可包含在数据/启用输入376与多路复用器378之间的“与”门381及/或在时钟/模式输入374与多路复用器379之间的“与”门382。虽然一些实施例包含“与”门，但由于在选择数据/启用输入376及时钟/模式输入374的输入时复位输入377为逻辑高，因此所述多路复用器的输出不改变。在特定实施例中，“与”门经包含以减小或消除由信号的频率及/或信号路径彼此的接近所致使的数字噪声。所述数据及时钟信号在一些情形中可为高速数字信号，所述高速数字信号在一些实施方案中可快达26MHz。在其它情形中，所述信号可比26MHZ快或慢且可为应用相依的。可使用所述“与”门来限制以信号的速率双态切换的节点的数目，借此限制可使与组合逻辑块356通信的一个或一个以上装置(例如，功率放大器控制器329、功率放大器328等)的RF性能方面降级的时钟能量的量。在一些情形中，“与”门可引入使得一个或一个以上信号能够同步化的延迟。在特定实施例中，“与”门可为任选的。
虽然图24的组合逻辑块356包含“与”门，但对组合逻辑块356来说，除“与”门381及382之外或替代所述“与”门，还可能包含其它类型的逻辑。举例来说，组合逻辑块356可分别在输入376与输入374之间及多路复用器378与多路复用器379之间包含一个或一个以上“与”门、“与非”门、反向器、“或”门、“或非”门或“异或”门。
当在复位输入377处接收到组合逻辑块356的复位信号为逻辑低或‘0’时，数字控制接口331操作为串行接口。在此些情形中，多路复用器378输出在串行启用输入372处接收的信号，且多路复用器379输出在串行模式输入373处接收的信号。
虽然图24未图解说明除先前已描述之外的任何额外逻辑，但在一些实施方案中，组合逻辑块356可包含额外逻辑组件。举例来说，可包含额外门以减小噪声、延迟信号的时序或存储先前信号。
H.第三数字控制接口
接下来参考图25，其展示如根据本发明的其它方面实施的此处参考为数字控制接口383的数字控制接口的另一实施例。在一些情形中，数字控制接口383可替代无线装置326(图22中所图解说明)的数字控制接口331(图23中所图解说明)。在一些实施方案中，上文关于数字控制接口253、数字控制接口272及数字控制接口331所描述的实施例中的一些或所有实施例可应用于当前数字控制接口383。为简化论述，下文未复述数字控制接口331与数字控制接口383之间共用的元件。
有利地，在特定实施例中，数字控制接口383可在配置为GPIO接口时支持三种模式。在一些情形中，通过启用数字控制接口383以在配置为GPIO接口时支持三种模式，数字控制接口383能够支持比使用单独模式及启用引脚的信号控制接口多的功率放大器模式。此外，在一些情形中，可在不添加额外引脚输入且不扩展数字控制接口的封装大小的情况下支持额外模式。在一些实施方案中，可通过用提供第二模式输入的引脚替代数字控制接口331的数据/启用引脚353及通过修改组合逻辑块356以将第四可用模式解释为未启用信号而实现这些优点。
如图25中所图解说明，数字控制接口383可包含时钟/模式0引脚384及数据/模式1引脚386。引脚384及386可分别以类似于数字控制接口331的引脚352及353的方式配置。然而，当数字控制接口383配置为GPIO接口时，时钟/模式0引脚384可将第一模式信号提供到组合逻辑块388且时钟/模式1引脚386可将第二模式信号提供到组合逻辑块388。
GPIO接口387可包含两个模式电平移位器，模式0电平移位器389及模式1电平移位器391。当由启用电平移位器358输出的信号指示应启用功率放大器328(图22)时，由两个模式电平移位器输出的信号可由功率放大器控制器329用以设定由功率放大器328接收的信号的放大电平。在一些实施例中，无论启用电平移位器358的输出如何，均启用功率放大器328。在一些此类情形中，可由功率放大器控制器329使用启用电平移位器358的输出来基于两个模式电平移位器389及391的输出而确定是否调整功率放大器328的模式。
如下文将关于图26更详细地描述，供应到启用电平移位器358的信号可基于在模式引脚384及386处接收的信号。此外，在一些情形中，串行接口核心349可将三个信号连接提供到组合逻辑块388，如图25中所图解说明。在其它情形中，串行接口核心349可将较多或较少信号线提供到组合逻辑块388。在此些情形中，所述信号线可使用一个或一个以上逻辑块且至少部分地基于从组合逻辑块388接收输出信号的电平移位器的数目组合或分解。
I.第二组合逻辑块
图26图解说明可根据本发明的又一些方面实施的此处指定为组合逻辑块388的当前组合逻辑块的替代实施例。在一些实施例中，组合逻辑块388可包含如先前关于组合逻辑块356所描述的特性或特征中的一些或所有特性或特征。
类似于组合逻辑块356，组合逻辑块388包含确定启用及模式信号是基于从串行接口核心349接收的输入还是从时钟/模式0引脚384及数据/模式1引脚386接收的输入的逻辑。在一些情形中，当数字控制接口383正操作为GPIO接口时，启用信号以及模式0及模式1信号可基于经由从时钟/模式0引脚384及数据/模式1引脚386接收输入信号的额外逻辑或装置(未展示)接收的输入。类似地，在一些情形中，当数字控制接口383正操作为串行接口时，启用信号以及模式0及模式1信号可基于经由从串行接口核心349接收信号的额外逻辑或装置(未展示)接收的输入。在一些情形中，所述额外逻辑或装置可在将所述信号提供到组合逻辑块388之前处理所述信号。
如图26中所图解说明，组合逻辑块388包含三个多路复用器。多路复用器401可将启用信号提供到启用电平移位器358。当数字控制接口383配置为串行接口时，多路复用器401输出经由串行启用输入396从串行接口核心349接收的启用信号。当数字控制接口383配置为GPIO接口时，多路复用器401输出基于从时钟/模式0输入393及数据/模式1输入394接收的信号的逻辑“或”的启用信号。可经由图26中所图解说明的“或”门407获得逻辑“或”。然而，其它逻辑等效物是可能的，例如通过使用“或非”门及反向器。
多路复用器402可将第一模式信号或模式0信号提供到模式0电平移位器389。类似地，多路复用器403可将第二模式信号或模式1信号提供到模式1电平移位器391。当数字控制接口383配置为串行接口时，多路复用器402输出经由串行模式0输入397从串行接口核心349接收的模式0信号。同样地，当数字控制接口383配置为串行接口时，多路复用器403输出经由串行模式1输入398从串行接口核心349接收的模式1信号。
当数字控制接口383配置为GPIO接口时，多路复用器402输出在时钟/模式0输入393处接收的信号及在复位输入399处接收的复位信号的逻辑“与”。类似地，当数字控制接口383配置为GPIO接口时，多路复用器403输出在数据/模式1输入394处接收的信号及在复位输入399处接收的复位信号的逻辑“与”。可通过“与”门404及406获得逻辑“与”。然而，其它逻辑等效物是可能的，例如通过使用“与非”门及反向器。如先前关于图24所描述，“与”门404及406的使用可减小或消除数字噪声。
所述多路复用器中的每一者可由从复位输入399接收的复位信号控制。换句话说，提供到所述多路复用器的选择信号可为复位信号。如上文所描述，复位信号可从电力接通复位354接收，且在一些情形中可为从VIO引脚351接收的信号的反转版本。当复位信号为逻辑‘1’时，数字控制接口383配置为GPIO接口，且多路复用器输出如上文针对GPIO接口模式所描述的信号。当复位信号为逻辑‘0’时，数字控制接口383配置为串行接口，且多路复用器输出如上文针对串行接口模式所描述的GPIO信号。
如先前所描述，使用组合逻辑388的数字控制接口383可通过使用模式0引脚384及模式1引脚386的值来确定是代替地输出启用信号还是将单独引脚专用于启用控制信号而将三种不同模式提供到功率放大器控制器329及/或功率放大器328。当选择所述三种经配置模式中的一者时，组合逻辑块388经配置以输出启用信号。当选择第四模式时，组合逻辑块388经配置以输出未启用信号。下文所呈现的表1图解说明在数字控制接口383配置为GPIO接口时基于模式引脚的值的组合逻辑块388到电平移位器的输出的一个非限制性实例。表1的模式设定对应于基于模式0信号及模式1信号分别到模式0电平移位器389及模式1电平移位器391的输出的功率放大器控制器329的设定。
表1
模式0 模式1 启用 模式设定
0 0 否 -
0 1 是 1
1 0 是 2
1 1 是 3
在一些实施例中，数字控制接口383可执行图21中所展示的过程301的经修改版本。举例来说，在一些情形中，框318可包含将第一及第二模式信号从串行接口核心分别提供到第一模式电平移位器389及第二模式电平移位器391。此外，在一些情形中，框312包含将第一模式信号从时钟/模式引脚384提供到第一模式电平移位器389及将第二模式信号从数据/模式引脚386提供到第二模式电平移位器391。在特定实施例中，通过提供两个模式信号，数字控制接口383可在操作为GPIO接口时提供三种模式而非两种。
在一些实施例中，框313的操作可经修改以将第一模式信号及第二模式信号分别从时钟/模式引脚384及数据/模式引脚386提供到组合逻辑块388。组合逻辑块388可接着确定是否基于第一及第二模式信号而将启用信号提供到启用电平移位器358，借此在不具有专用启用引脚的情况下启用数字控制接口383以将启用信号输出到功率放大器控制器329。有利地，在特定情形中，通过消除对启用引脚的需要，数字控制接口可通过将启用引脚改变用途为第二模式引脚而支持用于配置功率放大器的更多种模式。
J.额外实施例
在一些实施例中，数字控制接口包含经配置以接收电压输入/输出(VIO)信号的VIO引脚。此外，数字控制接口可包含经配置以提供串行接口的前端核心。前端核心可在VIO信号满足第一逻辑电平时处于作用状态中且在VIO信号满足第二逻辑电平时处于非作用状态中。此外，数字控制接口可经配置以在前端核心被设定为非作用状态时提供通用输入/输出(GPIO)接口。另外，数字控制接口可包含经配置以将启用信号提供到启用电平移位器且将模式信号提供到模式电平移位器的组合逻辑块。此外，数字控制接口可包含时钟/模式引脚及数据/启用引脚。时钟/模式引脚可经配置以在前端核心被设定为作用状态时将时钟信号提供到前端核心且在前端核心被设定为非作用状态时将模式信号提供到组合逻辑块。数据/启用引脚可经配置以在前端核心被设定为作用状态时将数据信号提供到前端核心且在前端核心被设定为非作用状态时将启用信号提供到组合逻辑块。此外，数字控制接口可包含电力接通复位，所述电力接通复位经配置以基于VIO信号而选择分别提供到启用电平移位器及模式电平移位器的启用信号及模式信号的源。在一些实施方案的情况下，前端核心包含射频前端(RFFE)核心。
在一些情形中，数据/启用引脚进一步经配置以在前端核心被设定为作用状态时将地址信号提供到前端核心，所述地址信号与前端核心的寄存器相关联。
在一些实施方案中，数字控制接口可包含多个寄存器电平移位器。多个寄存器电平移位器中的每一寄存器电平移位器可经配置以从前端核心接收寄存器信号且输出所述寄存器信号，借此使得功率放大器能够基于所述寄存器信号而配置，所述寄存器信号与存储于与前端核心相关联的多个寄存器中的一者中的值相关联。在一些情形中，至少一个寄存器电平移位器进一步经配置以在复位状态期间接收默认信号。此外，电力接通复位块可进一步经配置以将至少一个寄存器电平移位器置于复位状态中。在一些情形中，电力接通复位块可进一步经配置以将经延迟复位信号提供到前端核心。
在特定实施例中，数字控制接口包含第一缓冲器及第二缓冲器。第一缓冲器可连接于数据/启用引脚与前端核心的输出端口之间，且第二缓冲器可连接于数据/启用引脚与前端核心的输入端口之间。此外，第一缓冲器可经配置以使得能够从前端核心读取数据且第二缓冲器可经配置以使得能够将数据提供到前端核心。第一缓冲器及第二缓冲器两者均可为三态缓冲器。在一些设计中，第一缓冲器与数据/启用引脚之间的连接同第二缓冲器与数据/启用引脚之间的连接为共享路径。第一缓冲器及第二缓冲器可进一步经配置以阻止数据同时流动通过第一缓冲器及第二缓冲器。
本发明的一些实施例可经配置以实施一种用于在包含前端核心及组合逻辑块的数字控制接口中提供多个控制接口的方法。所述方法可包含在到数字控制接口的VIO输入处接收VIO信号及确定所述VIO信号是否为逻辑高。响应于确定VIO信号为逻辑高，所述方法可包含通过以下操作而配置数字控制接口以充当串行接口：将时钟信号从时钟输入提供到前端核心；将数据信号从数据输入提供到前端核心；及在组合逻辑块处选择第一启用信号及第一模式信号以输出到启用电平移位器及模式电平移位器。第一启用信号及第一模式信号两者可从前端核心接收。响应于确定VIO信号为逻辑低，所述方法可包含通过以下操作而配置数字控制接口以充当通用输入/输出(GPIO)接口：将第二启用信号从启用输入提供到组合逻辑块；将第二模式信号从模式输入提供到组合逻辑块；及在组合逻辑块处选择第二启用信号及第二模式信号以输出到启用电平移位器及模式电平移位器。
在一些实施方案中，所述方法可包含响应于确定VIO信号为逻辑高而将前端核心从复位状态重新配置为作用状态。将前端核心从复位状态重新配置为作用状态可包含将前端核心的一组内部寄存器配置为默认值。在所述方法的一些实施方案的情况下，将来自所述组内部寄存器的至少一个寄存器配置为不同于来自所述组内部寄存器的至少另一个寄存器的默认值。
此外，所述方法可包含将启用电平移位器的输出及模式电平移位器的输出提供到功率放大器控制器，借此启用所述功率放大器控制器以基于启用电平移位器的所述输出及模式电平移位器的所述输出而配置功率放大器。另外，所述方法可包含响应于确定VIO信号为逻辑低而将前端核心置于复位模式中。将前端核心置于复位模式中可包含在一组寄存器电平移位器处维持默认值。
此章节中的本发明揭示内容的特定方面可包含为功率放大器及功率放大器模块的一部分，且因此有利地用于如本文中上文所详细描述的无线移动装置中。功率放大器可包含数字控制接口及经配置以将VIO信号提供到所述数字控制接口的模式选择器。VIO信号可经配置以设定数字控制接口的模式。在特定实施方案中，数字控制接口包含：电压输入/输出(VIO)引脚，其经配置以接收VIO信号；及前端核心，其经配置以提供串行接口。前端核心可在VIO信号满足第一逻辑电平时处于作用状态中且在VIO信号满足第二逻辑电平时处于非作用状态中。数字控制接口可经配置以在前端核心被设定为非作用状态时提供通用输入/输出(GPIO)接口。此外，数字控制接口可包含：组合逻辑块，其经配置以将启用信号提供到启用电平移位器且将模式信号提供到模式电平移位器；及时钟/模式引脚，其经配置以在前端核心被设定为作用状态时将时钟信号提供到前端核心且在前端核心被设定为非作用状态时将模式信号提供到组合逻辑块。此外，数字控制接口可包含数据/启用引脚，所述数据/启用引脚经配置以在前端核心被设定为作用状态时将数据信号提供到前端核心且在前端核心被设定为非作用状态时将启用信号提供到组合逻辑块。在一些情形中，数字控制接口包含电力接通复位块，所述电力接通复位块经配置以基于VIO信号而选择分别提供到启用电平移位器及模式电平移位器的启用信号及模式信号的源。在一些实施方案中，功率放大器控制模块还包含功率放大器及功率放大器控制器，所述功率放大器控制器经配置以从启用电平移位器接收启用信号及从模式电平移位器接收模式信号且基于所述模式信号而将控制信号提供到功率放大器。控制信号可规定功率放大器的操作模式。
在当前功率放大器模块的一些实施方案中，数据/启用引脚进一步经配置以在前端核心被设定为作用状态时将地址信号提供到前端核心。地址信号可与前端核心的寄存器相关联。此外，在一些情形中，数字控制接口包含多个寄存器电平移位器。多个寄存器电平移位器中的每一寄存器电平移位器可经配置以从前端核心接收寄存器信号且输出所述寄存器信号，借此使得功率放大器能够基于所述寄存器信号而配置。寄存器信号可与存储于与前端核心相关联的多个寄存器中的一者中的值相关联。此外，在一些情形中，至少一个寄存器电平移位器进一步经配置以在复位状态期间接收默认信号。电力接通复位块可经配置以将至少一个寄存器电平移位器置于复位状态中。
在一些实施例中，数字控制接口包含经配置以接收电压输入/输出(VIO)信号的VIO引脚。VIO信号可对应于第一逻辑电平及第二逻辑电平中的一者。此外，数字控制接口可包含：时钟/模式引脚，其经配置以接收对应于第一逻辑电平及第二逻辑电平中的一者的第一信号；及数据/模式引脚，其经配置以接收对应于第一逻辑电平及第二逻辑电平中的一者的第二信号。另外，数字控制接口可包含通用输入/输出(GPIO)接口模块及串行接口模块。在一些情形中，GPIO接口模块包含启用电平移位器、第一模式电平移位器、第二模式电平移位器及组合逻辑块。组合逻辑块可经配置以将启用信号提供到启用电平移位器以供输出到功率放大器控制器。此外，组合逻辑块可经配置以将第一模式信号提供到第一模式电平移位器以供输出到功率放大器控制器且将第二模式信号提供到第二模式电平移位器以供输出到功率放大器控制器。当第一信号及第二信号中的一者或一者以上对应于第一逻辑电平且VIO信号对应于第二逻辑电平时，启用信号可对应于启用逻辑值。此外，当VIO信号对应于第二逻辑电平时，第一模式信号可对应于第一信号且第二模式信号可对应于第二信号。在一些情形中，功率放大器控制器经配置以至少部分地基于第一模式信号及第二模式信号而控制功率放大器。串行接口模块的一些实施方案包含串行接口核心及复位逻辑块。串行接口核心可经配置以在VIO信号对应于第一逻辑电平时提供串行接口，且复位逻辑块可经配置以在VIO信号对应于第二逻辑电平时将串行接口核心置于复位模式中。
在一些实施例中，当第一信号及第二信号各自对应于第二逻辑电平且VIO信号对应于第二逻辑电平时，启用信号对应于未启用逻辑值。此外，当VIO信号对应于第一逻辑值时，启用信号可对应于从串行接口核心接收的串行启用值。另外，当VIO信号对应于第一逻辑值时，第一模式信号可对应于从串行接口核心接收的第一串行模式信号，且当VIO信号对应于第一逻辑值时，第二模式信号可对应于从串行接口核心接收的第二串行模式信号。
在本发明的一些实施方案的情况下，数据/模式引脚进一步经配置以在VIO信号对应于第一逻辑电平时将地址信号提供到串行接口核心。地址信号可与串行接口核心的寄存器相关联。另外，时钟/模式引脚可进一步经配置以在VIO信号对应于第一逻辑电平时将时钟信号提供到串行接口核心。
在一些实施例中，数字控制接口包含多个寄存器电平移位器。多个寄存器电平移位器中的每一寄存器电平移位器可经配置以从串行接口核心接收寄存器信号且将所述寄存器信号输出到功率放大器控制器。在一些情形中，此启用功率放大器控制器以基于寄存器信号而配置功率放大器。寄存器信号可与存储于与串行接口核心相关联的多个寄存器中的一者中的值相关联。
在一些实施例中，串行接口模块进一步包含第一缓冲器及第二缓冲器。当缓冲器控制信号被设定为第一值时，第一缓冲器可经配置以使得能够从串行接口核心读取数据，且第二缓冲器经配置以阻止将数据写入到串行接口核心。此外，当缓冲器控制信号被设定为第二值时，第一缓冲器可经配置以阻止从串行接口核心读取数据，且第二缓冲器经配置以使得能够将数据写入到串行接口核心。在一些情形中，由串行接口核心产生缓冲器控制信号。
本发明的一些实施例可经配置以实施一种用于在包含GPIO接口模块及串行接口模块的数字控制接口中提供多个控制接口的方法，所述串行接口模块可包含串行接口核心。所述方法可包含在到数字控制接口的VIO输入处接收VIO信号及确定所述VIO信号是否对应于逻辑高值。响应于确定VIO信号对应于逻辑高值，所述方法可包含通过以下操作而配置数字控制接口以充当串行接口：将时钟信号从时钟输入提供到串行接口核心；将数据信号从数据输入提供到串行接口核心；及在组合逻辑块处选择第一启用信号以输出到启用电平移位器、选择第一模式信号以输出到第一模式电平移位器且选择第二模式信号以输出到第二模式电平移位器。第一启用信号、第一模式信号及第二模式信号可各自从串行接口核心接收。响应于确定VIO信号对应于逻辑低值，所述方法可包含通过以下操作而配置数字控制接口以充当通用输入/输出(GPIO)接口：将第一输入信号及第二输入信号提供到组合逻辑块；及在组合逻辑块处选择第二启用信号以输出到启用电平移位器、选择第三模式信号以输出到第一模式电平移位器且选择第四模式信号以输出到第二模式电平移位器。第二启用信号可基于第一输入信号及第二输入信号的逻辑运算。此外，第三模式信号可至少部分地基于第一输入信号，且第四模式信号可至少部分地基于第二输入信号。
在一些情形中，所指示的方法包含响应于确定VIO信号对应于逻辑高值而将串行接口核心从复位状态重新配置为作用状态。将串行接口核心从复位状态重新配置为作用状态可包含将串行接口核心的一组内部寄存器配置为默认值。
此外，所述方法可包含将启用电平移位器的输出、第一模式电平移位器的输出及第二模式电平移位器的输出提供到功率放大器控制器，借此启用所述功率放大器控制器以在启用电平移位器的所述输出对应于启用值时基于第一模式电平移位器的所述输出及第二模式电平移位器的所述输出而配置功率放大器。此外，所述方法可包含响应于确定VIO信号对应于逻辑低值而将串行接口核心置于复位模式中。将串行接口核心置于复位模式中可包含将默认值集合加载到串行接口核心的一组寄存器中。
可包含本发明的特定方面作为功率放大器的一部分。功率放大器可包含数字控制接口、功率放大器、功率放大器控制器及经配置以将VIO信号提供到所述数字控制接口的模式选择器。在一些情形中，VIO信号经配置以设定数字控制接口的模式且可对应于第一逻辑电平及第二逻辑电平中的一者。数字控制接口可包含：电压输入/输出(VIO)引脚，其经配置以接收VIO信号；时钟/模式引脚，其经配置以接收对应于第一逻辑电平及第二逻辑电平中的一者的第一信号；及数据/模式引脚，其经配置以接收对应于第一逻辑电平及第二逻辑电平中的一者的第二信号。此外，数字控制接口可包含通用输入/输出(GPIO)接口模块，所述GPIO接口模块可包含启用电平移位器、第一模式电平移位器、第二模式电平移位器及组合逻辑块。在一些情形中，组合逻辑块经配置以将启用信号提供到启用电平移位器以供输出到功率放大器控制器。组合逻辑块可进一步经配置以将第一模式信号提供到第一模式电平移位器以供输出到功率放大器控制器且将第二模式信号提供到第二模式电平移位器以供输出到功率放大器控制器。当第一信号及第二信号中的一者或一者以上对应于第一逻辑电平且VIO信号对应于第二逻辑电平时，启用信号可对应于启用逻辑值。在一些情形中，当VIO信号对应于第二逻辑电平时，第一模式信号对应于第一信号且第二模式信号对应于第二信号。另外，数字控制接口可包含串行接口模块，所述串行接口模块可包含串行接口核心及复位逻辑块。串行接口核心可经配置以在VIO信号对应于第一逻辑电平时提供串行接口，且复位逻辑块可经配置以在VIO信号对应于第二逻辑电平时将串行接口核心置于复位模式中。此外，功率放大器控制器可经配置以从启用电平移位器接收启用信号，从第一模式电平移位器接收第一模式信号及从第二模式电平移位器接收第二模式信号。另外，功率放大器控制器可通过至少部分地基于第一模式信号及第二模式信号将控制信号提供到功率放大器而控制功率放大器。此控制信号可规定功率放大器的操作模式。
在一些实施例中，无线装置可包含功率放大器模块。功率放大器模块可包含先前所描述的实施例中的一者或一者以上。此外，无线装置可包含：电力供应器，其经配置以给功率放大器模块供电；及收发器，其经配置以将控制信号提供到功率放大器模块的模式选择器。
在一些实施例中，数字控制接口包含经配置以接收电压输入/输出(VIO)信号的VIO引脚。此外，数字控制接口可包含通用输入/输出(GPIO)接口模块及串行接口模块。GPIO接口模块可包含启用电平移位器、第一模式电平移位器、第二模式电平移位器及组合逻辑块。组合逻辑块可经配置以将启用信号提供到启用电平移位器以供输出到功率放大器控制器。组合逻辑块可进一步经配置以将第一模式信号提供到第一模式电平移位器以供输出到功率放大器控制器且将第二模式信号提供到第二模式电平移位器以供输出到功率放大器控制器。串行接口模块可包含串行接口核心及复位逻辑块。串行接口核心可经配置以在VIO信号对应于第一逻辑电平时提供串行接口。此外，复位逻辑块可经配置以在VIO信号对应于第二逻辑电平时将串行接口核心置于复位模式中。此外，GPIO接口模块可经配置以在VIO信号对应于第二逻辑电平时提供GPIO接口。
在特定实施方案中，数字控制接口还可包含时钟/模式引脚，所述时钟/模式引脚经配置以接收对应于第一逻辑电平及第二逻辑电平中的一者的第一信号。此外，数字控制接口可包含数据/模式引脚，所述数据/模式引脚经配置以接收对应于第一逻辑电平及第二逻辑电平中的一者的第二信号。在一些情形中，当第一信号及第二信号中的一者或一者以上对应于第一逻辑电平且VIO信号对应于第二逻辑电平时，启用信号可对应于启用逻辑值。另外，当VIO信号对应于第二逻辑电平时，第一模式信号可对应于第一信号且第二模式信号可对应于第二信号。在一些实施例中，功率放大器控制器经配置以至少部分地基于第一模式信号及第二模式信号而控制功率放大器。
虽然已在此章节中描述了本发明的特定实施例，但这些实施例仅借助于实例呈现，且并非打算限制本发明或任何权利要求书的范围。事实上，本文中所描述的新颖方法及系统可以多种其它形式体现。此外，可在不背离本发明的精神的情况下做出呈本文中所描述的方法及系统的形式的各种省略、替代及改变，且如此章节中所揭示的本发明的这些方面可与本发明的其它方面组合以进一步改进功率放大器、功率放大器模块以及其中使用功率放大器、功率放大器模块的移动装置的性能。
VI.过程补偿的HBT功率放大器偏置电路及方法
本发明的此章节涉及一种用于加偏置于功率放大器的系统，所述功率放大器包含：第一裸片，其包含功率放大器电路及具有取决于所述第一裸片的一个或一个以上条件的电性质的无源组件；及第二裸片，其包含偏置信号产生电路，所述偏置信号产生电路经配置以至少部分地基于所述第一裸片的所述无源组件的所述电性质的测量而产生偏置信号。如上文所指示，本发明的这些方面可与本发明的其它方面组合以进一步改进功率放大器模块及其中使用功率放大器模块的装置的性能。
现在参考图27，其展示包含其上形成有集成电路(IC)411的半导体裸片409的射频(RF)配置408。在如本文中所描述的一些实施方案中，裸片409可包含取决于与裸片409相关联的一个或一个以上条件的具有一个或一个以上操作参数的裸片相依组件412。IC411的至少一部分的操作可由位于裸片409外部的偏置电路413促进。本文中下文更详细地描述此裸片相依组件的非限制性实例。
如图27中所进一步展示，裸片相依组件412可耦合到偏置电路413以使得可至少部分地基于裸片相依组件412的条件操作偏置电路413。由于裸片相依组件412的此条件表示裸片409的条件，因此以前述方式操作偏置电路可允许IC411以经改进方式操作。本文中稍后更详细地描述此裸片相依操作的各种实例。
图28展示在一些实施方案中，图27的IC411及裸片相依组件412可在第一半导体裸片409上形成，且偏置电路413(图27)可在第二半导体裸片414上形成。下文更详细地论述第一裸片409及第二裸片414的类型的实例。
接下来参考图29，其展示图28的两个单独裸片409及414的实例。第一裸片409可为基于异质结双极晶体管(HBT)处理技术的裸片416。如图29中所进一步展示，在此裸片上形成的IC可包含实施于IC411中的功率放大器(PA)电路415。如图29中所进一步展示，过程相依组件412可包含过程相依电阻412，所述过程相依电阻与偏置电路413具有裸片间连接同时PA IC与偏置电路413具有类似连接。
图29进一步展示第二裸片414可为基于硅处理技术的裸片417。偏置电路413展示为在此裸片上形成。虽然本文中在HBT及硅裸片的上下文中描述各种实例，但应理解，本发明的一个或一个以上特征还可应用于其它组合的类型的裸片中。还应理解，虽然在PA操作及此PA的偏置的上下文中描述，但本发明的一个或一个以上特征还可应用于其它类型的IC及此些IC的控制件。
在基于HBT的PA裸片及单独硅裸片上的偏置电路的上下文中，许多线性HBT功率放大器设计中所使用的标准“二极管堆叠”偏置配置通常展现对装置β的敏感性，此导致放大器的显著静态电流变化。静态电流的变化可影响性能参数，例如增益、线性及电流耗用。产品良率也可由于这些参数的变化而降级。
不能够处置此β敏感性或处置此β敏感性的能力的减小可导致需要参考电路的增加的偏置的操作配置，此通常增加产品的电流耗用。在一些情形中，可将更复杂电路设计应用于二极管堆叠偏置方法，此通常增加电路面积及电流耗用。可使用除二极管堆叠拓扑之外的替代偏置方法，然而，这些方法可通常损害带宽、使噪声降级及/或需要外部无源组件。
图30展示具有前述标准“二极管堆叠”偏置配置的实例线性HBT PA裸片418。出于说明的目的，将实例PA裸片418展示为包含两级419及421。应理解，级的数目可多于或少于二。第一级419展示为通过输入匹配电路423从RFIN节点422接收将放大的RF信号。第一级419的输出展示为经由提供匹配及谐波终止的级间电路424传递到第二级421。第二级421的输出展示为经由输出匹配与谐波终止电路426传递到RFOUT节点427。
在图30中所展示的实例中，每一PA级419及421展示为通过相应输入428及429从CMOS偏置电路(未展示)接收DC偏置电流。偏置电流展示为提供到具有二极管堆叠的2×Vbe二极管镜以产生偏置信号。此设计拓扑示范对过程β的敏感性，此可导致静态电流的增加的部分间变化，从而影响增益、效率及线性。
在一些实施方案中，本发明涉及一种利用放大器裸片上的无源装置来有效地感测裸片相依参数(例如β)且补偿相关联效应(例如静态电流变化)以改进性能及/或减小产品的部分间变化的PA配置。在一些实施例中，此PA配置可包含硅偏置裸片及HBT放大器裸片。传统上，硅裸片将产生相对于PA裸片的温度大致恒定且基本上仅通过离散电阻器的公差而变化的PA裸片的参考电流。
在本发明的一些实施方案中，此离散参考电阻器可由HBT裸片上的集成式电阻器替代。在一些实施例中，此集成式电阻器可形成有HBT装置基极材料，且可展现追踪过程β的薄片电阻特性。基于此电阻，参考电流可经配置以追踪β且取消或减小对β的“二极管堆叠”敏感性。
在一些实施例中，前述基极电阻器(Rb)类型可经配置以产生高温度系数，所述高温度系数可通过硅控制裸片内的偏置产生电路补偿以使得跨越参考电阻器施加的电压随周围温度增加。源于放大器的所得参考电流可在周围温度的选定范围内大致恒定且大致追踪HBT工艺β。
图31展示其中HBT PA裸片416包含其电阻Rb是过程相依的电阻器412的实例配置408。此电阻器可用作用于产生两个实例PA级415a及415b的偏置信号的参考电阻。鉴于本发明，应容易地理解，与参考电阻及基于此参考电阻的偏置信号的产生相关联的一个或一个以上特征可应用于具有较多或较少数目个级的PA配置。
在图31的实例配置408中，参考电阻器412的一端展示为连接到V-I电路432且另一端展示为连接到接地。V-I电路432描绘为在硅裸片417上且展示为促进电流源433及434给第一PA级415a及第二PA级415b提供偏置信号。如本文中所描述，可针对HBT PA裸片416的一个或一个以上条件的变化补偿此些偏置信号。本文中下文更详细地描述可如何配置且连同与绝对温度成比例(PTAT)电压参考431及参考电阻器412一起操作V-I电路432的实例。
图32、33及34展示与参考电阻器412相关联的电阻(Rref且还称为Rb)的测量可如何检测β参数及温度的变化。图32展示在不同晶片(W2到W10)上形成的HBT裸片的1/Rb值的曲线图。图33展示在实例晶片W2到W10上形成的相同HBT裸片的β值的曲线图。可做出若干种观察。例如，在图33中可看出在给定晶片内可存在β参数的裸片间变化。在不同晶片之间，还可存在β参数的显著变化。类似地，在图32中可观察到可存在1/Rb的显著裸片间及晶片间变化。
在经验上，在图32及33中还可看出1/Rb的晶片间值与β值相关。举例来说，晶片W2到W5的平均β值的下降对应于相同晶片的平均1/Rb值的上升。此展示在β减少/增加时1/Rb的增加/减少的趋势贯通晶片的实例样本继续。
尽管不期望或不打算受任何特定理论约束，但可考虑与基极电阻Rb及β参数相关联的一些理论。基极电阻Rb可表达为薄片电阻Rbsh，所述薄片电阻又可表达为
Rbsh＝1/(qμpNAwb)
              (1)
其中q为载子电荷，μn为n型载子迁移率，NA为净杂质浓度，且wb为基极层厚度。β参数可表达为βmax的DC电流增益，其中
β max = ( N E / N B ) ( v nB / v pE ) e [ Δ E v / ( kT ) ] = ( N E / N B ) ( D n / D p ) ( w E / w B ) e [ Δ E v / ( kT ) ] - - - ( 2 A )
针对AlGaAs及Si，其中NE及NB为射极及基极掺杂浓度，wE及wB为射极及基极厚度，且ΔEv为有效价带势垒高度。在一些情形中，InGaP的DC电流增益可表达为
β＝(vnB/wb)τ(Nb)，
              (2B)
此可经操纵以展示
( β / R bsh ) = q N E w E μ n e [ Δ E v / ( kT ) ] . - - - ( 2 C )
在方程式2C中，右侧上的参数与射极相关，且因此可不在基极工艺内显著变化。因此，针对基极(其为Rb及β的大多数变化针对HBT发生之处)的变化，β参数β及基极电阻Rb可大致相等地或以类似方式响应，以使得两个参数的比率可大体恒定。因此，Rb的变化的测量可提供关于针对在基极中发生的改变的β的变化的信息。
图34展示HBT PA的不同功率输出设定(以dBM为单位)的参考电阻(Rref)对操作温度的曲线图。当考虑这些曲线图时，可观察到Rref与温度之间的关系为大约线性的。
如参考图31到34所描述，PA裸片(例如，HBT PA裸片)的基极电阻随温度及/或基极层参数变化。在一些实施方案中，此电阻可用作参考电阻以产生补偿与温度及/或基极层参数相关联的变化的控制信号(例如，偏置信号)。图35展示可产生此些经补偿控制信号的实例V-I电路432。
现在继续参考图35，实例V-I电路432展示为在硅裸片417上形成，且可经配置以从与绝对温度成比例(PTAT)源431接收PTAT信号(例如，大约0.6V)。通常独立于温度及HBT PA裸片的工艺参数的此信号可提供到基极电阻器(图31中的412)。举例来说，提供到基极电阻器412的电流可取决于基极电阻(Rb)的值而变化。在所展示的实例中，提供到实例Rb值6kΩ的0.6PTAT电压产生汲取的大约408μA电流。此电流可用以从V-I电路产生输出电压，以产生将提供到HBT裸片上的PA电路形式的参考电流Iref。提供到HBT裸片的此参考电流(Iref)针对由基极电阻器412感测的HBT裸片相关的效应补偿。
图36展示来自V-I电路的经测量输出电压对不同Vbatt设定(2.9V、3.4V、3.9V、4.4V)的温度的曲线图。类似于参考电阻与温度之间的大体线性关系，V-I输出电压也大体与HBT PA裸片的基极温度成比例。
参考图37A到40描述可从本发明的一个或一个以上特征实现的益处的实例。为在不同条件下模拟功率放大器的性能，以下参数在正常值、高值及低值之间变化：β参数、通电电压Vbe、Ft参数、电阻及电容。图37A及37B的“未经补偿”设计对应于图30的实例配置，且图38A及38B的“经补偿”设计对应于图31的实例配置。
图37A及37B展示本文中所描述的未经补偿PA实例的第一及第二级的静态电流对温度的曲线图。不同曲线图对应于变化的参数的不同组合。在第一及第二级模拟中的每一者中，静态电流变化约+/-50％。
图38A及38B展示本文中所描述的经补偿PA实例的第一及第二级的静态电流对温度的曲线图。不同曲线图对应于变化的参数的不同组合。针对第一级，静态电流变化约+/-10％。针对第二级，静态电流变化约+/-7％。在经考虑审阅之后，可观察到，针对两个级，经补偿配置中的静态电流的相对变化量大幅度地小于未经补偿配置的所述相对变化量。
图39及40展示可由静态电流的经减小变化提供的增益特性的改进的实例。图39展示在三个实例温度(-20℃、25℃、85℃)下经计算增益(dB)对功率输出(dBm)的曲线图。针对每一温度，中间曲线对应于正常配置；上部曲线对应于在+10％下的静态电流，且下部曲线对应于在-10％下的静态电流。应注意，10％为参考图38所描述的经补偿配置的最糟糕情形变化。可看出，静态电流的+/-10％变化通常随温度为恒定的；且因此可产生良好压缩性能特性。
图40展示参考图38A及38B所描述的变化的参数的不同配置的增益对功率输出的曲线图。此处，可看出，所有经补偿增益曲线合意地配合于28dB+/-3dB的窗口内。
在根据本发明的这些方面的一些实施方案中，具有如本文中所描述的一个或一个以上特征的基极电阻器可为在III-V半导体裸片(例如，HBT裸片)上形成的半导体电阻器。下文在本发明的章节VIII中描述关于此些电阻器的额外细节。
在本发明的一些实施例中，具有本文中所描述的一个或一个以上特征的PA及偏置裸片可实施于经封装模块中。图4IA(平面图)及41B(侧视图)中展示此模块的实例。模块436展示为包含封装衬底437。此封装衬底可经配置以接纳多个组件，且可包含(举例来说)层压衬底。安装于封装衬底437上的组件可包含一个或一个以上裸片。在所展示的实例中，PA裸片(例如，HBT PA裸片416)及偏置裸片(例如，硅偏置裸片417)展示为安装于封装衬底437上。PA裸片416可包含如本文中所描述的PA电路415及基极电阻器412；且偏置裸片417可包含本文中还描述的V-I电路432。裸片416及417可通过连接(例如连接线接合443)电连接到模块的其它部分且可彼此电连接。此些连接线接合可形成于在裸片上形成的接触垫441与在封装衬底437上形成的接触垫438之间。在一些实施例中，一个或一个以上表面安装装置(SMD)442可安装于封装衬底437上以促进模块436的各种功能性。
根据实施例，可提供RF屏蔽特征(例如屏蔽线接合444)以促进一个或一个以上组件(例如，裸片416、裸片417及/或SMD442)的RF屏蔽。此RF屏蔽可抑制RF信号或噪声在此些组件与模块436外部的区之间通过。在屏蔽线接合444的上下文中，此些线接合可在接触垫439上形成以使得屏蔽线接合444通常形成围绕所要区(例如，模块436的周界附近)的周界。此些屏蔽线接合的尺寸及间距可经选择以提供所要RF屏蔽性质。
在一些实施例中，可如下提供三维RF屏蔽结构。如图41B中所展示，屏蔽线接合444可电连接到在封装衬底437的表面下方的接地平面440。屏蔽线接合444与接地平面440之间的此些连接可通过接触垫439及连接特征450(例如，通孔)促进。上文屏蔽线接合444、导电层(例如，导电涂料层)445可经提供以使得导电层445与屏蔽线接合444的上部部分电连接。因此，导电层445、屏蔽线接合444及接地平面440可形成三维RF屏蔽结构。
根据本发明的一些实施例，封装衬底437与导电层445之间的空间可填充有包覆模制结构446。此包覆模制结构可提供若干个合意的功能性，包含保护组件及线接合免受外部元件破坏及经封装模块436的较容易处置。
在一些实施方案中，RF装置(例如无线装置)中可包含具有本文中所描述的一个或一个以上特征的装置及/或电路。此装置及/或电路可以如本文中所描述的模块化形式或以其某一组合直接实施于无线装置中。在一些实施例中，举例来说，此无线装置可包含蜂窝式电话、智能电话、具有或不具有电话功能性的手持式无线装置、无线平板计算机及提供对应功能性的其它类似装置。
接下来参考图42，其示意性地描绘具有本文中所描述的一个或一个以上有利特征的实例无线装置447。在如本文中所描述的PA的偏置的上下文中，具有一个或一个以上PA的PA裸片416可为模块436的一部分。此处，在裸片416中出于示范性目的而图解说明四个PA。此模块还可包含具有如本文中所描述的一个或一个以上特征的偏置裸片417。在本发明的一些实施例中，此PA模块可促进(举例来说)无线装置447的多频带操作。
模块436中的PA可从收发器454接收其相应RF信号，所述收发器可以已知方式配置且操作以产生将放大且发射的RF信号并处理所接收信号。收发器454展示为与基带子系统453交互作用，所述基带子系统经配置以提供适合于用户的数据及/或声音信号与适合于收发器454的RF信号之间的转换。收发器454还展示为连接到经配置以管理用于无线装置的操作的功率的功率管理组件451。此功率管理还可控制基带子系统453及PA模块436的操作。
基带子系统453展示为连接到用户接口448以促进提供到用户及从用户接收的声音及/或数据的各种输入及输出。基带子系统453还可连接到存储器449，所述存储器经配置以存储数据及/或指令以促进无线装置的操作及/或给用户提供信息存储区。
在实例无线装置447中，模块436的PA的输出可通过匹配网络匹配且经由其相应双工器456及频带选择开关457路由到天线458。在一些实施例中，每一双工器可允许使用共用天线(例如，458)同时执行发射及接收操作。在图42中，所接收信号展示为路由到可包含(举例来说)低噪声放大器(LNA)的“Rx”路径(未展示)。
若干个其它无线装置配置可利用本文中所描述的一个或一个以上特征。举例来说，无线装置不必为多频带装置。在另一实例中，无线装置可包含额外天线(例如分集天线)及额外连接性特征(例如无线保真、蓝牙及GPS)。
以上对此章节中所提供的本发明的实施例的详细说明并不打算为穷尽性或将本发明限于本文中所揭示的精确形式。尽管上文出于说明性目的而描述本发明的特定实施例及实例，但如相关领域的技术人员将认识到，可在本发明的范围内做出各种等效修改。本文中所提供的本发明的教示可应用于其它系统，且因此并不打算必要地限于上文所描述的系统。可组合上文所描述的各种实施例的元件及动作以提供其它实施例。
VII.具有HBT及FET的结构的装置及方法
本发明的此章节涉及一种半导体结构，所述半导体结构包含：异质结双极晶体管(HBT)，其包含位于衬底上方的集极层，所述集极层包含半导体材料；及场效应晶体管(FET)，其位于所述衬底上方，所述FET具有在形成所述HBT的所述集极层的所述半导体材料中形成的沟道。在一些实施方案中，第二FET可经提供以便位于所述衬底上方且经配置以包含在形成所述HBT的射极的半导体材料中形成的沟道。前述特征中的一者或一者以上可实施于例如裸片、经封装模块及无线装置的装置中。本发明的所属领域的技术人员应容易地理解，本发明的这些方面可与本发明的其它方面组合以进一步改进功率放大器模块及其中使用功率放大器模块的装置的性能。
虽然特别参考在砷化镓(GaAs)材料系统中制作的装置描述，但此章节中所描述的结构可使用其它III-V半导体材料(例如磷化铟(InP)及氮化镓(GaN))制作。此外，可使用多种半导体生长、形成及处理技术中的任一者来形成层及制作本文中所描述的结构或若干结构。举例来说，可使用以下技术形成半导体层：分子束外延(MBE)、金属有机化学气相沉积(MOCVD)(有时还称为有机金属气相外延(OMVPE))或任何其它技术。此外，下文所描述的各种半导体层的厚度为接近的，且可改变为比所描述的厚度厚或薄。类似地，本文中下文所描述的经掺杂半导体层的掺杂水平为相对的。
此章节中所呈现的本发明的方面涉及一种半导体结构，所述半导体结构包含：双极装置(例如异质结双极晶体管(HBT))；及p型场效应晶体管(pFET)，其集成于共用衬底上，所述pFET通常称为BiFET且在GaAs材料系统中形成。实施例还包含互补BiFET(BiCFET)，所述BiCFET包含与HBT集成于GaAs材料系统中的p型FET(pFET)及n型FET(nFET)。以下说明含有有关本发明的实施方案的特定信息。所属领域的技术人员将认识到，本发明可以不同于本申请案中所具体论述的方式实施。
本文中所论述的绘图及其所附详细说明仅涉及本发明的示范性实施例。虽然本文中下文进一步论述的结构459图解说明包括位于半导体裸片中的衬底上方的NPN HBT及pFET的示范性BiFET，但本发明还可应用于包括PNP HBT及NFET；NPN HBT以及nFET及pFET两者；及PNP HBT以及nFET及pFET两者的BiFET。
现在参考图43，其展示图解说明根据本发明的一个实施例的包含示范性BiFET的示范性结构的截面图的示意图。结构459包含BiFET461，隔离区域466、467及469以及可为半绝缘GaAs衬底的衬底464。BiFET461包含：HBT462，其位于衬底464上方于隔离区域466与467之间；及pFET463，其位于衬底464上方于隔离区域467与469之间。隔离区域466、467及469提供与衬底464上的其它装置的电隔离且可以此项技术中已知的方式形成。
HBT462包含子集极层471、第一集极层段472、第二集极层段473、任选蚀刻停止层段474、基极层段476、射极层段477、射极盖层段478、底部触点层段479、顶部触点层段481、集极触点482、基极触点484及射极触点486。
出于本文中的说明的目的，射极可包含与射极堆叠相关联的一个或一个以上部分。在图43的实例HBT配置462中，此射极堆叠可包含射极层477、射极盖层478、底部触点层479及顶部触点层481。因此，如本文中所描述的射极可包含射极层477及/或射极盖层478。
还出于本文中的说明的目的，在GaAs/InGaP的上下文中描述实例HBT拓扑。然而，应理解，本发明的一个或一个以上特征还可应用于包含(举例来说)基于磷化铟(InP)、锑化物或氮化物的材料的用于HBT的其它材料系统。
pFET463包含背栅极触点468、轻掺杂的N型GaAs段488、轻掺杂的P型GaAs段489、任选蚀刻停止层段491(通常包括轻掺杂的N型或P型InGaP)、源极触点层492及漏极触点层493(通常包括重掺杂的P型GaAs)、栅极触点494、源极触点497以及漏极触点498。或者，任选蚀刻停止层段491可为未掺杂的。在本发明实施例中，HBT462可为与pFET463集成于互补布置中的NPN HBT。在另一实施例中，HBT462可为与nFET集成的PNP HBT，或可为与pFET463及与nFET集成的PNP HBT或NPN HBT。在本发明实施例中，pFET463可为耗尽模式FET或增强模式FET。
子集极层471位于衬底464上且可包括重掺杂的N型GaAs。子集极层471可通过使用金属有机化学气相沉积(MOCVD)工艺或其它工艺形成。第一集极层段472及集极触点482位于子集极层471上。第一集极层段472可包括轻掺杂的N型GaAs。第二集极层段473可包括轻掺杂的P型GaAs。第一集极层段472及第二集极层段473可通过使用MOCVD工艺或其它工艺形成。集极触点482可由可在子集极层471上方沉积并图案化的适当金属或金属的组合形成。
任选蚀刻停止层段474可位于第二集极层段473上且可包括轻掺杂的N型或P型InGaP。或者，任选蚀刻停止层段474可为未掺杂的。蚀刻停止层段474可通过使用MOCVD工艺或其它工艺形成。
基极层段476位于蚀刻停止层段474上且可包括重掺杂的P型GaAs。基极层段476可通过使用MOCVD工艺或其它工艺形成。
射极层段477及基极触点484位于基极层段476上。射极层段477可包括轻掺杂的N型磷化铟镓(InGaP)且可通过使用MOCVD工艺或其它工艺而在基极层段476上形成。基极触点484可包括可在基极层段476上方沉积并图案化的适当金属或金属的组合。射极盖层段478位于射极层段477上且可包括轻掺杂的N型GaAs。射极盖层段478可通过使用MOCVD工艺或其它工艺形成。
底部触点层段479位于射极盖层段478上且可包括重掺杂的N型GaAs。底部触点层段479可通过使用MOCVD工艺或其它工艺形成。
顶部触点层段481位于底部触点层段479上且可包括重掺杂的N型砷化铟镓(InGaAs)。顶部触点层段481可通过使用MOCVD工艺或其它工艺形成。射极触点486位于顶部触点层段481上且可包括可在顶部触点层段481上方沉积并图案化的适当金属或金属的组合。
在HBT462的操作期间，电流从射极触点486流动通过顶部触点层段481、底部触点层段479、射极盖层段478、射极层段477且流动到基极层段476中，且由箭头483指示。
为在HBT462的集极中形成pFET463，将轻掺杂的P型GaAs层段489定位于轻掺杂的N型GaAs层段488上方，将所述轻掺杂的N型GaAs层段定位于重掺杂的N型GaAs层段487上方。在重掺杂的N型GaAs层段487上形成背栅极触点468以形成pFET463的背栅极。背栅极触点468可包括可在重掺杂的N型GaAs层段487上方沉积并图案化的适当金属或金属的组合。
轻掺杂的N型GaAs层段488在组合物及形成上大致类似于上文所论述的第一集极层段472。轻掺杂的P型GaAs层段489在组合物及形成上大致类似于上文所论述的第二集极层段473。
轻掺杂的P型GaAs层段489形成pFET463的沟道。蚀刻停止层段491位于轻掺杂的P型GaAs层段489上且可包括轻掺杂的N型或P型InGaP。或者，蚀刻停止层段491可为未掺杂的。蚀刻停止层段491可通过使用MOCVD工艺或其它适当工艺而在轻掺杂的P型GaAs层段489上形成。当实施时，蚀刻停止层段491可具有在大约10纳米(nm)与大约15nm之间的厚度。在一个实施例中，pFET463可为增强模式FET且蚀刻停止层段491可具有小于10nm的厚度。
源极触点层492及漏极触点层493位于蚀刻停止层段491上且可包括重掺杂的P型GaAs以分别形成源极及漏极区域。源极触点层492及漏极触点层493可通过使用MOCVD工艺或其它工艺形成。源极触点497及漏极触点498位于蚀刻停止层段491上。源极触点497及漏极触点498可包括铂金(“PtAu”)或其它适当金属且可以此项技术中已知的方式形成。栅极触点494位于蚀刻停止层段491上于间隙496(其形成于源极触点层492与漏极触点层493之间)中且可包括适当金属或金属的组合。间隙496可通过利用适当蚀刻化学法来选择性地蚀刻穿透InGaAs层及GaAs层且在蚀刻停止层段491上停止而形成。在形成间隙496之后，可以此项技术中已知的方式在蚀刻停止层段491上形成栅极触点494。在一个实施例中，FET463可为增强模式FET且栅极触点494可直接在轻掺杂的P型GaAs层段489上形成。在所述实施例中，可利用适当蚀刻化学法来选择性地蚀刻穿透蚀刻停止层段491且在轻掺杂的P型GaAs层段489上停止。
因此，通过在包括HBT462的集极的层中形成pFET463，可集成pFET与NPN HBT，从而产生互补BiFET。
接下来参考图44，其展示图解说明图43的结构的替代实施例的截面图的示意图。图44中所展示的结构499包含BiCFET结构，所述BiCFET结构包含HBT502、pFET503及nFET504。将不再详细描述图44中的类似于图43中的对应元件及结构的元件及结构。
BiCFET501包含：HBT502，其位于隔离区域506与隔离区域507之间；pFET503，其位于隔离区域507与隔离区域509之间；及nFET504，其位于隔离区域509与隔离区域510之间。
HBT502包含子集极层511、第一集极层段512、第二集极层段513、任选蚀刻停止层段514、基极层段516、射极层段517、射极盖层段518、第二任选蚀刻停止层519、底部触点层段521、顶部触点层段522、集极触点523、基极触点524及射极触点525。
作为本文中的说明，射极可包含与射极堆叠相关联的一个或一个以上部分。在图44的实例HBT配置502中，此射极堆叠可包含射极层517、射极盖层518、第二蚀刻停止层519、底部触点层521及顶部触点层522。因此，如本文中所描述的射极可包含射极层517及/或射极盖层518。
还如本文中描述，在GaAs/InGaP的上下文中描述实例HBT拓扑。然而，应理解，本发明的一个或一个以上特征还可应用于包含(举例来说)基于磷化铟(InP)、锑化物或氮化物的材料的用于HBT的其它材料系统。
pFET503包含位于轻掺杂的N型GaAs层段527上方的轻掺杂的P型GaAs层段529，所述轻掺杂的N型GaAs层段位于重掺杂的N型GaAs层段526上方。背栅极触点508在重掺杂的N型GaAs层段526上形成以形成pFET503的背栅极。背栅极触点508可由可在重掺杂的N型GaAs层段526上方沉积并图案化的适当金属或金属的组合形成。
轻掺杂的P型GaAs层段529形成pFET503的沟道。蚀刻停止层段531位于轻掺杂的P型GaAs层段529上且可包括轻掺杂的N型或P型InGaP。或者，任选蚀刻停止层段531可为未掺杂的。蚀刻停止层段531可通过使用MOCVD工艺或其它适当工艺而在轻掺杂的P型GaAs层段529上形成。当实施时，蚀刻停止层段531可具有在大约10纳米(nm)与大约15nm之间的厚度。源极触点层533及漏极触点层538位于蚀刻停止层段531上且可包括重掺杂的P型GaAs以分别形成源极及漏极区域。源极触点542及漏极触点544位于蚀刻停止层段531上于其相应触点层533及538上方。栅极触点541位于蚀刻停止层段531上于间隙540(其形成于源极区域533与漏极区域538之间)中且可包括适当金属或金属的组合。
为在包括HBT462的射极的层中形成nFET504，将轻掺杂的P型GaAs层段530定位于轻掺杂的N型GaAs层段528上方，将所述轻掺杂的N型GaAs层段定位于重掺杂的N型GaAs层段526上方。轻掺杂的N型GaAs层段528在组合物及形成上大致类似于上文关于图43所论述的第一集极层段472。轻掺杂的P型GaAs层段530在组合物及形成上大致类似于上文在图43中论述的第二集极层段473。
蚀刻停止层段532位于轻掺杂的P型GaAs层段530上且类似于蚀刻停止层段531。
重掺杂的P型GaAs层段534位于蚀刻停止层段532上且在组合物及形成上大致类似于上文所论述的基极层段476。背栅极触点536在重掺杂的P型GaAs层段534上形成以形成nFET504的背栅极。背栅极触点536可包括可在重掺杂的P型GaAs层段534上方沉积并图案化的适当金属或金属的组合。轻掺杂的N型InGaP段537位于重掺杂的P型GaAs段534上且在组合物及形成上大致类似于上文所论述的射极层段477。
轻掺杂的N型GaAs层段539位于轻掺杂的N型InGaP层段537上且在组合物及形成上大致类似于上文所论述的射极盖层段478。轻掺杂的N型GaAs层段539形成nFET504的沟道。第二任选蚀刻停止层段543位于轻掺杂的N型GaAs层段539上且可包括轻掺杂的N型或P型InGaP。或者，第二任选蚀刻停止层段543可为未掺杂的。第二任选蚀刻停止层段543可通过使用MOCVD工艺或其它适当工艺而在轻掺杂的N型GaAs层段539上形成。在本发明的实施例中，第二任选蚀刻停止层段543可具有在大约10nm与大约15nm之间的厚度。在一实施例中，nFET504可为增强模式FET且蚀刻停止层段543可具有小于10nm的厚度。
源极区域546及漏极区域547位于第二任选蚀刻停止层段543上且可包括重掺杂的N型GaAs。源极区域546及漏极区域547可通过使用MOCVD工艺或其它工艺形成。触点层段548及549分别位于源极区域546及漏极区域547上且可包括重掺杂的N型InGaAs。触点层段548及549可通过使用MOCVD工艺或其它工艺形成。
源极触点551及漏极触点552分别位于顶部触点层段547及548上。栅极触点553位于第二任选蚀刻停止层段543上于间隙554中。间隙554可通过利用适当蚀刻化学法来选择性地蚀刻穿透InGaAs层及GaAs层且在第二任选蚀刻停止层段543上停止而形成。在形成间隙554之后，可以此项技术中已知的方式在第二任选蚀刻停止层段543上形成栅极触点553。在本发明的实施例中，nFET504可为增强模式FET且栅极触点553可直接在轻掺杂的N型GaAs层段539上形成。在所述实施例中，可利用适当蚀刻化学法来选择性地蚀刻穿透第二任选蚀刻停止层段543且在轻掺杂的N型GaAs层段539上停止。
因此，可制作BiCFET，所述BiCFET包含与NPN或PNP HBT一起在GaAs衬底上形成的互补pFET503及nFET504。
在如本文中所描述的一些实施例中，蚀刻停止层(例如，474、491、514、519、531、532及543)中的一些或所有蚀刻停止层可包含磷化铟镓(InGaP)或砷化铟镓(InGaAs)。此蚀刻停止层可具有在10纳米(nm)与15nm之间的厚度范围。还可实施其它厚度范围。在一些实施例中，前述蚀刻停止层中的一些或所有蚀刻停止层可包含具有对(举例来说)FET的沟道的蚀刻敏感性的任何材料。此材料可在适当厚度中或在适当厚度范围内实施以便实现与前述实例材料InGaP或InGaAs类似的结果。
图45展示可经实施以制作图43的实例BiFET461或图44的实例BiCFET501的一部分的过程555。在框556中，可提供半导体衬底。在一些实施例中，此半导体层可包含本文中所揭示的一个或一个以上层，包含半绝缘GaAs层(例如图43及44的实例层464及505)。在框557中，可形成异质结双极晶体管(HBT)以便包含安置于衬底上方的集极层。在一些实施例中，此集极层可包含本文中所揭示的一个或一个以上层，包含p-GaAs层(图43中的473及图44中的513)。在框558中，可形成场效应晶体管(FET)以便包含安置于衬底上方且由与HBT的集极层相同的材料形成的沟道区域。在一些实施例中，此沟道区域可包含本文中所揭示的一个或一个以上层，包含p-GaAs层(图43中的489及图44中的529)。在一些实施方案中，可形成与HBT(例如，基极、射极及触点)及FET(例如，源极、漏极及触点)相关联的其它结构。
图46展示可经实施以制作图44的实例BiCFET501的过程559。在框561中，可提供半导体衬底。在一些实施例中，此半导体层可包含本文中所揭示的一个或一个以上层，包含半绝缘GaAs层(例如图44的实例层505)。在框562中，可在衬底层上方形成子集极层。在一些实施例中，此子集极层可包含本文中所揭示的一个或一个以上层，包含n+GaAs层(图44中的511及/或526)。在框563中，可在子集极层上方形成HBT。在一些实施例中，此HBT可经形成以便包含本文中参考图44所描述的实例层，包含集极513、512(例如，p-GaAs)，基极516(例如，p+GaAs)，射极517(例如，n-InGaP)及射极盖518(例如，n-GaAs)。在框564中，可在子集极层上方形成第一FET，以使得其沟道区域由与HBT的集极区域相同的材料形成。在一些实施例中，此第一FET可经形成以便包含本文中参考图44所描述的实例层，包含沟道层529(例如，p-GaAs)，源极触点层533(例如，p+GaAs)及漏极触点层538(例如，p+GaAs)。在框566中，可在子集极层上方形成第二FET，以使得其沟道区域由与HBT的射极盖区域相同的材料形成。在一些实施例中，此第二FET可经形成以便包含本文中参考图44所描述的实例层，包含沟道层539(例如，n-GaAs)，源极触点层546(例如，n+GaAs)及漏极触点层547(例如，n+GaAs)。
图47、48及49在图43及44的实例配置的上下文中展示可为比参考图45及46所描述的过程更特定的实例的过程。图47展示可经实施以制作HBT(例如图43及44的所述HBT)的过程567。图48展示可经实施以制作FET(例如图43及44的所述FET)的过程581。图49展示可经实施以制作第二FET(例如图44的所述第二FET)的过程588。出于图47、48及49的说明的目的，将假设提供半导体衬底(例如半绝缘GaAs)及子集极层(例如n+GaAs)。
可按顺序、在适当的情况下并行或以其任何组合执行实例过程567、581及588。本文中更详细地描述集成HBT与一个或一个以上FET的此些方案的实例。
在其中制作HBT的图47的实例过程567中，在框568中，可在子集极层上形成第一集极层(例如，n-GaAs)。在框569中，可在第一集极层上形成第二集极层(例如，p-GaAs)。在框571中，可在第二集极层上形成第一蚀刻停止层(例如，n-InGaP或p-InGaP)。在框572中，可在第一蚀刻停止层上形成基极层(例如，p+GaAs)。在框573中，可在基极层上形成射极层(例如，n-InGaP)。在框574中，可在射极层上形成射极盖层(例如，n-GaAs)。在框576中，可在射极盖层上形成第二蚀刻停止层(例如，n-InGaP或p-InGaP)。在框577中，可在第二蚀刻停止层上形成射极的底部触点层(例如，n+GaAs)。在框578中，可在底部触点层上形成射极的顶部触点层(例如，InGaAs)。在框579中，可形成射极、基极及集极的触点以便产生HBT配置，例如图43及44的所述HBT配置(462、502)。
在图48的其中制作第一FET(例如，pFET)的实例过程581中，在框582中，可在子集极层上形成经掺杂层(例如，n-GaAs)。在框583中，可在经掺杂层上形成沟道层(例如，p-GaAs)。在框584中，可在沟道层上形成第一蚀刻停止层(例如，n-InGaP或p-InGaP)。在框586中，可在第一蚀刻停止层上形成源极及漏极触点层(例如，p+GaAs)。在框587中，可形成源极、漏极、栅极及背栅极的触点以便产生FET配置，例如图43及44的实例pFET463及503。
在图49的其中制作第二FET(例如，nFET)的实例过程588中，在框589中，可在子集极层上形成第一经掺杂层(例如，n-GaAs)。在框591中，可在第一经掺杂层上形成第二经掺杂层(例如，p-GaAs)。在框592中，可在第二经掺杂层上形成第一蚀刻停止层(例如，n-InGaP或p-InGaP)。在框593中，可在第一蚀刻停止层上形成第三经掺杂层(例如，p+GaAs)。在框594中，可在第三经掺杂层上形成第四经掺杂层(例如，n-InGaP)。在框596中，可在第四经掺杂层上形成沟道层(例如，n-GaAs)。在框597中，可在沟道层上形成第二蚀刻停止层(例如，n-InGaP或p-InGaP)。在框598中，可在第二蚀刻停止层上形成源极及漏极区域(例如，n+GaAs)。在框599中，可在源极及漏极区域上形成源极及漏极触点层(例如，InGaAs)。在框601中，可形成源极、漏极、栅极及背栅极的触点以便产生FET配置，例如图44的实例nFET(504)。
在一些实施方案中，HBT与一个或一个以上FET的前述集成可以若干种方式实现，包含再生长方法、两步骤方法及/或共集成方法。在再生长方法中，再生长可涉及选择区、多层及/或预图案化多层技术。选定区技术可包含生长一个装置、在一个或一个以上选定区中进行蚀刻及接着在所述选定区中生长另一装置。多层技术可包含单个生长期，其中装置层被堆叠而非合并或共享。预图案化多层技术可包含选择性蚀刻衬底，之后沉积两个或两个以上装置的层。
在两步骤生长方法中，可首先形成一个装置，后续接着邻近于第一装置形成另一装置。在集成三个装置(例如图44的实例)的上下文中，可将此两步骤生长延伸为包含第三装置的第三步骤生长。
在共集成方法中，单个生长可产生由两个或两个以上装置共享的层。在一些实施方案中，共集成方法可包含构成两个或两个以上装置的大多数层的单个生长产生的层。
图50展示在一些实施例中，与本文中所描述的BiFET及/或BiCFET配置相关联的一个或一个以上特征可实施为半导体裸片602的一部分。举例来说，此裸片可包含具有如根据本文中所提供的结构及方法形成的一个或一个以上BiFET及/或BiCFET装置604的功率放大器(PA)电路603。
此PA电路603可经配置以便放大输入RF信号(RF_IN)以产生为经放大输出RF信号(RF_OUT)。
图51展示包含由PA/开关控制器608控制的PA电路607的另一实例裸片606。控制器608可经配置以包含如根据本发明的结构及方法形成的一个或一个以上BiFET及/或BiCFET装置604。
图52展示在本发明的一些实施例中，裸片(例如图51的实例裸片606)可实施于经封装模块609中。裸片606可包含PA607及具有BiFET(及/或BiCFET)604的控制器608，所述BiFET具有如本文中所描述的有利特征中的一者或一者以上。此模块可进一步包含经配置以促进去往及来自裸片606的信号及/或电力的通过的一个或一个以上连接611。此模块可进一步包含给裸片606提供例如保护(例如，物理、电磁屏蔽等)的功能性的一个或一个以上封装结构612。连接611及封装结构612可根据本发明的其它有利方面实施以进一步改进功率放大器、功率放大器模块及其中使用功率放大器、功率放大器模块的无线装置的性能。
图53展示在一些实施例中，例如图51的裸片606或图52的模块609的组件可包含于无线装置613(例如蜂窝式电话、智能电话或可受益于本发明的有利方面的其它此类无线装置)中。在图53中，将经封装RF模块609描绘为无线装置613的一部分；且将此模块展示为包含具有如本文中所描述的一个或一个以上特征的BiFET及/或BiCFET604。在一些实施例中，还可利用具有类似功能性的未经封装裸片来实现类似功能性。无线装置613描绘为包含其它共用组件(例如RFIC616及天线617)。无线装置613还可经配置以接纳电源，例如电池614。
尽管已在此章节中描述本发明的各种实施例，但所属领域的技术人员将显而易见，更多实施例及实施方案是可能的，此将在本发明的范围内。举例来说，本文中的本发明不限于砷化镓材料系统且可与如贯通本发明的全文描述的本发明的任何其它数目个相关方面、所要方面或适合方面组合，以甚至进一步改进集成电路、功率放大器、功率放大器模块及其中使用集成电路、功率放大器、功率放大器模块的装置的性能。
VIII.具有半导体电阻器的RF功率放大器
在许多情形中，减小射频(RF)装置(例如功率放大器(PA))的成本为合意的。移除过程步骤及/或使用不涉及额外处理步骤的“自由”装置为可如何实现此成本减小的实例。如本文中所描述且贯通如与本发明的其它方面相关的本发明，半导体电阻器可提供此些有利成本减小。还如本文中所描述，还可借助半导体电阻器实现其它优点。举例来说，取决于可用电阻值，可提供较小电阻器占用面积，此又可帮助缩小裸片大小。裸片大小的此减小可进一步减小成本。在另一实例中，一些半导体电阻器可对也形成所述电阻器的相同半导体材料的条件敏感。如上文所指示，本发明的这些方面可与本发明的其它方面组合以进一步改进功率放大器模块及其中使用功率放大器模块的装置的性能。
接下来现在继续参考图54，其图解性地展示根据本发明的其它方面的具有集成电路(IC)619的半导体裸片618。在本发明的一些实施例中，此IC可包含一个或一个以上半导体电阻器621。本文中下文更详细地描述此半导体电阻器的实例。
图55展示具有在半导体衬底630(例如，半绝缘GaAs)上形成的层堆叠的HBT622的实例。如本文中借助于实例所描述，此堆叠的不同层可用作半导体电阻器。应理解，虽然在HBT结构的上下文中描述此些实例，但半导体电阻器还可基于与其它类型的堆叠装置相关联的层而形成。此外，虽然在图55中所展示的所述层材料的上下文中描述层材料的各种实例，但应进一步理解，还可利用其它材料。
如图55中所展示，子集极层623(例如，n+GaAs)可在衬底630上方形成。集极层624(例如，n-GaAs)可在子集极层623上方形成。基极层625(例如，p+GaAs)可在集极层624上方形成。射极层626(例如，n-InGaP)可在基极层625上方形成。射极盖层627(例如，n-GaAs)可在射极层626上方形成。底部触点层628(例如，n+GaAs)可在射极盖层627上方形成。顶部触点层629(例如，InGaAs)可在底部触点层628上方形成。
如图55中所进一步展示，集极触点631可在子集极层623上形成。基极触点632可在基极层625上形成。射极触点633可在顶部触点层629上形成。
图56A到56G展示可使用与图55的实例HBT622相关联的各种层形成的半导体电阻器的实例。图56A-1到56G-1分别是图56A到56G的半导体电阻器的电示意图。图56A到56G的半导体电阻器的电阻可基于金属-半导体界面的接触电阻及一个或一个以上半导体区域的电阻。在一些实施方案中，半导体电阻器的电阻可基于金属-半导体界面的接触电阻及两个或两个以上半导体区域的电阻。
在图56A中所展示的实例中，在裸片618上形成的半导体电阻器621可包含在形成HBT622的子集极623的步骤期间形成的经隔离电阻性区域634。此电阻性区域可由(举例来说)n+GaAs形成，且通过隔离特征638及639而与HBT622及裸片618的其它部分隔离。电触点640可在电阻性区域634上形成以使得半导体电阻器621可用于电路中。
在本发明的一些实施方案中，可在HBT622的其它上部层的形成期间遮蔽电阻性区域634。在完成HBT622后，可移除电阻性区域634上方的掩模。接着，可在其它触点(例如，631、632及633)的形成期间形成电阻性区域634的电触点640。
图56A-1是图56A的半导体电阻器106的电示意图。如图56A-1中所展示，两个电触点640之间的电阻可由金属-半导体界面的接触电阻RC A模型化，所述接触电阻与电阻性区域634的电阻及金属-半导体界面的另一接触电阻RC A串联。金属-半导体界面的接触电阻Rc可与
Figure BDA0000391305090001092
成比例，其中
Figure BDA0000391305090001091
为势垒高度(其取决于接触金属的功函数)，且Nd为邻接接触金属的半导体材料的掺杂浓度。当邻接电触点的半导体层具有不同掺杂浓度时，图56A-1到56G-1中的接触电阻彼此不同。图56A-1到56G-1中的不同接触电阻可贡献于具有选定电阻值的半导体电阻器621。
在图56B中所展示的实例中，在裸片618上形成的半导体电阻器621可包含在形成HBT622的集极624的步骤期间形成的经隔离电阻性区域645。经隔离电阻性区域645可在电阻性区域634上方形成，如所图解说明。此电阻性区域645可由(举例来说)n-GaAs形成，且通过隔离特征638及639与HBT622及裸片618的其它部分隔离。电触点641可在电阻性区域645上形成以使得半导体电阻器621可用于电路中。
在一些实施方案中，可在HBT622的其它上部层的形成期间遮蔽电阻性区域645。在完成HBT622后，可移除电阻性区域645上方的掩模。接着，可在其它触点(例如，631、632、633)的形成期间形成电阻性区域645的电触点641。
图56B-1是图56B的半导体电阻器621的电示意图。图56B-1的示意图具有不同于图56A-1的示意图的接触电阻值。另外，图56B-1的示意图还包含与电阻性区域634的电阻并联的电阻性区域645的电阻。如图56BB-2中所展示，两个电触点641之间的电阻可由金属-半导体界面的接触电阻RC B模型化，所述接触电阻与电阻性区域612及电阻性区域614的并联电阻串联，且进一步与金属-半导体界面的另一接触电阻RC B串联。
在图56C中所展示的实例中，在裸片618上形成的半导体电阻器621可包含在形成HBT622的基极625的步骤期间形成的额外经隔离电阻性区域650。此电阻性区域可由(举例来说)p+GaAs形成，且通过隔离特征638及639与HBT622及裸片618的其它部分隔离。电触点642可在电阻性区域650上形成以使得半导体电阻器621可用于电路中。
在一些实施方案中，可在HBT622的其它上部层的形成期间遮蔽电阻性区域650。在完成HBT622后，可移除电阻性区域650上方的掩模。接着，可在其它触点(例如，631、632及633)的形成期间形成电阻性区域650的电触点642。
图56C-1是图56C的半导体电阻器621的电示意图。图56C-1的示意图具有不同于图56A-1及56B-1的示意图的接触电阻值。图56C-1的示意图包含电阻性区域645与电阻性区域650之间的PN结处的二极管。应加反向偏置于这些二极管中的一者。因此，电阻性区域634及645的电阻不应显著贡献于电触点642之间的电阻。因此，电触点642之间的电阻可由金属-半导体界面的接触电阻RC C接近，所述接触电阻与电阻性区域650的电阻串联，且进一步与金属-半导体界面的另一接触电阻RC C串联。
在图56D中所展示的实例中，在裸片618上形成的半导体电阻器621可包含在形成HBT622的射极626的步骤期间形成的经隔离电阻性区域655。此电阻性区域可由(举例来说)n-InGaP形成且与HBT622及裸片618的其它部分隔离，如所图解说明。电触点643可在电阻性区域655上形成以使得半导体电阻器621可用于电路中。
在一些实施方案中，可在HBT622的其它上部层的形成期间遮蔽电阻性区域655。在完成HBT622后，可移除电阻性区域655上方的掩模。接着，可在其它触点(例如，631、632及633的形成期间形成电阻性区域655的电触点643。
图56D-1是图56D的半导体电阻器621的电示意图。图56D-1的示意图包含电阻性区域650与电阻性区域655之间的PN结处的二极管。应加反向偏置于这些二极管中的一者。因此，电阻性区域634、645及650的电阻不应显著贡献于电触点643之间的电阻。因此，电触点643之间的电阻可由金属-半导体界面的接触电阻RC D接近，所述接触电阻与电阻性区域655的电阻及金属-半导体界面的另一接触电阻RC D串联。
在图56E中所展示的实例中，在裸片618上形成的半导体电阻器621可包含在形成HBT622的射极盖627的步骤期间形成的额外经隔离电阻性区域635。此电阻性区域可由(举例来说)n-GaAs形成且与HBT622及裸片618的其它部分隔离，如所图解说明。电触点644可在电阻性区域635上形成以使得半导体电阻器621可用于电路中。
在一些实施方案中，可在HBT622的其它上部层的形成期间遮蔽电阻性区域635。在完成HBT622后，可移除电阻性区域635上方的掩模。接着，可在其它触点(例如，举例来说，触点631、632及633)的形成期间形成电阻性区域635的电触点644。
图56E-1是图56E的半导体电阻器621的电示意图。图56E-1的示意图类似于图56E-1的示意图，惟电阻性区域635的电阻经包含以与电阻性区域655的电阻并联且金属-半导体界面的接触电阻为不同的除外。电触点644之间的电阻可由金属-半导体界面的接触电阻RC E接近，所述接触电阻与电阻性区域655及635的并联电阻串联，且进一步与金属-半导体界面的另一接触电阻RC E串联。
在如接下来在图56F中展示的本发明的实例中，在裸片618上形成的半导体电阻器621可包含在形成HBT622的底部触点层628的步骤期间形成的经隔离电阻性区域636。此电阻性区域可由(举例来说)n+GaAs形成且与HBT622及裸片618的其它部分隔离，如所图解说明。电触点646可在电阻性区域636上形成以使得半导体电阻器621可用于电路中。
在本发明的一些实施方案中，可在HBT622的其它上部层的形成期间遮蔽电阻性区域636。在完成HBT622后，可移除电阻性区域636上方的掩模。接着，可在其它触点(例如触点631、632及633)的形成期间形成电阻性区域636的电触点646。
图56F-1是图56F的半导体电阻器621的电示意图。图56F-1的示意图类似于图56E-1的示意图，惟电阻性区域636的电阻经包含以与电阻性区域655及635的电阻并联且金属-半导体界面的接触电阻为不同的除外。触点646之间的电阻可由金属-半导体界面的接触电阻RC F接近，所述接触电阻与电阻性区域655、635及636的并联电阻串联，且进一步与金属-半导体界面的另一接触电阻RC F串联。
在图56G中所展示的实例中，在裸片618上形成的半导体电阻器621可包含在形成HBT622的顶部触点层629的步骤期间形成的经隔离电阻性区域637。此电阻性区域可由(举例来说)n-InGaAs形成且与HBT622及裸片618的其它部分隔离，如所图解说明。电触点647可在电阻性区域637上形成以使得半导体电阻器621可用于电路中。
在一些实施方案中，可在HBT622的任何其它上部层的形成期间遮蔽电阻性区域637。在完成HBT622后，可移除电阻性区域637上方的掩模。接着，可接着在其它触点(例如触点631、632及633)的形成期间形成电阻性区域637的电触点647。
图56G-1是图56G的半导体电阻器621的电示意图。图56G-1的示意图类似于图56F-1的示意图，惟金属-半导体界面的接触电阻为不同的且电阻性区域637的电阻经包含以与电阻性区域655、635及636的电阻并联除外。电触点647之间的电阻可由金属-半导体界面的接触电阻RC G接近，所述接触电阻与电阻性区域655、635、636及637的并联电阻串联，且进一步与金属-半导体界面的另一接触电阻RC G串联。
在图56A到56G的实例配置中，电阻器621的顶部层的电阻性区域可表示HBT622堆叠中的对应层。因此，举例来说，电阻性区域645对应于集极624。类似地，电阻性区域650对应于基极625。电阻器621中的一个或一个以上电阻性区域的电阻可贡献于电阻器621的总电阻。在一些情形中，电阻器621中的两个或两个以上电阻性区域的电阻可贡献于电阻器621的总电阻。如上文所论述，在一些实施方案中，与来自包含电触点的一个或一个以上上部层的贡献相比，下部层可对半导体电阻器621的电阻具有相对小贡献。在一些情形中，电阻器621的顶部层的电阻可与HBT622的对应层的特性的测量相关。
图56A到56G的实例配置展示堆叠装置中的层中的一些或所有层中的一选定者可用以形成半导体电阻器。图57A中示意性地描绘此概念，其中裸片618被展示为包含具有多个层的堆叠装置。在此多个层当中的是选定层651；且可存在在上方(共同描绘为652)及/或在下方共同描绘为649的额外层。为形成对应于选定层651的电阻性区域654，可在对应下部部分或若干部分649的形成期间分别形成层653或共同描绘为653的若干层。接着，可在选定层651的形成期间形成所要电阻性区域654。如果需要形成堆叠648的上部部分652，那么可在此些形成步骤期间遮蔽电阻性区域654。在完成此些步骤后，可移除掩模以允许形成电触点656。具有触点656的所得电阻性区域654接着形成半导体电阻器621。
在一些实施例中，电阻性区域654可具有：厚度“t”，其与堆叠648的选定层651的所述厚度大致相同；及横向尺寸“d1”及“d2”，如图57A及57B中所展示。此些尺寸可经选择以产生例如电阻器621的所要电阻及占用面积大小的特征。
图57C展示参考图57A及57B所描述的半导体电阻器621可示意性地表示为具有电阻“R”的电阻器。本文中更详细地描述可如何在不同应用中利用此电阻器的实例。
图58展示在一些实施例中，在裸片上形成且具有本文中所描述的一个或一个以上特征的半导体电阻器621可与在同一裸片上形成的堆叠装置(例如晶体管648(例如，HBT))耦合。图59A、59B及59C展示图58的配置的不同实例实施例。在所图解说明的实例中，半导体电阻器621展示为给HBT648的基极(图59A)、HBT648的射极(在实例NPN配置的上下文中，图59B)及HBT648的集极(图59C)提供镇流电阻。关于半导体镇流的额外细节可在标题为“具有半导体镇流的HBT(HBT WITH SEMICONDUCTORBALLASTING)”的美国专利第5,378,922号中找到，所述专利以全文引用方式明确并入本文中且被视为本申请案的说明书的一部分。
在一些实施例中，具有如本文中所描述的一个或一个以上特征的电阻器621可出于除镇流之外的目的而耦合到晶体管648。在一些实施例中，此电阻器可用于具有晶体管的电路中；但不必要与所述晶体管直接耦合。
在一些实施例中，具有如本文中所描述的一个或一个以上特征的电阻器可实施于裸片上且连接到位于裸片外部的另一电路。举例来说，图60展示其中半导体电阻器621在裸片618上形成的实例。电阻器621的一个端子(参考为657)展示为经配置以电连接到裸片618外部的位置，且另一端子658展示为在裸片618内。裸片618可包含具有一个或一个以上晶体管648的集成电路(例如，功率放大器电路)；且此电路可从外部电路(如举例来说，通过端子659)控制。位于裸片618外部的偏置电路可为此外部电路。此偏置电路可连接到电阻器621及晶体管648以允许晶体管的操作基于从电阻器621获得的参数。由于电阻器621可由与晶体管648的层大致相同的材料形成，因此与电阻器621相关联的此参数可追踪晶体管648与电阻器两者共有的条件。此条件追踪及其应用的实例在上文在章节VI中。
如上文所指示，当与在给定裸片上制作堆叠结构相比时，制作具有如本文中所描述的一个或一个以上特征的半导体电阻器可不借助额外处理步骤或借助过程步骤的极小修改实现。虽然本文中在HBT的上下文中描述各种实例，但应理解，类似电阻器结构及制作方法可应用于其它配置。举例来说，可形成额外层以用于制作包含HBT及一个或一个以上其它晶体管结构的装置。此些装置的实例包含但不限于如上文在本发明的发明内容章节中引用的美国专利第6,906,359号及PCT公开案第WO2012/061632号。
如上文所论述，本发明的一个或一个以上特征可实施于III-V半导体裸片中。在一些实施例中，此III-V半导体裸片可包含基于GaAs的裸片。在此些基于GaAs的裸片上形成的晶体管及/或其它堆叠结构可或可不包含HBT。
如上文先前所指示，若干个有利特征可由半导体电阻器提供。举例来说，其它优点可包含其中不同电阻温度系数(TCR)值通过选择与电阻器层相关联的材料而提供的合意的特征。在另一实例中，电阻器的大小可由于可能电阻值(例如，约8欧姆/平方(例如，子集极)到约1,000欧姆/平方(例如，经植入基极层)的薄片电阻)的此范围而以合意的方式最优化或配置。在又一实例中，电阻器的RF衰减可取决于选择哪一电阻器而选择及/或调谐(例如，通过修改如何加偏置于装置上的第三端子)。
在一些实施例中，具有此章节中所描述的一个或一个以上特征的裸片可实施于经封装模块(例如上文在章节VI中关于本发明的图41A及41B所论述的经封装模块436)中。如上文所论述，图41A及41B的模块436展示为包含封装衬底437。此封装衬底可经配置以接纳多个组件，且可包含(举例来说)层压衬底。安装于封装衬底437上的组件可包含一个或一个以上半导体裸片。在所展示的实例中，PA裸片416可实施为此章节中所论述的HBT PA裸片618，且模块436可类似地包含如展示为安装于封装衬底437上的硅偏置裸片417。如实施于图41A及41B的示范性模块436中的PA裸片618可包含如此章节中所描述的晶体管648及半导体电阻器621；且偏置裸片417可包含经配置以给PA裸片618提供控制信号的电路。在此实施例中，裸片618及417可通过连接(例如连接线接合443)电连接到模块的其它部分且彼此电连接。此些连接线接合可形成于在裸片上形成的接触垫441与在封装衬底437上形成的接触垫438之间。在一些实施例中，一个或一个以上表面安装装置(SMD)442可安装于封装衬底437上以促进如借助本发明的这些方面及特征实施的模块436的各种功能性。
在一些实施例中，RF屏蔽特征(例如屏蔽线接合444)可经提供以促进一个或一个以上组件例如当前裸片HBT618、裸片417及/或SMD442)的RF屏蔽。如本发明的上下文中所论述的此RF屏蔽可抑制RF信号或噪声在此些组件与模块436外部的区之间通过。在屏蔽线接合444的实施方案中，此些线接合可在接触垫439上形成以使得屏蔽线接合444通常形成围绕所要区(例如，在模块436的周界附近)的周界。此些屏蔽线接合的尺寸及间距可经选择以提供所要RF屏蔽性质。
在一些实施例中，可如下提供三维RF屏蔽结构。如图41B中所展示，屏蔽线接合444可电连接到在封装衬底437的表面下方的接地平面440。屏蔽线接合444与接地平面440之间的此些连接可通过接触垫439及连接特征450(例如，在衬底437中形成的通孔)促进。以上屏蔽线接合444以及导电层(例如，导电涂料层)445可经提供以使得导电层445与屏蔽线接合444的上部部分电连接。因此，导电层445、屏蔽线接合444及接地平面440可形成三维RF屏蔽结构。
在本发明的一些实施例中，封装衬底437与导电层445之间的空间可填充有上文所论述的包覆模制结构446。此包覆模制结构可提供若干个合意的功能性，包含保护组件及线接合免受外部元件破坏及经封装模块436的较容易处置。
本文中下文在章节XII及XIII中进一步详细呈现根据本发明的方面的这些RF屏蔽及包覆模制结构的额外方面。
在本发明的一些实施方案中，具有本文中所描述的电阻器特征中的一者或一者以上的装置及/或电路可包含于RF装置(例如无线装置)中。此装置及/或电路可以如本文中所描述的模块化形式或以其某一组合直接实施于无线装置中。在一些实施例中，举例来说，此无线装置可包含蜂窝式电话、智能电话、具有或不具有电话功能性的手持式无线装置、无线平板计算机及现在已知或此后实现的此些类似装置。
现在往回再次参考图42，其中所描述的PA模块436可有利地借助此章节中所论述的PA裸片618实施。此模块还可包含如本文中先前所描述的偏置裸片417。在一些实施例中，此PA模块可更佳地促进(举例来说)无线装置447的多频带操作。
如上文所描述，模块436中的PA可从收发器454接收其相应RF信号，所述收发器可以已知方式配置及操作以产生将放大及发射的RF信号并处理所接收信号。收发器454展示为与基带子系统453交互作用，所述基带子系统经配置以提供适合于用户的数据及/或声音信号与适合于收发器454的RF信号之间的转换。收发器454还展示为连接到经配置以管理用于无线装置的操作的功率的功率管理组件451。此功率管理还可控制基带子系统453及模块436的操作。
基带子系统453展示为连接到用户接口448以促进提供到用户及从用户接收的声音及/或数据的各种输入及输出。基带子系统453还可连接到存储器649，所述存储器经配置以存储数据及/或指令以促进无线装置的操作及/或给用户提供信息存储区。
在实例无线装置447中，模块436的PA的输出可通过匹配网络匹配且经由其相应双工器456及频带选择开关457路由到天线458。在一些实施例中，每一双工器可允许使用共用天线(例如，458)同时执行发射及接收操作。在图42中，所接收信号展示为路由到可包含(举例来说)低噪声放大器(LNA)的“Rx”路径(未展示)。
若干个其它无线装置配置可利用本文中所描述的一个或一个以上特征。举例来说，无线装置不必为多频带装置。在另一实例中，无线装置可包含额外天线(例如分集天线)及额外连接性特征(例如无线保真、蓝牙及GPS)。任何此些无线装置可有利地并入此章节中所揭示的电阻器组合件中的任一者以使得任何PA、PA模块或使用所述PA、所述PA模块的无线装置可借此享受与其相关联的益处、优点及经改进性能。
尽管已在此章节中描述本发明的各种实施例以及相关特征、方面及特性，但所属领域的技术人员将显而易见，更多实施例及实施方案是可能的以使得将在本发明的范围内。举例来说，本文中的本发明不限于所描述的材料或系统，且可进一步个别地或以其它方式与如贯通本发明的全文所描述的本发明的任何其它数目个相关方面、所要方面或适合方面组合、集成、组装或连结在一起，以甚至进一步改进集成电路、功率放大器、功率放大器模块及其中使用集成电路、功率放大器、功率放大器模块的装置的性能。
IX.信号路径终止
本发明的此章节涉及与负载线分离的谐波终止电路。在一个实施例中，负载线经配置以在功率放大器输出的基本频率下匹配功率放大器输出处的阻抗，且谐波终止电路经配置而以对应于功率放大器输出的谐波频率的相位终止。根据特定实施例，负载线及谐波终止电路可经由功率放大器裸片的不同输出引脚电耦合到所述功率放大器裸片外部的功率放大器输出。且到此进一步，本发明的所属领域的技术人员应容易地理解，本发明的这些方面可与本发明的其它方面组合以更佳地改进功率放大器模块及其中使用功率放大器模块的装置的性能。
如通常所描述，本发明的方面涉及经配置以阻止信号的反射或若干反射的电路，例如终止电路。更具体来说，本文中的本发明的方面涉及经配置以阻止反射信号的不同频率分量的功率的部分的单独终止电路。使用本文中所描述的系统、设备及方法，电子系统(例如包含功率放大器的系统及/或经配置以发射射频(RF)信号的系统)可更高效地操作及/或消耗较少电力。例如，可将较少能量转换为RF信号的谐波频率，及/或可将来自RF信号的谐波频率分量的能量转换成在所述RF信号的基本频率下的能量。根据本文中所描述的一个或一个以上特征，可将直流(DC)能量更高效地转换成RF能量。
如上文所论述，顾客(例如原始装备制造商(OEM))通常期望高PAE及高线性。功率放大器的输出处的负载线可影响PAE及线性。输出功率放大器处的负载线可经配置以增加及/或最优化线性及/或PAE。此可包含匹配基本频率分量及/或终止功率放大器输出的一个或一个以上谐波频率分量。此负载线可由终止电路实施。
功率放大器输出可包含基本频率分量及一个或一个以上谐波频率分量。类似地，到功率放大器或功率放大器级的输入可包含基本频率分量及一个或一个以上谐波频率分量。一些常规功率放大器系统已包含单个终止电路(例如，负载线)以匹配节点处的信号的基本频率的阻抗且以对应于节点处的信号的谐波频率的相位终止。然而，调谐单个终止电路而以最优化PAE及线性两者的方式实现匹配经放大功率放大器输出信号的基本频率的阻抗且以所述经放大功率放大器输出信号的谐波频率的相位终止两者可为困难的。因此，PAE可由于最优化匹配经放大功率放大器输出的基本频率的阻抗或以谐波频率的相位终止经放大功率放大器输出中的任一者而减少。
如此章节中所描述，电子系统可包含各自耦合到信号路径中的节点(例如功率放大器输出或到功率放大器级的输入)的两个或两个以上单独终止电路。第一终止电路可经配置以匹配节点处的信号的基本频率的阻抗。在一些实施方案中，所述第一终止电路可包含于基本负载线中。与所述第一终止电路分离的第二终止电路可经配置而以对应于所述节点处的所述信号的谐波频率的相位终止。第一终止电路及第二终止电路的电路元件可经选择以便改进功率放大器系统中的PAE及线性。
在本发明的一些实施方案中，第一终止电路及/或第二终止电路的至少一部分可体现于裸片外部，所述裸片包含驱动所述裸片的输出节点(例如功率放大器裸片的功率放大器输出)的(若干)电路元件。举例来说，第一终止电路可包含一个或一个以上互连件(例如线接合)，所述一个或一个以上互连件电连接到耦合到封装衬底的功率放大器裸片的一个或一个以上引脚及与所述功率放大器裸片分离且耦合到所述封装衬底的一个或一个以上电容器。或者或另外，第二终止电路可包含一个或一个以上互连件(例如线接合)，所述一个或一个以上互连件电连接到功率放大器裸片的一个或一个以上引脚及耦合到封装衬底的一个或一个以上其它电容器。当在终止电路中包含多个互连件时，所述互连件可彼此并联耦合。在第一及第二终止电路中的至少一者中，一个或一个以上线接合可充当电感性电路元件且与耦合到封装衬底的一个或一个以上电容器串联耦合。
在裸片外部，第一终止电路及第二终止电路可具有到裸片的输出节点的不同电连接。在特定实施方案中，裸片的第一输出引脚可通过第一线接合耦合到第一终止电路，且裸片的第二输出引脚可通过第二线接合耦合到第二终止电路。在这些实施方案中的一些实施方案中，第一数目个线接合可将第一终止电路耦合到裸片的引脚，且第二数目个线接合可将第二终止电路耦合到裸片的引脚，其中第一数目不同于第二数目。根据若干个其它实施方案，裸片的第一输出引脚可通过第一凸块耦合到第一终止电路，且裸片的第二输出引脚可通过第二凸块耦合到第二终止电路。在这些实施方案中的一些实施方案中，第一数目个凸块可将第一终止电路耦合到裸片的引脚，且第二数目个凸块可将第二终止电路耦合到裸片的引脚，其中第一数目不同于第二数目。
第一终止电路及第二终止电路可包含在裸片外部的不同信号路径。例如，第一终止电路终止电路可包含实施于封装衬底上的第一迹线，且第二终止电路可包含衬底上的第二迹线。第一迹线及第二迹线可为衬底上的单独信号路径的一部分。例如，在一些实施方案中，第一迹线可为RF信号路径的一部分，且第二迹线可为DC信号路径的一部分。第一迹线及第二迹线可在裸片外部彼此电分离。
或者或另外，在裸片内，输出节点可电耦合到分支导电特征以使得输出被提供到裸片上的单独信号路径。单独信号路径可包含第一终止电路中所包含的第一路径及第二终止电路中所包含的第二路径。以此方式，第一终止电路及第二终止电路可在裸片的设计期间在裸片内单独调谐。例如，裸片中的第一信号路径可引导到裸片的第一输出引脚，且第二信号路径可在引导到第二输出引脚之前包含实施于裸片上的电容器。在一个实施例中，功率放大器的输出级的集极可通过裸片的导电特征直接电耦合到第一终止电路及第二终止电路两者。
通过使用两个或两个以上单独终止电路，每一终止电路可经调谐以阻止信号在所要频率下的反射。例如，每一终止电路的电感及/或电容可经选择以使得每一终止电路阻止信号的所要频率分量的反射。
此章节中所描述的信号路径终止的方法、系统及设备可能够实现以下有利特征中的一者或一者以上以及其它有利特征。有利地，经配置以阻止信号的两个或两个以上相异频率分量的反射的单独终止电路可增加功率放大器的PAE、线性及基带性能(举例来说，较宽广频率响应及/或较大带宽)中的一者或一者以上。在一些实施方案中，可增加功率放大器的PAE及线性两者。此外，还可增加功率放大器的优值(FOM)。此外，可延长电池寿命、可减小消散的热量、可增加单独终止电路对其阻止反射的信号的信号质量或其任何组合。当此章节中所描述的信号路径终止的方法、系统及设备与如贯通本发明的全文揭示的本发明的其它方面组合时，可实现甚至进一步优点及改进。
A.无线装置
现在参考图61A，其在示意性框图中展示可经实施以有利地包含本发明的特征的无线装置661。本文中所描述的用于阻止信号的两个或两个以上频率分量的反射的系统、方法、设备和系统中的任一者可实施于多种电子装置(例如无线装置或移动装置)中。无线装置661的实例包含但不限于蜂窝式电话(例如，智能电话)、膝上型计算机、平板计算机、个人数字助理(PDA)、电子书读取器、便携式数字媒体播放器及当前已知或此后实现的其它此些装置。例如，无线装置661可为经配置以使用(举例来说)全球移动系统(GSM)、码分多址(CDMA)，3G、4G、长期演进(LTE)等等或其任何组合通信的多频带及/或多模式装置(例如多频带/多模式移动电话)。
在特定实施例中，无线装置661可包含RF前端662、收发器组件663、天线664、功率放大器665、控制组件666、计算机可读媒体667、处理器668、电池669及供应控制块670或其任何组合。
收发器组件663可产生RF信号以供经由天线664发射。此外，收发器组件663可从天线664接收传入RF信号。
应理解，与RF信号的发射及接收相关联的各种功能性可由在图61A中共同表示为收发器663的一个或一个以上组件实现。举例来说，单个组件可经配置以提供发射及接收功能性两者。在另一实例中，发射及接收功能性可由单独组件提供。
类似地，还应理解，与RF信号的发射及接收相关联的各种天线功能性可由在图61A中共同表示为天线664的一个或一个以上组件实现。举例来说，单个天线可经配置以提供发射及接收功能性两者。在另一实例中，发射及接收功能性可由单独天线提供。在又一实例中，可借助不同天线提供与无线装置661相关联的不同频带。
如图61A中所表示，将来自收发器663的一个或一个以上输出信号描绘为经由一个或一个以上发射路径经由RF前端662提供到天线664。在所展示的实例中，不同发射路径可表示与不同频带及/或不同功率输出相关联的输出路径。例如，所展示的两个实例功率放大器665可表示与不同功率输出配置(例如，低功率输出及高功率输出)相关联的放大及/或与不同频带相关联的放大。在一些实施方案中，发射路径中的一者或一者以上中可包含一个或一个以上终止电路。
在图61A中，将来自天线664的一个或一个以上经检测信号描绘为经由一个或一个以上接收路径提供到收发器663。在所展示的实例中，不同接收路径可表示与不同频带相关联的路径。举例来说，所展示的四个实例路径可表示一些无线装置具备的四频带能力。
为促进接收与发射路径之间的切换，RF前端662可经配置以将天线664电连接到选定发射或接收路径。因此，RF前端662可提供与无线装置661的操作相关联的若干个切换功能性。在特定实施例中，RF前端662可包含经配置以提供与(举例来说)不同频带之间的切换、不同功率模式之间的切换、发射与接收模式之间的切换或其某一组合相关联的功能性的若干个开关。RF前端662还可经配置以提供包含信号的滤波的额外功能性。举例来说，RF前端662可包含一个或一个以上双工器。此外，在一些实施方案中，RF前端662可包含经配置以阻止信号的频率分量的反射的一个或一个以上终止电路。
无线装置661可包含一个或一个以上功率放大器665。RF功率放大器可用以使具有相对低功率的RF信号的功率升压。此后，经升压RF信号可用于多种目的，包含驱动发射器的天线。功率放大器665可包含于电子装置(例如移动电话)中以放大RF信号以供发射。举例来说，在具有用于在3G及/或4G通信标准下通信的架构的移动电话中，可使用功率放大器来放大RF信号。管理RF信号的放大可为合意的，这是因为所要发射功率电平可取决于用户远离基站及/或移动环境多远。功率放大器还可用以帮助随时间调节RF信号的功率电平，以便在经指派接收时槽期间阻止发射信号干扰。功率放大器模块可包含一个或一个以上功率放大器。
图61A图解说明，在特定实施例中，可提供控制组件666，且此组件可经配置以提供与RF前端662、功率放大器665、供应控制件670及/或其它操作组件的操作相关联的各种控制功能性。
在特定实施例中，处理器668可经配置以促进本文中所描述的各种过程的实施。出于说明的目的，还可参考流程图图解说明及/或方法、设备(系统)及计算机程序产品的框图描述本发明的实施例。应理解，流程图图解说明及/或框图的每一框及流程图图解说明及/或框图中的框的组合可由计算机程序指令实施。这些计算机程序指令可提供到通用计算机、专用计算机或其它可编程数据处理设备的处理器以产生机器，以使得经由计算机或其它可编程数据处理设备的处理器执行的指令形成用于实施流程图及/或框图框或若干框中所规定的动作的构件。
在特定实施例中，这些计算机程序指令还可存储于计算机可读存储器667中，所述计算机可读存储器可指导计算机或其它可编程数据处理设备以特定方式操作以使得存储于所述计算机可读存储器中的指令产生包含实施流程图及/或框图框或若干框中所规定的动作的指令的制造物件。计算机程序指令还可加载到计算机或其它可编程数据处理设备上以致使在计算机或其它可编程设备上执行一系列操作以产生计算机实施的过程，以使得在计算机或其它可编程设备上执行的指令提供用于实施流程图及/或框图框或若干框中所规定的动作的操作。
所图解说明的无线装置661还包含供应控制件670，所述供应控制件可用以将电力供应提供到功率放大器665中的一者或一者以上。举例来说，供应控制件670可为DC/DC转换器。然而，在特定实施例中，供应控制件670可包含其它功能，例如，举例来说，经配置以基于将放大的RF信号的包络使提供到功率放大器665的供应电压变化的包络追踪器。
供应控制件670可电连接到电池669，且供应块670可经配置以基于DC/DC转换器的输出电压使提供到功率放大器665的电压变化。电池669可为供在无线装置661中使用的任何适合电池，包含(举例来说)锂离子电池。通过减小功率放大器665的输出信号的反射，电池669的电力消耗可减小，借此改进无线装置661的性能。例如，本文中所描述的终止电路可延长电池669放电所花费的时间量。
图61B是可实施本发明的一个或一个以上方面的另一说明性无线装置672的示意性框图。在一些实施方案中，图61B的说明性无线装置672可为移动电话。本文中所描述的终止电路的特征的任何组合可连同功率放大器一起实施于(举例来说)无线装置672的2.5G模块及/或3G/4G前端模块(FEM)中。
所图解说明的无线装置672包含主要天线673、开关模块674、2.5G模块676、3G/4G前端模块677、LNA模块678、分集天线679、分集前端模块681、收发器682、全球定位系统(GPS)_天线683、功率管理控制器684、基带应用处理器686、存储器687、用户接口688、加速度计689、相机691、WLAN/FM蓝牙芯片上系统(SOC)692、WLAN蓝牙天线693及FM天线694。应理解，无线装置672可包含比图61B中所图解说明多或少的组件。
收发器682可为多模式收发器。收发器682可用以使用多种通信标准(举例来说，包含全球移动通信系统(GSM)、码分多址(CDMA)、宽带CDMA(W-CDMA)、增强数据速率GSM演进(EDGE)、其它专利性及非专利性通信标准或其任何组合)产生且处理RF信号。如所图解说明，收发器682电耦合到2.5G模块676及3G/4G前端模块677。2.5G模块676及3G/4G前端模块677中的功率放大器可使具有相对低功率的RF信号的功率升压。此后，经升压RF信号可用以驱动主要天线673。此些功率放大器可包含本文中所描述的终止电路中的任一者以减小输入及/或输出处的反射及/或噪声。开关模块674可将2.5G模块676及3G/4G前端模块677中的功率放大器选择性地电耦合到主要天线673。开关模块674可将主要天线673电连接到所要发射路径。
在特定实施方案中，分集前端模块681及分集天线679可通过减小视线损耗及/或减轻相移、时间延迟及/或与主要天线673的信号干扰相关联的失真的影响而帮助改进无线连结的质量及/或可靠性。在一些实施例中，多个分集前端模块及分集天线可经提供以进一步改进分集。
无线装置672可包含可产生且处理所接收WLAN蓝牙及/或FM信号的WLAN/FM蓝牙SOC模块692。举例来说，WLAN/FM蓝牙SOC模块692可用以连接到蓝牙装置(例如无线耳机)，及/或经由WLAN蓝牙天线693及/或FM天线694经由使用无线存取点或热点的因特网通信。
无线装置672还可包含用以处理基带信号的基带应用处理器686。相机691、加速度计689、用户接口688等等或其任何组合可与基带应用处理器686通信。由基带应用处理器处理的数据可存储于存储器687中。
虽然已在无线装置的两个实例的上下文中图解说明并描述了终止电路，但此章节中所描述的终止电路可用于其它无线装置及电子器件中。
B.模块
图61C是功率放大器模块696的示意性框图。虽然将出于说明性目的而论述具有功率放大器裸片的功率放大器模块，但应理解，本文中所描述的原理及优点可应用于任何适合裸片及/或任何适合电子模块。功率放大器模块696可包含功率放大器系统的一些或所有部分。在特定实施方案中，功率放大器模块696可称为多芯片模块。功率放大器模块696可包含封装衬底697、一个或一个以上功率放大器裸片698、匹配网络699、一个或一个以上其它裸片700及耦合到封装衬底697的一个或一个以上电路元件701等等或其任何组合。
一个或一个以上其它裸片700可包含(举例来说)控制器裸片，所述控制器裸片可包含功率放大器偏置电路及/或直流/直流(DC/DC)转换器。安装于封装衬底上的实例电路元件701可包含(举例来说)电感器、电容器等等或其任何组合。功率放大器模块696可包含附着到及/或耦合到功率放大器模块696的封装衬底697的多个裸片及/或其它组件。在一些实施方案中，衬底697可为经配置以支撑裸片及/或其它组件且在功率放大器模块696安装于电路板(例如电话板)上时提供到外部电路的电连接性的多层衬底。因此，衬底697可经配置以接纳多个组件，例如裸片及/或单独无源组件。衬底697可为具有表面处理镀层的层压衬底。
功率放大器裸片698可在功率放大器模块696的一个或一个以上输入引脚处接收RF信号。功率放大器裸片698可包含一个或一个以上功率放大器，包含(举例来说)经配置以放大RF信号的多级功率放大器。经放大RF信号可提供到功率放大器裸片698的一个或一个以上输出引脚。所述一个或一个以上输出引脚可为(举例来说)经配置以用于线接合的接合垫。匹配网络699可提供于功率放大器模块696上以帮助减小信号反射及/或其它信号失真。匹配网络699可包含实施本文中所描述的特征的任何组合的一个或一个以上终止电路。尽管将匹配网络展示为在功率放大器裸片698外部，但应理解，匹配网络699的至少一部分可实施于功率放大器裸片698上。功率放大器裸片698可为任何适合裸片。在一些实施方案中，所述功率放大器裸片为砷化镓(GaAs)裸片。在这些实施方案中的一些实施方案中，GaAs裸片具有使用异质结双极晶体管(HBT)工艺形成的晶体管。
功率放大器模块696的一个或一个以上电路元件701可包含电容器及电感器。电感器701可在衬底697上实施为衬底697上的迹线或安装到衬底697的表面安装组件(SMC)。所述电感器可操作为扼流圈电感器，且可安置于在供应电压引脚VCC上接收的供应电压与功率放大器裸片698之间。所述电感器可给功率放大器裸片698上的功率放大器提供在供应电压引脚VCC上接收的供应电压，同时对高频率RF信号分量进行扼流及/或阻挡。所述电感器可包含电连接到供应电压引脚VCC的第一端及电连接到与功率放大器裸片698相关联的双极晶体管的集极的第二端。所述电容器可充当解耦电容器。所述电容器可包含电连接到所述电感器的所述第一端的第一端及电耦合到接地的第二端，所述接地在特定实施方案中使用功率放大器模块696的接地引脚(未图解说明)提供。所述电容器可将低阻抗路径提供到高频率信号，借此减小功率放大器供应电压的噪声，从而改进功率放大器稳定性及/或改进所述电感器作为RF扼流圈的性能。在一些实施方案中，所述电容器可包含SMC。
匹配网络699可包含两个或两个以上终止电路。在一些实施方案中，匹配网络699可包含用以将功率放大器裸片698的输入及/或输出引脚电连接到封装衬底697的线接合。所述线接合可充当电感性电路元件。电感可通过添加额外并联线接合而增加。并联线接合可各自耦合到功率放大器裸片698的不同引脚。电感可通过移除并联线接合及/或添加串联线接合而减少。匹配网络699还可包含衬底697上的一个或一个以上导电迹线及安装于衬底697上的一个或一个以上电容器。每一终止电路可包含与电连接到功率放大器裸片698的一个或一个以上引脚的一个或一个以上线接合串联的导电迹线及/或电容器。电容及/或电感值可经选择以便阻止由于阻抗不匹配而反射特定频率分量(举例来说，从天线)。此可有利地增加PAE、功率放大器线性、功率放大器跨过其在规范内操作的带宽、FOM等等或其任何组合。本文中下文将更详细地描述可包含于匹配网络699中的终止电路。
功率放大器模块696可经修改以包含较多或较少组件，包含(举例来说)额外功率放大器裸片、电容器及/或电感器。例如，功率放大器模块696可包含一个或一个以上额外匹配网络699。明确地说，可存在RF_IN与到功率放大器裸片698的输入之间的另一匹配网络及/或功率放大器级之间的额外匹配网络。作为另一实例，功率放大器模块696可包含额外功率放大器裸片以及经配置以操作为安置于额外功率放大器裸片与模块的VCC引脚之间的LC电路的额外电容器及电感器。功率放大器模块696可经配置以具有额外引脚，例如在其中将单独电力供应提供到安置于功率放大器裸片上的输入级的实施方案及/或其中多芯片模块跨过多个频带操作的实施方案中。
C.终止电路
如本文中所使用，终止电路可指经配置以阻止反射信号(例如RF信号)的功率的一部分的电路。终止电路可经配置以通过使阻抗匹配而减小及/或最小化信号的反射。此可增加PAE及/或功率放大器增益。终止电路可包含(举例来说)经配置以匹配节点处的基本频率的阻抗的负载线及一个或一个以上谐波终止电路。
参考图62，将描述具有实例终止电路的功率放大器系统的电路图。功率放大器系统的一些或所有部分可实施于图61C的功率放大器模块696上。如图62中所展示，功率放大器模块696可包含功率放大器级713及/或714(例如GaAs双极晶体管)、电力供应器引脚(例如VSUP1及VSUP2)、电感器716及/或717、匹配网络705及708以及输入匹配电路712或其任何组合。RF输入信号RF_IN可经由输入匹配电路712提供到第一级功率放大器713。第一级经放大RF信号可由第一级功率放大器713产生。所述第一级经放大RF信号可经由级间功率放大器匹配网络706提供到第二级功率放大器714。第二级经放大RF信号可由第二级功率放大器714产生。所述第二级经放大RF信号可经由输出匹配网络709提供到输出负载。在一些实施方案中，提供到输出负载的RF信号RF_OUT可提供到功率放大器模块的输出。
第一级功率放大器713可经由扼流圈电感器716耦合到电力供应器(例如，将供应VSUP1的电池或其它源)。类似地，第二级放大器714可经由扼流圈电感器717耦合到电力供应器(例如，用以提供VSUP2的电池)。第一功率放大器级713可在对应终止电路经调谐以阻止第一级经放大RF信号的基本频率分量及第一级经放大RF信号的一个或一个以上谐波分量的反射时消耗来自电力供应器的较少电力。类似地，第二功率放大器级714可在对应终止电路经调谐以阻止第二级经放大RF信号的基本频率分量及第二级经放大RF信号的一个或一个以上谐波分量的反射时消耗来自电力供应器的较少电力。
如图62中所图解说明，功率放大器模块696可包含第一匹配网络705及第二匹配网络708。第一匹配网络705可包含级间基本终止电路706及级间谐波终止电路707。第二匹配网络708可包含输出基本终止电路709及输出谐波终止电路711。第二匹配网络708的特征的任何组合可视需要应用于第一匹配网络705。
出于说明性目的，将更详细地描述第二匹配网络708。输出基本终止电路709可为基本负载线。输出基本终止电路709可经配置以阻止从负载反射第二级经放大RF信号的基本频率分量的功率的一部分。所述负载可包含(举例来说)开关模块674中的RF开关及天线673。输出谐波终止电路711可经配置以阻止朝向负载泄漏第二级经放大RF信号的一个或一个以上谐波频率分量的功率的一部分。更具体来说，输出谐波终止电路711可包含经配置以阻止朝向负载泄漏第二级经放大RF信号的二次谐波频率分量的功率的一部分的终止电路。在一些实施方案中，输出谐波终止电路711可替代地或额外地包含经配置以阻止朝向负载泄漏第二级经放大RF信号的三次谐波频率分量的功率的一部分的终止电路。经配置以阻止第二级经放大RF的谐波频率分量的功率的一部分的反射的单独终止电路的原理及优点可应用于任何所要谐波频率分量及/或任何适合数目个谐波频率分量。虽然参考谐波频率描述了一些实施例，但本文中所描述的一个或一个以上特征可应用于任何所要频率。
对应于第二级经放大RF信号的所要频率分量的终止电路可包含与一个或一个以上电容性电路元件串联的一个或一个以上电感性电路元件。终止电路的所述串联电路元件可将基本负载线(例如输出基本终止电路709)的输入节点耦合到接地参考电压。所述串联电路元件可包含(举例来说)线接合、衬底上的迹线及表面安装电容器。在特定实施方案中，所述串联电路元件可包含线接合，所述线接合具有耦合到裸片的输出引脚的第一端及耦合到封装衬底上的导电迹线的第二端。根据这些实施方案中的一些实施方案，所述串联电路元件还可包含安装于封装衬底上的电容器。此电容器可具有耦合到导电迹线的第一端及耦合到参考电压(例如接地电位)的第二端。电感性电路元件的有效电感及/或电容性电路元件的有效电容可经选择以便调谐终止电路以阻止第二级经放大RF信号的所要频率分量的反射。
在节点n1处，功率放大器输出可包含基本频率分量及一个或一个以上谐波频率分量。提供到输出负载的RF输出信号RF_OUT可为这些频率分量中的每一者的和。具有有效用于发射信号的波形的功率放大器输出可产生功率放大器的所要线性。例如，使节点n1处的功率放大器输出的频率分量组合以形成完美正弦波可为合意的。或者或另外，阻止功率放大器输出级714的双极晶体管的集极处的输出进行削波可为合意的。
节点n1处的阻抗可由方程式3及4表达：
Z = jx - 1 jwC - - - ( 3 )
x = wL - 1 wC - - - ( 4 )
在方程式3中，Z可表示节点n1处的阻抗，jx可表示节点n1与终止电容器之间的发射线的阻抗，且1/jwC可表示终止电容器的阻抗。在方程式4中，wL可表示发射线的阻抗的电感性分量，且1/wC可表示发射线在基本频率w下的电容性分量。因此，发射线可充当电容性及/或电感性电路元件。发射线可包含(举例来说)从功率放大器裸片的一个或一个以上引脚到封装衬底上的导电迹线的一个或一个以上互连件。发射线还可包含封装衬底上的导电迹线。
节点n1处的功率放大器输出的相位可通过调整发射线的阻抗而移位。作为一个实例，添加将节点n1耦合到与一个或一个以上线接合并联的包装衬底上的导电迹线的额外线接合可减少发射线的电感性阻抗分量。此可使特定频率的阻抗的相位在史密斯图上针对所述特定频率沿电路移位。使阻抗的相位移位又可调整阻抗的电容性及电感性分量，(举例来说)如方程式3及4所表示。作为另一实例，调整封装衬底上的导电迹线的长度可调整发射线的阻抗。通过调整发射线的阻抗及/或谐波终止电路中的终止电容器的电容，所述谐波终止电路可经配置而以节点n1处的功率放大器输出的谐波频率的相位终止。
在本发明的特定实施方案中，节点n1处的阻抗可在第二谐波下为大约0(短路)，且节点n1处的阻抗可在第三谐波下显现为极大或无限(开路)。例如，短路阻抗可通过使所述阻抗在方程式3及4中等于0而实现。作为另一实例，当发射线的电容接近零时，那么根据方程式3及4所述阻抗将显现为开路。在一些其它实施方案中，节点n1处的阻抗可在第二谐波下为开路且在第三谐波下为短路。因此，谐波终止电路可经配置以满足所要应用的需要。
参考图63A，将描述根据另一实施例的包含说明性终止电路的另一功率放大器系统的框图。图63A中所图解说明的功率放大器系统的一些或所有部分可实施于功率放大器模块696上。功率放大器模块696可包含安装于封装衬底697上的功率放大器裸片698。功率放大器裸片698可包含例如输出引脚721及722的引脚。虽然将输出引脚721及722分别图解说明为单个引脚，但在特定实施例中，这些引脚可各自表示两个或两个以上引脚的群组。功率放大器的输出可提供到输出引脚721及722。输出引脚721及722两者均可耦合到图62的节点n1。如图62中所图解说明，节点n1耦合到GaAs双极晶体管的集极、到输出匹配网络709的输入及输出谐波终止电路711的输入。
图63A的功率放大器模块696包含与输出谐波终止电路711分离的输出基本终止电路709。基本终止电路709及谐波终止电路711可具有到在功率放大器模块698外部的功率放大器的输出节点(例如图62中的节点n1)的不同电连接。例如，不同互连件可将基本终止电路709及谐波终止电路711电耦合到功率放大器模块698的不同引脚。基本终止电路709及谐波终止电路711可包含于衬底697上的单独信号路径中。这些单独信号路径可不在衬底697上或经由功率放大器模块698外部的电路元件彼此电连接。基二本终止电路709及谐波终止电路711可包含于单独信号路径中。例如，功率放大器的输出可提供到两个或两个以上单独信号路径，其中一个路径去往基本终止电路709且不同路径去往谐波终止电路711。所述两个或两个以上单独路径可包含与RF路径分离的DC路径，举例来说，如所图解说明。
基本终止电路709可包含将一个或一个以上输出引脚722耦合到封装衬底697的导电迹线的一个或一个以上互连件719，例如线接合及/或凸块。在具有一个以上输出引脚722的实施方案中，将引脚722电连接到导电迹线的互连件719可彼此并联。互连件719(举例来说，线接合)的数目可经调整以改变输出基本终止电路709的阻抗以便阻止输出引脚722处的信号路径上的信号的所要频率分量的反射。包含并联的更多互连件719可减小有效电感。导电迹线可将互连件719与电容器串联耦合。导电迹线还可给终止电路添加电感及/或电容，举例来说，如上文所论述。所述电容器的电容可经选择以便阻止输出引脚722处的信号路径上的信号的所要频率分量的反射。或者或另外，终止电路的有效电容可通过包含与所述电容器串联及/或并联的额外电容器及/或通过包含其它电容性电路元件而调整。终止电路的有效电感及有效电容可彼此组合地配置以便增加功率放大器模块696的线性及/或PAE。有效电感及有效电容可(举例来说)基于耦合到功率放大器裸片698的输出引脚的互连件的数目、衬底上的导电迹线的尺寸(例如长度)及安装于衬底上的电容器的电容而确定。
输出谐波终止电路711包含将一个或一个以上输出引脚721耦合到封装衬底697的导电迹线的一个或一个以上互连件718，例如线接合及/或凸块。在具有一个以上输出引脚721的实施方案中，将引脚721电连接到导线迹线的互连件718可并联耦合。输出谐波终止电路711中所包含的互连件718(举例来说，线接合)的数目可与输出基本终止申路709的互连件719的数目单独地配置。以此方式，不同终止电路的电感可经调谐以增加功率放大器模块696的线性及/或PAE。此可包含匹配输出基本终止电路709中的节点处的信号的基本频率的阻抗及以对应于输出谐波终止电路711中的节点处的所述信号的谐波频率的相位终止。不同终止电路的有效电容还可单独地且彼此独立地配置。由于不同终止电路可包含于不同信号路径中，因此对任一终止电路的改变可不影响另一终止电路。
导电迹线可耦合与图63A中所图解说明的输出匹配网络中的一个或一个以上电容性电路元件(例如电容器)串联的互连件(例如线接合)。终止电路的有效电容可经选择以便阻止不同于输出基本终止电路709经配置以阻止反射的输出引脚721处的信号路径上的信号的所要频率分量的所述信号的另一所要频率分量的反射。在特定实施方案中，不同终止电路可包含可给相应终止电路添加电感及/或电容的衬底697上的不同导电迹线。不同导电迹线可单独地且彼此独立地配置以使得每一导电迹线可在选定频率下提供所要终止。终止电路的有效电感及有效电容可彼此组合地配置以便增加功率放大器模块696的线性及/或PAE。
图63B图解说明根据本发明的特定实施例的实例衬底697。衬底697可为封装衬底，例如层压衬底。衬底697可包含于本文中所论述的模块(例如功率放大器模块696)中的任一者中。衬底697经配置以接纳多个组件且包含导电迹线。图63B中的虚线图解说明其中衬底697经配置以接纳组件的区。例如，如所图解说明，衬底697经配置以接纳功率放大器模块698及多个表面安装电容器726、727及728。所图解说明的衬底697还包含第一导电迹线723及第二导电迹线724。如图63B中所图解说明，分离720将第一导电迹线723与第二导电迹线724分离。分离720可在所要应用的任何适合点处将第一导电迹线723与第二导电迹线724物理分离。因此，第一导电迹线723及第二导电迹线724为衬底697上的不同信号路径的一部分。
衬底697可经配置以实施本文中所论述的终止电路的至少一部分。例如，第一导电迹线723可包含于经配置以在功率放大器输出信号的基本频率下匹配功率放大器裸片698的输出节点处的阻抗的负载线中。如所图解说明，衬底697还经配置以接纳表面安装电容器726，所述表面安装电容器为所述负载线的一部分。第二导电迹线724可包含于与所述负载线分离的谐波终止电路中。所述谐波终止电路可经配置而以对应于功率放大器输出的谐波频率的相位终止。如所图解说明，第二导电迹线724经配置以接纳一个或一个以上表面安装电容器727及728，所述一个或一个以上表面安装电容器为所述谐波终止电路的一部分。
图64A、64B及64C展示将图63A的功率放大器模块696与具有单个终止电路的常规功率放大器的性能相比较的模拟结果。如图64A中所展示，在1850MHz到1910MHz的频率范围内，与常规设计相比，在图63A的功率放大器模块696的一个实施例中，PAE增加约2％到3％。此外，在一些模拟中，根据本文中所描述的原理及优点，PAE已增加5％或5％以上。系统的PAE的增加可(举例来说)增加给系统供电的电池放电的时间量。
图64B展示与常规设计相比，在图63A的功率放大器模块696的一个实施例中，如由邻近沟道功率比(ACPR)测量的线性的改进。如图64B中所图解说明，在1850MHz到1910MHz的频率范围内，ACPR改进约2dB到3dB。图64A及64B共同展示图63A的功率放大器系统可同时改进PAE及ACPR两者。
优值(FOM)是用以表征功率放大器的总体质量的一种方式。图64C展示在1850MHz到1910MHz的频率范围内，与常规设计相比，在图63A的功率放大器模块696的一个实施例中，FOM从约86增加到约90。此外，在一些实施方案中，根据本文中所描述的原理及优点中的一者或一者以上，FOM已从约82增加到约90。
此外，已在多干个其它频带(举例来说，1710MHz到1780MHz)下示范PAE、ACPR、FOM或其任何组合的增加。模拟数据指示，信号的基本频率分量及谐波频率分量的单独终止电路可在RF光谱及其它频谱中的多个频率内增加PAE、ACPR、FOM或其任何组合。另外，已在不同功率电平内展示PAE、ACPR、FOM或其任何组合的改进。
参考图65，将描述图解说明根据另一实施例的裸片及实例终止电路的框图。图65图解说明可基于所要应用实施任何适合数目个单独终止电路。此外，图65图解说明可在电子系统内的多个节点(例如裸片的(若干)输入引脚及/或裸片的输出引脚)处实施多个单独终止电路。虽然图65图解说明裸片的输入引脚及裸片的输出引脚处的多个单独终止电路，但本文中所描述的单独终止电路的特征的任何组合可应用于电子系统的其它节点处(举例来说，在裸片(例如功率放大器裸片)内)的信号。此外，根据特定实施方案，耦合到节点的单独终止电路中的一者或一者以上的至少一部分可体现于裸片内。在这些实施方案中的一些实施方案中，耦合到所述节点的单独终止电路中的一者或一者以上可体现于所述裸片外部。
如图65中所展示，电子系统732可包含裸片733以及多个终止电路743及747。电子系统732可包含于(举例来说)图61A或图61B的无线装置、61C的功率放大器模块等等或其任何组合中。在一些实施方案中，裸片733可为功率放大器裸片698。在其它实施方案中，裸片733可包含(举例来说)频率倍增器、混合器等等。
裸片733可包含多个输入引脚734a到734n及/或输出引脚738a到738n。包含本文中所描述的特征的任何组合的单独终止电路可耦合到不同引脚及/或两个或两个以上引脚的不同群组。例如，输入终止电路743a到743n可各自经配置以阻止耦合到裸片733的一个或一个以上输入引脚的节点处的信号的不同频率分量的反射。输入终止电路可分别耦合到裸片733的输入引脚734a到734n，如所展示。在一些实施方案中，输入终止电路可耦合到裸片733的两个或两个以上输入引脚734。或者或另外，两个或两个以上输入终止电路可耦合到裸片733的单个引脚。类似地，输出终止电路747a到747n可各自经配置以阻止包含一个或一个以上输出引脚的节点处的信号的不同频率分量的反射。输出终止电路可分别耦合到裸片733的输出引脚738a到738n。在一些实施方案中，输出终止电路可耦合到裸片733的两个或两个以上输出引脚738。或者或另外，两个或两个以上输出终止电路可耦合到裸片733的单个引脚。
任何适合数目个输入引脚734a到734n及/或输出引脚738a到738n可包含于裸片733上。此外，任何适合数目个输入终止电路743a到743n及/或输出终止电路747a到747n可包含于电子系统732中。在一些实施方案中，单独输入终止电路743a到743n及/或单独输出终止电路747a到747n的数目可基于将终止的谐波频率分量的所要数目而选择。
图66是根据又一实施例的制造模块的说明性方法752的流程图。应理解，本文中所论述的方法中的任一者可包含较多或较少操作，且所述操作可视需要以任何次序执行。此外，所述方法的一个或一个以上动作可串行或并行执行。例如，方法752的框754及756处的动作可串行或并行执行。方法752可作为制造本文中所论述的模块中的任一者(例如功率放大器模块696)的一部分执行。
在框或步骤753处，可将裸片附着到衬底。例如，可将功率放大器裸片698附着到封装衬底697。
在框或步骤754处，可在衬底上的裸片与第一导电迹线之间形成第一互连件。可将第一互连件耦合到裸片的一个或一个以上输出引脚。第一互连件可包含(举例来说)一个或一个以上线接合及/或一个或一个以上凸块。在特定实施方案中，第一互连件可包含接合到裸片的垫的线接合。根据这些实施方案中的一些实施方案，所述线接合还可接合到衬底的表面处理镀层。第一互连件可包含于经配置以匹配裸片的输出信号的基本频率的阻抗的第一终止电路中。
在框756处，可在衬底上的裸片与第二导电迹线之间形成第二互连件。可将第二互连件耦合到裸片的一个或一个以上输出引脚。第二互连件可包含(举例来说)一个或一个以上线接合及/或一个或一个以上凸块。在特定实施方案中，第二互连件可包含接合到裸片的垫的线接合。根据这些实施方案中的一些实施方案，所述线接合还可接合到衬底的表面处理镀层。第二互连件可包含于经配置而以对应于经放大输出信号的谐波的相位终止的第二终止电路中。
D.应用
上文在此章节中所描述的实施例中的一些实施例已连同包含功率放大器的无线装置一起提供实例。然而，所述实施例的原理及优点可用于需要经配置以阻止信号的两个或两个以上不同频率分量的反射的两个或两个以上单独终止电路的任何其它系统或设备。举例来说，单独终止电路可连同倍增器(例如频率倍增器)及/或混合器而非功率放大器一起实施。作为另一实例，单独终止电路可实施于信号路径上的任何点处，在所述点处用于两个或两个以上不同频率分量(例如基本频率分量及谐波频率分量)的单独终止电路为合意的。
实施本发明的一个或一个以上方面的系统可在各种电子装置中实施。电子装置的实例可包含但不限于消费电子产品、消费电子产品的部分、电子测试装备、任何此些类似产品及装备。更具体来说，经配置以实施本发明的一个或一个以上方面的电子装置可包含但不限于RF发射装置、具有功率放大器的任何便携式装置、移动电话(举例来说，智能电话)、电话、基站、超微型小区、雷达、经配置以根据无线保真标准通信的装置、电视、计算机监视器、计算机、手持式计算机、平板计算机、膝上型计算机、个人数字助理(PDA)、微波、冰箱、汽车、立体声系统、DVD播放器、CD播放器、VCR、MP3播放器、无线电器件、摄录像机、相机、数码相机、便携式存储器芯片、清洗机、干燥机、清洗机/干燥机、复印机、传真机器、扫描仪、多功能外围装置、腕表及时钟(列举其一些特定此类器件)。消费电子产品的一部分可包含多芯片模块、功率放大器模块、包含两个或两个以上终止电路的集成电路、包含一个或一个以上电路元件的封装衬底等等。此外，电子装置的其它实例还可包含但不限于存储器芯片、存储器模块、光学网络或其它通信网络的电路及磁盘驱动器电路。此外，电子装置可包含未完成的产品。
X.用于高性能射频应用的发射线
本发明的此章节涉及一种用于高性能射频(RF)应用的发射线。一种此类发射线可包含经配置以接收RF信号的接合层、势垒层、扩散势垒层及接近于所述扩散势垒层的导电层。扩散势垒层可具有允许所接收RF信号穿透所述扩散势垒层到达导电层的厚度。在本发明的特定实施方案中，扩散势垒层可为镍。在这些实施方案中的一些实施方案中，发射线可包含金接合层、钯势垒层及镍扩散势垒层。如上文所指示，本发明的这些方面可与本发明的其它方面组合以进一步改进功率放大器模块及其中使用功率放大器模块的装置的性能。
如通常所描述，本发明的方面涉及包含扩散势垒层的射频(RF)发射线。扩散势垒层可包含材料且具有厚度以使得阻止污染物扩散及通过扩散势垒层。扩散势垒层的厚度可为充分小的以使得RF信号穿透扩散势垒层且在导电层中传播。举例来说，扩散势垒层的厚度可小于材料在RF范围中的频率下(举例来说，在从约0.45GHz到20GHz的范围内选择的频率下)的集肤深度。在一些实施方案中，扩散势垒层可为镍。根据这些实施方案中的一些实施方案，镍扩散势垒层可具有选自约0.04um到0.5um的范围的厚度。RF发射线还可包含接合层、用于阻止污染物进入所述接合层的势垒层及RF信号在其中传播的导电层。
本发明的此章节中所描述的标的物的特定实施方案可经实施以实现以下潜在优点中的一者或一者以上以及其它优点。使用本文中所描述的系统、设备及方法的一个或一个以上特征，电子系统(例如包含功率放大器的系统及/或经配置以发射及/或接收射频(RF)信号的系统)可更高效地操作及/或消耗较少电力。或者或另外，此些系统中的RF信号的信号质量可得以改进。在一些实施方案中，用以实施发射线的金量可在不使电性能显著降级的情况下减少。事实上，根据特定实施方案，模拟数据及实验数据指示用于发射线上的金量可减少且电性能可得以改进。
发射线可体现于可包含多层层压物的封装衬底或印刷电路板(PCB)上。多层层压PCB或封装衬底广泛地用于RF行业中。多数RF块(例如低噪声放大器(LNA)、混合器、电压控制振荡器(VCO)、滤波器、开关及全部收发器)可使用半导体技术实施。
然而，在RF模块(举例来说，包含功率放大器、开关、滤波器等等或其任何组合的RF前端模块)中，单芯片集成可由于不同块以不同半导体技术实施而不实际。例如，功率放大器可通过GaAs工艺形成，而相关控制及/或偏置电路可通过CMOS工艺形成。电磁交互作用可使块的电性能降级，此可致使系统未能实现电性能规范。在一个以上芯片中实施RF模块的一个原因是芯片上无源器件(例如长发射线、电感器、平衡不平衡转换器(ba1un)、变压器等等或其任何组合)可具有低Q因子及/或可消耗大的芯片面积。因此，多芯片模块(MCM)及/或系统级封装(SiP)组装技术可用以实现RF模块应用中的低成本、小的大小及/或高性能。
出于成本效益及/或导体性能考虑，层压技术可用于MCM组装。层压技术可包含供在发射线中使用的铜。使用铜传播电信号可由于铜的物理性质而为合意的。高Q发射线、电感器、变压器等等或其任何组合可实施于层压衬底上。举例来说，功率放大器模块、输出匹配网络、谐波滤波器、耦合器等等或其任何组合可耦合到层压衬底。导体损耗可对这些元件中的任一者的性能具有显著影响。因此，层压电镀技术可显著影响RF损耗。
层压物的外层上的铜迹线可在其中不期望到外部组件的互连件的区中用焊料掩模、氧化物或其它适合材料覆盖。这些互连件可包含用于组件的焊料接点及/或到裸片的线接合连接。在其中保存可焊性及/或线接合性的区中，可用有机可焊性保护剂(OSP)或表面处理镀层覆盖铜迹线。表面处理镀层的冶金及/或金属层厚度可取决于经暴露区(例如焊接表面及/或线接合表面)的功能。惰性无氧化物表面可维持可焊性及/或线接合性。
用于表面处理镀层的此些冶金术通常包含用以阻止铜扩散到经电镀表面且随后在组装期间由于暴露于空气及/或升高的温度而氧化的扩散势垒。取决于所使用的化学法，扩散势垒可为(举例来说)经电镀镍(Ni)或无电镀Ni(P)。按惯例，已将具有约2.5um到约8um的厚度的镍建立为层压衬底的充分厚扩散势垒层以在MCM及/或SiP组装期间遭遇的热偏离期间维持可焊性。针对金(Au)线接合，可使用电解或无电镀Au来形成具有在从约0.4um到0.9um的范围内选择的厚度的金接合层。然而，在高产量组装操作中，Ni上方的较薄浸Au层通常不提供可靠Au线接合表面。无电镀Ni/无电镀钯(Pd)/浸Au已变得可用于焊接及线接合(包含Au线接合)。由于Au厚度的减小，因此此可为具成本效益表面处理层。无电镀Ni/无电镀Pd/浸Au可尤其在较高频率下增加经暴露(经表面处理电镀)区中的导体损耗。
电解或无电镀NiAu或NiPdAu电镀技术当前与层压衬底一起使用。虽然具有较有损电特性，但已成功实施无电镀NiPdAu。虽然由于较厚金而具有较高成本，但一些RF模块尤其在较高频率下(举例来说，在约1.9GHz或1.9GHz以上的频率下)仍使用具有较低损耗的电解或无电镀NiAu以实现模块性能。
A.发射线
现在参考图67A，其图解说明根据本发明的一些实施例的发射线757的截面。图67A中所展示的截面可表示发射线757的一些或所有部分的截面。发射线757可包含接合层758、势垒层759、扩散势垒层761及导电层762。发射线757可实施于RF电路中且经配置以用于发射RF信号。发射线757可体现于层压衬底上。根据一些实施方案，接合层758、势垒层759及扩散势垒层761可视为表面处理镀层且导电层762可视为导线。在一些实施方案中，发射线757可为至少约5um、10um、15um、20um、25um、50um、75um、100um、250um或500um长。
在特定实施方案中，发射线757可包含金接合层、钯势垒层、镍扩散势垒层及铜导电层。举例来说，在这些实施方案中的一些实施方案中，发射线757可包含：金接合层，其具有约0.1um的厚度；钯势垒层，其具有约0.1um的厚度；镍扩散势垒层，其具有选自从约0.04um到0.5um的范围的厚度；及铜导电层，其具有约20um的厚度。发射线757的表面处理镀层可通过在铜导电层上方无电极电镀镍、在镍上方无电极电镀钯及在钯上方浸镀金而形成。可替代地实施形成此发射线的表面处理镀层的其它适合工艺及/或子工艺。例如，可在铜导电层上方电镀镍扩散势垒层。
虽然在特定实施方案中，发射线757包含金接合层、钯势垒层、镍扩散势垒层及铜导电层，但应理解，可替代地使用其它材料来实施发射线757的一个或一个以上层。
发射线757的接合层758可具有经配置以用于焊接及/或线接合的接合表面。接合层758可经配置以在接合表面处接收RF信号。根据一些实施方案，裸片的引脚可接合到接合层758的接合表面。例如，功率放大器裸片的输出可接合到接合层758的接合表面且经由发射线757发射到一个或一个以上RF组件(例如滤波器及/或RF开关)。接合层758可包含金。在一些实施方案中，金接合层的厚度可选自从约0.05um到0.15um的范围。根据特定实施方案，金接合层的厚度可为约0.1um。
发射线757的势垒层759可阻止污染物进入接合层758。势垒层759可接近于接合层758。在图67A的定向上，接合层758安置于势垒层759上方。在一些实施方案中，势垒层759的主表面可直接接触接合层758的主表面，举例来说，如图67A中所展示。如图67A中所图解说明，势垒层759可在接合层758与扩散势垒层761之间。势垒层759可包含钯。在一些实施方案中，钯势垒层的厚度可选自从约0.03um到0.15um的范围。根据特定实施方案，钯势垒层的厚度可为约0.1um。
发射线757的扩散势垒层761可经配置以阻止污染物进入接合层758及/或势垒层759。例如，在一些实施方案中，扩散势垒层761可阻止来自铜导电层的铜扩散到金接合层。扩散势垒层761可给导电层762提供粘合表面。根据特定实施方案，扩散势垒层761的粘合表面可粘合到铜导电层。
扩散势垒层761可具有充分小以使得允许RF信号在导电层762中传播的厚度。例如，扩散势垒层761的厚度可小于扩散势垒层761在RF范围中的频率下(举例来说，在从约0.9GHz到20GHz的范围内选择的频率下)的集肤深度。此可允许RF信号穿透扩散势垒层761。在一材料且具有小于所述材料在RF范围中的所要频率下的集肤深度的厚度的扩散势垒层761的情况下，假设RF信号还穿透接合层758及势垒层759，那么大致所有RF信号应在发射线757的导电层762中行进。为了使RF信号穿透接合层758，接合层758的厚度可小于形成接合层758的材料在RF范围中的所要频率下的集肤深度。类似地，为了使RF信号穿透势垒层759，势垒层759的厚度可小于形成势垒层759的材料在RF范围中的所要频率下的集肤深度。
扩散势垒层761可在接合层758与导电层762之间。在图67A的定向上，势垒层759安置于扩散势垒层761上方且扩散势垒层761安置于导电层762上方。在一些实施方案中，扩散势垒层761的主表面可直接接触势垒层759及/或导电层762的主表面，举例来说，如图67A中所展示。
扩散势垒层761可包含镍。在一些实施方案中，扩散势垒层761可为镍。镍扩散势垒层还可阻止来自导电层的铜扩散到金接合层。镍势垒层的厚度可小于镍在RF范围中的频率下的集肤深度。例如，镍的厚度可小于镍在选自约0.45GHz到20GHz的范围的频率下的集肤深度。此可允许RF信号穿透通过扩散势垒层761到达导电层762。根据一些实施方案，镍扩散层的厚度可小于镍在约0.3GHz、0.35GHz、0.4GHz、0.45GHz、0.5GHz、0.6GHz、0.7GHz、0.8GHz、0.9GHz、1GHz、2GHz、5GHz、6GHz、10GHz、12GHz、15GHz或20GHz下的集肤深度。当替代镍将替代材料用于扩散势垒层时，此扩散势垒层的厚度可小于所述替代材料在约0.3GHz、0.35GHz、0.4GHz、0.45GHz、0.5GHz、0.6GHz、0.7GHz、0.8GHz、0.9GHz、1GHz、2GHz、5GHz、6GHz、10GHz、12GHz、15GHz或20GHz下的集肤深度。
在一些实施方案中，镍扩散势垒层的厚度可小于约2um、1.75um、1.5um、1.25um、1um、0.95um、0.9um、0.85um、0.8um、0.75um、0.7um、0.65um、0.6um、0.55um、0.5um、0.45um、0.4um、0.35um、0.3um、0.25um、0.2um、0.15um、0.1um、0.09um、0.05um或0.04um。在特定实施方案中，镍扩散势垒层的厚度可选自以下范围中的一者：约0.04um到0.7um、约0.05um到0.7um、约0.1um到0.7um、约0.2um到0.7um、约0.04um到0.5um、约0.05um到0.5um、约0.09um到0.5um、约0.04um到0.16um、约0.05um到0.15um、约0.1um到0.75um、约0.2um到0.5um、约0.14um到0.23um、约0.09um到0.21um、约0.04um到0.2um、约0.05um到0.5um、约0.15um到0.5um或约0.1um到0.2um。作为一个实例，镍扩散势垒层的厚度可为约0.1um。在所有这些说明性实施方案中，镍扩散势垒层具有非零厚度。
RF信号可在发射线757的导电层762中传播。例如，RF信号可穿透接合层758、势垒层759及扩散势垒层761以在导电层762中传播。大致所有RF信号可在发射线757的导电层762中传播。导电层762可粘合到扩散势垒层761的粘合表面。导电层762可包含用于使RF信号沿发射线757传播的任何适合材料。举例来说，导电层可包含铜、铝、银等等或其任何组合。在特定实施方案中，导电层762可为铜。根据特定实施方案，导电层762的厚度可选自从约10um到50um的范围。在这些实施方案中的一些实施方案中，导电层的厚度可选自从约15um到30um的范围。
图67B示意性地图解说明图67A的实例发射线。根据特定实施方案，发射线757可包含用以将RF信号从一个节点发射到另一节点的一个以上发射线757。举例来说，图67B中所图解说明的发射线757可共同实施图69的发射线757。图67B中的发射线757用作用以将RF信号从第一节点RFIN发射到第二节点RFOUT的介质。一个或一个以上发射线757可具有耦合到电力轨(例如电力(举例来说，Vcc)或接地)的一端。如所图解说明，相应发射线757可经由电容器C1、C2或C3耦合到接地。
B.集肤深度计算
如较早所提及，发射线757的扩散势垒层761可包含材料且具有充分小以使得允许RF信号在导电层中传播的厚度。因此，扩散势垒层761可具有小于材料在所要频率下的集肤深度的厚度。集肤深度可由方程式5表示。
δ = 2 ρ ( 2 πf ) ( μ 0 μ r ) - - - ( 5 )
在方程式5中，δ可表示以米为单位的集肤深度，μo可表示具有4π×10-7亨利/米(约1.2566370614×10-6亨利/米)的值的自由空间磁导率(还称为真空磁导率或磁性常数)，μr可表示介质的相对磁导率，ρ可表示以Ωm为单位的介质的电阻率(其可等于介质的倒数导电率)，且f可表示以Hz为单位的通过介质传播的电流的频率。
下文表2包含三个发射线的各种层的镀层厚度。表2中的数据对应于具有NiAu表面处理镀层的发射线及具有包括不同镍层厚度的NiPdAu表面处理镀层的两个不同发射线。具有NiPdAu表面处理镀层的发射线中的一者具有5um的镍厚度且具有NiPdAu表面处理镀层的另一发射线具有0.1um的镍厚度。5um的镍厚度在按惯例已使用的可接受镍厚度的范围(举例来说，从2.5um到8um)内。在对应于表2中的数据的所有三个发射线中，导电层为铜。具有NiPdAu表面处理镀层的发射线可具有如图67A中所展示的截面。具有NiAu表面处理镀层的发射线可具有类似于图67A的截面(不具有势垒层759)，其中金层接合层直接在镍扩散势垒层上方且镍层直接在铜导电层上方。
NiPdAu(um) 薄“Ni”-NiPdAu(um) NiAu(um)
Cu 21 21 21
Ni 5 0.1 5
Pd 0.09 0.09 ---
Au 0.1 0.1 0.4
表2-镀层厚度
此三个发射线的集肤深度可使用方程式5及下文表3中所包含的材料性质计算。镍的相对磁导率可取决于用以形成镍层的工艺而变化。举例来说，无电镀镍工艺中的磷含量可影响镍的相对磁导率。表3中所列示的镍磁导率的范围可捕获镍磁导率的典型范围。
电阻率，ρ(μΩ-cm) μr
Cu 1.673 1
Ni 8.707 100到600
Pd 10.62 1
Au 2.44 1
表3-材料性质
下文表4中展示铜、镍、钯及金在RF范围中的六个不同频率下的所计算集肤深度。
Figure BDA0000391305090001371
表4-所计算集肤深度
表4中所展示的数据指示，具有.045GHz、0.9GHz、1.9GHz、5GHz、12GHz或20GHz的频率的信号中的大多数应在具有NiAu表面处理镀层的发射线中的镍中行进。由于金的厚度(即，0.4um)小于金的集肤深度(即，在0.45GHz下为3.70um、在0.9GHz下为2.62um、在1.9GHz下为1.8um、在5GHz下为1.11um、在12GHz下为0.72um且在20GHz下为0.56um)，且镍的厚度(即，5um)大于镍的集肤深度(即，在0.45GHz下为0.29um到0.7um、在0.9GHz下为0.2um到0.5um、在1.9GHz下为0.14um到0.34um、在5GHz下为0.09um到0.21um、在12GHz下为0.06um到0.14um且在20GHz下为0.04um到0.11um)，因此在0.45GHz、0.9GHz、1.9GHz、5GHz、12GHz及20GHz下的信号应在金层及镍层两者中行进。由于镍的厚度在从约0.45GHz到20GHz的频率范围中大于集肤深度，因此在频率范围中的信号不应穿透镍层。由于集肤深度应在较高频率下较小，因此在大于20GHz的频率下的信号还不应穿透镍层。由于金在具有NiAu表面处理镀层的发射线中的厚度(即，0.4um)比在具有包括5um的镍厚度的NiPdAu表面处理镀层的发射线中的厚度(即，0.1um)厚，因此相对更多信号在NiAu发射线中比具有5um镍的NiPdAu发射线在金对镍中导电，从而使NiAu发射线相比较地损耗较少。
表4中所展示的数据还指示，具有0.45GHz、0.9GHz、1.9GHz、5GHz、12GHz或20GHz的频率的信号中的大多数应在具有包括5um的镍厚度的NiPdAu表面处理镀层的发射线中的镍中行进。由于金的厚度(即，0.1um)及钯的厚度(0.09um)两者均小于其相应集肤深度(即，针对金，在0.45GHz下为3.70um、在0.9GHz下为2.62um、在1.9GHz下为1.8um、在5GHz下为1.11um、在12GHz下为0.72um且在20GHz下为0.56um；针对钯，在0.45GHz下为7.73um、在0.9GHz下为5.47um、在1.9GHz下为3.76um、在5GHz下为2.32um、在12GHz下为1.50um且在20GHz下为1.16um)，且镍的厚度(即，5um)大于镍的集肤深度(即，在0.45GHz下为0.29um到0.7um、在0.9GHz下为0.2um到0.5um、在1.9GHz下为0.14um到0.34um、在5GHz下为0.09um到0.21um、在12GHz下为0.06um到0.14um且在20GHz下为0.04um到0.11um)，因此在0.45GHz、0.9GHz、1.9GHz、5GHz、12GHz或20GHz下的信号中的大多数应在镍中行进。由于镍的厚度在从约0.45GHz到20GHz的频率范围下大于集肤深度，因此在频率范围中的信号不应穿透镍层。由于集肤深度应在较高频率下较小，因此在大于20GHz的频率下的信号还不应穿透镍层。因此，经由金接合表面电耦合到具有5um的镍厚度的NiPdAu发射线的RF信号中的大多数应在镍中传播。
相比来说，表4中所展示的数据指示，具有频率0.45GHz、0.9GHz、1.9GHz、5GHz、12GHz或20GHz的信号中的大多数应在具有包括0.1um的镍厚度的NiPdAu表面处理镀层的发射线中的铜中行进。由于金、钯及镍的厚度各自小于其相应集肤深度，因此在0.45GHz、0.9GHz、1.9GHz、5GHz、12GHz或20GHz下的信号中的大多数应穿透到铜。由于集肤深度在较高频率下较小，因此在大于20GHz的频率下的信号还应穿透到铜。因此，经由金接合表面电耦合到具有0.1um镍厚度的NiPdAu发射线的RF信号中的大多数应在铜中传播。
如表3中所展示，铜具有是镍的电阻率的约五分之一的电阻率。因此，当在0.45GHz或0.45GHz以上的频率下发射信号时，具有包括0.1um的镍厚度的NiPdAu表面处理镀层的发射线应具有对应于表1及表3中的数据的三个发射线的最小电阻损耗。表4中的数据还指示，具有20GHz的频率的信号可穿透具有小于0.11um的厚度的镍，具有12GHz的频率的信号可穿透具有小于0.14um的厚度的镍，具有5GHz的频率的信号可穿透具有小于0.2um的厚度的镍，具有1.9GHz的频率的信号可穿透具有小于0.34um的厚度的镍，具有0.9GHz的频率的信号可穿透具有小于0.5um的厚度的镍，且具有0.45GHz的频率的信号可穿透具有小于0.7um的厚度的镍。因此，这些信号应在具有包括0.1um的镍厚度的NiPdAu表面处理镀层的发射线中的铜中传播，前提条件是金厚度及钯厚度小于在信号的相应频率下的集肤深度。基于方程式5以及表2及表3中的数据，具有高达约22GHz的频率的信号应能够穿透到具有约0.1um的厚度的镍。
C.线接合
在一些实施方案中，发射线757可经由线接合电耦合到裸片的引脚。导体(例如导线)可将RF信号提供到发射线757。图68A图解说明接合到图67A的发射线757的导线的实例。如图68A中所图解说明，发射线757可包含于衬底772上。裸片774还可耦合到衬底772。导线763可将发射线757的接合层758的接合表面电连接到裸片774。以此方式，发射线757可在接合层758的接合表面处接收RF信号。导线763可包含球形接合764、颈部766、拉线767、根部768、缝线接合769(或替代地楔形接合)或其任何组合。
一些线接合规范规定导线763应在不经历特定故障或若干故障的情况下具有最小拉力强度。例如，在一些应用中，线接合规范规定，导线应在热暴露(举例来说，在175℃下回流或烘烤12小时)之后具有至少3g的拉力强度及无缝线提拉故障模式。
针对20um厚Au及20um厚Cu导线收集了实验数据。在包含具有NiAu表面处理镀层的发射线及具有包括不同镍层厚度(5um及0.1um)的NiPdAu表面处理镀层的两个不同发射线的三个不同发射线中测试了Au导线。在包含具有NiAu表面处理镀层的发射线及具有包括不同镍层厚度(5um及0.1um)的NiPdAu表面处理镀层的两个不同发射线的三个不同发射线中测试了Cu导线。表面处理镀层对应于表2中针对NiAu及NiPdAu所展示的值。实验的样本条件包含线接合之前的标准组装工艺(表面安装附着及等离子)及极端热暴露以测试影响线接合性的Cu扩散通过Ni扩散势垒层(表面安装附着及烘烤以及等离子)。标准组装工艺的实验数据指示，取决于导线直径，所有Au导线应在热暴露之后超过3g到4g拉力强度规范。标准组装工艺的实验数据还指示，多数Cu导线应超过3g到4g拉力强度规范，但工艺参数未最优化。在极端热暴露下测试的所有导线拉力满足或超过3g拉力强度规范及无缝线提拉故障模式准则。因此，实验数据确认MCM的具有0.1um Ni厚度的NiPdAu表面处理镀层的线接合性的可行性。
D.衬底及阵列
图68B图解说明包含图67A的发射线757的衬底772的实例。衬底772可包含一个或一个以上发射线757。衬底772可包含本文中所描述的衬底的特征的任何组合。举例来说，衬底772可为包含NiPdAu表面处理镀层的层压衬底。
可借助相同处理装备同时制造多个衬底772。图68C图解说明包含图68B的多个衬底772的阵列773的实例。在一些实施方案中，阵列773可为包含具有经配置以用于发射RF信号的发射线757的衬底772的层压面板。虽然图68C中所展示的阵列773包含二十五个衬底772，但在其它实施方案中，阵列773可包含任何适合数目个衬底772。举例来说，可在包含本文中所描述的表面处理镀层技术的特征的任何组合的工艺中在多个衬底772上形成发射线757。接着，可在形成发射线757之后(举例来说)通过激光切割、钻石锯或任何其它适合方法将个别衬底772彼此分离。
E.电镀技术
具有0.1um镍厚度的NiPdAu电镀技术可减小成本。此电镀技术还可改进RF性能或具有最小RF性能影响。如较早所论述的数据及计算所指示，在具有0.1um镍厚度的NiPdAu镀层中，在金、钯及镍层中行进的RF信号的量可减小且RF能量可在层压物上的导电层(例如铜层)中增加及/或最大化同时维持可焊性及/或线接合性。其它实验数据指示，无表面处理镀层(在所有信号在铜层中行进的情况下)提供最低插入损耗。
NiPdAu电镀技术的一个实例为无电镀NiPdAu。针对无电镀NiPdAu，如果镍层比在RF信号的频率下的集肤深度厚，那么所述信号不可穿透通过镍层，举例来说，如较早所论述的计算及数据所指示。如果镍厚度减小到小于镍的集肤深度(举例来说，减小到约0.1um)，那么RF信号可穿透通过镍、钯及金电镀层。因此，RF信号能量的主要部分应在铜层中。与金、钯及镍相比，铜具有大致较低RF损耗。具有包括0.1um厚镍的NiPdAu表面处理镀层的发射线中的RF可小于借助电解NiAu及/或无电镀NiAu表面处理镀层的相当发射中的RF损耗。因此，可通过使用具有0.1um厚镍的NiPdAu表面处理镀层而改进总体电性能。在一些实施方案中，输出匹配网络损耗可在1.9GHz下从约0.8dB减小到0.5dB，此可将PA功率附加效率改进约3％。此可转化成显著良率改进及/或包含具有0.1um厚镍的NiPdAu表面处理镀层的产品的竞争力的增强。
借助输出匹配网络中的两个不同阻抗(6欧姆及4欧姆)针对RF损耗特性搜集了实验数据。针对6欧姆输出匹配网络，实验数据指示损耗被改进约0.2dB。针对4欧姆输出匹配网络，实验数据指示损耗被改进约0.3dB。包含具有0.1um厚Ni的无电镀NiPdAu表面处理镀层的发射线具有比具有包括5um厚Ni的标准无电镀NiPdAu的相当发射线或无电镀NiAu发射线低的损耗。
F.模块
图69是可包含图67A的发射线757的模块770的示意性框图。在一些实施方案中，模块770可称为多芯片模块及/或功率放大器模块。模块770可包含衬底772(举例来说，封装衬底)、裸片774(举例来说，功率放大器裸片)、匹配网络775等等或其任何组合。虽然未图解说明，但在一些实施方案中，模块770可包含耦合到衬底772的一个或一个以上其它裸片及/或一个或一个以上电路元件。举例来说，所述一个或一个以上其它裸片可包含控制器裸片，所述控制器裸片可包含功率放大器偏置电路及/或直流/直流(DC/DC)转换器。举例来说，安装于封装衬底上的实例电路元件可包含电感器、电容器、阻抗匹配网络等等或其任何组合。
模块770可包含安装于模块770的衬底772上及/或耦合到所述衬底的多个裸片及/或其它组件。在一些实施方案中，衬底772可为经配置以支撑裸片及/或组件且在模块770安装于电路板(例如电话板)上时提供到外部电路的电连接性的多层衬底。衬底772可包含具有表面处理镀层的层压物，所述层压物(举例来说)包含本文中所描述的层压物及/或表面处理镀层的特征的任何组合。衬底772可经由包含本文中所描述的发射线的特征的任何组合的发射线757提供组件之间的电连接性。举例来说，如所图解说明，发射线757可将功率放大器裸片774电连接到输出匹配网络775。
功率放大器裸片774可在模块770的输入引脚RF_IN处接收RF信号。功率放大器裸片774可包含一个或一个以上功率放大器，所述一个或一个以上功率放大器包含(举例来说)经配置以放大RF信号的多级功率放大器。功率放大器裸片774可包含输入匹配网络776、第一级功率放大器777(其可称为驱动器放大器(DA))、级间匹配网络778、第二级功率放大器779(其可称为输出放大器(OA))、经配置以加偏置于第一级功率放大器777的第一级偏置电路780、经配置以加偏置于第二级功率放大器779的第二级偏置电路781或其任何组合。功率放大器可包含第一级功率放大器777及第二级功率放大器779。RF输入信号可经由输入匹配网络776提供到第一级功率放大器777。第一级功率放大器777可放大RF输入且经由级间匹配电路778将经放大RF输入提供到第二级功率放大器779。第二级功率放大器779可产生经放大RF输出信号。
经放大RF输出信号可经由输出匹配网络775提供到功率放大器裸片774的输出引脚RF_OUT。本文中所描述的发射线757中的任一者可经实施以将功率放大器的输出(举例来说，由第二级功率放大器779产生的经放大RF输出信号)及/或功率放大器裸片774的输出耦合到另一组件。因此，本文中所描述的扩散势垒层761的特征的任何组合还可实施于功率放大器的输出及/或功率放大器裸片774的输出处。匹配网络775可提供于模块770上以帮助减小信号反射及/或其它信号失真。功率放大器裸片774可为任何适合裸片。在一些实施方案中，功率放大器774裸片为砷化镓(GaAs)裸片。在这些实施方案中的一些实施方案中，GaAs裸片具有使用异质结双极晶体管(HBT)工艺形成的晶体管。
模块770还可包含可电连接到(举例来说)功率放大器裸片774的一个或一个以上电力供应器引脚。在一些实施方案中，所述一个或一个以上电力供应器引脚可将可具有不同电压电平的供应电压(例如VSUPPLY1及VSUPPLY2)提供到功率放大器。模块770可包含可(举例来说)由多芯片模块上的迹线形成的电路元件，例如电感器。所述电感器可操作为扼流圈电感器，且可安置于供应电压与功率放大器裸片774之间。在一些实施方案中，所述电感器为表面安装的。另外，所述电路元件可包含与所述电感器并联电连接且经配置以在于引脚RF_IN上接收的信号的频率附近的频率下谐振的电容器。在一些实施方案中，所述电容器可包含表面安装电容器。
模块770可经修改以包含较多或较少组件，包含(举例来说)额外功率放大器裸片、电容器及/或电感器。例如，模块770可包含一个或一个以上额外匹配网络775。作为另一实例，模块770可包含额外功率放大器裸片以及经配置以操作为安置于模块770的所述额外功率放大器裸片与电力供应器引脚之间的并联LC电路的额外电容器及电感器。模块770可经配置以具有额外引脚，例如在其中单独电力供应提供到安置于功率放大器裸片770上的输入级的实施方案及/或其中模块770跨过多个频带操作的实施方案中。
模块770可具有约3.2V到4.2V的低电压正偏置供应、良好线性、高效率(举例来说，在28.25dBm下大约40％的PAE)、大的动态范围、小且低轮廓封装(举例来说，具有10垫配置的3mm×3mm×0.9mm)、关闭电源控制、支持低集极电压操作、数字启用、不需要参考电压、CMOS兼容控制信号、集成式方向耦合器或其任何组合。
在一些实施方案中，模块770为功率放大器模块，所述功率放大器模块为针对宽带码分多址(WCDMA)应用开发的完全匹配的10垫表面安装模块。此小且高效模块可将全1920MHz到1980MHz带宽覆盖范围包装成单个紧凑封装。由于贯通整个功率范围获得的高效率，因此模块770可给移动电话提供合意的通话时间优点。模块770可借助高功率附加效率满足高速下行连结包存取(HSDPA)、高速上行连结包存取(HSUPA)及长期演进(LTE)数据发射的严格光谱线性需要。方向耦合器可集成到模块770中且可因此消除对外部耦合器的需要。
裸片774可为体现于包含模块770的所有有源电路的单个砷化镓(GaAs)微波单片集成电路(MMIC)中的功率放大器裸片。MMIC可包含板上偏置电路以及输入匹配网络776及级间匹配网络778。输出匹配网络775可具有体现为与模块770的封装内的裸片774分离的50欧姆负载以增加及/或最优化效率及功率性能。
模块770可借助提供所有正电压DC供应操作同时维持高效率及良好线性的GaAs异质结双极晶体管(HBT)BiFET工艺制造。到模块770的初级偏置可由任何三节Ni-Cd电池、单节Li离子电池或具有选自约3.2V到4.2V的范围内的输出的其它适合电池直接或经由中间组件供应。在一些实施方案中，不需要参考电压。关闭电源可通过将启用电压设定为零伏而实现。根据一些实施方案，不需要外部供应器侧开关，这是因为在由电池供应全初级电压的情况下典型“断开”泄漏为几微安。
G.模块数据
图70A到70D是图解说明图67A的发射线与实施于图69的模块中的其它发射线当中的关系的图表。借助上文参考表2到表4所描述的三个发射线测试了在功能上类似于在图69中描述及参考所述图图解说明的模块770的模块。NiAu发射线具有5.5um的镍厚度。两个NiPdAu发射线表面处理镀层分别具有6um及0.1um的不同镍厚度。所测试的发射线包含具有约25um的厚度的铜导电层。在其它方面，所测试的发射线具有上文参考表2到表4所描述的层厚度及其它性质。
如图70A到70D的图表中所展示，具有NiPdAu表面处理镀层及0.1um的镍厚度的发射线具有三种类型的发射线测试的最佳性能，如优值(FOM)所测量。另外，下文表5中所包含的数据指示，良率针对具有包括0.1um的镍厚度的NiPdAu表面处理镀层的发射线与具有包括6um的镍厚度的NiPdAu表面处理镀层的发射线相当。
表面处理镀层 良率
NiAu(5.5um Ni) 99.36％
NiPdAu(6um Ni) 96.86％
Ni NiPdAu(0.1um Ni) 98.90％
表5-不同表面处理镀层的良率
功率放大器可基于若干个度量(例如邻近沟道功率比(ACPR)、功率附加效率(PAE)、优值(FOM)等等或其任何组合)评定。ACPR是用以评估功率放大器的线性的一个度量。PAE是用以评估功率放大器的功率效率的一个度量。例如，较低PAE可减小包含功率放大器的电子装置(例如移动电话)的电池寿命。FOM是用以表征功率放大器的总体质量的一种方式。
图70A及70B分别是对应于三种类型的发射线的高功率、高频率操作的模块770的功率放大器的ACPR及PAE的图表。表6总结来自图70A及70B的数据中的一些数据。
Figure BDA0000391305090001431
表6-FOM高功率、高频率
图70C及70D分别是对应于三种类型的发射线的高功率、低频率操作的模块770的功率放大器的ACPR及PAE的图表。表7总结来自图70C及70D的数据中的一些数据。
Figure BDA0000391305090001441
表7-FOM高功率、低频率
表6及表7中的数据指示，具有包括0.1um厚镍的NiPdAu表面处理镀层的发射线具有所测试发射线的最佳FOM。表6的数据指示，具有包括0.1um厚镍的NiPdAu表面处理镀层的发射线的平均FOM比具有NiAu镀层的相当发射线的平均FOM优0.35，且比具有包括6um镍厚度的NiPdAu镀层的相当发射线的平均FOM优2.42。表7中的数据指示，具有包括0.1um厚镍的NiPdAu表面处理镀层的发射线的平均FOM比具有包括NiAu镀层的相当发射线的平均FOM优2.27，且比具有包括6um镍厚度的NiPdAu镀层的相当发射线的平均FOM优1.34。
表8总结具有所测试的三种类型的发射线的模块770的高功率静态集极电流IQCC的数据。数据指示，包含每一类型的发射线的模块具有类似DC性能。
表面处理镀层 n＝ 平均IQCC(mA) 标准差(mA)
NiAu(5.5um Ni) 469 95.60 5.46
NiPdAu(6um Ni) 492 94.84 5.21
NiPdAu(0.1um) 451 96.15 5.26
表8-DC性能
表9总结对应于所测试的三种类型的发射线的模块770中的功率放大器的高功率、高频率增益的数据。表9中的数据指示，具有包括NiPdAu表面处理镀层(具有0.1um厚镍)的发射线的模块中的功率放大器具有最低插入损耗，这是因为这些功率放大器具有最高平均增益。
表面处理镀层 n＝ 平均增益 Δ增益
NiAu(5.5um Ni) 469 28.65 ---
NiPdAu(6um Ni) 492 28.47 -0.18
NiPdAu(0.1um) 451 28.77 0.12
表9-增益/插入损耗
H.通过RF发射线耦合的实例组件
图71是经由图67A的发射757线彼此耦合的两个射频(RF)组件的示意性框图。图72A到72F是可经由图67A的发射线757彼此电耦合的各种组件的示意性框图。所图解说明的组件可耦合到衬底772，所述衬底包含本文中所描述的衬底的特征的任何组合，举例来说，如连同图69一起描述。作为一个实例，衬底772可具有表面处理镀层。或者或另外，各种组件可包含于移动装置(例如参考图73所描述的移动装置788)中。
如图71中所展示，发射线757可将第一RF组件782电耦合到第二RF组件783。第一RF组件782可包含经配置以发射RF信号、接收RF信号、处理RF信号、调整RF信号等等或其任何组合的任何适合电路元件。类似地，第二RF组件783可包含经配置以发射RF信号、接收RF信号、处理RF信号、调整RF信号等等或其任何组合的任何适合电路元件。RF组件的非限制性实例包含功率放大器、RF开关、滤波器及天线。
如图72A及72B中所图解说明，功率放大器779可具有电耦合到包含于衬底772上的发射线757的输出。举例来说，功率放大器779的输出可线接合到发射线757。在图72A中所展示的实施方案中，发射线757经配置以将功率放大器779的输出发射到RF开关784。RF开关784可为经配置以在接通时传递RF信号且在关断时阻挡RF信号的任何适合开关。在图72B中所展示的实施方案中，发射线757经配置以将功率放大器779的输出发射到滤波器786。滤波器786可为经配置以将RF信号滤波的任何适合滤波器。例如，滤波器786可为低通滤波器、带通滤波器或高通滤波器。
如图72C及72D中所图解说明，RF开关784可具有电耦合到包含于衬底772上的发射线757的输出。举例来说，RF开关784的输出可线接合到发射线757。在图72C中所展示的实施方案中，发射线757经配置以将RF开关784的输出发射到天线787。在图72D中所展示的实施方案中，发射线757经配置以将RF开关784的输出发射到滤波器786。
如图72E及72F中所图解说明，滤波器786可具有电耦合到包含于衬底772上的发射线757的输出。举例来说，滤波器786的输出可线接合到发射线757。在图72E中所展示的实施方案中，发射线757经配置以将滤波器786的输出发射到RF开关784。在图72F中所展示的实施方案中，发射线757经配置以将滤波器786的输出发射到天线787。
I.移动装置
本文中所描述的系统、方法及设备中的任一者可实施于多种电子装置(例如移动装置(其还可称为无线装置))中。图73是包含图67A的发射线的实例移动装置788的示意性框图。移动装置788的实例包含但不限于蜂窝式电话(举例来说，智能电话)、膝上型计算机、平板计算机、个人数字助理(PDA)、电子书读取器及便携式数字媒体播放器。例如，移动装置788可为经配置以使用(举例来说)全球移动系统(GSM)，码分多址(CDMA)，3G、4G及/或长期演进(LTE)通信的多频带及/或多模式装置(例如多频带/多模式移动电话)。
在特定实施例中，移动装置788可包含以下各项中的一者或一者以上：切换组件789、收发器组件791、天线787、功率放大器792、控制组件793、计算机可读媒体794、处理器796、电池797及供应控制件798。本文中所描述的发射线757中的任一者可实施于移动装置788中的多种位置中。例如，如图73中所图解说明，发射线757可将功率放大器792的输出电连接到切换组件789及/或将切换组件789电连接到天线787。
收发器组件791可产生RF信号以供经由天线787发射。此外，收发器组件791可从天线787接收传入RF信号。
应理解，与RF信号的发射及接收相关联的各种功能性可由在图73中共同表示为收发器791的一个或一个以上组件实现。举例来说，单个组件可经配置以提供发射及接收功能性两者。在另一实例中，发射及接收功能性可由单独组件提供。
类似地，应理解，与RF信号的发射及接收相关联的各种天线功能性可由在图73中共同表示为天线787的一个或一个以上组件实现。举例来说，单个天线可经配置以提供发射及接收功能性两者。在另一实例中，发射及接收功能性可由单独天线提供。在又一实例中，与移动装置788相关联的不同频带可具备不同天线。
在图73中，将来自收发器791的一个或一个以上输出信号描绘为经由一个或一个以上发射路径提供到天线787。在所展示的实例中，不同发射路径可表示与不同频带及/或不同功率输出相关联的输出路径。例如，所展示的两个实例功率放大器792可表示与不同功率输出配置(例如，低功率输出及高功率输出)相关联的放大及/或与不同频带相关联的放大。
在图73中，将来自天线787的一个或一个以上经检测信号描绘为经由一个或一个以上接收路径提供到收发器791，所述一个或一个以上接收路径中的每一者可受益于如本文中所展示及描述的本发明的发射线757。在所展示的实例中，不同接收路径可表示与不同频带相关联的路径。举例来说，所展示的四个实例路径可表示一些移动装置788具备的四频带能力。
为促进接收与发射路径之间的切换，切换组件789可经配置以将天线787电连接到选定发射或接收路径。因此，切换组件789可提供与移动装置788的操作相关联的若干个切换功能性。在特定实施例中，切换组件789可包含经配置以提供与(举例来说)不同频带之间的切换、不同功率模式之间的切换、发射与接收模式之间的切换或其某一组合相关联的功能性的若干个开关。切换组件789还可经配置以提供包含信号的滤波的额外功能性。举例来说，切换组件789可包含一个或一个以上双工器。
移动装置788可包含一个或一个以上功率放大器792。RF功率放大器可用以使具有相对低功率的RF信号的功率升压。此后，经升压RF信号可用于多种目的，包含驱动发射器的天线。功率放大器792可包含于电子装置(例如移动电话)中以放大RF信号以供发射。举例来说，在具有用于在3G及/或4G通信标准下通信的架构的移动电话中，可使用功率放大器来放大RF信号。管理RF信号的放大可为合意的，这是因为所要发射功率电平可取决于用户远离基站及/或移动环境多远。功率放大器还可用以帮助随时间调节RF信号的功率电平，以便在经指派接收时槽期间阻止发射信号干扰。功率放大器模块可包含一个或一个以上功率放大器。
图73展示在特定实施例中，可提供控制组件793，且此组件可包含经配置以提供与切换组件789、功率放大器792、供应控制件798及/或其它操作组件的操作相关联的各种控制功能性的电路。
在特定实施例中，处理器796可经配置以促进本文中所描述的各种功能性的实施。与本文中所描述的组件中的任一者的操作相关联的计算机程序指令可存储于可指导处理器796的计算机可读存储器794中，以使得存储于计算机可读存储器中的指令产生包含实施本文中所描述的移动装置、模块等的各种操作特征的指令的制造物件。
所图解说明的移动装置788还包含供应控制块798，所述供应控制块可用以将电力供应提供到一个或一个以上功率放大器792。举例来说，供应控制块798可包含DC/DC转换器。然而，在特定实施例中，供应控制块798可包含其它块，例如，举例来说，经配置以基于将放大的RF信号的包络使提供到功率放大器792的供应电压变化的包络追踪器。
供应控制块798可电连接到电池797，且供应控制块798可经配置以基于DC/DC转换器的输出电压使提供到功率放大器792的电压变化。电池797可为供在移动装置788中使用的任何适合电池，包含(举例来说)锂离子电池。借助用于包含由材料(例如镍)制成且具有小于所述材料在RF范围中的频率下的集肤深度的厚度的扩散势垒层的发射路径的发射线757，电池797的电力消耗可减小及/或信号质量可得以改进，借此改进移动装置788的性能。
J.应用
上文在此章节中所描述的实施例中的一些实施例已连同包含功率放大器的模块及/或电子装置(例如移动电话)一起提供实例。然而，所述实施例的原理及优点可用于需要高性能RF发射线的任何其它系统或设备。
实施本发明的一个或一个以上方面的系统可在各种电子装置中实施。电子装置的实例可包含但不限于消费电子产品、消费电子产品的部分、电子测试装备等等。更具体来说，经配置以实施本发明的一个或一个以上方面的电子装置可包含但不限于RF发射装置、具有功率放大器的任何便携式装置、移动电话(举例来说，智能电话)、电话、基站、超微型小区、雷达、经配置以根据无线保真及/或蓝牙标准通信的装置、电视、计算机监视器、计算机、手持式计算机、平板计算机、膝上型计算机、个人数字助理(PDA)、微波、冰箱、汽车、立体声系统、DVD播放器、CD播放器、VCR、MP3播放器、无线电器件、摄录像机、相机、数码相机、便携式存储器芯片、清洗机、干燥机、清洗机/干燥机、复印机、传真机器、扫描仪、多功能外围装置、腕表、时钟等。消费电子产品的部分可包含多芯片模块(包含RF发射线)、功率放大器模块、集成电路(包含RF发射线)、衬底(包含RF发射线)等等或其任何组合。此外，电子装置的其它实例还可包含但不限于存储器芯片、存储器模块、光学网络或其它通信网络的电路及磁盘驱动器电路。此外，电子装置可包含未完成的产品。
尽管已在此章节中描述本发明的各种实施例以及相关特征、方面及特性，但所属领域的技术人员将显而易见，更多实施例及实施方案是可能的以使得将在本发明的范围内。举例来说，本文中的本发明不限于所描述的材料或系统，且可进一步个别地或以其它方式与如贯通本发明的全文所描述的本发明的任何其它数目个相关方面、所要方面或适合方面组合、集成、组装或连结在一起，以甚至进一步改进集成电路、功率放大器、功率放大器模块及其中使用集成电路、功率放大器、功率放大器模块的装置的性能。
XI.氮化钽终止的穿晶片通孔
本文中描述氮化钽终止的穿晶片通孔的设备及方法。在特定实施方案中，氮化钽(TaN)终止层在砷化镓(GaAs)晶片的第一侧或前侧上形成，且金导电层在所述TaN终止层上方形成。此后，穿晶片通孔被蚀刻到GaAs晶片的第二侧或背侧中以便延伸通过GaAs晶片及TaN终止层的第一部分或内部分以到达金导电层。在特定实施方案中，穿晶片通孔电镀有镍钒(NiV)势垒层、金种子层及铜层。在穿晶片通孔形成期间，TaN终止层的第二部分或外部分被维持且经配置以环绕金导电层与铜层之间的界面以便抑制铜到GaAs晶片中的扩散。
相对于使用氮化硅终止及经溅镀势垒层的方案，TaN终止的穿晶片通孔可提供经改进金属粘合及经减小铜迁移。此外，在特定实施方案中，使用TaN终止层来终止穿晶片通孔可准许在不改变与在GaAs晶片的前侧上形成的晶体管结构相关联的制作或光刻掩模的情况下移动穿晶片通孔的位置或定位。将穿晶片通孔配置为可在不改变与晶体管相关联的光刻掩模的情况下移动可增加设计灵活性及/或减小与包含穿晶片通孔的集成电路设计的渐进式调整或成品出厂检验相关联的时间及成本。鉴于本发明，相关领域的技术人员应容易地理解，本发明的这些方面可与本文中所揭示的其它方面组合以进一步改进功率放大器模块及其中使用功率放大器模块的装置的性能。
现在继续接下来参考图74A，其展示根据本发明的特定方面的一个实施例的晶片799的示意性平面图。晶片799包含多个穿晶片通孔802，且已安装到载体衬底或板801。
晶片799可为可包含在其上形成的电子电路(例如晶体管、电阻器及/或二极管结构)的砷化镓(GaAs)晶片。在特定实施方案中，电子电路经配置以操作为功率放大器电路。
晶片799进一步包含可用以提供晶片799的相对侧之间的电连接的穿晶片通孔802。在特定实施方案中，穿晶片通孔802用以用接地或使用安置于晶片799的第二侧或背侧上的导体提供的电力低供应电压将在晶片799的第一侧或前侧上形成的电子电路以电方式供电。
为帮助形成穿晶片通孔802，晶片799可经配置以具有相对小厚度，例如小于约200μm的厚度。载体板801可用以通过在处理期间阻止对晶片799的破坏或其它损害而帮助在晶片799上形成穿晶片通孔802。
虽然图74A为了清晰而将晶片799展示为包含小于100个穿晶片通孔，但晶片799通常包含更多穿晶片通孔，例如100,000个或100,000个以上穿晶片通孔。
图74B是图74A的晶片799的部分的部分放大的平面图。所图解说明的穿晶片通孔802界定晶片799中的空腔，且所述空腔包含第一端及第二端。在特定实施方案中，使用各向异性蚀刻工艺来蚀刻晶片799，此可导致穿晶片通孔的空腔的第一端与第二端具有不同大小。
在一个实施例中，空腔的第一端具有宽度W1及长度L1，且空腔的第二端具有宽度W2及长度L2，且W1介于约15μm到约60μm之间的范围内，L1介于约15μm到约60μm之间的范围内，W2介于约50μm到约70μm之间的范围内，且L2介于约60μm到约90μm之间的范围内。
虽然图74A及74B是针对穿晶片通孔802在晶片799从上方观看时在形状上大致为矩形的情形图解说明，但穿晶片通孔802可以其它方式成形，包含(举例来说)圆形形状、椭圆形形状、梯形形状及/或正方形形状。
图75A到75I是图解说明根据用于形成穿晶片通孔的本发明的一个实施例的晶片的制造工艺的示意性截面。
图75A图解说明在衬底803的第一侧或前侧上方形成钝化层804，所述衬底可在特定实施例中为砷化镓(GaAs)衬底。衬底803的前侧可包含在其上形成的电子电路，例如功率放大器电路。钝化层804可在衬底803的前侧上方形成以帮助钝化衬底803及/或包封电子电路。在一个实施例中，钝化层804为氮化硅(SiN)层。钝化层804可具有任何适合厚度，例如约190nm的厚度。
图75B图解说明在钝化层804上方形成并图案化光致抗蚀剂层806，且使用光致抗蚀剂层806来图案化钝化层804。可使用任何适合技术形成光致抗蚀剂层806，包含使用旋涂沉积光致抗蚀剂且随后使用光刻图案化光致抗蚀剂。
可使用任何适合工艺蚀刻钝化层804，包含(举例来说)化学气相(CV)蚀刻。如图75B中所展示，钝化层804的蚀刻可在光致抗蚀剂层806的边缘下方延伸，此可帮助随后移除或剥离光致抗蚀剂层806。在一个实施例中，用以蚀刻钝化层804的工艺经配置以将光致抗蚀剂层806不完全蚀刻至少约3μm。
图75C图解说明使用光致抗蚀剂层806作为掩模形成氮化钽(TaN)终止层807。可使用任何适合工艺(例如溅镀工艺)形成TaN终止层807。如下文将进一步描述，TaN终止层807可用以终止穿过衬底803形成的穿晶片通孔。在一个实施例中，TaN终止层807具有在约50nm到约100nm的范围内的厚度。
特定半导体工艺利用TaN来在安置于衬底803的前侧上的电子电路中形成薄膜电阻器。在此些工艺中，可通过使用TaN薄膜电阻器层形成TaN终止层807，借此减小晶片的制造工艺的若干个步骤及/或成本。
图75D图解说明移除光致抗蚀剂层806，且在TaN终止层807上方形成导电层809。可使用任何适合工艺(例如使用反应性物种(例如氧(O)及/或氟(Fl))的等离子灰化工艺)移除光致抗蚀剂层806。
在特定实施方案中，导电层809为经配置以操作为用于在衬底803的前侧上形成的电子电路的金属化层的金层。如图75D中所展示，导电层809的一部分已在TaN终止层807上方形成。相对于使用氮化硅终止层的方案，导电层809可具有到TaN终止层807的经改进粘合。
如下文将进一步详细描述，穿晶片通孔可在衬底803中形成以将在TaN终止层807上方形成的导电层809的一部分电连接到在衬底803的第二侧或背侧上形成的背侧导电结构。所述背侧导电结构可包含铜层，且TaN终止层807可减小或抑制到衬底803中的铜迁移。
虽然导电层809图解说明为在图75D中所展示的衬底803的部分上方连续，但导电层809通常在衬底803上方图案化。可使用任何适合图案化工艺(例如光致抗蚀剂工艺)图案化导电层809。
图75E图解说明使用粘合剂808将载体板801附着或接合到衬底803的前侧，且在衬底803的背侧上形成并图案化光致抗蚀剂层811。粘合剂808可用以将衬底803接合到载体板801。所述粘合剂可为(举例来说)任何适合聚合物或蜡。
在特定实施方案中，载体板801为具有大于衬底803的所述直径的直径的蓝宝石衬底。载体板801可在处理期间阻止衬底803的破坏且可稍后被移除。另外，载体板801可对与衬底803的处理相关联的化学物及/或环境有抗性。
图75F图解说明将穿晶片通孔802从衬底803的背侧形成到衬底803中。可通过使用(举例来说)等离子蚀刻工艺而形成穿晶片通孔802。穿晶片通孔802可延伸通过衬底803且通过TaN终止层807的内部分以到达导电层809。在一个实施例中，穿晶片通孔802的高度在约80μm到约200μm的范围内。
图75G图解说明移除光致抗蚀剂层811且在穿晶片通孔802上方形成势垒层812。可使用任何适合工艺(例如较早关于图75D所描述的所述工艺)移除光致抗蚀剂层811。势垒层812可用以减小随后沉积的铜层到衬底803中的铜扩散。在特定实施方案中，势垒层812为镍钒(NiV)层。可使用任何适合工艺(例如溅镀工艺)形成势垒层812。虽然势垒层812可减小随后沉积的铜层的铜扩散，但一些铜仍可由于多种原因(例如势垒层812的不完美阶梯覆盖)而迁移穿过势垒层812。
图75H图解说明在势垒层812上方形成种子层813，且在种子层813上方形成铜层814。可使用多种工艺(例如通过将衬底803暴露于含有金属离子的溶液)形成种子层813。种子层813可包含任何适合金属(例如金)。铜层814已在种子层813上方形成。可使用任何适合工艺(包含(举例来说)电化学电镀)在种子层813上方形成铜层814。
如图75H中所图解说明，终止层807的外部分已在处理期间被保存且经配置以环绕导电层809与铜层814之间的界面以便终止穿晶片通孔802。TaN终止层807可通过钝化穿晶片通孔802附近的衬底803的部分且抑制迁移通过势垒层812的铜到达衬底803而减小铜迁移。在一个实施例中，环绕导电层809与铜层814之间的界面的TaN终止层807的部分具有至少约10μm的宽度。
铜层814及导电层809使用穿晶片通孔802彼此电连接。在特定实施方案中，衬底803的前侧包含在其上形成的晶体管，且穿晶片通孔802用以将所述晶体管电连接到由铜层814形成的导电接地平面及/或消散由所述晶体管产生的热。举例来说，衬底803的前侧可包含在其上形成的功率放大器电路，且与所述功率放大器电路相关联的双极晶体管的射极可使用穿晶片通孔802电连接到由铜层814形成的导电接地平面。
图75I图解说明将载体板801从衬底803移除或去接合。可以多种方式(包含(举例来说)将粘合剂808加热以减小接合强度及使用机械力)将载体板801从衬底803移除。可在移除载体板801之后通过(举例来说)使用等离子蚀刻及/或使用清洁液(例如丙酮)以使得如所期望地移除粘合剂808而清洁衬底803。
虽然图75A到75I中所展示的制造工艺图解说明为以去接合工艺结束，但所图解说明的晶片可经历进一步处理。举例来说，晶片可经历单个化以由晶片形成裸片。在一个实施例中，晶片经配置以包含功率放大器电路，且经单个化以形成功率放大器裸片。
以上对实施例的详细说明并非打算为穷尽性或将本发明限于上文所揭示的精确形式。尽管上文已出于说明性目的描述了特定制造工艺，但可在本发明的范围内做出各种修改，如相关领域的技术人员将认识到。举例来说，可在不背离本发明的这些方面的范围的情况下对本文中所描述的制造工艺做出各种省略、替代及/或改变。
因此，尽管已在此章节中描述了本发明的各种实施例及相关特征、方面及特性，但所属领域的技术人员将显而易见，更多实施例及实施方案是可能的以使得将在本发明的范围内。举例来说，本文中的本发明不限于所描述的材料或系统，且可进一步个别地或以其它方式与如贯通本发明的全文所描述的本发明的任何其它数目个相关方面、所要方面或适合方面组合、集成、组装或连结在一起，以甚至进一步改进集成电路、功率放大器、功率放大器模块及其中使用集成电路、功率放大器、功率放大器模块的装置的性能。
XII.射频屏蔽应用中的通孔密度及放置
此章节中所论述的本发明的方面涉及确定形成经封装模块的RF隔离结构的一部分的通孔及所得RF隔离结构的位置及/或密度。依据电磁干扰(EMI)数据，可识别其中可在不使RF隔离结构的EMI性能显著降级的情况下增加及/或减少通孔密度的位置。在特定实施例中，可基于EMI数据给经封装模块的选定区添加及/或从所述选定区移除一个或一个以上通孔。如上文所指示，本发明的这些方面可与本发明的其它方面组合以进一步改进功率放大器模块及其中使用功率放大器模块的装置的性能。
通孔可形成RF隔离结构的顶部导电层与底部导电层之间的电连接的一部分。具有(举例来说)从导电层中的一者到RF隔离结构的强接地连接可为合意的。RF隔离结构的强度可基于接地连接的强度。更多通孔可提供更强接地连接。在先前设计中，包含尽可能多的通孔以便提供到特定RF隔离结构的强接地连接。然而，所述通孔消耗显著裸片面积且增加经封装模块的成本。
在本发明的此章节中，应认识到，可基于电磁干扰(EMI)数据(例如EMI探测数据及/或近场扫描数据)确定通孔放置。本发明中还识别相关于与RF信号相关联的隔离的特定特征。本文中所描述的一个或一个以上特征涉及选择性地放置通孔以使得RF隔离结构在不消耗过多裸片面积的情况下提供所要RF隔离。例如，可获得来自特定环境的EMI数据，且可基于此数据确定通孔放置。
如通常所描述，此章节中的本发明的方面涉及确定形成RF隔离结构的一部分的通孔的位置及/或密度。依据模拟及/或EMI数据，可确定经封装模块的“热点”及/或“非辐射区”的位置。“热点”可为经封装模块的发出相对高量的电磁辐射的区及/或经封装模块的接收相对高量的外部电磁辐射的区。“非辐射区”可为经封装模块的发出相对低量的电磁辐射的区及/或经封装模块的接收相对低量的外部电磁辐射的区。基于热点及/或非辐射区的位置，可在不使RF隔离结构的EMI性能显著降级的情况下在经封装模块的选定区中调整形成RF隔离结构的部分的通孔的密度。在特定实施例中，可给经封装模块的选定区添加及/或从所述选定区移除一个或一个以上通孔。例如，可围绕非辐射区移除通孔。作为另一实例，可围绕热点添加通孔。或者或另外，可确定经封装模块的位置对外部辐射的敏感性。基于敏感性数据，可调整通孔的位置及/或密度。
通过调整通孔的位置及/或密度，RF隔离结构可消耗衬底上的较少面积。因此，经封装模块可较小、较低廉、消耗较少电力或其任何组合。按照特定RF隔离需要修整通孔位置及/或密度可在不使EMI性能显著降级的情况下减小通孔的总数。此可使得使用较少通孔，此可减小包含通孔的衬底的总成本。在生产中，在制造大量经封装模块时，这些成本节省可为重要的。
此处在此章节中描述与具有射频(RF)电路及基于线接合的电磁(EM)隔离结构的经封装模块的制作相关的系统、设备、装置结构、材料及/或方法的各种实例。虽然在RF电路的上下文中描述，但本文中所描述的一个或一个以上特征还可用于涉及非RF组件的封装应用中。类似地，本文中所描述的一个或一个以上特征还可用于不具有EM隔离功能性的封装应用中。还应理解，本文中所描述的一个或一个以上特征可应用于不包含线接合的隔离结构。
现在接下来参考图76A，其展示说明性经封装模块816的俯视平面图。经封装模块816可包含一个或一个以上电路元件。在若干个实施例中，所述一个或一个以上电路元件包含RF电路元件。经封装模块816可包含RF隔离结构，所述RF隔离结构包含多个通孔。经封装模块816可为经封装集成电路。所图解说明的经封装模块816包含射频(RF)隔离结构818及RF组件，所述RF组件包含高频带部分819及低频带部分821。虽然图76A中为了清晰而未图解说明，但经封装模块816可包含众多其它结构。
RF隔离结构818可充当法拉第笼。RF隔离结构818可包含围绕至少一个RF组件的导电特征。在特定实施方案中，所述导电特征可包含与通孔组合的多个线接合832，所述多个线接合经配置以提供RF隔离。稍后将(举例来说)参考图87A及87B提供多个线接合832的更多细节。在一些其它实施方案中，所述导电特征可包含其它结构，例如固体金属罐。
所图解说明的经封装模块816为经封装功率放大器集成电路(IC)，其中高频带部分819包含高频带功率放大器电路且低频带部分821包含低频带功率放大器电路。功率放大器可用以使相对弱RF信号的振幅升压。此后，经升压RF信号可用于多种目的，包含(举例来说)驱动天线、开关、混合器、滤波器、等等或者RF系统中的其任何组合。在特定电子系统(例如多频带系统)中，不同功率放大器结构可用以放大不同频率的RF信号。在所图解说明的配置中，经封装模块816包含用于放大相对高频率RF信号的高频带功率放大器电路及用于放大相对低频率RF信号的低频带功率放大器电路。
虽然经封装模块816图解说明可在本文中使用的经封装IC的一个实例，但本文中所描述的方法及设备可连同多种其它隔离结构一起实施。
图76B展示经封装模块816沿图76A的线A-A的截面。所图解说明的截面展示RF隔离结构818的侧视图。如所图解说明，经封装模块816包含系统板826、印刷电路板825、线接合832、包覆模制结构833及在包覆模制结构833上方形成的导电层834。系统板826可包含衬底系统板衬底822及电参考平面831，所述电参考平面可为接地平面。印刷电路板可为层压衬底。印刷电路板825可包含输入输出(I/O)垫(举例来说，接地接触垫829)、多个通孔823及一个或一个以上轨道(racetrack)824。多个通孔823及一个或一个以上轨道824可将接地接触垫829电连接到线接合垫828，借此将参考平面831电连接到线接合832。在图76B中所展示的定向上，线接合832可安置于印刷电路板825上方。包覆模制结构833可包封线接合832。稍后将(举例来说)参考图89及90提供关于包覆模制结构833的更多细节。线接合832可电连接到导电层834。
如所图解说明，RF隔离结构818包含接地平面831、接地接触垫829、轨道824、多个通孔823、线接合832及导电层834。例如，多个通孔823可提供与由RF隔离结构818内及/或RF隔离结构818外部的RF电路产生的RF信号的RF隔离。通孔823可通过一距离间隔开以使得RF信号的多数功率被通孔823阻挡。可根据本文中所描述的一个或一个以上特征确定通孔823的放置。
虽然图76B的说明性截面展示两层的通孔823，但应理解，本文中所描述的一个或一个以上特征可应用于包含任何适合数目个层的通孔823的RF隔离结构。例如，在其它实施方案中，可存在一层的通孔823。作为另一实例，在特定实施方案中，可存在三层或三层以上的通孔823。在具有两个或两个以上层的通孔823的实施方案中，通孔823可安置成相同放置或在不同层中安置成不同放置。尽管将多个通孔823图解说明为相同大小，但应理解，两个或两个以上通孔可具有不同大小。
图77展示可经实施以制作经封装模块816(例如具有如本文中所描述的一个或一个以上特征及/或借助于如本文中所描述的一个或一个以上特征制作的经封装模块)的过程836。图77展示与图77的过程836相关联的各种操作的各个部分及/或阶段。
在图77的框837中，可提供封装衬底及将安装于所述封装衬底上的部分。此些部分可包含(举例来说)一个或一个以上表面安装技术(SMT)组件及具有集成电路(IC)的一个或一个以上经单个化裸片。图78A及78B展示在一些实施例中，封装衬底可包含层压面板858。图78A展示实例层压面板858的前侧；且图78B展示实例层压面板858的背侧。层压面板858可包含布置成群组(有时称为阵列)859的多个个别模块衬底827。虽然图78A、78B、90及94中展示四个单独模制区段，但本应用中所描述的特征中的任一者可应用于其它适合布置，例如不具有断裂的单个阵列模盖。
图79A、79B、79C分别展示个别模块衬底827的实例配置的俯视图、侧视图及仰视图。出于说明性目的，边界863可界定由面板858上的模块衬底827占据的区，图78A及78B。在边界863内，模块衬底827可包含顶部表面或前表面862及底部表面或背表面869。在前表面862上展示经定尺寸以接纳裸片(未展示)的实例安装区864。多个实例接触垫866围绕裸片接纳区或裸片垫864布置以便允许在裸片与布置于背表面869上的底部接触垫871之间形成连接线接合。虽然未展示，但可以若干种方式配置线接合接触垫866与模块的接触垫871之间的电连接。经配置以允许安装(举例来说)无源SMT装置(未展示)的两组实例接触垫867也在边界863内。所述接触垫可电连接到模块的接触垫及/或安置于背表面869上的接地接触垫829中的一些接触垫。经配置以允许形成多个EM隔离线接合(未展示)的多个线接合垫828也在边界863内。线接合垫828可电连接到电参考平面(例如接地平面)831。可以若干种方式实现线接合垫828与接地平面831之间的此些连接(描绘为点线874)。例如，如图76B中所展示，多个通孔823及/或一个或一个以上轨道824可形成线接合垫828与接地平面873之间的电连接的至少一部分。通孔823及/或轨道824(图76B)可形成围绕模块中的RF电路的RF隔离结构818(图76A)的一部分。在一些实施例中，接地平面831、873可或可不连接到安置于背表面869上的接地接触垫829。
图80展示包含等待切割(或有时称为单个化)成若干个别裸片的多个功能裸片877的实例经制作晶片876。可以若干种方式实现裸片877的此切割。图81示意性地描绘其中可提供多个金属化接触垫878的个别裸片877。此些接触垫可经配置以允许在裸片877与模块衬底的接触垫866(例如，图79A)之间形成连接线接合。
在图77的框838中，可在模块衬底上涂覆焊料膏以允许安装一个或一个以上SMT装置。图82A及82B展示其中在模块衬底827的前表面或顶部表面上的接触垫867中的每一者上提供焊料膏881的实例配置879。在一些实施方案中，可通过SMT模板印刷机以所要量将焊料膏881涂覆到面板(例如，图78A中的858)上的所要位置。
在图77的框839中，可将一个或一个以上SMT装置定位于具有焊料膏的焊料触点上。图83A及83B展示其中将实例SMT装置883定位于提供于接触垫867中的每一者上的焊料膏881上的实例配置882。在一些实施方案中，可通过从带卷轴用SMT装置馈入的自动化机器将SMT装置883定位于面板上的所要位置上。
在图77的框841中，可执行回流操作以使焊料膏熔化以将一个或一个以上SMT装置焊接于其相应接触垫上。在一些实施方案中，可选择焊料膏881，且可在第一温度下执行回流操作以使焊料膏881熔化以借此允许在接触垫867与SMT装置883之间形成所要焊料触点。
在图77的框842中，可移除来自框841的回流操作的焊料残留物。
在图77的框843中，可在模块衬底827上的一个或一个以上选定区上涂覆粘合剂以允许安装一个或一个以上裸片。图84A及84B展示其中在裸片安装区864中涂覆粘合剂886的实例配置884。在一些实施方案中，可通过例如丝网印刷的技术以所要量将粘合剂886涂覆到面板(例如，图78A中的858)上的所要位置。
在图77的框844中，可借助在一个或一个以上裸片上涂覆的粘合剂而将其定位于选定区上。图85A及85B展示其中经由粘合剂886将裸片877定位于裸片安装区864上的实例配置887。在一些实施方案中，可为了生产量而通过从缠绕在卷轴上的裸片带用裸片馈入的自动化机器将裸片877定位于面板上的裸片安装区上。
在图77的框846中，可使裸片与裸片安装区之间的粘合剂固化。较佳地，可在低于用于将一个或一个以上SMT装置安装于其相应接触垫上的上文所描述的回流操作的一个或一个以上温度下执行此固化操作。此配置允许SMT装置的焊料连接在固化操作期间保持完整。
在图77的框847中，可移除来自框843及844的安装操作的粘合剂残留物。
在图77的框848中，可在经安装裸片与模块衬底827上的对应接触垫之间形成电连接(例如线接合)。图86A及86B展示其中在裸片877的接触垫878与模块衬底827的接触垫866之间形成若干个线接合889的实例配置888。此些线接合可给去往及来自裸片877的一个或一个以上电路的信号及/或电力提供电连接。在一些实施方案中，前述线接合的形成可通过自动化线接合机器实现。
在图77的框849中，可围绕模块衬底827上的选定区形成多个RF屏蔽线接合。图87A及87B展示其中在线接合垫828上形成多个RF屏蔽线接合832的实例配置891。线接合垫828示意性地描绘为与一个或一个以上参考平面(例如接地平面873)电连接(点线874)。在一些实施例中，此接地平面可安置于模块衬底827内。RF屏蔽线接合832与接地平面873之间的前述电连接可在由RF屏蔽线接合832界定的区的侧及底侧处产生互连的RF屏蔽结构。RF屏蔽线接合832与接地平面873之间的电连接可包含通孔823及/或一个或一个以上轨道824，举例来说，如参考图76B所描述。如本文中所描述，导电层可在此区上方形成且连接到RF屏蔽线接合832的上部部分，以借此形成具有RF屏蔽的体积的RF隔离结构818(图76A)。
在图87A及87B的实例配置891中，RF屏蔽线接合832展示为形成围绕裸片877及SMT装置883位于其中的区的周界。其它周界配置还是可能的。举例来说，可围绕裸片、围绕SMT装置中的一者或一者以上或其任何组合借助RF线接合形成周界。在一些实施方案中，可围绕任何电路、装置、组件或其中RF隔离为合意的区形成基于RF线接合的周界。出于说明的目的，应理解，RF隔离可包含防止RF信号或噪声进入或离开给定屏蔽区。因此，出于说明的目的，应进一步理解，术语隔离与屏蔽可视需要交换地使用。举例来说，RF组件被屏蔽可包含其中来自另一源的RF信号中的一些或大致所有PF信号被阻挡到达所述RF组件的情形。作为另一实例，RF组件被隔离可包含其中RF信号(举例来说，噪声或有源产生的信号)中的一些或大致所有PF信号被阻挡到达另一装置的情形。应理解，除非上下文另外指示，否则术语屏蔽及隔离中的每一者可包含前述功能性中的任一者或两者。
在图87A及87B的实例配置891中，RF屏蔽线接合832展示为具有经配置以在如本文中所描述的模制工艺期间促进受控变形的不对称侧轮廓。关于此些线接合的额外细节可在(举例来说)标题为“具有集成式干扰屏蔽的半导体封装及其制造方法”(SEMICONDUCTOR PACKAGE WITH INTEGRATED INTERFERENCE SHIELDINGAND METHOD OF MANUFACTURE THEREOF)的PCT公开案第WO2010/014103号中找到。在一些实施例中，还可利用其它形状的RF屏蔽线接合。举例来说，通常如标题为“具有用于EMI屏蔽的线接合笼的包覆模制半导体封装”(OVERMOLDEDSEMICONDUCTOR PACKAGE WITH A WIREBOND CAGE FOR EMI SHIELDING)的美国专利第8,071,431号中所描述的对称弓形线接合可替代所展示的不对称线接合或与其组合地用作RF屏蔽线接合。在一些实施例中，RF屏蔽线接合无需形成回路形状且使其两端在模块衬底的表面上。举例来说，还可利用其中一端在模块衬底的表面上且另一端定位于所述表面上方(用于连接到上部导电层)的导线延伸部。
在图87A及87B的实例配置891中，RF屏蔽线接合832展示为具有通常比裸片连接线接合889的高度高的类似高度。此配置允许裸片连接线接合889由如本文中所描述的模制化合物包封，且与将在模制工艺之后形成的上部导电层隔离。
在图77的框851中，可在SMT组件、裸片及RF屏蔽线接合上方形成包覆模制件。图88展示可促进此包覆模制件的形成的实例配置893。模板盖894展示为定位于模块衬底827上方以使得模板盖894的下部表面896与模块衬底827的上部表面862界定其中可引入模制化合物的体积897。
在一些实施方案中，模板盖894可经定位以使得其下部表面896啮合RF屏蔽线接合832的上部部分且在所述上部部分上向下推动。此配置允许移除RF屏蔽线接合832的任何高度变化以使得接触模板盖894的下部表面896的上部部分处于大致同一高度下。当引入模制化合物且形成包覆模制结构时，前述技术使经包封RF屏蔽线接合832的上部部分维持于包覆模制结构的所得上部表面处或靠近于所述所得上部表面。
在图88的实例模制配置893中，可从模制体积897的一个或一个以上侧引入模制化合物，如箭头898所指示。在一些实施方案中，可在经加热且真空条件下执行模制化合物的此引入以促进经加热模制化合物到体积897中的较容易流动。
图89展示其中模制化合物已被引入到体积897中(如参考图88所描述)且模制盖被移除以产生包封各种模块元件(例如，裸片、裸片连接线接合及SMT装置)的包覆模制结构833的实例配置899。RF屏蔽线接合还展示为由包覆模制结构833大致包封。RF屏蔽线接合的上部部分展示为在包覆模制结构833的上部表面902处或靠近于所述上部表面。
图90展示具有在多个阵列区段上方形成的包覆模制结构833的实例面板903。可如本文中参考图88及89所描述地形成每一阵列区段的包覆模制结构。所得包覆模制结构833展示为界定覆盖给定阵列区段的多个模块的共用上部表面902。
本文中参考图88、89及90所描述的模制工艺可产生其中经包封RF屏蔽线接合的上部部分在包覆模制结构的上部表面处或靠近于所述上部表面的配置。此配置可或可不使得RF屏蔽线接合与将在其上形成的上部导体层形成可靠电连接。
在图77的框852中，可移除包覆模制结构的薄顶部部分或层以更佳暴露RF屏蔽线接合的上部部分。图91展示其中已执行此移除的实例配置904。在所述实例中，包覆模制结构833的上部部分展示为被移除以产生低于原始上部表面902的新上部表面906(依据模制工艺)。此材料移除展示为更佳暴露RF屏蔽线接合832的上部部分907。
可以若干种方式实现从包覆模制结构833的上部部分的前述材料移除。图92A展示其中通过喷砂实现此材料移除的实例配置908。在所述实例中，较亮阴影部分是其中已将材料移除以产生新上部表面906及RF屏蔽线接合的更佳暴露的上部部分907之处。较暗阴影部分是其中未将材料移除以使得原始上部表面902仍保持之处。
在图92A中所展示的实例中，容易地展示对应于下伏模块衬底827(用点框863描绘)的模块化结构。此些模块将在于新形成的上部表面906上方形成导电层之后分离。
在图77的框853中，可清洁由于移除材料产生的新暴露的上部表面。
在图77的框854中，可在包覆模制结构的新暴露的上部表面上形成导电层，以使得所述导电层与RF屏蔽线接合的上部部分电接触。可通过若干种不同技术(包含例如喷射或印刷的方法)形成此导电层。图92B图解说明根据本发明的方面的用于形成导电层834(图93)的一种方法。此处，在已通过喷砂或其它烧蚀方法将配置908的整个顶部表面减小到高度906之后，喷嘴909将导电涂料910喷射于所述配置的顶部上。导电涂料910可为经调配以实现本发明的既定方面的导电金属涂料。关于其的进一步细节在如上文并入本文中的美国专利申请案第13/893,605号、第13/893，614号及第13/904,566号中找到。
图93展示其中已在包覆模制结构833的上部表面906上方形成导电层834的实例配置911。如本文中所描述，上部表面906更佳暴露RF屏蔽线接合832的上部部分907。因此，所形成的导电层834与RF屏蔽线接合832的上部部分907形成经改进接触。
如参考图87A及87B所描述，RF屏蔽线接合832及接地平面873可在由RF屏蔽线接合832界定的区的侧及底侧处产生互连的RF隔离结构。在上部导电层834与RF屏蔽线接合832电接触的情况下，所述区上方的上部侧现在还被屏蔽，借此产生经屏蔽体积。
图94展示已用导电涂料喷射以产生覆盖多个阵列区段的导电层834的实例面板913。如参考图90所描述，每一阵列区段包含将分离以形成完成的经封装模块的多个模块。
在图77的框856中，可将具有共用导电层(例如，导电涂料层)的阵列区段中的模块单个化成若干个别经封装模块。可以若干种方式(包含锯切技术)实现此模块单个化。
图95展示其中已将本文中所描述的模块化区段827单个化成经分离模块917的实例配置916。包覆模制件部分展示为包含侧壁919；且模块衬底部分展示为包含侧壁918。共同地，侧壁919与918展示为界定经分离模块917的侧壁921。经分离模块917的上部部分保持由导电层834覆盖。如本文中参考图79A、79B及79C所描述，经分离模块917的下部表面869包含接触垫871、829以促进模块917与电路板(例如电话板)之间的电连接。
图96A、96B及96C展示经单个化模块917的前视图(本文中还称为俯视图)、后视图(本文中还称为仰视图)及透视图。如本文中所描述，此模块包含包封于包覆模制结构内的RF屏蔽结构；且在一些实施方案中，模块917的总体尺寸不必大于不具有RF屏蔽功能性的模块。因此，具有集成式RF屏蔽功能性的模块可有利地产生更紧凑组装的电路板，这是因为不需要外部RF屏蔽结构。此外，经封装模块化形式允许在操纵及组装工艺期间更容易处置模块。
在图77的框857中，可针对适当功能性测试经单个化模块。如上文所论述，模块化形式允许较容易执行此测试。此外，模块的内部RF屏蔽功能性允许在不具有外部RF屏蔽装置的情况下执行此测试。
图97展示在一些实施例中，包含于电路板(例如无线电话板)中的模块中的一者或一者以上可配置有如本文中所描述的一个或一个以上封装特征。可受益于此些封装特征的模块的非限制性实例包含但不限于控制器模块、应用处理器模块、音频模块、显示接口模块、存储器模块、数字基带处理器模块、GPS模块、加速度计模块、功率管理模块、收发器模块、切换模块及功率放大器(PA)模块。
图98A展示可经实施以将具有如本文中所描述的一个或一个以上特的经封装模块组装于电路板上的过程923。在框924中，可提供经封装模块。在一些实施例中，经封装模块可表示参考图97所描述的模块。在框926中，可将经封装模块安装于电路板(例如，电话板)上。图98B示意性地描绘其上安装有模块816的所得电路板928。尽管一个模块图解说明为安装于电路板928上，但应理解，一个或一个以上其它模块还可安装于其上。电路板928还可包含其它特征(例如多个连接930)以促进安装于其上的各种模块的操作。
在图98A的框927中，可将其上安装有模块的电路板安装于无线装置中。图98C示意性地描绘具有电路板928(例如，电话板)的无线装置931(例如，蜂窝式电话)。电路板928展示为包含具有如本文中所描述的一个或一个以上特征的模块929。所述无线装置展示为进一步包含其它组件，例如天线932、用户接口933及电力供应器934。
图98D示意性地描绘具有经封装模块816(例如芯片或模块)的无线装置931。图98D中所图解说明的无线装置931可包含图98C中所展示的一个或一个以上特征，出于说明性目的已从图98D省略所述特征中的一些特征。在一些实施例中，经封装模块816可包含本文中所描述的模块中的任一者。如所图解说明，经封装模块816包含RF组件938及围绕RF组件938形成以便提供RF隔离性质的RF隔离结构818。RF隔离结构818可围绕经封装模块816的周界安置或围绕经封装模块816的其它适合区上的RF组件938安置。RF隔离结构818可提供一个或一个以上RF隔离功能性，例如将RF组件938与来自电子无线装置931中的另一组件939的RF影响隔离(箭头936)，将RF组件938与无线装置931外部的外部RF源隔离(箭头937)及/或阻止来自RF信号的电磁辐射及/或来自RF组件938的噪声到达无线装置931中的另一组件939及/或电子无线装置931外部的外部RF源(未展示)(箭头941及942)。RF组件938可包含经配置以发射及/或接收RF信号的一个或一个以上电路元件。RF组件的非限制性实例包含功率放大器、电压控制振荡器、滤波器、开关等等。例如，在图76A中所图解说明的实施例中，RF组件可包含高频带部分819及/或低频带部分821。
虽然图98D中展示一个RF组件938，但应理解，两个或两个以上RF组件可包含于由RF隔离结构818产生的RF隔离体积内。根据一些实施例，经封装模块816可包含各自具有专用RF隔离结构的两个或两个以上RF组件。
图99A是确定通孔放置的说明性过程943的流程图。过程943或本文中所描述的其它过程中的任一者的特征的任何组合可体现于非暂时性计算机可读媒体中且存储于存储器中。当执行时，非暂时性计算机可读媒体可致使执行过程943或其它过程中的一些或所有部分。应理解，本文中所论述的方法中的任一者可包含较多或较少操作，且所述操作可视需要以任何次序执行。
过程943可确定围绕经封装模块的外围的通孔放置。通孔可为围绕一个或一个以上RF组件形成RF隔离体积的RF隔离结构的一部分。可在衬底的一个层或一个以上层中形成通孔。在一些实施例中，可将通孔形成为印刷电路板的一部分，举例来说，如图76B中所展示。在围绕经封装模块的周界的选定经界定区中具有较高通孔密度可在所述选定区中提供较强接地连接及/或较强RF隔离。相反地，在选定区中减小通孔密度可减小裸片大小及经封装模块的总体成本。过程943可确定其中可移除通孔以节省裸片面积之处及/或其中添加通孔可改进RF隔离之处。
过程943可包含在框944处获得电磁干扰(EMI)数据、在框946处识别与相对高EMI及/或相对低EMI相关联的区及在框947处确定经更新通孔放置。在框948处，可将此过程反复直到满足EMI规范。现在将参考图100A及100B中所图解说明的实例EMI分布概况、101中所展示的通孔密度与逆辐射功率之间的关系以及102A及102B中所图解说明的通孔放置论述过程943。
在框944处，可针对初始通孔放置获得EMI数据。在一些实施例中，可在初始通孔放置中执行电磁扫描/探测以获得EMI数据。例如，可执行近场扫描。EMI数据可与RF应用相关联。根据特定实施例，EMI数据可对应于经封装模块的两个或两个以上操作模式。举例来说，EMI数据可对应于高频带操作模式及其中经封装模块在比在所述高频带操作模式中低的频带内操作的低频带操作模式。不同RF隔离考虑可应用于不同操作频带。举例来说，在较高频率下，RF信号可具有较小波长。因此，使通孔在经封装模块的高频带部分附近更靠近在一起可为合意的。作为另一实例，EMI数据可对应于低功率操作模式及高功率操作模式。根据特定实施方案，初始通孔放置可对应于不具有提供RF屏蔽的任何通孔的RF组件。或者，初始通孔放置可对应于围绕RF组件安置的至少一个通孔的任何其它放置。在特定实施方案中，初始放置可对应于可包含于特定大小的经封装模块中的最大数目个通孔。
图100A及100B中所展示的EMI分布概况中反映实例EMI数据。图100A及100B的EMI分布概况分别对应于图102A及102B中所展示的通孔放置。图100A中所反映的EMI数据可对应于初始通孔放置或确定经更新通孔放置的一个或一个以上反复之后的通孔放置。图100B中所反映的EMI数据可对应于基于图100A中所展示的EMI分布概况确定的经更新通孔放置。
图100A展示对应于环绕RF组件的经封装模块的周界安置的多个通孔的EMI分布概况的实例。更具体来说，图100A中所展示的EMI分布概况对应于图102A中所展示的通孔放置。EMI分布概况图解性地图解说明与经封装模块的表面的部分相关联的EMI。在图100A中，区域对应于可通过沿图100A中的EMI分布概况的顶部侧由左向右编号的列及沿图100A中的EMI分布概况的左侧具有字母的行识别的正方形。EMI分布概况的阴影指示与经封装模块的对应区相关联的EMI值。更具体来说，图100C的图例指示以dBm为单位的对应EMI值，dBm可表示参考毫瓦的所测量EMI的以分贝为单位的功率比。应理解，较低EMI值为具有较高负值的所表示数。例如，-14dBm的EMI值高于-24dBm的EMI值。图100A及100B中的EMI分布概况的阴影对应于图100C的图例中的以dBm为单位的EMI值。
EMI分布概况的每一区域可对应于经封装模块及/或其的印刷电路板的经界定表面区。所述经界定表面区可包含零个、一个、两个或两个以上通孔。包含至少一个通孔的区域中的每一者可在大致平行于经封装模块的外边缘的维度上具有大约相同宽度。在特定实施方案中，每一区域可具有大约相同面积。在其它实施方案中，两个或两个以上区域可具有不同面积。应理解，区域可比所图解说明的区域小或大。任何特定区域可与一个或一个以上EMI值相关联。例如，图100A中的区域B1与多个EMI值相关联，且区域F1与单个EMI值相关联。
往回参考图99A，在框946处，可识别与相对高及/或相对低EMI相关联的区。例如，可识别与最高EMI值相关联的经封装模块的区。作为另一实例，可识别与高于预定义阈值的EMI值相关联的经封装模块的一个或一个以上区。或者或另外，可识别与低于预定义阈值的EMI值相关联的经封装模块的一个或一个以上区。在又一实例中，可识别具有最低EMI值的区。
与相对高EMI相关联的经封装模块的区可通过与经封装模块的其它区相比的较强RF隔离而受益。在一些实施方案中，与相对高EMI相关联的经封装模块的区可为热点及/或RF隔离结构针对其提供比经封装模块的其它区少的RF隔离的区。此些区可提供比产品规范中所定义及/或比所要EMI电平少的RF隔离。根据一些实施例，热点可发生于产生具有高功率电平的信号的经封装模块的区(例如功率放大器(PA)的输出)处或附近。相比来说，针对低噪声放大器(LNA)，热点可发生于所述LNA的输入处或附近。或者或另外，热点可发生于具有高活动因子的经封装模块的区处或附近，例如在振荡器(举例来说，电压控制振荡器)及/或LNA附近。
与相对低EMI相关联的经封装模块的区可提供具有相对低通孔密度的充分水平的RF隔离。在一些实施方案中，与相对低EMI相关联的经封装模块的区可为非辐射区及/或RF隔离结构针对其提供比经封装模块的其它区多的RF隔离的区。此些区可提供比产品规范中所定义及/或比EMI所要电平多的RF隔离。根据一些实施例，非辐射区可发生于不产生信号或产生具有低功率电平的信号的经封装模块的区处或附近。或者或另外，非辐射区可发生于具有低活动因子的经封装模块的区处或附近。作为另一实例，针对功率放大器模块，与输出匹配网络(OMN)相比，RF输入及DC路径可对EMI辐射较不敏感。
图100A的EMI分布概况指示，区域B1及C1与相对高EMI相关联且区域A8、B8、C8、D8、E8及F8与相对低EMI相关联。明确地说，与区域B1相关联的EMI值为大约-14dBm。在特定应用中，此EMI值可为有问题的。因此，调整经封装模块的通孔密度以改进EMI可为合意的。可通过与初始通孔放置相比，改变经更新通孔放置中的数目、位置、大小或其任何组合而调整通孔密度。
包含多个通孔的RF隔离结构可通过到接地平面的连接(举例来说，通过到经配置为接地平面的RF组件下方的下部导电层的电连接)而接地。尽管接地平面理想地具有寄生电感零，但在现实中，接地平面具有非零寄生电感零。添加额外通孔可减小接地平面的电感。相反地，减小通孔的数目可增加接地平面的电感。与接地平面相关联的较高电感可导致较不稳定接地平面，所述较不稳定接地平面可影响由通过RF隔离结构隔离的RF组件产生的信号。举例来说，当接地平面不稳定时，RF隔离结构可与天线功能相似。此可致使RF隔离结构放大辐射，而非提供RF隔离。此影响可发生于对应于相对高EMI的经封装模块的位置(举例来说，对应于图100A中所展示的EMI分布概况中的区域B1及C1的经封装模块的位置)处。
图101图解说明通孔密度与逆辐射功率当中的关系。当通孔表面区密度低于d1时，RF隔离结构可由于弱接地连接而浮动。弱接地连接可致使经封装模块的部分与相对高EMI相关联，举例来说，如图100A的EMI分布概况的区域B1及C1所展示。密度d1可表示下阈值，低于所述下阈值，RF隔离结构与弱接地地方功能相似。图101中所图解说明的曲线具有低逆辐射功率且因此具有与低于密度d1的通孔表面区密度相关联的相对高辐射。此可致使RF隔离结构充当天线。因此，增加低于密度d1的表面区密度以便增加逆辐射功率(减少所辐射功率)可为合意的。密度d2可表示上阈值，高于所述上阈值，经增加通孔密度可能不显著改进RF隔离。高于密度d2，图101中所图解说明的曲线变平。当通孔表面区密度高于密度d2时，增加通孔密度的优点可能不提供逆辐射功率及因此RF隔离结构的RF隔离的显著增加。因此，通孔表面区密度在图101中的密度d1与密度d2之间可为合意的。此可(举例来说)减小裸片面积及/或减小制造成本。
再次往回参考图99A，在框947处，可确定经更新通孔放置。在所述经更新通孔放置中，与初始放置相比，可增加与高EMI相关联的区中的通孔密度。或者或另外，在所述经更新通孔放置中，与初始放置相比，可减少与低EMI相关联的区中的通孔密度。根据特定实施例，经更新放置中的通孔密度可经确定以使得通孔密度高于下阈值(低于所述下阈值，RF隔离结构充当弱接地地方)且低于上阈值(高于所述上阈值，经增加通孔密度可能不显著改进RF隔离)。例如，经更新放置中的通孔密度可在图101中的密度d1与密度d2之间。
在经更新通孔放置中，与初始通孔放置相比，可调整通孔的数目、通孔的位置、通孔的大小或其任何组合。例如，可远离与相对低EMI相关联的区朝向相对高EMI的区移动通孔。作为另一实例，可给与相对高EMI相关联的区添加通孔及/或可从与相对低EMI相关联的区移除通孔。在又一实例中，可在与相对高EMI相关联的区中增加一个或一个以上通孔的大小及/或可在与相对低EMI相关联的区中减少一个或一个以上通孔的大小。
出于说明性目的，将参考给沿衬底的外围的选定区域添加通孔提供更多细节。图102A展示具有围绕周界布置的通孔823的放置的衬底的俯视平面图。如图102A中所展示，通孔823可围绕衬底的周界对准。图102A中所图解说明的通孔823可包含于衬底的同一层中。图102A中所展示的通孔823的放置可对应于图100A中所展示的EMI分布概况。图102B展示具有围绕周界布置的通孔823及823’的经更新放置的衬底的另一俯视平面图。图102B中所展示的通孔823及823’的放置可对应于图100B中所展示的EMI分布概况。根据一些实施例，图102B中的通孔823及823’的放置可为经制造经封装模块中所使用的最后通孔放置。
在图102B中所展示的经更新放置中，与图102A中所展示的通孔823的放置相比，在对应于区域B1及C1的衬底的区中添加两个额外通孔823’。图100B的EMI分布概况展示，两个额外通孔823’改进了与EMI分布概况中的对应区域相关联的EMI。例如，图100B的EMI分布概况指示，与不具有两个额外通孔823’的图100A的EMI分布概况相比，区域C1的EMI改进了约10dBm。图100B的EMI分布概况展示，两个额外通孔823’改进了与EMI分布概况中的其它相邻区域相关联的EMI。例如，图100B的EMI分布概况指示，与不具有两个额外通孔823’的图100A的EMI分布概况相比，区域A1的EMI改进了约4dBm且区域A4的EMI改进了约7dBm。
往回参考图99A，在框948处，可将过程反复任何适合次数直到满足EMI规范。更具体来说，可获得EMI数据，可识别与相对高及/或相对低EMI相关联的区且可确定经更新通孔放置。因此，在特定实施方案中，过程943可为反复过程。例如，图100A的EMI分布概况及102A中所展示的通孔放置可对应于初始通孔放置与生产中所使用的最后通孔放置之间的过程943的反复。根据特定实施例，在框948处，可针对不同操作模式将过程943反复以使得针对不同操作模式满足EMI规范。不同操作模式可(举例来说)与不同频带及/或不同功率模式相关联。在一些实施例中，在框948处，可针对不同层的通孔823将过程943反复。
通过执行过程943，通孔放置可经改进以使得与经封装模块相关联的EMI在不使用过多通孔的情况下满足规范。因此，过程943可产生具有经配置以在高效利用裸片面积的情况下提供RF隔离的通孔的经封装模块。
图99B是确定通孔放置的说明性过程949的流程图。过程949可大致相同于过程943，惟在过程949中用框951中替代过程943的框946除外。因此，过程949可包含较早参考在框944处获得EMI数据、在框947处确定经更新通孔放置及在框948处将过程反复所描述的特征的任何组合。过程949可包含在框944处获得EMI数据、在框951处确定区对外部辐射的敏感性及在框947处确定经更新通孔放置。在框948处，可将过程949反复直到满足EMI规范。应理解，根据特定实施例，可共同、串行、并行或其任何组合执行过程943及过程949。因此，通孔放置可基于与经封装模块的区相关联的EMI的相对电平及/或经封装模块的区对外部辐射的敏感性。
在框951处，可将连同与相对低及/或相对高EMI相关联的经封装模块的区一起描述的原理及优点应用于对外部辐射相对敏感及/或相对不敏感的经封装模块的区。例如，可获得敏感性数据，且可识别对电磁辐射相对较敏感的区及/或对电磁辐射相对较不敏感的区。在一些实施例中，敏感性数据可包含EMI数据，例如图100A中所展示的EMI分布概况及/或衍生于此EMI数据的数据。可类似于与相对高EMI相关联的经封装模块的区地处理对外部辐射敏感的经封装模块的区。例如，在框951处，可在框951处增加这些区中的通孔密度。或者或另外，可类似于与相对低EMI相关联的经封装模块的区地处理对外部辐射不敏感的经封装模块的区。对外部辐射敏感的区可包含(举例来说)功率放大器模块的输出匹配网络(OMN)区及/或VCO的输出。相比来说，对外部辐射不敏感的区可包含(举例来说)输入区及/或DC路径。
根据本文中所描述的一个或一个以上特征的经封装模块可包含特定通孔放置。例如，多个通孔可围绕RF组件安置以使得在经封装模块的第一区域中比在经封装模块的第二区域中存在更高密度，其中所述第一区域比所述第二区域与更高电磁干扰相关联。例如，图102B中的通孔823及823’包含于对应于所图解说明的EMI分布概况的区域B1及C1的区域952中。区域952具有比对应于所图解说明的EMI分布概况的区域B8及C8的区域953高的密度。出于说明性目的而提供区域952及953，且应理解，可连同本文中所描述的一个或一个以上特征一起实施其它区域及/或区域大小。
可以多种方式实现不同通孔密度。举例来说，如图102B中所图解说明，区域952比区域953包含更多通孔。当多个通孔中的通孔为约相同大小时，衬底的同一层中的更靠近在一起地间隔开的通孔具有较高通孔密度。例如，通孔823及823’在区域952中比通孔823在区域953中更靠近在一起地间隔开。作为另一实例，可通过使用不同大小的通孔实现不同通孔密度。
如图102B中所图解说明，区域952沿经封装模块的外围安置且区域953也沿经封装模块的所述外围安置。区域952与953在大致平行于经封装模块的外边缘的维度上具有大约相同的宽度。如图102B中所图解说明，区域952具有与区域953大约相同的面积。在特定实施例中，第一区域可具有与沿具有与第一区域的面积至少同样大的面积的经封装模块的外围的任何区域至少同样大的通孔密度。或者或另外，第二区域可具有不大于沿具有与第二区域的面积至少同样大的面积的经封装模块的外围的任何区域的密度的通孔密度。
沿经封装模块的外围安置的通孔823及823’可在热点中比在低辐射区中沿经封装模块的外围更靠近在一起地间隔开。此通孔间距可在衬底的一个或一个以上层中。例如，在衬底的单个层中，沿经封装模块的外围安置的通孔823及823’可在热点中比在低辐射区中沿经封装模块的外围更靠近在一起地间隔开。作为另一实例，通孔可在衬底的两个或两个以上层中的每一者中在热点中比在低辐射区中沿经封装模块的外围更靠近在一起地间隔开。参考图102B，所图解说明的通孔823及823’在区域952中比在区域953中更靠近在一起地间隔开。通孔823与823’可沿经封装模块的外围对准，举例来说，如图102A及102B中所展示。
在经封装模块中，第一区域及具有比第一区域低的通孔密度的第二区域可各自包含至少一个通孔。第一区域及具有比第一区域低的通孔密度的第二区域可各自包含至少两个通孔。
通过RF隔离结构隔离的一个或一个以上RF组件可向第一区域发出比向第二区域多的辐射。例如，所述RF组件可向区域952发出比向区域953多的辐射。
第一区域可对应于经封装模块的热点且第二区域可对应于经封装模块的低辐射区。举例来说，区域952可邻近于功率放大器输出或产生高功率信号的不同RF组件的输出。作为另一实例，区域952可邻近于电压控制振荡器输出或具有高活动因子的不同RF组件的输出。相比来说，第二区域可邻近于具有低活动因子的经封装模块的区、不产生信号的经封装模块的区、其中低功率信号传播的经封装模块的区等等或其任何组合。
或者或另外，第一区域可比第二区域暴露于更多外部辐射。例如，邻近组件的热点可邻近于区域952。
本文中所描述的通孔放置可包含于经封装模块的RF隔离结构中，所述经封装模块包含形成多个通孔与RF组件上方的导电层之间的电连接的至少一部分的一个或一个以上导电特征。作为一个实例，所述一个或一个以上导电特征可包含线接合(举例来说，图76B中所图解说明的线接合832)。或者，所述一个或一个以上导电特征可包含环绕RF组件的金属罐。
在特定实施例中，由RF隔离结构形成的RF隔离体积内的RF组件包含功率放大器。举例来说，图102B中所图解说明的通孔放置可对应于图76A及76B中所图解说明的经封装模块。区域952可邻近于功率放大器输出。更具体来说，区域952可邻近于图76A的经封装模块816的高频带部分819中的功率放大器的输出。
上文所描述的实施例中的一些实施例已连同包含RF组件(例如功率放大器)的经封装模块及/或电子装置一起提供实例。然而，这些实施例的原理及优点可用于需要屏蔽及/或隔离的任何其它系统或设备。
实施本发明的一个或一个以上方面的系统可在各种电子装置中实施。电子装置的实例可包含但不限于消费电子产品、消费电子产品的部分、电子测试装备等。更具体来说，经配置以实施本发明的一个或一个以上方面的电子装置可包含但不限于RF发射装置、RF接收装置、RF收发器、具有RF组件(举例来说，功率放大器)的任何便携式装置、移动电话(举例来说，智能电话)、电话、基站、超微型小区、雷达、经配置以根据无线保真及/或蓝牙标准通信的装置、电视、计算机监视器、计算机、手持式计算机、平板计算机、膝上型计算机、个人数字助理(PDA)、微波、冰箱、汽车、立体声系统、DVD播放器、CD播放器、VCR、MP3播放器、无线电器件、摄录像机、相机、数码相机、便携式存储器芯片、清洗机、干燥机、清洗机/干燥机、复印机、传真机器、扫描仪、多功能外围装置、腕表、时钟等等等。消费电子产品的部分可包含多芯片模块(包含RF隔离结构)、功率放大器模块、集成电路(包含RF隔离结构)、衬底(包含可用以形成RF隔离结构的部分的通孔)等等或其任何组合。此外，电子装置的其它实例还可包含但不限于存储器芯片、存储器模块、光学网络或其它通信网络的电路及磁盘驱动器电路。此外，电子装置可包含未完成的产品。
本文中所提供的本发明的教示可应用于其它系统而未必上文所描述的系统。可组合上文所描述的各种实施例的元件及动作以提供其它实施例。
尽管已在此章节中描述本发明的各种实施例以及相关特征、方面及特性，但所属领域的技术人员将显而易见，更多实施例及实施方案是可能的以使得将在本发明的范围内。举例来说，本文中的本发明不限于所描述的材料或系统，且可进一步个别地或以其它方式与如贯通本发明的全文所描述的本发明的任何其它数目个相关方面、所要方面或适合方面组合、集成、组装或连结在一起，以甚至进一步改进集成电路、功率放大器、功率放大器模块及其中使用集成电路、功率放大器、功率放大器模块的装置的性能。
XIII.具有集成式干扰屏蔽的半导体封装
本发明的此章节涉及一种用于半导体模块封装的集成式电磁干扰(EMI)屏蔽。集成式EMI屏蔽包含电连接于封装的衬底中的接地平面与印刷于封装模制化合物的顶部上的导电层之间的多个线接合弹簧。线接合弹簧具有致使弹簧效应提供线接合弹簧的顶部与导电层之间的接触电连接的经界定形状。线接合弹簧可围绕包含于模块封装中的装置中的一些或所有装置定位于封装中的任何处以形成围绕所述装置的完整EMI屏蔽。且到此进一步，可能值得重复，熟习本发明的相关技术者应容易地理解，如此章节中所论述的本发明的这些特定方面可与本发明的任何或所有其它方面组合以进一步改进功率放大器模块及其中使用功率放大器模块的装置的性能。
在许多现代应用(包含蜂窝式电话手持器件、个人数字助理(PDA)、媒体播放器及使用射频(RF)组件的其它便携式装置)中，完成的产品的大小(长度、宽度及厚度)及重量通常可为关键设计参数。举例来说，特别是对于蜂窝式电话手持器件，存在朝向提供经增加功能性及特征的较小且较轻装置的持续努力。因此，这些装置中所使用的个别组件的大小及重量也可为重要的。如上文所论述，用于改进RF装置的电磁干扰屏蔽的常规方法涉及将接地金属罐放置于将屏蔽的个别RF装置上方，此给设计添加大小、重量及成本且因此在许多应用中可为不合意的。
方面及实施例涉及用以提供在封装工艺期间在于个别装置或模块的大小及/或重量上具有最小增加的情况下集成到装置或模块中的干扰屏蔽的方法及设备。如本文中所使用，术语“EMI屏蔽”用以指电磁干扰及射频干扰屏蔽两者。在一个实施例中，集成式EMI屏蔽可使用如下文进一步论述的线接合制造工艺形成，且因此，可使用现有工具制造并与用以提供到模块中的电子装置的电连接的常规线接合一起在共用处理线上组装。此方法可提供高设计灵活性以及通过其制造EMI屏蔽的较容易且较低廉方法。另外，根据本发明的方面的集成式“线接合笼”屏蔽提供用以实现模块间/内隔离及低封装轮廓(尚未通过常规现有技术实现)的方式。如下文所论述，线接合笼可使用具有特定且被充分控制的设计及形状的“线接合弹簧”连接器形成以提供用于各种封装及过程条件的稳健且实用EMI屏蔽。
应了解，本文中所论述的方法及设备的实施例在应用中不限于以下说明中所列举或所附图式中所图解说明的组件的构造及布置的细节。所述方法及设备能够实施于其它实施例中且能够以各种方式实践或执行。特定实施方案的实例在本文中仅出于说明性目的而提供且不打算为限制性。明确地说，连同任一个或一个以上实施例一起论述的动作、元件及特征不打算从任何其它实施例中的类似作用排除。此外，本文中所使用的措辞及术语是为了说明的目的且不应视为限制性。对以单数形式参考的本文中的系统及方法的实施例或元件或者动作的任何参考还可囊括包含多个这些元件的实施例，且以复数形式对本文中的任何实施例或元件或者动作的任何参考还可囊括包含仅单个元件的实施例。呈单数或复数形式的参考不打算限制当前所揭示的系统或方法、其组件、动作或者元件。本文中“包含”、“包括”、“具有”、“含有”、“涉及”及其变化形式的使用意味着涵盖其后所列示的物项及其等效物以及额外物项。对“或”的参考可解释为包含性的，以使得使用“或”所描述的任何术语可指示单个、一个以上及所有所描述的术语中的任一者。对前及后、左及右、顶部及底部以及上部及下部的任何参考打算方便说明，而非将本发明系统及方法或其组件限于任一位置或空间定向。
现在参考图103，其图解说明根据本发明的方面的封装并入有集成式EMI屏蔽的电子装置或模块的方法的一个实例。下文继续参考图103论述所述方法的方面及实施例。
第一步骤954包含使衬底准备好并入到电子模块中。此步骤954可包含在衬底上形成金属化件，所述金属化件可用以互连电子模块的各种组件，且所述金属化件中的至少一些金属化件可成为集成式EMI屏蔽的一部分，如下文所进一步论述。在步骤956中，可根据如所属领域的技术人员可能已知的方法及技术组装电子模块。此步骤956可包含例如以下各项的动作：将一个或一个以上裸片安装到衬底，形成任何必要内部或外部连接或连接点(包含沉积金属化层及/或电介质层)等。因此，应了解，虽然在图103中将模块组装图解说明为单个步骤956，但其可包括可同时、在不同时间及/或在不同位置中执行的数个步骤。此外，应了解，步骤954可视为步骤956的一部分。
图104中图解说明此模块的实例。模块962包括安装到衬底964的一个或一个以上裸片963。模块962的一些实例包含但不限于功率放大器、收发器、线性装置、滤波器及可需要或受益于EMI屏蔽的其它装置。如上文所论述，对于RF装置EMI屏蔽通常为合意的，且因此，裸片963中的至少一者可为RF装置且模块962可为RF模块；然而，应了解，本发明不限于此，且裸片963可包括任何类型的数字或模拟装置或者组件。在一个实例中，使用连接到接合垫967的线接合966将裸片963安装到衬底964，如图104中所图解说明。或者，可使用覆晶接合方法或所属领域的技术人员已知的任何其它适合技术将裸片963安装到衬底964。
根据一个实施例，可通过在封装工艺期间围绕衬底964的边缘构造线接合笼而将集成式EMI屏蔽并入到模块962中。可实施类似于用以形成线接合966的常规工艺且使用相同装备的线接合工艺以构造线接合弹簧，如下文所论述。多个这些线接合弹簧可围绕衬底964上的裸片963放置且连接到封装中的接地平面(如下文进一步论述)以提供形成集成式EMI屏蔽的线接合弹簧笼。为在模制模块中形成集成式屏蔽，制造困难存在于找到用以将衬底中的接地平面连接到顶部导电屏蔽层的方式。使用线接合弹簧连接器形成集成式屏蔽的方法的实施例提供解决此困难的稳健制造工艺，如下文进一步论述。
再次参考图103，如上文所论述，步骤954可包含在衬底964上形成将成为集成式EMI屏蔽的一部分的金属化件。参考图105，这些金属化件可包含线接合垫968、接地平面969及将所述线接合垫连接到所述接地平面的通孔971。接着，可将线接合弹簧972连接到线接合垫968(步骤957)，如下文进一步论述。应了解，虽然在图105中所图解说明的实例中，针对每一线接合弹簧972提供两个离散线接合垫968及相关联通孔971，但本发明不限于此且预期许多其它配置。举例来说，如图106A及106B中所图解说明，可用可至少部分地包围裸片963的金属化迹线或环973替代图105的个别线接合垫968。在此实例中，可在沿迹线973的点处提供一个或一个以上通孔971(图106A)以将迹线及因此线接合弹簧972耦合到接地平面969。此外，在一个实例中，迹线973可在两个或两个以上线接合弹簧972之间连续，且因此，每一线接合弹簧不必具有个别关联的通孔971。另外，虽然在图105中，将线接合弹簧972图解说明为两个连接点(在线接合垫968处)通过通孔971耦合到接地平面969，但情形不必如此，且可使线接合弹簧的端中的一者浮动(即，不电耦合到接地平面)。
根据一个实施例，形成集成式EMI屏蔽的方法包含用以将裸片963包封于模制化合物974中的转移模制工艺(步骤958，图103)。如下文进一步论述，在转移模制工艺期间，将衬底964放置于下部模具套中，将上部模具套降低到所述下部模具套上以密封围绕装置的空腔，且使模制化合物974流动到所述空腔中以包封衬底上的裸片963。转移模制工艺为所属领域的技术人员众所周知的。
仍参考图103及105，在转移模制工艺(步骤958)之后，可使用烧蚀工艺(步骤959)来通过模制化合物974暴露线接合弹簧972的顶部。烧蚀工艺可包含(举例来说)研磨及/或抛光模制化合物974以移除层模制化合物且暴露线接合弹簧972的顶部的激光烧蚀工艺。在一个实例中，烧蚀工艺可移除小于约40微米厚的层模制化合物。在另一实例中，烧蚀工艺可移除约10微米厚的层模制化合物。在已暴露线接合弹簧972的顶部之后，可在模制化合物974的顶部上形成薄导电涂层或层975(步骤961)以接触线接合弹簧972的经暴露顶部。可使用各种技术中的任一者(例如通过印刷、沉积、溅镀等等)在模制化合物974的顶部上沉积导电层975。在一个实例中，导电层975包括喷刷于模制化合物974的顶部上的金属填充的环氧树脂(例如银填充的环氧树脂)，如上文在章节XII中关于图92B所论述。导电层975接触线接合弹簧972的经暴露顶部且因此电连接经暴露线接合弹簧。
如本文中上文所论述，在一个实施例中，模块962包含沿衬底964的底部表面安置(如图105中所展示)且通过通孔971连接到线接合弹簧972的接地平面969。通过线接合弹簧972的顶部与导电层975之间的接触，在所述导电层与接地平面969之间形成电连接，因此完成模块962中的EMI屏蔽。线接合弹簧972在衬底964中的接地平面969与顶部导电屏蔽层975之间提供灵活(这是因为所述线接合弹簧可位于衬底上的任何适合处)且完全集成的连接。在一个实施例中，线接合弹簧972具有经界定形状(如下文进一步论述)，所述经界定形状经控制以产生促进在所述线接合弹簧与导电层975之间形成可靠电连接的弹簧效应。因此，裸片963中的一者或一者以上可大致围封于接地EMI屏蔽中，所述接地EMI屏蔽由导电层975、线接合弹簧972(及其相关联金属化件(例如通孔971及接合垫968))及接地平面969形成。不同于常规EMI屏蔽解决方案的庞大金属罐，根据本发明的实施例的此集成式EMI屏蔽可给模块962添加最小大小及重量。
根据本发明的一个实施例，线接合弹簧972具有被充分控制且大致不同于常规线接合966的特定形状及高度。如所属领域的技术人员可能已知，常规线接合966使用线接合机器通过以下方式形成：将接合线的一端连接到裸片963且控制线接合机器的移动以拉制所述接合线远离所述裸片以形成回路(如图104及105中所图解说明)，且接着将所述接合线的另一端连接到衬底上的垫。根据本发明的实施例的线接合弹簧972可使用类似技术形成，但通过操纵线接合机器的x轴及y轴运动而将导线回路处理成提供所要弹簧效应及下文所论述的线接合弹簧的其它性质的独特形状。
参考图107，其图解说明根据本发明的这些方面的线接合弹簧972的一个实施例。线接合弹簧972包括：球形接合976，其提供所述线接合弹簧与衬底964之间的第一连接点；及导线回路977，其从所述球形接合延伸到所述衬底上的第二连接点983。参考图107及108，形成线接合弹簧972(步骤957)的过程可以形成球形接合976的第一步骤978开始。此步骤可包含将金属球放置于衬底964上的线接合垫968(参见图105)上(步骤979)及将所述球接合到所述线接合垫(步骤981)以形成球形接合976。线接合弹簧可使用多种金属(包含金(如通常用于常规线接合)及铜)中的任一者形成。在其中线接合弹簧由金制成的一个实例中，线接合垫968可类似地为金或镀金的，且球形接合976以超声波方式接合到衬底964。可使用类似热音波工艺来在镀金、镀铜或镀锡线接合垫968上形成铜球形接合976。
根据一个实施例，通过以下方式形成导线回路977：从球形接合976拉制导线，通过操纵线接合机器的x轴及y轴运动而将导线成形(步骤982)及最后将导线回路的尾端接合到线接合垫968(步骤983)。在一个实施例中，导线回路977经成形以具有图107中所图解说明的形状或类似于其的形状。如图108中所进一步展示，步骤978可包含用以将金属球976放置于垫968上的子步骤979及其中将球976接合到垫968的子步骤981。
参考图109，其图解说明如上文所论述的接合到提供于衬底964上的线接合垫968(或迹线973)的线接合弹簧972的一个实施例。在一个实施例中，线接合弹簧972在球形接合976附近包括反曲分区986。导线从反曲分区986向上延伸到线接合弹簧972的顶峰987。凸区域988在反曲分区986与顶峰987之间延伸。线接合弹簧972进一步包括接近顶峰987的上部区域989及在上部区域989与第二连接点983之间延伸的向下倾斜尾部区域991。在一个实例中，上部区域989是大致平面的，以便提供与上部导电层975(参见图106A)的大接触区，借此促进与所述导电层的良好电连接。反曲分区986用以使线接合弹簧972与常规线接合相比更有弹力，从而贡献于线接合弹簧的弹簧效应及线接合弹簧承受由模具套及模制化合物施加的压力的能力且在转移模制工艺期间保存其形状，如下文进一步论述。在一个实例中，线接合弹簧的顶峰987大致定位于反曲分区989上方(如点线992所指示)，此可进一步贡献于线接合弹簧972的弹力，如下文所论述。
如所属领域的技术人员已知及上文所论述，在转移模制工艺期间，将装置放置于下部模具套中，将上部模具套降低到所述下部模具套上以密封围绕装置的空腔，且使模制化合物974流动到所述空腔中，图105及106A。可使从线接合垫968到顶峰987测量的线接合弹簧972的高度稍微高于模制化合物974的预期或经设计厚度。在转移模制工艺(步骤958，图103)期间，通过将上部模具套993下降而压缩线接合弹簧972，如图110中所图解说明。在一个实例中，上部模具套993首先接触线接合弹簧972的顶峰987，这是因为所述顶峰为所述线接合弹簧的最高点。由于由反曲分区986及顶峰987大致在反曲分区上方的定位提供的线接合弹簧972的弹簧常数，线接合弹簧保持与上部模具套993的表面接触，如图110中所图解说明。由线接合弹簧972的形状提供的此弹簧效应使得集成式EMI屏蔽能够稳健制造，这是因为通过致使线接合弹簧的顶部保持与模具套的表面接触，仅薄层模制化合物可覆盖线接合弹簧的顶部，以使得可在烧蚀工艺(步骤959)之后容易且可靠地暴露线接合弹簧的顶部。在一个实例中，线接合弹簧972在垂直方向上具有大弹簧范围且能够承受由于可在转移模制工艺期间发生的模制化合物厚度、衬底厚度及翘曲的变化导致的完成的高度的变化。线接合弹簧的高度可经选择以充分高以使得线接合弹簧在上部模具套993下降时被压缩，但不过高以至于下降的上部模具套碾压线接合弹簧。因此，线接合弹簧不应过高以至于容纳下降的上部模具套993所需的变形量超过线接合弹簧的弹簧容量。类似地，如果线接合弹簧不充分高，那么线接合弹簧的顶部在转移模制工艺之后可能不接触或充分接近模制化合物的上部表面，且因此可能不通过烧蚀工艺(步骤959，图103)暴露，或可能不展现充分弹性变形(弹簧效应)以使线接合弹簧的顶部保持与模制化合物的上部表面接触。在一个实例中，线接合弹簧972的高度比模制化合物的经设计厚度高约90微米。然而，应了解，线接合弹簧可取决于若干因素(例如，举例来说，用以形成线接合弹簧的金属、模材料及其它类似因素)而具有不同高度。
根据一个实施例，线接合弹簧972的形状经最优化以提供与导电层975的大接触区(图105及106A)，借此促进与导电层975的良好电连接。如上文所论述，在一个实例中，线接合弹簧972的上部区域989(图109及110)大致为平面的。因此，当被上部模具套993压缩时，上部区域989可提供与模具套(或模制化合物的表面)接触的大平面区(长度)。此为将通过烧蚀步骤(步骤959)在封装的顶部处暴露且与导电层975接触以与导电层975形成电连接并完成EMI屏蔽的区。
现在参考图111，其图解说明并入于装置封装中的线接合弹簧的一个实例的图像。如图111中所图解说明，线接合弹簧的上部区域989形成在模制化合物974的顶部上且与导电层975接触的大平面区。图112中图解说明在涂覆导电层975之前的图111的线接合弹簧的平面图。参考图112，可在模制化合物974的顶部上看到主要地但不必要完全地对应于线接合弹簧的上部区域989及顶峰987的经暴露导线的长的长度994。已形成包含具有约400微米的平均暴露长度994及约962微米的最小暴露长度的线接合弹簧的封装的经制造且经模拟实例。这些实例图解说明与常规线接合回路(图106A中的966)相比，约10倍的导线的暴露长度的改进。此增加的接触区给集成式EMI屏蔽提供稳健且低电阻电连接。此外，如果将除金之外(举例来说，为了减小成本)的材料(例如铜)用于线接合弹簧，那么大接触区可为特别重要的，这是因为铜具有比金低的导电率。另外，由于不使用焊料来进行线接合弹簧的经暴露区域与导电层975之间的连接(仅通过两个导体之间的接触做出连接)，因此接触区越大，所述连接可越可靠。
除提供弹簧效应及大接触区来促进与导电层975的良好且稳健电连接之外，线接合弹簧972的形状还在转移模制工艺期间提供弹力。申请人已实验性地确定，线接合弹簧在转移模制工艺期间保持垂直以使得上部区域在模制化合物的顶部处或附近且可容易地借助最小烧蚀暴露是重要的。测试及模拟已证明，以常规方式成形的线接合回路由于其形状提供极少或不提供稳定性而在转移模制工艺期间折叠且倒塌。因此，所述回路可在来自上部模具套993(图110)的压力下沿任何方向移动且使模制化合物流动。相比来说，线接合弹簧972的形状控制所述线接合弹簧的移动以主要地沿垂直方向(图105中的y方向)压缩(弹性变形)，从而产生上文所论述的弹簧效应。在一个实例中，线接合弹簧在平面内方向(即，图105中的x-z方向)上是刚性的且对模流及导线偏移缺陷具有良好阻力，此可为极高回路的主要关注点。
总之，可仅使用以下各项而在任何经转移模制模块中提供有效、低成本且稳健集成式EMI屏蔽：接地平面，其通常已存在于模块衬底中；薄导电材料层，其沉积于模制化合物的顶部上；及本文中所论述的多个线接合弹簧，其用以将导电层连接到接地平面，借此形成模块中的装置中的一些或所有装置的完整屏蔽。可将线接合弹簧放置于封装中的任何处，其中任选多余连接确保到导电层975的接触满足所有电需要，从而允许可容易地修改以容纳不同模块布局及装置的极灵活EMI屏蔽设计。类似地，如上文参考图106A及106B所论述，将线接合垫968(或迹线973)连接到接地平面的通孔971不必与每一垫或与接地平面上的特定位置一致，从而允许模块中的灵活垫968及通孔971放置。需要来提供充分EMI屏蔽的线接合弹簧的数目取决于将屏蔽的装置在操作频率及所需屏蔽的水平。举例来说，导线密度(即，在任何给定方向上紧紧邻近的线接合弹簧972之间的间距)可随增加的信号频率增加。在一个实例中，可使用约λ/20(其中λ为将屏蔽的信号的波长)的导线间距。应了解，导线间距不必均匀，只要维持用以在给定频率下实现所要屏蔽的最小间距即可。已测试线接合弹簧EMI笼的实例且发现其提供大约20dB屏蔽，此对于多数RF手持器件应用当前是充分的。因此，可使用本文中所论述的线接合弹簧来提供高度灵活且给模块添加最小成本、重量及/或大小的完整集成式EMI屏蔽。可使用低成本、稳健且不需要采购任何额外或专门化组合件装备的传统处理技术处理线接合弹簧。
因此，已在此章节中描述了上文实施例的数个方面，应了解，所属领域的技术人员将容易地想出各种替代、修改及改进。此些替代、修改及改进打算为本发明的部分且打算在本发明的范围内。因此，前述内容仅通过实例方式，且本发明的范围应依据所附权利要求书及其等效物的适当解释确定。
XIV.结论及论述
尽管已贯通本发明的全文描述本发明的各种实施例以及相关特征、方面及特性，但所属领域的技术人员将显而易见，更多实施例及实施方案是可能的，例如将在本文中所描述的任何相应发明的范围内的实施例及实施方案。举例来说，本发明不限于上文所描述的材料、工艺技术、装置或系统。且此外，本发明可个别地或以其它方式与如贯通本发明的全文所描述的本发明的任何其它数目个相关方面、所选择方面或适合方面在各种所要组合中组合、集成、组装或连结在一起，以甚至进一步改进集成电路、功率放大器、功率放大器模块及其中使用集成电路、功率放大器、功率放大器模块的装置的性能。
本说明书中所提供的标题仅为了方便，且不必要影响所附权利要求书的范围及意义。
除非上下文另外明确要求，否则贯通本说明及权利要求书，词语“包括(comprise)”、“包括(comprising)”等等应解释为在与排他性或穷尽性意义相反的包含性意义上；即，在“包含但不限于”的意义上。如本文中通常使用的词语“耦合”指可直接连接或借助于一个或一个以上中间元件连接的两个或两个以上元件。另外，词语“本文中”、“上文”、“下文”及具有类似含义的词语在用于本申请案中时应指本申请案作为整体而非本申请案的任何特定部分，除非本发明的上下文将指示借此预期实施方式的一个特定章节。在上下文准许的情况下，使用单数或复数的上文实施方式中的词语还可分别包含复数或单数。参考含两个或两个以上物项的列表的词语“或”涵盖包含以下各项的所述词语的所有以下解释：所述列表中的物项中的任一者、所述列表中的所有物项及所述列表中的物项的任何组合。
对本发明的实施例的以上详细说明并不打算为穷尽性或将本发明限于上文所揭示的精确形式。尽管上文出于说明性目的而描述本发明的特定实施例及实例，但如相关领域的技术人员将认识到，可在本发明的范围内做出各种等效修改。举例来说，尽管以给定次序呈现过程或框或者其步骤，但替代实施例可以不同次序执行具有步骤的例程或使用具有框的系统，且可删除、移动、添加、细分、组合及/或修改一些过程、框或步骤。这些过程、框或步骤中的每一者可以多种不同方式实施。此外，尽管有时将过程、框或步骤展示为串行执行，但可代替地并行执行或者可在不同时间执行这些过程、框或步骤。
本文中所提供的本发明的教示可应用于其它系统而未必上文所描述的系统。可组合上文所描述的各种实施例的元件及动作以提供其它实施例。
且此外，尽管已参考特定优选实施例详细描述了本发明，但应了解，本发明不限于所述精确实施例。而是，鉴于描述用于实践本发明的当前最佳模式的本发明，许多修改及变化将在不背离本发明的范围及精神的情况下将自身呈现给所属领域的技术人员。因此，本发明的范围由所附权利要求书而非由前述说明指示。归属于权利要求书的等效物的意义及范围内的所有改变、修改及变化应视为在权利要求书范围内。

Claims (29)

1.一种功率放大器模块，其包括：
功率放大器，其包含砷化镓GaAs双极晶体管，所述GaAs双极晶体管具有集极、邻接所述集极的基极及射极，所述集极在与所述基极的结处具有至少约3×1016cm-3的掺杂浓度，所述集极还具有其中掺杂浓度远离所述基极增加的至少第一分级；及
RF发射线，其由所述功率放大器驱动，所述RF发射线包含导电层及所述导电层上的表面处理镀层，所述表面处理镀层包含金层、接近所述金层的钯层及接近所述钯层的扩散势垒层，所述扩散势垒层包含镍且具有小于约镍在0.9GHz下的集肤深度的厚度。
2.根据权利要求1所述的功率放大器模块，其进一步包括输出匹配网络，所述输出匹配网络具有：第一终止电路，其经配置以匹配所述功率放大器的输出的基本频率；及第二终止电路，其经配置而以所述功率放大器的所述输出的谐波的相位终止，所述第一终止电路包含所述RF发射线的至少一部分。
3.根据权利要求1所述的功率放大器模块，其中所述功率放大器包含于具有氮化钽终止的穿晶片通孔的功率放大器裸片上。
4.根据权利要求3所述的功率放大器模块，其中所述功率放大器裸片进一步包含：GaAs衬底；金层，其安置于所述GaAs衬底的第一侧上；及铜层，其安置于所述GaAs衬底的与所述第一侧相对的第二侧上，所述氮化钽终止的穿晶片通孔经配置以将所述金层电连接到所述铜层。
5.根据权利要求4所述的功率放大器模块，其中所述功率放大器裸片进一步包含氮化钽终止区域，所述氮化钽终止区域经配置以环绕所述铜层与所述金层之间的界面的至少一部分以便抑制来自所述铜层的铜到所述GaAs衬底中的扩散。
6.根据权利要求1所述的功率放大器模块，其中所述GaAs双极晶体管为包含于功率放大器裸片上的异质结双极晶体管HBT，所述功率放大器裸片进一步包含由至少一个HBT层形成的电阻器。
7.根据权利要求1所述的功率放大器模块，其进一步包括：线接合，其与所述RF发射线的所述金层接触；至少一个边缘，其邻近所述线接合；及至少一个侧壁，其邻近所述至少一个边缘，所述至少一个侧壁不含所述RF发射线的所述镍层、所述RF发射线的所述钯层及所述RF发射线的所述金层。
8.根据权利要求1所述的功率放大器模块，其进一步包括：
双模式控制接口，其具有经配置以提供串行接口的前端核心；
电压输入/输出VIO引脚，其经配置以接收VIO信号，所述VIO信号确定所述前端核心的操作模式是否被设定为作用状态与非作用状态中的一者，所述双模式控制接口经配置以在所述前端核心被设定为所述非作用状态时提供通用输入/输出GPIO接口；
组合逻辑块，其经配置以将启用信号及模式信号分别提供到启用电平移位器及模式电平移位器；及
电力接通复位，其经配置以基于所述VIO信号而选择所述启用信号及所述模式信号以分别提供到所述启用电平移位器及所述模式电平移位器。
9.根据权利要求1所述的功率放大器模块，其进一步包括RF隔离结构，所述RF隔离结构包含沿所述功率放大器模块的外围安置的线接合。
10.一种功率放大器模块，其包括：
功率放大器，其经配置以接收RF输入信号且产生经放大RF输出信号，所述功率放大器包含GaAs双极晶体管，所述GaAs双极晶体管具有集极、邻接所述集极的基极及射极，所述集极在与所述基极的结处具有至少约3×1016cm-3的掺杂浓度，所述集极还具有其中掺杂浓度远离所述基极增加的至少第一分级；及
输出匹配网络，其包含：第一终止电路，其经配置以匹配所述经放大RF输出信号的基本频率的阻抗；及第二终止电路，其与所述第一终止电路分离，所述第二终止电路经配置而以对应于所述经放大RF输出信号的谐波频率的相位终止。
11.根据权利要求10所述的功率放大器模块，其中所述功率放大器驱动具有扩散势垒层的RF发射线，所述扩散势垒层包含镍且具有小于约0.5μm的厚度。
12.根据权利要求11所述的功率放大器模块，其中线接合将所述功率放大器的输出电连接到所述RF发射线，所述线接合包含于所述第一终止电路中。
13.根据权利要求11所述的功率放大器模块，其进一步包括双模式控制接口，所述双模式控制接口经配置以在单个裸片上提供射频前端RFFE串行接口及三模式通用输入/输出GPIO接口两者。
14.根据权利要求11所述的功率放大器模块，其进一步包括RF隔离结构，所述RF隔离结构包含沿所述功率放大器模块的外围安置的线接合。
15.一种功率放大器模块，其包括：
功率放大器，其经配置以接收RF输入信号且产生经放大RF信号；
RF发射线，其经配置以传播所述经放大RF信号，所述RF发射线包含：金层，其经配置以接收所述经放大RF信号；钯层，其接近所述金层；及扩散势垒层，其接近所述钯层；及导电层，其接近所述扩散势垒层，所述扩散势垒层包含镍且具有小于约镍在0.45GHz下的集肤深度的厚度；
第一终止电路，其经配置以匹配所述经放大RF信号的基本频率的阻抗，所述第一终止电路包含所述RF发射线的至少一部分；及
第二终止电路，其与所述第一终止电路分离，所述第二终止电路经配置而以对应于所述经放大RF信号的谐波频率的相位终止，所述功率放大器借助于至少一个线接合电耦合到第一终止电路且所述功率放大器借助于不同于所述第一终止电路的数目个线接合电耦合到所述第二终止电路。
16.根据权利要求15所述的功率放大器模块，其中所述功率放大器包含GaAs双极晶体管，所述GaAs双极晶体管具有集极、邻接所述集极的基极及射极，所述集极在与所述基极的结处具有至少约3×1016cm-3的掺杂浓度，所述集极还具有其中掺杂浓度远离所述基极增加的至少第一分级。
17.根据权利要求15所述的功率放大器模块，其进一步包括双模式控制接口，所述双模式控制接口经配置以在单个裸片上提供射频前端RFFE串行接口及通用输入/输出GPIO接口两者。
18.根据权利要求15所述的功率放大器模块，其进一步包括RF隔离结构，所述RF隔离结构包含沿所述功率放大器模块的外围安置的线接合。
19.一种功率放大器模块，其包括：
衬底，其经配置以接纳多个组件，所述衬底在其上包含RF发射线，所述RF发射线包含导电层及所述导电层上的表面处理镀层，所述表面处理镀层包含金层、接近所述金层的钯层及接近所述钯层的扩散势垒层，所述扩散势垒层包含镍且具有小于镍在约0.45GHz的频率下的集肤深度的厚度；
第一裸片，其耦合到所述衬底，所述第一裸片包含具有电连接到所述RF发射线的所述金层的输出的功率放大器，所述第一裸片进一步包含具有取决于所述第一裸片的一个或一个以上条件的性质的无源组件；及
第二裸片，其耦合到所述衬底，所述第二裸片包含偏置产生电路，所述偏置产生电路经配置以至少部分地基于所述第一裸片的所述无源组件的所述性质的指示符而产生偏置信号。
20.根据权利要求19所述的功率放大器模块，其进一步包括输出匹配网络，所述输出匹配网络具有：第一终止电路，其经配置以匹配所述功率放大器的所述输出的基本频率；及第二终止电路，其经配置而以所述功率放大器的所述输出的谐波的相位终止，所述第一终止电路包含所述RF发射线的至少一部分。
21.根据权利要求19所述的功率放大器模块，其中所述第一裸片具有氮化钽终止的穿晶片通孔。
22.根据权利要求19所述的功率放大器模块，其中所述第一裸片包含HBT装置及由至少一个HBT层形成的电阻器。
23.根据权利要求19所述的功率放大器模块，其进一步包括RF隔离结构，所述RF隔离结构包含所述衬底中的围绕所述功率放大器安置的多个通孔及沿所述功率放大器模块的外围安置的线接合，所述多个通孔在所述功率放大器模块的第一区域中具有比所述功率放大器模块的第二区域高的密度，所述第一区域与比所述第二区域高的电磁干扰相关联。
24.一种功率放大器模块，其包括：
衬底，其经配置以接纳多个组件，所述衬底具有表面处理镀层，所述表面处理镀层包含金层、接近所述金层的钯层及接近所述钯层的扩散势垒层，所述扩散势垒层包含镍且具有小于约镍在0.45GHz下的集肤深度的厚度；
功率放大器裸片，其包含功率放大器及至少一个氮化钽终止的穿晶片通孔，所述功率放大器经配置以接收RF输入信号且产生经放大RF信号；及
终止电路，其经配置而以所述经放大RF信号的谐波的相位终止，所述终止电路包含经配置以将所述功率放大器的输出电耦合到所述表面处理镀层的所述金层的至少一个线接合。
25.根据权利要求24所述的功率放大器模块，其中所述功率放大器裸片包含：裸片上无源组件；第一引线，其电连接到所述裸片上无源组件；及第二引线，其经配置以接收所述经放大RF信号。
26.根据权利要求25所述的功率放大器，其中所述表面处理镀层的第一部分电连接到所述第一引线且所述表面处理镀层的第二部分电连接到所述第二引线以借此引导来自所述表面处理镀层的所述第一部分的电流。
27.根据权利要求24所述的功率放大器模块，其中所述功率放大器裸片包含异质结双极晶体管及包含异质结双极材料层的电阻器。
28.根据权利要求24所述的功率放大器模块，其中所述功率放大器包含GaAs双极晶体管，所述GaAs双极晶体管具有集极、邻接所述集极的基极及射极，所述集极在与所述基极的结处具有至少约3×1016cm-3的掺杂浓度，所述集极还具有其中掺杂浓度远离所述基极增加的至少第一分级。
29.根据权利要求24所述的功率放大器模块，其进一步包括：
双模式控制接口，其具有经配置以提供串行接口的前端核心；
电压输入/输出VIO引脚，其经配置以接收VIO信号，所述VIO信号确定所述前端核心的操作模式是否被设定为作用状态与非作用状态中的一者，所述双模式控制接口经配置以在所述前端核心被设定为所述非作用状态时提供通用输入/输出GPIO接口；
组合逻辑块，其经配置以将启用信号及模式信号分别提供到启用电平移位器及模式电平移位器；及
电力接通复位，其经配置以基于所述VIO信号而选择所述启用信号及所述模式信号以分别提供到所述启用电平移位器及所述模式电平移位器。
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