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KR20120053332A - 반도체 패키지 및 이의 제조 방법 - Google Patents

반도체 패키지 및 이의 제조 방법 Download PDF

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KR20120053332A
KR20120053332A KR1020100114550A KR20100114550A KR20120053332A KR 20120053332 A KR20120053332 A KR 20120053332A KR 1020100114550 A KR1020100114550 A KR 1020100114550A KR 20100114550 A KR20100114550 A KR 20100114550A KR 20120053332 A KR20120053332 A KR 20120053332A
Authority
KR
South Korea
Prior art keywords
package
semiconductor
cap
semiconductor chip
chip
Prior art date
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Withdrawn
Application number
KR1020100114550A
Other languages
English (en)
Inventor
임윤혁
이충선
조태제
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US13/243,996 priority patent/US20120119346A1/en
Priority to TW100140039A priority patent/TW201234542A/zh
Priority to DE102011086473A priority patent/DE102011086473A1/de
Priority to JP2011251790A priority patent/JP2012109572A/ja
Priority to CN2011103651443A priority patent/CN102573279A/zh
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Abstract

반도체 패키지 및 이의 제조 방법을 제공한다. 이 반도체 패키지는 패키지 캡을 포함하여 고온의 열을 방출하기가 쉽고, 외부에서 내부로 또는 내부에서 외부로 전자파가 전달되는 것을 막는 차폐 기능을 할 수 있다. 이로써, 반도체 칩의 오동작을 막아 신뢰성을 향상시킬 수 있다. 또한 상기 패키지 캡에 의해 패키지 기판의 뒤틀림(warpage)을 막을 수 있다.

Description

반도체 패키지 및 이의 제조 방법{Semiconductor package and method of forming the same}
본 발명은 반도체 패키지 및 이의 제조 방법에 관한 것이다.
전자 제품이 소형화, 슬림화, 고밀도화 되는 추세에 따라 인쇄회로 기판도 함께 소형화와 슬림화가 동시에 진행되고 있다. 또한, 전자기기의 휴대화와 더불어 다기능, 고용량의 데이터 송수신등으로 인쇄 회로 기판의 설계가 복잡해지고 고난이도의 기술이 요구되고 있다. 이에 따라 전원회로, 접지회로 및 신호회로 등이 형성되는 다층 인쇄회로 기판에 대한 수요가 증대되고 있다.
다층 인쇄회로 기판 상에 중앙처리 장치나 전력 집적 회로와 같은 다양한 반도체 칩들이 장착된다. 이러한 반도체 칩들에서는 동작 중에 고온의 열이 발생될 수 있다. 이러한 고온의 열에 의해 반도체 칩에 과부하가 발생하여 오동작을 유발할 수 있다.
한편, 인쇄회로 기판 상에 복수개의 반도체 칩들 및 반도체 장치들이 내장됨에 따라, 이들 사이에 전자파 장해(Electromagnetic interference; EMI)이 발생할 수 있다. 이 전자기 간섭에 의해 인접한 반도체 칩들 및 반도체 장치들에 역시 오동작이 유발될 수 있다.
본 발명이 해결하려는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 반도체 패키지의 제조 방법을 제공하는 것이다.
상기 과제를 달성하기 위한 본 발명에 따른 반도체 패키지는, 양 단부에 패키지 캡(cap)용 관통 비아를 포함하는 패키지 기판; 상기 패키지 기판 상에 적층되는 제 1 반도체 칩; 상기 제 1 반도체 칩 상에 적층되며, 상기 제 1 반도체 칩보다 작은 폭을 가지는 적어도 하나의 제 2 반도체 칩; 상기 제 2 반도체 칩의 측면에 인접한 상기 제 1 반도체 칩의 상부면과 상기 제 2 반도체 칩의 측면을 덮는 몰딩막; 상기 제 2 반도체 칩 상에 배치되는 열 경계 물질(Thermal interface material)막; 상기 열 경계 물질막과 접하면서 상기 제 1 및 제 2 반도체 칩들을 덮는 패키지 캡(Package cap); 및 상기 패키지 캡 연결용 관통 비아와 상기 패키지 캡의 하단부 사이에 개재되는 패키지 접착 패턴을 포함한다.
일 예에 있어서, 상기 몰딩막의 상부면은 상기 제 2 반도체 칩의 상부면과 공면을 이룰 수 있으며, 상기 열 경계 물질막은 상기 몰딩막과 상기 패키지 캡 사이로 연장될 수 있다.
다른 예에 있어서, 상기 몰딩막의 상부면은 상기 제 2 반도체 칩의 상부면 보다 높을 수 있다.
상기 패키지 기판은 패키지 접지층을 더 포함할 수 있으며, 상기 패키지 캡 연결용 관통 비아는 상기 패키지 접지층과 접할 수 있다. 또는 상기 패키지 캡 연결용 관통 비아는 상기 패키지 접지층과 접하지 않을 수 있다.
상기 패키지 캡 연결용 관통 비아는 도전막으로 형성될 수 있다. 또는, 상기 패키지 캡 연결용 관통 비아는 절연막으로 형성될 수 있다.
상기 패키지 접착 패턴은 도전성일 수 있다.
상기 패키지 캡은 상부로 돌출된 핀을 포함할 수 있다.
일 예에 있어서, 상기 패키지 기판은 적층된 다층의 절연막들과 도전층들을 포함할 수 있으며, 상기 패키지 캡 연결용 관통 비아는 상기 절연막들을 관통하며 서로 다른 층에 배치되는 복수의 서브 관통비아들을 포함할 수 있다. 이 경우, 인접하는 서브 관통비아들은 수직적으로 정렬되지 않을 수 있다.
상기 패키지 기판은 전원층을 더 포함할 수 있으며, 상기 패키지 캡 연결용 관통 비아는 상기 전원층과 연결되지 않을 수 있다.
상기 몰딩막은 열성 에폭시(Thermal epoxy)로 이루어질 수 있다.
상기 열 경계 물질막은 열성 유지(油脂, thermal grease)나 열성 에폭시(Thermal epoxy) 또는 이에 포함되는 금속 고체 입자로 이루어질 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 반도체 패키지의 제조 방법은, 서로 연결된 복수개의 제 1 반도체 칩들을 포함하는 웨이퍼 상에, 상기 제 1 반도체 칩들과 각각 중첩되도록 제 2 반도체 칩들을 실장하는 단계; 상기 제 2 반도체 칩의 상부면을 노출시키되 상기 제 2 반도체 칩의 측면을 덮는 몰딩막을 형성하는 단계; 상기 웨이퍼를 절단하여 각각의 제 1 반도체 칩들로 분리하는 단계; 상기 제 1 반도체 칩을 패키지 기판 상에 실장하는 단계; 및 상기 패키지 기판 상에 열 경계 물질막을 개재하여 상기 제 2 반도체 칩과 상기 제 1 반도체 칩을 덮도록 패키지 캡을 씌우는 단계를 포함한다.
상기 패키지 캡을 씌우는 단계는 상기 패키지 기판 상에 접착 패턴을 개재하여 상기 패키지 캡을 고정하는 단계를 포함할 수 있다.
상기 몰딩막을 형성하는 단계는, 상기 제 2 반도체 칩의 측면과 상부면을 덮는 몰딩막을 형성하는 단계; 및 상기 몰딩막을 그라인딩(grinding)하여 상기 제 2 반도체 칩의 상부면을 노출시키는 단계를 포함할 수 있다.
상기 방법은, 상기 웨이퍼를 절단하기 전에, 상기 열 경계 물질막을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 예에 따른 반도체 패키지는 패키지 캡을 포함하여 고온의 열을 방출하기가 쉽고, 외부에서 내부로 또는 내부에서 외부로 전자파가 전달되는 것을 막는 차폐 기능을 할 수 있다. 이로써, 반도체 칩의 오동작을 막아 신뢰성을 향상시킬 수 있다. 또한 상기 패키지 캡에 의해 패키지 기판의 뒤틀림(warpage)을 막을 수 있다. 또한 반도체 패키지 단계에서 방열 및 전자파 차폐 기능을 추가하였으므로, 반도체 모듈(module) 레벨이나 모기판(mother board) 레벨에서 전자파 차폐나 열 방출을 위한 추가 작업을 필요로 하지 않아 후속 조립 공정을 단순화시킬 수 있다.
본 발명의 일 예에 따른 반도체 패키지에서는 패키지 캡이 패키지 기판과, 패키지 기판 배치되는 접착 패턴에 의해 고정 및 연결되므로, 패키지 기판, 모듈기판 또는 모기판에 쉴드캔 또는 열 싱크판을 위한 구멍을 형성할 필요가 없다. 따라서 패키지 기판, 모듈기판 또는 모기판의 디자인 변경을 필요로 하지 않는다.
본 발명의 다른 예에 따른 반도체 패키지에서는 제 1 반도체 칩 상에 적층되는 제 2 반도체 칩이 상기 제 1 반도체 칩보다 좁은 폭을 가지며, 상기 제 2 반도체 칩과 상기 제 1 반도체 칩이 패키지 캡으로 덮인다. 그리고 상기 제 1 반도체 칩과 상기 패키지 캡 사이에는 몰드막이 개재될 수 있다. 몰드막이 없이 공기나 진공으로 되어 있는 경우에 비해, 몰드막의 열전도도가 높기에 적층된 반도체 칩 구조에서 가장 하위층에 배치되는 반도체 칩에서 발생되는 열의 방출에 보다 효과적이다.
본 발명의 또 다른 예에 따른 반도체 패키지는 제 2 반도체 칩과 상기 패키지 캡 사이에 열 경계 물질(Thermal interface material) 막이 배치되며, 상기 몰딩막의 상부면은 상기 제 2 반도체 칩의 상부면보다 높다. 상기 열 경계 물질막은 패키지 제조 공정 중에 고상에서 액상으로 변할 수 있는데, 이때 상기 몰딩막의 상부면이 상기 제 2 반도체 칩의 상부면보다 높아 상기 열 경계 물질막이 액상으로 변할때 컨테이너 역할을 할 수 있다.
본 발명의 또 다른 예에 따른 반도체 패키지에서는 반도체 칩들이 실장되는 패키지 기판은 상기 패키지 캡과 전기적/열적으로 연결되는 패키지 캡 연결용 관통비아와 내재된 접지층을 포함할 수 있다. 상기 패키지 캡 연결용 관통비아는 상기 접지층에 연결되지 않을 수 있다. 즉, 상기 패키지 캡은 상기 반도체 칩들과 다른 경로로 접지될 수 있다. 이 경우, 정전 방전(Electrostatic Discharge; ESD) 노이즈의 개선에 보다 효과적일 수 있다.
한편, 또 다른 예에서는 상기 패키지 캡 연결용 관통비아가 상기 접지층에 연결될 수 있다. 즉, 상기 패키지 캡은 상기 반도체 칩들과 동일한 경로로 접지될 수 있다. 이 경우, 전자파 장해(EMI) 개선에 보다 효과적일 수 있다.
도 1은 본 발명의 실시예 1에 따른 반도체 패키지의 단면도이다.
도 2는 도 1의 반도체 패키지에서 열전달을 나타낸다.
도 3은 도 1의 반도체 패키지에 인가되는 전압을 나타낸다.
도 4 내지 13은 도 1의 반도체 패키지를 제작하는 과정을 순차적으로 나타내는 단면도들이다.
도 14는 본 발명의 실시예 2에 따른 반도체 패키지의 단면도이다.
도 15는 본 발명의 실시예 3에 따른 반도체 패키지의 단면도이다.
도 16은 본 발명의 실시예 4에 따른 반도체 패키지의 단면도이다.
도 17은 본 발명의 실시예 5에 따른 반도체 패키지의 단면도이다.
도 18은 본 발명의 실시예 6에 따른 반도체 패키지의 단면도이다.
도 19는 본 발명의 실시예 7에 따른 반도체 패키지의 단면도이다.
도 20은 본 발명의 실시예 8에 따른 반도체 모듈의 단면도이다.
도 21은 도 20의 반도체 모듈에서 열전달을 나타낸다.
도 22는 본 발명의 실시예 9에 따른 개략적인 반도체 모듈의 블럭도이다.
도 23은 본 발명의 실시예 10에 따른 개략적인 반도체 모듈의 블럭도이다.
도 24는 본 발명의 실시예 11에 따른 개략적인 반도체 모듈의 블럭도이다.
도 25는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다. 도면상의 동일한 구성 요소에 대해서는 동일한 참조부호 또는 용어를 사용하고, 동일한 구성 요소에 대해서 중복된 설명은 생략될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "상에" 있다거나 "연결되어" 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성 요소의 "바로 위에" 있다거나 "직접 연결되어" 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, "~사이에"와 "직접 ~사이에" 등도 마찬가지로 해석될 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. "포함한다" 또는 "가진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
<실시예 1>
도 1은 본 발명의 실시예 1에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 패키지(500)는 패키지 기판(200) 상에 실장된 제 1 반도체 칩(100)과 제 2 반도체 칩(120)을 포함한다. 상기 패키지 기판(200) 상에서 상기 제 2 반도체 칩(120)과 상기 제 1 반도체칩(100)은 패키지 캡(300)으로 덮인다.
상기 패키지 기판(200)은 다층으로 구성된 인쇄회로기판일 수 있다. 상기 패키지 기판(200)은 복수층의 절연막들(202)을 포함한다. 상기 절연막들(202) 중에 최하위층에 위치하는 절연막 하부면에는 제 1 신호패턴들(204s, 204c, 204d)이 배치될 수 있다. 상기 제 1 신호패턴들(204s, 204c, 204d)은 제 1 패키지 캡 연결용 신호패턴(204s), 제 1 칩 접지전압용 신호패턴(204c) 및 제 1 전원전압용 신호패턴(204d)을 포함할 수 있다. 상기 절연막들(202) 중에 최상층에 위치하는 절연막(202) 상에는 제 2 신호패턴들(212s, 212c, 212d)이 배치될 수 있다. 상기 제 2 신호패턴들(212s, 212c, 212d)은 제 2 패키지 캡 연결용 신호패턴(212s), 제 2 칩 접지전압용 신호패턴(212c) 및 제 2 전원전압용 신호패턴(212d)을 포함할 수 있다. 상기 절연막들(202) 사이에는 전원층(power layer, 206)과 접지층(ground layer, 210)이 서로 다른 높이에서 배치될 수 있다. 또한 상기 절연막들(202) 사이에는 제 3 신호패턴들(208)이 배치될 수 있다. 상기 제 1 신호패턴들(204s, 204c, 204d), 상기 제 2 신호패턴들(212s, 212c, 212d), 상기 전원층(power layer, 206), 접지층(ground layer, 210) 및 상기 제 3 신호패턴들(208)은 도전막으로 형성될 수 있다. 상기 패키지 기판(200)은 상기 절연막들(202)을 관통하는 복수의 패키지 기판 관통비아들(220s, 220c, 220d)을 포함할 수 있다. 상기 패키지 기판 관통비아(220s, 220c, 220d)는 패키지 캡 연결용 관통비아(220s), 칩 접지전압용 관통 비아(220c) 및 전원전압용 관통비아(220d)를 포함할 수 있다. 상기 패키지 캡 연결용 관통비아(220s)는 상기 패키지 기판(200)의 가장자리에 인접하도록 배치될 수 있다.
본 실시예에서 상기 패키지 캡 연결용 관통비아(220s)는 상기 패키지 전원층(206)과 상기 패키지 접지층(210)에 모두 연결되지 않는다. 상기 패키지 캡 연결용 관통비아(220s)는 상기 제 1 패키지 캡 연결용 신호패턴(204s)과 제 2 패키지 캡 연결용 신호패턴(212s)을 연결시킨다. 상기 칩 접지전압용 관통비아(220c)는 상기 제 1 칩 접지전압용 신호패턴(204c)과 제 2 칩 접지전압용 신호패턴(212c)을 연결시키며 패키지 접지층(210)에 연결된다. 상기 전원전압용 관통비아(220d)는 상기 제 1 전원전압용 신호패턴(204d)과 상기 제 2 전원전압용 신호패턴(212d)을 연결시키며 패키지 전원층(206)에 연결된다.
상기 제 1 신호패턴들(204s, 204c, 204d) 하부에는 외부 솔더볼(230s, 230c, 230d)이 부착된다. 상기 외부 솔더볼(230s, 230c, 230d)은 패키지 캡 연결용 외부 솔더볼(230s), 칩 접지전압용 외부 솔더볼(230c), 전원전압용 외부 솔더볼(230d)을 포함할 수 있다.
상기 제 2 반도체 칩(120)은 상기 제 1 반도체 칩(100) 보다 좁은 폭을 가진다. 상기 제 1 반도체칩(100)은 예를 들면 로직 칩일 수 있고 상기 제 2 반도체 칩(120)은 예를 들면 메모리 칩일 수 있다. 상기 제 1 반도체 칩(100)은 반도체 기판(1), 상기 반도체 기판(1)을 관통하는 칩 관통비아(5), 및 상기 칩 관통 비아(5)와 전기적으로 연결되는 칩 볼랜드(13)를 포함할 수 있다. 상기 제 1 반도체 칩(100)은 상기 패키지 기판(200) 상에 플립칩 본딩 방식으로 실장될 수 있다. 상기 제 2 반도체 칩(120)은 상기 제 1 반도체 칩(100) 상에 플립칩 본딩 방식으로 실장될 수 있다. 상기 제 1 반도체 칩(100)의 칩 볼랜드(13)은 상기 제 2 신호패턴들(212c, 212d)과 제 1 내부 솔더볼들(19)에 의해 전기적으로 연결된다. 상기 제 2 반도체 칩(120)과 상기 제 1 반도체 칩(100)은 제 2 내부 솔더볼들(124)에 의해 전기적으로 연결된다. 상기 패키지 기판(200)의 가장자리에 인접한 위치에 댐(140)이 배치될 수 있다. 상기 제 1 내부 솔더볼들(19) 사이 공간은 제 2 언더필 수지막(142)으로 채워질 수 있다. 상기 제 2 내부 솔더볼들(124) 사이 공간은 제 1 언더필 수지막(126)으로 채워질 수 있다.
상기 제 1 반도체 칩(100)의 상부면과 상기 제 2 반도체 칩(120)의 측면은 몰딩막(131)으로 덮인다. 상기 제 2 반도체 칩(120)의 상부면은 상기 몰딩막(131)의 상부면은 공면을 이룰 수 있다. 상기 몰딩막(131)은 에폭시 수지 계열의 물질로 이루어질 수 있다.
본 실시예에서 상기 패키지 캡(300)과 상기 제 2 반도체 칩(120) 사이 그리고 상기 패키지 캡(300)과 상기 몰딩막(131) 사이에는 열 경계 물질(Thermal interface material)막(132)이 개재된다. 상기 열 경계 물질막(132)은 열성(Thermal) 유지(油脂, grease)나 에폭시 물질이나 이에 섞인 인듐같은 금속 고체 입자들을 포함할 수 있다. 상기 열 경계 물질막(132)은 저온에서는 고상을 유지하다가 고온에서 액상으로 변할 수 있다. 상기 열 경계 물질막(132)은 접착 기능 및/또는 도전성을 가질 수 있다.
상기 패키지 캡(300)은 금속으로 형성될 수 있다. 상기 패키지 캡(300)의 하단부와 상기 패키지 기판(200)의 가장자리 사이에는 패키지 접착 패턴(310)이 개재될 수 있다. 상기 패키지 접착 패턴(310)은 상기 패키지 캡(300)을 상기 패키지 기판(200) 상에 접착 및 고정시키는 역할을 한다. 일 예에 있어서, 상기 패키지 접착 패턴(310)은 도전성을 가질 수 있다. 이때, 상기 패키지 접착 패턴(310)은 상기 제 2 패키지 캡 연결용 신호 패턴(212s)과 접할 수 있다. 또한 상기 패키지 접착 패턴(310)은 상기 패키지 캡 연결용 관통 비아(220s)와 중첩될 수 있다. 본 실시예에 따른 반도체 패키지(500)에서는 상기 패키지 캡(300)이 패키지 기판(200)과, 상기 패키지 기판(200) 상에 배치되는 패키지 접착 패턴(310)에 의해 고정되고, 열적 및 전기적으로 연결되므로, 패키지 기판, 모듈기판 또는 모기판에 쉴드캔 또는 열 싱크판을 위한 구멍을 형성할 필요가 없다. 따라서 패키지 기판, 모듈기판 또는 모기판의 디자인 변경을 필요로 하지 않는다.
다음은, 본 실시예에 따른 반도체 패키지(500)에서 열의 전달을 도 2를 참조하여 설명하기로 한다.
도 2를 참조하면, 상기 제 1 및 제 2 반도체 칩들(100, 120)에서 발생된 열은 주로 화살표(400)를 따라 전달될 수 있다. 상기 제 2 반도체 칩(120)에서 발생된 열은 그 상부에 위치하는 열 경계 물질막(132)를 통해 열전도율이 높은 패키지 캡(300)으로 전달되고 상기 패키지 캡(300)의 열은 상기 제 2 패키지 캡 연결용 신호패턴(212s), 상기 패키지 캡 연결용 관통비아(220s) 및 상기 제 1 패키지 캡 연결용 신호패턴(204s)으로 전달되면서 방출될 수 있다. 한편, 상기 반도체 칩들(100, 120) 중에 가장 하위에 있는 상기 제 1 반도체 칩(100)에서 발생된 열은 상기 제 2 반도체 칩(120)을 통해 방출될 수도 있으며, 이에 더하여 상기 몰딩막(131)을 통해 상기 열 경계 물질막(132)을 지나 상기 패키지 캡(300)으로 전달 및 방출될 수 있다. 상기 패키지 캡(300)은 상기 제 1 및 제 2 반도체 칩들(100, 120)으로부터 방출되는 열을 방출하는 열 방출기(Heat spreader) 또는 히트 씽크(Heat sink)의 역할을 한다. 따라서 상기 패키지 캡(300)은 열을 방출시키므로 고열에 의한 상기 반도체 칩들(100, 120)의 오작동을 막아 신뢰성을 향상시킬 수 있다.
한편, 상기 몰딩막(131)은 에폭시 계열의 물질로 형성될 수 있으며, 에폭시 계열의 물질의 열전도율은 약 0.30~7 W/(m?K)이다. 특히, 상기 몰딩막(131)이 열성 에폭시(Thermal epoxy)로 이루어질 경우, 열 전도율이 1~7W/(m?K)이다. 이는 공기의 열전도율인 0.025W/(m?K) 보다 매우 높은 수치다. 따라서 본 실시예에서처럼 상기 몰딩막(131)이 상기 열 경계 물질막(132)과 상기 제 1 반도체 칩(100) 사이에 존재하는 경우가, 사이에 몰딩막(131)이 없이 공기만 존재하는 경우보다 열 방출에 매우 효과적이다. 즉, 상기 몰딩막(131)의 존재로 적층된 반도체 칩들(100, 120) 중에 최하위층에 위치하는 제 1 반도체 칩(100)의 열 방출을 보다 극대화시킬 수 있다. 상기 몰딩막(131)이 열성 에폭시(Thermal epoxy)로 이루어질 경우, 열방출 효과가 증대될 수 있다.
도 3은 도 1의 반도체 패키지에 인가되는 전압을 나타낸다.
도 3을 참조하면, 상기 패키지 캡 연결용 외부 솔더볼(230s)에는 캡 접지전압(VSS_S)이 인가된다. 즉, 상기 캡 접지전압(VSS _S)은 패키지 캡 연결용 외부 솔더볼(230s), 제 1 패키지 캡 연결용 신호패턴(204s), 패키지 캡 연결용 관통비아(220s), 제 2 패키지 캡 연결용 신호패턴(212s) 및 패키지 접착 패턴(310)을 통해 외부로부터 상기 패키지 캡(300)으로 공급될 수 있다. 상기 캡 접지전압(VSS _S)은 그라운드(Ground)일 수 있다. 상기 칩 접지전압용 외부 솔더볼(230c)에는 칩 접지전압(VSS _C)이 인가된다. 즉, 상기 칩 접지전압(VSS _C)은 칩 접지전압용 외부 솔더볼(230c), 제 1 칩 접지전압용 신호패턴(204c), 칩 접지전압용 관통비아(220c) 및 제 2 칩 접지전압용 신호패턴(212c)을 통해 외부로부터 상기 제 1 반도체 칩(100)으로 공급될 수 있다. 상기 전원전압용 외부 솔더볼(230d)에는 전원전압(VDD)이 인가된다. 상기 전원전압(VDD)은 전원전압용 외부 솔더볼(230d), 제 1 전원전압용 신호패턴(204d), 전원전압용 관통비아(220d) 및 제 2 전원전압용 신호패턴(212d)을 통해 외부로부터 상기 제 1 반도체 칩(100)으로 공급될 수 있다. 도 3에서, 상기 패키지 캡(300)이 상기 반도체 칩들(100, 120)과 다른 경로로 접지되므로, 정전 방전(Electrostatic Discharge; ESD) 노이즈의 개선에 보다 효과적일 수 있다.
도 3에서 상기 제 1 및 제 2 반도체 칩들(100, 120)은 공통으로 칩 접지전압(VSS _C)과 전원전압(VDD)을 공급받는다. 그러나, 다른 예에 있어서 칩 접지전압(VSS_C)과 전원전압(VDD)은 반도체 칩 별로 나뉠 수 있다. 즉, 상기 제 1 반도체 칩(100)에 공급되는 칩 접지전압(VSS _C)과 전원전압(VDD)은 상기 제 2 반도체 칩(120)에 공급되는 칩 접지전압(VSS _C)과 전원전압(VDD)과 다를 수 있으며 다른 경로로 공급될 수 있다.
또 다른 예에 있어서, 상기 패키지 캡 연결용 관통비아(220s)는 절연막으로 형성될 수 있다. 이 경우, 상기 패키지 캡(300)은 열 방출 기능만을 할 수 있다.
다음은 도 1의 반도체 패키지(500)를 형성하는 과정을 도 4 내지 13을 참조하여 설명하기로 한다. 도 4 내지 13은 도 1의 반도체 패키지를 제작하는 과정을 순차적으로 나타내는 단면도들이다.
도 4를 참조하면, 먼저 제 1 반도체 칩(100)을 형성하는 과정을 설명하기로 한다. 서로 대향되는 제 1 면(1a)과 제 2 면(1b), 그리고 복수의 단위 칩 영역들(A, B)을 포함하는 반도체 기판(또는 웨이퍼, 1)에 복수의 칩 관통비아들(5)을 형성한다. 상기 칩 관통비아들(5)과 상기 반도체 기판(1) 사이에는 베리어막(3) 등이 형성될 수 있다. 상기 반도체 기판(1)의 제 1 면(1a) 상에는 층간절연막(9)과 상기 칩 관통비아들(5)과 전기적으로 연결되는 복수개의 도전 패턴들(7, 11)이 형성된다. 상기 층간절연막(9) 상에는 제 1 칩 볼랜드(13)와 이를 부분적으로 노출시키는 제 1 칩 패시베이션막(15)이 형성된다. 상기 칩 볼랜드(13)에는 제 1 내부 솔더볼(19)이 부착된다.
도 5를 참조하면, 상기 반도체 기판(1)의 제 1 면(1a) 상에서 접착막(23)을 개재시켜 캐리어 기판(21)을 부착시킨다.
도 6을 참조하면, 상기 제 2 면(1b)에 인접한 상기 반도체 기판(1)의 일부분을 갈아 상기 칩 관통비아들(5)의 하부면들을 노출시킨다.
도 7을 참조하면, 상기 반도체 기판(1)을 상기 제 2면(1b)이 위를 향하도록 뒤집는다. 상기 반도체 기판(1)의 제 2 면(1b) 상에 재배선 공정을 진행하여 제 2 칩 볼랜드(25)와 제 2 칩 패시베이션막(27)을 형성한다. 이로써 단위 칩들로 분리하기 전인 서로 연결된 제 1 반도체 칩들(100)을 완성할 수 있다.
도 8을 참조하면, 상기 단위 칩 영역들(A, B)에 각각 제 2 반도체 칩(120)을 실장한다. 상기 제 2 반도체 칩(120)은 상기 제 1 반도체 칩(100)과 제 2 내부 솔더볼(124)에 의해 플립칩 본딩 방식으로 실장될 수 있다. 그리고 상기 제 2 내부 솔더볼(124) 사이를 채우는 제 1 언더필 수지막(126)을 형성한다.
도 9를 참조하면, 몰딩 공정을 진행하여 상기 제 1 반도체 칩(100) 상에 몰딩막(130)을 형성한다. 이때, 상기 몰딩막(130)은 상기 제 2 반도체 칩(120)의 상부면을 덮도록 형성될 수 있다.
도 10을 참조하면, 상기 몰딩막(130)을 그라인딩(grinding)하여 상기 제 2 반도체 칩(120)의 상부면을 노출시킨다.
일 예에 있어서, 상기 몰딩 공정에서 상부 금형틀의 하부면이 상기 제 2 반도체 칩(120)의 상부면과 닿도록 형성할 경우, 그라인딩 공정없이 상기 제 2 반도체 칩(120)의 측면을 덮되 상기 제 2 반도체 칩(120)의 상부면을 노출시키는 몰딩막(130)을 형성할 수 있다.
도 11을 참조하면, 상기 제 2 반도체 칩(120)의 상부면과 상기 몰딩막(130)의 상부면을 덮는 열 경계 물질막(132)을 형성한다. 상기 열 경계 물질막(132)은 페이스트(paste) 방식이나, 잉크젯 프린팅, 스핀 코팅 등의 방식으로 형성될 수 있다. 그리고 상기 캐리어 기판(21)을 떼어내고, 상기 접착막(23)을 제거하여 상기 제 1 내부 솔더볼(19)을 노출시킨다.
도 12를 참조하면, 절단 공정을 진행하여 상기 제 2 반도체 칩(120)이 실장된 상기 제 1 반도체 칩들(100)을 포함하는 웨이퍼(1)를 단위 칩 별로 분리시킨다.
도 13을 참조하면, 패키지 기판(200)을 준비한다. 상기 패키지 기판(200)은 다층 인쇄회로 기판으로 복수층의 절연막들(202), 제 1 신호패턴들(204s, 204c, 204d), 제 2 신호패턴들(212s, 212c, 212d), 패키지 전원층(power layer, 206), 패키지 접지층(ground layer, 210), 제 3 신호패턴들(208) 및 패키지 기판 관통비아들(220s, 220c, 220d)을 포함할 수 있다. 상기 패키지 기판(200) 상에 댐(140)을 형성한다. 상기 제 1 내부 솔더볼들(19)과 상기 제 2 신호패턴들(212c, 212d)이 접하도록 상기 제 1 반도체 칩(100)을 상기 패키지 기판(200) 상에 실장시킨다. 그리고 상기 제 1 내부 솔더볼(19) 사이를 채우는 제 2 언더필 수지막(142)을 형성한다. 상기 댐(140)은 상기 제 2 언더필 수지막(142)을 형성하기 위한 언더필 수지액이 허용되지 않은 영역으로 침범하지 않도록 막는 역할을 한다. 그리고 상기 패키지 기판(200)의 하부에 외부 솔더볼(230s, 230c, 230d)을 부착시킨다.
다시 도 1을 참조하여, 상기 패키지 기판(200)의 노출된 제 1 패키지 캡 연결용 신호패턴(212) 상에 패키지 접착 패턴(310)을 형성한다. 상기 패키지 접착 패턴(310)은 도전성 접착제를 페이스트 또는 잉크제팅하여 형성될 수 있다. 그리고 상기 패키지 접착 패턴(310)과 접하면서 상기 제 1 및 제 2 반도체 칩들(100, 120)을 덮도록 패키지 캡(300)을 씌운다. 이때 상기 패키지 캡(300)은 상기 열 경계 물질막(132)과 접하도록 씌워진다. 상기 열 경계 물질막(132)은 도 11의 단계에서 미리 형성될 수도 있고, 또는 상기 패키지 캡(300)을 씌우기 바로 직전에 형성될 수도 있다. 상기 외부 솔더볼(230s, 230c, 230d)은 상기 패키지 캡(300)을 씌운 후에 부착될 수도 있다. 이로써 도 1의 반도체 패키지(500)를 완성할 수 있다.
본 실시예에서, 상기 패키지 캡(300)은 상기 패키지 기판(200)의 뒤틀림(warpage)을 막을 수 있다. 또한 본 실시예에 따른 반도체 패키지(500)는 방열 및 전자파 차폐 기능을 가지도록 형성되므로, 반도체 모듈(module) 레벨이나 모기판(mother board) 레벨에서 전자파 차폐나 열 방출을 위한 추가 작업을 필요로 하지 않아 후속 조립 공정을 단순화시킬 수 있다.
<실시예 2>
도 14는 본 발명의 실시예 2에 따른 반도체 패키지의 단면도이다.
도 14를 참조하면, 본 실시예 2에 따른 반도체 패키지(501)에서는 패키지 캡 연결용 관통비아(220s)가 패키지 접지층(210)과 접한다. 또한, 칩 접지전압용 관통비아(220c)도 상기 패키지 접지층(210)과 접한다. 이로써 패키지 캡(300)과 제 1 및 제 2 반도체 칩들(100, 120)은 동일한 경로를 통해 접지 전압(VSS)을 공급받을 수 있다. 즉, 패키지 캡(300)과 제 1 및 제 2 반도체 칩들(100, 120)은 동일한 경로로 접지된다. 이 경우, 전자파 장해(EMI) 개선에 보다 효과적일 수 있다. 그 외의 구성 및 제조 방법은 실시예 1과 동일/유사할 수 있다.
<실시예 3>
도 15는 본 발명의 실시예 3에 따른 반도체 패키지의 단면도이다.
도 15를 참조하면, 본 실시예 3에 따른 반도체 패키지(502)에서는 패키지 캡 연결용 관통비아(220s)가 복수개의 서브 관통비아들(240)로 구성될 수 있다. 상기 서브 관통비아들(240)은 서로 수직적으로 중첩되지 않을 수 있으며 위아래로 지그재그 방식으로 배치될 수 있다. 그 외의 구성 및 제조 방법은 실시예 1과 동일/유사할 수 있다.
<실시예 4>
도 16은 본 발명의 실시예 4에 따른 반도체 패키지의 단면도이다.
도 16을 참조하면, 본 실시예 4에 따른 반도체 패키지(503)에서, 몰딩막(131)의 상부면은 제 2 반도체 칩(120)의 상부면보다 높다. 상기 몰딩막(131)의 상부면은 열 경계 물질막(132)의 상부면과 공면을 이룰 수 있다. 상기 몰딩막(131)의 상부면은 패키지 캡(300)과 접할 수 있다. 상기 열 경계 물질막(132)은 반도체 패키지의 제조 공정 중에 고상에서 액상으로 변할 수 있는데, 이때 상기 몰딩막(131)의 상부면이 상기 제 2 반도체 칩(120)의 상부면보다 높아 상기 열 경계 물질막(132)의 컨테이너 역할을 할 수 있다. 그 외의 구성 및 제조 방법은 실시예 1과 동일/유사할 수 있다.
<실시예 5>
도 17은 본 발명의 실시예 5에 따른 반도체 패키지의 단면도이다.
도 17을 참조하면, 본 실시예 5에 따른 반도체 패키지(504)에서는, 제 1 반도체 칩(101)의 폭이 제 2 반도체 칩(121)의 폭보다 좁을 수 있다. 이 경우, 상기 반도체 패키지(504)는 몰딩막을 포함하지 않을 수 있다. 그 외의 구성 및 제조 방법은 실시예 1과 동일/유사할 수 있다.
<실시예 6>
도 18은 본 발명의 실시예 6에 따른 반도체 패키지의 단면도이다.
도 18을 참조하면, 본 실시예 6에 따른 반도체 패키지(505)에서는 패키지 기판(200) 상에 하나의 반도체 칩(122)이 실장된다. 이 경우, 상기 반도체 패키지(505)는 몰딩막을 포함하지 않을 수 있다. 그 외의 구성 및 제조 방법은 실시예 1과 동일/유사할 수 있다.
<실시예 7>
도 19는 본 발명의 실시예 7에 따른 반도체 패키지의 단면도이다.
도 19를 참조하면, 본 실시예 7에 따른 반도체 패키지(506)에서는 패키지 캡(301)에 외부로 돌출된 다수의 핀들(302)이 형성된다. 이로써, 상기 패키지 캡(301)은 열방출 기능을 극대화시킬 수 있다. 그 외의 구성 및 제조 방법은 실시예 1과 동일/유사할 수 있다.
<실시예 8>
도 20은 본 발명의 실시예 8에 따른 반도체 모듈의 단면도이다.
도 20을 참조하면, 본 실시예 8에 따른 반도체 모듈(600)에서는 도 1을 참조하여 설명된 반도체 패키지(500)가 모듈 기판(530)에 실장되고, 상기 반도체 패키지(500)을 덮는 모듈 캡(510)이 존재한다. 상기 모듈 캡(510)은 모듈 접착 패턴(520)에 의해 상기 모듈 기판(530) 상에 접착 및 고정될 수 있다. 상기 모듈 캡(510)과 상기 반도체 패키지(500)의 상부면 사이에는 모듈 열 경계 물질막(512)이 개재될 수 있다.
상기 모듈 기판(530)은 다층의 인쇄회로 기판일 수 있으며, 내재된 제 1 모듈 접지층(540), 제 2 모듈 접지층(542) 및 모듈 전원층(544)를 포함할 수 있다. 상기 제 1 모듈 접지층(540)은 패키지 캡(300)과 전기적으로 연결될 수 있으며, 캡 접지전압(VSS _S)을 공급받을 수 있다. 본 실시예에서, 상기 모듈 캡(510)은 상기 제 1 모듈 접지층(540)과 전기적으로 연결될 수 있으며, 캡 접지전압(VSS _S)을 공급받을 수 있다. 상기 제 2 모듈 접지층(542)은 제 1 및 제 2 반도체 칩들(100, 120)과 전기적으로 연결될 수 있으며, 칩 접지전압(VSS _C)을 공급받을 수 있다. 상기 모듈 전원층(544)은 제 1 및 제 2 반도체 칩들(100, 120)과 전기적으로 연결될 수 있으며, 전원전압(VDD)을 공급받을 수 있다.
본 실시예에서, 상기 모듈 캡(510)과 상기 패키지 캡(300)은 공통으로 상기 제 1 모듈 접지층(540)과 전기적으로 연결되었으나, 각각 별도로 다른 층에 연결될 수 있다. 상기 모듈 캡(510)과 상기 패키지 캡(300)에 공급되는 접지 전압들은 서로 다른 경로를 통할 수 있다.
도 21은 도 20의 반도체 모듈에서 열전달을 나타낸다.
도 21을 참조하면, 제 1 및 제 2 반도체 칩들(100, 120)에서 발생된 열은 주로 화살표(401)를 따라 전달될 수 있다. 상기 제 2 반도체 칩(120)에서 발생된 열은 그 상부에 위치하는 패키지 열 경계 물질막(132), 패키지 캡(300), 모듈 열 경계 물질막(512) 및 모듈 캡(510)을 통해 모듈 기판(530)으로 방출될 수 있다.
상기 모듈 캡(510)의 존재로 열 방출 효과와 전자파 차단 효과를 극대화시킬 수 있다.
<실시예 9>
도 22는 본 발명의 실시예 9에 따른 개략적인 반도체 모듈의 블럭도이다.
도 22를 참조하면, 본 실시예 9에 따른 반도체 모듈(601)은 모듈 기판(530)에 실장되는 반도체 패키지(500)과 전원 조절부(Power management unit, 550)를 포함한다. 상기 반도체 패키지(500)은 패키지 캡 연결용 솔더볼(230s), 칩 접지전압용 솔더볼(230c) 및 전원전압용 솔더볼(230d)을 포함한다. 상기 전원 조절부(550)는 제 1 단자(562)와 제 2 단자(564)를 포함한다. 본 실시예에서, 상기 패키지 캡 연결용 솔더볼(230s)는 상기 전원 조절부(550)을 거치지 않고 바로 그라운드 레벨로 접지될 수 있다. 상기 전원 전압용 솔더볼(230d)에는 상기 전원 조절부(550)의 제 1 단자(562)를 통해 전원 전압(VDD)이 공급된다. 상기 칩 접지전압용 솔더볼(230c)에는 상기 전원 조절부(550)의 제 2 단자(564)를 통해 칩 접지 전압(VSS _C)이 공급된다.
본 실시예에 적용된 반도체 패키지(500)는 도 1을 참조하여 설명된 것과 동일할 수 있다. 본 실시예에 따른 반도체 모듈(601)은 텔레비젼과 같은 유선 전자 장치에 적용될 수 있다.
<실시예 10>
도 23은 본 발명의 실시예 10에 따른 개략적인 반도체 모듈의 블럭도이다.
도 23을 참조하면, 본 실시예 10에 따른 반도체 모듈(602)는 모듈 기판(530)에 실장되는 반도체 패키지(500)과 전원 조절부(Power management unit, 550)를 포함한다. 상기 반도체 패키지(500)은 패키지 캡 연결용 솔더볼(230s), 칩 접지전압용 솔더볼(230c) 및 전원전압용 솔더볼(230d)을 포함한다. 상기 전원 조절부(550)는 제 1 단자(562), 제 2 단자(564) 및 제 3 단자(506)를 포함한다. 본 실시예에서, 상기 전원 전압용 솔더볼(230d)에는 상기 전원 조절부(550)의 제 1 단자(562)를 통해 전원 전압(VDD)이 공급된다. 상기 칩 접지전압용 솔더볼(230c)에는 상기 전원 조절부(550)의 제 2 단자(564)를 통해 칩 접지 전압(VSS _C)이 공급된다. 상기 패키지 캡 연결용 솔더볼(230s)에는 상기 전원 조절부(550)의 제 3 단자(566)를 통해 캡 접지전압(VSS _S)이 공급된다.
본 실시예에 적용된 반도체 패키지(500)는 도 1을 참조하여 설명된 것과 동일할 수 있다. 본 실시예에 따른 반도체 모듈(602)은 핸드폰과 같은 무선 전자 장치에 적용될 수 있다.
<실시예 11>
도 24는 본 발명의 실시예 11에 따른 개략적인 반도체 모듈의 블럭도이다.
도 24를 참조하면, 본 실시예 11에 따른 반도체 모듈(603)는 모듈 기판(530)에 실장되는 반도체 패키지(501)과 전원 조절부(Power management unit, 550)를 포함한다. 상기 반도체 패키지(500)은 패키지 캡 연결용 솔더볼(230s), 칩 접지전압용 솔더볼(230c) 및 전원전압용 솔더볼(230d)을 포함한다. 상기 전원 조절부(550)는 제 1 단자(562) 및 제 2 단자(564)를 포함한다. 본 실시예에서, 상기 전원 전압용 솔더볼(230d)에는 상기 전원 조절부(550)의 제 1 단자(562)를 통해 전원 전압(VDD)이 공급된다. 상기 칩 접지전압용 솔더볼(230c)과 상기 패키지 캡 연결용 솔더볼(230s)에는 상기 전원 조절부(550)의 제 2 단자(564)를 통해 접지 전압(VSS)이 공급된다.
본 실시예에 적용된 반도체 패키지(500)는 도 14를 참조하여 설명된 것과 동일할 수 있다. 본 실시예에 따른 반도체 모듈(603)은 핸드폰과 같은 무선 전자 장치에 적용될 수 있다.
상술한 반도체 패키지 기술은 전자 장치(또는 전자 시스템)에 적용될 수 있다.
도 25는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 25를 참조하면, 전자 장치(1300)는 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 장치(1300)는 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 장치(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 장치(1300)는 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 장치(1300)가 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 장치(1300)는 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.

Claims (20)

  1. 가장자리에 패키지 캡(cap) 연결용 관통 비아를 포함하는 패키지 기판;
    상기 패키지 기판 상에 적층되는 제 1 반도체 칩;
    상기 제 1 반도체 칩 상에 적층되며, 상기 제 1 반도체 칩보다 작은 폭을 가지는 적어도 하나의 제 2 반도체 칩;
    상기 제 2 반도체 칩의 측면에 인접한 상기 제 1 반도체 칩의 상부면과 상기 제 2 반도체 칩의 측면을 덮는 몰딩막;
    상기 제 2 반도체 칩 상에 배치되는 열 경계 물질(Thermal interface material)막;
    상기 열 경계 물질막과 접하면서 상기 제 1 및 제 2 반도체 칩들을 덮는 패키지 캡(Package cap); 및
    상기 패키지 캡 연결용 관통 비아와 상기 패키지 캡의 하단부 사이에 개재되는 패키지 접착 패턴을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 몰딩막의 상부면은 상기 제 2 반도체 칩의 상부면과 공면을 이루며,
    상기 열 경계 물질막은 상기 몰딩막과 상기 패키지 캡 사이로 연장되는 것을 특징으로 하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 몰딩막의 상부면은 상기 제 2 반도체 칩의 상부면보다 높은 것을 특징으로 하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 패키지 기판은 패키지 접지층을 더 포함하며,
    상기 패키지 캡 연결용 관통 비아는 상기 패키지 접지층과 접하는 것을 특징으로 하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 패키지 기판은 패키지 접지층을 더 포함하며,
    상기 패키지 캡 연결용 관통 비아는 상기 패키지 접지층과 접하지 않는 것을 특징으로 하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 패키지 캡 연결용 관통 비아는 도전막으로 형성되는 것을 특징으로 하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 패키지 캡 연결용 관통 비아는 절연막으로 형성되는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 패키지 접착 패턴은 도전성인 것을 특징으로 하는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 패키지 캡은 상부로 돌출된 핀을 포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제 1 항에 있어서
    상기 패키지 기판은 적층된 다층의 절연막들과 도전층들을 포함하며,
    상기 패키지 캡 연결용 관통 비아는 상기 절연막들을 관통하며 서로 다른 층에 배치되는 복수의 서브 관통비아들을 포함하되,
    인접하는 서브 관통비아들은 수직적으로 정렬되지 않는 것을 특징으로 하는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 패키지 기판은 전원층을 더 포함하며,
    상기 패키지 캡 연결용 관통 비아는 상기 전원층과 연결되지 않는 것을 특징으로 하는 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 몰딩막은 열성 에폭시(Thermal epoxy)로 이루어지는 것을 특징으로 하는 반도체 패키지.
  13. 제 1 항에 있어서,
    상기 열 경계 물질막은 열성 유지(油脂, thermal grease)나 열성 에폭시(Thermal epoxy) 또는 이에 포함되는 금속 고체 입자로 이루어지는 것을 특징으로 하는 반도체 패키지.
  14. 모듈 기판; 및
    상기 모듈 기판에 실장된 제 1 항의 반도체 패키지를 포함하는 반도체 모듈.
  15. 제 14항에 있어서,
    상기 반도체 패키지를 덮는 모듈 캡;
    상기 모듈캡과 상기 모듈 기판 사이에 개재되는 모듈 접착패턴을 더 포함하는 것을 특징으로 하는 반도체 모듈.
  16. 제 14 항에 있어서,
    상기 모듈 기판 상에 실장된 전원 조절부(Power management unit)를 더 포함하되,
    상기 전원 조절부는 상기 패키지 캡에 캡 접지 전압을 공급하고, 상기 제 1 및 제 2 반도체칩들 중 적어도 하나에 칩 접지 전압을 공급하는 것을 특징으로 하는 반도체 모듈.
  17. 제 14 항에 있어서,
    상기 모듈 기판 상에 실장된 전원 조절부(Power management unit)를 더 포함하되,
    상기 전원 조절부는 상기 제 1 및 제 2 반도체칩들 중 적어도 하나에 칩 접지 전압을 공급하되,
    상기 패키지 캡은 상기 전원 조절부를 통하지 않고 접지되는 것을 특징으로 하는 반도체 모듈.
  18. 제 14항의 반도체 모듈; 및
    상기 반도체 모듈로부터 신호를 주고 받는 입출력 장치를 포함하는 전자 장치.
  19. 서로 연결된 복수개의 제 1 반도체 칩들을 포함하는 웨이퍼 상에, 상기 제 1 반도체 칩들과 각각 중첩되도록 제 2 반도체 칩들을 실장하는 단계;
    상기 제 2 반도체 칩의 상부면을 노출시키되 상기 제 2 반도체 칩의 측면을 덮는 몰딩막을 형성하는 단계;
    상기 웨이퍼를 절단하여 각각의 제 1 반도체 칩들로 분리하는 단계;
    상기 제 1 반도체 칩을 패키지 기판 상에 실장하는 단계; 및
    상기 패키지 기판 상에 열 경계 물질막을 개재하여 상기 제 2 반도체 칩과 상기 제 1 반도체 칩을 덮도록 패키지 캡을 씌우는 단계를 포함하는 반도체 패키지의 제조 방법.
  20. 제 19 항에 있어서,
    상기 패키지 캡을 씌우는 단계는 상기 패키지 기판 상에 접착 패턴을 개재하여 상기 패키지 캡을 고정하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
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