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KR102566974B1 - 반도체 패키지 - Google Patents

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KR102566974B1
KR102566974B1 KR1020180080463A KR20180080463A KR102566974B1 KR 102566974 B1 KR102566974 B1 KR 102566974B1 KR 1020180080463 A KR1020180080463 A KR 1020180080463A KR 20180080463 A KR20180080463 A KR 20180080463A KR 102566974 B1 KR102566974 B1 KR 102566974B1
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KR
South Korea
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semiconductor structure
substrate
underfill
thermal boundary
boundary material
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김희정
유주현
강운병
이종호
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삼성전자주식회사
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Publication date
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Priority to EP19166309.5A priority patent/EP3594994B1/en
Priority to TW108113264A priority patent/TWI823925B/zh
Priority to JP2019103826A priority patent/JP7385378B2/ja
Priority to SG10201905158TA priority patent/SG10201905158TA/en
Priority to CN201910605600.3A priority patent/CN110718513A/zh
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Abstract

본 발명은 반도체 패키지를 제공하며, 이 반도체 패키지는 제 1 기판; 상기 제 1 기판 상에 실장되는 제 1 반도체 구조물; 상기 제 1 기판 상에 실장되며 상기 제 1 반도체 구조물과 이격되는 제 2 반도체 구조물; 상기 제 1 반도체 구조물, 상기 제 2 반도체 구조물 및 상기 제 1 기판을 덮는 방열 부재; 및 상기 제 1 반도체 구조물과 상기 방열 부재 사이 그리고 상기 제 2 반도체 구조물과 상기 방열부재 사이에 개재되는 열 경계 물질막을 포함하되, 상기 제 1 반도체 구조물은 상기 제 2 반도체 구조물에 인접한 제 1 측벽과 상기 제 1 측벽에 대향되는 제 2 측벽을 가지며, 상기 열 경계 물질막은 상기 제 1 반도체 구조물과 상기 제 2 반도체 구조물 사이에 개재되는 제 1 열 경계 물질 부분과 상기 제 2 측벽 밖으로 돌출된 제 2 열 경계 물질 부분을 포함하고, 상기 제 1 기판의 상부면으로부터 상기 제 1 열 경계 물질 부분의 최 하단까지의 제 1 거리는 상기 제 1 기판의 상부면으로부터 상기 제 2 열 경계 물질 부분의 최 하단까지의 제 2 거리보다 작다.

Description

반도체 패키지{Semiconductor package and method of fabricating the same}
본 발명은 반도체 패키지에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 신뢰성 및 내구성 향상을 위한 다양한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 기판; 상기 제 1 기판 상에 실장되는 제 1 반도체 구조물; 상기 제 1 기판 상에 실장되며 상기 제 1 반도체 구조물과 이격되는 제 2 반도체 구조물; 상기 제 1 반도체 구조물, 상기 제 2 반도체 구조물 및 상기 제 1 기판을 덮는 방열 부재; 및 상기 제 1 반도체 구조물과 상기 방열 부재 사이 그리고 상기 제 2 반도체 구조물과 상기 방열부재 사이에 개재되는 열 경계 물질막을 포함하되, 상기 제 1 반도체 구조물은 상기 제 2 반도체 구조물에 인접한 제 1 측벽과 상기 제 1 측벽에 대향되는 제 2 측벽을 가지며, 상기 열 경계 물질막은 상기 제 1 반도체 구조물과 상기 제 2 반도체 구조물 사이에 개재되는 제 1 열 경계 물질 부분과 상기 제 2 측벽 밖으로 돌출된 제 2 열 경계 물질 부분을 포함하고, 상기 제 1 기판의 상부면으로부터 상기 제 1 열 경계 물질 부분의 최 하단까지의 제 1 거리는 상기 제 1 기판의 상부면으로부터 상기 제 2 열 경계 물질 부분의 최 하단까지의 제 2 거리보다 작다.
본 발명의 일 양태에 따른 반도체 패키지는 제 1 기판; 상기 제 1 기판 상에 실장되는 제 1 반도체 구조물; 상기 제 1 기판 상에 실장되며 상기 제 1 반도체 구조물과 이격되는 제 2 반도체 구조물; 상기 제 1 반도체 구조물, 상기 제 2 반도체 구조물 및 상기 제 1 기판을 덮는 방열 부재; 및 상기 제 1 반도체 구조물과 상기 방열 부재 사이 그리고 상기 제 2 반도체 구조물과 상기 방열부재 사이에 개재되는 열 경계 물질막을 포함하되, 상기 제 1 반도체 구조물은 상기 제 2 반도체 구조물에 인접한 제 1 측벽과 상기 제 1 측벽에 대향되는 제 2 측벽을 가지며, 상기 열 경계 물질막은 상기 제 1 측벽에 인접한 제 1 열 경계 물질 부분과 상기 제 2 측벽에 인접한 제 2 열 경계 물질 부분을 포함하며, 상기 제 1 열 경계 물질 부분은 상기 제 2 열 경계 물질 부분 보다 두껍다.
본 발명의 다른 양태에 따른 반도체 패키지는 패키지 기판; 상기 패키지 기판 상에 실장되며 상기 패키지 기판의 상부면에 대해 평행한 방향으로 서로 이격되는 제 1 반도체 구조물과 제 2 반도체 구조물; 상기 제 1 반도체 구조물, 상기 제 2 반도체 구조물 및 상기 패키지 기판 기판을 덮는 방열 부재; 및 상기 제 1 반도체 구조물과 상기 방열 부재 사이 그리고 상기 제 2 반도체 구조물과 상기 방열부재 사이에 개재되는 열 경계 물질막을 포함하되, 상기 열 경계 물질막의 두께는 위치에 따라 다르되, 상기 제 1 반도체 구조물과 상기 제 2 반도체 구조물 사이에서 가장 두껍다.
본 발명에 따른 반도체 패키지에서는 언더필막과 열 경계 물질막이 서로 이격되어 언더필막과 열 경계 물질막 간의 물성 차이에 따른 크랙과 같은 불량을 방지하고 신뢰성을 향상시킬 수 있다.
또한 본 발명에 따른 반도체 패키지의 제조 방법은 크랙과 같은 불량을 방지하여 수율을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 2는 도 1을 A-A'선으로 자른 단면도이다.
도 3은 도 2의 ‘P1’ 부분을 확대한 도면이다.
도 4는 도 2의 일부분을 나타내는 사시도이다.
도 5는 도 1을 B-B'선으로 자른 단면도이다.
도 6은 도 2의 단면을 가지는 반도체 패키지를 제조하는 과정을 나타내는 도면이다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 8은 도 7의 'P1' 부분을 확대한 도면이다.
도 9 및 도 10은 본 발명의 실시예들에 따른 반도체 패키지의 평면도들이다.
도 11은 도 9 또는 도 10을 A-A'선으로 자른 단면도이다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 13 및 도 14는 본 발명의 실시예들에 따라 도 12의 'P1' 부분을 확대한 도면들이다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 반도체 패키지의 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 2는 도 1을 A-A'선으로 자른 단면도이다. 도 3은 도 2의 ‘P1’ 부분을 확대한 도면이다. 도 4는 도 2의 일부분을 나타내는 사시도이다. 도 5는 도 1을 B-B'선으로 자른 단면도이다.
도 1 내지 도 5를 참조하면, 본 실시예들에 따른 반도체 패키지(100)는 제 1 기판(10)을 포함할 수 있다. 상기 제 1 기판(10) 상에는 제 2 기판(30)이 실장될 수 있다. 상기 제 2 기판(30) 상에는 제 1 반도체 칩(50)이 실장될 수 있다. 상기 제 2 기판(30) 상에는 제 2 반도체 칩(60)이 실장될 수 있다. 상기 제 2 반도체 칩(60)은 상기 제 1 반도체 칩(50)과 제 1 방향(X)으로 이격될 수 있다. 상기 제 1 반도체 칩(50), 상기 제 2 반도체 칩(60), 상기 제 2 기판(30) 및 상기 제 1 기판(10)은 방열 부재(80)로 덮일 수 있다. 상기 방열 부재(80)의 하부면과 상기 제 1 기판(10) 사이에는 접착막(82)이 개재될 수 있다. 상기 방열 부재(80)와 상기 제 1 반도체 칩(50) 사이 그리고 상기 방열 부재(80)와 상기 제 2 반도체 칩(60) 사이에는 열 경계 물질막(70)이 개재될 수 있다.
구체적으로, 상기 제 1 기판(10)은 예를 들면 인쇄회로기판일 수 있다. 상기 제 1 기판(10)은 패키지 기판으로 명명될 수 있다. 상기 제 1 기판(10)은 제 1 코어부(11), 상기 제 1 코어부(11)의 상부면에 배치되는 제 1 기판 상부 도전 패턴들(13), 상기 제 1 코어부(11)의 상부면을 덮는 제 1 기판 상부 보호막(17), 상기 제 1 코어부(11)의 하부면에 배치되는 제 1 기판 하부 도전 패턴들(15), 그리고 상기 제 1 코어부(11)의 하부면을 덮는 제 1 기판 하부 보호막(19)을 포함할 수 있다. 상기 제 1 기판 상부 도전 패턴들(13)은 상기 제 1 기판 하부 도전 패턴들(15)과 전기적으로 연결될 수 있다. 상기 제 1 기판 하부 도전 패턴들(15)에는 외부 연결 단자들(22)이 부착될 수 있다. 상기 외부 연결 단자들(22)은 솔더볼일 수 있다. 상기 외부 연결 단자들(22)은 주석 및 납 중 적어도 하나를 포함할 수 있다.
상기 제 1 코어부(11)는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 및/또는 무기 필러와 같은 보강재가 함침된 수지(예를 들어, 프리프레그(Prepreg)), 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다. 상기 제 1 기판 상부 보호막(17)과 상기 제 1 기판 하부 보호막(19)은 광감성 솔더 레지스트(Photosensitive Solder Resist, PSR)막일 수 있다. 상기 광감성 솔더 레지스트는 감광성 고분자를 포함할 수 있다. 감광성 고분자는 감광성 폴리이미드(photosensitive polyimide, PSPI), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀계 폴리머(phenolic polymer), 및 benzocyclobutene계 폴리머(BCB) 중에서 적어도 하나를 포함할 수 있다. 상기 광감성 솔더 레지스트는 무기 필러를 더 포함할 수 있다. 상기 제 1 기판 상부 도전 패턴들(13)과 상기 제 1 기판 하부 도전 패턴들(15)은 구리, 알루미늄 및 금 중 적어도 하나를 포함할 수 있다.
상기 제 2 기판(30)은 인터포저 기판으로 명명될 수도 있다. 상기 제 2 기판(30)은 제 2 코어부(31), 상기 제 2 코어부(31)의 상부면에 배치되는 제 2 기판 상부 도전 패턴들(33), 상기 제 2 코어부(31)의 상부면을 덮는 제 2 기판 상부 보호막(37), 상기 제 2 코어부(31)의 하부면에 배치되는 제 2 기판 하부 도전 패턴들(35), 그리고 상기 제 2 코어부(31)의 하부면을 덮는 제 2 기판 하부 보호막(39)을 포함할 수 있다.
상기 제 2 코어부(31)는 예를 들면 실리콘을 포함할 수 있다. 상기 제 2 기판 상부 보호막(37)과 상기 제 2 기판 하부 보호막(39)은 광감성 솔더 레지스트(Photosensitive Solder Resist, PSR)막일 수 있다. 상기 광감성 솔더 레지스트는 감광성 고분자를 포함할 수 있다. 감광성 고분자는 감광성 폴리이미드(photosensitive polyimide, PSPI), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀계 폴리머(phenolic polymer), 및 benzocyclobutene계 폴리머(BCB) 중에서 적어도 하나를 포함할 수 있다. 상기 광감성 솔더 레지스트는 무기 필러를 더 포함할 수 있다. 상기 제 2 기판 상부 도전 패턴들(33)과 상기 제 2 기판 하부 도전 패턴들(35)은 구리, 알루미늄 및 금 중 적어도 하나를 포함할 수 있다.
상기 제 1 기판(10)과 상기 제 2 기판(30)은 제 1 내부 연결 단자들(26)에 의해 서로 전기적으로 연결될 수 있다. 상기 제 1 내부 연결 단자들(26)은 상기 제 1 기판 상부 도전 패턴들(13)과 상기 제 2 기판 하부 도전 패턴들(35)을 전기적으로 연결시킬 수 있다. 상기 제 1 내부 연결 단자들(26)은 솔더볼, 도전 범프 및 도전 필라 중 적어도 하나일 수 있다. 상기 제 1 내부 연결 단자들(26)은 구리, 주석 및 납 중 적어도 하나를 포함할 수 있다. 상기 제 1 기판(10)과 상기 제 2 기판(30) 사이에는 제 1 언더필막(24)이 개재될 수 있다.
상기 제 1 반도체 칩(50)은 제 1 칩 바디(51), 상기 제 1 칩 바디(51)의 하부면에 배치되는 제 1 칩 도전 패드들(53) 및 상기 제 1 칩 바디(51)의 하부면을 덮는 제 1 칩 보호막(55)을 포함할 수 있다. 상기 제 1 칩 바디(51)은 반도체 기판에 배치되는 복수의 트랜지스터들과 배선들을 포함할 수 있다. 상기 제 1 칩 도전 패드들(53)은 알루미늄이나 구리와 같은 금속을 포함할 수 있다. 상기 제 1 칩 보호막(55)은 실리콘 질화막이나 폴리이미드로 형성될 수 있다. 상기 제 1 칩 도전 패드들(53)은 제 2 내부 연결 단자들(40)에 의해 상기 제 2 기판 상부 도전 패턴들(33)의 일부와 전기적으로 연결될 수 있다. 상기 제 2 내부 연결 단자들(40)은 솔더볼, 도전 범프 및 도전 필라 중 적어도 하나일 수 있다. 상기 제 2 내부 연결 단자들(40)은 구리, 주석 및 납 중 적어도 하나를 포함할 수 있다. 상기 제 1 반도체 칩(50)과 상기 제 2 기판(30) 사이에는 제 2 언더필막(42)이 개재될 수 있다. 상기 제 1 반도체 칩(50)은 상기 제 2 반도체 칩(60)에 인접한 제 1 칩 우측벽(50sr)과 상기 제 1 칩 우측벽(50sr)에 대향되는 제 1 칩 좌측벽(50sl)을 포함할 수 있다. 또한 도 1에서 상기 제 1 반도체 칩(50)은 상기 제 1 칩 우측벽(50sr)과 상기 제 1 칩 좌측벽(50sl)을 연결하는 제 1 칩 앞측벽(50sf)과 상기 제 1 칩 앞측벽(50sf)에 대향되는 제 1 칩 뒷측벽(50sb)을 더 포함할 수 있다. 상기 제 1 반도체 칩(50)의 상부면(50u)은 상기 제 2 기판(30)의 상부면으로부터 제 1 거리(D1)를 가질 수 있다.
상기 제 2 반도체 칩(60)은 제 2 칩 바디(61), 상기 제 2 칩 바디(61)의 하부면에 배치되는 제 2 칩 도전 패드들(63) 및 상기 제 2 칩 바디(61)의 하부면을 덮는 제 2 칩 보호막(65)을 포함할 수 있다. 상기 제 2 칩 바디(61)은 반도체 기판에 배치되는 복수의 트랜지스터들과 배선들을 포함할 수 있다. 상기 제 2 칩 도전 패드들(63)은 알루미늄이나 구리와 같은 금속을 포함할 수 있다. 상기 제 2 칩 보호막(65)은 실리콘 질화막이나 폴리이미드로 형성될 수 있다. 상기 제 2 칩 도전 패드들(63)은 제 3 내부 연결 단자들(44)에 의해 상기 제 2 기판 상부 도전 패턴들(33)의 일부와 전기적으로 연결될 수 있다. 상기 제 3 내부 연결 단자들(44)은 솔더볼, 도전 범프 및 도전 필라 중 적어도 하나일 수 있다. 상기 제 3 내부 연결 단자들(44)은 구리, 주석 및 납 중 적어도 하나를 포함할 수 있다. 상기 제 2 반도체 칩(60)과 상기 제 2 기판(30) 사이에는 제 3 언더필막(46)이 개재될 수 있다. 상기 제 2 반도체 칩(60)은 상기 제 1 반도체 칩(50)에 인접한 제 2 칩 좌측벽(60sl)과 상기 제 2 칩 좌측벽(60sl)에 대향되는 제 2 칩 우측벽(60sr)을 포함할 수 있다. 또한 도 1에서 상기 제 2 반도체 칩(60)은 상기 제 2 칩 우측벽(60sr)과 상기 제 2 칩 좌측벽(60sl)을 연결하는 제 2 칩 앞측벽(60sf)과 상기 제 2 칩 앞측벽(60sf)에 대향되는 제 2 칩 뒷측벽(60sb)을 더 포함할 수 있다. 상기 제 2 반도체 칩(60)의 상부면(60u)은 상기 제 2 기판(30)의 상부면으로부터 제 2 거리(D2)를 가질 수 있다.
상기 제 1 거리(D1)는 상기 제 2 거리(D2)와 같을 수 있다. 즉, 상기 제 1 반도체 칩(50)의 상부면(50u)의 높이는 상기 제 2 반도체 칩(60)의 상부면(60u)의 높이와 같을 수 있다.
상기 제 1 반도체 칩(50)과 상기 제 2 반도체 칩(60)은 각각 독립적으로 시스템 LSI (large scale integration), 로직 회로, CIS(CMOS imaging sensor) 등과 같은 이미지 센서, 플래시 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, ReRAM, HBM(high bandwidth memory), HMC(hybrid memory cubic)등과 같은 메모리 소자, MEMS(microelectromechanical system) 소자, 또는 ASIC(Application-Specific Integrated Circuit, 주문형 반도체) 중에서 선택되는 하나일 수 있다.
상기 제 1 내지 제 3 언더필막들(24, 42, 46)은 열경화성 수지 또는 광경화성 수지를 포함할 수 있다. 또한 상기 제 1 내지 제 3 언더필막들(24, 42, 46)은 유기 필러 또는 무기 필러를 더 포함할 수 있다. 상기 제 2 언더필막(42)은 상기 제 3 언더필막(46)과 이격될 수 있다. 상기 제 2 언더필막(42)은 상기 제 1 반도체 칩(50)의 상기 제 1 칩 우측벽(50sr) 밖으로 돌출된 제 2 언더필 돌출부(42a)를 포함할 수 있다. 상기 제 3 언더필막(46)은 상기 제 2 반도체 칩(60)의 상기 제 2 칩 좌측벽(60sl) 밖으로 돌출된 제 3 언더필 돌출부(46a)을 포함할 수 있다.
상기 방열 부재(80)는 금속판일 수 있다. 상기 열 경계 물질막(70)은 열 경화성 수지막을 포함할 수 있다. 상기 열 경계 물질막(70)은 상기 열 경화성 수지막 내에 분산된 필러 입자들을 더 포함할 수 있다. 상기 필러 입자들은 실리카, 알루미나, 아연 산화물 및 붕화질소 중 적어도 하나를 포함할 수 있다. 상기 열 경계 물질막(70)은 제 1 내지 제 6 열 경계 물질 부분들(70a~70f)를 포함할 수 있다. 상기 제 1 내지 제 6 열 경계 물질 부분들(70a~70f)은 일체형으로 이루어질 수 있다. 상기 제 1 열 경계 물질 부분(70a)은 상기 방열 부재(80)와 상기 제 1 반도체 칩(50)의 상부면(50u) 사이에 개재될 수 있다. 상기 제 2 열 경계 물질 부분(70b)은 상기 방열 부재(80)와 상기 제 2 반도체 칩(60)의 상부면(60u) 사이에 개재될 수 있다. 상기 제 3 열 경계 물질 부분(70c)은 상기 제 1 반도체 칩(50)의 상기 제 1 칩 우측벽(50sr)과 상기 제 2 반도체 칩(60)의 상기 제 2 칩 좌측벽(60sl) 사이에 개재될 수 있다. 상기 제 3 열 경계 물질 부분(70c)의 상단은 상기 제 1 반도체 칩(50)의 상부면(50u) 또는 상기 제 2 반도체 칩(60)의 상부면(60u)과 같은 높이일 수 있다. 상기 제 4 열 경계 물질 부분(70d)은 상기 제 3 열 경계 물질 부분(70c)과 상기 방열 부재(80) 사이에 개재될 수 있다. 상기 제 4 열 경계 물질 부분(70d)은 상기 제 1 열 경계 물질 부분(70a)과 상기 제 2 열 경계 물질 부분(70b) 사이에 개재될 수 있다. 상기 제 5 열 경계 물질 부분(70e)은 상기 제 1 반도체 칩(50)의 상기 제 1 칩 좌측벽(50sl) 밖으로 돌출될 수 있다. 상기 제 6 열 경계 물질 부분(70f)은 상기 제 2 반도체 칩(60)의 상기 제 2 칩 우측벽(60sr) 밖으로 돌출될 수 있다.
도 1에서 상기 제 5 열 경계 물질 부분(70e)은 연장되어 상기 제 1 칩 앞측벽(50sf) 밖으로 돌출될 수 있다. 또한 상기 제 5 열 경계 물질 부분(70e)은 상기 제 1 칩 뒷측벽(50sb) 밖으로 돌출될 수 있다. 상기 제 6 열 경계 물질 부분(70f)은 연장되어 상기 제 2 칩 앞측벽(60sf) 밖으로 돌출될 수 있다. 상기 제 6 열 경계 물질 부분(70f)은 상기 제 2 칩 뒷측벽(60sb) 밖으로 돌출될 수 있다. 상기 제 4 열 경계 물질 부분(70d)은 연장되어 상기 제 1 열 경계 물질 부분(70a)과 상기 제 6 열 경계 물질 부분(70f) 사이에 개재될 수 있다. 상기 제 3 열 경계 물질 부분(70c)은 상기 제 1 반도체 칩(50)과 상기 제 6 열 경계 물질 부분(70f) 사이에 개재될 수 있다.
상기 제 2 기판(30)의 상부면으로부터 상기 제 3 열 경계 물질 부분(70c)의 최하단까지의 제 3 거리(D3)는 상기 제 2 기판(30)의 상부면으로부터 상기 제 5 열 경계 물질 부분(70e)의 최하단까지의 제 4 거리(D4) 보다 작을 수 있다. 상기 제 2 기판(30)의 상부면으로부터 상기 제 6 열 경계 물질 부분(70f)의 최하단까지의 제 5 거리(D5)는 상기 제 3 거리(D3)보다 클 수 있다. 상기 제 3 거리(D3)는 상기 제 4 거리(D4)와 상기 제 5 거리(D5) 보다 작을 수 있다. 상기 제 4 거리(D4)는 상기 제 5 거리(D5)와 동일하거나 유사할 수 있다. 상기 제 3 내지 제 5 거리들(D3, D4, D5)은 모두 상기 제 1 거리(D1)와 상기 제 2 거리(D2)보다 작을 수 있다. 상기 제 1 반도체 칩(50)과 상기 제 2 반도체 칩(60) 사이의 간격, 즉 제 6 거리(D6)는 바람직하게는 1mm 이하일 수 있다. 상기 열 경계 물질막(70)은 위치에 따라 다른 두께를 가질 수 있다. 예를 들면, 상기 제 5 열 경계 물질 부분(70e)의 하단으로부터 상기 방열 부재(80)까지의 최단 거리인 제 7 거리(D7)는 상기 제 3 열 경계 물질 부분(70c)의 하단으로부터 상기 방열 부재(80) 까지의 최단 거리인 제 8 거리(D8) 보다 작을 수 있다. 상기 열 경계 물질막(70)은 상기 제 1 반도체 칩(50)과 상기 제 2 반도체 칩(60) 사이에서 가장 두껍고 상기 방열 부재(80)와 상기 제 1 반도체 칩(50) 사이 또는 상기 방열 부재(80)와 상기 제 2 반도체 칩(60) 사이에서 가장 얇을 수 있다. 상기 제 1 반도체 칩(50)과 상기 제 2 반도체 칩(60) 사이에서 상기 열 경계 물질막(70)의 두께는 상기 제 3 열 경계 물질 부분(70c)의 두께와 상기 제 4 열 경계 물질 부분(70d)의 두께의 합에 대응될 수 있다.
도 2 내지 도 5를 참조하면, 상기 제 1 반도체 칩(50)과 상기 제 2 반도체 칩(60) 사이에는 갭 영역(AR1)이 제공될 수 있다. 상기 갭 영역(AR1)의 상단은 상기 제 1 반도체 칩(50)의 상부면(50u) 또는 상기 제 2 반도체 칩(60)의 상부면(60u)의 높이에 의해 한정될 수 있다. 상기 갭 영역(AR1)의 하단은 상기 제 2 기판(30)의 상부면에 의해 한정될 수 있다. 상기 갭 영역(AR1)의 일 측은 상기 제 1 반도체 칩(50)의 상기 제 1 칩 우측벽(50sr)에 의해 한정될 수 있다. 상기 갭 영역(AR1)의 타 측은 상기 제 2 반도체 칩(60)의 상기 제 2 칩 좌측벽(60sl)에 의해 한정될 수 있다.
상기 갭 영역(AR1) 내에서 상기 제 3 열 경계 물질 부분(70c), 상기 제 2 언더필 돌출부(42a) 및 상기 제 3 언더필 돌출부(46a)로 점령되지 않은 빈 공간(AG1)이 존재할 수 있다. 상기 제 3 열 경계 물질 부분(70c)은 상기 빈 공간(AG1)에 의해 상기 제 2 언더필 돌출부(42a) 및 상기 제 3 언더필 돌출부(46a)과 이격될 수 있다. 즉, 상기 제 3 열 경계 물질 부분(70c)과 상기 제 2 언더필 돌출부(42a) 사이 그리고 상기 제 3 열 경계 물질 부분(70c)과 상기 제 3 언더필 돌출부(46a) 사이에 상기 빈 공간(AG1)이 존재할 수 있다.
상기 열 경계 물질막(70)은 상기 제 2 및 제 3 언더필막들(42, 46)과 서로 다른 물성(예를 들면, 열 팽창 계수 및 탄성 계수)를 가질 수 있다. 상기 반도체 패키지(100)를 제조하는 공정들에서 상온에서 약 200℃까지의 온도 변화가 발생할 수 있다. 만약, 상기 갭 영역(AR1) 내에서 상기 열 경계 물질막(70)이 상기 제 2 및 제 3 언더필 돌출부들(42a, 46a) 중 어느 하나라도 접하게 되면, 물성 차이에 따라 스트레스가 발생되어 상기 제 2 및 제 3 언더필막들(42, 46) 중 적어도 어느 하나에 크랙이 발생될 수 있다. 예를 들면 상기 제 2 및 제 3 언더필막들(42, 46) 중 적어도 어느 하나와 상기 제 2 기판(30) 사이의 계면에 크랙이 발생할 수 있다. 이렇게 크랙이 발생된 경우, 후속의 반도체 패키지의 테스트 과정에서 겪게 되는 급격한 온도 변화에 의해 크랙의 정도는 심해질 수 있고, 결과적으로 상기 제 2 내부 연결 단자들(40) 및 상기 제 3 내부 연결 단자들(44) 중 적어도 일부가 상기 제 2 기판 상부 도전 패턴들(33)로부터 분리되어 범프 오픈(bump open) 문제가 발생될 수 있다.
그러나 본 발명에서는 상기 제 3 열 경계 물질 부분(70c)이 상기 빈 공간(AG1)에 의해 상기 제 2 언더필 돌출부(42a) 및 상기 제 3 언더필 돌출부(46a)과 이격되기에, 온도 변화가 발생하더라도 이들 사이에 스트레스가 발생되지 않아 크랙 문제를 방지할 수 있다. 이로써 반도체 패키지(100)의 신뢰성을 향상시킬 수 있다.
상기 갭 영역(AR1) 내에 위치하는 상기 제 3 열 경계 물질 부분(70c), 상기 제 2 언더필 돌출부(42a) 및 상기 제 3 언더필 돌출부(46a)의 부피들의 합은 상기 갭 영역(AR1)의 전체 부피의 바람직하게는 90% 이하일 수 있다. 이러한 조건을 만족하는 경우, 반도체 패키지의 제조 공정과 테스트 과정에서 열에 의해 상기 열 경계 물질막(70), 상기 제 2 언더필막(42) 및 상기 제 3 언더필막(46)이 팽창할지라도, 상기 빈 공간(AG1)이 존재하게 되고 상기 제 3 열 경계 물질 부분(70c)이 상기 제 2 언더필 돌출부(42a) 및 상기 제 3 언더필 돌출부(46a)과 이격될 수 있다. 이로써 신뢰성이 향상된 반도체 패키지(100)를 제공할 수 있다.
도 6은 도 2의 단면을 가지는 반도체 패키지를 제조하는 과정을 나타내는 도면이다.
도 6을 참조하면, 제 1 기판(10)을 준비한다. 상기 제 1 기판(10)은 제 1 코어부(11), 상기 제 1 코어부(11)의 상부면에 배치되는 제 1 기판 상부 도전 패턴들(13), 상기 제 1 코어부(11)의 상부면을 덮는 제 1 기판 상부 보호막(17), 상기 제 1 코어부(11)의 하부면에 배치되는 제 1 기판 하부 도전 패턴들(15), 그리고 상기 제 1 코어부(11)의 하부면을 덮는 제 1 기판 하부 보호막(19)을 포함할 수 있다. 제 1 내부 연결 단자(26)를 개재하여 상기 제 1 기판(10) 상에 제 2 기판(30)을 부착한다. 상기 제 2 기판(30)은 제 2 코어부(31), 상기 제 2 코어부(31)의 상부면에 배치되는 제 2 기판 상부 도전 패턴들(33), 상기 제 2 코어부(31)의 상부면을 덮는 제 2 기판 상부 보호막(37), 상기 제 2 코어부(31)의 하부면에 배치되는 제 2 기판 하부 도전 패턴들(35), 그리고 상기 제 2 코어부(31)의 하부면을 덮는 제 2 기판 하부 보호막(39)을 포함할 수 있다.
상기 제 1 기판(10)과 상기 제 2 기판(30) 사이에 제 1 언더필막(24)을 형성할 수 있다. 상기 제 1 언더필막(24)은 열경화성 또는 광경화성 수지액을 상기 제 1 기판(10)과 상기 제 2 기판(30) 사이로 주입한 후, 상기 수지액을 경화시켜 형성될 수 있다. 상기 제 2 기판(30) 상에 제 2 내부 연결 단자(40)를 개재하여 제 1 반도체 칩(50)을 실장할 수 있다. 상기 제 1 반도체 칩(50)과 상기 제 2 기판(30) 사이에 제 2 언더필막(42)을 형성할 수 있다. 상기 제 2 언더필막(42)도 열경화성 또는 광경화성 수지액을 상기 제 2 기판(30)과 상기 제 1 반도체 칩(50) 사이로 주입한 후, 상기 수지액을 경화시켜 형성될 수 있다. 상기 제 2 언더필막(42)의 일부는 상기 제 1 반도체 칩(50)의 제 1 칩 우측벽(50sr) 밖으로 돌출되어 제 2 언더필 돌출부(42a)를 형성할 수 있다. 상기 제 2 기판(30)에 제 3 내부 연결 단자(44)를 개재하여 제 2 반도체 칩(60)을 실장할 수 있다.
도 6의 상태에서 상기 제 1 반도체 칩(50)과 상기 제 2 반도체 칩(60) 사이의 점선으로 표시된 공간이 갭 영역(AR1)에 해당될 수 있다. 도 6에서 상기 갭 영역(AR1) 안에 상기 제 2 언더필 돌출부(42a)가 존재할 수 있다.
후속으로 도 2를 참조하여, 상기 제 2 반도체 칩(60)과 상기 제 2 기판(30) 사이에 제 3 언더필막(46)을 형성할 수 있다. 상기 제 1 반도체 칩(50)의 상부면(50u)과 상기 제 2 반도체 칩(60)의 상부면(60u) 상에 열 경계 물질막 형성용 수지액을 코팅한 상태에서 방열 부재(80)로 덮고 지그(jig)등으로 누른 상태에서 약 200℃의 열을 가해 상기 수지액을 경화시켜 열 경계 물질막(70)을 형성할 수 있다. 이때 상기 수지액이 눌려 상기 제 1 반도체 칩(50)과 상기 제 2 반도체 칩(60)의 가장자리들 밖으로 밀려나갈 수 있다. 이로써 제 3 내지 제 6 열 경계 물질 부분들(70c, 70d, 70e, 70f)이 형성될 수 있다. 반도체 패키지가 고집적화됨에 따라 상기 제 1 반도체 칩(50)과 상기 제 2 반도체 칩(60) 사이의 간격이 좁아지게 되어 상기 제 1 반도체 칩(50)의 가장자리로 밀려나온 수지액과 상기 제 2 반도체 칩(60)의 가장자리로 밀려나온 수지액이 만나게 되어 상기 제 1 반도체 칩(50)과 상기 제 2 반도체 칩(60) 사이에서 상기 열 경계 물질막(70)은 상대적으로 두꺼워질 수 있다. 이로써 도 2와 같은 구조의 반도체 패키지(100)가 형성될 수 있다. 상기 방열 부재(80)의 하단은 접착막(82)에 의해 상기 제 1 기판(10)의 상부면에 부착될 수 있다. 상기 접착막(82)은 상기 열 경계 물질막(70)과 동일한 물질을 포함할 수 있다. 상기 접착막(82)은 상기 열 경계 물질막(70)과 동시에 형성될 수 있다. 후속으로 제 1 기판 하부 도전 패턴들(15)에 외부 연결 단자들(22)을 부착할 수 있다.
본 발명에서는 상기 제 3 열 경계 물질 부분(70c)이 상기 빈 공간(AG1)에 의해 상기 제 2 언더필 돌출부(42a) 및 상기 제 3 언더필 돌출부(46a)과 이격되기에, 위와 같이 온도 변화가 발생하더라도 이들 사이에 스트레스가 발생되지 않아 크랙 문제를 방지할 수 있다. 이로써 반도체 패키지(100)의 신뢰성을 향상시키고 불량을 줄여 수율을 향상시킬 수 있다.
도 7은 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다. 도 8은 도 7의 'P1' 부분을 확대한 도면이다.
도 7 및 도 8을 참조하면, 본 예에 따른 반도체 패키지(101)에서 제 2 언더필 돌출부(42a)는 연장되어 제 1 반도체 칩(50)의 제 1 칩 우측벽(50sr)과 접할 수 있다. 제 3 언더필 돌출부(46a)는 연장되어 제 2 반도체 칩(60)의 제 2 칩 좌측벽(60sl)과 접할 수 있다. 또한 상기 제 2 언더필 돌출부(42a)는 상기 제 3 언더필 돌출부(46a)와 접할 수 있다. 제 2 기판(30)의 상부면으로부터 상기 제 2 언더필 돌출부(42a)의 상단은 제 9 거리(D9)를 가질 수 있다. 상기 제 9 거리(D9)는 상기 제 1 거리(D1)의 50% 이하일 수 있다. 제 2 기판(30)의 상부면으로부터 상기 제 3 언더필 돌출부(46a)의 상단은 제 10 거리(D10)를 가질 수 있다. 상기 제 10 거리(D10)는 상기 제 1 거리(D1)의 50% 이하일 수 있다. 제 3 열 경계 물질 부분(70c)는 도 2의 반도체 패키지(100)에서 보다 갭 영역(AR1) 내에서 많은 부피를 차지할 수 있다. 이러한 조건을 만족하는 경우, 반도체 패키지의 제조 공정과 테스트 과정에서 열에 의해 상기 열 경계 물질막(70), 상기 제 2 언더필막(42) 및 상기 제 3 언더필막(46)이 팽창할지라도, 빈 공간(AG1)이 존재하게 되고 상기 제 3 열 경계 물질 부분(70c)이 상기 제 2 언더필 돌출부(42a) 및 상기 제 3 언더필 돌출부(46a)과 이격될 수 있다. 이로써 신뢰성이 향상된 반도체 패키지(100)를 제공할 수 있다. 그 외의 구성은 도 1 내지 도 5를 참조하여 설명한 바와 동일/유사할 수 있다.
도 9 및 도 10은 본 발명의 실시예들에 따른 반도체 패키지의 평면도들이다. 도 11은 도 9 또는 도 10을 A-A'선으로 자른 단면도이다.
도 9 및 도 11을 참조하면, 본 예에 따른 반도체 패키지(102)에서는 제 2 기판(30)의 중심부 상에 제 1 반도체 칩(50)이 실장되고, 상기 제 1 반도체 칩(50)의 양 옆에 제 2 반도체 칩들(60a, 60b)이 배치될 수 있다. 상기 제 2 반도체 칩들(60a, 60b)은 제 1 서브 반도체 칩(60a)과 제 2 서브 반도체 칩(60b)을 포함할 수 있다. 제 3 열 경계 물질 부분(70c)은 상기 제 1 서브 반도체 칩(60a)과 상기 제 1 반도체 칩(50) 사이, 그리고 상기 제 2 서브 반도체 칩(60b)과 제 1 반도체 칩(50) 사이에 배치될 수 있다. 상기 제 1 서브 반도체 칩(60a)과 상기 제 2 서브 반도체 칩(60b)은 서로 동일한 기능을 하거나 서로 다른 기능을 할 수 있다. 그 외의 구성은 도 1 내지 도 5를 참조하여 설명한 바와 동일/유사할 수 있다.
도 10 및 도 11을 참조하면, 본 예에 따른 반도체 패키지(103)에서는 제 2 기판(30)의 중심부 상에 제 1 반도체 칩(50)이 실장되고, 상기 제 1 반도체 칩(50)의 양 옆에 제 2 반도체 칩들(60a, 60b, 60c, 60d)이 배치될 수 있다. 상기 제 2 반도체 칩들(60a, 60b, 60c, 60d)은 제 1 서브 반도체 칩(60a), 제 2 서브 반도체 칩(60b), 제 3 서브 반도체 칩(60c) 및 제 4 서브 반도체 칩(60d)을 포함할 수 있다. 상기 제 1 서브 반도체 칩(60a)과 상기 제 3 서브 반도체 칩(60c)은 상기 제 1 반도체 칩(50)의 일 측에 인접하도록 배치될 수 있다. 상기 제 2 서브 반도체 칩(60b)과 상기 제 4 서브 반도체 칩(60d)은 상기 제 1 반도체 칩(50)의 타 측에 인접하도록 배치될 수 있다. 상기 제 2 반도체 칩들(60a, 60b, 60c, 60d)은 서로 이격될 수 있다. 상기 제 2 반도체 칩들(60a, 60b, 60c, 60d)은 서로 동일한 기능을 하거나 서로 다른 기능을 할 수 있다. 그 외의 구성은 도 1 내지 도 5를 참조하여 설명한 바와 동일/유사할 수 있다.
도 12는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다. 도 13 및 도 14는 본 발명의 실시예들에 따라 도 12의 'P1' 부분을 확대한 도면들이다.
도 12 및 도 13을 참조하면, 본 예에 따른 반도체 패키지(104)에서는 제 1 거리(D1)와 제 2 거리(D2)가 다를 수 있다. 예를 들면, 상기 제 1 거리(D1)는 상기 제 2 거리(D2) 보다 작을 수 있다. 이때 갭 영역(AR1)의 상단은 제 1 반도체 칩(50)의 상부면(50u)의 높이에 의해 한정될 수 있다. 제 4 열 경계 물질 부분(70d)는 제 2 반도체 칩(60)의 제 2 칩 좌측벽(60sl)의 상부를 덮을 수 있다.
반대로 만약 상기 제 2 거리(D2)가 상기 제 1 거리(D1) 보다 작다면, 이때의 갭 영역(AR1)의 상단은 제 2 반도체 칩(60)의 상부면(60u)의 높이에 의해 한정될 수 있다. 이때 제 4 열 경계 물질 부분(70d)는 제1 반도체 칩(50)의 제1 칩 우측벽(50sr)의 상부를 덮을 수 있다. 그 외의 구성은 도 1 내지 도 5를 참조하여 설명한 바와 동일/유사할 수 있다.
도 14를 참조하면, 제 3 열 경계 물질 부분(70c)의 단면은 변곡점(PA)를 가질 수 있다. 또는 제 3 열 경계 물질 부분(70c)의 하부면은 홈을 가질 수 있다. 이는 제 1 거리(D1)와 제 2 거리(D2)가 서로 달라, 방열 부재(80)로 덮고 누룰 때, 열 경계 물질막(70) 형성용 수지액이 눌러지는 정도가 다르기에 형성될 수 있다. 상기 제 1 거리(D1)가 상기 제 거리(D2) 보다 작은 경우, 상기 변곡점(PA)은 상기 제 2 반도체 칩(60) 보다는 상기 제 1 반도체 칩(50)에 가깝게 위치할 수 있다. 이와 반대로, 상기 제 1 거리(D1)가 상기 제 거리(D2) 보다 큰 경우, 상기 변곡점(PA)은 상기 제 1 반도체 칩(50) 보다는 상기 제 2 반도체 칩(60)에 가깝게 위치할 수 있다. 그 외의 구성은 도 12 및 도 13을 참조하여 설명한 바와 동일/유사할 수 있다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 반도체 패키지의 단면도들이다.
도 15를 참조하면, 본 예에 따른 반도체 패키지(105)에서는 제 2 기판(30) 상에 제 1 반도체 칩(50)과 이격되도록 제 2 서브 반도체 패키지(160)이 제 3 내부 연결 단자들(44)을 개재하여 실장될 수 있다. 상기 제 2 서브 반도체 패키지(160)는 제 2 서브 패키지 기판(162)과 이 위에 차례로 적층된 복수개의 제 2 서브 반도체 칩들(164)을 포함할 수 있다. 상기 제 2 서브 반도체 칩들(164)은 내부에 관통 전극들(166)을 포함할 수 있다. 상기 제 2 서브 반도체 칩들(164)은 플립 칩 본딩 방식으로 적층될 수 있다. 상기 제 2 서브 반도체 칩들(164)의 측벽들과 상기 제 2 서브 패키지 기판(162)의 상부면은 제 2 서브 몰드막(165)으로 덮일 수 있다. 상기 제 2 서브 반도체 칩들(164) 중 최상단에 위치하는 상기 제 2 서브 반도체 칩(164)의 상부면은 상기 제 2 서브 몰드막(165)의 상부면과 공면을 이룰 수 있다. 열 경계 물질막(70)의 제 2 열 경계 물질 부분(70b)은 최상단에 위치하는 상기 제 2 서브 반도체 칩(164)과 직접 접할 수 있다. 이로써 상기 제 2 서브 반도체 칩들(164)에서 발생된 열을 상기 열 경계 물질막(70)을 통해 외부로 신속히 방출시킬 수 있다. 그 외의 구성은 도 1 내지 도 5를 참조하여 설명한 바와 동일/유사할 수 있다.
도 16을 참조하면, 본 예에 따른 반도체 패키지(106)에서는 제 2 기판(30) 상에 제 2 서브 반도체 패키지(160)와 이격되도록 제 1 서브 반도체 패키지(150)이 제 2 내부 연결 단자들(40)을 개재하여 실장될 수 있다. 상기 제 1 서브 반도체 패키지(150)는 제 1 서브 패키지 기판(151), 이 위에 와이어 본딩 방식으로 실장된 제 1 서브 반도체 칩(153) 및 이를 덮는 제 1 서브 몰드막(154)을 포함할 수 있다. 그 외의 구성은 도 15를 참조하여 설명한 바와 동일/유사할 수 있다.
도 17을 참조하면, 본 예에 따른 반도체 패키지(107)에서는 도 2의 구조에서 제 2 기판(30) 없이 제 1 기판(10) 상에 제 1 반도체 칩(50)이 제 2 내부 연결 단자(40)를 개재하여 직접 실장될 수 있다. 또한 제 2 기판(30) 없이 제 1 기판(10) 상에 제 2 반도체 칩(60)이 제 3 내부 연결 단자(44)를 개재하여 직접 실장될 수 있다. 그 외의 구조는 도 1 내지 도 5를 참조하여 설명한 바와 동일/유사할 수 있다.
도 2의 제 1 반도체 칩(50)과 도 16의 제 1 서브 반도체 패키지(150)는 제 1 반도체 구조물로도 명명될 수 있다. 도 2의 제 2 반도체 칩(60)과 도 15 및 도 16의 제 2 서브 반도체 패키지(160)는 제 2 반도체 구조물로도 명명될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제 1 기판;
    상기 제 1 기판 상에 실장되는 제 1 반도체 구조물;
    상기 제 1 기판 상에 실장되며 상기 제 1 반도체 구조물과 이격되는 제 2 반도체 구조물;
    상기 제 1 반도체 구조물, 상기 제 2 반도체 구조물 및 상기 제 1 기판을 덮는 방열 부재; 및
    상기 제 1 반도체 구조물과 상기 방열 부재 사이 그리고 상기 제 2 반도체 구조물과 상기 방열부재 사이에 개재되는 열 경계 물질막을 포함하되,
    상기 제 1 반도체 구조물은 상기 제 2 반도체 구조물에 인접한 제 1 측벽과 상기 제 1 측벽에 대향되는 제 2 측벽을 가지며,
    상기 열 경계 물질막은 상기 제 1 반도체 구조물과 상기 제 2 반도체 구조물 사이에 개재되는 제 1 열 경계 물질 부분과 상기 제 2 측벽 밖으로 돌출된 제 2 열 경계 물질 부분을 포함하고,
    상기 제 1 기판의 상부면으로부터 상기 제 1 열 경계 물질 부분의 최 하단까지의 제 1 거리는 상기 제 1 기판의 상부면으로부터 상기 제 2 열 경계 물질 부분의 최 하단까지의 제 2 거리보다 작으며,
    상기 제 1 열 경계 물질 부분의 단면은 변곡점을 가지는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 기판과 상기 제 1 반도체 구조물 사이에 개재된 제 1 언더필막; 및
    상기 제 1 언더필막은 상기 제 1 측벽 밖으로 돌출된 제 1 언더필 돌출부를 포함하고,
    상기 제 1 열 경계 물질 부분은 상기 제 1 언더필 돌출부와 이격되는 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 제 1 기판의 상부면으로부터 상기 제 1 언더필 돌출부의 상단 까지의 제 3 거리는 상기 제 1 기판의 상부면으로부터 상기 제 1 반도체 구조물의 상부면 까지의 제 4 거리의 50% 이하인 반도체 패키지.
  4. 제 2 항에 있어서,
    상기 제 2 반도체 구조물은 상기 제 1 반도체 구조물에 인접한 제 3 측벽과 상기 제 3 측벽에 대향되는 제 4 측벽을 가지며,
    상기 열 경계 물질막은 상기 제 4 측벽 밖으로 돌출된 제 3 열 경계 물질 부분을 포함하고,
    상기 제 1 기판의 상부면으로부터 상기 제 3 열 경계 물질 부분의 최 하단까지의 제 5 거리는 상기 제 1 거리보다 큰 반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제 1 기판과 상기 제 2 반도체 구조물 사이에 개재된 제 2 언더필막; 및
    상기 제 2 언더필막은 상기 제 3 측벽 밖으로 돌출된 제 2 언더필 돌출부를 포함하고,
    상기 제 1 열 경계 물질 부분은 상기 제 2 언더필 돌출부와 이격되는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제 2 언더필 돌출부는 상기 제 1 언더필 돌출부와 접하는 반도체 패키지.
  7. 제 5 항에 있어서,
    상기 제 1 기판의 상부면으로부터 상기 제 2 언더필 돌출부의 상단 까지의 제 6 거리는 상기 제 1 기판의 상부면으로부터 상기 제 2 반도체 구조물의 상부면 까지의 제 7 거리의 50% 이하인 반도체 패키지.
  8. 제 5 항에 있어서,
    상기 제 1 반도체 구조물과 상기 제 2 반도체 구조물 사이에서 제공되는 갭 영역을 더 포함하되,
    상기 갭 영역의 상한은 상기 제 1 반도체 구조물 또는 상기 제 2 반도체 구조물의 상부면들 중 낮은 높이에 대응되고, 상기 갭 영역의 하한은 상기 제 1 기판의 상부면에 대응되고, 상기 갭 영역의 일측은 상기 제 1 측벽에 대응되고, 상기 갭 영역의 타측은 상기 제 3 측벽에 대응되며,
    상기 갭 영역 내에 위치하는 상기 제 1 열 경계 물질 부분, 상기 제 1 언더필 돌출부 및 상기 제 2 언더필 돌출부의 부피들의 합은 상기 갭 영역의 전체 부피의 90% 이하인 반도체 패키지.
  9. 제 5 항에 있어서,
    상기 제 1 반도체 구조물과 상기 제 2 반도체 구조물 사이에서 상기 제 1 열 경계 물질 부분, 상기 제 1 언더필 돌출부 및 상기 제 2 언더필 돌출부로 점령되지 않은 빈 공간이 존재하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 제 1 기판 아래에 배치되는 제 2 기판을 더 포함하며,
    상기 방열 부재는 상기 제 2 기판에 부착되는 반도체 패키지.
  11. 제 10 항에 있어서,
    상기 방열 부재와 상기 제 2 기판 사이에 개재되는 접착막을 더 포함하되,
    상기 접착막은 상기 열 경계 물질막과 동일한 물질을 포함하는 반도체 패키지.
  12. 제 1 항에 있어서,
    상기 제 1 반도체 구조물과 상기 제 2 반도체 구조물은 각각 독립적으로 반도체 칩 또는 서브 반도체 패키지인 반도체 패키지.
  13. 삭제
  14. 제 1 항에 있어서,
    상기 제 1 반도체 구조물의 상부면은 상기 제 2 반도체 구조물의 상부면 보다 낮게 위치하며,
    상기 변곡점은 상기 제 2 반도체 구조물 보다 상기 제 1 반도체 구조물에 더 인접한 반도체 패키지.
  15. 제 1 항에 있어서,
    상기 제 1 반도체 구조물 또는 제 2 반도체 구조물은 서브 패키지 기판과 이 위에 실장되는 적어도 하나의 반도체 칩을 포함하고,
    상기 열 경계 물질막은 상기 반도체 칩의 상부면과 접하는 반도체 패키지.
  16. 제 1 기판;
    상기 제 1 기판 상에 실장되는 제 1 반도체 구조물;
    상기 제 1 기판 상에 실장되며 상기 제 1 반도체 구조물과 이격되는 제 2 반도체 구조물;
    상기 제 1 반도체 구조물, 상기 제 2 반도체 구조물 및 상기 제 1 기판을 덮는 방열 부재; 및
    상기 제 1 반도체 구조물과 상기 방열 부재 사이 그리고 상기 제 2 반도체 구조물과 상기 방열부재 사이에 개재되는 열 경계 물질막을 포함하되,
    상기 제 1 반도체 구조물은 상기 제 2 반도체 구조물에 인접한 제 1 측벽과 상기 제 1 측벽에 대향되는 제 2 측벽을 가지며,
    상기 열 경계 물질막은 상기 제 1 측벽에 인접한 제 1 열 경계 물질 부분과 상기 제 2 측벽에 인접한 제 2 열 경계 물질 부분을 포함하며,
    상기 제 1 열 경계 물질 부분은 상기 제 2 열 경계 물질 부분 보다 두껍고,
    상기 제 1 열 경계 물질 부분의 단면은 변곡점을 가지는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 제 1 기판과 상기 제 1 반도체 구조물 사이에 개재된 제 1 언더필막; 및
    상기 제 1 언더필막은 상기 제 1 측벽 밖으로 돌출된 제 1 언더필 돌출부를 포함하고,
    상기 제 1 열 경계 물질 부분은 상기 제 1 언더필 돌출부와 이격되는 반도체 패키지.
  18. 제 17 항에 있어서,
    상기 제 1 기판과 상기 제 2 반도체 구조물 사이에 개재된 제 2 언더필막; 및
    상기 제 2 언더필막은 상기 제 2 측벽 밖으로 돌출된 제 2 언더필 돌출부를 포함하고,
    상기 제 1 열 경계 물질 부분은 상기 제 2 언더필 돌출부와 이격되는 반도체 패키지.
  19. 삭제
  20. 삭제
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