[go: up one dir, main page]

KR100829613B1 - 반도체 칩 패키지 및 그 제조 방법 - Google Patents

반도체 칩 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR100829613B1
KR100829613B1 KR1020070001954A KR20070001954A KR100829613B1 KR 100829613 B1 KR100829613 B1 KR 100829613B1 KR 1020070001954 A KR1020070001954 A KR 1020070001954A KR 20070001954 A KR20070001954 A KR 20070001954A KR 100829613 B1 KR100829613 B1 KR 100829613B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
insulating member
substrate
insulating
electrode pads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1020070001954A
Other languages
English (en)
Inventor
이철우
김보성
이광열
이태영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070001954A priority Critical patent/KR100829613B1/ko
Priority to US12/007,188 priority patent/US20080164619A1/en
Application granted granted Critical
Publication of KR100829613B1 publication Critical patent/KR100829613B1/ko
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06575—Auxiliary carrier between devices, the carrier having no electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

반도체 칩 패키지 및 그 제조 방법은 배선 패턴이 형성된 기판 상에 상부면에 복수개의 전극 패드들이 형성된 반도체 칩을 실장하고, 배선 패턴과 칩의 전극 패드들을 본딩 와이어로 전기적으로 연결한다. 반도체 칩의 상부면에 제1 절연 부재를 부착한 후, 기판 상에 반도체 칩, 본딩 와이어들 및 제1 절연 부재를 제2 절연 부재로 봉지하여 반도체 칩 패키지를 형성한다.

Description

반도체 칩 패키지 및 그 제조 방법{Semiconductor chip package and method of manufacturing the same}
도 1은 종래 기술에 따른 반도체 칩 패키지를 설명하기 위한 개략적인 단면도이다.
도 2는 본 발명의 바람직한 일실시예에 따른 반도체 칩 패키지를 설명하기 위한 단면도이다.
도 3a 내지 도 3e는 도 2에 도시된 반도체 칩 패키지의 제조 방법을 설명하기 위한 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 칩 패키지 110 : 기판
112 : 배선 120 : 절연층
122 : 개구 130 : 제1 접착층
132 : 제1 반도체 칩 134 : 제1 패드
140 : 제2 접착층 142 : 제2 반도체 칩
144 : 제2 패드 150 : 본딩 와이어
160 : 제3 접착층 162 : 제1 절연 부재
170 : 제2 절연 부재 180 : 금형
본 발명은 반도체 칩 패키지 및 그 제조 방법에 관한 것으로, 보다 상세하게는 반도체 칩을 봉지하여 개별화하기 위한 반도체 칩 패키지 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치는 반도체 기판으로 사용되는 실리콘웨이퍼 상에 전기 소자들을 포함하는 전기적인 회로를 형성하는 팹(Fab) 공정과, 상기 팹 공정에서 형성된 반도체 장치들의 전기적인 특성을 검사하기 위한 EDS(electrical die sorting) 공정과, 상기 반도체 장치들을 각각 에폭시 수지로 봉지하고 개별화시키기 위한 패키지 공정을 통해 제조된다.
도 1은 종래 기술에 따른 반도체 칩 패키지를 설명하기 위한 개략적인 단면도이다.
도 1을 참조하면, 반도체 칩 패키지(1)는 배선 패턴(12)이 형성된 기판(10), 상기 기판(10) 상에 적층되는 칩들(20, 30), 상기 칩들(20, 30)과 배선 패턴(12)을 연결하는 본딩 와이어들(40, 50) 및 상기 칩들(20, 30)과 상기 본딩 와이어들(40, 50)을 보호하기 위해 상기 기판(10) 상에 몰딩되는 절연 부재(60)를 포함한다.
상기 절연 부재(60)는 상기 기판(10) 상에 상기 칩들(20, 30)과 상기 본딩 와이어들(40, 50)이 구비된 상태에서 몰딩 금형을 기판(10)에 밀착시키고 상기 몰딩 금형 내부로 몰딩용 수지를 충진하여 형성한다. 상기 절연 부재(60)를 형성하는 공정에서 상부 칩(30)과 몰딩 금형 사이의 간격이 작은 경우 상기 몰딩 수지의 점도로 인해 상기 몰딩 수지가 상기 몰딩 금형과 상기 상부 칩(30) 사이의 공간으로 원활하게 흐르지 못한다. 따라서, 상기 절연 부재(60)가 불완전하게 형성된다. 또한, 상기 몰딩 금형과 상기 상부 칩(30) 사이를 흐르는 상기 몰딩 수지의 속도와 상기 몰딩 금형과 상기 기판(10) 사이를 흐르는 상기 몰딩 수지의 속도의 차이로 인해 상기 본딩 와이어들(40, 50)이 상기 칩들(20, 30)과 배선 패턴(12)으로부터 떨어지기도 한다.
상기와 같은 문제점을 해결하기 위해 상기 절연 부재(60)를 형성하는 공정에서 상부 칩(30)과 상기 몰딩 금형 사이의 간격을 크게 하면 상기 반도체 칩 패키지(1)의 두께가 두꺼워지게 된다.
본 발명의 실시예들은 절연 부재 및 본딩 와이어의 불량을 방지할 수 있는 반도체 칩 패키지를 제공하는데 있다.
본 발명의 실시예들은 상기 반도체 칩 패키지를 제조하기 위한 반도체 칩 패키지 제조 방법을 제공한다.
본 발명에 따른 반도체 칩 패키지는 배선 패턴이 형성된 기판과, 상기 기판에 실장되며 상부면에 복수개의 전극 패드들이 형성된 반도체 칩 및 상기 배선 패턴과 상기 칩의 전극 패드들을 전기적으로 연결하는 본딩 와이어들, 상기 반도체 칩의 상부면에 구비되는 제1 절연 부재 및 상기 기판 상에 구비되며, 상기 반도체 칩, 상기 본딩 와이어들 및 상기 제1 절연 부재를 봉지하는 제2 절연 부재를 포함한다.
본 발명의 일 실시예에 따르면, 상기 제1 절연 부재는 플레이트 형태를 가질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 절연 부재는 상기 반도체 칩 상부면의 상기 본딩 와이어를 덮도록 구비될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 칩 패키지는 상기 제1 절연 부재와 상기 반도체 칩 사이에 개재되며, 상기 제1 절연 부재와 상기 반도체 칩을 접착하는 접착층을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 절연 부재와 상기 제2 절연 부재는 상부면의 높이가 동일할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 절연 부재 및 상기 제2 절연 부재의 재질은 에폭시 몰딩 컴파운드일 수 있다.
본 발명에 따른 반도체 칩 패키지 제조 방법은 배선 패턴이 형성된 기판 상에 상부면에 복수개의 전극 패드들이 형성된 반도체 칩을 실장하고, 상기 배선 패턴과 상기 칩의 전극 패드들을 본딩 와이어로 전기적으로 연결한다. 상기 반도체 칩의 상부면에 제1 절연 부재를 부착한다. 상기 기판 상에 상기 반도체 칩, 상기 본딩 와이어들 및 상기 제1 절연 부재를 제2 절연 부재로 봉지하여 상기 반도체 칩 패키지를 형성한다.
본 발명의 일 실시예에 따르면, 상기 제1 절연 부재는 상기 반도체 칩 상부 면의 상기 본딩 와이어를 덮도록 부착될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 절연 부재는 접착 물질에 의해 상기 반도체 칩의 상부면에 부착될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제2 절연 부재는 상기 제1 절연 부재와 상부면이 동일한 높이를 갖도록 봉지될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제1 절연 부재 및 상기 제2 절연 부재는 에폭시 몰딩 컴파운드로 이루어질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 기판의 하부면과 상기 제1 절연 부재의 상부면과 접하는 금형을 설치하고, 상기 금형 내부로 액체 상태의 절연물질을 제공한 후, 상기 금형을 제거하여 상기 제2 절연 부재를 봉지할 수 있다.
이와 같이 구성된 본 발명들에 따르면, 상기 제1 절연 부재가 상기 반도체 칩 상에 구비되고 상기 금형이 상기 제1 절연 부재와 접하므로 상기 반도체 칩의 상부로 상기 제2 절연 부재를 형성하기 위한 절연 물질이 제공될 필요가 없다. 따라서, 상기 반도체 칩의 상부에서 상기 절연 물질의 흐름이 원활하지 못해 발생하는 제2 절연 부재의 몰딩 불량을 방지할 수 있다. 또한, 상기 금형 내부에서 상기 절연 물질이 일정한 속도로 흐르므로 상기 절연 물질의 속도 차이로 인한 본딩 와이어 불량을 방지할 수 있다. 그리고, 상기 제1 절연 부재를 얇게 형성하여 상기 반도체 칩 패키지의 두께를 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 칩 패키지 및 그 제조 방법에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 2는 본 발명의 바람직한 일실시예에 따른 반도체 칩 패키지를 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 칩 패키지(100)는 기판(110), 절연층(120), 제1 접착층(130), 제1 반도체 칩(132), 제2 접착층(140), 제2 반도체 칩(142), 제1 본딩 와이어(150), 제2 본딩 와이어(152), 제3 접착층(160), 제1 절연 부재(162) 및 제2 절연 부재(170)를 포함한다.
상기 기판(110)은 배선 패턴(112)을 갖는다. 상기 기판(110)의 예로는 인쇄회로기판, 테이프 배선 기판, 세라믹 기판 등이 사용될 수 있다.
상기 절연층(120)은 상기 기판(110)의 하부면에 구비되며, 상기 기판(110)의 배선 패턴(112)상기 리드 프레임(120)의 솔더볼 랜드(129)를 제외한 저면 전체 및을 노출시키는 다수의 개구(122)를 갖는다. 상기 절연층(120)은 절연 물질로 이루어진다. 상기 절연 물질의 예로는 폴리이미드를 들 수 있다.
상기 제1 반도체 칩(132)은 상기 기판(110) 상에 구비된다. 상기 제1 반도체 칩(132)은 상부 표면에 다수의 제1 전극 패드(134)를 구비한다. 상기 제1 전극 패 드들(134)은 상기 제1 반도체 칩(132)의 상부면 가장자리를 따라 배치된다.
상기 제1 접착층(130)은 상기 기판(110)의 상부면과 상기 제1 반도체 칩(132)의 하부면 사이에 개재된다. 따라서, 상기 제1 반도체 칩(132)이 상기 기판(110)에 고정된다. 상기 제1 접착층(130)은 절연 물질로 이루어진다. 상기 제1 접착층(130)의 예로는 에폭시, 접착제, 테이프 등을 들 수 있다.
상기 제2 반도체 칩(142)은 상기 제1 반도체 칩(132) 상에 구비된다. 상기 제2 반도체 칩(142)은 상부 표면에 다수의 제2 전극 패드(144)를 구비한다. 상기 제2 전극 패드들(144)은 상기 제2 반도체 칩(142)의 상부면 가장자리를 따라 배치된다. 본 발명의 일 실시예에 따르면, 도 2에 도시된 바와 같이 상기 제2 반도체 칩(142)은 상기 제1 반도체 칩(132)보다 작은 크기를 갖는다. 본 발명의 다른 실시예에 따르면, 상기 제2 반도체 칩(142)은 상기 제1 반도체 칩(132)과 같은 크기를 갖거나, 상기 제1 반도체 칩(132)보다 큰 크기를 가질 수도 있다.
상기 제2 접착층(140)은 상기 제1 반도체 칩(132)의 상부면과 상기 제2 반도체 칩(142)의 하부면 사이에 개재된다. 따라서, 상기 제2 반도체 칩(142)이 상기 제1 반도체 칩(132)에 고정된다. 상기 제2 접착층(140)은 상기 제1 접착층(130)에 대한 설명과 동일하다.
상기 제1 본딩 와이어(150)는 상기 제1 반도체 칩(132)의 제1 전극 패드들(134)과 상기 기판(110)의 배선 패턴(112)을 전기적으로 연결한다. 상기 제2 본딩 와이어(152)는 상기 제2 반도체 칩(142)의 제2 전극 패드들(144)과 상기 기판(110)의 배선 패턴(112)을 전기적으로 연결한다. 상기 제1 및 제2 본딩 와이어 들(150, 152)의 예로는 골드와이어(Au wire) 또는 알루미늄 와이어(Al wire) 등을 들 수 있다.
상기 제1 절연 부재(162)는 상기 제2 반도체 칩(142) 상에 구비된다. 상기 제1 절연 부재(162)는 플레이트 형태를 갖는 절연 물질이다. 상기 절연 물질의 예로는 에폭시몰딩컴파운드(Epoxy molding compound)를 들 수 있다. 본 발명의 일 실시예에 따르면, 도 1에 도시된 바와 같이 상기 제1 절연 부재(162)는 상기 제2 반도체 칩(142)과 같거나 상기 제2 반도체 칩(142)보다 큰 크기를 가질 수 있다. 따라서, 상기 제1 절연 부재(162)는 상기 제2 반도체 칩(142) 상의 제2 전극 패드들(144) 및 상기 제2 본딩 와이어들(152) 중 일부를 덮을 수 있다. 본 발명의 다른 실시예에 따르면, 상기 제1 절연 부재(162)는 상기 제2 반도체 칩(142)보다 작은 크기를 가질 수 있다. 즉, 상기 제1 절연 부재(162)는 상기 제2 반도체 칩(142) 상의 제2 전극 패드들(144) 및 상기 제2 본딩 와이어들(152)을 덮지 않을 정도의 크기를 갖는다.
상기 제3 접착층(160)은 상기 제2 반도체 칩(142)의 상부면과 상기 제1 절연 부재(162)의 하부면 사이에 개재된다. 따라서, 상기 제1 절연 부재(162)가 상기 제2 반도체 칩(142)에 고정된다. 상기 제3 접착층(160)의 예로는 에폭시, 접착제, 테이프 등을 들 수 있다. 본 발명의 일 실시예에 따르면, 상기 제1 절연 부재(162)의 크기가 상기 제2 반도체 칩(142)의 크기와 같거나 큰 경우, 상기 제3 접착층(160)은 상기 제2 전극 패드들(144) 및 상기 제2 본딩 와이어들(152)이 내부로 침투될 수 있는 테이프일 수 있다. 즉, 상기 제3 접착층(160)이 상기 제2 전극 패드 들(144) 및 상기 제2 본딩 와이어들(152)을 덮더라도 상기 제2 전극 패드들(144) 및 상기 제2 본딩 와이어들(152)에 의해 상기 제3 접착층(160)이 볼록한 형태가 아닌 편평한 형태를 유지한다. 따라서, 상기 제1 절연 부재(162)도 편평한 형태를 유지한다. 본 발명의 다른 실시예에 따르면, 상기 제1 절연 부재(162)의 크기가 상기 제2 반도체 칩(142)보다 작은 경우, 상기 제3 접착층(160)은 일반적인 테이프일 수 있다.
상기 제2 절연 부재(170)는 상기 기판(110)의 상부면에 구비되며, 상기 제1 및 제2 반도체 칩들(132, 142), 상기 제1 및 제2 본딩 와이어들(150, 152) 및 상기 제1 절연 부재(162)를 커버한다. 이때, 상기 제2 절연 부재(170)는 상기 제1 절연 부재(162)의 측면과 하부면을 커버한다. 상기 제2 절연 부재(170)는 상기 제1 절연 부재(162)와 상부면 높이가 동일하다. 상기 제1 절연 부재(162) 및 상기 제2 절연 부재(170)는 상기 제1 및 제2 반도체 칩들(132, 142)과 상기 제1 및 제2 본딩 와이어들(150, 152)을 충격 등 외부 환경으로부터 보호한다. 상기 제2 절연 부재(170)의 예로는 액상봉지재(Glop top) 또는 에폭시몰딩컴파운드 등을 들 수 있다.
상기 본 발명의 실시예에서는 상기 기판(110) 상에 두 개의 반도체 칩(132, 142)이 적층되어 구비되고 상부에 위치하는 제2 반도체 칩(142) 상에 제1 절연 부재(162)가 구비되는 것으로 도시 및 설명되었으나, 본 발명의 다른 실시예에 따르면, 기판 상에 하나의 반도체 칩이 구비되고, 상기 반도체 칩 상에 제1 절연 부재가 구비될 수 있다.
본 발명의 반도체 칩 패키지(100)는 상부에 위치하는 반도체 칩 상에 플레이 트 형태의 제1 절연 부재를 구비하여 제2 절연 부재의 봉지시 발생하는 불량을 방지할 수 있다.
도 3a 내지 도 3e는 도 2에 도시된 반도체 칩 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 배선 패턴(112)을 갖는 기판(110)을 마련한다. 상기 기판의 하부면에 절연층(120)을 형성한다. 상기 절연층(120)은 폴리이미드를 코팅하거나 또는 폴리이미드 테이프를 부착하여 형성한다. 상기 기판(100)에 솔더볼(미도시)이 부착될 부위의 절연층(120)을 선택적으로 제거하여 다수의 개구들(122)을 형성한다. 상기 절연층(120)의 제거는 화학적 식각 공정 또는 레이저 식각 공정에 의해 수행될 수 있다.
본 발명의 실시예에 따르면, 상기 절연층(120)은 다른 반도체 칩 패키지(100)의 제조 공정 이전에 상기 기판(110)에 형성되는 것으로 설명되었지만, 상기 절연층(120)은 다른 반도체 칩 패키지 공정이 완료된 후 상기 기판(110)에 형성될 수 있다.
제1 반도체 칩(132)을 상기 기판(110)의 상부면에 에폭시, 접착제, 테이프 등의 제1 접착층(130)을 이용하여 부착한다. 이때, 제1 전극 패드들(134)은 상기 제1 반도체 칩(132)의 상부면에 위치한다.
제2 반도체 칩(142)을 상기 제1 반도체 칩(132)의 상부면에 제2 접착층(140)을 이용하여 부착한다. 이때, 제2 전극 패드들(144)은 상기 제2 반도체 칩(142)의 상부면에 위치한다.
도 3b를 참조하면, 상기 제1 반도체 칩(132)의 제1 전극 패드들(134)과 상기 기판(110)의 배선 패턴(112)을 제1 본딩 와이어들(150)로 연결한다. 또한, 상기 제2 반도체 칩(142)의 제2 전극 패드들(144)과 상기 기판(110)의 배선 패턴(112)을 제2 본딩 와이어들(152)로 연결한다. 상기 제1 및 제2 전극 패드들(134, 144)과 상기 배선 기판(112)이 상기 제1 및 제2 본딩 와이어(150, 152)를 통해 전기적으로 연결된다. 상기 제1 본딩 와이어(150) 및 상기 제2 본딩 와이어(152)의 예로는 골드와이어 또는 알루미늄와이어를 들 수 있다.
도 3c를 참조하면, 제1 절연 부재(162)를 상기 제2 반도체 칩(142)의 상부면에 에폭시, 접착제, 테이프 등의 제3 접착층(160)을 이용하여 부착한다. 상기 제1 절연 부재(162)는 절연 물질인 에폭시몰딩컴파운드를 플레이트 형태로 가공한 것이다. 본 발명의 일 실시예에 따르면, 도 3c에 도시된 바와 같이 상기 제1 절연 부재(162)는 상기 제2 전극 패드들(144)과 상기 제2 본딩 와이어들(152)의 연결 부위를 덮도록 부착된다. 본 발명의 다른 실시예에 따르면, 상기 제1 절연 부재(162)는 상기 제2 전극 패드들(144)과 상기 제2 본딩 와이어들(152)의 연결 부위를 덮지 않도록 부착될 수도 있다.
도 3d를 참조하면, 제2 절연 부재(170)를 형성하기 위한 금형(180)을 설치한다. 상기 금형(180)은 상기 기판(110) 하부의 절연층(120)과 접하며, 상기 제1 절연 부재(162)의 상부면과 접한다.
이후, 상기 금형(180)의 내부 공간으로 절연 물질을 제공한다. 상기 절연 물질로는 액상봉지재 또는 에폭시몰딩컴파운드를 들 수 있다. 상기 제1 절연 부 재(162)가 상기 제2 반도체 칩(142) 상에 구비되고 상기 금형(180)이 상기 제1 절연 부재(162)의 상부면과 접하므로 상기 제1 반도체 칩(142)의 상부로 상기 제2 절연 부재(170)를 형성하기 위한 절연 물질이 제공되지 않는다. 따라서, 상기 제1 반도체 칩(142)의 상부에서 상기 절연 물질의 흐름이 원활하지 못해 발생하는 제2 절연 부재(170)의 몰딩 불량을 방지할 수 있다. 또한, 상기 금형(180) 내부로 제공된 상기 절연 물질은 위치에 따른 속도 차이 없이 일정한 속도로 흐른다. 그러므로, 상기 절연 물질의 속도 차이로 인해 상기 제1 및 제2 본딩 와이어들(150, 152)이 상기 제1 및 제2 전극 패드들(134, 144)과 상기 배선 패턴(112)으로부터 분리되는 것을 방지할 수 있다.
이후, 상기 금형(180) 내부로 제공된 절연 물질이 경화되어 제2 절연 부재(170)를 형성한다.
도 3e를 참조하면, 상기 금형(180) 내부로 제공된 절연 물질이 경화되면, 상기 금형(180)을 제거하여 상기 제2 절연 부재(170)를 형성한다. 따라서, 상기 제2 절연 부재(170)는 상기 기판(110)의 상부면에 구비되며, 상기 제1 및 제2 반도체 칩들(132, 142), 상기 제1 및 제2 본딩 와이어들(150, 152) 및 상기 제1 절연 부재(162)를 커버한다. 상기 제1 절연 부재(162) 및 상기 제2 절연 부재(170)는 상기 제1 및 제2 반도체 칩들(132, 142)과 상기 제1 및 제2 본딩 와이어들(150, 152)을 충격 등 외부 환경으로부터 보호한다.
상기 제2 절연 부재(170)를 형성함으로써 반도체 칩 패키지(100)를 완성한다. 상기 금형(180)이 상기 제1 절연 부재(162)의 상부면과 접촉한 상태에서 상기 제2 절연 부재(170)가 형성되므로, 상기 제2 절연 부재(170)의 상부면과 상기 제1 절연 부재(162)의 상부면은 동일한 높이를 갖는다. 따라서, 상기 제1 절연 부재(162)의 두께를 얇게 형성하여 상기 반도체 칩 패키지(100)의 두께를 줄일 수 있다.
이후, 상기 절연층(120)에 의해 노출된 상기 기판(110)의 배선 패턴(112)에 상기 솔더볼을 안착시키고 고온의 퍼니스(Furnace) 등에 투입하여 상기 솔더볼을 상기 배선 패턴(112)에 단단하게 고정한다.
상술한 바와 같이, 본 발명의 실시예들에 따르면, 제1 절연 부재를 기판 상의 반도체 칩 상에 구비하고 금형이 상기 제1 절연 부재와 접하도록 설치된다. 따라서, 상기 반도체 칩의 상부로 제2 절연 부재를 형성하기 위한 절연 물질이 제공되지 않는다. 상기 반도체 칩의 상부에서 상기 절연 물질의 흐름이 원활하지 못해 발생하는 제2 절연 부재의 몰딩 불량을 방지할 수 있다. 또한, 상기 금형 내부에서 위치에 관계없이 상기 절연 물질이 일정한 속도로 흐르므로 상기 절연 물질의 속도 차이로 인한 본딩 와이어 불량을 방지할 수 있다.
상기 금형이 상기 제1 절연 부재와 접한 상태에서 상기 제2 절연 부재가 형성되므로, 상기 제1 절연 부재의 상부면과 상기 제2 절연 부재의 상부면이 동일하다. 그러므로, 상기 제1 절연 부재를 얇게 형성하여 상기 반도체 칩 패키지의 두께를 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 배선 패턴이 형성된 기판;
    상기 기판에 실장되며 상부면에 복수개의 전극 패드들이 형성된 반도체 칩;
    상기 배선 패턴과 상기 칩의 전극 패드들을 전기적으로 연결하는 본딩 와이어들;
    상기 반도체 칩의 상부면에 구비되는 제1 절연 부재; 및
    상기 기판 상에 구비되며, 상기 반도체 칩, 상기 본딩 와이어들 및 상기 제1 절연 부재를 봉지하는 제2 절연 부재를 포함하되,
    상기 제1 절연 부재와 상기 제2 절연 부재는 상부면의 높이가 동일한 것을 특징으로 하는 반도체 칩 패키지.
  2. 제1항에 있어서, 상기 제1 절연 부재는 플레이트 형태를 갖는 것을 특징으로 하는 반도체 칩 패키지.
  3. 제1항에 있어서, 상기 제1 절연 부재는 상기 반도체 칩 상부면의 상기 본딩 와이어를 덮도록 구비되는 것을 특징으로 하는 반도체 칩 패키지.
  4. 제1항에 있어서, 상기 제1 절연 부재와 상기 반도체 칩 사이에 개재되며, 상기 제1 절연 부재와 상기 반도체 칩을 접착하는 접착층을 더 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  5. 삭제
  6. 제1항에 있어서, 상기 제1 절연 부재 및 상기 제2 절연 부재의 재질은 에폭시 몰딩 컴파운드인 것을 특징으로 하는 반도체 칩 패키지.
  7. 배선 패턴이 형성된 기판 상에 상부면에 복수개의 전극 패드들이 형성된 반도체 칩을 실장하는 단계;
    상기 배선 패턴과 상기 칩의 전극 패드들을 본딩 와이어로 전기적으로 연결하는 단계;
    상기 반도체 칩의 상부면에 제1 절연 부재를 부착하는 단계; 및
    상기 제1 절연 부재와 상부면이 동일한 높이를 갖도록 상기 기판 상의 상기 반도체 칩, 상기 본딩 와이어들 및 상기 제1 절연 부재를 제2 절연 부재로 봉지하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 패키지 제조 방법.
  8. 제7항에 있어서, 상기 제1 절연 부재는 상기 반도체 칩 상부면의 상기 본딩 와이어를 덮도록 부착되는 것을 특징으로 하는 반도체 칩 패키지 제조 방법.
  9. 제7항에 있어서, 상기 제1 절연 부재는 접착 물질에 의해 상기 반도체 칩의 상부면에 부착되는 것을 특징으로 하는 반도체 칩 패키지 제조 방법.
  10. 삭제
  11. 제7항에 있어서, 상기 제1 절연 부재 및 상기 제2 절연 부재는 에폭시 몰딩 컴파운드로 이루어지는 것을 특징으로 하는 반도체 칩 패키지 제조 방법.
  12. 제7항에 있어서, 상기 제2 절연 부재를 봉지하는 단계는,
    상기 기판의 하부면과 상기 제1 절연 부재의 상부면과 접하는 금형을 설치하는 단계;
    상기 금형 내부로 액체 상태의 절연물질을 제공하는 단계; 및
    상기 금형을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 칩 패키지 제조 방법.
KR1020070001954A 2007-01-08 2007-01-08 반도체 칩 패키지 및 그 제조 방법 Expired - Fee Related KR100829613B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070001954A KR100829613B1 (ko) 2007-01-08 2007-01-08 반도체 칩 패키지 및 그 제조 방법
US12/007,188 US20080164619A1 (en) 2007-01-08 2008-01-08 Semiconductor chip package and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070001954A KR100829613B1 (ko) 2007-01-08 2007-01-08 반도체 칩 패키지 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR100829613B1 true KR100829613B1 (ko) 2008-05-14

Family

ID=39593571

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070001954A Expired - Fee Related KR100829613B1 (ko) 2007-01-08 2007-01-08 반도체 칩 패키지 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20080164619A1 (ko)
KR (1) KR100829613B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112687630A (zh) * 2020-12-15 2021-04-20 株洲中车时代半导体有限公司 一种功率器件及其制作方法
KR20210062131A (ko) * 2019-11-20 2021-05-31 (주)에이티세미콘 반도체 패키지 및 그 제조 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10787303B2 (en) 2016-05-29 2020-09-29 Cellulose Material Solutions, LLC Packaging insulation products and methods of making and using same
US11078007B2 (en) 2016-06-27 2021-08-03 Cellulose Material Solutions, LLC Thermoplastic packaging insulation products and methods of making and using same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990082270A (ko) * 1996-12-04 1999-11-25 모기 준이치 수지 밀폐형 반도체 장치 및 그의 제조 방법
KR20050071793A (ko) * 2004-01-02 2005-07-08 삼성전기주식회사 반도체 패키지 기판 및 그 제조 방법
KR20060000729A (ko) * 2004-06-29 2006-01-06 삼성전자주식회사 반도체 칩 패키지

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW445610B (en) * 2000-06-16 2001-07-11 Siliconware Precision Industries Co Ltd Stacked-die packaging structure
JP3913481B2 (ja) * 2001-01-24 2007-05-09 シャープ株式会社 半導体装置および半導体装置の製造方法
US6388313B1 (en) * 2001-01-30 2002-05-14 Siliconware Precision Industries Co., Ltd. Multi-chip module
US6569709B2 (en) * 2001-10-15 2003-05-27 Micron Technology, Inc. Assemblies including stacked semiconductor devices separated a distance defined by adhesive material interposed therebetween, packages including the assemblies, and methods
KR100472286B1 (ko) * 2002-09-13 2005-03-10 삼성전자주식회사 접착 테이프가 본딩와이어에 부착된 반도체 칩 패키지
US6838761B2 (en) * 2002-09-17 2005-01-04 Chippac, Inc. Semiconductor multi-package module having wire bond interconnect between stacked packages and having electrical shield
US6833287B1 (en) * 2003-06-16 2004-12-21 St Assembly Test Services Inc. System for semiconductor package with stacked dies

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990082270A (ko) * 1996-12-04 1999-11-25 모기 준이치 수지 밀폐형 반도체 장치 및 그의 제조 방법
KR20050071793A (ko) * 2004-01-02 2005-07-08 삼성전기주식회사 반도체 패키지 기판 및 그 제조 방법
KR20060000729A (ko) * 2004-06-29 2006-01-06 삼성전자주식회사 반도체 칩 패키지

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210062131A (ko) * 2019-11-20 2021-05-31 (주)에이티세미콘 반도체 패키지 및 그 제조 방법
KR102345062B1 (ko) 2019-11-20 2021-12-30 (주)에이티세미콘 반도체 패키지 및 그 제조 방법
CN112687630A (zh) * 2020-12-15 2021-04-20 株洲中车时代半导体有限公司 一种功率器件及其制作方法

Also Published As

Publication number Publication date
US20080164619A1 (en) 2008-07-10

Similar Documents

Publication Publication Date Title
US9396982B2 (en) Semiconductor device carrier for fine pitch packaging miniaturization and manufacturing method thereof
US7598599B2 (en) Semiconductor package system with substrate having different bondable heights at lead finger tips
US20080182398A1 (en) Varied Solder Mask Opening Diameters Within a Ball Grid Array Substrate
US20110209908A1 (en) Conductor package structure and method of the same
KR100787894B1 (ko) 반도체 칩 구조물과 반도체 칩 구조물 제조 방법 그리고반도체 칩 패키지 및 반도체 칩 패키지 제조 방법
KR101067060B1 (ko) 인캡슐화된 다이를 구비한 다이 패키지 및 그 제조방법
KR19980042617A (ko) 웨이퍼 레벨 패키징
US9082644B2 (en) Method of manufacturing and testing a chip package
US8531017B2 (en) Semiconductor packages having increased input/output capacity and related methods
US7432601B2 (en) Semiconductor package and fabrication process thereof
US6936922B1 (en) Semiconductor package structure reducing warpage and manufacturing method thereof
US6432746B2 (en) Method for manufacturing a chip scale package having slits formed on a substrate
KR101059629B1 (ko) 반도체 패키지 제조방법
KR20060042872A (ko) 반도체장치의 실장 방법
US7109579B2 (en) Semiconductor device with improved design freedom of external terminal
KR100829613B1 (ko) 반도체 칩 패키지 및 그 제조 방법
US7298026B2 (en) Large die package and method for the fabrication thereof
US20110031607A1 (en) Conductor package structure and method of the same
CN105374763A (zh) 用于封装应力敏感器件的硅保护物
KR20080048311A (ko) 반도체 패키지 및 그 제조방법
KR20130050077A (ko) 스택 패키지 및 이의 제조 방법
JP2024507541A (ja) チップセンサのためのオープンパッケージ
JP5592526B2 (ja) 樹脂封止型半導体装置の製造方法
US8399967B2 (en) Package structure
JP3964850B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20070108

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20071214

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20080306

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20080507

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20080508

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee