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KR100941565B1 - 반도체 장치 - Google Patents

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KR100941565B1
KR100941565B1 KR1020080074808A KR20080074808A KR100941565B1 KR 100941565 B1 KR100941565 B1 KR 100941565B1 KR 1020080074808 A KR1020080074808 A KR 1020080074808A KR 20080074808 A KR20080074808 A KR 20080074808A KR 100941565 B1 KR100941565 B1 KR 100941565B1
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KR
South Korea
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mos transistor
data
data line
circuit
type well
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KR1020080074808A
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겐이찌 오사다
고이찌로 이시바시
요시까즈 사이또우
마사시게 하라다
다께히꼬 기지마
Original Assignee
가부시키가이샤 히타치세이사쿠쇼
가부시기가이샤 히다치초엘에스아이시스템즈
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Abstract

에러 정정을 행하기 위한 ECC 회로에 의해 면적 및 소비 전력, 액세스 시간이 증대하였다.
복수의 메모리 매트와, 메모리 셀의 판독 데이터 및 기입 데이터를 전송하고 워드선 방향으로 평행하게 형성되는 로컬 버스와, 기입 데이터를 출력 패드 IO로부터 전송하고 데이터선에 평행한 기입용 글로벌 버스와, 판독 데이터를 입력 패드 IO로 전송하고 데이터선에 평행한 판독용 글로벌 버스와, 글로벌 버스와 로컬 버스의 교점에 놓인 적어도 하나 이상의 에러 정정 회로를 구비하여 이루어지며, 판독과 기입이 1 사이클로 종료하며, 기입 동작 시에 한번 판독되는 데이터와는 다른 값의 데이터의 기입 동작을 행한다.
본 발명에 따르면, 면적 및 소비 전력의 증가를 억제하여, 소프트 에러 등에의한 에러를 정정할 수 있다.
에러 정정 회로, 메모리 셀, 래치형 감지 증폭기, 버스트 모드

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 기억 장치, 특히 SRAM(static random access memory), 시스템 LSI에 탑재되는 온 칩 메모리에 관한 것이다.
메모리 셀에 인가되는 전압이 저하하고, 셀 사이즈가 축소됨에 따라, 소프트 에러 내성의 열화가 문제되었다. 이러한 데이터 에러를 정정하는 ECC(Error Correct Codes) 회로를 이용한 반도체 집적 장치로서, 특개소61-50295호나 특개평7-45096호가 알려져 있다. 특개평7-45096호에서는 통상의 데이터에 패리티 비트를 부가함으로써, 불량 비트를 정정하는 회로 기술이 개시되어 있다. 또한, 특개평11-212877호에서는 동일 패리티 비트를 갖는 데이터의 일부를 재기입하는 회로 기술이 개시되어 있다.
그러나, 특개평7-45096호에서는 판독 시에 에러를 정정하기 위해, 어레이의 모든 데이터를 판독할 필요가 있어서, 1 사이클로 데이터를 판독하고, 정정하고, 출력할 수 없었다.
또한, 특개평11-212877호에서는 우선 데이터 및 패리티 비트를 판독하여, 에러를 정정한 데이터의 일부를 기입 데이터와 교체하고, 패리티 비트를 재생성하며, 재생성된 패리티 비트와 기입 데이터만을 기입하여, 에러가 정정된 비트를 기입할 수 없었다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 하기와 같다.
복수의 메모리 셀과, 에러 정정 회로를 구비하여 이루어지며, 판독과 기입이 1 사이클로 종료하는 반도체 장치. 상기 반도체 장치에서 동일 워드 상에서 동일한 PWELL을 공유하는 메모리 셀은 서로 다른 어드레스에 할당된다. 또한, 메모리 매트에 래치형 감지 증폭기를 구비시킴에 따라, 래치형 감지 증폭기에 보유된 데이터를 기초로 페이지 모드 및 버스트 모드를 서포트시켜, 도미노형의 결함 구제 회로를 갖는 반도체 장치이다. 또한, 기입 동작 시에 한번 판독되는 데이터와는 다른 값의 데이터의 기입 동작을 행하는 반도체 장치이다.
복수의 메모리 셀과 에러 정정 회로의 레이아웃으로서, 복수의 메모리 셀로 이루어지는 복수의 메모리 매트와, 메모리 셀의 판독 데이터 및 기입 데이터를 전송하고 워드선 방향으로 평행하게 형성되는 로컬 버스와, 기입 데이터를 입력 패드 IO로부터 전송하고 데이터선에 평행한 기입용 글로벌 버스와, 판독 데이터를 출력 패드 IO로 전송하고 데이터선에 평행한 판독용 글로벌 버스와, 글로벌 버스와 로컬 버스의 교점에 놓인 적어도 하나 이상의 에러 정정 회로를 구비시키는 구성을 예로 들 수 있다.
본 발명에 따르면, 면적과 소비 전력의 증가를 억제하고, 소프트 에러 등에 의한 에러를 정정할 수 있다.
<발명의 실시 형태>
이하, 본 발명에 따른 반도체 기억 장치의 적합한 몇개의 사례에 관하여, 도면을 이용하여 설명한다.
<실시예1>
도 1은, 본 발명을 SRAM에 적용한 경우의 일 실시예를 도시한 회로도이다. 반도체 기억 장치인 ECC 부착 SRAM 메모리는 복수(본 실시예에서는 8개)의 메모리 블록 BLOCK로 분할되어 있다. 각 블록 BLOCK는 메모리 어레이, 래치형 감지 증폭기 회로 CSA, Y 스위치 회로 CYS로 구성되어 있다. 메모리 어레이는, 메모리 컬럼 A와 메모리 컬럼 B로 구성되어 있으며, 메모리 컬럼 A와 메모리 컬럼 B는 서로 다른 어드레스에 할당되어 있다. 예를 들면 10 비트 단위의 어드레스마다 1 패리티 비트를 갖는 경우에는, 동일 워드선의 인접하는 메모리 셀을 동일한 어드레스 상에 할당하면, 인접하는 메모리 셀에 불량이 생기면 할당되는 패리티 비트는 중복되므로, 불량을 구제할 수는 없다. 그러나, 다른 어드레스에 할당된 경우에는 다른 패리티 비트에 할당되기 때문에, 인접하는 메모리 셀에 불량이 발생되어도 구제할 수 있게 된다. 소프트 에러는 인접하는 메모리에서 발생할 가능성이 높기 때문에, 이 웃한 컬럼(비트)에 다른 어드레스를 할당하는 것이 효과가 있다. 또한 워드선과 평행하고, 판독과 기입에 대하여 공유화되어 있는 138 비트 폭의 로컬 버스 및 데이터선과 평행하고, 16 비트 폭의 판독 데이터용 글로벌 버스 GRBUS와 16 비트 폭의 기입 데이터용 글로벌 버스 GWBUS가 배치되어 있다. 로컬 버스와 글로벌 버스의 교점에는, 에러 정정 블록이 배치되어 있다.
판독 시에는, Y 스위치에 의해 AB 어느 한쪽의 컬럼의 데이터만이 로컬 버스 LBUS에 138 비트 출력된다. 138 비트 중, 128 비트가 통상 데이터이고, 10 비트가 패리티 비트이다. 138 비트의 데이터로부터 에러 정정 블록에서는, 1 비트 이하의 에러를 정정하여 128 비트의 데이터를 출력하는데, 필요한 16 비트만을 어드레스에 따라 판독 데이터용 글로벌 버스 GRBUS로 출력한다. 판독된 값이 래치형 감지 증폭기에 보유되기 때문에, 에러 정정 블록의 128 비트의 출력 데이터도 출력이 유지된다. 에러 정정 블록으로부터 출력되어 있는 128 비트의 데이터 중, 다른 비트를 판독하는 어드레스가 입력된 경우, 메모리 어레이를 액세스할 필요가 없고, 에러 정정 블록의 출력에서의 선택을 변경함으로써, 고속으로 데이터를 출력할 수 있으므로 페이지 모드를 서포트할 수 있다. 페이지 모드에서는 처음에는 행 어드레스에서 선택된 워드선을 고정하고(워드선의 전위가 선택 상태 ("L" or "H")를 취하며), 열 어드레스를 변경하여, 전위를 판독한 후에는 다음 열 어드레스를 변경하여 판독하는 동작을 행한다. 처음에 워드선이 선택되고, 데이터는 이미 도중까지 판독되어 있기 때문에, 워드선 선택 시간이 불필요해져, 고속의 데이터 판독이 가능하게 되어 있다. 본 발명에서는 에러 정정 블록의 128 비트의 출력이 유지되기 때 문에, 워드선을 선택한 상태에서 비트선을 순차 선택하고, 판독할 수 있게 되어, 페이지 모드를 적용할 수 있게 된다. 마찬가지의 원리로, 하나의 판독 명령에 따라, 내부에서 자동적으로 열 어드레스(버스트 어드레스)를 생성하여 순차 데이터를 판독하는, 버스트 모드도 서포트할 수 있다.
또한, 동일 워드선 상에서 메모리 컬럼 A와 메모리 컬럼 B를 걸친 멀티 비트 에러가 생긴 경우, 메모리 컬럼 A와 메모리 컬럼 B는 따로따로 정정되므로, 에러 정정 회로 블록에서는 1 비트의 수정밖에 할 수 없어도 이러한 멀티 비트 에러를 정정할 수 있다.
에러 정정 블록과 입출력 패드 IO 사이에는 테스트 회로 TEST가 접속된다. TEST 회로는 에러 정정 회로를 무효화하는 기능을 한다. 메모리 블록의 동작을 테스트할 때에는 에러 정정 회로를 경유하지 않은 패스가 필요해지는데, 본 회로는 NAND·NOR 회로 등의 논리 회로에 의해 에러 정정 회로를 무효화하여, 에러 정정 회로를 거치지 않고 메모리 셀에 기입 ·판독 동작을 행하는 것이 가능해진다.
기입은, 도 1의 위치부를 확대한 도 2를 이용하여 설명한다. 기입 동작은, 우선, 판독 동작과 마찬가지로 128 비트의 통상 데이터와 패리티 비트 10 비트를 판독하여 로컬 버스 LBUS로 각각 출력한다. 판독된 데이터를 기초로, 에러 정정 회로에서 에러를 정정하고, 128 비트를 출력한다. 기입 데이터 생성 회로에 의해, 기입 데이터 16 비트를 128 비트의 데이터의 일부와 교체하여 128 비트를 출력한다. 이 128 비트를 기초로 패리티 비트 생성 회로에 의해 10 비트의 패리티 비트를 생성한다. 생성된 10 비트의 패리티 비트와 128 비트의 데이터가 로컬 버스로 복귀된다. 그러나, 판독된 데이터가 로컬 버스에 남아 있기 때문에, 값이 변한, 16 비트의 기입 데이터와, 10 비트의 패리티 비트, 1 비트의 정정 비트에 상당하는 버스만 천이한다.
메모리 셀에 대한 기입은, 래치형 감지 증폭기에 남아 있는 판독 데이터와 로컬 버스에 입력된 데이터의 값이 다른 경우(16 비트의 기입 데이터 비트와, 10 비트의 패리티 비트, 1 비트의 정정 비트)에만, 라이트 앰프가 활성화되어 기입이 행해진다.
이상과 같은 구성에 의해 기입 시의 전력을 저감시킬 수 있다. 또한, 138 비트 로컬 버스가, 판독과 기입을 공통된 배선으로 실현함으로써, 버스 영역을 칩단까지 형성할 필요가 없어 면적의 증가를 저감시킬 수 있다.
<실시예2>
도 3은, 본 발명을 SRAM에 적용한 경우의 일 실시예를 도시한 회로도이다. 본 반도체 제조 장치는, 단결정 실리콘과 같은 반도체 기판에 형성된다. 반도체 기억 장치인 ECC 부착 SRAM 메모리(200)는 복수(본 실시예에서는 32개)의 메모리 매트 MAT로 분할되어 있다. 각 메모리 매트 MAT는 도 4에 도시한 회로(110)로 구성된다. 메모리 매트 MAT 8개로 하나의 메모리 블록(BLOCK)을 구성하고 있으며, 블록의 중심에는 로컬 버스 LBUS가 배치되어 있다. 본 실시예에서는 로컬 버스의 버스 폭은 138 비트이다. 두개의 블록(BLOCK0, BLOCK1)의 로컬 버스(LBUS0, LBUS1)가 교차하는 위치에는, 에러 정정 블록(145)이 배치되어 있다. 마찬가지로 두개의 블록(BLOCK2, BLOCK3)의 로컬 버스(LBUS2, LBUS3)가 교차하는 위치에는, 에 러 정정 블록(153)이 각각 배치되어 있다. 에러 정정 블록(145)과 에러 정정 블록(153)은 판독 데이터용 글로벌 버스 GRBUS 및 기입 데이터용 글로벌 버스 GWBUS에 의해 접속되어 있다.
에러 정정 블록(145)은, 에러 정정 회로(140) 및 패리티 비트 생성 회로(130), 선택 신호(138)에 기초하여 로컬 버스 LBUS0과 로컬 버스 LBUS1 중 어느 한쪽의 신호를 선택하여 에러 정정 회로(140)로 데이터를 전송하는 2 대 1 선택 회로(137), 선택 신호(146)에 기초하여 에러 정정 후의 데이터(142)를 선택하여 판독 데이터용 글로벌 버스 GRBUS0로 출력하는 선택 회로(144), 선택 신호(141)에 기초하여 기입 데이터 WDT를 생성하는 회로(143), 기입 데이터를 로컬 버스 LBUS로 출력하는 기입 데이터 구동 회로(133, 134)로 구성되어 있다. 2 대 1 선택 회로(137)는 AND 회로(AND1, AND2)와 NOR 회로 NOR0 및 인버터 회로 INV8로 구성되는 선택 회로가 복수개 배열된 회로이고, 선택 신호(138)에 의해 어느 한쪽의 로컬 버스(LBUS0, LBUS1)가 선택되고, 데이터가 버스(139)로 출력된다. 에러 정정 회로(140)는, 본 실시예에서는 128 비트의 데이터 및 10 비트의 패리티 비트를 이용하여 1 비트의 에러를 정정하고, 128 비트의 데이터를 버스(142)로 출력한다. 선택 회로(144)는 N 채널형 MOS 트랜지스터(MN37, MN38) 및 P 채널형 MOS 트랜지스터(MP37, MP38), 인버터 회로(INV10, INV11)로 구성되는 선택 회로가 복수 배치되어, 선택 신호(146)에 의해 버스(142)로부터의 128 비트의 데이터로부터, 16 비트의 데이터를 선택하여 판독 데이터용 글로벌 버스 GRBUS0으로 출력한다. 기입 데이터 생성 회로(143)는 N 채널형 MOS 트랜지스터(MN35, MN36) 및 P 채널형 MOS 트 랜지스터(MP35, MP36), 인버터 회로 INV9로 구성되는 데이터 선택 회로가 복수 배치되고, 판독되어 에러가 정정된 128 비트의 데이터(142) 중 16 비트를, 기입 데이터 선택 신호(141)에 기초하여, 기입 데이터용 글로벌 버스 GWBUS의 16 비트 데이터와 교체하여 기입 데이터 버스 WDT로 출력한다. 패리티 비트 생성 회로(130)는, 128 비트의 기입 데이터 WDT로부터 에러 정정에 사용되는 10 비트의 패리티 비트를 생성하여 기입용 패리티 비트 버스 HWDT로 출력한다. 기입 데이터를 로컬 버스로 출력하는 기입 데이터 구동 회로(134)는 클럭드 인버터 회로 CKINV4와 인버터 회로 INV6으로 이루어지는 회로가 복수개 배치되어 구성되며, 기입 데이터 WDT 및 기입용 패리티 비트 HWDT를 로컬 버스 LBUS0에 기입 데이터 제어 신호 WBC0에 기초하여 출력한다. 기입 데이터를 로컬 버스로 출력하는 기입 데이터 구동 회로(133)는 클럭드 인버터 회로 CKINV5와 인버터 회로 INV7로 이루어지는 회로가 복수 배치되어 구성되며, 기입 데이터 WDT 및 기입용 패리티 비트 HWDT를 로컬 버스 LBUS1에 기입 데이터 제어 신호 WBC1에 기초하여 출력한다. 에러 정정 블록(145)에 접속되는 판독 데이터용 글로벌 버스 GRBUS0과 에러 정정 블록(153)에 접속되는 판독 데이터용 글로벌 버스 GRBUS1을, 선택 신호(156)에 기초하여 판독 데이터용 글로벌 버스 GRBUS에 접속하는 선택 회로(147)는 N 채널형 MOS 트랜지스터(MN39, MN40) 및 P 채널형 MOS 트랜지스터(MP39, MP40), 인버터 회로 INV12로 구성되는 데이터 선택 회로가 복수 배치되어 구성된다. IO 출력 회로(149)는 판독 데이터용 글로벌 버스 GRBUS의 데이터를 IO 인에이블 신호 IOEN에 기초하여 출력 패드 IO로 출력하는 회로이고, 클럭드 인버터 CKINV6 및 인버터 INV13으로 구성되는 회로가 복수 배치되 어 구성되어 있다.
컨트롤 블록(160)은, 어드레스 신호 ADD 및 칩 선택 신호 CS, 기입 선택 신호 /WE로부터, 워드선을 디코드하기 위한 워드선 디코드 신호 WDEC, 및 매트(MAT)를 디코드하는 매트 디코드 신호 MDEC, 컬럼을 선택하는 Y 스위치 디코드 신호 YDEC, 기입 선택 신호 WE, 각 선택 신호(138, 141, 146), ATD 펄스 ATD를 생성한다. 계속해서 매트 MAT 회로(110)에 대하여 도 4를 이용하여 설명한다. 매트(MAT)는 기본 단위 유닛(125)이 복수(본 실시예에서는 통상 데이터(128) 유닛 및 패리티 비트(10) 유닛, 리던던시(4) 유닛)가 배치되는 어레이 블록과 제어 회로(128)로 구성된다.
기본 단위 유닛(125)은, 2 컬럼의 메모리 셀 어레이로 구성된다. 데이터선(DT0, DB0)에는 복수의 메모리 셀이 접속되어 있고, 예를 들면 메모리 셀 CELL0은 한쌍의 CMOS 인버터의 입력과 출력이 상호 접속되어 구성되는 플립플롭(P 채널형 MOS 트랜지스터(MP00, MP01), N 채널형 트랜지스터(MN00, MN01)로 구성됨)과, 상기 플립플롭의 기억 노드 N0과 기억 노드 N1을 데이터선(DT0, DB0)에 접속하는 N 채널형 MOS 트랜지스터(MN03, MN04)로 구성된다. N 채널형 MOS 트랜지스터(MN03, MN04)의 게이트 전극에는 워드선 SWD가 접속된다. P 채널형 MOS 트랜지스터(MP00, MP01)는 N형 웰 NWELL0 위에 형성되고, N 채널형 트랜지스터(MN00, MN03)는 P형 웰 PWELL0 위에 형성되고, N 채널형 트랜지스터(MN01, MN04)는 P형 웰 PWELL1 위에 형성된다. N형 웰과 P형 웰은 LOCOS(Local Oxidation of Silicon) 또는 트렌치 아이솔레이션에 의해 절연이 취해진다. LOCOS 또는 트렌치 아이솔레이션을 각각 사이 에 두고 P형 웰 PWELL0, N형 웰 NWELL0, P형 웰 PWELL1의 순으로 배치되어, N형 웰이 두개의 P형 웰에 삽입된 구성을 취한다. P형과 N형 웰은 모두 반도체 기판 위에 형성된 반도체 영역이다. 두개의 P형 웰을 이용하지 않은 구성의 레이아웃으로는 워드선 방향으로 다른 도전형의 웰이 배치되지 않기 때문에, 소프트 에러는 전달되기 쉽다. 한편, 본 구성을 취하면, 워드선 방향으로 다른 도전형의 웰이 배치되고, 다른 도전형의 웰사이에는 절연이 취해져 있기 때문에, 소프트 에러는 전달되기 어렵게 되어 있다.
데이터선(DT1, DB1)에는, 복수의 메모리 셀이 접속되어 있고, 예를 들면 메모리 셀 CELL1은 한쌍의 CMOS 인버터의 입력과 출력이 상호 접속되어 구성되는 플립플롭(P 채널형 MOS 트랜지스터(MP10, MP11), N 채널형 트랜지스터(MN10, MN11)로 구성됨)과, 상기 플립플롭의 기억 노드 N2와 기억 노드 N3을 데이터선(DT1, DBl)에 접속하는 N 채널형 MOS 트랜지스터(MN13, MN14)로 구성된다. N 채널형 MOS 트랜지스터(MN13, MN14)의 게이트 전극에는 서브 워드선 SWD가 접속된다. P 채널형 MOS 트랜지스터(MP10, MP11)는 N형 웰 NWELL1 위에 형성되고, N 채널형 트랜지스터(MN10, MN13)는 P형 웰 PWELL1 위에 형성되고, N 채널형 트랜지스터(MNl1, MN14)는 P형 웰 PWELL2 위에 형성된다. LOCOS 또는 트렌치 아이솔레이션을 각각 사이에 두고 P형 웰 PWELL1, N형 웰 NWELL1, P형 웰 PWELL2의 순으로 배치되며, N형 웰이 두개의 P형 웰에 삽입된 구성을 취한다. 또한, 전송 MOS(MN03, MN04, MN13, MN14)의 게이트가 동일한 워드선에 접속된 PWELL을 공유하는 메모리 셀 CELL0, CELL1은 사전에, 다른 어드레스(패리티)에 할당되어 있다.
또한, 기본 유닛(125)에는 감지 증폭기 회로(CSA), 및 라이트 앰프 회로(CWA)와 이퀄라이즈 프리차지 회로(CEQ0, CEQ1) 및 Y 스위치 회로(CYS0, CYS1)가 포함되어 있다. 또한, 리던던시용 시프트 스위치(111) 및 리던던시용 디코드 회로(114)도 포함된다. 감지 증폭기 회로(CSA)는, P 채널형 MOS 트랜지스터(MP27, MP28)와 N 채널형 MOS 트랜지스터(MN25, MN26)로 이루어지는 플립플롭과 감지 증폭기를 활성화하는 N 채널형 MOS 트랜지스터 MN27로 이루어지는 래치형 감지 증폭기 회로와 스위치 회로(MP25, MP26)로 구성된다. MOS 트랜지스터(MN27, MP25, MP26)의 게이트 전극에는, 감지 증폭기 제어 신호 SE가 접속되어 있다. 또한, 감지 증폭기의 출력 신호(ST0, SB0)를 프리차지하기 위해, P 채널형 MOS 트랜지스터(MP29, MP30, MP31)가 배치되어 있다. 또한 P 채널형 MOS 트랜지스터(MP29, MP30, MP31)의 게이트 전극에는 이퀄라이즈 프리차지 회로 제어 신호 EQ가 접속되어 있다. 클럭드 인버터 회로 CKINV0은 감지 증폭기 출력 SB0의 값을 로컬 버스 LBUS로 출력하는 회로이다. 클럭드 인버터 회로 CKINV0은, 제어 신호(RBC, RBCB)에 의해 제어된다. 또한, 클럭드 인버터 회로 CKINV1은 감지 증폭기 출력 ST0을 라이트 앰프 회로 CWA에 입력하는 회로이다. 클럭드 인버터 회로 CKINV1은 항상 액티브해지도록 제어 신호가 고정되어 있다.
Y 스위치 회로 CYS0은 데이터선(DT0, DB0)과 감지 증폭기 회로 CSA를 연결하는 P 채널형 MOS 트랜지스터(MP05, MP06)와 N 채널형 MOS 트랜지스터(MN05, MN06)로 이루어지고, 제어 신호(YS, YSB)에 의해 제어된다. Y 스위치 회로 CYS1은 데이터선(DT1, DB1)과 감지 증폭기 회로 CSA를 연결하는 P 채널형 MOS 트랜지스 터(MP15, MP16)와 N 채널형 MOS 트랜지스터(MN15, MN16)로 이루어져, 제어 신호(YS, YSB)에 의해 제어된다.
라이트 앰프 회로 CWA는, 클럭드 인버터 회로(CINV2, CINV3) 및 인버터 회로(INV0, INV1), AND 회로 AND0, 배타적 논리합 회로 XOR0으로 구성된다. 제어 신호 WBC에 의해 로컬 버스 LBUS의 신호가 판독 데이터 ST0과 다른 경우에만, 데이터가 데이터선(DT0, DB0)으로 전파된다.
이퀄라이즈 프리차지 회로 CEQ0은, 전원 전위 VDD와 데이터선 DT0을 연결하는 P 채널형 MOS 트랜지스터 MP02와 전원 전위 VDD와 데이터선 DB0을 연결하는 P 채널형 MOS 트랜지스터 MP03 및 데이터선 DT0과 데이터선 DB0을 연결하는 P 채널형 MOS 트랜지스터 MP04로 구성된다. P 채널형 MOS 트랜지스터(MP02, MP03, MP04)의 게이트 전극에는 제어 신호 EQ가 접속된다.
이퀄라이즈 프리차지 회로 CEQ1은, 전원 전위 VDD와 데이터선 DT1을 연결하는 P 채널형 MOS 트랜지스터 MP12와 전원 전위 VDD와 데이터선 DB1을 연결하는 P 채널형 MOS 트랜지스터 MP13 및 데이터선 DT1과 데이터선 DB1을 연결하는 P 채널형 MOS 트랜지스터 MP14로 구성된다. P 채널형 MOS 트랜지스터(MP12, MP13, MP14)의 게이트 전극에는 제어 신호 EQ가 접속된다.
리던던시용 시프트 스위치(111)는 N 채널형 MOS 트랜지스터(MN21, MN22, MN23, MN24) 및 P 채널형 MOS 트랜지스터(MP21, MP22, MP23, MP24)로 구성된다. 리던던시용 디코드 회로(114)는 인버터 회로 INV2 및 OR 회로 OR0로 구성된다.
통상 시에는, N 채널형 MOS 트랜지스터(MN21, MN23) 및 P 채널형 MOS 트랜지 스터(MP21, MP23)가 온하고, N 채널형 MOS 트랜지스터(MN22, MN24) 및 P 채널형 MOS 트랜지스터(MP22, MP24)가 오프하고 있으며, 데이터선(DT0, DB0, DT1 , DB1)의 데이터가, 감지 증폭기 CSA에 입력된다. 그러나, 예를 들면 기본 유닛(125)의 메모리 셀에 불량이 있는 경우에는, 시프트 선택 신호(126)에 의해 N 채널형 MOS 트랜지스터(MN21, MN23) 및 P 채널형 MOS 트랜지스터(MP21, MP23)가 오프하고, N 채널형 MOS 트랜지스터(MN22, MN24) 및 P 채널형 MOS 트랜지스터(MP22, MP24)가 온하고, 감지 증폭기 CSA는 리던던시용 시프트 신호선(RSTR, RSBR)에 의해 우측에 이웃한 기본 유닛의 데이터선과 접속된다. 또한, 리던던시 시프트 인에이블 신호 RDECR가 HIGH 레벨이 되고, 기본 유닛(125)으로부터 우측의 기본 유닛은 마찬가지로 시프트한다. 또한, 좌측에 있는 기본 유닛의 메모리 셀에 불량이 생긴 경우에는, 리던던시 시프트 인에이블 신호 RDECL이 HIGH 레벨이 되고, N 채널형 MOS 트랜지스터(MN21, MN23) 및 P 채널형 MOS 트랜지스터(MP21, MP23)가 오프하고, N 채널형 MOS 트랜지스터(MN22, MN24) 및 P 채널형 MOS 트랜지스터(MP22, MP24)가 온하고, 데이터선(DT0 , DB0, DT1, DB1)의 데이터가 리던던시용 시프트 신호선(RSTL, RSBL)에 의해 좌측에 이웃한 감지 증폭기에 접속되고, 감지 증폭기 CSA는 리던던시용 시프트 신호선(RSTR, RSBR)에 의해, 우측에 이웃한 기본 유닛의 데이터선과 접속된다. 또한, 마찬가지로 리던던시용 시프트 인에이블 신호 RDECR가 HIGH 레벨이 되고, 기본 유닛(125)으로부터 우측의 기본 유닛도 마찬가지로 시프트한다. 138 비트 폭의 데이터를 판독하기 위해, 종래와 같이 다른 매트를 액세스하는 것보다, 상기한 바와 같은 시프트형 결함 구제 회로가 효과가 있다.
이어서 판독 동작을 행하는 경우에 대해 도 5의 동작 파형을 이용하여 설명한다. 칩 선택 신호 CS가 "H"가 되거나 어드레스 ADD가 천이되면, ATD 펄스가 생성되어 판독 동작이 개시된다. 매트 디코드 신호 MDEC에 의해 선택된 매트(MAT)의 이퀄라이즈 프리차지 제어 신호 EQ가 LOW 레벨이 되고, 데이터선(DT, DB)의 프리차지 이퀄라이즈가 행해진다. 또한 이 때 워드선 SWD는 모두 오프가 된다. 프리차지 이퀄라이즈 종료 후, 워드선 디코드 신호 WDEC에 기초하여, 선택된 워드선 SWD가 온하여, 데이터선(DT, DB)에 전위차가 생긴다. 또한, Y 스위치 디코드 신호 YDEC에 의해 생성되는 Y 스위치 제어 신호(YS, YSB)에 의해, 데이터선(DT0, DB0) 혹은 데이터선(DT1, DB1) 중 어느 하나가 감지 증폭기 회로 CSA에 접속된다. 그 후, 감지 증폭기 제어 신호 SE를 HIGH 레벨로 하고, 감지 증폭기를 활성화시켜, 판독 데이터 제어 신호(RBC, RBCB)에 의해 데이터가 로컬 버스 LBUS로 출력된다.
로컬 버스 LBUS로 출력되는 데이터는, 통상 데이터 128 비트와 패리티 비트 10 비트이다. 로컬 버스 LBUS로 출력된 데이터는, 선택 회로(137)를 통해 에러 정정 회로(140)에 입력되어, 에러가 정정되어, 128 비트의 데이터가 데이터 버스(142)로 출력된다. 또한 선택 회로(145)에 의해 16 비트의 데이터가 선택되고, 판독 데이터용 글로벌 버스 GRBUS0로 출력되고, 선택 회로(147)를 통해 IO 출력 회로(149)에 입력되어 IO 인에이블 신호 IOEN에 의해, 출력 패드 IO로 출력된다. 데이터 버스(142)에는 감지 증폭기에 보유되어 있는 데이터가 계속 출력되기 때문에, 출력되어 있는 128 비트 중 다른 16 비트를 출력 패드 IO로 출력하도록, 다음 사이클에서 어드레스 ADD가 변화한 경우, 메모리 셀에 액세스하지 않고 선택 신호(146) 를 전환하는 것만으로, 통상의 액세스보다 고속으로 데이터를 출력할 수 있다.
또한, 메모리 셀(CELL0, CELL1)은 P형 웰 PWELL1을 공유하고 있으며, PWELL1에 α 선이 입사하는 경우, 메모리 셀 CELL0과 메모리 셀 CELL1은 동시에 데이터가 반전할 가능성이 있다. 그러나, 동일한 P형 웰을 공유하는 메모리 셀 CELL0과 메모리 셀 CELL1은 사전에 다른 어드레스(패리티)에 할당되고, 동시에 액세스하지 않기 때문에, 1 비트밖에 정정할 수 없는 에러 정정 회로에서도 정정할 수 있다. 또한, P형 웰 PWELL0과 P형 웰 PWELL1은, N형 웰 NWELL0으로 분리되어 있고, P형 웰 PWELL1에 입사한 α선이 P형 웰 PWELL0에 영향을 주지 않으며, 그 때문에 메모리 셀 CELL0의 좌측에 있는 메모리 셀의 데이터에 영향을 주는 일은 없다. 이와 같이, 동일한 P형 웰을 공유하지 않은 메모리 셀 CELL은 동시에 페일할 가능성이 낮아서, 동시에 판독해도 문제는 없다. 본 발명에서는 판독 동작을 1 사이클로 행할 수 있다. 1 사이클이란 어드레스가 변화하고나서 다음에 변할 때까지의 기간을 말한다. 시점을 바꾸면, 워드선 SWD의 상승(하강)으로부터 다음 상승(하강)까지의 기간이라고 할 수 있다.
이어서 기입 동작을 행하는 경우에 대해 도 6의 동작 파형을 이용하여 설명한다.
칩 선택 신호 CS가 "H"가 되거나 어드레스의 천이와, ATD 펄스가 생성되어 판독 동작이 개시된다. 매트 디코드 신호 MDEC에 의해 선택된 매트(MAT)의 이퀄라이즈 프리차지 제어 신호 EQ가 LOW 레벨이 되고, 데이터선(DT, DB)의 프리차지 이퀄라이즈가 행해진다. 또한 이 때 워드선 SWD는 모두 오프가 된다. 프리차지 이 퀄라이즈 종료 후, 워드 디코드 신호 WDEC에 기초하여, 선택된 워드선 SWD가 온하여, 데이터선(DT, DB)에 전위차가 생긴다. 또한, Y 스위치 디코드 신호 YDEC에 의해 생성되는 Y 스위치 제어 신호(YS, YSB)에 의해, 데이터선(DT0, DB0) 혹은 데이터선(DT1, DB1) 중 어느 하나가 감지 증폭기 회로 CSA에 접속되어 있다.
그 후, 감지 증폭기 제어 신호 SE를 HIGH 레벨로 하고, 감지 증폭기를 활성화시켜, 판독 데이터 제어 신호(RBC, RBCB)에 의해 데이터가 로컬 버스 LBUS로 출력된다.
로컬 버스 LBUS로 출력되는 데이터는 통상 데이터 128 비트와 패리티 비트 10 비트이다. 로컬 버스 LBUS로 출력된 데이터는 선택 회로(137)를 통해 에러 정정 회로(140)에 입력되고, 에러가 정정된 128 비트의 데이터가 데이터 버스(142)로 출력된다. 출력된 데이터는 기입 데이터 생성 회로(143)에 입력된다. 또한, 16 비트의 기입 데이터가 입력 패드 IO로부터 기입 데이터용 글로벌 버스 GWBUS를 통하여 기입 데이터 생성 회로(143)에 입력되어 있다. 선택 신호(141)에 기초하여, 에러 정정된 데이터의 일부(16 비트)가 16 비트의 기입 데이터용 글로벌 버스 GWBUS의 데이터와 교체되어, 기입 데이터 WDT로서 출력된다.
기입 데이터 WDT는 128 비트의 데이터이고, 패리티 비트 생성 회로(130)에 의해 10 비트의 패리티 비트가 생성된다. 생성된 패리티 비트 HWDT 및 기입 데이터 WDT는 기입 데이터 구동 회로(133)에 의해 기입 데이터 제어 신호 WBC0에 의해 로컬 버스 LBUS로 복귀된다. 로컬 버스에는 판독된 데이터가 남아 있기 때문에, 값이 변화한 데이터(입력 패드 IO로부터의 기입 데이터 16 비트, 패리티 비트 10 비트, 에러 정정된 1 비트)에 대응하는 로컬 버스 LBUS의 값만이 변화한다. 라이트 앰프 회로 CWA는 기입 데이터 제어 신호 WBC에 의해 활성화되고, 또한 판독한 데이터는 래치형 감지 증폭기 CSA에 보유되어 있다. 보유되어 있는 판독 데이터와는 다른 데이터가 로컬 버스 LBUS에 존재하는 경우(입력 패드 IO로부터의 기입 데이터 16 비트, 패리티 비트 10 비트, 에러 정정된 1 비트에 대응)에만 데이터선(DT, DB)에 데이터가 입력되고, 메모리 셀 CELL에 데이터가 기입된다. 이와 같이, 데이터에 변화가 없는 경우에는 로컬 버스 LBUS 및 데이터선이 천이하지 않기 때문에 소비 전력을 저감시킬 수 있다. 또한, 로컬 버스 LBUS로 복귀되는 데이터 모두를 메모리 셀 CELL에 기입해도 된다. 본 발명에서는 기입 동작을 1 사이클로 행할 수 있다. 1 사이클이란 어드레스가 변화하고나서 다음 변할 때까지의 기간을 말한다. 시점을 바꾸면, 워드선 SWD의 상승(하강)으로부터 다음의 상승(하강)까지의 기간이라고 할 수 있다.
<실시예3>
실시예2에서 나타낸 시프트형 결함 구제 회로가 장착된 메모리 매트 MAT는, 도 7 및 도 8에 도시한 바와 같은 전류 구제 회로를 가한 회로(210)로 치환할 수도 있다. 도 7과 도 8은 AA'를 경계로 연결할 수 있는 것이다.
매트 MAT 회로(210)에 대하여 도 7 및 도 8을 이용하여 설명한다. 매트(MAT)는 기본 단위 세트 SET가 복수 배치되는 어레이 블록과 제어 회로(212), 구제 세트 SET를 지정하는 디코더 회로(213)로 구성된다.
기본 단위 세트 SET는 복수의 유닛 UNIT(본 실시예에서는 4 유닛(UNIT0, UNIT1, UNIT2, UNIT3))과 제어 회로 SETCNT로 구성된다. 유닛 UNIT는 복수 열의 메모리 셀 어레이(본 실시예에서는 2 열)와 메모리 셀 급전 회로(211), 이퀄라이즈 프리차지 회로(CEQ0, CEQ1), 컬럼 스위치(CRYS0, CRYS1), 감지 증폭기 CSA, 라이트 앰프 CWA로 구성된다. 데이터선(DT0, DB0)에는 복수의 메모리 셀 CELL이 접속되어 있고, 예를 들면 메모리 셀 CELL0은 한쌍의 CMOS 인버터의 입력과 출력이 상호 접속되어 구성되는 플립플롭(P 채널형 MOS 트랜지스터(MP00, MP01), N 채널형 트랜지스터(MN00, MN01)로 구성됨)과, 상기 플립플롭의 기억 노드 N0과 기억 노드 N1을 데이터선(DT0, DB0)에 접속하는 N 채널형 MOS 트랜지스터(MN03, MN04)로 구성된다. N 채널형 MOS 트랜지스터(MN03, MN04)의 게이트 전극에는 워드선 SWD가 접속된다. 데이터선(DT1, DB1)에는 복수의 메모리 셀 CELL이 접속되어 있고, 예를 들면 메모리 셀 CELL1은 한쌍의 CMOS 인버터의 입력과 출력이 상호 접속되어 구성되는 플립플롭(P 채널형 MOS 트랜지스터(MP10, MP11), N 채널형 트랜지스터(MN10, MN11)로 구성됨)와, 상기 플립플롭의 기억 노드 N2와 기억 노드 N3을 데이터선(DT1, DB1)에 접속하는 N 채널형 MOS 트랜지스터(MN13, MN14)로 구성된다. N 채널형 MOS 트랜지스터(MN13, MN14)의 게이트 전극에는, 서브 워드선 SWD가 접속된다.
감지 증폭기 회로(CSA)는, P 채널형 MOS 트랜지스터(MP27, MP28)와 N 채널형 MOS 트랜지스터(MN25, MN26)로 이루어지는 플립플롭과 감지 증폭기 활성을 제어하는 N 채널형 MOS 트랜지스터 MN27로 이루어지는 래치형 감지 증폭기 회로와 스위치 회로(MP25, MP26)로 구성된다. MOS 트랜지스터(MN27, MP25, MP26)의 게이트 전극에는, 감지 증폭기 제어 신호 SE가 접속되어 있다. 또한, 감지 증폭기의 출력 신 호(ST0, SB0)를 프리차지하기 위해, P 채널형 MOS 트랜지스터(MP29, MP30, MP31)가 배치되어 있다. 또한 P 채널형 MOS 트랜지스터(MP29, MP30, MP31)의 게이트 전극에는 이퀄라이즈 프리차지 회로 제어 신호 EQ가 접속되어 있다. 클럭드 인버터 회로 CKINV0은, 감지 증폭기 출력 SB0의 값을 로컬 버스 LBUS로 출력하는 회로이다. 클럭드 인버터 회로 CKINV0은, 제어 신호(RBC, RBCB)에 의해 제어된다. 또한, 클럭드 인버터 회로 CKINV1은 감지 증폭기 출력 ST0에 접속되어 있다. 클럭드 인버터 회로 CKINV1은 항상 액티브해지도록 제어 신호가 고정되어 있다.
컬럼 스위치 회로 CRYS0은 데이터선(DT0, DB0)과 감지 증폭기 회로 CSA를 연결하는 P 채널형 MOS 트랜지스터(MP50, MP52)와 N 채널형 MOS 트랜지스터(MN50, MN52)로 이루어지고, 제어 신호(NYAT, NYAB)에 의해 제어되는 정상 스위치와, 데이터선(DT0, DB0)과 이웃한 세트(SET(n+1)) 내의 감지 증폭기 회로 CSA를 연결하는 P 채널형 MOS 트랜지스터(MP51, MP53)와 N 채널형 MOS 트랜지스터(MN51, MN53)로 이루어지며, 제어 신호(RYAT, RYAB)에 의해 제어되는 구제 스위치로 구성된다. 즉, 두개의 세트 SET(n, n+1)의 제1 데이터선 쌍(DT, DB)과 제2 데이터선 쌍(DT, DB)에는 각각 제1과 제2 감지 증폭기(CSA)가 접속되어 있음에도 불구하고, 컬럼 스위치 회로(CRYS)에 의해 제1 데이터선 쌍의 출력이 제2 데이터선 쌍의 출력의 한쪽을 선택하여 제1 감지 증폭기에 입력하는 구성을 취한다. 제1 데이터선 쌍의 출력이 선택되는 것은 시프트하는 방향의 앞의 세트(n-1) 또는 자기의 세트(n) 내에 불량이 없을 때이며, 제2 데이터선 쌍의 출력이 선택되는 것은 시프트하는 방향의 앞의 세트(n-1) 또는 자기의 세트(n) 내에 불량이 있는 경우이다.
컬럼 스위치 회로 CRYS1은 데이터선(DT1, DB1)과 감지 증폭기 회로 CSA를 연결하는 P 채널형 MOS 트랜지스터(MP60, MP62)와 N 채널형 MOS 트랜지스터(MN60, MN62)로 이루어지고, 제어 신호(NYBT, NYBB)에 의해 제어되는 정상 스위치와, 데이터선(DT1, DB1)과 이웃한 세트(SET(n+1)) 내의 감지 증폭기 회로 CSA를 연결하는 P 채널형 MOS 트랜지스터(MP61, MP63)와 N 채널형 MOS 트랜지스터(MN61, MN63)로 이루어지며, 제어 신호(RYBT, RYBB)에 의해 제어되는 구제 스위치로 구성된다.
라이트 앰프 회로 CWA는, 클럭드 인버터 회로(CINV2, CINV3) 및 인버터 회로(lNV1)로 구성된다. 제어 신호 WBC에 의해 데이터가 데이터선(DT0, DB0) 또는 데이터선(DT1, DB1)으로 전파된다. 이퀄라이즈 프리차지 회로 CEQ0은 전원 전위 VDD와 데이터선 DT0을 연결하는 P 채널형 MOS 트랜지스터 MP02와 전원 전위 VDD와 데이터선 DB0을 연결하는 P 채널형 MOS 트랜지스터 MP03 및 데이터선 DT0과 데이터선 DB0을 연결하는 P 채널형 MOS 트랜지스터 MP04로 구성된다. P 채널형 MOS 트랜지스터(MP02, MP03, MP04)의 게이트 전극에는 제어 신호 EQ가 접속된다. 이퀄라이즈 프리차지 회로 CEQ1은 전원 전위 VDD와 데이터선 DT1을 연결하는 P 채널형 MOS 트랜지스터 MP12와 전원 전위 VDD와 데이터선 DB1을 연결하는 P 채널형 MOS 트랜지스터 MP13 및 데이터선 DT1과 데이터선 DB1을 연결하는 P 채널형 MOS 트랜지스터 MP14로 구성된다. P 채널형 MOS 트랜지스터(MP12, MP13, MP14)의 게이트 전극에는 제어 신호 EQ가 접속된다.
메모리 셀 급전 회로(211)는 전원 전위 VDD와 메모리 셀의 전원선 VDDM을 연결하는 P 채널형 MOS 트랜지스터 MP50으로 구성된다. P 채널형 MOS 트랜지스터 MP50의 게이트 전극에는 메모리 셀에의 전압 급전을 제어하는 신호 PWROFF가 접속된다. 또한, 본 실시예에서는 메모리 셀 급전 회로(211)를 고전위측의 전원 전위 VDD와 메모리 셀 내의 P 채널형 MOS 트랜지스터(MP00, MP01, MP10, MP11)의 소스측으로 공급되는 전원선 VDDM 사이에 접속했지만, 저전위측의 전원 전위(접지 전위)와 메모리 셀 내의 구동 N 채널형 MOS 트랜지스터(MN00, MN01, MN10, MN11)의 소스측으로 공급되는 선 사이에 설치해도 된다. 이 때 메모리 셀 급전 회로는 N 채널형 MOS 트랜지스터로 구성되고, 인버터 INV24는 불필요해지고, NAND 게이트 NAND4의 출력을 그대로 받는다. 또한, 면적의 증가가 되지만, 확실하게 전류 누설을 차단하기 위해서는, 고전위측 및 저전위측 양방에 메모리 셀 급전 회로를 설치할 수도 있다. 메모리 셀 내의 소비 전력을 억제하기 위해, 메모리 셀의 동작 전위를 공급하는 선과 전원선 사이에 소스·드레인 경로를 갖는 MOS 트랜지스터로 이루어지는 스위치를 설치하며, 스탠바이(비선택) 시에 차단(오프 상태로)하는 구성을 취하는 경우에는, 스위치를 설치하고 있지 않은 전원선과의 사이에 메모리 셀 급전 회로를 설치하고, 스위치를 형성하는 MOS 트랜지스터와 다른 도전형의 MOS 트랜지스터를 이용하게 된다. 스탠바이 시에 차단시키기 위한 스위치에는 면적 효율의 관계상, 저전위측의 전원 전위(접지 전위)와 메모리 셀 내의 구동 MOS 트랜지스터 사이에 소스·드레인 경로를 형성한 N 채널형 MOS 트랜지스터를 취하는 구성이 많다. 그 때문에, 저전위측의 전원 전위와 메모리 셀 내의 구동 MOS 트랜지스터 사이에 메모리 셀 급전 회로를 설치하면, 직렬로 2단의 MOS 트랜지스터가 삽입되게 되어, 메모리 셀의 동작 속도가 억제될 우려가 있기 때문에, 고전위측과 메모리 셀 내의 부하 MOS 트랜지스터 사이에 메모리 셀 급전 회로를 설치하는 본 실시예의 구성을 취하는 것이 유리해진다. 제어 회로 SETCNT는 구제 세트 SET를 지정하는 디코더 회로(213)로부터의 디코드 신호(RDEC0, RDEC1, REN)를 디코드하는 NAND 회로 NAND4와, NAND 회로 NAND4의 출력과 세트 SET(n+1)가 시프트한 것을 나타내는 신호 RDECR와의 앤드를 취하여 세트 SET(n-1)로 전하는 신호 RDECL을 생성하는 회로 AND1과, NAND 회로 NAND4의 출력을 반전시켜 전류 구제 신호 PWROFF를 생성하는 인버터 회로 INV24와, 신호 RDECR을 반전시키는 회로 INV26과, 이퀄라이즈를 전류 구제시 중지하는 OR 회로 OR1과, 구제 정보와 Y 선택 신호(YSA, YSB)를 기초로 컬럼 스위치 회로(CRYS0, CRYS1)를 제어하는 회로(NAND20, NAND21, NAND22, NAND23, INV20, INV21, INV22, INV23)로 구성된다.
제어 회로(212)는 기본 클럭 ATD, 매트 디코드 신호 MDEC, 워드선 디코드 신호 WDEC, Y 스위치 디코드 신호 YDEC, 기입 선택 신호 WE를 기초하여 제어 신호(SWD, EQ, SE, RBC, RBCB, WBC, WBCB, YSA, YSB)를 생성한다.
구제 세트 SET를 지정하는 디코더 회로(213)는, 퓨즈 FUSE로부터의 신호를 기초로 디코드 회로 Decode에 의해 디코드하여 신호(RDEC0, RDEC1, REN)를 생성한다.
예를 들면 세트 SET(n)의 메모리 셀에 불량이 있는 경우에는, NAND 회로 NAND4의 출력이 로우 레벨 "L"이 되고, 세트 SET(n) 내의 컬럼 스위치 회로(CRYS0, CRYS1)의 MOS 트랜지스터 모두 오프하고, 또한 이퀄라이즈 프리차지 회로(CEQ0, CEQ1)의 모든 트랜지스터가 오프하여, 메모리 셀 급전용 P 채널형 MOS 트랜지스 터(MP50)도 오프한다. 이 결과 세트 SET(n) 내의 메모리 셀에는 급전이 없어져, 결함 불량에 의한 전류 누설이 흐르지 않게 된다. 또한 컬럼 스위치가 차단되기 때문에, 액세스도 불가능하게 된다. 세트 SET(n) 내의 감지 증폭기 회로 CSA 및 라이트 앰프 회로 CWA는, 리던던시 시프트 인에이블 신호 RDECR이 LOW 레벨이 되어, SET(n-1) 내의 메모리 셀에 접속된다. 또한, 세트 SER(n-1) 내의 감지 증폭기 회로 CSA 및 라이트 앰프 회로 CWA는, 세트 SER(n-2) 내의 메모리 셀에 접속된다. 이와 같이, 세트 SET(n-1)로부터 좌측의 세트도 마찬가지로 시프트한다.
판독 및 기입 동작에 대해서는 실시예2의 경우와 동일하다.
도 1은 실시예1에 따른 반도체 장치 집적 회로의 회로도.
도 2는 실시예1에 따른 반도체 장치 집적 회로의 회로도.
도 3은 실시예2에 따른 반도체 장치 집적 회로의 회로도.
도 4는 실시예2에 따른 반도체 장치 집적 회로의 회로도.
도 5는 실시예2에 따른 반도체 장치 집적 회로의 판독 시의 동작 파형.
도 6은 실시예2에 따른 반도체 장치 집적 회로의 기입 시의 동작 파형.
도 7은 실시예3에 따른 반도체 장치 집적 회로의 회로도.
도 8은 실시예3에 따른 반도체 장치 집적 회로의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
MN : N 채널형 MOS 트랜지스터
MN : P 채널형 MOS 트랜지스터
CELL : SRAM 메모리 셀
PB : 패리티 비트
DATA : 데이터
MCL : 메모리 컬럼
TEST : 테스트용 회로
INV : 인버터 회로
CKINV : 클럭드 인버터 회로
NAND : NAND 회로
AND : AND 회로
NOR : NOR 회로
OR : OR 회로
XOR : 배타적 논리합 회로
N : 접속 노드
VDD : 전원 전위
VSS : 접지 전위
MAT, 110, 210 : 메모리 매트
MB, BLOCK : 메모리 블록
MCL : 메모리 컬럼
CSA : 래치형 감지 증폭기 회로
DT, DB : 데이터선
SWD : 워드선
EQ : 이퀄라이즈 프리차지 회로 제어 신호
CEQ : 이퀄라이즈 프리차지 회로
YS, YSB, YSA : Y 스위치 제어 신호
CYS : Y 스위치 회로
SE : 감지 증폭기 제어 신호
CSA : 감지 증폭기 회로
ST0, SB0 : 감지 증폭기 출력 신호
CWA : 라이트 앰프 회로
RBC, RBCB : 판독 데이터 제어 신호
WBC : 기입 데이터 제어 신호
LBUS : 로컬 버스
DATALBUS : 데이터용 로컬 버스
PLBUS : 패리티용 로컬 버스
WDCRT : 기입 데이터 생성 회로
RDECL, RDECR : 리던던시용 시프트 인에이블 신호
RSTL, RSBL, RSTR, RSBR : 리던던시용 시프트 신호선
GRBUS : 판독 데이터용 글로벌 버스
GWBUS : 기입 데이터용 글로벌 버스
WDT : 기입 데이터
HWDT : 기입용 패리티 비트
IO : 입출력 패드
IOEN : IO 인에이블 신호
ADD : 어드레스
WE, /WE : 기입하고 선택 신호
WDEC : 워드선 디코드 신호
MDEC : 매트 디코드 신호
YDEC : Y 스위치 디코드 신호
ATD : ATD 펄스
PWELL : P형 웰
NWELL : N형 웰
111 : 리던던시용 시프트 회로
114 : 리던던시용 디코드 회로
125, UNIT : 기본 유닛
126, RDEC, REN : 시프트 선택 신호
128, 212 : 제어 회로
PBCRT, 130 : 패리티 비트 생성 회로
133, 134 : 기입 데이터 구동 회로
137, 144, 147 : 선택 회로
138, 141, 146, 156 : 선택 신호
139, 142 : 데이터 버스
ECCCRT, 140 : 에러 정정 회로
143 : 기입 데이터 생성 회로
ECCBLK, 145, 153 : 에러 정정 블록
149 : IO 출력 회로
CTLB, 160 : 컨트롤 회로
200 : ECC부착 SRAM
SET : 세트
SETCNT : 제어 회로
PWROFF : 메모리 셀 전압 급전 제어 신호
VDDM : 메모리 셀 전원선
211 : 메모리 셀 급전 회로
213 : 구제 세트 SET 지정 디코더 회로
FUSE : 퓨즈
NYA, NYB : 컬럼 스위치 제어 신호
RYA, RYB : 컬럼 스위치 제어 신호
CRYS : 컬럼 스위치 회로

Claims (11)

  1. 워드선과,
    상기 워드선에 접속된 제1 메모리 셀 및 제2 메모리 셀과,
    상기 제1 메모리 셀에 접속되는 제1 데이터 선 쌍과,
    상기 제2 메모리 셀에 접속되는 제2 데이터 선 쌍
    을 포함하고,
    상기 제1 메모리 셀은,
    N 채널형의 제1 MOS 트랜지스터와 P 채널형의 제2 MOS 트랜지스터를 갖는 제1 CM0S 인버터와,
    N 채널형의 제3 MOS 트랜지스터와 P 채널형의 제4 MOS 트랜지스터를 갖는 제2 CMOS 인버터와,
    상기 제1 CM0S 인버터의 출력과 상기 제1 데이터 선 쌍의 한쪽 사이에 설치된 N 채널형의 제1 전송 MOS 트랜지스터와,
    상기 제2 CMOS 인버터의 출력과 상기 제1 데이터 선 쌍의 다른 쪽 사이에 설치된 N 채널형의 제2 전송 MOS 트랜지스터를 갖고，
    상기 제1 및 제2 CMOS 인버터의 출력과 입력은, 서로 접속되고,
    상기 제2 메모리 셀은,
    N 채널형의 제5 MOS 트랜지스터와 P 채널형의 제6 MOS 트랜지스터를 갖는 제3 CMOS 인버터와,
    N 채널형의 제7 MOS 트랜지스터와 P 채널형의 제8 MOS 트랜지스터를 갖는 제4 CMOS 인버터와,
    상기 제3 CMOS 인버터의 출력과 상기 제2 데이터 선 쌍의 한쪽 사이에 설치된 N 채널형의 제3 전송 MOS 트랜지스터와,
    상기 제4 CMOS 인버터의 출력과 상기 제2 데이터 선 쌍의 다른 쪽 사이에 설치된 N 채널형의 제4 전송 MOS 트랜지스터를 갖고，
    상기 제3 및 제4 CMOS 인버터의 출력과 입력은, 서로 접속되고,
    상기 제1 M0S 트랜지스터 및 상기 제1 전송 M0S 트랜지스터는, 제1 P형 웰에 형성되고,
    상기 제2 MOS 트랜지스터 및 상기 제4 MOS 트랜지스터는, 제1 N형 웰에 형성되고,
    상기 제3 MOS 트랜지스터, 상기 제2 전송 MOS 트랜지스터, 상기 제5 MOS 트랜지스터, 및 상기 제3 전송 MOS 트랜지스터는, 제2 P형 웰에 형성되고,
    상기 제6 MOS 트랜지스터 및 상기 제8 MOS 트랜지스터는, 제2 N형 웰에 형성되고,
    상기 제7 MOS 트랜지스터 및 상기 제4 전송 MOS 트랜지스터는, 제3 P형 웰에 형성되고,
    상기 제1 N형 웰은, 상기 제1 P형 웰 및 상기 제2 P형 웰 사이에 설치되고,
    상기 제2 N형 웰은, 상기 제2 P형 웰 및 상기 제3 P형 웰 사이에 설치되고,
    상기 제1 메모리 셀과 상기 제2 메모리 셀은, 상이한 어드레스로 할당할 수 있어, 상이한 타이밍에서 상기 워드선에 접속되는 다른 메모리 셀과 함께 에러 정정되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 반도체 장치는, 상기 제1 데이터 선 쌍 및 상기 제2 데이터 선 쌍에 접속되는 로컬 데이터 선과,
    상기 제1 데이터 선 쌍과 상기 로컬 데이터 선 쌍 사이에 설치되는 제1 Y 스위치 회로와,
    상기 제2 데이터 선 쌍과 상기 로컬 데이터 선 쌍 사이에 설치되는 제2 Y 스위치 회로를 더 포함하고,
    상기 제1 Y 스위치 회로 및 제2 Y 스위치 회로는, 병렬하여 선택되지 않는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 반도체 장치는, 상기 제1 및 제2 Y 스위치 회로와 상기 로컬 데이터 선 사이에 설치된 센스 앰프 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 반도체 장치는, 상기 로컬 데이터 선에 접속되는 에러 정정 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 반도체 장치는, 상기 에러 정정 회로에 접속된 글로벌 버스를 더 포함하고,
    상기 글로벌 버스의 버스 폭은, 상기 로컬 버스의 버스 폭보다 작은 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 글로벌 버스는, 상기 제1 및 제2 데이터 선 쌍이 연장하는 방향으로 연장하는 것을 특징으로 하는 반도체 장치.
  7. 제2항 또는 제3항에 있어서,
    상기 로컬 버스는, 상기 워드선이 연장하는 방향으로 연장하는 것을 특징으로 하는 반도체 장치.
  8. 복수의 워드선과,
    상기 복수의 워드선에 접속된 복수의 메모리 셀
    을 포함하고,
    상기 복수의 메모리 셀의 각각은, 반도체 기판에 설치된 2개의 P형 웰과, 상기 2개의 P형 웰에 협지된 N형 웰에 형성되고,
    상기 복수의 메모리 셀 중 인접하는 2개의 메모리 셀은, 상기 2개의 P형 웰 중 한 쪽의 P형 웰을 공유하고,
    상기 2개의 P형 웰 중 한쪽의 P형 웰을 공유한 2개의 메모리 셀은, 각각 상이한 어드레스로 할당할 수 있어, 상이한 타이밍에서 상기 복수의 워드선 중 선택된 워드선에 접속되는 다른 메모리 셀과 함께 에러 정정되는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 2개의 P형 웰 중 한쪽의 P형 웰을 공유한 2개의 메모리 셀의 한쪽은, 제1 데이터 선 쌍에 접속되고,
    상기 2개의 P형 웰 중 한쪽의 P형 웰을 공유한 2개의 메모리 셀의 다른 쪽은, 제2 데이터 선 쌍에 접속되고,
    상기 제1 데이터 선 쌍 및 상기 제2 데이터 선 쌍은, 병렬하여 선택되지 않는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 데이터 선 쌍 및 상기 제2 데이터 선 쌍에 접속되는 로컬 비트선 쌍과, 상기 로컬 비트선 쌍에 접속되는 에러 정정 회로를 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 삭제
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Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6714793B1 (en) 2000-03-06 2004-03-30 America Online, Inc. Method and system for instant messaging across cellular networks and a public data network
JP4484124B2 (ja) * 2001-07-04 2010-06-16 株式会社ルネサステクノロジ 半導体装置
JP2003077294A (ja) * 2001-08-31 2003-03-14 Mitsubishi Electric Corp メモリ回路
CA2447204C (en) * 2002-11-29 2010-03-23 Memory Management Services Ltd. Error correction scheme for memory
JP4418153B2 (ja) 2002-12-27 2010-02-17 株式会社ルネサステクノロジ 半導体装置
JP2004234770A (ja) * 2003-01-31 2004-08-19 Renesas Technology Corp 半導体記憶装置とテスト方法
KR100511047B1 (ko) 2003-12-08 2005-08-30 삼성전자주식회사 반도체 메모리 테스트 방법 및 이를 수행하기 위한 장치,테스트용 반도체 메모리
JP3935151B2 (ja) 2004-01-26 2007-06-20 株式会社東芝 半導体集積回路装置
KR100642636B1 (ko) 2004-07-30 2006-11-10 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 라인 배치 방법
JP4528087B2 (ja) * 2004-10-15 2010-08-18 富士通セミコンダクター株式会社 半導体メモリ
JP4980565B2 (ja) * 2004-12-21 2012-07-18 富士通セミコンダクター株式会社 半導体メモリ
JP2006179057A (ja) * 2004-12-21 2006-07-06 Fujitsu Ltd 半導体メモリ
JP2006190424A (ja) * 2005-01-07 2006-07-20 Nec Electronics Corp 半導体集積回路装置
JP2006209900A (ja) 2005-01-31 2006-08-10 Matsushita Electric Ind Co Ltd メモリ回路
KR100615580B1 (ko) 2005-07-05 2006-08-25 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 입출력 방법과이를 구비한 메모리 시스템
KR100669352B1 (ko) * 2005-09-07 2007-01-16 삼성전자주식회사 카피 백 프로그램 동작 동안에 에러 검출 및 데이터 리로딩동작을 수행할 수 있는 낸드 플래시 메모리 장치
JP4864395B2 (ja) * 2005-09-13 2012-02-01 株式会社東芝 半導体記憶装置
JP2007133986A (ja) 2005-11-11 2007-05-31 Nec Electronics Corp 半導体記憶装置
JP4734110B2 (ja) * 2005-12-14 2011-07-27 株式会社東芝 不揮発性半導体記憶装置
JP4846384B2 (ja) * 2006-02-20 2011-12-28 株式会社東芝 半導体記憶装置
JP2007328894A (ja) * 2006-06-09 2007-12-20 Matsushita Electric Ind Co Ltd 半導体記憶装置、および半導体記憶装置の検査方法
US7724593B2 (en) * 2006-07-07 2010-05-25 Rao G R Mohan Memories with front end precharge
KR100827662B1 (ko) 2006-11-03 2008-05-07 삼성전자주식회사 반도체 메모리 장치 및 이 장치의 데이터 오류 검출 및정정 방법
KR100855979B1 (ko) * 2007-02-13 2008-09-02 삼성전자주식회사 바이트 마스킹 동작을 위한 반도체 메모리 장치 및 패리티데이터 생성 방법
JP4820795B2 (ja) * 2007-10-04 2011-11-24 パナソニック株式会社 半導体記憶装置
US7995409B2 (en) * 2007-10-16 2011-08-09 S. Aqua Semiconductor, Llc Memory with independent access and precharge
US8095853B2 (en) * 2007-10-19 2012-01-10 S. Aqua Semiconductor Llc Digital memory with fine grain write operation
JP2010003348A (ja) 2008-06-19 2010-01-07 Toshiba Corp 半導体記憶装置及び誤り訂正方法
JP2013033560A (ja) 2009-12-03 2013-02-14 Panasonic Corp 半導体記憶装置
US8918706B1 (en) 2012-11-14 2014-12-23 Altera Corporation Methods and circuitry for performing parallel error checking
US9311181B2 (en) * 2012-11-15 2016-04-12 Samsung Electronics Co., Ltd. Memory controller changing partial data in memory device and method for changing partial data thereof
KR101991900B1 (ko) 2013-03-13 2019-06-24 삼성전자주식회사 메모리 장치의 동작 방법, 이를 이용한 메모리 장치 및 이를 포함하는 메모리 시스템
CN103700396B (zh) * 2013-12-03 2016-06-01 中国航天科技集团公司第九研究院第七七一研究所 一种面向sram的抗seu错误累积的控制器及方法
KR20170051039A (ko) * 2015-11-02 2017-05-11 에스케이하이닉스 주식회사 반도체 장치 및 그 구동 방법
KR102707649B1 (ko) * 2016-12-22 2024-09-20 에스케이하이닉스 주식회사 에러 정정 코드 회로를 갖는 반도체 메모리 장치
CN108288489B (zh) * 2018-04-24 2023-07-25 长鑫存储技术有限公司 半导体存储器循环冗余校验装置及半导体存储器
US10783938B2 (en) * 2018-06-29 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM with local bit line, input/output circuit, and global bit line
US10431291B1 (en) * 2018-08-08 2019-10-01 Micron Technology, Inc. Systems and methods for dynamic random access memory (DRAM) cell voltage boosting
US12174774B2 (en) * 2020-09-28 2024-12-24 Fanuc Corporation Selection device and selection method
KR102869247B1 (ko) * 2021-03-24 2025-10-13 양쯔 메모리 테크놀로지스 씨오., 엘티디. 리던던트 뱅크를 이용하여 결함 메인 뱅크를 리페어하는 메모리 디바이스

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62214599A (ja) * 1986-03-14 1987-09-21 Fujitsu Ltd 半導体記憶装置
JPH11212877A (ja) * 1998-01-28 1999-08-06 Nec Kofu Ltd 記憶装置
KR100224769B1 (ko) * 1995-12-29 1999-10-15 김영환 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58139399A (ja) 1982-02-15 1983-08-18 Hitachi Ltd 半導体記憶装置
JPS6150295A (ja) 1984-08-20 1986-03-12 Toshiba Corp 半導体メモリの誤り検出訂正方式
JPS61261898A (ja) 1985-05-15 1986-11-19 Fujitsu Ltd 半導体記憶装置
US4791606A (en) * 1987-09-01 1988-12-13 Triad Semiconductors International Bv High density CMOS dynamic CAM cell
JPH0664918B2 (ja) * 1989-05-25 1994-08-22 ローム株式会社 自己訂正機能を有する半導体記憶装置
JP3070025B2 (ja) 1992-02-04 2000-07-24 富士通株式会社 半導体記憶装置
JP2669303B2 (ja) 1993-08-03 1997-10-27 日本電気株式会社 ビットエラー訂正機能付き半導体メモリ
JP3579205B2 (ja) * 1996-08-06 2004-10-20 株式会社ルネサステクノロジ 半導体記憶装置、半導体装置、データ処理装置及びコンピュータシステム
TW382705B (en) * 1996-10-21 2000-02-21 Texas Instruments Inc Error correcting memory
JPH11219598A (ja) 1998-02-03 1999-08-10 Mitsubishi Electric Corp 半導体記憶装置
JP4565700B2 (ja) * 1999-05-12 2010-10-20 ルネサスエレクトロニクス株式会社 半導体装置
JP2001338993A (ja) * 2000-03-24 2001-12-07 Toshiba Corp 半導体装置
TW522546B (en) * 2000-12-06 2003-03-01 Mitsubishi Electric Corp Semiconductor memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62214599A (ja) * 1986-03-14 1987-09-21 Fujitsu Ltd 半導体記憶装置
KR100224769B1 (ko) * 1995-12-29 1999-10-15 김영환 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치
JPH11212877A (ja) * 1998-01-28 1999-08-06 Nec Kofu Ltd 記憶装置

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