JP4293380B2 - 半導体装置 - Google Patents

Description

本発明は、半導体記憶装置、特にＳＲＡＭ（static random access memory）、システムＬＳＩに搭載されるオンチップメモリに関する。

メモリセルに印加される電圧が低下し、セルサイズが縮小するに伴い、ソフトエラー耐性の劣化が問題となっている。このようなデータエラーを訂正するＥＣＣ（Error Correct Codes)回路を用いた半導体集積装置として、特開昭６１−５０２９５号や特開平７−４５０９６号が知られている。特開平７−４５０９６号においては、通常のデータにパリティービットを加えることにより、不良ビットを訂正する回路技術が開示されている。また、特開平１１−２１２８７７号では、同一パリティービットを持つデータの一部を書き変える回路技術が開示されている。
特開昭６１−５０２９５号 特開平７−４５０９６号

しかしながら、特開平７−４５０９６号においては、読み出し時にエラーを訂正するため、アレイの全てのデータを読み出す必要があり、１サイクルでデータを読み出して、訂正し、出力する事ができなかった。また、特開平１１−２１２８７７号においてはまずデータおよびパリティービットを読み出し、エラーを訂正したデータの一部を書き込みデータと入れ替え、パリティービットを再生成して、再生成されたパリティービットと書き込みデータのみを書き込み、エラーが訂正されたビットを書き込むことができなかった。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。複数のメモリセルと、エラー訂正回路を具備してなり、読み出しと書き込みが１サイクルで終了する半導体装置。上記半導体装置において同一ワード上で同一のＰＷＥＬＬを共有するメモリセルは異なるアドレスに割り当てる。

また、メモリマットにラッチ型センスアンプを具備させることにより、ラッチ型センスアンプに保持されたデータを基にページモードおよびバーストモードをサポートさせ、ドミノ型の欠陥救済回路を持つ半導体装置である。さらに、書き込み動作時に一度読み出されるデータと異なる値のデータの書き込み動作を行う半導体装置である。

複数のメモリセルとエラー訂正回路のレイアウトとして、複数のメモリセルからなる複数のメモリマットと、メモリセルの読み出しデータおよび書き込みデータを転送するワード線方向に平行に形成されるローカルバスと、書き込みデータを入力パッドＩＯから転送するデータ線に平行な書き込み用グローバルバスと、読み出しデータを出力パッドＩＯに転送するデータ線に平行な読み出し用グローバルバスと、グローバルバスとローカルバスの交点に置かれた少なくとも１つ以上のエラー訂正回路を具備させる構成が挙げられる。

本発明によれば、面積と消費電力の増加を抑え、ソフトエラー等によるエラーを訂正する事ができる。

以下、本発明に係わる半導体記憶装置の好適ないくつかの事例につき、図面を用いて説明する。

〈実施例１〉
図１は、本発明をＳＲＡＭに適用した場合の一実施例を示す回路図である。半導体記憶装置であるＥＣＣ付きＳＲＡＭメモリは、複数（本実施例では８個）のメモリブロックＢＬＯＣＫに分割されている。各ブロックＢＬＯＣＫは、メモリアレイ、ラッチ型センスアンプ回路ＣＳＡ、Ｙスイッチ回路ＣＹＳにより構成されている。

メモリアレイは、メモリカラムＡとメモリカラムＢから構成されており、メモリカラムＡとメモリカラムＢは別アドレスに割り当てられている。たとえば１０ビット単位のアドレス毎に１パリティービットを持つ場合には、同一ワード線の隣接するメモリセルを同じアドレス上に割り当てれば、隣接するメモリセルに不良がでれば割り当てられるパリティービットは重複するため、不良を救済することはできない。

しかし、別のアドレスに割り当てられた場合には別のパリティービットに割り当てられるため、隣接するメモリセルに不良が出てきても救済することが可能となる。ソフトエラーは隣接するメモリで生じる可能性が高いため、隣のカラム(ビット)に別アドレスを割り当てることが有効となる。

またワード線と平行に、読み出しと書き込みで共有化されている１３８ビット幅のローカルバスおよびデータ線と平行に、１６ビット幅の読み出しデータ用グローバルバスＧＲＢＵＳと１６ビット幅の書き込みデータ用グローバルバスＧＷＢＵＳが配置されている。ローカルバスとグローバルバスの交点には、エラー訂正ブロックが配置されている。

読み出し時には、ＹスイッチによりＡＢどちらかのカラムのデータのみがローカルバスＬＢＵＳに１３８ビット出力される。１３８ビットの内、１２８ビットが通常データであり、１０ビットがパリティービットである。１３８ビットのデータからエラー訂正ブロックでは、１ビット以下のエラーを訂正して１２８ビットのデータを出力するが、必要となる１６ビットのみをアドレスに従って読み出しデータ用グローバルバスＧＲＢＵＳに出力する。読み出された値がラッチ型センスアンプに保持されているため、エラー訂正ブロックの１２８ビットの出力データも出力が維持される。

エラー訂正ブロックから出力されている１２８ビットのデータのうち、別のビットを読み出すアドレスが入力された場合、メモリアレイをアクセスする必要がなく、エラー訂正ブロックの出力での選択を変更することにより、高速にデータを出力する事ができるためページモードをサポートできる。

ページモードでは最初に行アドレスで選択されたワード線を固定し(ワード線の電位が選択状態(”Ｌ”ｏｒ”H”)をとり)、列アドレスを変更し、電位を読み出しては次の列アドレスを変更して読み出す動作を行う。最初にワード線が選択され、データは既に途中まで読み出されているため、ワード線選択時間が不要となり、高速なデータ読み出しが可能となっている。

本発明においてはエラー訂正ブロックの１２８ビットの出力が維持されているため、ワード線を選択した状態でビット線を順次選択し、読み出すことが可能であり、ページモードを適用することが可能となる。同様な原理で、１つの読み出し命令により、内部で自動的に列アドレス（バーストアドレス）を生成して順次データを読出す、バーストモードもサポートできる。

また、同一ワード線上で、メモリカラムＡとメモリカラムＢをまたぐマルチビットエラーが生じた場合、メモリカラムＡとメモリカラムＢは別々に訂正されるので、エラー訂正回路ブッロクでは１ビットの修正しかできなくても、このようなマルチビットフェイルを訂正する事ができる。

エラー訂正ブロックと入出力パッドＩＯとの間にはテスト回路ＴＥSTが接続される。TEST回路はエラー訂正回路を無効化する働きをする。メモリブロックの動作をテストする際にはエラー訂正回路を経由しないパスが必要となるが、本回路はＮＡＮＤ・ＮＯＲ回路などの論理回路によりエラー訂正回路を無効化し、エラー訂正回路を経ないでメモリセルに書き込み・読み出し動作を行うことが可能となる。

書き込みは、図１の一部を拡大した図２を用いて説明する。書き込み動作は、まず、読み出し動作と同様１２８ビットの通常データとパリティービット１０ビットを読み出してローカルバスＬＢＵＳにそれぞれ出力する。読み出されたデータを基に、エラー訂正回路でエラーを訂正して、１２８ビットを出力する。書き込みデータ生成回路により、書き込みデータ１６ビットを１２８ビットのデータの一部と入れ替え１２８ビットを出力する。この１２８ビットを基にパリティービット生成回路により１０ビットのパリティービットを生成する。生成された１０ビットのパリティービットと１２８ビットのデータがローカルバスに戻される。しかし、読み出されたデータがローカルバスに残っているため、値が変わった、１６ビットの書き込みデータと、１０ビットのパリティービット、１ビットの訂正ビットに相当するバスのみ遷移する。

メモリセルへの書き込みは、ラッチ型センスアンプに残っている読み出しデータとローカルバスに入力されたデータの値が異なる場合（１６ビットの書き込みデータビットと、１０ビットのパリティービット、１ビットの訂正ビット）のみ、ライトアンプが活性化されて書き込みが行われる。

以上のような構成により書き込み時の電力を低減できる。また、１３８ビットローカルバスが、読み出しと書込みを共通の配線で実現することで、バス領域をチップ端まで設ける必要がなく面積の増加を低減することができる。

〈実施例２〉
図３は、本発明をＳＲＡＭに適用した場合の一実施例を示す回路図である。本半導体製造装置は、単結晶シリコンのような半導体基板に形成される。半導体記憶装置であるＥＣＣ付きＳＲＡＭメモリ２００は、複数（本実施例では３２個）のメモリマットＭＡＴに分割されている。各メモリマットＭＡＴは、図４に示す回路１１０によって構成される。メモリマットＭＡＴ８個でひとつのメモリブロック（ＢＬＯＣＫ）を構成しており、ブロックの中心には、ローカルバスＬＢＵＳが配置されている。

本実施例ではローカルバスのバス幅は１３８ビットである。２つのブロック（ＢＬＯＣＫ０、ＢＬＯＣＫ１）のローカルバス（ＬＢＵＳ０、ＬＢＵＳ１）が交わる位置には、エラー訂正ブロック１４５が配置されている。同様に２つのブロック（ＢＬＯＣＫ２、ＢＬＯＣＫ３）のローカルバス（ＬＢＵＳ２、ＬＢＵＳ３）が交わる位置には、エラー訂正ブロック１５３がそれぞれ配置されている。エラー訂正ブロック１４５とエラー訂正ブロック１５３は、読み出しデータ用グローバルバスＧＲＢＵＳおよび書き込みデータ用グローバルバスＧＷＢＵＳによって接続されている。

エラー訂正ブロック１４５は、エラー訂正回路１４０、およびパリティービット生成回路１３０、選択信号１３８に基づいて、ローカルバスＬＢＵＳ０とローカルバスＬＢＵＳ１のどちらかの信号を選択してエラー訂正回路１４０にデータを転送する２対１選択回路１３７、選択信号１４６に基づいてエラー訂正後のデータ１４２を選択して読み出しデータ用グローバルバスＧＲＢＵＳ０に出力する選択回路１４４、選択信号１４１に基づいて書き込みデータＷＤＴを生成する回路１４３、書き込みデータをローカルバスＬＢＵＳに出力する書き込みデータ駆動回路（１３３、１３４）より構成されている。

２対１選択回路１３７は、アンド回路（ＡＮＤ１、ＡＮＤ２）とノア回路ＮＯＲ０およびインバータ回路ＩＮＶ８より構成される選択回路が複数並べられた回路であり、選択信号１３８により、どちらかのローカルバス（ＬＢＵＳ０、ＬＢＵＳ１）が選択され、データがバス１３９に出力される。

エラー訂正回路１４０は、本実施例では、１２８ビットのデータおよび１０ビットのパリティービットを用いて１ビットのエラーを訂正し、１２８ビットのデータをバス１４２に出力する。選択回路１４４は、Ｎチャネル型ＭＯＳトランジスタ（ＭＮ３７、ＭＮ３８）、およびＰチャネル型ＭＯＳトランジスタ（ＭＰ３７、ＭＰ３８）、インバータ回路（ＩＮＶ１０、ＩＮＶ１１）で構成される選択回路が複数配置され、選択信号１４６により、バス１４２からの１２８ビットのデータから、１６ビットのデータを選択して読み出しデータ用グローバルバスＧＲＢＵＳ０に出力する。

書き込みデータ生成回路１４３は、Ｎチャネル型ＭＯＳトランジスタ（ＭＮ３５、ＭＮ３６）、およびＰチャネル型ＭＯＳトランジスタ（ＭＰ３５、ＭＰ３６）、インバータ回路ＩＮＶ９で構成されるデータ選択回路が複数配置され、読み出されてエラーが訂正された１２８ビットのデータ１４２の内１６ビットを、書き込みデータ選択信号１４１に基づいて、書き込みデータ用グローバルバスＧＷＢＵＳの１６ビットデータと入れ替えて書き込みデータバスＷＤＴに出力する。

パリティービット生成回路１３０は、１２８ビットの書き込みデータＷＤＴからエラー訂正に使用される１０ビットのパリティービットを生成し書き込み用パリティービットバスＨＷＤＴに出力する。書き込みデータをローカルバスに出力する書き込みデータ駆動回路１３４は、クロックドインバータ回路ＣＫＩＮＶ４とインバータ回路ＩＮＶ６からなる回路が複数配置されて構成され、書き込みデータＷＤＴおよび書き込み用パリティービットＨＷＤＴをローカルバスＬＢＵＳ０に書き込みデータ制御信号ＷＢＣ０に基づいて出力する。

書き込みデータをローカルバスに出力する書き込みデータ駆動回路１３３は、クロックドインバータ回路ＣＫＩＮＶ５とインバータ回路ＩＮＶ７からなる回路が複数配置されて構成され、書き込みデータＷＤＴおよび書き込み用パリティービットＨＷＤＴをローカルバスＬＢＵＳ１に書き込みデータ制御信号ＷＢＣ１に基づいて出力する。

エラー訂正ブロック１４５に接続される読み出しデータ用グローバルバスＧＲＢＵＳ０とエラー訂正ブロック１５３に接続される読み出しデータ用グローバルバスＧＲＢＵＳ１とを、選択信号１５６に基づいて読み出しデータ用グローバルバスＧＲＢＵＳに接続する選択回路１４７は、Ｎチャネル型ＭＯＳトランジスタ（ＭＮ３９、ＭＮ４０）、およびＰチャネル型ＭＯＳトランジスタ（ＭＰ３９、ＭＰ４０）、インバータ回路ＩＮＶ１２で構成されるデータ選択回路が複数配置されて構成される。

ＩＯ出力回路１４９は、読み出しデータ用グローバルバスＧＲＢＵＳのデータをＩＯイネーブル信号ＩＯＥＮに基づいて出力パッドＩＯに出力する回路であり、クロックドインバータＣＫＩＮＶ６およびインバータＩＮＶ１３より構成される回路が複数配置されて構成されている。

コントロールブロック１６０は、アドレス信号ＡＤＤおよびチップ選択信号ＣＳ、書き込み選択信号／ＷＥから、ワード線をデコードするためのワード線デコード信号ＷＤＥＣ、およびマット（ＭＡＴ）をデコードするマットデコード信号ＭＤＥＣ、カラムを選択するＹスイッチデコード信号ＹＤＥＣ、書き込み選択信号ＷＥ、各選択信号（１３８、１４１、１４６）、ＡＴＤパルスＡＴＤを生成する。続いてマットＭＡＴ回路１１０について図４を用いて説明する。

マット（ＭＡＴ）は、基本単位ユニット１２５が複数（本実施例では通常データ１２８ユニットおよびパリティービット１０ユニット、冗長４ユニット）が配置されるアレイブロックと制御回路１２８により構成される。

基本単位ユニット１２５は、２カラムのメモリセルアレイで構成される。データ線（ＤＴ０、ＤＢ０）には、複数のメモリセルが接続されており、たとえばメモリセルＣＥＬＬ０は、１対のＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（Ｐチャネル型ＭＯＳトランジスタ（ＭＰ００、ＭＰ０１）、Ｎチャネル型トランジスタ（ＭＮ００、ＭＮ０１）で構成される）と、前記フリップ・フロップの記憶ノードＮ０と記憶ノードＮ１とをデータ線（ＤＴ０、ＤＢ０）に接続するＮチャネル型ＭＯＳトランジスタ（ＭＮ０３、ＭＮ０４）とで構成される。

Ｎチャネル型ＭＯＳトランジスタ（ＭＮ０３、ＭＮ０４）のゲート電極には、ワード線ＳＷＤが接続される。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ００、ＭＰ０１）はN型ウエルＮＷＥＬＬ０上に形成され、Ｎチャネル型トランジスタ（ＭＮ００、ＭＮ０３）はP型ウエルＰＷＥＬＬ０上に形成され、Ｎチャネル型トランジスタ（ＭＮ０１、ＭＮ０４）はP型ウエルＰＷＥＬＬ１上に形成される。

N型ウエルとP型ウエルはLOCOS(Local Oxidation of Silicon)又はトレンチアイソレーションにより絶縁が取られる。LOCOS又はトレンチアイソレーションをそれぞれ挟んでP型ウエルＰＷＥＬＬ０、N型ウエルＮＷＥＬＬ０、P型ウエルＰＷＥＬＬ１の順に配置され、N型ウエルが二つのP型ウエルに挟まれた構成をとる。P型とN型ウエルはいずれも半導体基板上に形成された半導体領域である。

２つのＰ型ウエルを用いない構成のレイアウトではワード線方向に異なる導電型のウエルが配置されないため、ソフトエラーは伝搬されやすい。一方、本構成をとれば、ワード線方向に異なる導電型のウエルが配置され、異なる導電型のウエルの間では絶縁が取られているため、ソフトエラーは伝搬しにくくなっている。

データ線（ＤＴ１、ＤＢ１）には、複数のメモリセルが接続されており、たとえばメモリセルＣＥＬＬ１は、１対のＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１０、ＭＰ１１）、Ｎチャネル型トランジスタ（ＭＮ１０、ＭＮ１１）で構成される）と、前記フリップ・フロップの記憶ノードＮ２と記憶ノードＮ３とをデータ線（ＤＴ１、ＤＢ１）に接続するＮチャネル型ＭＯＳトランジスタ（ＭＮ１３、ＭＮ１４）とで構成される。

Ｎチャネル型ＭＯＳトランジスタ（ＭＮ１３、ＭＮ１４）のゲート電極には、サブワード線ＳＷＤが接続される。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１０、ＭＰ１１）はＮ型ウエルＮＷＥＬＬ１上に形成され、Ｎチャネル型トランジスタ（ＭＮ１０、ＭＮ１３）はＰ型ウエルＰＷＥＬＬ１上に形成され、Ｎチャネル型トランジスタ（ＭＮ１１、ＭＮ１４）はＰ型ウエルＰＷＥＬＬ２上に形成される。

LOCOS又はトレンチアイソレーションをそれぞれ挟んでP型ウエルＰＷＥＬＬ１、N型ウエルＮＷＥＬＬ１、P型ウエルＰＷＥＬＬ２の順に配置され、N型ウエルが二つのP型ウエルに挟まれた構成をとる。尚、転送ＭＯＳ（ＭＮ０３、ＭＮ０４、ＭＮ１３、ＭＮ１４）のゲートが同じワード線に接続されたＰＷＥＬＬを共有するメモリセルＣＥＬＬ０、ＣＥＬＬ１は予め、異なるアドレス(パリティー)に割り付けられている。

また、基本ユニット１２５には、センスアンプ回路（ＣＳＡ）、およびライトアンプ回路（ＣＷＡ）とイコライズ・プリチャージ回路（ＣＥＱ０、ＣＥＱ１）およびＹスイッチ回路（ＣＹＳ０、ＣＹＳ１）が含まれている。また、冗長用シフトスイッチ１１１、および冗長用デコード回路１１４も含まれる。

センスアンプ回路（ＣＳＡ）は、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ２７、ＭＰ２８）とＮチャネル型ＭＯＳトランジスタ（ＭＮ２５、ＭＮ２６）からなるフリップ・フロップとセンスアンプを活性にするＮチャネル型ＭＯＳトランジスタＭＮ２７からなるラッチ型センスアンプ回路とスイッチ回路（ＭＰ２５、ＭＰ２６）から構成される。

ＭＯＳトランジスタ（ＭＮ２７、ＭＰ２５、ＭＰ２６）のゲート電極には、センスアンプ制御信号ＳＥが接続されている。また、センスアンプの出力信号（ＳＴ０、ＳＢ０）をプリチャージするために、Pチャネル型ＭＯＳトランジスタ（ＭＰ２９、ＭＰ３０、ＭＰ３１）が配置されている。またPチャネル型ＭＯＳトランジスタ（ＭＰ２９、ＭＰ３０、ＭＰ３１）のゲート電極にはイコライズ・プリチャージ回路制御信号ＥＱが接続されている。

クロックドインバータ回路ＣＫＩＮＶ０は、センスアンプ出力ＳＢ０の値をローカルバスＬＢＵＳに出力する回路である。クロックドインバータ回路ＣＫＩＮＶ０は、制御信号（ＲＢＣ、ＲＢＣＢ）によって制御される。また、クロックドインバータ回路ＣＫＩＮＶ１はセンスアンプ出力ＳＴ０をライトアンプ回路ＣＷＡに入力する回路である。クロックドインバータ回路ＣＫＩＮＶ１は常にアクティブになるように制御信号が固定されている。

Ｙスイッチ回路ＣＹＳ０はデータ線（ＤＴ０、ＤＢ０）とセンスアンプ回路ＣＳＡをつなぐＰチャネル型ＭＯＳトランジスタ（ＭＰ０５、ＭＰ０６）とＮチャネル型ＭＯＳトランジスタ（ＭＮ０５、ＭＮ０６）からなり、制御信号（ＹＳ、ＹＳＢ）により制御される。Ｙスイッチ回路ＣＹＳ１はデータ線（ＤＴ１、ＤＢ１）とセンスアンプ回路ＣＳＡをつなぐＰチャネル型ＭＯＳトランジスタ（ＭＰ１５、ＭＰ１６）とＮチャネル型ＭＯＳトランジスタ（ＭＮ１５、ＭＮ１６）からなり、制御信号（ＹＳ、ＹＳＢ）により制御される。

ライトアンプ回路ＣＷＡは、クロックドインバータ回路（ＣＩＮＶ２、ＣＩＮＶ３）およびインバータ回路（ＩＮＶ０、ＩＮＶ１）、アンド回路ＡＮＤ０、排他的論理和回路ＸＯＲ０より構成される。制御信号ＷＢＣによってローカルバスＬＢＵＳの信号が読み出しデータＳＴ０と異なる場合のみ、データがデータ線（ＤＴ０、ＤＢ０）に伝播される。

イコライズ・プリチャージ回路ＣＥＱ０は、電源電位ＶＤＤとデータ線ＤＴ０をつなぐＰチャネル型ＭＯＳトランジスタＭＰ０２と電源電位ＶＤＤとデータ線ＤＢ０をつなぐＰチャネル型ＭＯＳトランジスタＭＰ０３およびデータ線ＤＴ０とデータ線ＤＢ０をつなぐＰチャネル型ＭＯＳトランジスタＭＰ０４より構成される。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ０２、ＭＰ０３、ＭＰ０４）のゲート電極には制御信号ＥＱが接続される。

イコライズ・プリチャージ回路CEQ1は、電源電位ＶＤＤとデータ線ＤＴ１をつなぐＰチャネル型ＭＯＳトランジスタＭＰ１２と電源電位ＶＤＤとデータ線ＤＢ１をつなぐＰチャネル型ＭＯＳトランジスタＭＰ１３およびデータ線ＤＴ１とデータ線ＤＢ１をつなぐＰチャネル型ＭＯＳトランジスタＭＰ１４より構成される。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１２、ＭＰ１３、ＭＰ１４）のゲート電極には制御信号ＥＱが接続される。

冗長用シフトスイッチ１１１は、Ｎチャネル型ＭＯＳトランジスタ（ＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４）およびPチャネル型ＭＯＳトランジスタ（ＭＰ２１、ＭＰ２２、ＭＰ２３、ＭＰ２４）より構成される。冗長用デコード回路１１４は、インバータ回路ＩＮＶ２およびオア回路ＯＲ０により構成される。

通常時は、Ｎチャネル型ＭＯＳトランジスタ（ＭＮ２１、ＭＮ２３）およびPチャネル型ＭＯＳトランジスタ（ＭＰ２１、ＭＰ２３）がオンし、Ｎチャネル型ＭＯＳトランジスタ（ＭＮ２２、ＭＮ２４）およびPチャネル型ＭＯＳトランジスタ（ＭＰ２２、ＭＰ２４）がオフしており、データ線（ＤＴ０、ＤＢ０、ＤＴ１、ＤＢ１）のデータが、センスアンプＣＳＡに入力される。

しかし、たとえば基本ユニット１２５のメモリセルに不良があった場合は、シフト選択信号１２６により、Ｎチャネル型ＭＯＳトランジスタ（ＭＮ２１、ＭＮ２３）およびPチャネル型ＭＯＳトランジスタ（ＭＰ２１、ＭＰ２３）がオフし、Ｎチャネル型ＭＯＳトランジスタ（ＭＮ２２、ＭＮ２４）およびPチャネル型ＭＯＳトランジスタ（ＭＰ２２、ＭＰ２４）がオンして、センスアンプＣＳＡは、冗長用シフト信号線（ＲＳＴＲ、ＲＳＢＲ）により、右隣の基本ユニットのデータ線と接続される。

また、冗長シフトイネーブル信号ＲＤＥＣＲがＨＩＧＨレベルとなり、基本ユニット１２５より右側の基本ユニットは同様にシフトする。また、左側にある基本ユニットのメモリセルに不良が生じた場合には、冗長シフトイネーブル信号ＲＤＥＣＬがＨＩＧＨレベルとなり、Ｎチャネル型ＭＯＳトランジスタ（ＭＮ２１、ＭＮ２３）およびPチャネル型ＭＯＳトランジスタ（ＭＰ２１、ＭＰ２３）がオフし、Ｎチャネル型ＭＯＳトランジスタ（ＭＮ２２、ＭＮ２４）およびPチャネル型ＭＯＳトランジスタ（ＭＰ２２、ＭＰ２４）がオンして、データ線（ＤＴ０、ＤＢ０、ＤＴ１、ＤＢ１）のデータが冗長用シフト信号線（ＲＳＴＬ、ＲＳＢＬ）により左隣のセンスアンプに接続され、センスアンプＣＳＡは、冗長用シフト信号線（ＲＳＴＲ、ＲＳＢＲ）により、右隣の基本ユニットのデータ線と接続される。

また、同様に冗長用シフトイネーブル信号ＲＤＥＣＲがＨＩＧＨレベルとなり、基本ユニット１２５より右側の基本ユニットも同様にシフトする。１３８ビット幅のデータを読み出すため、従来のように別マットをアクセスするより、上記のようなシフト型欠陥救済回路が有効となる。

次に読み出し動作を行う場合について図５の動作波形を用いて説明する。チップ選択信号ＣＳが“Ｈ”になるかアドレスＡＤＤが遷移すると、ＡＴＤパルスが生成され読み出し動作が開始される。マットデコード信号ＭＤＥＣにより選択されたマット（ＭＡＴ）のイコライズ・プリチャージ制御信号ＥＱがＬＯＷレベルとなり、データ線（ＤＴ、ＤＢ）のプリチャージ・イコライズが行われる。またこのときワード線ＳＷＤは全てオフとなる。

プリチャージ・イコライズ終了後、ワード線デコード信号ＷＤＥＣに基づいて、選択されたワード線ＳＷＤがオンし、データ線（ＤＴ、ＤＢ）に電位差が生じる。また、Ｙスイッチデコード信号ＹＤＥＣにより生成されるＹスイッチ制御信号（ＹＳ、ＹＳＢ）により、データ線（ＤＴ０、ＤＢ０）あるいはデータ線（ＤＴ１、ＤＢ１）のいずれかが、センスアンプ回路ＣＳＡに接続される。その後、センスアンプ制御信号ＳＥをＨＩＧＨレベルにして、センスアンプを活性化させ、読み出しデータ制信号（ＲＢＣ、ＲＢＣＢ）によって、データがローカルバスＬＢＵＳに出力される。

ローカルバスＬＢＵＳに出力されるデータは、通常データ１２８ビットとパリティービット１０ビットである。ローカルバスＬＢＵＳに出力されたデータは、選択回路１３７を通り、エラー訂正回路１４０に入力され、エラーが訂正されて、１２８ビットのデータがデータバス１４２に出力される。さらに選択回路１４５により１６ビットのデータが選択され、読み出しデータ用グローバルバスＧＲＢＵＳ０に出力され、選択回路１４７を通って、ＩＯ出力回路１４９に入力されＩＯイネーブル信号ＩＯＥＮにより、出力パッドＩＯに出力される。

データバス１４２には、センスアンプに保持されているデータが出力されつづけるため、出力されている１２８ビットのうち別の１６ビットを出力パッドＩＯに出力するように、次のサイクルでアドレスＡＤＤが変化した場合、メモリセルにアクセスすることなく選択信号１４６を切り替えるだけで、通常のアクセスより高速にデータを出力できる。

また、メモリセル（ＣＥＬＬ０、ＣＥＬＬ１）はP型ウエルＰＷＥＬＬ１を共有しており、ＰＷＥＬＬ１にα線が入射した場合、メモリセルＣＥＬＬ０とメモリセルＣＥＬＬ１は同時にデータが反転する可能性がある。しかし、同一のP型ウエルを共有するメモリセルＣＥＬＬ０とメモリセルＣＥＬＬ１は予め異なるアドレス(パリティー)に割り付けられ、同時にアクセスしないために、１ビットしか訂正できないエラー訂正回路でも訂正できる。

また、P型ウエルＰＷＥＬＬ０とP型ウエルＰＷＥＬＬ１は、N型ウエルＮＷＥＬＬ０で分離されており、P型ウエルＰＷＥＬＬ１に入射したα線がP型ウエルＰＷＥＬＬ０に影響を与えることはなく、そのためメモリセルＣＥＬＬ０の左側にあるメモリセルのデータに影響を与えることはない。このように、同一のP型ウエルを共有しないメモリセルＣＥＬＬは同時にフェイルする可能性が小さく、同時に読み出しても問題ない。

本発明においては読み出し動作を１サイクルで行うことが出来る。１サイクルとはアドレスが変化してから次に変わるまでの期間をいう。視点を変えれば、ワード線SWDの立ち上がり(立ち下がり)から次の立ち上がり(立ち下がり)までの期間であるといえる。

次に書き込み動作を行う場合について図６の動作波形を用いて説明する。
チップ選択信号ＣＳが“Ｈ”になるかアドレスが遷移と、ＡＴＤパルスが生成され読み出し動作が開始される。マットデコード信号ＭＤＥＣにより選択されたマット（ＭＡＴ）のイコライズ・プリチャージ制御信号ＥＱがＬＯＷレベルとなり、データ線（ＤＴ、ＤＢ）のプリチャージ・イコライズが行われる。またこのときワード線ＳＷＤは全てオフとなる。

プリチャージ・イコライズ終了後、ワードデコード信号ＷＤＥＣに基づいて、選択されたワード線ＳＷＤがオンし、データ線（ＤＴ、ＤＢ）に電位差が生じる。また、Ｙスイッチデコード信号ＹＤＥＣにより生成されるＹスイッチ制御信号（ＹＳ、ＹＳＢ）により、データ線（ＤＴ０、ＤＢ０）あるいはデータ線（ＤＴ１、ＤＢ１）のいずれかが、センスアンプ回路ＣＳＡに接続されている。

その後、センスアンプ制御信号ＳＥをＨＩＧＨレベルにして、センスアンプを活性化させ、読み出しデータ制御信号（ＲＢＣ、ＲＢＣＢ）によって、データがローカルバスＬＢＵＳに出力される。

ローカルバスＬＢＵＳに出力されるデータは、通常データ１２８ビットとパリティービット１０ビットである。ローカルバスＬＢＵＳに出力されたデータは、選択回路１３７を通り、エラー訂正回路１４０に入力され、エラーが訂正された１２８ビットのデータがデータバス１４２に出力される。出力されたデータは書き込みデータ生成回路１４３に入力される。

また、１６ビットの書き込みデータが入力パッドＩＯより書き込みデータ用グローバルバスＧＷＢＵＳを通って書き込みデータ生成回路１４３に入力されている。選択信号１４１に基づいて、エラー訂正されたデータの一部（１６ビット）が１６ビットの書き込みデータ用グローバルバスＧＷＢＵＳのデータと入れ替えられ、書き込みデータＷＤＴとして出力される。

書き込みデータＷＤＴは、１２８ビットのデータであり、パリティービット生成回路１３０によって、１０ビットのパリティービットが生成される。生成されたパリティービットＨＷＤＴおよび書き込みデータＷＤＴは、書き込みデータ駆動回路１３３により、書き込みデータ制御信号ＷＢＣ０によってローカルバスＬＢＵＳに戻される。ローカルバスには読み出されたデータが残っているため、値が変化したデータ（入力パッドＩＯからの書き込みデータ１６ビット、パリティービット１０ビット、エラー訂正された１ビット）に対応するローカルバスＬＢＵＳの値のみが変化する。

ライトアンプ回路ＣＷＡは、書き込みデータ制御信号ＷＢＣによって活性化され、また読み出したデータはラッチ型センスアンプＣＳＡに保持されている。保持されている読み出しデータと異なるデータがローカルバスＬＢＵＳに存在する場合（入力パッドＩＯからの書き込みデータ１６ビット、パリティービット１０ビット、エラー訂正された１ビットに対応）のみデータ線（ＤＴ、ＤＢ）にデータが入力され、メモリセルＣＥＬＬにデータが書き込まれる。

このように、データに変化のない場合にはローカルバスＬＢＵＳおよびデータ線が遷移しないために消費電力を低減できる。また、ローカルバスＬＢＵＳに戻されるデータ全てをメモリセルＣＥＬＬに書き込んでもよい。本発明においては書き込み動作を１サイクルで行うことが出来る。１サイクルとはアドレスが変化してから次に変わるまでの期間をいう。視点を変えれば、ワード線SWDの立ち上がり(立ち下がり)から次の立ち上がり(立ち下がり)までの期間であるといえる。

〈実施例３〉
実施例２で示したシフト型欠陥救済回路付きメモリマットＭＡＴは、図７及び図８に示したような電流救済回路を加えた回路２１０に置きかえることも可能である。図７と図８はＡＡ’を境界としてつなぎ合わせたものである。

マットＭＡＴ回路２１０について図７及び図８を用いて説明する。マット（ＭＡＴ）は、基本単位セットＳＥＴが複数配置されるアレイブッロクと制御回路２１２、救済セットＳＥＴを指定するデコーダ回路２１３により構成される。

基本単位セットＳＥＴは、複数のユニットＵＮＩＴ（本実施例では４ユニット（ＵＮＩＴ０、ＵＮＩＴ１、ＵＮＩＴ２、ＵＮＩＴ３）と制御回路ＳＥＴＣＮＴで構成される。ユニットＵＮＩＴは複数列のメモリセルアレイ（本実施例では２列）とメモリセル給電回路２１１、イコライズ・プリチャージ回路（ＣＥＱ０、ＣＥＱ１）、カラムスイッチ（ＣＲＹＳ０、ＣＲＹＳ１）、センスアンプＣＳＡ、ライトアンプＣＷＡより構成される。

データ線（ＤＴ０、ＤＢ０）には、複数のメモリセルＣＥＬＬが接続されており、たとえばメモリセルＣＥＬＬ０は、１対のＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（Ｐチャネル型ＭＯＳトランジスタ（ＭＰ００、ＭＰ０１）、Ｎチャネル型トランジスタ（ＭＮ００、ＭＮ０１）で構成される）と、前記フリップ・フロップの記憶ノードＮ０と記憶ノードＮ１とをデータ線（ＤＴ０、ＤＢ０）に接続するＮチャネル型ＭＯＳトランジスタ（ＭＮ０３、ＭＮ０４）とで構成される。Ｎチャネル型ＭＯＳトランジスタ（ＭＮ０３、ＭＮ０４）のゲート電極には、ワード線ＳＷＤが接続される。

データ線（ＤＴ１、ＤＢ１）には、複数のメモリセルＣＥＬＬが接続されており、たとえばメモリセルＣＥＬＬ１は、１対のＣＭＯＳインバータの入力と出力が互いに接続されて構成されるフリップ・フロップ（Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１０、ＭＰ１１）、Ｎチャネル型トランジスタ（ＭＮ１０、ＭＮ１１）で構成される）と、前記フリップ・フロップの記憶ノードＮ２と記憶ノードＮ３とをデータ線（ＤＴ１、ＤＢ１）に接続するＮチャネル型ＭＯＳトランジスタ（ＭＮ１３、ＭＮ１４）とで構成される。Ｎチャネル型ＭＯＳトランジスタ（ＭＮ１３、ＭＮ１４）のゲート電極には、サブワード線ＳＷＤが接続される。

センスアンプ回路（ＣＳＡ）は、Ｐチャネル型ＭＯＳトランジスタ（ＭＰ２７、ＭＰ２８）とＮチャネル型ＭＯＳトランジスタ（ＭＮ２５、ＭＮ２６）からなるフリップ・フロップとセンスアンプ活性を制御するＮチャネル型ＭＯＳトランジスタＭＮ２７からなるラッチ型センスアンプ回路とスイッチ回路（ＭＰ２５、ＭＰ２６）から構成される。ＭＯＳトランジスタ（ＭＮ２７、ＭＰ２５、ＭＰ２６）のゲート電極には、センスアンプ制御信号ＳＥが接続されている。

また、センスアンプの出力信号（ＳＴ０、ＳＢ０）をプリチャージするために、Pチャネル型ＭＯＳトランジスタ（ＭＰ２９、ＭＰ３０、ＭＰ３１）が配置されている。またPチャネル型ＭＯＳトランジスタ（ＭＰ２９、ＭＰ３０、ＭＰ３１）のゲート電極にはイコライズ・プリチャージ回路制御信号ＥＱが接続されている。

クロックドインバータ回路ＣＫＩＮＶ０は、センスアンプ出力ＳＢ０の値をローカルバスＬＢＵＳに出力する回路である。クロックドインバータ回路ＣＫＩＮＶ０は、制御信号（ＲＢＣ、ＲＢＣＢ）によって制御される。また、クロックドインバータ回路ＣＫＩＮＶ１はセンスアンプ出力ＳＴ０に接続されている。クロックドインバータ回路ＣＫＩＮＶ１は常にアクティブになるように制御信号が固定されている。

カラムスイッチ回路ＣＲＹＳ０はデータ線（ＤＴ０、ＤＢ０）とセンスアンプ回路ＣＳＡをつなぐＰチャネル型ＭＯＳトランジスタ（ＭＰ５０、ＭＰ５２）とＮチャネル型ＭＯＳトランジスタ（ＭＮ５０、ＭＮ５２）からなり、制御信号（ＮＹＡＴ、ＮＹＡＢ）により制御される正常スイッチと、データ線（ＤＴ０、ＤＢ０）と隣のセット（ＳＥＴ（ｎ＋１））内のセンスアンプ回路ＣＳＡをつなぐＰチャネル型ＭＯＳトランジスタ（ＭＰ５１、ＭＰ５３）とＮチャネル型ＭＯＳトランジスタ（ＭＮ５１、ＭＮ５３）からなり、制御信号（ＲＹＡＴ、ＲＹＡＢ）により制御される救済スイッチより構成される。

つまり、２つのセットＳＥＴ(ｎ、ｎ＋１)の第１データ線対(ＤＴ，ＤＢ)と第２データ線対(ＤＴ，ＤＢ)にはそれぞれ第１と第２センスアンプ（ＣＳＡ)が接続されているにもかかわらず、カラムスイッチ回路(ＣＲＹＳ)により第１データ線対の出力か第２データ線対の出力の一方を選択して第１センスアンプに入力する構成をとる。第１データ線対の出力が選択されるのはシフトする方向の手前(ｎ−１)又は自己のセット(ｎ)内に不良がない時であり、第２データ線対の出力が選択されるのはシフトする方向の手前(ｎ−１)又は自己のセット(ｎ)内に不良があった場合である。

カラムスイッチ回路ＣＲＹＳ１はデータ線（ＤＴ１、ＤＢ１）とセンスアンプ回路ＣＳＡをつなぐＰチャネル型ＭＯＳトランジスタ（ＭＰ６０、ＭＰ６２）とＮチャネル型ＭＯＳトランジスタ（ＭＮ６０、ＭＮ６２）からなり、制御信号（ＮＹＢＴ、ＮＹＢＢ）により制御される正常スイッチと、データ線（ＤＴ１、ＤＢ１）と隣のセット（ＳＥＴ（ｎ＋１））内のセンスアンプ回路ＣＳＡをつなぐＰチャネル型ＭＯＳトランジスタ（ＭＰ６１、ＭＰ６３）とＮチャネル型ＭＯＳトランジスタ（ＭＮ６１、ＭＮ６３）からなり、制御信号（ＲＹＢＴ、ＲＹＢＢ）により制御される救済スイッチより構成される。

ライトアンプ回路ＣＷＡは、クロックドインバータ回路（ＣＩＮＶ２、ＣＩＮＶ３）およびインバータ回路（ＩＮＶ１）より構成される。制御信号ＷＢＣによってデータがデータ線（ＤＴ０、ＤＢ０）またはデータ線（ＤＴ１、ＤＢ１）に伝播される。

イコライズ・プリチャージ回路ＣＥＱ０は、電源電位ＶＤＤとデータ線ＤＴ０をつなぐＰチャネル型ＭＯＳトランジスタＭＰ０２と電源電位ＶＤＤとデータ線ＤＢ０をつなぐＰチャネル型ＭＯＳトランジスタＭＰ０３およびデータ線ＤＴ０とデータ線ＤＢ０をつなぐＰチャネル型ＭＯＳトランジスタＭＰ０４より構成される。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ０２、ＭＰ０３、ＭＰ０４）のゲート電極には制御信号ＥＱが接続される。

イコライズ・プリチャージ回路ＣＥＱ１は、電源電位ＶＤＤとデータ線ＤＴ１をつなぐＰチャネル型ＭＯＳトランジスタＭＰ１２と電源電位ＶＤＤとデータ線ＤＢ１をつなぐＰチャネル型ＭＯＳトランジスタＭＰ１３およびデータ線ＤＴ１とデータ線ＤＢ１をつなぐＰチャネル型ＭＯＳトランジスタＭＰ１４より構成される。Ｐチャネル型ＭＯＳトランジスタ（ＭＰ１２、ＭＰ１３、ＭＰ１４）のゲート電極には制御信号ＥＱが接続される。

メモリセル給電回路２１１は、電源電位ＶＤＤとメモリセルの電源線ＶＤＤＭとをつなぐＰチャネル型ＭＯＳトランジスタＭＰ５０で構成される。Ｐチャネル型ＭＯＳトランジスタＭＰ５０のゲート電極にはメモリセルへの電圧給電を制御する信号ＰＷＲＯＦＦが接続される。尚、本実施例ではメモリセル給電回路２１１を高電位側の電源電位ＶＤＤとメモリセル内のＰチャネル型ＭＯＳトランジスタ(ＭＰ００，ＭＰ０１，ＭＰ１０，ＭＰ１１)のソース側に供給される電源線ＶＤＤＭとの間に接続したが、低電位側の電源電位(接地電位)とメモリセル内の駆動Ｎチャネル型ＭＯＳトランジスタ(ＭＮ００，ＭＮ０１，ＭＮ１０，ＭＮ１１)のソース側に供給される線との間に設けてもよい。

この際メモリセル給電回路はＮチャネル型ＭＯＳトランジスタで構成され、インバータＩＮＶ２４は不要となり、ナンドゲートＮＡＮＤ４の出力をそのまま受ける。また、面積の増加となるが、確実に電流リークを遮断するためには、高電位側及び低電位側両方にメモリセル給電回路を設けることもできる。

メモリセル内の消費電力を抑えるため、メモリセルの動作電位を供給する線と電源線との間にソース・ドレイン経路を有するＭＯＳトランジスタからなるスイッチを設け、スタンバイ(非選択)時に遮断(オフ状態に)する構成を取る場合には、スイッチを設けていない電源線との間にメモリセル給電回路を設け、スイッチを形成するＭＯＳトランジスタと異なる導電型のＭＯＳトランジスタを用いることになる。

スタンバイ時に遮断させるためのスイッチには面積効率の関係上、低電位側の電源電位(接地電位)とメモリセル内の駆動ＭＯＳトランジスタとの間にソース・ドレイン経路を設けたＮチャネル型ＭＯＳトランジスタを取る構成が多い。そのため、低電位側の電源電位とメモリセル内の駆動ＭＯＳトランジスタとの間にメモリセル給電回路を設けると、直列に２段のＭＯＳトランジスタが挿入されることになり、メモリセルの動作速度が抑えられる恐れがあるため、高電位側とメモリセル内の負荷ＭＯＳトランジスタとの間にメモリセル給電回路を設ける本実施例の構成を取ることが有利となる。

制御回路ＳＥＴＣＮＴは、救済セットＳＥＴを指定するデコーダ回路２１３からのデコード信号（ＲＤＥＣ０、ＲＤＥＣ１、ＲＥＮ）をデコードするナンド回路ＮＡＮＤ４と、ナンド回路ＮＡＮＤ４の出力とセットＳＥＴ（ｎ＋１）がシフトしたことを示す信号ＲＤＥＣＲとのアンドをとってセットＳＥＴ（ｎ−１）に伝える信号ＲＤＥＣＬを生成する回路ＡＮＤ１と、ナンド回路ＮＡＮＤ４の出力を反転させて電流救済信号ＰＷＲＯＦＦを生成するインバータ回路ＩＮＶ２４と、信号ＲＤＥＣＲを反転させる回路ＩＮＶ２６と、イコライズを電流救済時中止するオア回路ＯＲ１と、救済情報とＹ選択信号（ＹＳＡ、ＹＳＢ）を基にカラムスイッチ回路（ＣＲＹＳ０、ＣＲＹＳ１）を制御する回路（ＮＡＮＤ２０、ＮＡＮＤ２１、ＮＡＮＤ２２、ＮＡＮＤ２３、ＩＮＶ２０、ＩＮＶ２１、ＩＮＶ２２、ＩＮＶ２３）より構成される。

制御回路２１２は基本クロックＡＴＤ、マットデコード信号ＭＤＥＣ、ワード線デコード信号ＷＤＥＣ、Ｙスイッチデコード信号ＹＤＥＣ、書き込み選択信号ＷＥを基に制御信号（ＳＷＤ、ＥＱ、ＳＥ、ＲＢＣ、ＲＢＣＢ、ＷＢＣ、ＷＢＣＢＹＳＡ、ＹＳＢ）を生成する。

救済セットＳＥＴを指定するデコーダ回路２１３は、ヒューズＦＵＳＥからの信号を基にデコード回路Ｄｅｃｏｄｅによりデコードし信号（ＲＤＥＣ０、ＲＤＥＣ１、ＲＥＮ）を生成する。

たとえばセットＳＥＴ（ｎ）のメモリセルに不良があった場合は、ナンド回路ＮＡＮＤ４の出力がローレベル“Ｌ”となり、セットＳＥＴ（ｎ）内のカラムスイッチ回路（ＣＲＹＳ０、ＣＲＹＳ１）のＭＯＳトランジスタすべてがオフし、またイコライズ・プリチャージ回路（ＣＥＱ０、ＣＥＱ１）の全てのトランジスタがオフし、メモリセル給電用Ｐチャネル型ＭＯＳトランジスタ(ＭＰ５０)もオフする。この結果セットＳＥＴ（ｎ）内のメモリセルには給電がなくなり、欠陥不良による電流リークが流れなくなる。

またカラムスイッチが遮断されているため、アクセスも不可となる。セットＳＥＴ（ｎ）内のセンスアンプ回路ＣＳＡおよびライトアンプ回路ＣＷＡは、冗長シフトイネーブル信号ＲＤＥＣＲがＬＯＷレベルとなり、ＳＥＴ（ｎ−１）内のメモリセルに接続される。また、セットＳＥＲ（ｎ−１）内のセンスアンプ回路ＣＳＡおよびライトアンプ回路ＣＷＡは、セットＳＥＲ（ｎ−２）内のメモリセルに接続される。このように、セットＳＥＴ（ｎ−１）より左側のセットも同様にシフトする。読み出しおよび書きこみ動作に関しては、実施例２の場合と同一である。

本願発明は、半導体記憶装置、特にＳＲＡＭ、システムＬＳＩに搭載されるオンチップメモリに利用することができる。

実施例１に係わる半導体装置集積回路の回路図。 実施例１に係わる半導体装置集積回路の回路図。 実施例２に係わる半導体装置集積回路の回路図。 実施例２に係わる半導体装置集積回路の回路図。 実施例２に係わる半導体装置集積回路の読み出し時の動作波形。 実施例２に係わる半導体装置集積回路の書き込み時の動作波形。 実施例３に係わる半導体装置集積回路の回路図。 実施例３に係わる半導体装置集積回路の回路図。

符号の説明

ＭＮ……Ｎチャネル型ＭＯＳトランジスタ
ＭＮ……Ｐチャネル型ＭＯＳトランジスタ
ＣＥＬＬ……ＳＲＡＭメモリセル
ＰＢ……パリティビット
ＤＡＴＡ……データ
ＭＣＬ……メモリカラム
ＴＥＳＴ……テスト用回路
ＩＮＶ……インバータ回路
ＣＫＩＮＶ……クロックドインバータ回路
ＮＡＮＤ……ナンド回路
ＡＮＤ……アンド回路
ＮＯＲ……ノア回路
ＯＲ……オア回路
ＸＯＲ……排他的論理和回路
Ｎ……接続ノード
ＶＤＤ……電源電位
ＶＳＳ……接地電位
ＭＡＴ、１１０、２１０……メモリマット
ＭＢ、ＢＬＯＣＫ……メモリブロック
ＭＣＬ……メモリカラム
ＣＳＡ……ラッチ型センスアンプ回路
ＤＴ、ＤＢ……データ線
ＳＷＤ……ワード線
ＥＱ……イコライズ・プリチャージ回路制御信号
ＣＥＱ……イコライズ・プリチャージ回路
ＹＳ、ＹＳＢ、ＹＳＡ……Ｙスイッチ制御信号
ＣＹＳ……Ｙスイッチ回路
ＳＥ…センスアンプ制御信号
ＣＳＡ…センスアンプ回路
ＳＴ０、ＳＢ０…センスアンプ出力信号
ＣＷＡ…ライトアンプ回路
ＲＢＣ、ＲＢＣＢ……読み出しデータ制御信号
ＷＢＣ……書き込みデータ制御信号
ＬＢＵＳ……ローカルバス
ＤＡＴＡＬＢＵＳ……データ用ローカルバス
ＰＬＢＵＳ……パリティ用ローカルバス
ＷＤＣＲＴ……書き込みデータ生成回路
ＲＤＥＣＬ、ＲＤＥＣＲ……冗長用シフトイネーブル信号
ＲＳＴＬ、ＲＳＢＬ、ＲＳＴＲ、ＲＳＢＲ……冗長用シフト信号線
ＧＲＢＵＳ……読み出しデータ用グローバルバス
ＧＷＢＵＳ……書き込みデータ用グローバルバス
ＷＤＴ……書き込みデータ
ＨＷＤＴ……書き込み用パリティービット
ＩＯ……入出力パッド
ＩＯＥＮ……ＩＯイネーブル信号
ＡＤＤ……アドレス
ＷＥ、／ＷＥ……書き込み選択信号
ＷＤＥＣ……ワード線デコード信号
ＭＤＥＣ……マットデコード信号
ＹＤＥＣ……Ｙスイッチデコード信号
ＡＴＤ……ＡＴＤパルス
ＰＷＥＬＬ……Ｐ型ウエル
ＮＷＥＬＬ……Ｎ型ウエル
１１１……冗長用シフト回路
１１４……冗長用デコード回路
１２５、ＵＮＩＴ……基本ユニット
１２６、ＲＤＥＣ、ＲＥＮ……シフト選択信号
１２８、２１２……制御回路
ＰＢＣＲＴ、１３０……パリティービット生成回路
１３３、１３４……書き込みデータ駆動回路
１３７、１４４、１４７……選択回路
１３８、１４１、１４６、１５６……選択信号
１３９、１４２……データバス
ＥＣＣＣＲＴ、１４０……エラー訂正回路
１４３……書き込みデータ生成回路
ＥＣＣＢＬＫ、１４５、１５３……エラー訂正ブロック
１４９……ＩＯ出力回路
ＣＴＬＢ、１６０……コントロール回路
２００……ＥＣＣ付きＳＲＡＭ
ＳＥＴ……セット
ＳＥＴＣＮＴ……制御回路
ＰＷＲＯＦＦ……メモリセル電圧給電制御信号
ＶＤＤＭ……メモリセル電源線
２１１……メモリセル給電回路
２１３……救済セットＳＥＴ指定デコーダ回路
ＦＵＳＥ……ヒューズ
ＮＹＡ、ＮＹＢ……カラムスイッチ制御信号
ＲＹＡ、ＲＹＢ……カラムスイッチ制御信号
ＣＲＹＳ……カラムスイッチ回路。

Claims (10)

1. ワード線と、
   上記ワード線に接続された第１メモリセル及び第２メモリセルと、
   上記第１メモリセルに接続される第１データ線対と、
   上記第２メモリセルに接続される第２データ線対とを具備し、
   上記第１メモリセルは、
   Ｎチャネル型の第１ＭＯＳトランジスタとＰチャネル型の第２ＭＯＳトランジスタとを有する第１ＣＭＯＳインバータと、
   Ｎチャネル型の第３ＭＯＳトランジスタとＰチャネル型の第４ＭＯＳトランジスタとを有する第２ＣＭＯＳインバータと、
   上記第１ＣＭＯＳインバータの出力と上記第１データ線対の一方との間に設けられたＮチャネル型の第１転送ＭＯＳトランジスタと、
   上記第２ＣＭＯＳインバータの出力と上記第１データ線対の他方との間に設けられたＮチャンネル型の第２転送ＭＯＳトランジスタとを有し、
   上記第１及び第２ＣＭＯＳインバータの出力と入力は、互いに接続され、
   上記第２メモリセルは、
   Ｎチャネル型の第５ＭＯＳトランジスタとＰチャネル型の第６ＭＯＳトランジスタとを有する第３ＣＭＯＳインバータと、
   Ｎチャネル型の第７ＭＯＳトランジスタとＰチャネル型の第８ＭＯＳトランジスタとを有する第４ＣＭＯＳインバータと、
   上記第３ＣＭＯＳインバータの出力と上記第２データ線対の一方との間に設けられたＮチャネル型の第３転送ＭＯＳトランジスタと、
   上記第４ＣＭＯＳインバータの出力と上記第２データ線対の他方との間に設けられたＮチャンネル型の第４転送ＭＯＳトランジスタとを有し、
   上記第３及び第４ＣＭＯＳインバータの出力と入力は、互いに接続され、
   上記第１ＭＯＳトランジスタ及び上記第１転送ＭＯＳトランジスタは、第１Ｐ型ウェルに形成され、
   上記第２ＭＯＳトランジスタ及び上記第４ＭＯＳトランジスタは、第１Ｎ型ウェルに形成され、
   上記第３ＭＯＳトランジスタ、上記第２転送ＭＯＳトランジスタ、上記第５ＭＯＳトランジスタ、及び上記第３転送ＭＯＳトランジスタは、第２Ｐ型ウェルに形成され、
   上記第６ＭＯＳトランジスタ及び上記第８ＭＯＳトランジスタは、第２Ｎ型ウェルに形成され、
   上記第７ＭＯＳトランジスタ及び上記第４転送トランジスタは、第３Ｐ型ウェルに形成され、
   上記第１Ｎ型ウェルは、上記第１Ｐ型ウェル及び上記第２Ｐ型ウェルの間に設けられ、
   上記第２Ｎ型ウェルは、上記第２Ｐ型ウェル及び上記第３Ｐ型ウェルの間に設けられ、
   上記第１メモリセルと上記第２メモリセルは、異なるアドレスに割り当てられ、異なるタイミングでエラー訂正されることを特徴とする半導体装置。
2. 請求項１の半導体装置において、
   上記半導体装置は、上記第１データ線対及び上記第２データ線対に接続されるローカルデータ線と、
   上記第１データ線対と上記ローカルデータ線対の間に設けられる第１Ｙスイッチ回路と、
   上記第２データ線対と上記ローカルデータ線対の間に設けられる第２Ｙスイッチ回路とを更に具備し、
   上記第１Ｙスイッチ回路及び第２Ｙスイッチ回路は、並列して選択されないことを特徴とする半導体装置。
3. 請求項２の半導体装置において、
   上記半導体装置は、上記第１及び第Ｙスイッチ回路と上記ローカルデータ線の間に設けられたセンスアンプ回路を更に具備することを特徴とする半導体装置。
4. 請求項２又は３の半導体装置において、
   上記半導体装置は、上記ローカルデータ線に接続されるエラー訂正回路を更に具備することを特徴とする半導体装置。
5. 請求項２乃至４のいずれか一つの半導体装置において、
   上記半導体装置は、上記エラー訂正回路に接続されたグローバルバスを更に具備し、
   上記グローバルバスのバス幅は、上記ローカルバスのバス幅より小さいことを特徴とする半導体装置。
6. 請求項５において、
   上記グローバルバスは、上記第１及び第２データ線対が延在する方向に延在することを特徴とする半導体装置。
7. 請求項２乃至６のいずれか一つにおいて、
   上記ローカルバスは、上記ワード線が延在する方向に延在することを特徴とする半導体装置。
8. 複数のワード線と、
   上記複数のワード線に接続された複数のメモリセルとを具備し、
   上記複数のメモリセルの夫々は、半導体基板に設けられた２つのＰ型ウエルと、上記２つのＰ型ウェルに挟まれたＮ型ウェルに形成され、
   上記複数のメモリセルのうち隣り合う２つのメモリセルは、上記２つのＰ型ウェルのうち一方のＰ型ウェルを共有し、
   上記２つのＰ型ウェルのうち一方のＰ型ウェルを共有した２つのメモリセルは、夫々異なるアドレスに割り当てられ、異なるタイミングでエラー訂正されることを特徴とする半導体装置。
9. 請求項８において、
   上記２つのＰ型ウェルのうち一方のＰ型ウェルを共有した２つのメモリセルの一方は、第１データ線対に接続され、
   上記２つのＰ型ウェルのうち一方のＰ型ウェルを共有した２つのメモリセルの他方は、第２データ線対に接続され、
   上記第１データ線対及び上記第２データ線対は、並列して選択されないことを特徴とする半導体装置。
10. 請求項９において、
    上記第１データ線対及び上記第２データ線対に接続されるローカルビット線と、
    上記ローカルビット線対に接続されるエラー訂正回路を更に具備することを特徴とする半導体装置。

Images