KR100511047B1 - 반도체 메모리 테스트 방법 및 이를 수행하기 위한 장치,테스트용 반도체 메모리 - Google Patents
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Abstract
반도체 메모리를 테스트하기 위해서, 제 1 테스트 모드로 프로그래밍(programing)한다. 상기 제 1 테스트 모드에 따라 상기 반도체 메모리를 세팅한다. 상기 제 1 테스트 모드에 따라 제 1 테스트 데이터를 메모리 코어에 라이트(write)한다. 상기 메모리 코어에 쓰여진 상기 제 1 테스트 데이터를 리드(read)한다. 상기 리드된 제 1 테스트 데이터를 조합하여 제 1 테스트 출력 값을 가지는 제 1 테스트 출력 신호를 발생시킨다. 상기 제 1 테스트 출력 값과 제 1 기댓값을 비교하여 제 1 에러 판단 신호를 발생시킨다. 패리티 비트에 해당하는 셀이 일반 셀들과 병합되므로, 테스트 시간이 단축된다.
Description
본 발명은 반도체 메모리 테스트 방법, 이를 수행하기 위한 반도체 메모리 테스트 장치 및 테스트 용 반도체 메모리에 관한 것으로, 더욱 상세하게는 테스트 시간을 줄일 수 있는 반도체 메모리 테스트 방법, 이를 수행하기 위한 반도체 메모리 테스트 장치 및 테스트 용 반도체 메모리에 관한 것이다.
반도체 메모리 테스트 장치는 반도체 메모리에 불량이 발생하였는지의 여부를 여러 가지 테스트 방법들을 이용하여 테스트한다. 예를 들어, 상기 방법은 병렬 비트 테스트(Parallel Bit Test, PBT)이다. 상기 PBT는 적은 수의 데이터 핀을 이용하여 다수의 셀들을 테스트하는 테스트 방법이다. 종래의 반도체 메모리는 칼럼(column) 당 짝수개의 셀들을 포함하였다. 또한, 상기 데이터 핀의 수는 짝수이었다. 그러므로, 종래의 반도체 메모리 테스트 방법은 상기 짝수 개의 데이터 핀을 이용하여 상기 셀들을 테스트할 수 있었다. 그러나, 네트워크 디램(network DRAM)에는 상기 방법을 적용할 수 없다. 왜냐하면, 상기 네트워크 디램은 상기 셀들 외에 패리티에 상응하는 셀을 더 포함하기 때문이다. 그러므로, 상기 네트워크 디램을 테스트하기 위해서, 상기 반도체 메모리 테스트 장치는 데이터 핀을 추가하여 홀수 개의 데이터 핀을 이용해야 한다. 그러나, 테스트를 위한 데이터 핀의 수가 증가되는 경우, 테스트 시간이 증가된다. 그러므로, 상기 데이터 핀의 수를 증가시키지 않으면서도 테스트 시간을 줄일 수 있는 반도체 메모리 테스트 방법, 이를 수행하기 위한 장치 및 상기 테스트를 위한 반도체 메모리가 요구된다.
본 발명의 제 1 목적은 테스트 시간을 줄일 수 있는 반도체 메모리 테스트 방법을 제공하는 것이다.
본 발명의 제 2 목적은 상기 반도체 메모리 테스트 방법을 수행하는데 특히 적합한 반도체 메모리 테스트 장치를 제공하는 것이다.
본 발명의 제 3 목적은 상기 반도체 메모리 테스트 방법에 적합한 반도체 메모리를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따른 반도체 메모리 테스트 방법은 제 1 테스트 모드로 프로그래밍(programing)한다. 상기 제 1 테스트 모드에 따라 반도체 메모리를 세팅한다. 상세하게는, 상기 제 1 테스트 모드에 따라 상기 반도체 메모리에 포함된 비트 라인들 중 소정의 비트 라인들을 병합(merging)시킨다. 상기 제 1 테스트 모드에 따라 제 1 테스트 데이터를 상기 반도체 메모리의 메모리 코어에 포함된 비트 라인들에 상응하는 셀들에 라이트(write)한다. 상기 셀들에 쓰여진 상기 제 1 테스트 데이터를 리드(read)하고, 상기 리드된 제 1 테스트 데이터를 조합하여 제 1 테스트 출력 값을 가지는 제 1 테스트 출력 신호를 발생시킨다. 상기 제 1 테스트 출력 값과 제 1 기댓값을 비교하여 제 1 에러 판단 신호를 발생시킨다.
본 발명의 바람직한 일 실시예에 따른 반도체 메모리 테스트 방법은 칼럼 당 패리티 비트를 포함한 홀수개의 비트라인을 가진 반도체 메모리에서 각 칼럼 단위로 상기 패리티 비트와 나머지 짝수개의 비트라인 중 어느 하나를 합병하여 제 1 테스트 모드로 세팅한다. 각 칼럼 당 상기 합병에 의한 짝수개의 비트라인들의 셀들에 짝수개의 데이터가 라이트(write)된다. 상기 셀들에 쓰여진 상기 데이터를 리드(read)하여 기댓값과 비교함에 의해 제 1 에러 판단 신호가 발생된다. 상기 에러판단에 의해 에러 판단된 각 칼럼에 대해 상기 패리티 비트의 합병을 해제하는 제2테스트모드로 세팅된다. 에러 판단된 각 칼럼 당 패리티 비트를 제외한 짝수개의 비트라인들의 셀들에 짝수개의 데이터가 쓰여진다. 상기 에러 판단된 각 칼럼의 셀들에 쓰여진 상기 데이터를 리드(read)하여 기댓값과 비교함에 의해 제 2 에러 판단 신호가 발생된다.
본 발명의 바람직한 일 실시예에 따른 반도체 메모리 테스트 방법은 제 1 테스트 모드로 반도체 메모리 테스트 장치를 프로그래밍(programing)한다. 상기 제 1 테스트 모드에 따라 반도체 메모리의 메모리 코어에 포함된 복수의 비트 라인들 중 소정의 비트 라인을 병합(merging)시킨다. 상기 제 1 테스트 모드에 따라 제 1 테스트 데이터를 상기 비트 라인들에 상응하는 셀들에 라이트(write)한다. 상기 셀들에 쓰여진 상기 제 1 테스트 데이터를 리드(read)한다. 상기 리드된 제 1 테스트 데이터를 배타적 부논리합시켜 제 1 조합 데이터를 출력한다. 상기 제 1 조합 데이터를 논리곱시켜 제 2 조합 데이터를 출력한다. 상기 제 2 조합 데이터를 논리곱시켜 제 1 테스트 출력 값을 출력한다. 상기 제 1 테스트 출력 값과 제 1 기댓값을 비교하여 제 1 에러 판단 신호를 발생시킨다.
본 발명의 바람직한 일 실시예에 따른 테스트용 반도체 메모리는 메모리 코어, 데이터 라이팅부, 엠알에스부, 제어부 및 출력부를 포함한다. 상기 메모리 코어는 셀들을 상응하는 복수의 비트 라인들을 포함한다. 상기 데이터 라이팅부는 반도체 메모리 테스트 장치로부터 제공된 테스트 신호의 테스트 데이터를 상기 셀들에 라이트(write)한다. 상기 엠알에스부(mode register set section)는 세팅 신호를 이용하여 테스트 모드로 세팅시키는 테스트 커맨드를 발생시킨다. 상기 제어부는 상기 테스트 커맨드에 따라 상기 비트 라인들을 상기 테스트 모드로 세팅한다. 상기 출력부는 상기 셀들에 쓰여진 테스트 데이터를 리드하고, 상기 리드된 테스트 데이터를 조합하여 테스트 출력 값을 가지는 테스트 출력 신호를 발생시킨다.
본 발명의 바람직한 일 실시예에 따른 테스트용 반도체 메모리는 메모리 코어, 데이터 라이팅부, 엠알에스부, 제어부 및 출력부를 포함한다. 상기 메모리 코어는 셀들에 상응하는 복수의 비트 라인들을 포함한다. 상기 데이터 라이팅부는 반도체 메모리 테스트 장치로부터 제공된 제 1 테스트 신호의 상기 제 1 테스트 데이터와 제 2 테스트 신호의 상기 제 2 테스트 데이터를 상기 비트 라인들에 상응하는 상기 셀들에 라이트(write)한다. 상기 엠알에스부는 제 1 세팅 신호를 이용하여 제 1 테스트 모드로 세팅시키는 제 1 테스트 커맨드를 발생시키고, 제 2 세팅 신호를 이용하여 제 2 테스트 모드로 세팅시키는 제 2 테스트 커맨드를 발생시킨다. 상기 제어부는 상기 제 1 테스트 커맨드에 따라 상기 비트 라인들 중 소저의 비트 라인들을 병합시키고, 상기 제 2 테스트 커맨드에 따라 상기 병합된 비트 라인들을 해제시킨다. 상기 출력부는 상기 셀들에 쓰여진 제 1 테스트 데이터 및 제 2 테스트 데이터들을 리드(read)하고, 상기 리드된 제 1 테스트 데이터를 조합하여 제 1 테스트 출력 값을 가지는 제 1 테스트 출력 신호를 발생시키며, 상기 리드된 제 2 테스트 데이터를 조합하여 제 2 테스트 출력 값을 가지는 제 2 테스트 출력 신호를 발생시킨다.
본 발명의 바람직한 일 실시예에 따른 반도체 메모리 테스트 장치는 프로그래밍부, 세팅부, 신호 제공부, 신호 수신부 및 에러 판단부를 포함한다. 상기 프로그래밍부는 테스트 모드로 프로그래밍(programing)한다. 상기 세팅부는 상기 프로그래밍에 따라 반도체 메모리에 포함된 복수의 비트 라인들을 병합하고, 상기 병합으로부터 소정의 시간 후 상기 병합된 비트 라인들을 해제시키는 세팅 신호를 발생시킨다. 상기 신호 제공부는 상기 프로그래밍에 따라 테스트 데이터를 가지는 테스트 신호를 발생시킨다. 상기 신호 수신부는 상기 테스트 모드에 따라 상기 테스트 신호를 이용하여 상기 반도체 메모리를 테스팅(testing)함에 의해 발생된 테스트 출력 값을 가지는 테스트 출력 신호를 상기 반도체 메모리로부터 수신한다. 상기 에러 판단부는 상기 프로그래밍에 따라 기설정된 기댓값과 상기 테스트 출력 값을 비교하여 상기 반도체 메모리의 에러 발생에 관한 정보를 가지는 에러 판단 신호를 발생시킨다.
본 발명의 바람직한 일 실시예에 따른 반도체 메모리 테스트 장치는 프로그래밍부, 세팅부, 신호 제공부, 신호 수신부 및 에러 판단부를 포함한다. 상기 프로그래밍부는 제 1 테스트 모드와 제 2 테스트 모드로 프로그래밍(programing)한다. 상기 세팅부는 상기 제 1 테스트 모드에 따라 반도체 메모리에 포함된 복수의 비트 라인들을 병합하는 제 1 세팅 신호를 발생시키며, 상기 제 2 테스트 모드에 따라 상기 병합된 비트 라인들을 해제하는 제 2 세팅 신호를 발생시킨다. 상기 신호 제공부는 상기 제 1 테스트 모드에 따라 제 1 테스트 데이터를 가지는 제 1 테스트 신호를 발생시키며, 상기 제 2 테스트 모드에 따라 제 2 테스트 데이터를 가지는 제 2 테스트 신호를 발생시킨다. 상기 신호 수신부는 상기 제 1 테스트 모드 및 상기 제 2 테스트 모드에 따라 상기 제 1 테스트 신호 및 상기 제 2 테스트 신호를 이용하여 상기 반도체 메모리를 테스팅(testing)함에 의해 발생된 제 1 테스트 출력 값과 제 2 테스트 출력 값을 가지는 제 1 테스트 출력 신호 및 제 2 테스트 출력 신호를 상기 반도체 메모리로부터 수신한다. 상기 에러 판단부는 상기 프로그래밍에 따라 기설정된 제 1 기댓값과 제 2 기댓값을 상기 제 1 테스트 출력 값 및 상기 제 2 테스트 출력 값에 각기 비교하여 상기 반도체 메모리의 에러 발생에 관한 정보를 가지는 제 1 에러 판단 신호 및 제 2 에러 판단 신호를 발생시킨다.
본 발명의 반도체 메모리 테스트 방법, 이를 수행하기 위한 장치 및 반도체 메모리는 패리티 비트에 해당하는 셀을 일반 셀들과 병합시키므로, 테스트 시간이 단축된다.
이하에서는 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 테스트 방법, 이를 수행하기 위한 반도체 메모리 및 반도체 메모리 테스트 장치의 바람직한 실시예를 자세히 설명하도록 한다.
도 1은 본 발명의 바람직한 일 실시예에 따른 반도체 메모리 테스트 장치를 도시한 블록도이다.
도 1을 참조하면, 상기 반도체 메모리 테스트 장치는 프로그래밍부(10), 세팅부(30), 신호 제공부(50), 신호 수신부(70) 및 에러 판단부(90)를 포함한다.
프로그래밍부(10)는 상기 반도체 메모리 테스트 장치를 제 1 테스트 모드 및 제 2 테스트 모드로 프로그래밍(programing)한다. 상세하게는, 프로그래밍부(10)는 상기 제 1 테스트 모드로 프로그래밍하고, 상기 제 1 테스트 모드에 따른 테스트로부터 소정의 시간 후 상기 제 2 테스트 모드로 프로그래밍한다. 이에 따라 상기 반도체 메모리는 불량 여부가 테스트된다. 또한, 프로그래밍부(10)는 상기 제 1 및 2 테스트 모드들에 따라 제 1 기댓값과 제 2 기댓값을 각기 설정한다. 상기 기댓값들은 상기 반도체 메모리가 정상일 경우 기대되는 값을 의미한다.
세팅부(30)는 상기 제 1 테스트 모드에 따라 상기 반도체 메모리에 포함된 소정의 비트 라인들을 병합(merging)시키는 제 1 세팅 신호를 발생시킨다. 또한, 세팅부(30)는 상기 제 2 테스트 모드에 따라 상기 병합된 비트 라인들을 해제시키는 제 2 세팅 신호를 발생시킨다. 상기 제 1 세팅 신호 및 상기 제 2 세팅 신호는 상기 반도체 메모리에 테스트를 위해서 제공된다.
신호 제공부(50)는 상기 제 1 테스트 모드에 따라 제 1 테스트 데이터를 가지는 제 1 테스트 신호를 발생시킨다. 또한, 신호 제공부(50)는 상기 제 2 테스트 모드에 따라 제 2 테스트 데이터를 가지는 제 2 테스트 신호를 발생시킨다. 상기 제 1 테스트 신호 및 상기 제 2 테스트 신호는 상기 반도체 메모리에 테스트를 위해서 제공된다.
신호 수신부(70)는 상기 반도체 메모리로부터 제 1 테스트 출력 값을 가지는 제 1 테스트 출력 신호 및 제 2 테스트 출력 값을 가지는 제 2 테스트 출력 신호를 수신한다. 이에 대한 자세한 설명은 이하 첨부된 도면을 참조하여 상술하겠다.
에러 판단부(90)는 상기 제 1 기댓값과 상기 제 1 테스트 출력 값을 비교하여 제 1 에러 판단 신호를 발생시킨다. 또한, 에러 판단부(90)는 상기 제 2 기댓값과 상기 제 2 테스트 출력 값을 비교하여 제 2 에러 판단 신호를 발생시킨다. 그 결과, 상기 반도체 메모리의 불량 여부가 판단된다.
본 발명의 상기 반도체 메모리 테스트 장치는 상기 제 1 테스트 모드로 프로그래밍한 후 상기 2 테스트 모드로 프로그래밍하여 상기 반도체 메모리를 테스트하므로, 상기 반도체 메모리를 정확하게 테스트할 수 있다.
도 2는 본 발명의 바람직한 일 실시예에 따른 상기 반도체 메모리를 도시한 블록도이다.
도 2를 참조하면, 상기 반도체 메모리는 MRS부(mode register set section, 100), 제어부(120), 메모리 코어(140), 데이터 라이팅부(data writing section, 160) 및 출력부(180)를 포함한다.
메모리 코어(140)는 복수의 뱅크들을 포함한다. 본 발명의 일 실시예에 따른 상기 반도체 메모리 테스트 장치는 상기 뱅크들을 순차적으로 테스트한다. 상기 뱅크들은 일반 비트 라인(이하, 제 1 비트 라인이라 함)들과 패리티 비트(parity bit)에 상응하는 비트 라인(이하, 제 2 비트 라인이라 함)들을 포함한다. 상세하게는, 메모리 코어(140)는 칼럼(column) 당 1개의 제 2 비트 라인을 포함한다. 이는 본 발명의 상기 반도체 메모리가 네트워크용 메모리이기 때문이다. 테스트 동안, 테스트를 위한 데이터는 상기 비트 라인들에 상응하는 셀(cell)들에 각기 저장된다.
테스트 동안, 상기 제 1 테스트 모드에 따라 상기 제 2 비트 라인은 상기 일반 비트 라인들 중 하나 이상의 비트 라인들과 병합(merging)된다. 또한, 상기 병합으로부터 소정의 시간 후 상기 제 2 테스트 모드에 따라 상기 병합된 비트 라인들이 해제된다.
MRS부(100)는 상기 제 1 세팅 신호를 이용하여 상기 비트 라인들을 병합시키는 제 1 테스트 커맨드(first test command)를 발생시킨다. 또한, MRS부(100)는 상기 제 2 세팅 신호를 이용하여 상기 비트 라인들을 해제시키는 제 2 테스트 커맨드(second test command)를 발생시킨다.
제어부(120)는 병합부(200) 및 해제부(220)를 포함한다.
병합부(200)는 상기 제 1 테스트 커맨드에 따라 상기 제 2 비트 라인을 상기 제 1 비트 라인들 중 소정의 비트 라인들과 병합(merging)시킨다. 그 결과, 상기 병합된 비트 라인들에는 동일한 데이터가 쓰여진다.
해제부(220)는 상기 제 2 테스트 커맨드에 따라 상기 병합된 비트 라인들을 해제시킨다. 그 결과, 상기 해제된 비트 라인들에는 서로 다른 데이터가 쓰여질 수 있다.
데이터 라이팅부(160)는 상기 제 1 테스트 모드에 따라 상기 반도체 메모리 테스트 장치로부터 제공된 상기 제 1 테스트 신호의 제 1 테스트 데이터를 메모리 코어(140)에 라이트(write)한다. 또한, 데이터 라이팅부(160)는 상기 제 2 테스트 모드에 따라 상기 반도체 메모리 테스트 장치로부터 제공된 상기 제 2 테스트 신호의 제 2 테스트 데이터를 메모리 코어(140)에 라이트한다. 상세하게는, 로우 로직을 가지는 신호가 입력된 후, 신호가 활성화된다. 이어서, 로우 로직을 가지는신호가 입력된다. 그 결과, 데이터 라이팅부(160)는 상기 제 1 테스트 데이터 및 상기 제 2 테스트 데이터를 메모리 코어(140)에 포함된 상기 비트 라인들에 상응하는 상기 셀들에 라이트(write)한다.
출력부(180)는 조합부(300) 및 테스트 값 출력부(320)를 포함한다.
조합부(300)는 메모리 코어(140)에 쓰여진 상기 제 1 및 2 테스트 데이터를 리드하고, 상기 리드된 제 1 및 2 테스트 데이터를 조합하여 제 1 조합 신호 및 제 2 조합 신호를 발생시킨다. 상세하게는, 조합부(300)는 상기 제 1 테스트 모드에 따라 상기 제 1 테스트 데이터를 조합하여 상기 제 1 조합 신호를 발생시키고, 상기 제 2 테스트 모드에 따라 상기 제 2 테스트 데이터를 조합하여 상기 제 2 조합 신호를 발생시킨다.
테스트 값 출력부(320)는 상기 제 1 조합 신호를 이용하여 상기 제 1 테스트 출력 값을 가지는 상기 제 1 테스트 출력 신호를 발생시킨다. 또한, 테스트 값 출력부(320)는 상기 제 2 조합 신호를 이용하여 상기 제 2 테스트 출력 값을 가지는 상기 제 2 테스트 출력 신호를 발생시킨다. 상기 반도체 메모리 테스트 장치는 상기 제 1 테스트 출력 값과 상기 제 1 기댓값을 비교하고, 상기 제 2 테스트 출력 값과 상기 제 2 기댓값을 비교하여 상기 반도체 메모리의 불량 여부를 판단한다.
본 발명의 상기 반도체 메모리는 상기 패리티 비트에 상응하는 상기 제 2 비트 라인을 상기 제 1 비트 라인들과 병합시킨다. 그 결과, 본 발명의 상기 반도체 메모리 테스트 장치는 종래의 장치보다 한번에 더 많은 반도체 메모리를 테스트할 수 있다. 즉, 상기 반도체 메모리의 테스트를 위해 소요되는 시간이 감소된다.
도 3a는 본 발명의 바람직한 일 실시예에 따른 상기 제 1 테스트 커맨드 발생 과정을 도시한 블록도이다.
도 3a를 참조하면, MRS부(100)는 주소 버스를 통하여 전송된 상기 제 1 세팅 신호를 이용하여 상기 제 1 테스트 커맨드를 발생시킨다. 예를 들어, 본 발명의 일 실시예에 따른 MRS부(100)는 상기 의 값이 "0"인 경우, 일반적인 디 램(D RAM)의 일반 동작을 실행시키는 제 1 노말(normal) 커맨드를 발생시킨다. 반면에, 상기 의 값이 "1"인 경우, MRS부(100)는 테스트 동작을 실행시키는 테스트 커맨드를 발생시킨다. 다만, MRS부(100)는 내지 를 조합함에 의해 발생된 코드들을 이용하여 복수의 테스트 커맨드들을 발생시킨다. 본 발명의 일 실시예에 따른 MRS부(100)는 상기 내지 상기 의 코드 조합이 "000000"일 때, 상기 제 1 테스트 모드에 상응하는 상기 제 1 테스트 커맨드를 발생시킨다. 본 발명의 다른 실시예에 따른 MRS부(100)는 상기 내지 을 조합함에 의해 발생된 복수의 코드들을 이용하여 상기 제 1 테스트 커맨드를 발생시킬 수도 있다. 즉, 상기 내지 의 다양한 조합에 의한 코드들을 이용하여 상기 테스트 커맨드들을 발생시킬 수도 있으며, 이러한 변형은 본 발명의 범주에 영향을 미치지 아니한다는 것은 당업자에게 있어 자명한 사실일 것이다.
도 3b는 본 발명의 바람직한 일 실시예에 따른 상기 제 2 테스트 커맨드 발생 과정을 도시한 블록도이다.
도 3b를 참조하면, MRS부(100)는 상기 주소 버스를 통하여 전송된 상기 제 2 세팅 신호를 이용하여 상기 제 2 테스트 커맨드를 발생시킨다. 상기 의 값이 "0"인 경우, MRS부(100)는 일반적인 디 램의 일반 동작을 실행시키는 제 2 노말(normal) 커맨드를 발생시킨다. 반면에, 상기 의 값이 "1"인 경우, MRS부(100)는 테스트 동작을 실행시키는 테스트 커맨드를 발생시킨다. 다만, MRS부(100)는 내지 를 조합함에 의해 발생된 코드들을 이용하여 복수의 테스트 커맨드들을 발생시킨다. 본 발명의 일 실시예에 따른 MRS부(100)는 상기 내지 상기 의 코드 조합이 "000001"일 때, 상기 제 2 테스트 모드에 상응하는 상기 제 2 테스트 커맨드를 발생시킨다. 물론, 상기 내지 의 다양한 조합에 의한 코드들을 이용하여 상기 테스트 커맨드들을 발생시킬 수도 있으며, 이러한 변형은 본 발명의 범주에 영향을 미치지 아니한다는 것은 당업자에게 있어 자명한 사실일 것이다.
도 3c는 본 발명의 바람직한 일 실시예에 따른 테스트 커맨드들의 발생을 도시한 평면도이다.
도 3c를 참조하면, 상기 제 1 세팅 신호가 MRS부(100)에 입력된 후 상기 제 1 테스트 커맨드가 발생된다. 이어서, 상기 제 2 세팅 신호가 MRS부(100)에 입력된 후 상기 제 2 테스트 커맨드가 발생된다.
도 4는 본 발명의 바람직한 일 실시예에 따른 상기 반도체 메모리의 테스트과정을 도시한 평면도이다.
도 4를 참조하면, T1에서, 상기 제 1 테스트 커맨드에 따라 상기 제 2 비트 라인은 소정의 상기 제 1 비트 라인들과 병합된다.
T2에서, 제 1 라이트 커맨드가 발생된다. 그 결과, 상기 제 1 테스트 데이터가 상기 비트 라인들에 상응하는 셀들에 쓰여진다. 여기서, 상기 병합된 비트 라인들에 상응하는 셀들에는 동일한 데이터가 쓰여진다.
T3에서, 제 1 리드 커맨드가 발생된다. 그 결과, 상기 비트 라인들에 상응하는 상기 셀들에 쓰여진 제 1 테스트 데이터가 리드(read)된다. 상기 리드된 제 1 테스트 데이터가 조합되어 상기 제 1 테스트 출력 값이 출력된다.
T4에서, 상기 제 2 테스트 커맨드에 따라 상기 병합된 비트 라인들이 해제된다. 그러므로, 상기 해제된 비트 라인들에 다른 데이터가 쓰여질 수 있다.
T5에서, 제 2 라이트 커맨드가 발생된다. 그 결과, 상기 제 2 테스트 데이터가 상기 패리티 비트에 상응하는 상기 제 2 비트 라인에 상응하는 셀을 제외하고 상기 제 1 비트 라인들에 쓰여진다. 즉, 상기 제 2 비트 라인에 상응하는 셀은 전의 테스트 데이터 값을 유지한다.
T6에서, 제 2 리드 커맨드가 발생된다. 그 결과, 상기 비트 라인들에 상응하는 셀들에 쓰여진 제 2 테스트 데이터가 리드된다. 상기 리드된 제 2 테스트 데이터가 조합되어 상기 제 2 테스트 출력 값이 출력된다.
도 5는 본 발명의 바람직한 일 실시예에 따른 ×8 메모리에 따른 출력부의 회로를 도시한 평면도이다.
도 5를 참조하면, 조합부(300)는 제 1 XNOR 게이트, 제 2 XNOR 게이트, 제 3 XNOR 게이트, 제 4 XNOR 게이트, 제 1 AND 게이트 및 제 2 AND 게이트를 포함한다.
상기 제 1 XNOR 게이트는 2개의 제 1 비트 라인들(0, 2)에 상응한다. 상세하게는, 상기 제 1 XNOR 게이트는 X 어드레스와 Y 어드레스를 이용함에 의해 칼럼 당 비트 라인(0)으로부터 데이터 라인을 통하여 리드된 데이터와 비트 라인(2)으로부터 상기 데이터 라인을 통하여 리드된 데이터를 수신한다. 예를 들어, 칼럼 0인 경우, 상기 제 1 XNOR 게이트는 비트 라인(B0)으로부터 리드된 데이터와 비트 라인(B2)으로부터 리드된 데이터를 수신한다.
상기 제 2 XNOR 게이트는 2개의 제 1 비트 라인들(4, 6) 및 제 2 비트 라인(P)에 상응한다. 상세하게는, 상기 제 2 XNOR 게이트는 상기 X 어드레스와 상기 Y 어드레스를 이용함에 의해 칼럼 당 비트 라인(4)으로부터 상기 데이터 라인을 통하여 리드된 데이터, 비트 라인(6)으로부터 상기 데이터 라인을 통하여 리드된 데이터 및 비트 라인(P)으로부터 상기 데이터 라인을 통하여 리드된 데이터를 수신한다.
상기 제 3 XNOR 게이트는 2개의 비트 라인들(1, 3)에 상응한다. 상세하게는, 상기 제 3 XNOR 게이트는 상기 X 어드레스와 상기 Y 어드레스를 이용함에 의해 칼럼 당 비트 라인(1)으로부터 상기 데이터 라인을 통하여 리드된 데이터와 비트 라인(3)으로부터 상기 데이터 라인을 통하여 리드된 데이터를 수신한다.
상기 제 4 XNOR 게이트는 2개의 비트 라인들(5, 7)에 상응한다. 상세하게는, 상기 제 4 XNOR 게이트는 상기 X 어드레스와 상기 Y 어드레스를 이용함에 의해 칼럼 당 비트 라인(5)으로부터 상기 데이터 라인을 통하여 리드된 데이터와 비트 라인(7)으로부터 상기 데이터 라인을 통하여 리드된 데이터를 수신한다.
상기 제 1 AND 게이트는 상기 제 1 XNOR 게이트의 출력단과 상기 제 3 XNOR 게이트의 출력단에 결합되어 있다.
상기 제 2 AND 게이트는 상기 제 2 XNOR 게이트의 출력단과 상기 제 4 XNOR 게이트의 출력단에 결합되어 있다.
테스트 값 출력부(320)는 제 3 AND 게이트를 포함한다. 상기 제 3 AND 게이트는 상기 제 1 AND 게이트의 출력단 및 상기 제 2 AND 게이트의 출력단에 결합되어 있다.
도 6은 본 발명의 바람직한 일 실시예에 따른 ×8 메모리의 인접 비트 라인들을 테스트하는 과정을 도시한 평면도이다.
도 5 및 도 6을 참조하면, 칼럼 0과 칼럼 1에 해당하는 비트 라인들에 상응하는 셀들에 소정의 테스트 데이터들이 쓰여져 있다. 또한, 비트 라인 BO6 및 비트 라인 B16은 상기 패리티 비트에 상응하는 비트 라인 PO와 비트 라인 P1에 각기 병합되어 있다.
상기 칼럼 0에 상응하는 비트 라인들에는 "0"과 "1"이 교대로 쓰여져 있고, 상기 칼럼 1에 상응하는 비트 라인들에는 "1"과 "0"이 교대로 쓰여져 있다.
상기 반도체 메모리가 정상인 경우를 살펴보자. 상기 제 1 테스트 모드에 따라 테스트가 실행된다.
비트 라인 B00과 비트 라인 B02의 테스트 데이터 값들이 상기 제 1 XNOR 게이트에 입력된다. 상기 비트 라인 BOO와 상기 비트 라인 BO2의 테스트 데이터 값들이 동일하므로, 상기 제 1 XNOR 게이트의 출력 값은 "1"이다.
비트 라인 BO4, 비트 라인 06 및 비트 라인 P0의 테스트 데이터 값들이 상기 제 2 XNOR 게이트에 입력된다. 상기 비트 라인 BO4, 상기 비트 라인 06 및 상기 비트 라인 P0의 테스트 데이터 값들이 동일하므로, 상기 제 2 XNOR 게이트의 출력 값은 "1"이다.
비트 라인 BO1 및 비트 라인 03의 테스트 데이터 값들이 상기 제 3 XNOR 게이트에 입력된다. 상기 비트 라인 BO1 및 상기 비트 라인 03의 테스트 데이터 값들이 동일하므로, 상기 제 3 XNOR 게이트의 출력 값은 "1"이다.
비트 라인 BO5 및 비트 라인 BO7의 테스트 데이터 값들이 상기 제 4 XNOR 게이트에 입력된다. 상기 비트 라인 BO5 및 상기 비트 라인 BO7의 테스트 데이터 값들이 동일하므로, 상기 제 4 XNOR 게이트의 출력 값은 "1"이다.
상기 제 1 XNOR 게이트 및 상기 제 3 XNOR 게이트의 출력 값들이 "1"이므로 상기 제 1 AND 게이트의 출력 값은 "1"이다.
상기 제 2 XNOR 게이트 및 상기 제 2 XNOR 게이트의 출력 값들이 "1"이므로, 상기 제 2 AND 게이트의 출력 값은 "1"이다.
상기 제 1 AND 게이트 및 상기 제 2 AND 게이트의 출력 값들이 "1"이므로, 상기 제 3 AND 게이트의 출력 값은 "1"이다. 이 값이 상기 제 1 기댓값이다.
상기 반도체 메모리에 에러가 발생된 경우를 살펴보자.
예를 들어, 상기 비트 라인 B01과 상기 비트 라인 BO2가 단락(short)되면, 상기 비트 라인 BO1과 상기 비트 라인 BO2의 테스트 데이터 값들이 동일해진다. 그 결과, 상기 비트 라인 BO1과 상기 비트 라인 BO2의 테스트 데이터 값들이 모두 "0" 또는 "1"이 된다. 상기 비트 라인 BO1과 상기 비트 라인 BO2의 테스트 데이터 값들이 모두 "0"인 때, 상기 제 3 XNOR 게이트의 출력 값이 "0"이 된다. 그 결과, 상기 제 3 AND 게이트의 출력 값은 "0"이 된다. 이 값이 상기 제 1 테스트 출력 값이다. 또는, 상기 비트 라인 BO1과 상기 비트 라인 BO2의 테스트 데이터 값들이 모두 "1"인 때, 상기 제 1 XNOR 게이트의 출력 값이 "0"이 된다. 그 결과, 상기 제 3 AND 게이트의 출력 값은 "0"이다. 그러므로, 상기 인접 비트 라인들에 불량이 발생되면, 상기 제 1 테스트 출력 값은 "0"이다.
본 발명의 반도체 메모리 테스트 장치는 상기 제 1 기댓값과 상기 제 1 테스트 출력 값을 비교한다. 그 결과, 상기 제 1 기댓값과 상기 제 1 테스트 출력 값이 다르므로, 상기 반도체 메모리 테스트 장치는 상기 반도체 메모리에 에러가 발생하였다는 것을 검출한다.
상기 칼럼 1에 상응하는 비트 라인들(B10 내지 B17)도 상기 칼럼 0에 상응하는 비트 라인들의 테스트 과정도 동일한 과정을 통하여 테스트된다.
다만, 비트 라인 B10과 비트 라인 P1이 단락된 경우, 테스트가 불가능하다. 상세하게는, 상기 비트 라인 P1이 비트 라인 B16에 병합되어 있으므로, 상기 비트 라인 P1과 상기 비트 라인 B10은 동일한 "1"이 쓰여진다. 그 결과, 상기 비트 라인 B10과 상기 비트 라인 P1이 단락된 경우에도 둘 다 "1"의 값을 가진다. 그러므로, 상기 비트 라인 B10과 상기 비트 라인 P1 사이의 단락 여부는 테스트가 불가능한다. 그러므로, 본 발명의 반도체 메모리 테스트 장치는 상기 제 2 테스트 모드에 따라 상기 반도체 메모리를 다시 테스트한다.
상기 제 2 테스트 모드에 따라 상기 비트 라인들에 테스트 데이터 값들이 다시 쓰여진다. 다만, 상기 비트 라인 B16과 상기 비트 라인 P1의 병합이 해제된다. 즉, 상기 비트 라인 B16과 상기 비트 라인 P1에 다른 테스트 데이터가 쓰여진다. 상세하게는, 상기 제 2 테스트 모드에 따라 상기 비트 라인 B16에는 다른 테스트 데이터를 쓰고, 상기 비트 라인 P1에는 어떤 테스트 데이터도 쓰지 않는다. 즉, 상기 비트 라인 P1은 전의 테스트 데이터 값을 가진다. 그러므로, 상기 비트 라인 B16과 상기 비트 라인 P1이 단락된 경우, 상기 비트 라인 B16과 상기 비트 라인 P1에 동일한 값이 쓰여진다. 그 결과, 상기 제 2 테스트 출력 값이 "0"이 된다. 반면에, 상기 제 2 기댓값은 "1"이다. 그러므로, 상기 제 2 기댓값과 상기 제 2 테스트 출력 값이 다르므로, 상기 반도체 메모리 테스트 장치는 상기 반도체 메모리에 에러가 발생되었다는 것을 검출한다. "X"는 don't care이다.
도 7은 본 발명의 바람직한 일 실시예에 따른 ×8 메모리의 인접하지 않은 비트 라인들을 테스트하는 과정을 도시한 평면도이다.
도 5 및 도 7을 참조하면, 상기 칼럼 0과 상기 칼럼 1에 해당하는 비트 라인들에 상응하는 셀들에 소정의 테스트 데이터들이 쓰여져 있다. 또한, 상기 비트 라인 BO6 및 상기 비트 라인 B16은 상기 패리티 비트에 상응하는 상기 비트 라인 PO와 상기 비트 라인 P1에 각기 병합되어 있다.
상기 반도체 메모리가 정상인 경우를 살펴보자. 상기 제 1 테스트 모드에 따라 테스트가 실행된다.
상기 비트 라인 B00과 상기 비트 라인 B02의 테스트 데이터 값들이 상기 제 1 XNOR 게이트에 입력된다. 상기 비트 라인 BOO와 상기 비트 라인 BO2의 테스트 데이터 값들이 동일하므로, 상기 제 1 XNOR 게이트의 출력 값은 "1"이다.
상기 비트 라인 BO4, 상기 비트 라인 06 및 상기 비트 라인 P0의 테스트 데이터 값들이 상기 제 2 XNOR 게이트에 입력된다. 상기 비트 라인 BO4, 상기 비트 라인 06 및 상기 비트 라인 P0의 테스트 데이터 값들이 동일하지 아니하므로, 상기 제 2 XNOR 게이트의 출력 값은 "0"이다.
상기 비트 라인 BO1 및 상기 비트 라인 03의 테스트 데이터 값들이 상기 제 3 XNOR 게이트에 입력된다. 상기 비트 라인 BO1 및 상기 비트 라인 03의 테스트 데이터 값들이 동일하므로, 상기 제 3 XNOR 게이트의 출력 값은 "1"이다.
상기 비트 라인 BO5 및 상기 비트 라인 BO7의 테스트 데이터 값들이 상기 제 4 XNOR 게이트에 입력된다. 상기 비트 라인 BO5 및 상기 비트 라인 BO7의 테스트 데이터 값들이 동일하므로, 상기 제 4 XNOR 게이트의 출력 값은 "1"이다.
상기 제 1 XNOR 게이트 및 상기 제 3 XNOR 게이트의 출력 값들이 "1"이므로 상기 제 1 AND 게이트의 출력 값은 "1"이다.
상기 제 2 XNOR 게이트 및 상기 제 2 XNOR 게이트의 출력 값들이 "0"과 "1"이므로, 상기 제 2 AND 게이트의 출력 값은 "0"이다.
상기 제 1 AND 게이트 및 상기 제 2 AND 게이트의 출력 값들이 "1"과 "0"이므로, 상기 제 3 AND 게이트의 출력 값은 "0"이다. 이 값이 상기 제 1 기댓값이다.
상기 반도체 메모리에 에러가 발생된 경우를 살펴보자.
예를 들어, 상기 비트 라인 B04와 상기 비트 라인 BO6이 단락(short)되면, 상기 비트 라인 BO1과 상기 비트 라인 BO2의 테스트 데이터 값들이 동일해진다. 그 결과, 상기 비트 라인 BO4와 상기 비트 라인 BO6의 테스트 데이터 값들은 모두 "0" 또는 "1"이 된다. 또한, 상기 비트 라인 BO6과 상기 비트 라인 P0이 병합되어 있으므로, 상기 비트 라인 BO4, 상기 비트 라인 BO6 및 상기 비트 라인 P0의 테스트 데이터 값들은 모두 "0" 또는 "1"이다. 상기 비트 라인 BO4, 상기 비트 라인 BO6 및 상기 비트 라인 P0의 테스트 데이터 값들이 모두 "0"인 때, 상기 제 2 XNOR 게이트의 출력 값이 "1"이 된다. 그 결과, 상기 제 3 AND 게이트의 출력 값은 "1"이 된다. 이 값이 상기 제 1 테스트 출력 값이다. 또는, 상기 비트 라인 BO4, 상기 비트 라인 BO6 및 상기 비트 라인 P0의 테스트 데이터 값들이 모두 "1"인 때, 상기 제 2 XNOR 게이트의 출력 값이 "1"이 된다. 그 결과, 상기 제 3 AND 게이트의 출력 값은 "1"이다. 그러므로, 상기 제 1 테스트 출력 값은 "1"이다.
본 발명의 반도체 메모리 테스트 장치는 상기 제 1 기댓값과 상기 제 1 테스트 출력 값을 비교한다. 그 결과, 상기 제 1 기댓값과 상기 제 1 테스트 출력 값이 다르므로, 상기 반도체 메모리 테스트 장치는 상기 반도체 메모리에 에러가 발생하였다는 것을 검출한다.
상기 칼럼 1에 상응하는 비트 라인들(B10 내지 B17)도 상기 칼럼 0에 상응하는 비트 라인들의 테스트 과정도 동일한 과정을 통하여 테스트된다.
다만, 비트 라인 B06과 비트 라인 P0이 단락된 경우, 테스트가 불가능하다. 상세하게는, 상기 비트 라인 B06이 비트 라인 P0에 병합되어 있으므로, 상기 비트 라인 B06과 상기 비트 라인 P0에는 항상 동일한 "1"이 쓰여진다. 그러므로, 상기 비트 라인 B06과 상기 비트 라인 P0 사이의 단락 여부는 테스트가 불가능한다. 그러므로, 본 발명의 반도체 메모리 테스트 장치는 상기 제 2 테스트 모드에 따라 상기 반도체 메모리를 다시 테스트한다.
상기 제 2 테스트 모드에 따라 상기 비트 라인들에 테스트 데이터 값들이 다시 쓰여진다. 다만, 상기 비트 라인 B06과 상기 비트 라인 P0의 병합이 해제된다. 즉, 상기 비트 라인 B06과 상기 비트 라인 P0에 다른 테스트 데이터가 쓰여진다. 상세하게는, 상기 제 2 테스트 모드에 따라 상기 비트 라인 B06에는 다른 테스트 데이터를 쓰고, 상기 비트 라인 P0에는 어떤 테스트 데이터도 쓰지 않는다. 즉, 상기 비트 라인 P0은 전의 테스트 데이터 값을 가진다. 그러므로, 상기 비트 라인 B06과 상기 비트 라인 P0이 단락된 경우, 상기 비트 라인 B06과 상기 비트 라인 P0에 동일한 값 "0"이 쓰여질 수 있다. 그 결과, 상기 제 2 테스트 출력 값이 "1"이 된다. 반면에, 상기 제 2 기댓값은 "0"이다. 그러므로, 상기 제 2 기댓값과 상기 제 2 테스트 출력 값이 다르므로, 상기 반도체 메모리 테스트 장치는 상기 반도체 메모리에 에러가 발생되었다는 것을 검출한다.
본 발명의 상기 반도체 메모리 테스트 장치는 많은 패턴을 사용하여 상기 반도체 메모리를 테스트한다. 그 결과, 상기 반도체 메모리는 정확하게 테스트될 수 있다.
도 8은 본 발명의 바람직한 일 실시예에 따른 상기 반도체 메모리의 테스트 과정을 도시한 순서도이다.
도 8을 참조하면, 상기 반도체 메모리 테스트 장치는 상기 반도체 메모리를 상기 제 1 테스트 모드로 프로그래밍한다(S100).
상기 반도체 메모리 테스트 장치는 상기 제 1 테스트 모드에 따라 상기 반도체 메모리를 테스트한다(S120).
상기 반도체 메모리 테스트 장치는 상기 반도체 메모리를 상기 제 2 테스트 모드로 프로그래밍한다(S140).
상기 반도체 메모리 테스트 장치는 상기 제 2 테스트 모드에 따라 상기 반도체 메모리를 테스트한다(S160).
도 9는 본 발명의 바람직한 일 실시예에 따른 상기 반도체 메모리의 테스트 과정을 도시한 순서도이다.
상기 반도체 메모리 테스트 장치는 상기 제 1 테스트 모드로 프로그래밍한다(S200).
상기 제 1 테스트 모드에 따라 상기 제 1 테스트 커맨드가 발생된다(S220).
상기 제 1 라이트 커맨드가 발생된다(S240).
상기 제 1 리드 커맨드가 발생된다(S260).
상기 반도체 메모리 테스트 장치는 상기 제 2 테스트 모드로 프로그래밍한다(S280).
상기 제 2 테스트 모드에 따라 상기 제 2 테스트 커맨드가 발생된다(S300).
상기 제 2 라이트 커맨드가 발생된다(S320).
상기 제 2 리드 커맨드가 발생된다(S340).
도 10은 본 발명의 바람직한 일 실시예에 따른 상기 제 1 테스트 모드에 따른 테스트 과정을 도시한 순서도이다.
도 10을 참조하면, 상기 반도체 메모리 테스트 장치는 상기 제 1 테스트 모드로 프로그래밍한다(S400).
상기 프로그래밍에 따라 상기 반도체 메모리가 세팅된다(S420).
상기 프로그래밍에 따라 상기 제 1 테스트 데이터가 메모리 코어(140)에 라이트된다(S440).
메모리 코어(140)에 쓰여진 상기 제 1 테스트 데이터가 리드된다(S460).
출력부(180)는 상기 리드된 제 1 테스트 데이터를 조합하여 상기 제 1 테스트 출력 값을 가지는 상기 제 1 테스트 출력 신호를 발생시킨다(S480).
에러 판단부(90)는 상기 제 1 테스트 출력 값과 상기 제 1 기댓값을 비교하여 상기 제 1 에러 판단 신호를 발생시킨다(S500).
상기 제 1 테스트 출력 값이 상기 제 1 기댓값과 동일한지의 여부가 판단된다(S520).
상기 제 1 테스트 출력 값이 상기 제 1 기댓값과 동일한 경우, 상기 반도체 메모리는 정상이다(S540).
상기 제 1 테스트 출력 값이 상기 제 1 기댓값과 다른 경우, 상기 반도체 메모리는 불량이다(S560).
도 11은 본 발명의 바람직한 일 실시예에 따른 상기 제 2 테스트 모드에 따른 테스트 과정을 도시한 순서도이다.
도 11을 참조하면, 상기 반도체 메모리 테스트 장치는 상기 제 2 테스트 모드로 프로그래밍한다(S600).
상기 프로그래밍에 따라 상기 반도체 메모리가 세팅된다(S620).
상기 프로그래밍에 따라 상기 제 2 테스트 데이터가 메모리 코어(140)에 라이트된다(S640).
메모리 코어(140)에 쓰여진 상기 제 2 테스트 데이터가 리드된다(S660).
출력부(180)는 상기 리드된 제 2 테스트 데이터를 조합하여 상기 제 2 테스트 출력 값을 가지는 상기 제 2 테스트 출력 신호를 발생시킨다(S680).
에러 판단부(90)는 상기 제 2 테스트 출력 값과 상기 제 2 기댓값을 비교하여 상기 제 2 에러 판단 신호를 발생시킨다(S700).
상기 제 2 테스트 출력 값이 상기 제 2 기댓값과 동일한지의 여부가 판단된다(S720).
상기 제 2 테스트 출력 값이 상기 제 2 기댓값과 동일한 경우, 상기 반도체 메모리는 정상이다(S740).
상기 제 2 테스트 출력 값이 상기 제 2 기댓값과 다른 경우, 상기 반도체 메모리는 불량이다(S760).
상기한 본 발명의 바람직한 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이상에서 설명한 바와 같이, 본 발명의 반도체 메모리 테스트 방법, 이를 수행하기 위한 반도체 메모리 테스트 장치 및 반도체 메모리는 패리티 비트에 해당하는 셀을 일반 셀들과 병합시키므로, 테스트를 위한 핀의 수를 줄일 수 있는 장점이 있다.
아울러, 본 발명의 반도체 메모리 테스트 방법, 이를 수행하기 위한 반도체 메모리 테스트 장치 및 반도체 메모리는 패리티 비트에 해당하는 셀을 일반 셀들과 병합시키므로, 테스트 시간을 단축할 수 있는 장점이 있다.
도 1은 본 발명의 바람직한 일 실시예에 따른 반도체 메모리 테스트 장치를 도시한 블록도이다.
도 2는 본 발명의 바람직한 일 실시예에 따른 반도체 메모리를 도시한 블록도이다.
도 3a는 본 발명의 바람직한 일 실시예에 따른 제 1 테스트 커맨드 발생 과정을 도시한 블록도이다.
도 3b는 본 발명의 바람직한 일 실시예에 따른 제 2 테스트 커맨드 발생 과정을 도시한 블록도이다.
도 3c는 본 발명의 바람직한 일 실시예에 따른 상기 테스트 커맨드들의 발생을 도시한 평면도이다.
도 4는 본 발명의 바람직한 일 실시예에 따른 상기 반도체 메모리의 테스트과정을 도시한 평면도이다.
도 5는 본 발명의 바람직한 일 실시예에 따른 ×8 메모리에 따른 출력부의 회로를 도시한 평면도이다.
도 6은 본 발명의 바람직한 일 실시예에 따른 ×8 메모리의 인접 비트 라인들을 테스트하는 과정을 도시한 평면도이다.
도 7은 본 발명의 바람직한 일 실시예에 따른 ×8 메모리의 인접하지 않은 비트 라인들을 테스트하는 과정을 도시한 평면도이다.
도 8은 본 발명의 바람직한 일 실시예에 따른 상기 반도체 메모리의 테스트 과정을 도시한 순서도이다.
도 9는 본 발명의 바람직한 일 실시예에 따른 상기 반도체 메모리의 테스트 과정을 도시한 순서도이다.
도 10은 본 발명의 바람직한 일 실시예에 따른 상기 제 1 테스트 모드에 따른 테스트 과정을 도시한 순서도이다.
도 11은 본 발명의 바람직한 일 실시예에 따른 상기 제 2 테스트 모드에 따른 테스트 과정을 도시한 순서도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 프로그래밍부 30 : 세팅부
50 : 신호 제공부 70 : 신호 수신부
90 : 에러 판단부 100 : MRS부
120 : 제어부 140 : 메모리 코어
160 : 데이터 라이팅부 180 : 출력부
Claims (27)
- 제 1 테스트 모드로 프로그래밍(programing)하는 단계;상기 제 1 테스트 모드에 따라 반도체 메모리의 메모리 코어에 포함된 비트 라인들 중 소정의 비트 라인들을 병합하는 단계;상기 제 1 테스트 모드에 따라 제 1 테스트 데이터를 상기 비트 라인들에 상응하는 셀들에 라이트(write)하는 단계;상기 셀들에 쓰여진 상기 제 1 테스트 데이터를 리드(read)하는 단계;상기 리드된 제 1 테스트 데이터를 조합하여 제 1 테스트 출력 값을 가지는 제 1 테스트 출력 신호를 발생시키는 단계; 및상기 제 1 테스트 출력 값과 제 1 기댓값을 비교하여 제 1 에러 판단 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 테스트 방법.
- 제 1 항에 있어서, 상기 비트 라인들은 패리티 비트(parity bit)에 상응하는 비트 라인들을 포함하는 것을 특징으로 하는 반도체 메모리 테스트 방법.
- 제 1 항에 있어서,제 2 테스트 모드로 프로그래밍(programing)하는 단계;상기 제 2 테스트 모드에 따라 상기 병합된 비트 라인들을 헤제하는 단계;상기 제 2 테스트 모드에 따라 제 2 테스트 데이터를 상기 셀들에 라이트(write)하는 단계;상기 셀들에 쓰여진 상기 2 테스트 데이터를 리드하는 단계;상기 리드된 제 2 테스트 데이터를 조합하여 제 2 테스트 출력 값을 가지는 제 2 테스트 출력 신호를 발생시키는 단계; 및상기 제 2 테스트 출력 값과 제 2 기댓값을 비교하여 제 2 에러 판단 신호를 발생시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 테스트 방법.
- 제 3 항에 있어서, 상기 제 2 세팅하는 단계는,상기 제 2 테스트 모드에 따라 제 2 테스트 커맨드를 발생시키는 단계; 및상기 제 2 테스트 커맨드에 따라 상기 비트 라인들 중 소정의 비트 라인들을 병합(merging)시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 테스트 방법.
- 제 4 항에 있어서, 패리티 비트(parity bit)에 상응하는 비트 라인은 노말 비트(normal bit)에 상응하는 비트 라인과 병합되는 것을 특징으로 하는 반도체 메모리 테스트 방법.
- 제 5 항에 있어서, 상기 제 2 테스트 모드 시 상기 패리티 비트에 상응하는 셀의 테스트 데이터의 값은 상기 제 1 테스트 모드 시의 테스트 데이터의 값을 유지하고 있는 것을 특징으로 하는 반도체 메모리 테스트 방법.
- 제 5 항에 있어서, 상기 제 1 세팅하는 단계는,상기 제 1 테스트 모드에 따라 제 1 테스트 커맨드를 발생시키는 단계; 및상기 제 1 테스트 커맨드에 따라 상기 병합된 비트 라인들을 해제하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 테스트 방법.
- 제 7 항에 있어서, 상기 제 1 테스트 출력 값을 발생시키는 단계는,상기 리드된 제 1 테스트 데이터를 소정의 조합으로 비교하여 상기 비교된 데이터의 동일 여부에 대한 정보를 가지는 제 1 조합 데이터를 발생시키는 단계;상기 제 1 조합 데이터를 소정의 조합으로 비교하여 기저 상태에 상응하는 제 1 조합 데이터의 존재 여부에 대한 정보를 가지는 제 2 조합 데이터를 발생시키는 단계; 및상기 제 2 조합 데이터를 비교하여 상기 제 1 기댓값에 상응하는 값인 상기 제 1 테스트 출력 값을 발생시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 테스트 방법.
- 제 4 항에 있어서, 상기 제 2 테스트 출력 값을 발생시키는 단계는,상기 리드된 제 2 테스트 데이터를 소정의 조합으로 비교하여 상기 비교된 데이터의 동일 여부에 대한 정보를 가지는 제 1 조합 데이터를 발생시키는 단계;상기 제 1 조합 데이터를 소정의 조합으로 비교하여 기저 상태에 상응하는 제 1 조합 데이터의 존재 여부에 대한 정보를 가지는 제 2 조합 데이터를 발생시키는 단계; 및상기 제 2 조합 데이터를 비교하여 상기 제 2 기댓값에 상응하는 값인 상기 제 2 테스트 출력 값을 발생시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 테스트 방법.
- 칼럼 당 패리티 비트를 포함한 홀수개의 비트라인을 가진 반도체 메모리에서 각 칼럼 단위로 상기 패리티 비트와 나머지 짝수개의 비트라인 중 어느 하나를 합병하여 제 1 테스트 모드로 세팅하는 단계;각 칼럼 당 상기 합병에 의한 짝수개의 비트라인들의 셀들에 짝수개의 데이터를 라이트(write)하는 단계;상기 셀들에 쓰여진 상기 데이터를 리드(read)하여 기댓값과 비교하여 제 1 에러 판단 신호를 발생시키는 단계;상기 에러판단에 의해 에러 판단된 각 칼럼에 대해 상기 패리티 비트의 합병을 해제하는 제2테스트모드로 세팅하는 단계;에러 판단된 각 칼럼 당 패리티 비트를 제외한 짝수개의 비트라인들의 셀들에 짝수개의 데이터를 라이트(write)하는 단계; 및상기 에러 판단된 각 칼럼의 셀들에 쓰여진 상기 데이터를 리드(read)하여 기댓값과 비교하여 제 2 에러 판단 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 패리티 비트 라인을 가지는 반도체 메모리의 테스트 방법.
- 제 1 테스트 모드로 반도체 메모리 테스트 장치를 프로그래밍(programing)하는 단계;상기 제 1 테스트 모드에 따라 반도체 메모리의 메모리 코어(memory core)에 포함된 복수의 비트 라인들 중 소정의 비트 라인을 병합(merging)시키는 단계;상기 제 1 테스트 모드에 따라 제 1 테스트 데이터를 상기 비트 라인들에 상응하는 셀들에 라이트(write)하는 단계;상기 셀들에 쓰여진 상기 제 1 테스트 데이터를 리드(read)하는 단계;상기 리드된 제 1 테스트 데이터를 소정의 조합으로 비교하여 상기 비교된 데이터의 동일 여부에 대한 정보를 가지는 제 1 조합 데이터를 출력하는 단계;상기 제 1 조합 데이터를 소정의 조합으로 비교하여 기저 상태에 상응하는 제 1 조합 데이터의 존재 여부에 대한 정보를 가지는 제 2 조합 데이터를 출력하는 단계;상기 제 2 조합 데이터를 비교하여 제 1 테스트 출력 값을 출력하는 단계;상기 제 1 테스트 출력 값과 제 1 기댓값을 비교하여 제 1 에러 판단 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 테스트 방법.
- 제 11 항에 있어서,제 2 테스트 모드로 상기 반도체 메모리 테스트 장치를 프로그래밍(programing)하는 단계;상기 제 2 테스트 모드에 따라 상기 병합된 비트 라인들을 해제시키는 단계;상기 제 2 테스트 모드에 따라 제 2 테스트 데이터를 상기 셀들에 라이트(write)하는 단계;상기 셀들에 쓰여진 상기 제 2 테스트 데이터를 리드하는 단계;상기 리드된 제 2 테스트 데이터를 소정의 조합으로 비교하여 상기 비교된 데이터의 동일 여부에 대한 정보를 가지는 제 3 조합 데이터를 출력하는 단계;상기 제 3 조합 데이터를 소정의 조합으로 비교하여 기저 상태에 상응하는 제 3 조합 데이터의 존재 여부에 대한 정보를 가지는 제 4 조합 데이터를 출력하는 단계;상기 제 4 조합 데이터를 비교하여 제 2 테스트 출력 값을 출력하는 단계;상기 제 2 테스트 출력 값과 제 2 기댓값을 비교하여 제 2 에러 판단 신호를 발생시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 테스트 방법.
- 제 12 항에 있어서, 상기 해제시키는 단계는,상기 프로그래밍에 따라 제 2 세팅 신호를 발생시키는 단계;상기 제 2 세팅 신호를 이용하여 제 2 테스트 커맨드를 발생시키는 단계; 및상기 제 2 테스트 커맨드에 따라 상기 병합된 비트 라인들을 해제시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 테스트 방법.
- 제 12 항에 있어서, 상기 반도체 메모리는 단위 칼럼 당 노말 비트(normal bit)에 상응하는 제 1 비트 라인들과 상기 패리티 비트(parity bit)에 상응하는 제 2 비트 라인을 포함하는 것을 특징으로 하는 반도체 메모리 테스트 방법.
- 제 14 항에 있어서, 상기 제 2 비트 라인은 상기 제 1 비트 라인들 중 하나 이상의 제 1 비트 라인들과 병합되는 것을 특징으로 하는 반도체 메모리 테스트 방법.
- 제 15 항에 있어서, 상기 제 2 테스트 모드 시 상기 패리티 비트에 상응하는 셀의 테스트 데이터의 값은 상기 제 1 테스트 모드 시의 테스트 데이터의 값을 유지하고 있는 것을 특징으로 하는 반도체 메모리 테스트 방법.
- 제 11 항에 있어서, 상기 병합시키는 단계는,상기 프로그래밍에 따라 제 1 세팅 신호를 발생시키는 단계;상기 제 1 세팅 신호를 이용하여 제 1 테스트 커맨드를 발생시키는 단계; 및상기 제 1 테스트 커맨드에 따라 상기 비트 라인들을 병합시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 테스트 방법.
- 셀들 및 상기 셀들에 상응하는 복수의 비트 라인들을 포함하는 메모리 코어;반도체 메모리 테스트 장치로부터 제공된 테스트 신호의 테스트 데이터를 상기 셀들에 라이트(write)하는 데이터 라이팅부;상기 반도체 메모리 테스트 장치로부터 제공된 세팅 신호를 이용하여 테스트 모드로 세팅시키는 테스트 커맨드를 발생시키는 엠알에스부(mode register set section);상기 테스트 커맨드에 따라 상기 비트 라인들을 상기 테스트 모드로 세팅하는 제어부; 및상기 셀들에 쓰여진 테스트 데이터를 리드하고, 상기 리드된 테스트 데이터를 조합하여 테스트 출력 값을 가지는 테스트 출력 신호를 발생시키는 출력부를 포함하는 것을 특징으로 하는 테스트용 반도체 메모리.
- 제 18 항에 있어서, 상기 출력부는,상기 리드된 테스트 데이터를 조합하여 조합 신호를 발생시키는 조합부; 및상기 조합 신호를 이용하여 상기 테스트 출력 신호를 발생시키는 테스트 값 출력부를 포함하는 것을 특징으로 하는 테스트용 반도체 메모리.
- 제 19 항에 있어서, 상기 조합부는,상기 셀들에 쓰여진 상기 테스트 데이터를 상기 비트 라인들에 상응하여 데이터 라인을 통하여 수신하는 복수의 익스클루시브 노워 게이트(exclusive NOR gate)들;상기 익스클루시브 노워 게이트들의 출력단들에 결합된 복수의 제 1 앤드 게이트(first AND gate)들을 포함하는 것을 특징으로 하는 테스트용 반도체 메모리.
- 제 20 항에 있어서, 상기 테스트 값 출력부는,상기 제 1 앤드 게이트들의 출력단들에 결합된 제 2 앤드 게이트(second AND gate)를 포함하는 것을 특징으로 하는 테스트용 반도체 메모리.
- 셀들 및 상기 셀들에 상응하는 복수의 비트 라인들을 포함하는 메모리 코어;반도체 메모리 테스트 장치로부터 제공된 제 1 테스트 신호의 상기 제 1 테스트 데이터와 제 2 테스트 신호의 상기 제 2 테스트 데이터를 상기 비트 라인들에 상응하는 상기 셀들에 라이트(write)하는 데이터 라이팅부;상기 반도체 메모리 테스트 장치로부터 제공된 제 1 세팅 신호 및 제 2 세팅 신호를 이용하여 제 1 테스트 모드로 세팅시키는 제 1 테스트 커맨드와 제 2 테스트 모드로 세팅시키는 제 2 테스트 커맨드를 발생시키는 엠알에스부(mode register set section);상기 제 1 테스트 커맨드에 따라 상기 비트 라인들 중 소저의 비트 라인들을 병합시키고, 상기 제 2 테스트 커맨드에 따라 상기 병합된 비트 라인들을 해제시키는 제어부; 및상기 셀들에 쓰여진 제 1 테스트 데이터 및 제 2 테스트 데이터들을 리드(read)하고, 상기 리드된 제 1 테스트 데이터를 조합하여 제 1 테스트 출력 값을 가지는 제 1 테스트 출력 신호를 발생시키며, 상기 리드된 제 2 테스트 데이터를 조합하여 제 2 테스트 출력 값을 가지는 제 2 테스트 출력 신호를 발생시키는 출력부를 포함하는 것을 특징으로 하는 테스트용 반도체 메모리.
- 제 22 항에 있어서, 상기 제어부는,상기 제 1 테스트 커맨드에 따라 상기 소정의 비트 라인들을 병합시키는 병합부; 및상기 제 2 테스트 커맨드에 따라 상기 병합된 비트 라인들을 해제시키는 해제부를 포함하는 것을 특징으로 하는 테스트용 반도체 메모리.
- 제 22 항에 있어서, 상기 비트 라인들은 단위 칼럼(column) 당 1개의 패리티 비트에 상응하는 비트 라인을 포함하는 것을 특징으로 하는 테스트용 반도체 메모리.
- 제 24 항에 있어서, 상기 제 2 테스트 모드 시 상기 패리티 비트에 상응하는 셀의 테스트 데이터의 값은 상기 제 1 테스트 모드 시의 테스트 데이터의 값을 유지하고 있는 것을 특징으로 하는 반도체 메모리 테스트 방법.
- 테스트 모드로 프로그래밍(programing)하는 프로그래밍부;상기 프로그래밍에 따라 반도체 메모리에 포함된 복수의 비트 라인들을 병합하고, 상기 병합으로부터 소정의 시간 후 상기 병합된 비트 라인들을 해제시키는 세팅 신호를 발생시키는 세팅부;상기 프로그래밍에 따라 테스트 데이터를 가지는 테스트 신호를 발생시키는 신호 제공부;상기 테스트 모드에 따라 상기 테스트 신호를 이용하여 상기 반도체 메모리를 테스팅(testing)함에 의해 발생된 테스트 출력 값을 가지는 테스트 출력 신호를 상기 반도체 메모리로부터 수신하는 신호 수신부; 및상기 프로그래밍에 따라 기설정된 기댓값과 상기 테스트 출력 값을 비교하여 상기 반도체 메모리의 에러 발생에 관한 정보를 가지는 에러 판단 신호를 발생시키는 에러 판단부를 포함하는 것을 특징으로 하는 반도체 메모리 테스트 장치.
- 제 1 테스트 모드와 제 2 테스트 모드로 프로그래밍(programing)하는 프로그래밍부;상기 제 1 테스트 모드에 따라 반도체 메모리에 포함된 복수의 비트 라인들을 병합하는 제 1 세팅 신호를 발생시키며, 상기 제 2 테스트 모드에 따라 상기 병합된 비트 라인들을 해제하는 제 2 세팅 신호를 발생시키는 세팅부;상기 제 1 테스트 모드에 따라 제 1 테스트 데이터를 가지는 제 1 테스트 신호를 발생시키며, 상기 제 2 테스트 모드에 따라 제 2 테스트 데이터를 가지는 제 2 테스트 신호를 발생시키는 신호 제공부;상기 제 1 테스트 모드 및 상기 제 2 테스트 모드에 따라 상기 제 1 테스트 신호 및 상기 제 2 테스트 신호를 이용하여 상기 반도체 메모리를 테스팅(testing)함에 의해 발생된 제 1 테스트 출력 값을 가지는 제 1 테스트 출력 신호와 제 2 테스트 출력 값을 가지는 제 2 테스트 출력 신호를 상기 반도체 메모리로부터 수신하는 신호 수신부; 및상기 프로그래밍에 따라 기설정된 제 1 기댓값과 제 2 기댓값을 상기 제 1 테스트 출력 값 및 상기 제 2 테스트 출력 값에 각기 비교하여 상기 반도체 메모리의 에러 발생에 관한 정보를 가지는 제 1 에러 판단 신호 및 제 2 에러 판단 신호를 발생시키는 에러 판단부를 포함하는 것을 특징으로 하는 반도체 메모리 테스트 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0088677A KR100511047B1 (ko) | 2003-12-08 | 2003-12-08 | 반도체 메모리 테스트 방법 및 이를 수행하기 위한 장치,테스트용 반도체 메모리 |
| US11/006,788 US7464309B2 (en) | 2003-12-08 | 2004-12-08 | Method and apparatus for testing semiconductor memory device and related testing methods |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2003-0088677A KR100511047B1 (ko) | 2003-12-08 | 2003-12-08 | 반도체 메모리 테스트 방법 및 이를 수행하기 위한 장치,테스트용 반도체 메모리 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20050055464A KR20050055464A (ko) | 2005-06-13 |
| KR100511047B1 true KR100511047B1 (ko) | 2005-08-30 |
Family
ID=34545878
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2003-0088677A Expired - Fee Related KR100511047B1 (ko) | 2003-12-08 | 2003-12-08 | 반도체 메모리 테스트 방법 및 이를 수행하기 위한 장치,테스트용 반도체 메모리 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7464309B2 (ko) |
| KR (1) | KR100511047B1 (ko) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100604888B1 (ko) * | 2004-07-16 | 2006-07-31 | 삼성전자주식회사 | 개선된 테스트 회로를 구비하는 집적회로 장치 및집적회로 장치 테스트 방법 |
| US7366597B2 (en) * | 2005-07-22 | 2008-04-29 | Gm Global Technology Operations, Inc. | Validating control system software variables |
| KR100735751B1 (ko) | 2005-12-26 | 2007-07-06 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR100781973B1 (ko) * | 2006-05-08 | 2007-12-06 | 삼성전자주식회사 | 반도체 메모리 장치 및 그의 테스트 방법 |
| KR101378365B1 (ko) * | 2008-03-12 | 2014-03-28 | 삼성전자주식회사 | 하이브리드 메모리 데이터 검출 장치 및 방법 |
| KR20120004150A (ko) * | 2010-07-06 | 2012-01-12 | 주식회사 하이닉스반도체 | 설정회로 및 이를 포함하는 반도체 메모리 장치 |
| KR101218096B1 (ko) * | 2010-12-17 | 2013-01-03 | 에스케이하이닉스 주식회사 | 반도체 장치의 테스트 방법 및 반도체 장치의 테스트 시스템 |
| KR102374712B1 (ko) * | 2017-07-03 | 2022-03-17 | 삼성전자주식회사 | 신호들을 병합하는 전송 선로를 갖는 테스트 인터페이스 보드, 이를 이용하는 테스트 방법, 및 테스트 시스템 |
| DE102020100541A1 (de) * | 2020-01-13 | 2021-07-15 | Infineon Technologies Ag | Bestimmung eines resultierenden datenworts beim zugriff auf einen speicher |
| US11810634B2 (en) * | 2021-04-28 | 2023-11-07 | Micron Technology, Inc. | Computer system with redundancy having fail test mode |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3301047B2 (ja) * | 1993-09-16 | 2002-07-15 | 株式会社日立製作所 | 半導体メモリシステム |
| US5961653A (en) * | 1997-02-19 | 1999-10-05 | International Business Machines Corporation | Processor based BIST for an embedded memory |
| JP3595495B2 (ja) | 2000-07-27 | 2004-12-02 | Ｎｅｃマイクロシステム株式会社 | 半導体記憶装置 |
| JP4782302B2 (ja) | 2001-04-18 | 2011-09-28 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
| JP2002358797A (ja) * | 2001-05-31 | 2002-12-13 | Nec Corp | 半導体集積回路 |
| JP4877894B2 (ja) | 2001-07-04 | 2012-02-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7032142B2 (en) | 2001-11-22 | 2006-04-18 | Fujitsu Limited | Memory circuit having parity cell array |
| US7219271B2 (en) * | 2001-12-14 | 2007-05-15 | Sandisk 3D Llc | Memory device and method for redundancy/self-repair |
-
2003
- 2003-12-08 KR KR10-2003-0088677A patent/KR100511047B1/ko not_active Expired - Fee Related
-
2004
- 2004-12-08 US US11/006,788 patent/US7464309B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20050102595A1 (en) | 2005-05-12 |
| US7464309B2 (en) | 2008-12-09 |
| KR20050055464A (ko) | 2005-06-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20031208 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20050819 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20050822 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20050823 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20080729 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090814 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20100729 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20110729 Start annual number: 7 End annual number: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20120801 Year of fee payment: 8 |
|
| PR1001 | Payment of annual fee |
Payment date: 20120801 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20130731 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20130731 Start annual number: 9 End annual number: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20140731 Year of fee payment: 10 |
|
| PR1001 | Payment of annual fee |
Payment date: 20140731 Start annual number: 10 End annual number: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20160801 Year of fee payment: 12 |
|
| PR1001 | Payment of annual fee |
Payment date: 20160801 Start annual number: 12 End annual number: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20180731 Year of fee payment: 14 |
|
| PR1001 | Payment of annual fee |
Payment date: 20180731 Start annual number: 14 End annual number: 14 |
|
| PR1001 | Payment of annual fee |
Payment date: 20200731 Start annual number: 16 End annual number: 16 |
|
| PR1001 | Payment of annual fee |
Payment date: 20210728 Start annual number: 17 End annual number: 17 |
|
| PR1001 | Payment of annual fee |
Payment date: 20220727 Start annual number: 18 End annual number: 18 |
|
| PC1903 | Unpaid annual fee |
Termination category: Default of registration fee Termination date: 20240602 |