KR101991900B1

KR101991900B1 - 메모리 장치의 동작 방법, 이를 이용한 메모리 장치 및 이를 포함하는 메모리 시스템

Info

Publication number: KR101991900B1
Application number: KR1020130026765A
Authority: KR
Inventors: 공형식
Original assignee: 삼성전자주식회사
Priority date: 2013-03-13
Filing date: 2013-03-13
Publication date: 2019-06-24
Anticipated expiration: 2033-03-13
Also published as: KR20140112253A; US9224501B2; US20140269109A1

Abstract

본 발명의 실시예에 따른 메모리 장치는 상기 메모리 장치의 전반적인 동작을 제어하는 컨트롤 로직, 상기 컨트롤 로직의 제어에 따라 라이트 데이터를 수신하여 라이트하고, 상기 라이트된 라이트 데이터를 리드한 리드 데이터를 출력하는 데이터 저장부 및 상기 리드 데이터를 기초로 한 비교 결과 및 상기 비교 결과와 이전 판정 결과를 기초로 한 현재 판정 결과를 반복적으로 N 회 생성하고, 상기 반복 결과에 따라 최종 판정 결과를 생성하는 WER 감지기를 포함하며, 상기 N은 2 이상의 정수이다. 본 발명의 실시예에 따른 메모리 장치에 의하면, 메모리 장치에 포함된 복수의 메모리 셀들의 불량 유형을 정확히 판정할 수 있어 복수의 메모리 셀들의 불량을 보다 적절히 처리할 수 있는 효과가 있다.

Description

메모리 장치의 동작 방법, 이를 이용한 메모리 장치 및 이를 포함하는 메모리 시스템{OPERATING METHOD OF A MEMORY DEVICE, A MEMORY DEVICE USING THE METHOD AND MEMORY SYSTEM INCLUDING THEREOF}

본 발명의 개념에 따른 실시예는 메모리 장치에 관한 것으로, 보다 상세하게는 메모리 장치에 포함된 복수의 메모리 셀들의 불량 유형을 판정할 수 있는 동작 방법과 이를 이용한 메모리 장치에 관한 것이다.

메모리 장치는 각각이 데이터를 저장할 수 있는 복수의 메모리 셀들을 포함한다. 메모리 장치가 포함된 시스템이 정상적으로 동작하기 위해서는 데이터의 에러(error)를 최소화하여야 한다. 메모리 장치는 데이터의 오류를 정정하기 위한 별도의 장치를 구비할 수 있다.

다만, 상기 복수의 메모리 셀들에서 발생할 수 있는 데이터의 오류는 여러가지 원인에 의해 발생할 수 있다. 예컨대, 상기 복수의 메모리 셀들이 물리적인 결함을 가지고 있어 계속적인 데이터의 오류가 발생할 수 밖에 없는 경우가 있을 수 있으나, 이와 달리 메모리 장치의 동작에서 통상적으로 발생할 수 있는 데이터의 오류가 있을 수 있다.

따라서, 상기 복수의 메모리 셀들에서 발생할 수 있는 불량의 유형을 정확히 판정하여 이에 대한 처리를 달리할 필요성이 있다.

본 발명이 이루고자 하는 기술적 과제는 메모리 장치에 포함된 복수의 메모리 셀들의 불량 유형을 정확히 판정할 수 있는 메모리 장치의 동작 방법, 이를 이용한 메모리 장치 및 이를 포함하는 메모리 시스템을 제공하는데 있다.

본 발명의 실시예에 따른 메모리 장치의 동작 방법은 제1 주소에 해당하는 메모리 셀로부터 리드한 리드 데이터를 기초로 비교 결과를 생성하여 상기 비교 결과와 이전 판정 결과를 기초로 현재 판정 결과를 생성하는 단계, 상기 이전 판정 결과로서 상기 현재 판정 결과를 저장하는 단계, 상기 현재 판정 결과를 생성하는 단계와 상기 현재 판정 결과를 저장하는 단계를 상기 현재 판정 결과가 N 회 생성될 때까지 반복하는 단계 및 상기 반복 결과에 따라 최종 판정 결과를 생성하는 단계를 포함하며, 상기 최종 판정 결과는 상기 제1 주소에 해당하는 메모리 셀의 불량 유형을 판정한 결과이고, 상기 N은 1 이상의 정수이다.

실시예에 따라 상기 비교 결과는 상기 제1 주소에 해당하는 메모리 셀에 라이트될 라이트 데이터와 상기 제1 주소에 해당하는 메모리 셀로부터 상기 라이트 데이터를 리드한 리드 데이터를 비교한 결과이다.

실시예에 따라 상기 현재 판정 결과를 생성하는 단계는 상기 라이트 데이터를 상기 현재 판정 결과를 생성하는 WER 감지기에 저장하는 단계, 상기 라이트 데이터를 상기 제1 주소에 해당하는 메모리 셀에 라이트하는 단계 및 상기 라이트 데이터를 상기 제1 주소에 해당하는 메모리 셀로부터 리드한 리드 데이터와 상기 저장된 라이트 데이터를 기초로 비교 결과를 생성하는 단계를 포함한다.

실시예에 따라 상기 현재 판정 결과를 생성하는 단계는 MRS(Mode Register Set) 커맨드, 상기 제1 주소를 지정하는 어드레스 정보 및 상기 라이트 데이터를 수신하는 단계를 더 포함한다.

실시예에 따라 BIST(Built In Self Test) 커맨드를 수신하여 상기 제1 주소와 상기 라이트 데이터를 결정하는 단계를 더 포함한다.

실시예에 따라 상기 비교 결과는 상기 제1 주소에 해당하는 메모리 셀로부터 리드한 제1 리드 데이터와 상기 제1 리드 데이터를 리드한 후 상기 제1 주소에 해당하는 메모리 셀로부터 리드한 제2 리드 데이터를 비교한 결과이다.

실시예에 따라 상기 현재 판정 결과를 생성하는 단계는 상기 제1 리드 데이터를 상기 현재 판정 결과를 생성하는 WER 감지기에 저장하는 단계, 라이트 데이터를 상기 제1 주소에 해당하는 메모리 셀에 라이트하는 단계 및 상기 라이트 데이터를 상기 제1 주소에 해당하는 메모리 셀로부터 리드한 제2 리드 데이터와 상기 제1 리드 데이터를 기초로 비교 결과를 생성하는 단계를 포함한다.

실시예에 따라 상기 현재 판정 결과를 생성하는 단계는 테스트 MRS 커맨드, 상기 제1 주소를 지정하는 어드레스 정보 및 상기 라이트 데이터를 수신하는 단계를 더 포함한다.

실시예에 따라 BIST 커맨드를 수신하여 상기 제1 주소와 상기 라이트 데이터를 결정하는 단계를 더 포함한다.

실시예에 따라 상기 N은 메모리 셀 어레이의 라이트 에러 비율(write error rate)에 따라 결정된다.

본 발명의 실시예에 따른 메모리 장치는 상기 메모리 장치의 전반적인 동작을 제어하는 컨트롤 로직, 상기 컨트롤 로직의 제어에 따라 라이트 데이터를 수신하여 라이트하고, 상기 라이트된 라이트 데이터를 리드한 리드 데이터를 출력하는 데이터 저장부 및 상기 리드 데이터를 기초로 한 비교 결과 및 상기 비교 결과와 이전 판정 결과를 기초로 한 현재 판정 결과를 반복적으로 N 회 생성하고, 상기 반복 결과에 따라 최종 판정 결과를 생성하는 WER 감지기를 포함하며, 상기 N은 2 이상의 정수이다.

실시예에 따라 상기 메모리 장치의 외부로부터 어드레스 정보를 입력받아 상기 컨트롤 로직의 제어에 따라 상기 데이터 저장부로 상기 어드레스 정보를 전송하는 어드레스 버퍼, 상기 메모리 장치의 외부로부터 커맨드를 입력받아 상기 컨트롤 로직으로 상기 커맨드를 전송하는 커맨드 버퍼 및 상기 컨트롤 로직의 제어에 따라 상기 라이트 데이터와 상기 리드 데이터를 상기 메모리 장치의 외부 또는 상기 데이터 저장부와 송수신하는 데이터 입출력 회로를 더 포함하며, 상기 데이터 저장부는 복수의 메모리 셀들, 복수의 워드 라인들 및 복수의 비트 라인들을 포함하는 메모리 셀 어레이, 상기 어드레스 정보에 따라 상기 복수의 워드 라인들 중 적어도 하나의 워드 라인을 선택하는 로우 디코더 및 로우 드라이버 블록, 상기 어드레스 정보에 따라 상기 복수의 비트 라인들 중 적어도 하나의 비트 라인을 선택하는 컬럼 디코더 및 컬럼 드라이버 블록 및 상기 어드레스 정보에 따라 선택된 적어도 하나의 메모리 셀에 상기 라이트 데이터를 라이트하거나 상기 적어도 하나의 메모리 셀로부터 상기 리드 데이터를 리드하는 라이트 드라이버 및 감지 증폭기 블록을 포함하며, 상기 비교 결과는 상기 라이트 데이터와 상기 리드 데이터를 비교한 결과이고, 상기 라이트 데이터는 상기 복수의 메모리 셀들 중 제1 주소에 해당하는 메모리 셀에 라이트될 데이터이고, 상기 리드 데이터는 상기 라이트 데이터를 상기 제1 주소에 해당하는 메모리 셀에 라이트한 후 상기 제1 주소에 해당하는 메모리 셀로부터 리드한 데이터이다.

실시예에 따라 상기 WER 감지기는 상기 라이트 데이터를 저장하고 상기 라이트 데이터와 상기 리드 데이터를 출력하는 데이터 저장 회로, 상기 라이트 데이터와 상기 리드 데이터를 비교하여 상기 비교 결과를 생성하는 데이터 비교 회로 및 상기 비교 결과와 이전 판정 결과에 기초하여 현재 판정 결과를 생성하고, 상기 현재 판정 결과를 상기 이전 판정 결과로서 저장하는 불량 유형 판정 회로를 포함한다.

실시예에 따라 상기 데이터 저장 회로는 상기 라이트 데이터를 저장하는 제1 래치를 포함하고, 상기 데이터 비교 회로는 상기 라이트 데이터와 상기 리드 데이터를 비교하는 XOR(exclusive OR) 게이트를 포함하고, 상기 불량 유형 판정 회로는 상기 이전 판정 결과를 저장하는 제2 래치와 상기 이전 판정 결과와 상기 현재 판정 결과를 비교하는 AND 게이트를 포함한다.

실시예에 따라 상기 컨트롤 로직이 테스트 MRS 커맨드를 수신하는 경우 상기 제1 주소는 상기 어드레스 버퍼가 상기 메모리 장치의 외부로부터 수신한 어드레스 정보에 따라 결정되고, 상기 라이트 데이터는 상기 데이터 입출력 회로가 상기 메모리 장치의 외부로부터 수신한 데이터이다.

실시예에 따라 상기 컨트롤 로직이 BIST 커맨드를 수신하는 경우 상기 제1 주소는 상기 컨트롤 로직이 결정한 비스트 어드레스 정보에 따라 결정되고, 상기 라이트 데이터는 상기 컨트롤 로직이 결정한 데이터이다.

실시예에 따라 상기 메모리 장치의 외부로부터 어드레스 정보를 입력받아 상기 컨트롤 로직의 제어에 따라 상기 데이터 저장부로 상기 어드레스 정보를 전송하는 어드레스 버퍼, 상기 메모리 장치의 외부로부터 커맨드를 입력받아 상기 컨트롤 로직으로 상기 커맨드를 전송하는 커맨드 버퍼 및 상기 컨트롤 로직의 제어에 따라 상기 라이트 데이터와 상기 리드 데이터를 상기 메모리 장치의 외부 또는 상기 데이터 저장부와 송수신하는 데이터 입출력 회로를 더 포함하며, 상기 데이터 저장부는 복수의 메모리 셀들, 복수의 워드 라인들 및 복수의 비트 라인들을 포함하는 메모리 셀 어레이, 상기 어드레스 정보에 따라 상기 복수의 워드 라인들 중 적어도 하나의 워드 라인을 선택하는 로우 디코더 및 로우 드라이버 블록, 상기 어드레스 정보에 따라 상기 복수의 비트 라인들 중 적어도 하나의 비트 라인을 선택하는 컬럼 디코더 및 컬럼 드라이버 블록 및 상기 어드레스 정보에 따라 선택된 적어도 하나의 메모리 셀에 상기 라이트 데이터를 라이트하거나 상기 적어도 하나의 메모리 셀로부터 상기 리드 데이터를 리드하는 라이트 드라이버 및 감지 증폭기 블록을 포함하며, 상기 비교 결과는 상기 리드 데이터 중 제1 리드 데이터와 제2 리드 데이터를 비교한 결과이고, 상기 제1 리드 데이터는 상기 복수의 메모리 셀들 중 제1 주소에 해당하는 메모리 셀로부터 리드한 데이터이고, 상기 제2 리드 데이터는 상기 제1 리드 데이터가 리드되고 상기 라이트 데이터를 상기 제1 주소에 해당하는 메모리 셀에 라이트한 후 상기 제1 주소에 해당하는 메모리 셀로부터 리드한 데이터이다.

실시예에 따라 상기 WER 감지기는 상기 제1 리드 데이터를 저장하고 상기 제1 리드 데이터와 상기 제2 리드 데이터를 출력하는 데이터 저장 회로, 상기 제1 리드 데이터와 상기 제2 리드 데이터를 비교하여 상기 비교 결과를 생성하는 데이터 비교 회로 및 상기 비교 결과와 이전 판정 결과에 기초하여 현재 판정 결과를 생성하고, 상기 현재 판정 결과를 상기 이전 판정 결과로서 저장하는 불량 유형 판정 회로를 포함한다.

실시예에 따라 상기 데이터 저장 회로는 상기 제1 리드 데이터를 저장하는 제1 래치를 포함하고, 상기 데이터 비교 회로는 상기 제1 리드 데이터와 상기 제2 리드 데이터를 비교하는 XOR(exclusive OR) 게이트를 포함하고, 상기 불량 유형 판정 회로는 상기 이전 판정 결과를 저장하는 제2 래치와 상기 이전 판정 결과와 상기 현재 판정 결과를 비교하는 OR 게이트를 포함한다.

본 발명의 실시예에 따른 메모리 시스템은 복수의 메모리 셀들을 포함하는 메모리 장치 및 상기 메모리 장치를 제어하기 위한 커맨드를 전송하는 메모리 컨트롤러를 포함하며, 상기 커맨드에 따라 상기 메모리 장치의 전반적인 동작을 제어하는 컨트롤 로직, 상기 컨트롤 로직의 제어에 따라 라이트 데이터를 수신하여 라이트하고, 상기 라이트된 라이트 데이터를 리드한 리드 데이터를 출력하는 데이터 저장부 및 상기 리드 데이터를 기초로 한 비교 결과 및 상기 비교 결과와 이전 판정 결과를 기초로 한 현재 판정 결과를 반복적으로 N 회 생성하고, 상기 반복 결과에 따라 최종 판정 결과를 생성하는 WER 감지기를 포함하며, 상기 N은 2 이상의 정수이다.

실시예에 따라 상기 비교 결과는 상기 라이트 데이터와 상기 리드 데이터를 비교한 결과이고, 상기 라이트 데이터는 상기 복수의 메모리 셀들 중 제1 주소에 해당하는 메모리 셀에 라이트될 데이터이고, 상기 리드 데이터는 상기 라이트 데이터를 상기 제1 주소에 해당하는 메모리 셀에 라이트한 후 상기 제1 주소에 해당하는 메모리 셀로부터 리드한 데이터이다.

실시예에 따라 상기 비교 결과는 상기 리드 데이터 중 제1 리드 데이터와 제2 리드 데이터를 비교한 결과이고, 상기 제1 리드 데이터는 상기 복수의 메모리 셀들 중 제1 주소에 해당하는 메모리 셀로부터 리드한 데이터이고, 상기 제2 리드 데이터는 상기 제1 리드 데이터가 리드되고 상기 라이트 데이터를 상기 제1 주소에 해당하는 메모리 셀에 라이트한 후 상기 제1 주소에 해당하는 메모리 셀로부터 리드한 데이터이다.

본 발명의 실시예에 따른 전자 시스템은 복수의 메모리 셀들을 포함하는 메모리 장치, 상기 메모리 장치를 제어하기 위한 커맨드를 전송하는 메모리 컨트롤러 및 상기 메모리 장치에 저장된 데이터를 처리하고 상기 메모리 컨트롤러를 제어하는 프로세서를 포함하며, 상기 메모리 장치는 상기 커맨드에 따라 라이트 동작과 리드 동작을 N 회 반복하여 현재 판정 결과를 생성하고, 상기 반복 결과에 따라 최종 판정 결과를 생성하고, 상기 N은 2 이상의 정수이다.

본 발명의 실시예에 따른 메모리 장치에 의하면, 메모리 장치에 포함된 복수의 메모리 셀들의 불량 유형을 정확히 판정할 수 있어 복수의 메모리 셀들의 불량을 보다 적절히 처리할 수 있는 효과가 있다.

도 1은 본 발명의 실시예에 따른 메모리 시스템를 나타내는 블록도이다.
도 2는 도 1에 도시된 WER 감지기를 상세히 나타낸 블록도이다.
도 3은 도 2에 도시된 WER 감지기의 동작을 나타내는 흐름도이다.
도 4a는 도 2에 도시된 WER 감지기에 포함되는 하드성 불량 감지 회로의 일 실시예를 나타낸 블록도이다.
도 4b는 도 4a에 도시된 하드성 불량 감지 회로의 일 실시예의 동작을 설명하기 위한 도면이다.
도 5는 도 4a에 도시된 하드성 불량 감지 회로의 일 실시예를 포함한 메모리 장치가 도 3에 도시된 현재 판정 결과를 생성하는 단계를 수행하는 일 실시예를 나타내는 흐름도이다.
도 6은 도 4a에 도시된 하드성 불량 감지 회로의 일 실시예를 포함한 메모리 장치가 도 3에 도시된 현재 판정 결과를 생성하는 단계를 수행하는 다른 실시예를 나타내는 흐름도이다.
도 7a는 도 2에 도시된 WER 감지기에 포함되는 소프트성 불량 감지 회로의 일 실시예를 나타낸 블록도이다.
도 7b는 도 7a에 도시된 소프트성 불량 감지 회로의 일 실시예의 동작을 설명하기 위한 도면이다.
도 8은 도 7a에 도시된 소프트성 불량 감지 회로의 일 실시예를 포함한 메모리 장치가 도 3에 도시된 현재 판정 결과를 생성하는 단계를 수행하는 일 실시예를 나타내는 흐름도이다.
도 9는 도 7a에 도시된 소프트성 불량 감지 회로의 일 실시예를 포함한 메모리 장치가 도 3에 도시된 현재 판정 결과를 생성하는 단계를 수행하는 다른 실시예를 나타내는 흐름도이다.
도 10은 도 1에 도시된 메모리 장치를 포함하는 패키지의 일 실시 예를 나타내는 개념도이다.
도 11은 도 1에 도시된 메모리 장치를 포함하는 패키지의 일 실시 예를 입체적으로 나타내는 개념도이다.
도 12는 도 1에 도시된 메모리 장치를 포함하는 시스템의 일 실시 예를 나타낸다.
도 13은 도 1에 도시된 메모리 장치를 포함하는 시스템의 다른 실시 예를 나타낸다.
도 14는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 15는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 16은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.
도 17은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명에 따른 실시예는 다양한 변경을 가할 수 있고 여러가지 형태를 가질 수 있으므로 특정실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 실시예에 따른 메모리 시스템를 나타내는 블록도이다.

도 1을 참조하면, 메모리 시스템(10)은 메모리 장치(100) 및 메모리 컨트롤러(250)를 포함할 수 있다.

메모리 장치(100)는 어드레스 버퍼(address buffer, 110), 커맨드 버퍼(command buffer, 120), 컨트롤 로직(control logic, 130), 데이터 저장부(data storing unit, 140), 데이터 입출력 회로(data I/O circuit, 190) 및 WER 감지기(Write Error Rate detector, 200)를 포함할 수 있다.

어드레스 버퍼(110)는 메모리 장치(100)의 외부, 예컨대 메모리 컨트롤러(200)로부터 어드레스 정보(AR)를 입력받아 어드레스 정보(AR)를 임시 저장할 수 있다. 어드레스 정보(AR)는 데이터 저장부(140)에 포함된 메모리 셀 어레이(150)의 복수의 메모리 셀 중 적어도 하나를 지정하는 어드레스에 대한 정보일 수 있다. 실시예에 따라 어드레스 버퍼(110)는 어드레스 정보(AR)를 임시로 저장할 수 있는 래치(latch)를 포함할 수 있다.

어드레스 버퍼(110)는 어드레스 정보(AR)를 컨트롤 로직(130)의 제어에 따라 데이터 저장부(140)로 전송할 수 있다. 실시예에 따라 어드레스 버퍼(110)에 포함된 래치에 저장된 어드레스 정보(AR)는 컨트롤 로직(130)에 의해 변경될 수 있다.

커맨드 버퍼(120)는 메모리 장치(100)의 외부, 예컨대 메모리 컨트롤러(200)로부터 커맨드(CMD)를 입력받아 커맨드(CMD)를 임시 저장할 수 있다. 커맨드(CMD)는 메모리 장치(100)의 동작 모드를 결정하는 정보일 수 있다.

실시예에 따라 커맨드 버퍼(120)는 커맨드(CMD)를 임시로 저장할 수 있는 래치(latch)를 포함할 수 있다. 커맨드 버퍼(120)는 커맨드(CMD)를 컨트롤 로직(130)의 제어에 따라 컨트롤 로직(130)으로 전송할 수 있다.

컨트롤 로직(130)은 메모리 장치(130)의 전반적인 동작을 제어할 수 있다. 컨트롤 로직(130)은 커맨드 디코더(command decoder, 미도시), 클럭 발생기(clock generator, 미도시) 및 MRS 회로(Mode Register Set circuit, 미도시)를 포함할 수 있다.

커맨드 디코더(미도시)는 커맨드 버퍼(120)로부터 수신된 커맨드(CMD)를 디코딩(decoding)하여 디코딩된 명령 신호를 내부적으로 발생할 수 있다.

클럭 발생기(미도시)는 클럭 신호를 발생하여 메모리 장치(100) 내부에 상기 클럭 신호를 공급할 수 있다.

MRS 회로(미도시)는 메모리 장치(100)의 동작 모드를 지정하기 위한 커맨드(CMD) 및/또는 어드레스 정보(AR)에 응답하여 내부의 모드 레지스터를 설정할 수 있다. 예컨대, 상기 동작 모드는 리드 모드(read mode), 라이트 모드(write mode), 테스트 MRS 모드(test Mode Register Set mode), 벤더 모드(vendor mode), BIST 모드(Built In Self Test) 등에 해당할 수 있다. 상기 동작 모드를 세팅하여 저장하는 장소를 모드 레지스터(mode register)라 하고, MRS 회로(미도시)는 상기 모드 레지스터의 집합을 포함하며 회로 테스트에 용이하게 이용될 수 있다. 상기 모드 레지스터는 후술할 메모리 셀 어레이(150)와 별도로 구현될 수 있으나, 메모리 셀 어레이(150)의 일부로 구현될 수도 있다.

메모리 장치(100)의 동작 모드는 크게 테스트 모드(test mode)와 비 테스트 모드(non-test mode)로 나뉠 수 있다. 예컨대, MRS 회로는 테스트 MRS 커맨드 또는 BIST 커맨드에 응답하여 테스트 모드로 설정될 수 있다. 테스트 MRS 커맨드 또는 BIST 커맨드에 의한 메모리 장치(100)의 상세한 동작은 도 4a 내지 도 6을 참조하여 후술하기로 한다.

다만, 컨트롤 로직(130)은 BIST 커맨드에 의해 메모리 장치(100)가 BIST 모드로 동작할 경우 데이터 저장부(140)에 BIST 어드레스 정보(AR_BIST)를 전송하거나 데이터 입출력 회로(190)에 BIST 라이트 데이터(WD_BIST)를 전송할 수 있다.

데이터 저장부(140)는 메모리 셀 어레이(memory cell array, 150), 로우 디코더 및 로우 드라이버(row decoder & row driver, 160), 컬럼 디코더 및 컬럼 드라이버(column decoder & column driver, 170) 및 라이트 드라이버 및 감지 증폭기 블록(write driver & S/A block, 180)을 포함할 수 있다.

메모리 셀 어레이(150)는 워드 라인들, 비트 라인들 및 각각이 워드 라인들 각각과 비트 라인들 각각에 접속된 메모리 셀들을 포함한다. 상기 메모리 셀들은 적어도 1 비트(bit) 이상의 데이터를 저장할 수 있다. 상기 메모리 셀들은 전원 공급 여부에 관계없이 데이터를 저장할 수 있는 비휘발성 메모리(non-volatile memory) 또는 전원이 공급되는 동안 데이터를 저장할 수 있는 휘발성 메모리(volatile memory)로 구현될 수 있으며, 물리적으로 레이져(laser)를 사용하여 퓨즈-컷팅(fuse-cutting)하는 방법이나 전기적으로 프로그래밍(programming)하여 저장시키는 방법이 사용될 수 있다. 예컨대, 상기 메모리 셀들은 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시(flash) 메모리, MRAM(Magnetic RAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase change RAM) 또는 저항 메모리(Resistive RAM: RRAM 또는 ReRAM)일 수 있다. 이때, 메모리 셀 어레이(150)는 2차원으로 구현될 수 있고, 3차원으로도 구현될 수 있다.

로우 디코더 및 로우 드라이버(160)는, 어드레스 버퍼(110)로부터 출력된 어드레스 정보(AR) 또는 컨트롤 로직(130)으로부터 출력된 BIST 어드레스 정보(AR_BIST)에 기초하여, 워드 라인들 중에서 어느 하나를 선택하는 동작과 선택된 워드 라인을 필요한 동작 전압으로 구동하는 동작을 수행할 수 있다.

컬럼 디코더 및 컬럼 드라이버(170)는 어드레스 버퍼(110)로부터 출력된 어드레스 정보(AR) 또는 컨트롤 로직(130)으로부터 출력된 BIST 어드레스 정보(AR_BIST)에 기초하여 비트 라인들 각각과 라이트 드라이버 및 감지 증폭기 블록(180) 사이의 접속을 제어할 수 있다.

예컨대, 어드레스 정보(AR)가 제1 주소에 해당하는 메모리 셀을 지정하는 경우, 로우 디코더 및 로우 드라이버(160)는 워드 라인들 중에서 상기 제1 주소에 해당하는 메모리 셀이 속한 워드 라인을 선택하고 컬럼 디코더 및 컬럼 드라이버(170)는 비트 라인들 중에서 상기 제1 주소에 해당하는 메모리 셀이 속한 비트 라인을 라이트 드라이버 및 감지 증폭기 블록(180)에 접속시킬 수 있다.

라이트 드라이버 및 감지 증폭기 블록(180)은 데이터 입출력 회로(190)로부터 수신된 라이트 데이터에 기초하여 상기 라이트 데이터에 대응하는 전류 신호를 생성할 수 있고, 상기 전류 신호를 컬럼 디코더 및 컬럼 드라이버(170)에 의해 접속된 적어도 하나의 비트 라인에 공급할 수 있다. 라이트 드라이버 및 감지 증폭기 블록(180)은 컬럼 디코더 및 컬럼 드라이버(170)에 의해 접속된 적어도 하나의 비트 라인으로부터 출력되는 전류 신호를 감지 증폭하여 상기 감지 증폭된 전류 신호에 대응하는 리드 데이터를 생성할 수 있고, 상기 리드 데이터를 데이터 입출력 회로(190)로 전송할 수 있다.

라이트 드라이버 및 감지 증폭기 블록(180)은 컨트롤 로직(130)의 제어에 따라 비테스트 모드(예컨대, 리드 모드, 라이트 모드 등)에서는 데이터 입출력 회로(190)와의 데이터 전송을 제1 데이터 경로(DP1)를 통해 수행할 수 있다. 또한, 라이트 드라이버 및 감지 증폭기 블록(180)은 컨트롤 로직(130)의 제어에 따라 테스트 모드(예컨대, 테스트 MRS 모드, BIST 모드 등)에서는 데이터 입출력 회로(190)와의 데이터 전송을 제2 데이터 경로(DP2)를 통해 수행할 수 있다.

데이터 입출력 회로(190)는 데이터 입출력 단자에 접속되는 데이터 입력 회로(미도시)와 데이터 출력 회로(미도시)를 포함할 수 있다.

데이터 입력 회로(미도시)는 컨트롤 로직(130)의 제어에 따라, 데이터의 라이트 동작시 데이터 입출력 단자로부터 입력되는 라이트 데이터 또는 컨트롤 로직으로부터 입력되는 BIST 라이트 데이터를 수신하여 데이터 저장부(140)로 전송한다.

데이터 출력 회로(미도시)는 컨트롤 로직(130)의 제어에 따라, 데이터의 리드 동작시 데이터 저장부(140)로부터 전송된 리드 데이터를 데이터 입출력 단자를 통해 외부로 출력한다. 또한, 데이터 출력 회로(미도시)는 WER 감지기(200)가 생성하는 판정 결과(DR)를 데이터 입출력 단자를 통해 외부로 출력한다. 상기 판정 결과는 현재 판정 결과 또는 최종 판정 결과에 해당할 수 있다.

상기 데이터 입출력 단자는 데이터 마스킹 패드(DM PAD), 데이터 입출력 패드(DQ PAD) 또는 데이터 스트로브 패드(DQS PAD) 중 어느 하나로 구현될 수 있다.

WER 감지기(200)는 테스트 모드(예컨대, 테스트 MRS 모드, BIST 모드 등)에서 제2 데이터 경로(DP2)를 통해 전송되는 라이트 데이터(WD) 또는 리드 데이터(RD)를 센싱하여 판정 결과(DR)를 생성할 수 있다. 판정 결과(DR)는 제2 데이터 경로(DP2)를 통해 데이터 입출력 회로(190)로 전송될 수 있다.

WER 감지기(200)의 상세한 동작은 도 2를 참조하여 후술하기로 한다.

메모리 컨트롤러(250)는 메모리 장치(100)의 동작을 제어하기 위한 각종 커맨드(CMD) 및 리드, 라이트 또는 테스트 등을 수행할 메모리 셀 어레이(150)에 대한 어드레스 정보(AR)를 메모리 장치(300)에 전송할 수 있다.

또한, 메모리 컨트롤러(250)는 메모리 셀 어레이(150)에 라이트할 라이트 데이터(WD)를 메모리 장치(300)에 전송하고, 메모리 장치(300)로부터 리드 데이터(RD) 또는 판정 결과(DR) 등을 수신할 수 있다.

도 2는 도 1에 도시된 WER 감지기를 상세히 나타낸 블록도이다.

도 1 및 도 2를 참조하면, WER 감지기(200)는 데이터 저장 회로(data storing circuit, 210), 데이터 비교 회로(data comparing circuit, 220) 및 불량 유형 판정 회로(defective type determinating circuit, 230)를 포함할 수 있다.

WER 감지기(200)는 컨트롤 로직(130)의 제어에 따라 하드성 불량 감지 모드(hard defective type detecting mode) 또는 소프트성 불량 감지 모드(soft defective type detecting mode)로 동작할 수 있다. 실시예에 따라 WER 감지기(200)는 하드성 불량 감지 회로(예컨대, 도 4a의 회로) 및/또는 소프트성 불량 감지 회로(예컨대, 도 7a의 회로)를 포함할 수 있다.

WER 감지기(200)가 하드성 불량 감지 회로와 소프트성 불량 감지 회로를 모두 포함하는 경우 컨트롤 로직(130)에 의해 제어되는 모드 선택 회로(미도시)를 더 포함하여 하드성 불량 감지 회로와 소프트성 불량 감지 회로 중 어느 하나만을 활성화시킬 수 있다.

데이터 저장 회로(210)는 제2 데이터 경로(DP2)로 전송되는 데이터를 센싱하여 저장하고, 데이터 비교 회로(220)로 비교 데이터(CD)를 전송할 수 있다.

실시예에 따라 데이터 저장 회로(210)는 하드성 불량 감지 모드에서 제2 데이터 경로(DP2)로 전송되는 라이트 데이터(WD)를 저장할 수 있고, 이후 순차적으로 전송되는 리드 데이터(RD)와 상기 라이트 데이터(WD)를 데이터 비교 회로(220)로 전송할 수 있다.

실시예에 따라 데이터 저장 회로(210)는 소프트성 불량 감지 모드에서 제2 데이터 경로(DP2)로 전송되는 제1 리드 데이터(RD1)를 저장할 수 있고, 이후 순차적으로 전송되는 제2 리드 데이터(RD2)와 상기 제1 리드 데이터(RD1)를 데이터 비교 회로(220)로 전송할 수 있다.

데이터 비교 회로(220)는 비교 데이터(CD)를 수신하여 비교한 후 비교 결과(CR)를 생성하여 불량 유형 판정 회로(230)로 전송할 수 있다.

실시예에 따라 데이터 비교 회로(220)는 하드성 불량 감지 모드에서 리드 데이터(RD)와 상기 라이트 데이터(WD)를 비교하여 비교 결과(CR)를 생성할 수 있다. 상기 생성된 비교 결과(CR)는 불량 유형 판정 회로(230)로 전송될 수 있다.

실시예에 따라 데이터 비교 회로(220)는 소프트성 불량 감지 모드에서 라이트 데이터(RD)와 상기 라이트 데이터(WD)를 비교하여 비교 결과(CR)를 생성할 수 있다. 상기 생성된 비교 결과(CR)는 불량 유형 판정 회로(230)로 전송될 수 있다.

불량 유형 판정 회로(230)는 수신된 비교 결과(CR)와 미리 저장된 이전 판정 결과(DRP)를 이용해 현재 판정 결과(DRP)를 생성하고, 상기 현재 판정 결과(DR)를 이전 판정 결과(DRP)로서 저장할 수 있다.

또한, 불량 유형 판정 회로(230)는 현재 판정 결과(DR)가 목표한 횟수만큼 생성되었는지 카운트하여 컨트롤 로직(130)으로 카운트 결과를 전송할 수 있다.

불량 유형 판정 회로(230)는, 현재 판정 결과(DR)가 목표한 횟수만큼 생성된 경우, 컨트롤 로직(130)의 제어에 따라 최종적으로 생성된 현재 판정 결과(DR)를 최종 판정 결과로서 출력할 수 있다.

도 3은 도 2에 도시된 WER 감지기의 동작을 나타내는 흐름도이다.

도 1 내지 도 3을 참조하면, 데이터 저장 회로(210)는 제2 데이터 경로(DP2)로 전송되는 데이터를 센싱하여 저장하고, 데이터 비교 회로(220)로 비교 데이터(CD)를 전송할 수 있다.

불량 유형 판정 회로(230)는 수신된 비교 결과(CR)와 미리 저장된 이전 판정 결과(DRP)를 이용해 현재 판정 결과(DR)를 생성할 수 있다(S300).

불량 유형 판정 회로(230)는 현재 판정 결과(DR)를 이전 판정 결과(DRP)로서 저장할 수 있다(S310). 또한, 불량 유형 판정 회로(230)는 현재 판정 결과(DR)가 목표한 횟수(N) 만큼 생성되었는지 카운트하여 컨트롤 로직(130)으로 카운트 결과를 전송할 수 있다.

현재 판정 결과(DR)가 목표한 횟수(N)만큼 생성되지 않은 경우(S320의 No 경로), 컨트롤 로직(130)의 제어에 따라 WER 감지기(200)는 상기 S300 단계 및 상기 S310 단계를 반복하여 현재 판정 결과(DR)를 반복적으로 생성할 수 있다.

불량 유형 판정 회로(230)는, 현재 판정 결과(DR)가 목표한 횟수(N)만큼 생성된 경우(S320의 Yes 경로), 컨트롤 로직(130)의 제어에 따라 최종적으로 생성된 현재 판정 결과(DR)를 최종 판정 결과로서 출력할 수 있다(S330).

도 4a는 도 2에 도시된 WER 감지기에 포함되는 하드성 불량 감지 회로의 일 실시예를 나타낸 블록도이다. 도 4b는 도 4a에 도시된 하드성 불량 감지 회로의 일 실시예의 동작을 설명하기 위한 도면이다.

도 1 내지 도 4b를 참조하면, WER 감지기(200)에 포함될 수 있는 하드성 불량 감지 회로(200-1)는 데이터 저장 회로(210-1), 데이터 비교 회로(220-1) 및 불량 유형 판정 회로(230-1)를 포함할 수 있다.

데이터 저장 회로(210-1)는 제2 데이터 경로(DP2)를 센싱하여 제1 주소에 해당하는 메모리 셀에 라이트될 라이트 데이터(WD)를 저장하는 제1 래치(212)를 포함할 수 있다.

데이터 저장 회로(210-1)는 제2 데이터 경로(DP2)를 센싱하여 라이트 데이터(WD)가 제1 주소에 해당하는 메모리 셀에 라이트된 후 제1 주소에 해당하는 메모리 셀로부터 리드한 리드 데이터(RD)와 제1 래치(212)에 저장된 라이트 데이터(WD)를 출력할 수 있다.

데이터 비교 회로(220-1)는 배타적 논리합 게이트(exclusive-OR gate, 222))를 포함할 수 있다. 배타적 논리합 게이트(222)는 라이트 데이터(WD)와 리드 데이터(RD)를 입력받아 논리 연산하여 비교 결과(CR)를 출력할 수 있다.

불량 유형 판정 회로(230-1)는 이전 판정 결과(DRP)를 저장하는 제2 래치(232), 상기 이전 판정 결과(DRP)와 비교 결과(CR)를 비교하는 논리곱 게이트(AND gate, 234) 및 상기 이전 판정 결과(DRP)의 발생을 카운팅하는 카운터(235)를 포함할 수 있다.

제2 래치(232)는 논리곱 게이트(234)의 출력인 판정 결과(DR)를 입력받아 이전 판정 결과(DRP)로서 저장할 수 있다. 제2 래치(232)는 WER 감지기(200)가 메모리 셀어레이(150)에 포함된 어느 하나의 메모리 셀에 대한 불량 유형의 판정을 시작하기 전에 컨트롤 로직(130)에 의해 리셋될 수 있다. 예컨대, 제2 래치(232)는 컨트롤 로직(130)에 의해 리셋될 경우 하이 레벨 즉, 1로 리셋될 수 있다.

논리곱 게이트(234)는 제2 래치(232)의 출력 즉, 이전 판정 결과(DRP)와 데이터 비교 회로(220-1)의 출력 즉, 비교 결과(CR)를 입력받아 논리 연산하여 현재 판정 결과(DR)를 출력할 수 있다.

비교 결과(CR)와 현재 판정 결과(DR)는 도 4b와 같이 결정될 수 있다.

라이트 데이터(WD)가 D(예컨대, D=0)라고 가정하면, 리드 데이터(RD)는 D(예컨대, D=0) 또는 D/(예컨대, D/=1)일 수 있다. 라이트 데이터(WD)와 리드 데이터(RD)가 동일하면 비교 결과(CR)는 0이고, 라이트 데이터(WD)와 리드 데이터(RD)가 다르면 비교 결과(CR)는 1이다.

비교 결과(CR)와 이전 판정 결과(DRP) 중 어느 하나라도 0이면 현재 판정 결과(DR)는 0이고, 비교 결과(CR)와 이전 판정 결과(DRP) 모두 1이면 현재 판정 결과(DR)는 1이다.

라이트 데이터(WD)와 리드 데이터(RD)가 서로 다르다는 것은 라이트 에러(write error)가 발생하였음을 의미하며, 이는 곧 비교 결과(CR)가 1임을 의미한다. 반대로, 라이트 데이터(WD)와 리드 데이터(RD)가 서로 같다는 것은 라이트 에러가 발생하지 않았음을 의미하며, 이는 곧 비교 결과(CR)가 0임을 의미한다.

현재 판정 결과(DR)는 이전 판정 결과(DRP)와 비교 결과(CR)의 논리 곱이며, 상기 이전 판정 결과(DRP)는 초기 값이 1로 리셋될 수 있다. 따라서, 목표한 횟수(N)만큼 현재 판정 결과(DR)를 생성하는 경우 최종적으로 생성된 최종 판정 결과가 1이 되려면, 연속적으로 비교 결과(CR)가 1이 되어야 한다. 반대로, 최종적으로 생성된 최종 판정 결과가 0이 되려면, 목표한 횟수(N)만큼 현재 판정 결과(DR)를 생성하는 동안 적어도 한번이라도 비교 결과(CR)가 0이 되어야 한다.

상기 최종 판정 결과가 1인 경우 해당 메모리 셀의 불량이 하드성 불량으로 판정될 수 있으며, 상기 최종 판정 결과가 0인 경우 해당 메모리 셀의 불량은 하드성 불량은 아닌 것으로 판정될 수 있다.

카운터(235)는 현재 판정 결과(DR)가 발생되는 횟수를 카운팅하여 카운팅 결과를 컨트롤 로직(130)으로 전송할 수 있다. 카운터(235)는 WER 감지기(200)가 메모리 셀어레이(150)에 포함된 어느 하나의 메모리 셀에 대한 불량 유형의 판정을 시작하기 전에 컨트롤 로직(130)에 의해 리셋될 수 있다. 예컨대, 카운터(235)는 0으로 리셋될 수 있다.

카운터(235)의 카운팅 결과에 따라 목표한 횟수(N) 만큼 현재 판정 결과(DR)가 생성된 경우, WER 감지기(200)는 컨트롤 로직(130)의 제어에 따라 해당 메모리 셀에 대한 불량 유형의 판정을 완료하고 그때의 현재 판정 결과(DR)를 최종 판정 결과로서 출력할 수 있다.

목표한 횟수(N) 만큼 현재 판정 결과(DR)가 생성되었는지 여부를 메모리 컨트롤러(250)가 제어하는 경우 예컨대, 테스트 MRS 커맨드, BIST 커맨드 등의 커맨드의 전송 횟수를 메모리 컨트롤러(250)가 체크하는 경우에는 카운터(235)는 생략될 수 있다.

하드성 불량의 경우 해당 메모리 셀이 물리적인 결함을 가지고 있어 계속적으로 라이트 에러가 발생한다. 이에 반해 소프트성 불량의 경우 해당 메모리 셀이 물리적인 결함을 가지지는 않으나, 메모리 셀의 동작 특성상 일정 횟수 연속적으로 라이트 에러가 발생할 수 있다.

하드성 불량을 가지는 메모리 셀은 물리적인 결함을 가지므로, 해당 메모리 셀을 여분의 셀(redundancy cell)로 대체하는 방식으로 리페어(repair)하여야 한다. 이에 반해 소프트성 불량을 가지는 메모리 셀은 ECC(Error Correction Code) 회로(미도시)를 이용해 라이트 에러의 정정을 수행하여야 한다.

만약 하드성 불량을 소프트성 불량으로 처리하게 되면, ECC 페일 비트(ECC fail bit) 초과로 라이트 에러의 정정이 제대로 이루어 지지 않게 된다. 반대로 소프트성 불량을 하드성 불량으로 처리하게 되면, 물리적인 결함이 없는 메모리 셀을 여분의 셀로 대체하게 되는 문제가 발생한다.

따라서, 하드성 불량과 소프트성 불량의 구별이 필요하다. 특히, 라이트 에러가 발생할 확률이 높은 MRAM 같은 경우 하드성 불량과 소프트성 불량을 구별하는 것이 더욱 중요할 수 있다.

WER 감지기(200)는 목표한 횟수(N)만큼 현재 판정 결과(DR)를 생성한 후 최종적으로 생성된 현재 판정 결과(DR)를 하드성 불량인지 구별할 수 있는 최종 판정 결과로서 출력할 수 있다.

상기 목표한 횟수(N)는 메모리 셀 어레이(150)의 특성에 따라 결정되며, 상기 메모리 셀 어레이(150)의 특성은 예컨대, 라이트 에러 비율(Write Error Rate, WER)을 의미할 수 있다. 라이트 에러 비율(WER)은 하드성 불량이 아닌 메모리 셀에서 라이트 에러가 발생할 비율을 의미한다.

예컨대, 라이트 에러 비율(WER)이 6 % 또는 5 ppm(parts per million)일 경우의 목표한 횟수(N)를 결정하는 방법을 다음의 표 1을 참조하여 설명하기로 한다.

WER	looping	1	2	3	4	5	6	7	8	9
6 %	WER ppm	60000	3	216	13	1	0	0	0	0
6 %	1Gb당 불량수	6.0 E+07	3.6 E+06	2.2 E+05	1.3 E+04	7.8 E+02	4.7 E+01	2.8 E+00	1.7 E-01	1.0 E-02
5 ppm	WER ppm	5	0	0	0	0	0	0	0	0
5 ppm	1Gb당 불량수	5.0 E+0.3	2.5 E-01	1.3 E-06	6.3 E-12	3.1 E-17	1.6 E-22	7.8 E-28	3.9 E-33	2.0 E-38

라이트 에러 비율(WER)이 6 % 인 경우 불량 판정 테스트를 1회 실시하였을 때 라이트 에러가 발생하는 확률은 60000 ppm이 된다. 이를 메모리 셀 어레이(150)의 1 Gb(Giga bit)를 기준으로 환산하면 6.0E+07 개의 비트에서 라이트 에러가 발생할 수 있다.

만일 라이트 에러를 소프트 불량에 의한 것이라 가정하면, 소프트 불량이 연속적으로 발생하는 비트가 1 Gb를 기준으로 1 비트 이하가 될 때까지(라이트 에러 비율(WER)이 6 % 인 경우 8 번) 반복했을 때에도 라이트 에러가 발생할 경우 이는 소프트 불량이 아니라고 판정할 수 있다. 즉, 하나의 메모리 셀에 대해 불량 판정 테스트를 8 번 반복할 경우 8 번 연속으로 소프트 불량이 발생할 확률은 1 Gb를 기준으로 1 비트 이하로 존재하므로, 8 번 반복한 후의 최종 판정 결과에 따라 상기 하나의 메모리 셀의 불량의 유형을 판정할 수 있다. 따라서, 목표한 횟수(N)는 8로 결정될 수 있고, 신뢰성을 높이기 위해 8을 초과한 횟수로 결정될 수도 있다.

라이트 에러 비율(WER)이 5 ppm인 경우에도 마찬가지로 소프트 불량이 연속적으로 발생할 확률이 1 Gb를 기준으로 1 비트 이하가 되는 횟수로 목표한 횟수(N)를 결정하는 경우 목표한 횟수(N)는 2 회로 결정될 수 있다.

실시예에 따라 목표한 횟수(N)는 메모리 셀 어레이(150)의 일부 영역에 저장될 수 있고, 테스트 MRS 커맨드 또는 BIST 커맨드 등의 커맨드에 의해 결정될 수 있다.

도 5는 도 4a에 도시된 하드성 불량 감지 회로의 일 실시예를 포함한 메모리 장치가 도 3에 도시된 현재 판정 결과를 생성하는 단계를 수행하는 일 실시예를 나타내는 흐름도이다.

도 1 내지 도 5를 참조하면, 메모리 장치(100)는 메모리 컨트롤러(250)로부터 테스트 MRS 커맨드, 제1 주소를 지정하는 어드레스 정보(AR) 및 라이트 데이터(WD)를 수신할 수 있다(S500). 라이트 데이터(WD)와 함께 수신되는 상기 테스트 MRS 커맨드는 메모리 장치(100)가 라이트 동작을 수행하도록 제어하는 커맨드일 수 있다.

컨트롤 로직(130)이 테스트 MRS 커맨드를 수신하면, 라이트 드라이버 및 감지 증폭기 블록(180)은 컨트롤 로직(130)의 제어에 따라 제2 데이터 경로(DP2)를 통해 데이터 입출력 회로(190)와 데이터를 송수신하게 된다. 상기 제1 주소는 어드레스 버퍼(100)가 메모리 컨트롤러(250)로부터 수신한 어드레스 정보(AR)에 따라 결정될 수 있다.

WER 감지기(200)는 제2 데이터 경로(DP2)를 센싱하여 데이터 입출력 회로(190)가 출력한 라이트 데이터(WD)를 저장할 수 있다(S510).

라이트 드라이버 및 감지 증폭기 블록(180)은 어드레스 정보(AR)에 따라 활성화된 제1 주소에 해당하는 메모리 셀에 라이트 데이터(WD)를 라이트할 수 있다(S520).

메모리 장치(100)는 메모리 컨트롤러(250)로부터 테스트 MRS 커맨드 및 제1 주소를 지정하는 어드레스 정보(AR)를 수신할 수 있다(S530). 라이트 데이터(WD)와 함께 수신되지 않는 상기 테스트 MRS 커맨드는 메모리 장치(100)가 리드 동작을 수행하도록 제어하는 커맨드일 수 있다.

라이트 드라이버 및 감지 증폭기 블록(180)은 어드레스 정보(AR)에 따라 활성화된 제1 주소에 해당하는 메모리 셀로부터 리드 데이터(RD)를 리드할 수 있다. WER 감지기(200)는 제2 데이터 경로(DP2)를 센싱하여 라이트 드라이버 및 감지 증폭기 블록(180)이 출력한 리드 데이터(RD)와 미리 저장된 라이트 데이터(WD)를 비교하여 비교 결과(CR)를 생성할 수 있다. WER 감지기(200)는 비교 결과(CR)와 이전 판정 결과(DRP)를 기초로 현재 판정 결과(DR)를 생성할 수 있다(S540).

다른 실시예에 따라, 메모리 장치(100)는 현재 판정 결과를 생성하기 위한 리드 동작 및 라이트 동작마다 테스트 MRS 커맨드를 수신하지 않을 수 있다. 즉, 메모리 장치(100)는 MRS 커맨드를 수신하여 테스트 모드에 진입할 수 있다. 메모리 장치(100)는 상기 MRS 커맨드 이후에 수신되는 라이트 커맨드, 리드 커맨드, 어드레스 정보(AR) 및 라이트 데이터(WD)에 따라 라이트 동작과 리드 동작을 반복하여 현재 판정 결과(DR)를 생성할 수 있다.

도 6은 도 4a에 도시된 하드성 불량 감지 회로의 일 실시예를 포함한 메모리 장치가 도 3에 도시된 현재 판정 결과를 생성하는 단계를 수행하는 다른 실시예를 나타내는 흐름도이다.

도 1 내지 도 6을 참조하면, 메모리 장치(100)는 메모리 컨트롤러(250)로부터 BIST 커맨드를 수신할 수 있다. 컨트롤 로직(130)은 BIST 커맨드를 수신하는 경우, 제1 주소를 지정하는 BIST 어드레스 정보(AR_BIST)와 라이트 데이터(WD)를 결정하는 BIST 라이트 데이터(WD_BIST)를 결정할 수 있다(S600).

컨트롤 로직(130)은 메모리 셀 어레이(150)에 포함된 메모리 셀들 중에서 목표로 하는 일부 또는 전부에 대해 모두 WER 감지기(200)에 의한 불량 유형의 판정이 완료될 수 있도록 순차적으로 또는 랜덤(random)하게 상기 제1 주소를 결정할 수 있다. 또한, 라이트 데이터(WD)는 컨트롤 로직(130)에 의해 임의로 결정될 수 있으나, WER 감지기(200)에 의한 불량 유형의 판정이 수행되는 동안 일정하게 유지되는 것이 바람직하다.

WER 감지기(200)는 제2 데이터 경로(DP2)를 센싱하여 BIST 라이트 데이터(WD_BIST)에 따라 데이터 입출력 회로(190)가 출력한 라이트 데이터(WD)를 저장할 수 있다(S610).

라이트 드라이버 및 감지 증폭기 블록(180)은 BIST 어드레스 정보(AR_BIST)에 따라 활성화된 제1 주소에 해당하는 메모리 셀에 라이트 데이터(WD)를 라이트할 수 있다(S620).

라이트 드라이버 및 감지 증폭기 블록(180)은 컨트롤 로직(130)의 제어에 따라 BIST 어드레스 정보(AR_BIST)에 따라 활성화된 제1 주소에 해당하는 메모리 셀로부터 리드 데이터(RD)를 리드할 수 있다. WER 감지기(200)는 제2 데이터 경로(DP2)를 센싱하여 라이트 드라이버 및 감지 증폭기 블록(180)이 출력한 리드 데이터(RD)와 미리 저장된 라이트 데이터(WD)를 비교하여 비교 결과(CR)를 생성할 수 있다. WER 감지기(200)는 비교 결과(CR)와 이전 판정 결과(DRP)를 기초로 현재 판정 결과(DR)를 생성할 수 있다(S630).

메모리 장치(100)는 메모리 컨트롤러(250)로부터 BIST 커맨드를 수신하여 메모리 셀 어레이(150)의 모든 주소에 해당하는 메모리 셀들에 대해 각각 목표한 횟수(N) 만큼 현재 판정 결과(DR)를 생성하여 최종적으로 생성된 현재 판정 결과(DR)를 최종 판정 결과로서 출력할 수 있다.

다른 실시예에 따라, 메모리 장치(100)는 메모리 컨트롤러(250)로부터 BIST 커맨드를 수신하여 메모리 셀 어레이(150)의 모든 주소에 해당하는 메모리 셀들에 대해 현재 판정 결과(DR)을 생성하여 출력할 수 있다. 메모리 컨트롤러(250)는 BIST 커맨드의 전송 횟수를 체크하여 목표한 횟수(N) 만큼 BIST 커맨드를 메모리 장치(100)로 전송할 수 있고, 이에 따라 최종적으로 생성된 현재 판정 결과(DR)가 최종 판정 결과에 해당할 수 있다.

도 7a는 도 2에 도시된 WER 감지기에 포함되는 소프트성 불량 감지 회로의 일 실시예를 나타낸 블록도이다. 도 7b는 도 7a에 도시된 소프트성 불량 감지 회로의 일 실시예의 동작을 설명하기 위한 도면이다.

도 1 내지 도 4a 및 도 7b를 참조하면, WER 감지기(200)에 포함될 수 있는 소프트성 불량 감지 회로(200-2)는 데이터 저장 회로(210-2), 데이터 비교 회로(220-2) 및 불량 유형 판정 회로(230-2)를 포함할 수 있다.

도 7a에 도시된 소프트성 불량 감지 회로(200-2)는 도 4a에 도시된 하드성 불량 감지 회로(200-1)와 유사한 바 차이점을 위주로 설명하기로 한다.

데이터 저장 회로(210-2)의 제1 래치(214)는 제2 데이터 경로(DP2)를 센싱하여 라이트 데이터(WD)가 제1 주소에 해당하는 메모리 셀에 라이트된 후 상기 제1 주소에 해당하는 메모리 셀로부터 리드한 제1 리드 데이터(RD1)를 저장할 수 있다.

그 이후 데이터 저장 회로(210-2)는 제2 데이터 경로(DP2)를 센싱하여 라이트 데이터(WD)가 상기 제1 주소에 해당하는 메모리 셀에 라이트된 후 상기 제1 주소에 해당하는 메모리 셀로부터 리드한 제2 리드 데이터(RD2)와 제1 래치(214)에 저장된 제1 리드 데이터(RD1)를 출력할 수 있다.

데이터 비교 회로(220-2)는 제1 리드 데이터(RD1)와 제2 리드 데이터(RD2)를 입력받아 논리 연산하여 비교 결과(CR)를 출력하는 배타적 논리합 게이트(224)를 포함할 수 있다.

불량 유형 판정 회로(230-2)는 이전 판정 결과(DRP)를 저장하는 제2 래치(236), 상기 이전 판정 결과(DRP)와 비교 결과(CR)를 비교하는 논리합 게이트(OR gate, 238) 및 상기 이전 판정 결과(DRP)의 발생을 카운팅하는 카운터(239)를 포함할 수 있다.

제2 래치(232)는 컨트롤 로직(130)에 의해 예컨대, 로우 레벨(즉, 0)로 리셋될 수 있다.

논리합 게이트(238)는 제2 래치(236)의 출력 즉, 이전 판정 결과(DRP)와 데이터 비교 회로(220-2)의 출력 즉, 비교 결과(CR)를 입력받아 논리 연산하여 현재 판정 결과(DR)를 출력할 수 있다.

비교 결과(CR)와 현재 판정 결과(DR)는 도 7b와 같이 결정될 수 있다.

도 7b에서 나타나듯이 제1 리드 데이터(RD1)와 제2 리드 데이터(RD2)가 서로 다른 경우 비교 결과(CR)는 1이고, 서로 같은 경우 비교 결과(CR)는 0이 된다.

이전 판정 결과(DRP)가 저장된 제2 래치(236)가 0으로 리셋된다고 가정한다. 이 때, 소프트성 불량 감지 회로(200-2)의 판정 동작 수행이 여러 번 이루어지는 동안 한번이라도 비교 결과(CR)가 1이 된 경우 현재 판정 결과(DR)는 1이 된다. 반대로, 소프트성 불량 감지 회로(200-2)의 판정 동작 수행이 여러 번 이루어지는 동안 모두 비교 결과(CR)가 0이 된 경우 현재 판정 결과(DR)는 1이 된다.

제1 리드 데이터(RD1)와 제2 리드 데이터(RD2)가 서로 다르다는 것은 라이트 에러가 발생하였음을 의미하며, 이는 곧 비교 결과(CR)가 1임을 의미한다.

상기 최종 판정 결과가 1인 경우 해당 메모리 셀의 불량이 소프트성 불량으로 판정될 수 있으며, 상기 최종 판정 결과가 0인 경우 해당 메모리 셀은 소프트성 불량을 가지지 않은 것으로 판정될 수 있다.

따라서, 상기 최종 판정 결과가 1인 경우 해당 메모리 셀을 소프트성 불량으로 처리할 수 있다.

소프트성 불량 감지 회로(200-2)는 불량 유형의 판정을 목표한 횟수(N)만큼 반복하여 최종 판정 결과를 생성할 수 있다. 목표한 횟수(N)는 메모리 셀 어레이(150)의 특성 예컨대, 라이트 에러 비율(WER)에 따라 결정될 수 있다.

예컨대, 라이트 에러 비율(WER)이 1 % 라면, 1/100의 확률로 라이트 에러가 발생할 수 있음을 의미한다. 따라서, 목표한 횟수(N)는 최소한 100 이상이 되어야 한다.

예컨대, 라이트 에러 비율(WER)이 1 ppm 이라면, 1/1000000의 확률로 라이트 에러가 발생할 수 있음을 의미한다. 따라서, 목표한 횟수(N)는 최소한 1000000 이상이 되어야 한다.

카운터(239)는 도 4a에 도시된 카운터(235)와 실질적으로 동일한 동작을 수행한다.

목표한 횟수(N) 만큼 현재 판정 결과(DR)가 생성되었는지 여부를 메모리 컨트롤러(250)가 제어하는 경우 예컨대, 테스트 MRS 커맨드, BIST 커맨드 등의 커맨드의 전송 횟수를 메모리 컨트롤러(250)가 체크하는 경우에는 카운터(239)는 생략될 수 있다.

도 8은 도 7a에 도시된 소프트성 불량 감지 회로의 일 실시예를 포함한 메모리 장치가 도 3에 도시된 현재 판정 결과를 생성하는 단계를 수행하는 일 실시예를 나타내는 흐름도이다.

도 1 내지 도 8을 참조하면, 메모리 장치(100)는 메모리 컨트롤러(250)로부터 테스트 MRS 커맨드, 제1 주소를 지정하는 어드레스 정보(AR) 및 라이트 데이터(WD)를 수신할 수 있다. 라이트 데이터(WD)와 함께 수신되는 상기 테스트 MRS 커맨드는 메모리 장치(100)가 라이트 동작을 수행하도록 제어하는 커맨드일 수 있다.

라이트 드라이버 및 감지 증폭기 블록(180)은 어드레스 정보(AR)에 따라 활성화된 제1 주소에 해당하는 메모리 셀에 라이트 데이터(WD)를 라이트할 수 있다.

메모리 장치(100)는 메모리 컨트롤러(250)로부터 테스트 MRS 커맨드 및 제1 주소를 지정하는 어드레스 정보(AR)를 수신할 수 있다(S800). 라이트 데이터(WD)와 함께 수신되지 않는 상기 테스트 MRS 커맨드는 메모리 장치(100)가 리드 동작을 수행하도록 제어하는 커맨드일 수 있다.

라이트 드라이버 및 감지 증폭기 블록(180)은 어드레스 정보(AR)에 따라 활성화된 제1 주소에 해당하는 메모리 셀로부터 리드 데이터(RD)를 리드할 수 있다. WER 감지기(200)는 제2 데이터 경로(DP2)를 센싱하여 라이트 드라이버 및 감지 증폭기 블록(180)이 출력한 리드 데이터(RD)를 저장할 수 있다(S810).

이후, 메모리 장치(100)는 상기 S800 단계와 실질적으로 동일한 동작을 수행할 수 있다(S820). 메모리 장치(100)가 수신하는 어드레스 정보(AR)와 라이트 데이터(WD)는 상기 S800 단계에서 수신된 어드레스 정보(AR)와 라이트 데이터(WD)와 동일할 수 있다.

라이트 드라이버 및 감지 증폭기 블록(180)은 어드레스 정보(AR)에 따라 활성화된 제1 주소에 해당하는 메모리 셀로부터 제2 리드 데이터(RD2)를 리드할 수 있다. WER 감지기(200)는 제2 데이터 경로(DP2)를 센싱하여 라이트 드라이버 및 감지 증폭기 블록(180)이 출력한 제2 리드 데이터(RD2)와 미리 저장된 제1 리드 데이터(RD1)를 비교하여 비교 결과(CR)를 생성할 수 있다. WER 감지기(200)는 비교 결과(CR)와 이전 판정 결과(DRP)를 기초로 현재 판정 결과(DR)를 생성할 수 있다(S830).

도 9는 도 7a에 도시된 소프트성 불량 감지 회로의 일 실시예를 포함한 메모리 장치가 도 3에 도시된 현재 판정 결과를 생성하는 단계를 수행하는 다른 실시예를 나타내는 흐름도이다.

도 1 내지 도 9를 참조하면, 메모리 장치(100)는 메모리 컨트롤러(250)로부터 BIST 커맨드를 수신할 수 있다. 컨트롤 로직(130)은 BIST 커맨드를 수신하는 경우, 제1 주소를 지정하는 BIST 어드레스 정보(AR_BIST)와 라이트 데이터(WD)를 결정하는 BIST 라이트 데이터(WD_BIST)를 결정할 수 있다(S900).

데이터 입출력 회로(190)는 BIST 라이트 데이터(WD_BIST)에 따라 라이트 데이터(WD)를 출력할 수 있다. 라이트 드라이버 및 감지 증폭기 블록(180)은 제1 주소를 지정하는 BIST 어드레스 정보(AR_BIST)에 따라 활성화된 메모리 셀에 라이트 데이터(WD)를 라이트한 후, 상기 메모리 셀로부터 제1 리드 데이터(RD1)를 리드하여 출력할 수 있다.

WER 감지기(200)는 제2 데이터 경로(DP2)를 센싱하여 제1 리드 데이터(RD1)를 저장할 수 있다(S910).

라이트 드라이버 및 감지 증폭기 블록(180)은 BIST 어드레스 정보(AR_BIST)에 따라 활성화된 제1 주소에 해당하는 메모리 셀에 라이트 데이터(WD)를 라이트할 수 있다(S920).

라이트 드라이버 및 감지 증폭기 블록(180)은 컨트롤 로직(130)의 제어에 따라 BIST 어드레스 정보(AR_BIST)에 따라 활성화된 제1 주소에 해당하는 메모리 셀로부터 제2 리드 데이터(RD2)를 리드할 수 있다. WER 감지기(200)는 제2 데이터 경로(DP2)를 센싱하여 라이트 드라이버 및 감지 증폭기 블록(180)이 출력한 제2 리드 데이터(RD2)와 미리 저장된 제1 리드 데이터(RD1)를 비교하여 비교 결과(CR)를 생성할 수 있다. WER 감지기(200)는 비교 결과(CR)와 이전 판정 결과(DRP)를 기초로 현재 판정 결과(DR)를 생성할 수 있다(S930).

도 10은 도 1에 도시된 메모리 장치를 포함하는 패키지의 일 실시 예를 나타내는 개념도이다.

도 1과 도 10을 참조하면, 패키지(300)는 패키지 기판(310)상에 순차적으로 적층되는 다수의 반도체 장치들(330, 340, 및 350)을 포함할 수 있다. 다수의 반도체 장치들(330~350) 각각은 메모리 장치(100)일 수 있다.

패키지(300)는 PoP(Package On Package), BGAs(Ball Grid Arrays), CSPs(Chip Scale Packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), COB(Chip On Board), CERDIP(CERamic Dual In-Line Package), MQFP(plastic metric quad flat pack), TQFP(Thin Quad Flat Pack), SOIC(small-outline integrated circuit), SSOP(shrink small outline package), TSOP(thin small outline), SIP(system in package), MCP(multi chip package), WLP(wafer-level package), 또는 WSP (wafer-level processed stack package) 등으로 구현될 수 있다.

실시 예에 따라, 메모리 컨트롤러(미도시)는 다수의 반도체 장치들(330~350) 중에서 하나 이상의 반도체 장치의 내부에 구현될 수도 있고, 패키지 기판(310) 상에 구현될 수도 있다.

다수의 반도체 장치들(330~350) 사이의 전기적 연결을 위해서, 전기적 수직적 연결 수단(electrical vertical connection means), 예컨대 TSV(Through-silicon via)가 사용될 수 있다.

패키지(300)는 메모리 컨트롤러와 메모리 셀 어레이 다이가 적층된 구조의 하이브리드 메모리 큐브(Hybrid Memory Cube; 이하 "HMC")로 구현될 수 있다. HMC로 구현함으로써, 대역폭 증가로 인한 메모리 장치의 성능 향상, 메모리 장치가 차지하는 면적을 최소화함으로써 전력 소모 및 생산 비용을 감소시킬 수 있다.

도 11은 도 1에 도시된 메모리 장치를 포함하는 패키지의 일 실시 예를 입체적으로 나타내는 개념도이다.

도 1, 도 10, 및 도 11을 참조하면, 패키지(300')는 각각의 TSV(360)을 통해 서로 연결된 적층 구조의 다수의 다이들(330~350)을 포함한다.

도 12는 도 1에 도시된 메모리 장치를 포함하는 시스템의 일 실시 예를 나타낸다.

도 1, 및 도 10 내지 도 12을 참조하면, 시스템(400)은 전자 장치 또는 휴대용 장치(portable device)로 구현될 수 있다. 상기 휴대용 장치는 이동 전화기 (cellular phone), 스마트폰(smart phone), 또는 태블릿(tablet) PC로 구현될 수 있다.

시스템(400)은 프로세서(411)와 메모리 장치(413)를 포함한다. 메모리 장치(413)는 도 1의 메모리 장치(100)일 수 있다.

실시 예에 따라, 프로세서 (411)와 메모리 장치(413)는 패키지(410)로 패키징될 수 있다. 이 경우, 패키지 (410)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지(410)는 도 10에 도시된 패키지(300) 또는 도 11에 도시된 패키지 (300')를 의미할 수 있다.

프로세서(411)는 메모리 장치(413)의 테스트 동작 및 데이터 처리 동작, 예컨대 라이트 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(415)를 포함한다. 메모리 컨트롤러(415)는 시스템(400)의 전반적인 동작을 제어하는 프로세서(411)에 의하여 제어된다. 실시 예에 따라, 메모리 컨트롤러(415)는 프로세서(411)와 메모리 장치(413) 사이에 접속될 수 있다.

메모리 장치(413)에 저장된 데이터는, 프로세서(411)의 제어에 따라, 디스플레이(420)를 통하여 디스플레이될 수 있다.

무선 송수신기(430)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 무선 송수신기(430)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(411)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(411)는 무선 송수신기(430)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 장치(413)에 저장하거나 또는 디스플레이(420)를 통하여 디스플레이할 수 있다.

무선 송수신기(430)는 프로세서(411)로부터 출력된 신호를 무선 신호로 변환하고 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.

입력 장치(440)는 프로세서(411)의 동작을 제어하기 위한 제어 신호 또는 프로세서(411)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.

프로세서(411)는 메모리 장치(413)로부터 출력된 데이터, 무선 송수신기(430)로부터 출력된 무선 신호, 또는 입력 장치(440)로부터 출력된 데이터가 디스플레이(420)를 통하여 디스플레이될 수 있도록 디스플레이(420)를 제어할 수 있다.

도 13은 도 1에 도시된 메모리 장치를 포함하는 시스템의 다른 실시 예를 나타낸다.

도 1, 도 10, 도 11, 및 도 13을 참조하면, 시스템(500)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.

시스템(500)은 시스템(500)의 전반적인 동작을 제어하기 위한 프로세서(511)와 메모리 장치(513)를 포함한다. 메모리 장치(513)는 도 1에 도시된 메모리 장치(100)를 의미할 수 있다.

실시 예에 따라, 프로세서(511)와 메모리 장치(513)는 패키지 (510)로 패키징될 수 있다. 패키지(510)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지 (510)는 도 10에 도시된 패키지(300) 또는 도 11에 도시된 패키지(300')를 의미할 수 있다.

프로세서(511)는 메모리 장치(513)의 동작을 제어하는 메모리 컨트롤러(515)를 포함할 수 있다.

프로세서(511)는 입력 장치(520)에 의하여 발생한 입력 신호에 따라 메모리 장치(513)에 저장된 데이터를 디스플레이(530)를 통하여 디스플레이할 수 있다. 예컨대, 입력 장치(520)는 터치 패드(touch pad) 또는 컴퓨터 마우스 (computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.

도 14는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

도 1, 도 10, 도 11, 및 도 14를 참조하면, 시스템(600)은 메모리 카드 (memory card) 또는 스마트 카드(smart card)로 구현될 수 있다.

시스템(600)은 메모리 장치(613), 메모리 컨트롤러(611), 및 카드 인터페이스(610)를 포함한다. 메모리 장치(613)는 도 1에 도시된 메모리 장치(100)를 의미할 수 있다.

실시 예에 따라, 메모리 장치(613)와 메모리 컨트롤러(611)는 패키지(610)로 패키징될 수 있다. 패키지(610)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지(610)는 도 10에 도시된 패키지(300) 또는 도 11에 도시된 패키지 (300')를 의미할 수 있다.

메모리 컨트롤러(611)는 메모리 장치(613)와 카드 인터페이스(620) 사이에서 데이터의 교환을 제어할 수 있다.

실시 예에 따라, 카드 인터페이스(620)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다.

카드 인터페이스(620)는 호스트의 프로토콜에 따라 상기 호스트와 메모리 컨트롤러(611) 사이에서 데이터 교환을 인터페이싱할 수 있다.

시스템(600)이 컴퓨터, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트와 접속될 때, 상기 호스트는 카드 인터페이스(620)와 메모리 컨트롤러(611)를 통하여 메모리 장치(613)에 저장된 데이터를 주거나 받을 수 있다.

도 15는 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

도 1, 도 10, 도 11, 및 도 15를 참조하면, 시스템(700)은 디지털 카메라 또는 디지털 카메라가 부착된 포터블 디바이스(portable device)로 구현될 수 있다.

시스템(700)은 시스템(700)의 전반적인 동작을 제어하는 프로세서(711)와 메모리 장치(713)를 포함한다. 이때, 메모리 장치(713)는 도 1에 도시된 메모리 장치(100)를 의미할 수 있다.

실시 예에 따라, 프로세서(711)와 메모리 장치(713)는 패키지(710)로 패키징될 수 있다. 패키지(710)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지 (710)는 도 10에 도시된 패키지(300) 또는 도 11에 도시된 패키지 (300')를 의미할 수 있다.

시스템(700)의 이미지 센서(720)는 광학 이미지를 디지털 신호로 변환하고, 변환된 디지털 신호는 프로세서(711)의 제어 하에 메모리 장치(713)에 저장되거나 또는 디스플레이(730)를 통하여 디스플레이된다. 또한, 메모리 장치(713)에 저장된 디지털 신호는 프로세서(711)의 제어 하에 디스플레이(730)를 통하여 디스플레이된다.

도 16은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

도 1, 도 10, 도 11, 및 도 16을 참조하면, 시스템(800)은 메모리 장치(813)와 시스템(800)의 전반적인 동작을 제어할 수 있는 프로세서(811)를 포함한다. 메모리 장치(813)는 도 1에 도시된 메모리 장치(100)를 의미할 수 있다.

실시 예에 따라, 메모리 장치(813)와 프로세서(811)는 패키지(810)로 패키징될 수 있다. 패키지(810)는 시스템 보드(미도시) 위에 마운트될 수 있다. 패키지 (810)는 도 10에 도시된 패키지(300) 또는 도 11에 도시된 패키지 (300')를 의미할 수 있다.

프로세서(811)는 메모리 장치 (813)의 동작을 제어하기 위한 메모리 컨트롤러(815)를 포함한다.

시스템(800)은 프로세서(811)의 동작 메모리(operation memory)로서 사용될 수 있는 메모리(840)를 포함한다. 메모리(840)는 ROM(read only memory) 또는 플래시 메모리와 같은 비휘발성 메모리로 구현될 수 있다.

시스템(800)에 접속된 호스트는 프로세서(811)와 호스트 인터페이스(830)를 통하여 메모리 장치(813)와 데이터를 주거나 받을 수 있다. 이때 메모리 컨트롤러(815)는 메모리 인터페이스의 기능을 수행할 수 있다.

실시 예에 따라, 시스템(800)은 ECC(error correction code) 블록 (820)을 더 포함할 수 있다.

프로세서(811)의 제어에 따라 동작하는 ECC 블록(820)은 메모리 컨트롤러(815)를 통하여 메모리 장치(813)로부터 읽혀진 데이터에 포함된 에러를 검출하고 정정할 수 있다.

프로세서(811)는 버스(801)를 통하여 ECC 블록(820), 호스트 인터페이스(830), 및 메모리(840) 사이에서 데이터의 교환을 제어할 수 있다.

시스템(800)은 USB(Universal Serial Bus) 메모리 드라이브 또는 메모리 스틱(memory stick)으로 구현될 수 있다.

도 17은 도 1에 도시된 메모리 장치를 포함하는 시스템의 또 다른 실시 예를 나타낸다.

채널(901)은 광학적 접속 수단을 의미할 수 있다. 상기 광학적 접속 수단은 광섬유(optical fiber), 광도파로(optical waveguide), 또는 광신호를 전송하는 매체를 의미할 수 있다.

도 1과 도 17을 참조하면, 시스템(900)은 제1시스템(1000)과 제2시스템(1100)을 포함할 수 있다.

제1시스템(1000)은 제1메모리 장치(100a)와 전광 변환 회로(1010)를 포함할 수 있다. 전광 변환 회로(1010)는 제1메모리 장치(100a)로부터 출력된 전기 신호를 광신호로 변환하고, 변환된 광신호를 광학적 접속 수단 (901)을 통하여 제2시스템(1100)으로 출력할 수 있다.

제2시스템(1100)은 광전 변환 회로(1120)와 제2메모리 장치(100b)를 포함한다. 광전 변환 회로(1120)는 광학적 접속 수단(901)을 통하여 입력된 광신호를 전기 신호로 변환하고, 변환된 전기 신호를 제2메모리 장치(100b)로 전송할 수 있다.

제1시스템(1000)은 광전 변환 회로(1020)를 더 포함하고, 제2시스템(1100)은 전광 변환 회로(1110)를 더 포함할 수 있다.

제2시스템(1100)이 제1시스템(1000)으로 데이터를 전송할 때, 전광 변환 회로(1110)는 제2메모리 장치(100b)로부터 출력된 전기 신호를 광신호로 변환하고, 변환된 광신호를 광학적 접속 수단(901)을 통하여 제1시스템(1000)으로 출력할 수 있다. 광전 변환 회로(1020)는 광학적 접속 수단(901)을 통하여 입력된 광신호를 전기 신호로 변환하고, 변환된 전기 신호를 제1메모리 장치(100a)로 전송할 수 있다. 각 메모리 장치(100a와 100b)의 구조와 동작은 도 1의 메모리 장치(100)의 구조와 동작과 실질적으로 동일하다.

본 발명은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다.

컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, Flash Memory, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있으며, 또한 본 발명에 따른 객체 정보 추정 방법을 수행하기 위한 프로그램 코드는 캐리어 웨이브(예를 들어, 인터넷을 통한 전송)의 형태로 전송될 수도 있다.

또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명을 구현하기 위한 기능적인(functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

메모리 시스템(10)
메모리 장치(100)
컨트롤 로직(130)
데이터 저장부(140)
데이터 입출력 회로(190)
WER 감지기(200)
메모리 컨트롤러(250)

Claims

제1 주소에 해당하는 메모리 셀로부터 리드한 리드 데이터를 기초로 비교 결과를 생성하여 상기 비교 결과와 이전 판정 결과를 기초로 현재 판정 결과를 생성하는 단계;
상기 이전 판정 결과로서 상기 현재 판정 결과를 저장하는 단계;
상기 현재 판정 결과를 생성하는 단계와 상기 현재 판정 결과를 저장하는 단계를 상기 현재 판정 결과가 N 회 생성될 때까지 반복하는 단계; 및
상기 반복 결과에 따라 최종 판정 결과를 생성하는 단계를 포함하며,
상기 최종 판정 결과는 상기 제1 주소에 해당하는 메모리 셀의 불량 유형을 판정한 결과이고,
상기 N은 1 이상의 정수인 메모리 장치의 동작 방법.
제1항에 있어서,
상기 비교 결과는 상기 제1 주소에 해당하는 메모리 셀에 라이트될 라이트 데이터와 상기 제1 주소에 해당하는 메모리 셀로부터 상기 라이트 데이터를 리드한 리드 데이터를 비교한 결과인 메모리 장치의 동작 방법.
제2항에 있어서,
상기 현재 판정 결과를 생성하는 단계는
상기 라이트 데이터를 상기 현재 판정 결과를 생성하는 WER 감지기에 저장하는 단계;
상기 라이트 데이터를 상기 제1 주소에 해당하는 메모리 셀에 라이트하는 단계; 및
상기 라이트 데이터를 상기 제1 주소에 해당하는 메모리 셀로부터 리드한 리드 데이터와 상기 저장된 라이트 데이터를 기초로 비교 결과를 생성하는 단계를 포함하는 메모리 장치의 동작 방법.
제3항에 있어서,
상기 현재 판정 결과를 생성하는 단계는
MRS(Mode Register Set) 커맨드, 상기 제1 주소를 지정하는 어드레스 정보 및 상기 라이트 데이터를 수신하는 단계를 더 포함하는 메모리 장치의 동작 방법.
제3항에 있어서,
BIST(Built In Self Test) 커맨드를 수신하여 상기 제1 주소와 상기 라이트 데이터를 결정하는 단계를 더 포함하는 메모리 장치의 동작 방법.
제1항에 있어서,
상기 비교 결과는 상기 제1 주소에 해당하는 메모리 셀로부터 리드한 제1 리드 데이터와 상기 제1 리드 데이터를 리드한 후 상기 제1 주소에 해당하는 메모리 셀로부터 리드한 제2 리드 데이터를 비교한 결과인 메모리 장치의 동작 방법.
제6항에 있어서,
상기 현재 판정 결과를 생성하는 단계는
상기 제1 리드 데이터를 상기 현재 판정 결과를 생성하는 WER 감지기에 저장하는 단계;
라이트 데이터를 상기 제1 주소에 해당하는 메모리 셀에 라이트하는 단계; 및
상기 라이트 데이터를 상기 제1 주소에 해당하는 메모리 셀로부터 리드한 제2 리드 데이터와 상기 제1 리드 데이터를 기초로 비교 결과를 생성하는 단계를 포함하는 메모리 장치의 동작 방법.
제7항에 있어서,
상기 현재 판정 결과를 생성하는 단계는
테스트 MRS 커맨드, 상기 제1 주소를 지정하는 어드레스 정보 및 상기 라이트 데이터를 수신하는 단계를 더 포함하는 메모리 장치의 동작 방법.
제7항에 있어서,
BIST 커맨드를 수신하여 상기 제1 주소와 상기 라이트 데이터를 결정하는 단계를 더 포함하는 메모리 장치의 동작 방법.
제1항에 있어서,
상기 N은 메모리 셀 어레이의 라이트 에러 비율(write error rate)에 따라 결정되는 메모리 장치의 동작 방법.
메모리 장치에 있어서,
상기 메모리 장치의 전반적인 동작을 제어하는 컨트롤 로직;
상기 컨트롤 로직의 제어에 따라 라이트 데이터를 수신하여 라이트하고, 상기 라이트된 라이트 데이터를 리드한 리드 데이터를 출력하는 데이터 저장부; 및
상기 리드 데이터를 기초로 한 비교 결과 및 상기 비교 결과와 이전 판정 결과를 기초로 한 현재 판정 결과를 반복적으로 N 회 생성하고, 상기 반복 결과에 따라 최종 판정 결과를 생성하는 WER 감지기를 포함하며,
상기 N은 2 이상의 정수인 메모리 장치.
제11항에 있어서,
상기 메모리 장치의 외부로부터 어드레스 정보를 입력받아 상기 컨트롤 로직의 제어에 따라 상기 데이터 저장부로 상기 어드레스 정보를 전송하는 어드레스 버퍼;
상기 메모리 장치의 외부로부터 커맨드를 입력받아 상기 컨트롤 로직으로 상기 커맨드를 전송하는 커맨드 버퍼; 및
상기 컨트롤 로직의 제어에 따라 상기 라이트 데이터와 상기 리드 데이터를 상기 메모리 장치의 외부 또는 상기 데이터 저장부와 송수신하는 데이터 입출력 회로를 더 포함하며,
상기 데이터 저장부는
복수의 메모리 셀들, 복수의 워드 라인들 및 복수의 비트 라인들을 포함하는 메모리 셀 어레이;
상기 어드레스 정보에 따라 상기 복수의 워드 라인들 중 적어도 하나의 워드 라인을 선택하는 로우 디코더 및 로우 드라이버 블록;
상기 어드레스 정보에 따라 상기 복수의 비트 라인들 중 적어도 하나의 비트 라인을 선택하는 컬럼 디코더 및 컬럼 드라이버 블록; 및
상기 어드레스 정보에 따라 선택된 적어도 하나의 메모리 셀에 상기 라이트 데이터를 라이트하거나 상기 적어도 하나의 메모리 셀로부터 상기 리드 데이터를 리드하는 라이트 드라이버 및 감지 증폭기 블록을 포함하며,
상기 비교 결과는 상기 라이트 데이터와 상기 리드 데이터를 비교한 결과이고,
상기 라이트 데이터는 상기 복수의 메모리 셀들 중 제1 주소에 해당하는 메모리 셀에 라이트될 데이터이고,
상기 리드 데이터는 상기 라이트 데이터를 상기 제1 주소에 해당하는 메모리 셀에 라이트한 후 상기 제1 주소에 해당하는 메모리 셀로부터 리드한 데이터인 메모리 장치.
제12항에 있어서,
상기 WER 감지기는
상기 라이트 데이터를 저장하고 상기 라이트 데이터와 상기 리드 데이터를 출력하는 데이터 저장 회로;
상기 라이트 데이터와 상기 리드 데이터를 비교하여 상기 비교 결과를 생성하는 데이터 비교 회로; 및
상기 비교 결과와 이전 판정 결과에 기초하여 현재 판정 결과를 생성하고, 상기 현재 판정 결과를 상기 이전 판정 결과로서 저장하는 불량 유형 판정 회로를 포함하는 메모리 장치.
제13항에 있어서,
상기 컨트롤 로직이 테스트 MRS 커맨드를 수신하는 경우
상기 제1 주소는 상기 어드레스 버퍼가 상기 메모리 장치의 외부로부터 수신한 어드레스 정보에 따라 결정되고,
상기 라이트 데이터는 상기 데이터 입출력 회로가 상기 메모리 장치의 외부로부터 수신한 데이터인 메모리 장치.
제13항에 있어서,
상기 컨트롤 로직이 BIST 커맨드를 수신하는 경우
상기 제1 주소는 상기 컨트롤 로직이 결정한 비스트 어드레스 정보에 따라 결정되고,
상기 라이트 데이터는 상기 컨트롤 로직이 결정한 데이터인 메모리 장치.
제11항에 있어서,
상기 메모리 장치의 외부로부터 어드레스 정보를 입력받아 상기 컨트롤 로직의 제어에 따라 상기 데이터 저장부로 상기 어드레스 정보를 전송하는 어드레스 버퍼;
상기 메모리 장치의 외부로부터 커맨드를 입력받아 상기 컨트롤 로직으로 상기 커맨드를 전송하는 커맨드 버퍼; 및
상기 컨트롤 로직의 제어에 따라 상기 라이트 데이터와 상기 리드 데이터를 상기 메모리 장치의 외부 또는 상기 데이터 저장부와 송수신하는 데이터 입출력 회로를 더 포함하며,
상기 데이터 저장부는
복수의 메모리 셀들, 복수의 워드 라인들 및 복수의 비트 라인들을 포함하는 메모리 셀 어레이;
상기 어드레스 정보에 따라 상기 복수의 워드 라인들 중 적어도 하나의 워드 라인을 선택하는 로우 디코더 및 로우 드라이버 블록;
상기 어드레스 정보에 따라 상기 복수의 비트 라인들 중 적어도 하나의 비트 라인을 선택하는 컬럼 디코더 및 컬럼 드라이버 블록; 및
상기 어드레스 정보에 따라 선택된 적어도 하나의 메모리 셀에 상기 라이트 데이터를 라이트하거나 상기 적어도 하나의 메모리 셀로부터 상기 리드 데이터를 리드하는 라이트 드라이버 및 감지 증폭기 블록을 포함하며,
상기 비교 결과는 상기 리드 데이터 중 제1 리드 데이터와 제2 리드 데이터를 비교한 결과이고,
상기 제1 리드 데이터는 상기 복수의 메모리 셀들 중 제1 주소에 해당하는 메모리 셀로부터 리드한 데이터이고,
상기 제2 리드 데이터는 상기 제1 리드 데이터가 리드되고 상기 라이트 데이터를 상기 제1 주소에 해당하는 메모리 셀에 라이트한 후 상기 제1 주소에 해당하는 메모리 셀로부터 리드한 데이터인 메모리 장치.
제16항에 있어서,
상기 WER 감지기는
상기 제1 리드 데이터를 저장하고 상기 제1 리드 데이터와 상기 제2 리드 데이터를 출력하는 데이터 저장 회로;
상기 제1 리드 데이터와 상기 제2 리드 데이터를 비교하여 상기 비교 결과를 생성하는 데이터 비교 회로; 및
상기 비교 결과와 이전 판정 결과에 기초하여 현재 판정 결과를 생성하고, 상기 현재 판정 결과를 상기 이전 판정 결과로서 저장하는 불량 유형 판정 회로를 포함하는 메모리 장치.
제17항에 있어서,
상기 컨트롤 로직이 테스트 MRS 커맨드를 수신하는 경우
상기 제1 주소는 상기 어드레스 버퍼가 상기 메모리 장치의 외부로부터 수신한 어드레스 정보에 따라 결정되고,
상기 라이트 데이터는 상기 데이터 입출력 회로가 상기 메모리 장치의 외부로부터 수신한 데이터이고,
상기 컨트롤 로직이 BIST 커맨드를 수신하는 경우
상기 제1 주소는 상기 컨트롤 로직이 결정한 비스트 어드레스 정보에 따라 결정되고,
상기 라이트 데이터는 상기 컨트롤 로직이 결정한 데이터인 메모리 장치.
복수의 메모리 셀들을 포함하는 메모리 장치; 및
상기 메모리 장치를 제어하기 위한 커맨드를 전송하는 메모리 컨트롤러를 포함하며,
상기 커맨드에 따라 상기 메모리 장치의 전반적인 동작을 제어하는 컨트롤 로직;
상기 컨트롤 로직의 제어에 따라 라이트 데이터를 수신하여 라이트하고, 상기 라이트된 라이트 데이터를 리드한 리드 데이터를 출력하는 데이터 저장부; 및
상기 리드 데이터를 기초로 한 비교 결과 및 상기 비교 결과와 이전 판정 결과를 기초로 한 현재 판정 결과를 반복적으로 N 회 생성하고, 상기 반복 결과에 따라 최종 판정 결과를 생성하는 WER 감지기를 포함하며,
상기 N은 2 이상의 정수인 메모리 시스템.
복수의 메모리 셀들을 포함하는 메모리 장치;
상기 메모리 장치를 제어하기 위한 커맨드를 전송하는 메모리 컨트롤러; 및
상기 메모리 장치에 저장된 데이터를 처리하고 상기 메모리 컨트롤러를 제어하는 프로세서를 포함하며,
상기 메모리 장치는 상기 커맨드에 따라 라이트 동작과 리드 동작을 N 회 반복하여 현재 판정 결과를 생성하고, 상기 반복 결과에 따라 최종 판정 결과를 생성하고,
상기 N은 2 이상의 정수인 전자 시스템.