JPH11212877A - 記憶装置 - Google Patents
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- JPH11212877A JPH11212877A JP10015548A JP1554898A JPH11212877A JP H11212877 A JPH11212877 A JP H11212877A JP 10015548 A JP10015548 A JP 10015548A JP 1554898 A JP1554898 A JP 1554898A JP H11212877 A JPH11212877 A JP H11212877A
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- 239000004065 semiconductor Substances 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 3
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】部分書き込み動作時には部分書き込み対象のＲ
ＡＭのみをアクセスし、対象以外のＲＡＭのアクセスを
抑止する。 【解決手段】記憶装置１０は、データの書き込み読み出
しを制御するＲＡＭ制御回路１１と、データ書き込み時
に必要なＲＡＭに対してのみアクセスを許可するＲＡＭ
アクセス識別回路１７と、複数の記憶素子から構成され
るＲＡＭ１５と、データ書き込み時にデータを保証する
チェックビットを生成し付加するチェックビット生成回
路１４と、読み出したデータを訂正または訂正不可を検
出するデータ訂正回路１６と、ＲＡＭ１５内のデータの
一部を書き換えるための部分書き込みデータを生成する
部分書き込み回路１２と、部分書き込みデータまたは通
常書き換えデータのどちらかを選択するセレクタ１３と
から構成される。 【効果】部分書き込み対象のＲＡＭのみをアクセスし低
消費電力化を実現する。
ＡＭのみをアクセスし、対象以外のＲＡＭのアクセスを
抑止する。 【解決手段】記憶装置１０は、データの書き込み読み出
しを制御するＲＡＭ制御回路１１と、データ書き込み時
に必要なＲＡＭに対してのみアクセスを許可するＲＡＭ
アクセス識別回路１７と、複数の記憶素子から構成され
るＲＡＭ１５と、データ書き込み時にデータを保証する
チェックビットを生成し付加するチェックビット生成回
路１４と、読み出したデータを訂正または訂正不可を検
出するデータ訂正回路１６と、ＲＡＭ１５内のデータの
一部を書き換えるための部分書き込みデータを生成する
部分書き込み回路１２と、部分書き込みデータまたは通
常書き換えデータのどちらかを選択するセレクタ１３と
から構成される。 【効果】部分書き込み対象のＲＡＭのみをアクセスし低
消費電力化を実現する。
Description
【０００１】
【発明の属する技術分野】本発明は、上位のプロセッサ
装置からアクセスされるデータを記憶する複数の記憶素
子を備えた記憶装置に関し、特に記憶素子への部分書き
込み動作時に該当の記憶素子に対しデータの書き込みを
行い他の記憶素子への書き込み動作を抑止し消費電力を
減少させる記憶装置に関する。
装置からアクセスされるデータを記憶する複数の記憶素
子を備えた記憶装置に関し、特に記憶素子への部分書き
込み動作時に該当の記憶素子に対しデータの書き込みを
行い他の記憶素子への書き込み動作を抑止し消費電力を
減少させる記憶装置に関する。
【０００２】
【従来の技術】従来の部分書き込み回路を備えた記憶装
置２０、例えば特開平４−７４３８７「半導体記憶装
置」は、図２に示すようにデータの書き込みまたは読み
出しを制御するＲＡＭ制御回路２１と、ＲＡＭ２５と、
データの書き込み時に書き込みデータに対しチェックビ
ットを生成するチェックビット生成回路２４と、読み出
したデータの訂正または訂正不可の検出を行うデータ訂
正回路２６、ＲＡＭ２５内のデータの一部を書き換える
ためのデータを生成する部分書き込み回路２２、部分書
き込み回路２２から発行された部分書き込みデータまた
は通常の書き込みデータの何れかを選択するセレクタ２
３とから構成される。
置２０、例えば特開平４−７４３８７「半導体記憶装
置」は、図２に示すようにデータの書き込みまたは読み
出しを制御するＲＡＭ制御回路２１と、ＲＡＭ２５と、
データの書き込み時に書き込みデータに対しチェックビ
ットを生成するチェックビット生成回路２４と、読み出
したデータの訂正または訂正不可の検出を行うデータ訂
正回路２６、ＲＡＭ２５内のデータの一部を書き換える
ためのデータを生成する部分書き込み回路２２、部分書
き込み回路２２から発行された部分書き込みデータまた
は通常の書き込みデータの何れかを選択するセレクタ２
３とから構成される。
【０００３】プロセッサ装置からの部分書き込み命令に
対して、まずＲＡＭ制御回路２１はＲＡＭ２５への部分
書き込み命令とアドレスとを受け取り、ｎ個のＲＡＭに
対しチップセレクト信号（以下ＣＳ信号）とアドレスと
を出力し読み出し動作をまず行い、次に読み出されたデ
ータはデータ訂正回路２６を介して部分書き込み回路２
２に入力され、書き込みデータとｎブロック書き換え情
報とから書き換えるデータを発生させ、チェックビット
生成回路２４を介してｎ個のＲＡＭ２５に書き込まれ
る。この時ＲＡＭ制御回路２１では、ｎ個のＲＡＭ２５
に書き換えられるデータが入力されるタイミングに合わ
せ、ｎ個のＲＡＭに対しＣＳ信号と読み出した時と同一
のアドレスが出力される。
対して、まずＲＡＭ制御回路２１はＲＡＭ２５への部分
書き込み命令とアドレスとを受け取り、ｎ個のＲＡＭに
対しチップセレクト信号（以下ＣＳ信号）とアドレスと
を出力し読み出し動作をまず行い、次に読み出されたデ
ータはデータ訂正回路２６を介して部分書き込み回路２
２に入力され、書き込みデータとｎブロック書き換え情
報とから書き換えるデータを発生させ、チェックビット
生成回路２４を介してｎ個のＲＡＭ２５に書き込まれ
る。この時ＲＡＭ制御回路２１では、ｎ個のＲＡＭ２５
に書き換えられるデータが入力されるタイミングに合わ
せ、ｎ個のＲＡＭに対しＣＳ信号と読み出した時と同一
のアドレスが出力される。
【０００４】
【発明が解決しようとする課題】上述した従来の部分書
き込み動作時には、書き換え対象以外のＲＡＭに対して
も元のデータを書き込む動作をＲＡＭに行っているた
め、必要外の書き込み動作分だけ消費電力が増大すると
いう欠点を有している。
き込み動作時には、書き換え対象以外のＲＡＭに対して
も元のデータを書き込む動作をＲＡＭに行っているた
め、必要外の書き込み動作分だけ消費電力が増大すると
いう欠点を有している。
【０００５】本発明の目的は、データ幅をｎ等分できる
ｎ個のＲＡＭで構成し、部分書き込み動作時には部分書
き込み対象のＲＡＭのみをアクセスし、対象外のＲＡＭ
へのアクセスを抑止することにより低消費電力化を図る
記憶装置を提供することにある。
ｎ個のＲＡＭで構成し、部分書き込み動作時には部分書
き込み対象のＲＡＭのみをアクセスし、対象外のＲＡＭ
へのアクセスを抑止することにより低消費電力化を図る
記憶装置を提供することにある。
【０００６】
【課題を解決するための手段】第１の発明の記憶装置
は、ｎ個の記憶素子から構成されるＲＡＭと、通常書き
込み命令または部分書き込み命令と書き込みするアドレ
スとを受け取り前記ＲＡＭへの書き込みを制御するＲＡ
Ｍ制御回路と、前記ＲＡＭから読み出したデータの訂正
または訂正不可の検出を行うデータ訂正回路と、前記Ｒ
ＡＭから読み出されたデータの一部を書き換えるための
部分書き込みデータを生成する部分書き込み回路と、生
成された前記部分書き込みデータと通常書き換えデータ
の何れかを選択するセレクタと、選択された書き込みデ
ータの書き込み時に書き込みデータを保証するチェック
ビットを生成付加し前記ＲＡＭに出力要求するチェック
ビット生成回路と、データの書き込み時はｎブロック書
き換え情報により書き込み対象の前記記憶素子に対して
のみアクセスを許可するＲＡＭアクセス識別回路と、を
備えて構成されている。
は、ｎ個の記憶素子から構成されるＲＡＭと、通常書き
込み命令または部分書き込み命令と書き込みするアドレ
スとを受け取り前記ＲＡＭへの書き込みを制御するＲＡ
Ｍ制御回路と、前記ＲＡＭから読み出したデータの訂正
または訂正不可の検出を行うデータ訂正回路と、前記Ｒ
ＡＭから読み出されたデータの一部を書き換えるための
部分書き込みデータを生成する部分書き込み回路と、生
成された前記部分書き込みデータと通常書き換えデータ
の何れかを選択するセレクタと、選択された書き込みデ
ータの書き込み時に書き込みデータを保証するチェック
ビットを生成付加し前記ＲＡＭに出力要求するチェック
ビット生成回路と、データの書き込み時はｎブロック書
き換え情報により書き込み対象の前記記憶素子に対して
のみアクセスを許可するＲＡＭアクセス識別回路と、を
備えて構成されている。
【０００７】また、第２の発明の記憶装置は、第１の発
明において前記ＲＡＭは、上位のプロセッサ装置と１度
に送受するデータのデータ幅をｎ等分できるｎ個の記憶
素子を備えて構成されている。
明において前記ＲＡＭは、上位のプロセッサ装置と１度
に送受するデータのデータ幅をｎ等分できるｎ個の記憶
素子を備えて構成されている。
【０００８】さらに、第３の発明の記憶装置は、第２の
発明において前記ＲＡＭは、データを記憶するｎ個の記
憶素子からなるデータ部とチェックビットを記憶する記
憶素子からなるチェックビット部とを備えて構成されて
いる。
発明において前記ＲＡＭは、データを記憶するｎ個の記
憶素子からなるデータ部とチェックビットを記憶する記
憶素子からなるチェックビット部とを備えて構成されて
いる。
【０００９】さらに、第４の発明の記憶装置は、第１、
２または３の発明において前記ＲＡＭ制御回路は、前記
セレクタに対し通常の書き換えデータか部分書き込みデ
ータかをセレクトするセレクト信号と、前記ＲＡＭアク
セス識別回路に対し前記データ部の記憶素子をアクセス
する第１のチップセレクト信号と、前記チェックビット
部の記憶素子をアクセスする第２のチップセレクト信号
と、前記データ部および前記チェックビット部の記憶素
子をアクセスするアドレスとを発行することにより構成
されている。
２または３の発明において前記ＲＡＭ制御回路は、前記
セレクタに対し通常の書き換えデータか部分書き込みデ
ータかをセレクトするセレクト信号と、前記ＲＡＭアク
セス識別回路に対し前記データ部の記憶素子をアクセス
する第１のチップセレクト信号と、前記チェックビット
部の記憶素子をアクセスする第２のチップセレクト信号
と、前記データ部および前記チェックビット部の記憶素
子をアクセスするアドレスとを発行することにより構成
されている。
【００１０】さらに、第５の発明の記憶装置は、第１、
２または３の発明において前記ＲＡＭ制御回路は、前記
部分書き込み命令を受け取ったとき部分書き込みデータ
をセレクトするセレクト信号の発行と前記データ部の全
記憶素子の読み込み動作を指示する第１のチップセレク
ト信号の発行とを行うことにより構成されている。
２または３の発明において前記ＲＡＭ制御回路は、前記
部分書き込み命令を受け取ったとき部分書き込みデータ
をセレクトするセレクト信号の発行と前記データ部の全
記憶素子の読み込み動作を指示する第１のチップセレク
ト信号の発行とを行うことにより構成されている。
【００１１】さらに、第６の発明の記憶装置は、第１ま
たは３の発明において前記ｎブロック書き換え情報は、
通常書き込み命令または部分書き込み命令がアクセスす
る前記データ部の記憶素子を示すことにより構成されて
いる。
たは３の発明において前記ｎブロック書き換え情報は、
通常書き込み命令または部分書き込み命令がアクセスす
る前記データ部の記憶素子を示すことにより構成されて
いる。
【００１２】さらに、第７の発明の記憶装置は、第１ま
たは４の発明において前記ＲＡＭアクセス識別回路は、
通知された前記第１のチップセレクト信号を前記ｎブロ
ック書き換え情報の示す記憶素子のみをアクセスする第
３のチップセレクト信号を作成し書き込み動作の出力要
求が通知されたとき前記第３のチップセレクト信号を前
記データ部の記憶素子に発行することにより構成されて
いる。
たは４の発明において前記ＲＡＭアクセス識別回路は、
通知された前記第１のチップセレクト信号を前記ｎブロ
ック書き換え情報の示す記憶素子のみをアクセスする第
３のチップセレクト信号を作成し書き込み動作の出力要
求が通知されたとき前記第３のチップセレクト信号を前
記データ部の記憶素子に発行することにより構成されて
いる。
【００１３】さらに、第８の発明の記憶装置は、第１の
発明において前記データ訂正回路は、前記ＲＡＭから読
み出されたデータをチェックビット部のチェックビット
によりエラーを訂正出来るときは前記データを訂正し訂
正不可のときはエラー通知を行い、前記部分書き込み命
令のときは読み出された前記データを前記部分書き込み
回路に通知することにより構成されている。
発明において前記データ訂正回路は、前記ＲＡＭから読
み出されたデータをチェックビット部のチェックビット
によりエラーを訂正出来るときは前記データを訂正し訂
正不可のときはエラー通知を行い、前記部分書き込み命
令のときは読み出された前記データを前記部分書き込み
回路に通知することにより構成されている。
【００１４】さらに、第９の発明の記憶装置は、第１ま
たは７の発明において前記部分書き込み回路は、前記デ
ータ訂正回路より通知された前記データと前記部分書き
換えデータと前記ｎブロック書き換え情報とから部分書
き込みデータを生成することにより構成されている。
たは７の発明において前記部分書き込み回路は、前記デ
ータ訂正回路より通知された前記データと前記部分書き
換えデータと前記ｎブロック書き換え情報とから部分書
き込みデータを生成することにより構成されている。
【００１５】さらに、第１０の発明の記憶装置は、第１
または８の発明において前記セレクタは、通知された前
記セレクト信号により前記部分書き込みデータまたは通
常書き換えデータをセレクトし前記チェックビット生成
回路に通知することにより構成されている。
または８の発明において前記セレクタは、通知された前
記セレクト信号により前記部分書き込みデータまたは通
常書き換えデータをセレクトし前記チェックビット生成
回路に通知することにより構成されている。
【００１６】さらに、第１１の発明の記憶装置は、第１
の発明において前記チェックビット生成回路は、前記セ
レクタにより選択された書き込みするデータを保証する
チェックビットを生成しチェックビットを付加した書き
込みデータを前記ＲＡＭに発行するとともに出力要求を
前記ＲＡＭアクセス識別回路に通知することにより構成
されている。
の発明において前記チェックビット生成回路は、前記セ
レクタにより選択された書き込みするデータを保証する
チェックビットを生成しチェックビットを付加した書き
込みデータを前記ＲＡＭに発行するとともに出力要求を
前記ＲＡＭアクセス識別回路に通知することにより構成
されている。
【００１７】
【発明の実施の形態】次に、本発明の一つの実施の形態
について図面を参照して説明する。
について図面を参照して説明する。
【００１８】図１は本発明の実施の形態の構成を示すブ
ロック図である。
ロック図である。
【００１９】図１を参照すると、本実施の形態の記憶装
置１０は、データの書き込み読み出しを制御するＲＡＭ
制御回路１１と、データ書き込み時に必要なＲＡＭに対
してのみアクセスを許可するＲＡＭアクセス識別回路１
７と、複数の記憶素子（ＲＡＭ）から構成されるＲＡＭ
１５と、データ書き込み時に書き込みデータに対しデー
タを保証するチェックビットを生成し付加するチェック
ビット生成回路１４と、読み出したデータを訂正または
訂正不可を検出するデータ訂正回路１６と、ＲＡＭ１５
内のデータの一部を書き換えるためのデータを生成する
部分書き込み回路１２と、部分書き込み回路１２から発
行された部分書き込みデータまたは通常書き換えデータ
のどちらかを選択するセレクタ１３とから構成される。
置１０は、データの書き込み読み出しを制御するＲＡＭ
制御回路１１と、データ書き込み時に必要なＲＡＭに対
してのみアクセスを許可するＲＡＭアクセス識別回路１
７と、複数の記憶素子（ＲＡＭ）から構成されるＲＡＭ
１５と、データ書き込み時に書き込みデータに対しデー
タを保証するチェックビットを生成し付加するチェック
ビット生成回路１４と、読み出したデータを訂正または
訂正不可を検出するデータ訂正回路１６と、ＲＡＭ１５
内のデータの一部を書き換えるためのデータを生成する
部分書き込み回路１２と、部分書き込み回路１２から発
行された部分書き込みデータまたは通常書き換えデータ
のどちらかを選択するセレクタ１３とから構成される。
【００２０】記憶装置１０は、上位のプロセッサ装置
（図示せず）から通常書き込み命令または部分書き込み
命令と、アドレスと、通常書き換えデータまたは部分書
き換えデータと、アクセスするＲＡＭを示すｎブロック
書き換え情報が通知される。
（図示せず）から通常書き込み命令または部分書き込み
命令と、アドレスと、通常書き換えデータまたは部分書
き換えデータと、アクセスするＲＡＭを示すｎブロック
書き換え情報が通知される。
【００２１】ＲＡＭ１５は、データを記憶するｎ個のＲ
ＡＭを備えたデータ部１５１とデータを保証するチェッ
クビットを記憶するＲＡＭを備えたチェックビット部１
５２とから構成される。データ部１５１のＲＡＭ数はデ
ータ幅をｎ等分出来るｎ個で構成される。
ＡＭを備えたデータ部１５１とデータを保証するチェッ
クビットを記憶するＲＡＭを備えたチェックビット部１
５２とから構成される。データ部１５１のＲＡＭ数はデ
ータ幅をｎ等分出来るｎ個で構成される。
【００２２】本実施の形態ではデータ幅を３２ビット、
チェックビットを１２ビット、１個のＲＡＭビット幅を
４ビットとした場合で、使用するＲＡＭ数はデータ部が
８個、チェックビット部が３個の計１１個のＲＡＭで説
明する。
チェックビットを１２ビット、１個のＲＡＭビット幅を
４ビットとした場合で、使用するＲＡＭ数はデータ部が
８個、チェックビット部が３個の計１１個のＲＡＭで説
明する。
【００２３】ｎブロック書き換え情報は、プロセッサ装
置より通常書き込み命令または部分書き込み命令があっ
た場合、データ部１５１のどのＲＡＭに対し書き換えを
行うかとうい情報で、８個のＲＡＭに対応し８ビットか
ら構成され、”１”の場合はアクセスし、”０”の場合
はアクセスを抑止とすることを示す。
置より通常書き込み命令または部分書き込み命令があっ
た場合、データ部１５１のどのＲＡＭに対し書き換えを
行うかとうい情報で、８個のＲＡＭに対応し８ビットか
ら構成され、”１”の場合はアクセスし、”０”の場合
はアクセスを抑止とすることを示す。
【００２４】ＲＡＭ制御回路１１は、セレクタ１３に通
常の書き込みデータか部分書き込みデータかをセレクト
するセレクト信号と、ＲＡＭアクセス識別回路１７に対
しデータ部１５１のＲＡＭのアクセスに必要なチップセ
レクト信号（８ビット）と、チェックビット部のＲＡＭ
のアクセスに必要なチップセレクト信号（３ビット）
と、ＲＡＭ１１個に対しアドレスを発行する。
常の書き込みデータか部分書き込みデータかをセレクト
するセレクト信号と、ＲＡＭアクセス識別回路１７に対
しデータ部１５１のＲＡＭのアクセスに必要なチップセ
レクト信号（８ビット）と、チェックビット部のＲＡＭ
のアクセスに必要なチップセレクト信号（３ビット）
と、ＲＡＭ１１個に対しアドレスを発行する。
【００２５】ＲＡＭアクセス識別回路１７は、ＲＡＭ制
御回路１１から受け取った信号と、ｎブロック書き換え
情報８ビットとからデータ部１５１のＲＡＭに対しアク
セス要求されているＲＡＭに対してのみアクセスを許可
するチップセレクト信号を発行する。
御回路１１から受け取った信号と、ｎブロック書き換え
情報８ビットとからデータ部１５１のＲＡＭに対しアク
セス要求されているＲＡＭに対してのみアクセスを許可
するチップセレクト信号を発行する。
【００２６】データ訂正回路１６は、ＲＡＭ１５から読
み出されたデータをチェックビット部１５２のチェック
ビットによりエラーを訂正出来るときはデータを訂正
し、訂正不可のときはエラー通知を行う。部分書き込み
命令のときは読み出されたデータを部分書き込み回路１
２に通知する。
み出されたデータをチェックビット部１５２のチェック
ビットによりエラーを訂正出来るときはデータを訂正
し、訂正不可のときはエラー通知を行う。部分書き込み
命令のときは読み出されたデータを部分書き込み回路１
２に通知する。
【００２７】部分書き込み回路１２は、プロセッサ装置
より受け取った部分書き換えデータとｎブロック書き換
え情報とから部分書き込みデータを生成する。
より受け取った部分書き換えデータとｎブロック書き換
え情報とから部分書き込みデータを生成する。
【００２８】生成された部分書き込みデータは、セレク
タ１３でＲＡＭ制御回路１１より発行されたセレクト信
号により選択されチェックビット生成回路１４に通知さ
れる。
タ１３でＲＡＭ制御回路１１より発行されたセレクト信
号により選択されチェックビット生成回路１４に通知さ
れる。
【００２９】チェックビット生成回路１４は、書き込み
するデータを保証するチェックビット（１２ビット）を
生成しチェックビットを付加したデータをＲＡＭ１５に
発行するとともにＲＡＭアクセス識別回路１７に出力要
求する。発行されたデータは、ＲＡＭアクセス識別回路
１７から発行されたチップセレクト信号によりＲＡＭ１
５に書き込まれる。
するデータを保証するチェックビット（１２ビット）を
生成しチェックビットを付加したデータをＲＡＭ１５に
発行するとともにＲＡＭアクセス識別回路１７に出力要
求する。発行されたデータは、ＲＡＭアクセス識別回路
１７から発行されたチップセレクト信号によりＲＡＭ１
５に書き込まれる。
【００３０】次に、記憶装置１０の低消費電力化が図れ
る部分書き込み動作について説明する。
る部分書き込み動作について説明する。
【００３１】ＲＡＭ制御回路１１は部分書き込み命令信
号とアドレスとをプロセッサ装置から受け取ると、セレ
クタ１３に部分書き込みデータをセレクトするセレクト
信号を発行後、まず読み出し動作を行うためにデータ部
１５１のＲＡＭ８個にアクセスするチップセレクト信号
８ビットをＲＡＭアクセス識別回路１７に発行し、チェ
ックビット部１５２のＲＡＭ３個にアクセス可能なチッ
プセレクト信号３ビットとＲＡＭ１５のＲＡＭ１１個に
対しアドレスを発行する。
号とアドレスとをプロセッサ装置から受け取ると、セレ
クタ１３に部分書き込みデータをセレクトするセレクト
信号を発行後、まず読み出し動作を行うためにデータ部
１５１のＲＡＭ８個にアクセスするチップセレクト信号
８ビットをＲＡＭアクセス識別回路１７に発行し、チェ
ックビット部１５２のＲＡＭ３個にアクセス可能なチッ
プセレクト信号３ビットとＲＡＭ１５のＲＡＭ１１個に
対しアドレスを発行する。
【００３２】ＲＡＭアクセス識別回路１７は受け取った
チップセレクト信号８ビット信号をＲＡＭ１５に対しチ
ップセレクト信号を発行する。部分書き込みの対象ＲＡ
Ｍを示すｎブロック書き換え情報８ビットは保持してお
く。ＲＡＭ１５はデータ部１５１の読み出しを行い、読
み出されたデータはデータ訂正回路１６を介して部分書
き込み回路１２に通知される。
チップセレクト信号８ビット信号をＲＡＭ１５に対しチ
ップセレクト信号を発行する。部分書き込みの対象ＲＡ
Ｍを示すｎブロック書き換え情報８ビットは保持してお
く。ＲＡＭ１５はデータ部１５１の読み出しを行い、読
み出されたデータはデータ訂正回路１６を介して部分書
き込み回路１２に通知される。
【００３３】部分書き込み回路１２は、プロセッサ装置
より通知される部分書き換えデータとデータ訂正回路１
６〜通知されたデータとｎブロック書き換え情報とから
部分書き込みデータを生成する。生成された部分書き込
みデータは、セレクタ１３でＲＡＭ制御回路１１から通
知されたセレクト信号により選択され、チェックビット
生成回路１４に入力される。チェックビット生成回路１
４はデータを保証するチェックビット１２ビットを生成
し生成された部分書き込みデータに付加されＲＡＭ１５
に出力するとともに出力要求をＲＡＭアクセス識別回路
１７に通知する。
より通知される部分書き換えデータとデータ訂正回路１
６〜通知されたデータとｎブロック書き換え情報とから
部分書き込みデータを生成する。生成された部分書き込
みデータは、セレクタ１３でＲＡＭ制御回路１１から通
知されたセレクト信号により選択され、チェックビット
生成回路１４に入力される。チェックビット生成回路１
４はデータを保証するチェックビット１２ビットを生成
し生成された部分書き込みデータに付加されＲＡＭ１５
に出力するとともに出力要求をＲＡＭアクセス識別回路
１７に通知する。
【００３４】ＲＡＭアクセス識別回路１７はこの出力要
求が通知されたとき保持しておいたｎブロック書き換え
情報からデータ部１５１のＲＡＭをアクセスするチップ
セレクト信号８ビットを発行し部分書き込みデータをＲ
ＡＭ１５に出力する。
求が通知されたとき保持しておいたｎブロック書き換え
情報からデータ部１５１のＲＡＭをアクセスするチップ
セレクト信号８ビットを発行し部分書き込みデータをＲ
ＡＭ１５に出力する。
【００３５】また通常書き込み命令のときは、ＲＡＭ１
５のデータ部１５１の全ＲＡＭへの書き込みを示すｎブ
ロック書き換え情報がプロセッサ装置より通知されるの
で通常書き換えデータがＲＡＭ１５の全ＲＡＭに書き込
みされる。
５のデータ部１５１の全ＲＡＭへの書き込みを示すｎブ
ロック書き換え情報がプロセッサ装置より通知されるの
で通常書き換えデータがＲＡＭ１５の全ＲＡＭに書き込
みされる。
【００３６】以上説明したように本発明により、データ
書き換え対象のＲＡＭのＲＡＭに対してのみ書き込み動
作を行うので低消費電力化を図れる。
書き換え対象のＲＡＭのＲＡＭに対してのみ書き込み動
作を行うので低消費電力化を図れる。
【００３７】
【発明の効果】以上説明したように、本発明の記憶装置
は、部分書き込み動作時には部分書き込み対象のＲＡＭ
のみをアクセスし、対象以外のＲＡＭのアクセスを抑止
することにより低消費電力化を図れるという効果を有し
ている。
は、部分書き込み動作時には部分書き込み対象のＲＡＭ
のみをアクセスし、対象以外のＲＡＭのアクセスを抑止
することにより低消費電力化を図れるという効果を有し
ている。
【図１】本発明の実施の形態の構成を示すブロック図で
ある。
ある。
【図２】従来例の実施の形態の構成を示すブロック図で
ある。
ある。
１０、２０ 記憶装置 １１、２１ ＲＡＭ制御回路 １２、２２ 部分書き込み回路 １３、２３ セレクタ １４、２４ チェックビット生成回路 １５、２５ ＲＡＭ １６、２６ データ訂正回路 １７ ＲＡＭアクセス識別回路
Claims (11)
- 【請求項１】 上位のプロセッサ装置から通常書き込み
命令または部分書き込み命令と書き込みするアドレスと
通常書き換えデータまたは部分書き込みデータと書き込
みする記憶素子を示すｎブロック書き換え情報とを受け
取り書き込み対象の記憶素子をアクセスする記憶装置で
あって、 ｎ個の記憶素子から構成されるＲＡＭと、通常書き込み
命令または部分書き込み命令と書き込みするアドレスと
を受け取り前記ＲＡＭへの書き込みを制御するＲＡＭ制
御回路と、 前記ＲＡＭから読み出したデータの訂正または訂正不可
の検出を行うデータ訂正回路と、 前記ＲＡＭから読み出されたデータの一部を書き換える
ための部分書き込みデータを生成する部分書き込み回路
と、 生成された前記部分書き込みデータと通常書き換えデー
タの何れかを選択するセレクタと、 選択された書き込みデータの書き込み時に書き込みデー
タを保証するチェックビットを生成付加し前記ＲＡＭに
出力要求するチェックビット生成回路と、 データの書き込み時はｎブロック書き換え情報により書
き込み対象の前記記憶素子に対してのみアクセスを許可
するＲＡＭアクセス識別回路と、を備えることを特徴と
する記憶装置。 - 【請求項２】 前記ＲＡＭは、上位のプロセッサ装置と
１度に送受するデータのデータ幅をｎ等分できるｎ個の
記憶素子を備えることを特徴とする請求項１記載の記憶
装置。 - 【請求項３】 前記ＲＡＭは、データを記憶するｎ個の
記憶素子からなるデータ部とチェックビットを記憶する
記憶素子からなるチェックビット部とを備えることを特
徴とする請求項２記載の記憶装置。 - 【請求項４】 前記ＲＡＭ制御回路は、前記セレクタに
対し通常の書き換えデータか部分書き込みデータかをセ
レクトするセレクト信号と、前記ＲＡＭアクセス識別回
路に対し前記データ部の記憶素子をアクセスする第１の
チップセレクト信号と、前記チェックビット部の記憶素
子をアクセスする第２のチップセレクト信号と、前記デ
ータ部および前記チェックビット部の記憶素子をアクセ
スするアドレスとを発行することを特徴とする請求項
１、２または３記載の記憶装置。 - 【請求項５】 前記ＲＡＭ制御回路は、前記部分書き込
み命令を受け取ったとき部分書き込みデータをセレクト
するセレクト信号の発行と前記データ部の全記憶素子の
読み込み動作を指示する第１のチップセレクト信号の発
行とを行うことを特徴とする請求項１、２または３記載
の記憶装置。 - 【請求項６】 前記ｎブロック書き換え情報は、通常書
き込み命令または部分書き込み命令がアクセスする前記
データ部の記憶素子を示すことを特徴とする請求項１ま
たは３記載の記憶装置。 - 【請求項７】 前記ＲＡＭアクセス識別回路は、通知さ
れた前記第１のチップセレクト信号を前記ｎブロック書
き換え情報の示す記憶素子のみをアクセスする第３のチ
ップセレクト信号を作成し書き込み動作の出力要求が通
知されたとき前記第３のチップセレクト信号を前記デー
タ部の記憶素子に発行することを特徴とする請求項１ま
たは４記載の記憶装置。 - 【請求項８】 前記データ訂正回路は、前記ＲＡＭから
読み出されたデータをチェックビット部のチェックビッ
トによりエラーを訂正出来るときは前記データを訂正し
訂正不可のときはエラー通知を行い、前記部分書き込み
命令のときは読み出された前記データを前記部分書き込
み回路に通知することを特徴とする請求項１記載の記憶
装置。 - 【請求項９】 前記部分書き込み回路は、前記データ訂
正回路より通知された前記データと前記部分書き換えデ
ータと前記ｎブロック書き換え情報とから部分書き込み
データを生成することを特徴とする請求項１または７記
載の記憶装置。 - 【請求項１０】 前記セレクタは、通知された前記セレ
クト信号により前記部分書き込みデータまたは通常書き
換えデータをセレクトし前記チェックビット生成回路に
通知することを特徴とする請求項１または８記載の記憶
装置。 - 【請求項１１】 前記チェックビット生成回路は、前記
セレクタにより選択された書き込みするデータを保証す
るチェックビットを生成しチェックビットを付加した書
き込みデータを前記ＲＡＭに発行するとともに出力要求
を前記ＲＡＭアクセス識別回路に通知することを特徴と
する請求項１記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10015548A JPH11212877A (ja) | 1998-01-28 | 1998-01-28 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10015548A JPH11212877A (ja) | 1998-01-28 | 1998-01-28 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11212877A true JPH11212877A (ja) | 1999-08-06 |
Family
ID=11891842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10015548A Pending JPH11212877A (ja) | 1998-01-28 | 1998-01-28 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11212877A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007066423A (ja) * | 2005-08-31 | 2007-03-15 | Toshiba Corp | 半導体集積回路装置 |
| US7219272B2 (en) | 2001-07-04 | 2007-05-15 | Renesas Technology Corp. | Semiconductor integrated circuit with memory redundancy circuit |
| US9311181B2 (en) | 2012-11-15 | 2016-04-12 | Samsung Electronics Co., Ltd. | Memory controller changing partial data in memory device and method for changing partial data thereof |
-
1998
- 1998-01-28 JP JP10015548A patent/JPH11212877A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7219272B2 (en) | 2001-07-04 | 2007-05-15 | Renesas Technology Corp. | Semiconductor integrated circuit with memory redundancy circuit |
| KR100941565B1 (ko) * | 2001-07-04 | 2010-02-10 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 |
| US7710764B2 (en) | 2001-07-04 | 2010-05-04 | Renesas Technology Corp. | Semiconductor memory cells with shared p-type well |
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| US9311181B2 (en) | 2012-11-15 | 2016-04-12 | Samsung Electronics Co., Ltd. | Memory controller changing partial data in memory device and method for changing partial data thereof |
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