JPS63271555A - 記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は誤り訂正データの再書込みに関し、特に中ヤツ
クユメモリを利用した再書込み方式に関する。

（従来の技術） 近年のＬＳＩ技術の進歩によってメモリ素子の集積度は
飛躍的に増大し、これによってメモリセルの微小化が進
み、主記憶のソフトエラー問題が無視できなくなってき
た。ソフトエラーは物理的な破壊故障によるものではな
に、再度、データを書直せば回復するという特徴がある
。

したがって、データに誤り訂正符号を付加しておけばソ
フトエラーは訂正可能であり、物理的な破壊故障ではな
いということから特に対策をとらないか、あるいは主記
憶からデータを読出す際に訂正可能な誤りが存在する場
合には、これを訂正して直ちに書直すことによりソフト
エラーの蓄積を防ぐという公知の方式がとられていた。

（発明が解決しようとする問題点） 上述した従来の方式では、前者の場合にソフトエラーが
発生しても主記憶上のデータは新しい書込みデータが書
込まれる場合を除いてソフトエラーを含んだままであり
、ソフトエラーが蓄積されることによシ訂正不可能なエ
ラーが起る危険性が大きいという欠点がある。

一方、後者の場合には訂正後のデータを再び主記憶知書
込むための特別の回路が必要となり、ハードウェア量が
増大して制御が複雑になるという欠点がある。

本発明の目的は、主記憶の他に複数個のブロックに分割
された千ヤツシュメモリと、午ヤッシュメモリの各ブロ
ックに対応したアドレス情報を格納したアドレスアレイ
とを備え、アドレスアレイＩＣ誤りビット領域を設け、
主記憶から読出されたデータに誤りがちる場合には誤り
を訂正したデータを千ヤツシュメモリに格納して中央処
理装置へ転送すると同時に、アドレスアレイの誤りビッ
トをセットしておき、当該ブロックが置換えられる場合
に１誤りビツトがセットされていれば主記憶にデータを
書戻すことによって上記欠点を除去し、ハードウェアの
増大を抑えて構成した記憶制御方式を提供することにあ
る。

（問題点を解決するための手段） 本発明による記憶制御方式は主記憶と、午ヤッシュメモ
リと、アドレスアレイと、中央処理装置と、誤り訂正回
路とを具備して構成したものである。

主記憶はＩＡｂ訂正符号を付加したデータを格納するた
めのものであり、キャッシュメモリはスワップ方式で複
数個のブロックに分割されたデータを記憶するためのも
のである。

アドレスアレイは、牟ヤッシュメモリの各ブロックに対
応して誤りビットを含むアドレス情報を格納するための
ものである。

中央処理装置は、キャッシュメモリおよびアドレスアレ
イに接続されていて、情報を処理するためのものである
。

誤り訂正回路は、主記憶からデータを読出した際に誤り
訂正が行われたことを示すため誤りビットにより中央処
理装置からメモリアイセスがあり、キャッシュメモリ上
にデータが存在せず、主記憶からデータを読出した場合
に読出しデータに訂正可能な誤りがあると、誤りを訂正
しなデータをキャッシュメモリに格納して中央処理装置
へ転送すると同時に、アドレスアレイの誤りビットをセ
ットしておき、当該ブロックが置換えられる場合に誤り
ビットがセットされていれば主記憶に書戻すためのもの
である。

（実施例） 次に、本発明について図面を参照して説明する。

第１図は、本発明による記憶制御方式を実現する一実施
例を示すブロック図である。第１図において、１は中央
処理装置、２は主記憶、３は千ヤックユメモリ、４は中
ヤックユメモリ３上のデータのアドレス情報を示すため
のアドレスアレイ、Ｓは主記憶２の読出しデータに訂正
可能な誤りがある場合に、これを訂正するための誤り訂
正回路である。

第２図に示すようにキャッシュメモリ３は４個のブロッ
クく分割されており、アドレスアレイ４は平ヤツクユメ
モリ３の各ブロックのアドレス情報と、各ブロックに中
央処理装置１から書込みが行われたか否かを示すための
書込みビットＷＯ〜Ｗ３と、主記憶２から読出されたデ
ータに誤り訂正が行われたか否かを示すための誤りビッ
トＥＯ・〜Ｅ３とにより構成されている。

スワップ（ストアイン）方式の中ヤッシュメモリ３では
、中央処理装置１からキャッシュメモリ３上に存在する
領域に書込みが行われる場合、キャッシュメモリ３にの
みデータが書込まれ、主記憶２には書込まれない。

しかし、中央処理装置１からアクセスしたアドレスがキ
ャッシュメモリ３上に存在しない場合、主記憶２の新た
な領域からキャッシュメモリ３のいずれかのブロックに
はデータが読出されるが、主記憶２への書込みが行われ
ていたブロックでは主記憶２への書込みも同時に続けて
行われる。

本発明では書込みが行われていたブロックのデータは主
記憶２に書込まれるという動作に着目し、主記憶２から
読出されたデータに誤りがあシ、且つ、それが訂正可能
であるとき、誤り訂正回路Ｓにより訂正されなデータを
、例えばキャッシュメモリ３のブロック１に格納し、同
時にアドレスアレイ４の誤りビットＥ１をセットしてお
くものとする。次に、ブロック１が書替えの対象となっ
たとき、書込みピッ）Ｗｌがセットされていれば、ブロ
ック１のデータは主記憶２へ書込まれるが、誤りビット
Ｅ１がセットされている場合でも同様に主記憶２ヘデー
タが書込まれる。

したがって、主記憶２上にソフトエラーが発生した場合
でも、ソフトエラーの発生したアドレスが読出され、且
つ、そのエラーが訂正可能であるとき、そのアドレスは
必ず午ヤッシュメモリ３から正しいデータが書込まれて
ソフトエラーは消滅することになる。

（発明の効果） 以上説明したように本発明は、主記憶の他に複数個のブ
ロックに分割された千ヤッシュメモリ々、中ヤツシュメ
モリの各ブロックに対応したアドレス情報を格納したア
ドレスアレイとを備え、アドレスアレイに誤りビット領
域を設け、主記憶から読出されたデータに誤）がある場
合、には誤り分訂正したデータをキャッシュメモリに格
納して中央処理′Ａ置へ伝送すると同時に、アドレスア
レイの誤りビットをセットしておき、当該ブロックが１
操換えられる場合に、誤りビットがセットされていれば
主記憶にデータ全書関すことによって、きわめて少量の
ハードウェアの増加で、ソフトエラーの起ったアドレス
に再書込みをすることができるので、ソフトエラーの蓄
積全防止できるという効果が、ちる。

【図面の簡単な説明】

第１図は、本発明による記憶制御方式を突現する一実施
例を示すブロック図である。 第２図は、従来技術による記憶制御方式を実現する一例
を示すブロック図である。 １・−・中央処理装置 ２・・・主記憶 ３・・・中ヤツシュメモリ ４・・・アドレスアレイ Ｓ・・・誤り訂正回路

Claims (1)

【特許請求の範囲】
1. 誤り訂正符号を付加したデータを格納するための主記憶
   と、スワップ方式で複数個のブロックに分割されたデー
   タを記憶するためのキャッシュメモリと、前記キャッシ
   ュメモリの各ブロックに対応して誤りビットを含むアド
   レス情報を格納するためのアドレスアレイと、前記キャ
   ッシュメモリおよび前記アドレスアレイに接続されてい
   て情報を処理するための中央処理装置と、前記主記憶か
   らデータを読出した際に誤り訂正が行われたことを示す
   ため前記誤りビットにより、前記中央処理装置からメモ
   リアクセスがあり、前記キャッシュメモリ上にデータが
   存在せず、前記主記憶からデータを読出した場合に読出
   しデータに訂正可能な誤りがあると前記誤りを訂正した
   データを前記キャッシュメモリに格納して前記中央処理
   装置に転送すると同時に、前記アドレスアレイの誤りビ
   ットをセットしておき、当該ブロックが置換えられる場
   合に前記誤りビットがセットされていれば前記主記憶に
   書戻すための誤り訂正回路とを具備して構成したことを
   特徴とする記憶制御方式。