JPH02143352A - メモリエラー検出修正方式 - Google Patents
メモリエラー検出修正方式Info
- Publication number
- JPH02143352A JPH02143352A JP63297667A JP29766788A JPH02143352A JP H02143352 A JPH02143352 A JP H02143352A JP 63297667 A JP63297667 A JP 63297667A JP 29766788 A JP29766788 A JP 29766788A JP H02143352 A JPH02143352 A JP H02143352A
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- JP
- Japan
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- error
- data
- cpu
- memory
- control circuit
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- Pending
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- 238000012937 correction Methods 0.000 title claims description 13
- 238000001514 detection method Methods 0.000 title claims description 13
- 238000000034 method Methods 0.000 claims description 9
- 230000006870 function Effects 0.000 claims description 8
- 230000002950 deficient Effects 0.000 claims description 2
- 230000005260 alpha ray Effects 0.000 abstract 1
- 230000007257 malfunction Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ回路に対する書き込み及び読み出し時の
メモリエラー検出修正方式に関する。
メモリエラー検出修正方式に関する。
従来、ダイナミックランダムアクセスメモリ素子を使用
したメモリ回路のエラー検出及び修正方式においては、
制御回路（ＣＰＵ）がメモリ回路に書き込む場合及びメ
モリ回路から読み出す場合のいずれもエラー検出修正回
路（ＥＤＣＵ）の動作により修正可能ビット数を越える
第１のエラー（ＵＣＥ）−ｉ検出したときは割込みが発
生し、特に書き込みの場合にＵＣＥを検出したときはメ
モリ素子そのものへのデータ書き込みも行なわない構成
である。また、修正可能ビット数の範囲内の第２のエラ
ー（ＣＥ）ｔ−検出したときはＥＤＣＵが自動的に修正
する丸め、ＣＰＵへの割込みを発生させない構成が一般
的である（１９８１年９月３０日発行の「エレクトロニ
ックデザイン」参照）。
したメモリ回路のエラー検出及び修正方式においては、
制御回路（ＣＰＵ）がメモリ回路に書き込む場合及びメ
モリ回路から読み出す場合のいずれもエラー検出修正回
路（ＥＤＣＵ）の動作により修正可能ビット数を越える
第１のエラー（ＵＣＥ）−ｉ検出したときは割込みが発
生し、特に書き込みの場合にＵＣＥを検出したときはメ
モリ素子そのものへのデータ書き込みも行なわない構成
である。また、修正可能ビット数の範囲内の第２のエラ
ー（ＣＥ）ｔ−検出したときはＥＤＣＵが自動的に修正
する丸め、ＣＰＵへの割込みを発生させない構成が一般
的である（１９８１年９月３０日発行の「エレクトロニ
ックデザイン」参照）。
上述した従来のメモリエラー検出修正方式においては、
ＵＣＥが発生したとき必ずＣＰＵに割込みが発生し、Ｃ
ＰＵはＵＣＥがメモリ回路の制御で発生したということ
は認識可能であるが、認識するだけであシ制御を正常復
帰させることは困難である。また、メモリ書き込みの場
合にＵＣＥが発生すると、ＣＰＵが書き込むデータにエ
ラーが存在するのではなく、ＥＤＣＵがメモリ素子から
読み出したデータにエラーが存在するということであり
、ＣＰＵからの書き込みデータのバイト構成とエラー発
生ビット位置によっては正常なデータが書き込まれる可
能性もある。したがって、ＣＰＵはその後伺の支障もな
く動作することもあり得ることから、メモリ書き込みの
場合にＵＣＥが発生したときにメモリ素子そのものへの
書き込みを行なわないのは必ずしも良いことではない。
ＵＣＥが発生したとき必ずＣＰＵに割込みが発生し、Ｃ
ＰＵはＵＣＥがメモリ回路の制御で発生したということ
は認識可能であるが、認識するだけであシ制御を正常復
帰させることは困難である。また、メモリ書き込みの場
合にＵＣＥが発生すると、ＣＰＵが書き込むデータにエ
ラーが存在するのではなく、ＥＤＣＵがメモリ素子から
読み出したデータにエラーが存在するということであり
、ＣＰＵからの書き込みデータのバイト構成とエラー発
生ビット位置によっては正常なデータが書き込まれる可
能性もある。したがって、ＣＰＵはその後伺の支障もな
く動作することもあり得ることから、メモリ書き込みの
場合にＵＣＥが発生したときにメモリ素子そのものへの
書き込みを行なわないのは必ずしも良いことではない。
このように従来の方式はある割合で全くランダムなアド
レス及びビット位置に発生する修正可能ビット数の範囲
内のメモリ素子のα線によるンフトウェアエラーに関し
ては有効であるが、メモリ素子の不具合によるハードウ
ェアエラーとンフトウェアエラーとが複合して修正可能
ビット数を越えるエラーであるＵＣＥが発生する確率が
高く、ＵＣＥが発生したときＣＰＵの動作を保障できな
い。
レス及びビット位置に発生する修正可能ビット数の範囲
内のメモリ素子のα線によるンフトウェアエラーに関し
ては有効であるが、メモリ素子の不具合によるハードウ
ェアエラーとンフトウェアエラーとが複合して修正可能
ビット数を越えるエラーであるＵＣＥが発生する確率が
高く、ＵＣＥが発生したときＣＰＵの動作を保障できな
い。
本発明のメモリエラー検出修正方式は修正可能ビット数
を越える第１のエラー及び修正可能と。
を越える第１のエラー及び修正可能と。
ト数の範囲内の第２のエラーをそれぞれ検出し修正する
手段金有し、かつエラー検出時に制御回路に対して割込
みをかけるメモリ回路を備え、前記制御回路が前記メモ
リ回路に書き込む場合、前記メモリ回路からデータ読み
出しを行ない、読み出したデータが前記第２のエラーで
あるとき前記手段によフ修正されたデータを、かつ前記
第１のエラー及びエラーなしのとき無修正のデータをそ
れぞれ前記制御回路からの書き込みデータの構成により
前記制御回路からの書き込みデータに組み込みあるいは
組み込まないで書き込むと共に、前記第１のエラー、前
記第２のエラー及びエラーなしに拘らず割込みを発生さ
せない機能と、前記制御回路が前記メモリ回路から読み
出す場合、前記メモリ回路からデータ読み出しを行ない
、読み出したデータが前記第２のエラーであるとき前記
手段により修正されたデータを、かつ前記第１のエラー
及びエラーなしのとき無修正のデータをそれぞｒ前記制
御回路に送出し、前記第２のエラーのとき修正されたデ
ータを前記メモリ回路に書き込み、前記第１のエラー及
び前記第２のエラーのときは割込みを発生させる機能と
、割込み発生の場合、前記第１のエラーか前記第２のエ
ラーかの判別。
手段金有し、かつエラー検出時に制御回路に対して割込
みをかけるメモリ回路を備え、前記制御回路が前記メモ
リ回路に書き込む場合、前記メモリ回路からデータ読み
出しを行ない、読み出したデータが前記第２のエラーで
あるとき前記手段によフ修正されたデータを、かつ前記
第１のエラー及びエラーなしのとき無修正のデータをそ
れぞれ前記制御回路からの書き込みデータの構成により
前記制御回路からの書き込みデータに組み込みあるいは
組み込まないで書き込むと共に、前記第１のエラー、前
記第２のエラー及びエラーなしに拘らず割込みを発生さ
せない機能と、前記制御回路が前記メモリ回路から読み
出す場合、前記メモリ回路からデータ読み出しを行ない
、読み出したデータが前記第２のエラーであるとき前記
手段により修正されたデータを、かつ前記第１のエラー
及びエラーなしのとき無修正のデータをそれぞｒ前記制
御回路に送出し、前記第２のエラーのとき修正されたデ
ータを前記メモリ回路に書き込み、前記第１のエラー及
び前記第２のエラーのときは割込みを発生させる機能と
、割込み発生の場合、前記第１のエラーか前記第２のエ
ラーかの判別。
前記第１のエラー及び前記第２のエラーの発生アドレス
の判別及び前記第２のエラーの発生ビットの判別を行な
う機能と、前記第２のエラーの発生ｆＩＡ度によジ前記
メモリ回路の不具合メモリエリアを検出する機能とを備
える。
の判別及び前記第２のエラーの発生ビットの判別を行な
う機能と、前記第２のエラーの発生ｆＩＡ度によジ前記
メモリ回路の不具合メモリエリアを検出する機能とを備
える。
〔実施例〕
次に、本発明について図面を参照して説明する。
一実施例の構成を示す第１図を参照すると、メモリ素子
１１工ラー検出修正回路（ＥＤＣＵ）２、エラー情報保
持フリップフロップ３、エラーアドレス保持フリップフ
ロッグ４．０凡ゲート５、ＡＮＤゲート６、及び制御回
路（ＣＰＵ）７から構成される。メモリ素子ｌとＥＤＣ
Ｕ２とエラー情報保持フリップフロップ３とエラーアド
レス保持フリップフロップ４とはＣＰＵ７と信号バス８
により接続され、またメモリ素子１とエラー情報保持フ
リ、ブフロップ３とエラーアドレス保持クリップフロッ
プ４とはＥＤＣＵ２信号バス９により接続されている。
１１工ラー検出修正回路（ＥＤＣＵ）２、エラー情報保
持フリップフロップ３、エラーアドレス保持フリップフ
ロッグ４．０凡ゲート５、ＡＮＤゲート６、及び制御回
路（ＣＰＵ）７から構成される。メモリ素子ｌとＥＤＣ
Ｕ２とエラー情報保持フリップフロップ３とエラーアド
レス保持フリップフロップ４とはＣＰＵ７と信号バス８
により接続され、またメモリ素子１とエラー情報保持フ
リ、ブフロップ３とエラーアドレス保持クリップフロッ
プ４とはＥＤＣＵ２信号バス９により接続されている。
ＣＰＵ７の割込み入力端子にはメモリ読み出し時にエラ
ーが発生すると、ＯＲゲート５及びＡＮＤゲート６ｆ、
介して割込み信号が入力される構成となっている。
ーが発生すると、ＯＲゲート５及びＡＮＤゲート６ｆ、
介して割込み信号が入力される構成となっている。
次に、第１図〜第５図を参照してこの発明の詳細な説明
する。この実施例ではＥＤＣＵ２はエラー検出及び修正
を２バイト（１６ビツト）単位で行なう構成である。メ
モリ素子ｌはデータの１６ビ、トの他にエラー検出修正
機能を実現するにあたり必要となる冗長用６ビツト（Ｃ
Ｂ）を有し、合計２２ビツトの構成である。ＥＤＣＵ２
は２ビツト以上のエラーの検出、１ビツトエラーの検出
修正機能を有している。また、ＣＰＵ７のメモリ制御ハ
バイト（８ビ、ト）アクセスとワード（１６ビツト）ア
クセスとの２方式を採っているため、ＣＰＵ７のアクセ
ス方式によりＢＤＣＵ２の動作が異なる。但し、ＥＤＣ
Ｕ２の動作が異なるのはＣＰＵ７のメモリ素子１への書
込みの場合であシ、メモリ素子ｌからの読み出しの場合
はアクセス方式によってＥＤＣＵ２の動作が異ることは
ない。
する。この実施例ではＥＤＣＵ２はエラー検出及び修正
を２バイト（１６ビツト）単位で行なう構成である。メ
モリ素子ｌはデータの１６ビ、トの他にエラー検出修正
機能を実現するにあたり必要となる冗長用６ビツト（Ｃ
Ｂ）を有し、合計２２ビツトの構成である。ＥＤＣＵ２
は２ビツト以上のエラーの検出、１ビツトエラーの検出
修正機能を有している。また、ＣＰＵ７のメモリ制御ハ
バイト（８ビ、ト）アクセスとワード（１６ビツト）ア
クセスとの２方式を採っているため、ＣＰＵ７のアクセ
ス方式によりＢＤＣＵ２の動作が異なる。但し、ＥＤＣ
Ｕ２の動作が異なるのはＣＰＵ７のメモリ素子１への書
込みの場合であシ、メモリ素子ｌからの読み出しの場合
はアクセス方式によってＥＤＣＵ２の動作が異ることは
ない。
第２図はＣＰＵ７がバイトアクセス１２よすするメモリ
アドレスのデータ人をデータＣに書き替えようとする際
の動作説明図である。先ず、ＣＰＵ７からの書き込み要
求により、ＥＤＣＵ２はメモリ素子１からデータＡの他
にデータＢ及びＣＢを読み出し、エラー検出及び修正を
行なうと共に、エラービット位置データ（ｓｙ）を作成
する。次に、ＣＰＵ７からのデータＣを書き替える必要
のないデータＢに組み込み新しいＣＢを作成し、データ
ＣとデータＢとＣＢとを同時にメモリ素子１に書き込む
。この動作において、修正可能ビット数を越える第１の
エラー（ＵＣＥ）が発生した場合、その発生位置が書き
替えようとするデータＡの中で発生したときは、ＵＣＥ
であっても正常なデータＣに変更されるため伺ら問題は
ない。
アドレスのデータ人をデータＣに書き替えようとする際
の動作説明図である。先ず、ＣＰＵ７からの書き込み要
求により、ＥＤＣＵ２はメモリ素子１からデータＡの他
にデータＢ及びＣＢを読み出し、エラー検出及び修正を
行なうと共に、エラービット位置データ（ｓｙ）を作成
する。次に、ＣＰＵ７からのデータＣを書き替える必要
のないデータＢに組み込み新しいＣＢを作成し、データ
ＣとデータＢとＣＢとを同時にメモリ素子１に書き込む
。この動作において、修正可能ビット数を越える第１の
エラー（ＵＣＥ）が発生した場合、その発生位置が書き
替えようとするデータＡの中で発生したときは、ＵＣＥ
であっても正常なデータＣに変更されるため伺ら問題は
ない。
第３図は第２図と同様にＣＰＵ７がバイトアクセスによ
りメモリアドレスのデータＡｉデータＣに書き替えよう
とする際の動作説明図であｐ１第２図と全く同じ動作を
行なうが、ＵＣＥが発生した場合、その発生位置が書き
替える必要のないデータＢの中で発生したときは誤った
データがメモリ素子】に書き込まれ問題となる。
りメモリアドレスのデータＡｉデータＣに書き替えよう
とする際の動作説明図であｐ１第２図と全く同じ動作を
行なうが、ＵＣＥが発生した場合、その発生位置が書き
替える必要のないデータＢの中で発生したときは誤った
データがメモリ素子】に書き込まれ問題となる。
第４図ｒｉｃＰＵ７がワードアクセスによりデータ人を
データＣにかつデータＢをデータＤに書き替えようとす
る際の動作説明図であり、ＣＰＵ７からの書き込み要求
ＶＣより、ＥＤＣＵ２はメモリ素子１からデータＡ、デ
ータＢ及びＵＢｉ読み出してエラー検出及び修正を行な
うと共ｔｉｃ ８ Ｙ ’？作成する。次に、ＣＰＵ７
からのデータＣとデータＤどを取り込みそｎに対応する
新しいＣＢ全全作し、データＣ，データＤ及びＣＢｉ同
時にメモリ素子１に書き込む。この動作において、ＵＣ
Ｅが発生したとき、その発生位置がデータＡ、データＢ
及びＣＢのいずれＫあろうとも全てデータが正常なデー
タＣ，テータＤ及び新しいＣＢに書き替えられるため何
ら問題はない。
データＣにかつデータＢをデータＤに書き替えようとす
る際の動作説明図であり、ＣＰＵ７からの書き込み要求
ＶＣより、ＥＤＣＵ２はメモリ素子１からデータＡ、デ
ータＢ及びＵＢｉ読み出してエラー検出及び修正を行な
うと共ｔｉｃ ８ Ｙ ’？作成する。次に、ＣＰＵ７
からのデータＣとデータＤどを取り込みそｎに対応する
新しいＣＢ全全作し、データＣ，データＤ及びＣＢｉ同
時にメモリ素子１に書き込む。この動作において、ＵＣ
Ｅが発生したとき、その発生位置がデータＡ、データＢ
及びＣＢのいずれＫあろうとも全てデータが正常なデー
タＣ，テータＤ及び新しいＣＢに書き替えられるため何
ら問題はない。
第５図はＣＰＵ７かあるメモリアドレスのデータＡ及び
データＢの読み出し全行なう際の動作説明図である。読
み出しの場合はＣＰＵ７のアクセス方式には関係なく常
にＥＤＣＵ２はワード単位の読み出しを行なう。ＣＰＵ
７からの読み出し要求により、ＥＤＣＵ２はデータＡ、
データＢ及びＣＢを読み出してエラー検出及び修正全行
なうと共に８Ｙ＝ｉ作成する。ここで、修正可能ビット
数の範囲内の第２のエラー（ＣＥ）及びＵＣＥ発生時に
は、ＣＥ種情報ＵＣＥ情報及び８Ｙｉエラー情報保持フ
リツプフロツプ３に保持させ、エラーアドレス保持フリ
ップフロップ４にＣＥ及びＵＣＥが発生したアドレス情
報を保持させると共に、割込み信号をＣＰＵ７に送出す
る。次に、ＥＤＣＵ２はＣＰＵ７に対してＣＥのときは
修正したデータ人及びデータＢｉ、かつエラーなし及び
ＵＣＥのときは無修正のデータ人及びデータＢ金送出し
、さらにＣＥのときは修正されたデータＡ、データＢ及
びＣＢ＝ｉメモリ素子１に書き込む。この動作において
、ＵＣＥが発生したとき誤ったデータがＣＰＵ７に送出
さｎるため問題となる。
データＢの読み出し全行なう際の動作説明図である。読
み出しの場合はＣＰＵ７のアクセス方式には関係なく常
にＥＤＣＵ２はワード単位の読み出しを行なう。ＣＰＵ
７からの読み出し要求により、ＥＤＣＵ２はデータＡ、
データＢ及びＣＢを読み出してエラー検出及び修正全行
なうと共に８Ｙ＝ｉ作成する。ここで、修正可能ビット
数の範囲内の第２のエラー（ＣＥ）及びＵＣＥ発生時に
は、ＣＥ種情報ＵＣＥ情報及び８Ｙｉエラー情報保持フ
リツプフロツプ３に保持させ、エラーアドレス保持フリ
ップフロップ４にＣＥ及びＵＣＥが発生したアドレス情
報を保持させると共に、割込み信号をＣＰＵ７に送出す
る。次に、ＥＤＣＵ２はＣＰＵ７に対してＣＥのときは
修正したデータ人及びデータＢｉ、かつエラーなし及び
ＵＣＥのときは無修正のデータ人及びデータＢ金送出し
、さらにＣＥのときは修正されたデータＡ、データＢ及
びＣＢ＝ｉメモリ素子１に書き込む。この動作において
、ＵＣＥが発生したとき誤ったデータがＣＰＵ７に送出
さｎるため問題となる。
以上説明したように、ＵＣＥの発生によって問題となる
のはＣＰＵ７がメモリ素子１に書き込む場合よりもメモ
リ素子１から読み出す場合の方が多い。したがって、書
き込む場合にＵＣＥが発生したときはＣＰＵ７に対して
割込み発生を行なわない。しかし、ＵＣＥの発生によっ
て問題となる場合は、それ以降のＣＰＵ７の動作は保障
されないことから、ＵＣＥそのものの発生を防止するた
めに、ＣＰＵ７がメモリ素子Ｉｔ読み出す場合のＣＥ発
生で割込みを発生させる構成である。ＣＰＵ７に割込み
が発生した場合、ＣＰＵ７はエラー情報保持フリップフ
ロップ３とエラーアドレス保持７１ｆ２プフロツプ４と
の内容を読み出し、同一アドレスの同一ビットにＣＥに
よる割込みが一定の頻度以上で発生したときはそのアド
レスのメモリエリアをハードウェア的に不具合なものと
みなし、以降ＣＰＵ７はそのメモリエリアのアクセスを
行なわないようにする。
のはＣＰＵ７がメモリ素子１に書き込む場合よりもメモ
リ素子１から読み出す場合の方が多い。したがって、書
き込む場合にＵＣＥが発生したときはＣＰＵ７に対して
割込み発生を行なわない。しかし、ＵＣＥの発生によっ
て問題となる場合は、それ以降のＣＰＵ７の動作は保障
されないことから、ＵＣＥそのものの発生を防止するた
めに、ＣＰＵ７がメモリ素子Ｉｔ読み出す場合のＣＥ発
生で割込みを発生させる構成である。ＣＰＵ７に割込み
が発生した場合、ＣＰＵ７はエラー情報保持フリップフ
ロップ３とエラーアドレス保持７１ｆ２プフロツプ４と
の内容を読み出し、同一アドレスの同一ビットにＣＥに
よる割込みが一定の頻度以上で発生したときはそのアド
レスのメモリエリアをハードウェア的に不具合なものと
みなし、以降ＣＰＵ７はそのメモリエリアのアクセスを
行なわないようにする。
以上説明したように本発明によれば、修正可能ビット数
の範囲内の第２のエラーの発生頻度が一定値を越えたと
き該当メモリエリアｆ）＼−ドウエア的な不具合がある
ものとしてそのメモリエリアのアクセスを禁止し、α線
によるソフトウェアエラーとハードウェア的な不具合に
よるエラーとが複合して修正可能ビット数を越える第１
のエラー
の範囲内の第２のエラーの発生頻度が一定値を越えたと
き該当メモリエリアｆ）＼−ドウエア的な不具合がある
ものとしてそのメモリエリアのアクセスを禁止し、α線
によるソフトウェアエラーとハードウェア的な不具合に
よるエラーとが複合して修正可能ビット数を越える第１
のエラー
第１図は本発明の一実施例を示す構成図、第２図、第３
図、第４図及び第５図は同実施例の動作を説明する図で
ある。 １・・・・−・メモリ素子、２・・・・・・エラー検出
修正回路、３・・・・・・エラー情報保持フリップフロ
ップ、４・・・・・・エラーアドレス保持フリップフロ
ップ、７・・・・・・制御回路。
図、第４図及び第５図は同実施例の動作を説明する図で
ある。 １・・・・−・メモリ素子、２・・・・・・エラー検出
修正回路、３・・・・・・エラー情報保持フリップフロ
ップ、４・・・・・・エラーアドレス保持フリップフロ
ップ、７・・・・・・制御回路。
Claims (1)
- 【特許請求の範囲】 修正可能ビット数を越える第１のエラー及び修正可能ビ
ット数の範囲内の第２のエラーをそれぞれ検出し修正す
る手段を有し、かつエラー検出時に制御回路に対して割
込みをかけるメモリ回路を備え、 前記制御回路が前記メモリ回路に書き込む場合前記メモ
リ回路からデータ読み出しを行ない、読み出したデータ
が前記第２のエラーであるとき前記手段により修正され
たデータを、かつ前記第１のエラー及びエラーなしのと
き無修正のデータをそれぞれ前記制御回路からの書き込
みデータの構成により前記制御回路からの書き込みデー
タに組み込みあるいは組み込まないで書き込むと共に、
前記第１のエラー、前記第２のエラー及びエラーなしに
拘らず割込みを発生させない機能と、 前記制御回路が前記メモリ回路から読み出す場合、前記
メモリ回路からデータ読み出しを行ない、読み出したデ
ータが前記第２のエラーであるとき前記手段により修正
されたデータを、かつ前記第１のエラー及びエラーなし
のとき無修正のデータをそれぞれ前記制御回路に送出し
、前記第２のエラーのとき修正されたデータを前記メモ
リ回路に書き込み、前記第１のエラー及び前記第２のエ
ラーのときは割込みを発生させる機能と、 割込み発生の場合、前記第１のエラーか前記第２のエラ
ーかの判別、前記第１のエラー及び前記第２のエラーの
発生アドレスの判別及び前記第２のエラーの発生ビット
の判別を行なう機能と、前記第２のエラー発生頻度によ
り前記メモリ回路の不具合メモリエリアを検出する機能
とを備えることを特徴とするメモリエラー検出修正方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297667A JPH02143352A (ja) | 1988-11-24 | 1988-11-24 | メモリエラー検出修正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63297667A JPH02143352A (ja) | 1988-11-24 | 1988-11-24 | メモリエラー検出修正方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143352A true JPH02143352A (ja) | 1990-06-01 |
Family
ID=17849571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63297667A Pending JPH02143352A (ja) | 1988-11-24 | 1988-11-24 | メモリエラー検出修正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143352A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09146849A (ja) * | 1995-11-21 | 1997-06-06 | Nec Corp | 情報処理システム及びそのメモリ再構成方法 |
| US8589763B2 (en) | 2010-11-09 | 2013-11-19 | Fujitsu Limited | Cache memory system |
-
1988
- 1988-11-24 JP JP63297667A patent/JPH02143352A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09146849A (ja) * | 1995-11-21 | 1997-06-06 | Nec Corp | 情報処理システム及びそのメモリ再構成方法 |
| US8589763B2 (en) | 2010-11-09 | 2013-11-19 | Fujitsu Limited | Cache memory system |
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