JPH02206843A - 不良データアルゴリズム - Google Patents
不良データアルゴリズムInfo
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- JPH02206843A JPH02206843A JP1168273A JP16827389A JPH02206843A JP H02206843 A JPH02206843 A JP H02206843A JP 1168273 A JP1168273 A JP 1168273A JP 16827389 A JP16827389 A JP 16827389A JP H02206843 A JPH02206843 A JP H02206843A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
- G06F11/1056—Updating check bits on partial write, i.e. read/modify/write
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/1024—Identification of the type of error
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、デジタルコンピュータシステム用の不良デー
タ識別手順、さらに限定的に言うと、再書き込みされ記
憶機構内に記憶された既知の不良データが付加的な単一
ビット誤りが起こった場合でさえ不良として識別されう
るようにするためのアルゴリズムに関する。
タ識別手順、さらに限定的に言うと、再書き込みされ記
憶機構内に記憶された既知の不良データが付加的な単一
ビット誤りが起こった場合でさえ不良として識別されう
るようにするためのアルゴリズムに関する。
〈従来の技術）
デジタルコンピュータ内の読み取り一変更−書き込みデ
ータ記憶システムのためには、読取りプロセスの間に不
良かつ訂正不可能なものであることがわかったデータを
、再度書き込みその後訂正可能なデータであるとして読
み取ることがないようにする措置が構じられていること
が望ましい。
ータ記憶システムのためには、読取りプロセスの間に不
良かつ訂正不可能なものであることがわかったデータを
、再度書き込みその後訂正可能なデータであるとして読
み取ることがないようにする措置が構じられていること
が望ましい。
このようなことが起こるのは一般に、再度書き込まれた
不良データが付加的なビット誤りを偶然獲得した結果で
あり、このために、記憶された不良データ内に発生する
いくつかの単一ビット誤りは再読みとりされたときに訂
正可能なデータに見えるようになってしまう。この目的
のために一般に用いられているアルゴリズムは、記憶さ
れた不良なデータを、このような単一ビット誤りの影響
のあらゆる場合から保護しているわけではない。
不良データが付加的なビット誤りを偶然獲得した結果で
あり、このために、記憶された不良データ内に発生する
いくつかの単一ビット誤りは再読みとりされたときに訂
正可能なデータに見えるようになってしまう。この目的
のために一般に用いられているアルゴリズムは、記憶さ
れた不良なデータを、このような単一ビット誤りの影響
のあらゆる場合から保護しているわけではない。
く課題を解決するための手段〉
本発明は、読取り一変更−書込みのオペレーションの一
部として不良データが再度書き込まれた後、すでに不良
なものとして見極められたかかる記憶済みデータを適切
に識別する。完全なデータワードは、３２のデータビッ
トと１つの特殊マークビットが組合わされた誤り訂正用
の７つの検査ビットを伴う、４０のビットを含んでいる
。読みとられたデータが訂正不可能な程度に不良である
と見極められた後、７つの検査ビットは、使用される誤
り訂正コード（Ｅ ＣＣ）に従ってレーティングされ、
次に検査ビットは逆転させられる。特殊マークビットが
同様にデータビット及び逆検査ビットに加えられる。次
に、データビット、逆検査ビット及びマークビットは再
度書き込まれる。
部として不良データが再度書き込まれた後、すでに不良
なものとして見極められたかかる記憶済みデータを適切
に識別する。完全なデータワードは、３２のデータビッ
トと１つの特殊マークビットが組合わされた誤り訂正用
の７つの検査ビットを伴う、４０のビットを含んでいる
。読みとられたデータが訂正不可能な程度に不良である
と見極められた後、７つの検査ビットは、使用される誤
り訂正コード（Ｅ ＣＣ）に従ってレーティングされ、
次に検査ビットは逆転させられる。特殊マークビットが
同様にデータビット及び逆検査ビットに加えられる。次
に、データビット、逆検査ビット及びマークビットは再
度書き込まれる。
不良データが再度読みとられると、７つの検査ビットの
新しいセットが生成され、この新しい検査ビットは、排
他的ＯＲ関係にて７つの逆検査ビットと比較される。こ
れは、特殊マークビットと相関関係づけされたとき、再
書き込み又は読みとりプロセス中に付加的な単一ビット
誤りが起こった場合でさえ、再書き込みされたデータの
条件が不良であることの正確な表示を提供する。
新しいセットが生成され、この新しい検査ビットは、排
他的ＯＲ関係にて７つの逆検査ビットと比較される。こ
れは、特殊マークビットと相関関係づけされたとき、再
書き込み又は読みとりプロセス中に付加的な単一ビット
誤りが起こった場合でさえ、再書き込みされたデータの
条件が不良であることの正確な表示を提供する。
〈実施例〉
全ての図を通して同一文字が同一の又は対応する部分を
表わしている図面を参照してみると、第１図は、本発明
を組み込むのに適した標準的なコンピュータシステム（
２）を概略的に示している。
表わしている図面を参照してみると、第１図は、本発明
を組み込むのに適した標準的なコンピュータシステム（
２）を概略的に示している。
このコンピュータシステム（２）には、中央演算処理装
置（ＣＰＵ）（４） 、記憶システム（６）、誤り訂正
システム（ＥＣ３）（８）及びバッファ（１０）が含ま
れている。システムのデータは、ＣＰＵ （４）とバッ
ファ （１０）の間をコンピュータデータ母線（１２）
を通して伝送される。アドレス情報は、アドレス母線（
１４）を介してＣＰＵ （４）からバッファ （１０）
へと送られる。
置（ＣＰＵ）（４） 、記憶システム（６）、誤り訂正
システム（ＥＣ３）（８）及びバッファ（１０）が含ま
れている。システムのデータは、ＣＰＵ （４）とバッ
ファ （１０）の間をコンピュータデータ母線（１２）
を通して伝送される。アドレス情報は、アドレス母線（
１４）を介してＣＰＵ （４）からバッファ （１０）
へと送られる。
同様に、アドレス情報は、ＣＰＵ （４）から記憶シス
テム（６）までアドレス母線（１６）を介して送られる
。
テム（６）までアドレス母線（１６）を介して送られる
。
バッファ（１０）と記憶システム（６）の間の通信は、
通信データ母線（１８）により提供される。同様に、バ
ッファ（１０）と誤り訂正システム（ＥＣ３）（８）の
間の通信は、通信データ母線（２０）により提供される
。上述のものは各々、既知のさまざまな構成にて相互接
続されうる周知のコンポーネントであり、これらはそれ
自体本発明の一部を成すものでないことから、例示のみ
を目的としてブロックダイヤグラムに示されている。
通信データ母線（１８）により提供される。同様に、バ
ッファ（１０）と誤り訂正システム（ＥＣ３）（８）の
間の通信は、通信データ母線（２０）により提供される
。上述のものは各々、既知のさまざまな構成にて相互接
続されうる周知のコンポーネントであり、これらはそれ
自体本発明の一部を成すものでないことから、例示のみ
を目的としてブロックダイヤグラムに示されている。
例えば記憶システム（６）は、３２のデータビット位置
を含む幅４０ビットのデータワードを記憶することがで
きる。例えばバッファ（１０）は、複数の４０ビットの
アドレス可能なワードバッファを含む多重データワード
バッファ （ワード緩衝記憶機構）であってもよい。デ
ータは、ＣＰＵ（４）からバッファ （１０）まで転送
されその後、記憶機構（６）へと転送される。同様にし
て、記憶機構（６）から読みとられたデータは、バッフ
ァ（１０）そして次にＣＰＵ （４）に転送される。
を含む幅４０ビットのデータワードを記憶することがで
きる。例えばバッファ（１０）は、複数の４０ビットの
アドレス可能なワードバッファを含む多重データワード
バッファ （ワード緩衝記憶機構）であってもよい。デ
ータは、ＣＰＵ（４）からバッファ （１０）まで転送
されその後、記憶機構（６）へと転送される。同様にし
て、記憶機構（６）から読みとられたデータは、バッフ
ァ（１０）そして次にＣＰＵ （４）に転送される。
各々３２のデータビット位置を有する４０ビットのデー
タワードか備えられる場合、誤り検出及び訂正プロセス
のために８ビットを利用することができる。この８つの
ビットは、記憶システム（６）から読みとられた各々の
ワードのデータビット位置のいずれか１つにおいて単一
ビット誤りを自動的に訂正するため、ＥＣ３（８）内で
使用されうる。ＥＣＳ （８）は、誤り訂正を目的とし
て検査ビットを割当てるため誤り検出及び訂正プロセス
のために利用可能なビット位置のいずれか又は全てを用
いることができる。なおこの検査ビットは、周知のＥＣ
Ｃコードのいずれかに従って各データワードのデータで
生成される。このように割当てられた検査ビットは次に
、当該技術分野では周知の方法を用いて誤り検出及び訂
正のためのＥＣＣシンドロームを生成するのに用いるこ
とができる。ただし、ＥＣＣ検出プロセス中にデータワ
ード内で検出された複数の誤り、又はその中に奇遇検査
誤り（パリティ・エラー）が見い出されたデータワード
を変更するためにＣＰＵ （４）から受けとられたデー
タは訂正できず、データワードはそれが記憶システム（
６）内に再度書き込まれた時点で不良データとして指定
されなくてはならない。
タワードか備えられる場合、誤り検出及び訂正プロセス
のために８ビットを利用することができる。この８つの
ビットは、記憶システム（６）から読みとられた各々の
ワードのデータビット位置のいずれか１つにおいて単一
ビット誤りを自動的に訂正するため、ＥＣ３（８）内で
使用されうる。ＥＣＳ （８）は、誤り訂正を目的とし
て検査ビットを割当てるため誤り検出及び訂正プロセス
のために利用可能なビット位置のいずれか又は全てを用
いることができる。なおこの検査ビットは、周知のＥＣ
Ｃコードのいずれかに従って各データワードのデータで
生成される。このように割当てられた検査ビットは次に
、当該技術分野では周知の方法を用いて誤り検出及び訂
正のためのＥＣＣシンドロームを生成するのに用いるこ
とができる。ただし、ＥＣＣ検出プロセス中にデータワ
ード内で検出された複数の誤り、又はその中に奇遇検査
誤り（パリティ・エラー）が見い出されたデータワード
を変更するためにＣＰＵ （４）から受けとられたデー
タは訂正できず、データワードはそれが記憶システム（
６）内に再度書き込まれた時点で不良データとして指定
されなくてはならない。
データワードがＣＰＵ （４）からの指令情報に応えて
読取り一変更−書込みプロセスの一部として記憶システ
ム（６）から読みとられる場合、本発明に従った不良デ
ータアルゴリズムの実行は、第２図に示されている流れ
図に従う。データワードが記憶システム（６）から読み
とられ、新しいデータがバッファ（１０）を通してＣＰ
Ｕ （４）から指令情報と共に受けとられた後、記憶シ
ステム（６）からのデータワード及びＣＰＵ （４）か
らの新しいデータは誤りについて検査される。記憶機構
（６）からのデータワード又はＣＰＵ （４）からの新
しいデータ内にいかなる誤りも見い出されなかった場合
、この読みとられたデータはＣＰＵ （４）からの指令
情報に一致して新しいデ−タにより変更され、用いられ
るＥＣＣコードに応じた７つの検査ビットの新しいセッ
トが生成され、マークビットは「０」状態にセットされ
る。
読取り一変更−書込みプロセスの一部として記憶システ
ム（６）から読みとられる場合、本発明に従った不良デ
ータアルゴリズムの実行は、第２図に示されている流れ
図に従う。データワードが記憶システム（６）から読み
とられ、新しいデータがバッファ（１０）を通してＣＰ
Ｕ （４）から指令情報と共に受けとられた後、記憶シ
ステム（６）からのデータワード及びＣＰＵ （４）か
らの新しいデータは誤りについて検査される。記憶機構
（６）からのデータワード又はＣＰＵ （４）からの新
しいデータ内にいかなる誤りも見い出されなかった場合
、この読みとられたデータはＣＰＵ （４）からの指令
情報に一致して新しいデ−タにより変更され、用いられ
るＥＣＣコードに応じた７つの検査ビットの新しいセッ
トが生成され、マークビットは「０」状態にセットされ
る。
マークビットの位置は、データの状態を表わすのに用い
られ、不良データについてはマークビットが「１」状態
に、そして優良ビットについてはｒＯＪ状態にセットさ
れる。
られ、不良データについてはマークビットが「１」状態
に、そして優良ビットについてはｒＯＪ状態にセットさ
れる。
ＣＰＵ （４）からの指令情報に従って新しいデータで
変更された３２のデータビット、新しい７つの検査ビッ
トそして「０」状態のマークビットを含む全部で４０ビ
ットのデータワードが記憶システム（６）内に再度書き
込まれる。
変更された３２のデータビット、新しい７つの検査ビッ
トそして「０」状態のマークビットを含む全部で４０ビ
ットのデータワードが記憶システム（６）内に再度書き
込まれる。
誤りが見つかったものの訂正可能である場合、例えば記
憶機構（６）から読みとられたデータワード内に単一ビ
ット誤りが見い出された場合、上述のように誤りが全く
検出されなかったかのようにプロセスは続行し、変更さ
れたデータワードは、７つの新しい検査ビット及び「０
」状態マークビットと共に再度書き込まれる。訂正不可
能な誤りが見つかり、記憶機構（６）からのデータは指
令情報に一致させてＣＰＵ （４）からの新しいデータ
により変更されたが、７つの新しい検査ビットは誤りが
全（発見されなかったデータについて前述のとおりに生
成された場合、この検査ビットは逆転され、マークビッ
トがｒｌＪの状態にセットされることになる。未変更の
データビット、逆検査ビット及び「１」状態のマークビ
ットを含む４０ビットのデータワードは、次に記憶シス
テム（６）内に再度書き込まれる。
憶機構（６）から読みとられたデータワード内に単一ビ
ット誤りが見い出された場合、上述のように誤りが全く
検出されなかったかのようにプロセスは続行し、変更さ
れたデータワードは、７つの新しい検査ビット及び「０
」状態マークビットと共に再度書き込まれる。訂正不可
能な誤りが見つかり、記憶機構（６）からのデータは指
令情報に一致させてＣＰＵ （４）からの新しいデータ
により変更されたが、７つの新しい検査ビットは誤りが
全（発見されなかったデータについて前述のとおりに生
成された場合、この検査ビットは逆転され、マークビッ
トがｒｌＪの状態にセットされることになる。未変更の
データビット、逆検査ビット及び「１」状態のマークビ
ットを含む４０ビットのデータワードは、次に記憶シス
テム（６）内に再度書き込まれる。
マークビットが「１」状態にセットされている不良デー
タに指定されたデータワードのデータ部分は、かかる不
良データ内の検出された誤りが、つねに同様の状態を作
り出す記憶システム（６）内の動的ランダムアクセス記
憶装置（ＤＲＡＭ）チップの不良によりひきおこされた
可能性があるために、逆転゛されない形で読みとられた
ものとして再度書き込まれる。同じ状態をこの不良なり
ＲＡＭに書き戻すことにより、書込まれた通りのデータ
の再読み取りが確実なものとなる。そうでなければ、再
読みとりプロセス中に付加的な単一ビット誤りが読みと
られる可能性があり、このためＥＣ３（８）は、データ
ワードが実際にすでに不良データとして識別されたとき
にそのデータワードを訂正可能な誤りをもつものとして
誤まって識別することになりうる。
タに指定されたデータワードのデータ部分は、かかる不
良データ内の検出された誤りが、つねに同様の状態を作
り出す記憶システム（６）内の動的ランダムアクセス記
憶装置（ＤＲＡＭ）チップの不良によりひきおこされた
可能性があるために、逆転゛されない形で読みとられた
ものとして再度書き込まれる。同じ状態をこの不良なり
ＲＡＭに書き戻すことにより、書込まれた通りのデータ
の再読み取りが確実なものとなる。そうでなければ、再
読みとりプロセス中に付加的な単一ビット誤りが読みと
られる可能性があり、このためＥＣ３（８）は、データ
ワードが実際にすでに不良データとして識別されたとき
にそのデータワードを訂正可能な誤りをもつものとして
誤まって識別することになりうる。
不良として検出され指定された再度書き込まれたデータ
を正しく識別するための本発明に従った不良データアル
ゴリズム検出方法は、第３図に示されている流れ図に従
う。記憶システム（６）から読みとられたデータワード
はＥＣ５（８）内に記憶され、ＥＣＣコードに従って、
記憶されたデータから７つの新しい検査ビットが生成さ
れる。
を正しく識別するための本発明に従った不良データアル
ゴリズム検出方法は、第３図に示されている流れ図に従
う。記憶システム（６）から読みとられたデータワード
はＥＣ５（８）内に記憶され、ＥＣＣコードに従って、
記憶されたデータから７つの新しい検査ビットが生成さ
れる。
次にこの新しい検査ビットは、排他的ＯＲ関係で、記憶
されたデータワードの一部を形成する逆検査ビットに比
較される。記憶された逆検査ビットは、単一ビット誤り
により通常生成されるようなシンドロームの相補物であ
るＥＣＣシンドロームを作り出す。記憶された逆検査ビ
ットで生成された相補的シンドロームは、通常生成され
るシンドロームに比べより正確に訂正不可能な多重ビッ
ト誤りを示す。この相補的シンドロームは、１つの状況
において訂正不可能なマルチビット誤りをもつデータワ
ードを正確に識別しない。従って、１つの読みとられた
データワードが複数の訂正不能な誤りを含んでいるかを
見極めるにはこの相補的シンドロームにのみ依存するこ
とはできず、マークビットも用いられなくてはならない
。
されたデータワードの一部を形成する逆検査ビットに比
較される。記憶された逆検査ビットは、単一ビット誤り
により通常生成されるようなシンドロームの相補物であ
るＥＣＣシンドロームを作り出す。記憶された逆検査ビ
ットで生成された相補的シンドロームは、通常生成され
るシンドロームに比べより正確に訂正不可能な多重ビッ
ト誤りを示す。この相補的シンドロームは、１つの状況
において訂正不可能なマルチビット誤りをもつデータワ
ードを正確に識別しない。従って、１つの読みとられた
データワードが複数の訂正不能な誤りを含んでいるかを
見極めるにはこの相補的シンドロームにのみ依存するこ
とはできず、マークビットも用いられなくてはならない
。
上述の１つの状況は、記憶システム（６）から読みとら
れたデータワード内に検出された初期不良データが１つ
のデータビット位置に１つの誤りをそして１つの検査ビ
ット位置にもう１つの誤りを含み、この不良データが、
逆検査ビット及びマークビットが上述のように「１」の
状態にセントされた形で記憶システム（６）内に再度書
き込まれたときに起こり、この場合このデータが読みと
られると付加的・な単一ビット誤りが不良データビット
位置の１つで起こる。このような例外は、かかる不良デ
ータが再度読みとられたとき、３つ、４つ又は５つの「
１」のＥＣＣシンドロームを生成しうるために起こる。
れたデータワード内に検出された初期不良データが１つ
のデータビット位置に１つの誤りをそして１つの検査ビ
ット位置にもう１つの誤りを含み、この不良データが、
逆検査ビット及びマークビットが上述のように「１」の
状態にセントされた形で記憶システム（６）内に再度書
き込まれたときに起こり、この場合このデータが読みと
られると付加的・な単一ビット誤りが不良データビット
位置の１つで起こる。このような例外は、かかる不良デ
ータが再度読みとられたとき、３つ、４つ又は５つの「
１」のＥＣＣシンドロームを生成しうるために起こる。
３つの「１」のシンドロ−ムは、単一ビットの誤りを示
す。単一ビット誤りは通常訂正可能である。しかし、デ
ユーディング論理での生成されたＥＣＣシンドロームと
マークビットの相関関係づけにより、再度読みとられた
データワードを不良で訂正不可能なデータをもつものと
して正しく見極めることができる。これは、マークビッ
トが、不良データについては「１」の状態に、優良デー
タについては「０」の状態にセントされるからである。
す。単一ビット誤りは通常訂正可能である。しかし、デ
ユーディング論理での生成されたＥＣＣシンドロームと
マークビットの相関関係づけにより、再度読みとられた
データワードを不良で訂正不可能なデータをもつものと
して正しく見極めることができる。これは、マークビッ
トが、不良データについては「１」の状態に、優良デー
タについては「０」の状態にセントされるからである。
下表は、当初不良データをもつものとして読みとられた
、読取り及び再読取りデータ内で誤りが検出される可能
性を全て示している。
、読取り及び再読取りデータ内で誤りが検出される可能
性を全て示している。
０＝・〉誤り無し Ｕ４＝＞ ｒｌＪ又は「０」ｌ・
・〉誤り１ ２・・〉誤り２ ＭＢＥ＝、シ多重ビット誤り（１
） 通常ＳＢＥとして検出される３つの「１」、ただ
しマークビットはこれをＭＢＥとして識別する。
・〉誤り１ ２・・〉誤り２ ＭＢＥ＝、シ多重ビット誤り（１
） 通常ＳＢＥとして検出される３つの「１」、ただ
しマークビットはこれをＭＢＥとして識別する。
（２） シンドロームが３つの「１」でありマークビ
ットが０である場合、これはＳＢＥとして誤って報告さ
れる。
ットが０である場合、これはＳＢＥとして誤って報告さ
れる。
従って、本書では、優良データ上の単一ビット誤りを区
別しながら、不良とマークされたデータ上に起こったす
べての単一ビット誤りを識別しこれらを訂正不能な多重
ビット誤りとして報告することのできる、デジタルコン
ピュータ内の読取り一変更−書込み記憶システム専用に
適合させられた不良データ識別アルゴリズムについて記
述されてきた。本発明の詳細な説明するために以上に説
明、例示されてきた部品及びアセンブリの詳細、配置及
び構成に関するさまざまな変更が、上記請求の範囲に表
わされている本発明の原則及び適用範囲から逸脱するこ
となく、当業者により行なわれうるちのであるというこ
とも理解されたい。
別しながら、不良とマークされたデータ上に起こったす
べての単一ビット誤りを識別しこれらを訂正不能な多重
ビット誤りとして報告することのできる、デジタルコン
ピュータ内の読取り一変更−書込み記憶システム専用に
適合させられた不良データ識別アルゴリズムについて記
述されてきた。本発明の詳細な説明するために以上に説
明、例示されてきた部品及びアセンブリの詳細、配置及
び構成に関するさまざまな変更が、上記請求の範囲に表
わされている本発明の原則及び適用範囲から逸脱するこ
となく、当業者により行なわれうるちのであるというこ
とも理解されたい。
第１図は、本発明を組込むのに適した読取り一変更−書
込み記憶システムを含む標準的なデジタルコンピュータ
システムのブロック図である。 第２図は、第１図に示されているデジタルコンピュータ
内で用いられる読取り一変更−書込み記憶システムに適
用された本発明の基本的方法の流れ図である。 第３図は、第２図に示されている本発明で用いられるア
ルゴリズムを展開するための特定の方法の流れ図である
。 ２・・・・・・標準的コンピュータシステム、４・・・
・・・中央演算処理装置（ＣＰ Ｕ）、６・・・・・・
記憶システム、 ８・・・・・・誤り訂正システム（ＥＣ３）、１０・・
・・・・バッファ、 １２・・・・・・コンピュータデータ母線、１４・・・
・・・アドレス母線、 １６・・・・・・アドレス母線、 ２０・・・・・・通信データ母線。
込み記憶システムを含む標準的なデジタルコンピュータ
システムのブロック図である。 第２図は、第１図に示されているデジタルコンピュータ
内で用いられる読取り一変更−書込み記憶システムに適
用された本発明の基本的方法の流れ図である。 第３図は、第２図に示されている本発明で用いられるア
ルゴリズムを展開するための特定の方法の流れ図である
。 ２・・・・・・標準的コンピュータシステム、４・・・
・・・中央演算処理装置（ＣＰ Ｕ）、６・・・・・・
記憶システム、 ８・・・・・・誤り訂正システム（ＥＣ３）、１０・・
・・・・バッファ、 １２・・・・・・コンピュータデータ母線、１４・・・
・・・アドレス母線、 １６・・・・・・アドレス母線、 ２０・・・・・・通信データ母線。
Claims (14)
- （１）各々複数のデータビット位置及び複数の誤り訂正
コード（ＥＣＣ）をもつ記憶されたデータワードを複数
有している読取り−変更−書き込み操作モードの備わっ
た記憶システムを含む、デジタルコンピュータシステム
のための、訂正不可能な誤りをもつ不良データワードと
してデータワードを識別する方法において、 −かかるデータが訂正不可能と見極められたことを示す
ため、データワード各々内に前記ＥＣＣビット位置の１
ビットを割当てる段階；−前記割当てられたビット位置
内で前記データワードの各々について１つのマークビッ
トを生成する段階； −前記ＥＣＣビット位置の残りのものを満たすため１つ
の誤り訂正コード（ＥＣＣ）に従って前記データワード
の各々に対し検査ビットを生成する段階； −対応する複数の逆検査ビットを形成するため前記不良
データワードの各々について前記生成された検査ビット
を逆転させる段階； −前記データワードの各々に対する前記データをその対
応するデータビット位置に書き込む段階； −前記不良データワードの各々についての前記逆検査ビ
ットを前記対応するＥＣＣビット位置に書き込む段階； −前記データワードの各々に対する前記マークビットを
、前記割当てられたビット位置に書き込む段階； −前記書き込まれたデータワードの各々を読みとる段階
； −前記ＥＣＣに従って前記読みとられたデータワードの
各々について新しい検査ビットを生成する段階； −ＥＣＣシンドロームを展開するため排他的ＯＲ関係で
前記読みとられたデータにより生成された検査ビットを
前記対応する書き込まれた検査ビットと比較する段階；
そして −前記不良データワードの各々が訂正不可能な誤りを含
むことを識別するため前記読みとられたデーターワード
の各々の中の前記マークビットと前記ＥＣＣシンドロー
ムを相関関係づけする段階 を含んでいることを特徴とする方法。 - （２）前記マークビットを生成する段階には、前記不良
データを含む前記各々のデータワードについて論理「１
」状態として前記マークビットを生成する段階が含まれ
ていることを特徴とする、請求項（１）に記載の方法。 - （３）前記データワードには４０ビットのデータワード
が含まれていることを特徴とする、請求項（２）に記載
の方法。 - （４）前記データワードの各々のデータビット位置には
３２のデータビット位置が含まれていることを特徴とす
る、請求項（２）に記載の方法。 - （５）前記検査ビットを生成する段階には、前記データ
ワードの各々について７つの検査ビットを生成する段階
が含まれていることを特徴とする、請求項（４）に記載
の方法。 - （６）前記データワードには優良データを伴う優良デー
タワードが含まれており、前記マークビットを生成する
段階にはさらに優良データをもつ前記優良データワード
の各々について論理「０」として前記マークビットを生
成する段階が含まれていることを特徴とする、請求項（
２）に記載の方法。 - （７）前記優良データワードの各々に対する前記優良デ
ータをその対応するデータビット位置に書き込む段階及
び −前記優良データワードの各々に対する前記検査ビット
を前記対応するＥＣＣビット位置内に書き込む段階； がさらに含まれていることを特徴とする、請求項（６）
に記載の方法。 - （８）前記データワードには４０ビットのデータワード
が含まれていることを特徴とする、請求項（７）に記載
の方法。 - （９）前記データワード各々のデータビット位置は３２
のデータビット位置を含んでいることを特徴とする、請
求項（８）に記載の方法。 - （１０）前記検査ビットを生成する段階には、前記デー
タワードの各々について７つの検査ビットを生成するこ
とが含まれていることを特徴とする、請求項（９）に記
載の方法。 - （１１）各々複数のデータビット位置と複数の誤り訂正
コード（ＥＣＣ）ビット位置をもつ複数の優良及び不良
の記憶されたデータワードを有する読取り−変更−書込
み操作モードを伴う記憶システムを含むデジタルコンピ
ュータシステムのための訂正不可能な誤りをもつ不良デ
ータワードとしてデータワードを識別する方法において
、−かかるデータが訂正不可能と見極められたことを示
すため前記データワードの各々の中に前記ＥＣＣビット
位置の１ビットを割り当てる段階； −前記割当てられたビット位置内で前記優良データワー
ドの各々について論理「０」のマークビットを生成する
段階； −前記割当てられたビット位置内で前記不良データワー
ドの各々について論理「１」のマークビットを生成する
段階； −前記ＥＣＣビット位置の残りのものと満たすため誤り
訂正コード（ＥＣＣ）に従って前記データワードの各々
に対し検査ビットを生成する段階； −相応する複数の逆検査ビットを形成するため、前記不
良データワードの各々について前記生成された検査ビッ
トを逆転させる段階；−前記データワードの各々に対す
る前記データをその対応するデータビット位置内に書き
込む段階； −前記優良データワードの各々についての前記検査ビッ
トを、前記対応するＥＣＣ位置に書き込む段階； −前記不良データワードの各々についての前記逆検査ビ
ットを、前記対応するＥＣＣビット位置に書き込む段階
； −前記データワードの各々についての前記マークビット
を前記割当てられたビット位置に書き込む段階； −前記書き込まれたデータワードの各々を読みとる段階
； −前記ＥＣＣに従って前記読取られたデータワードの各
々について新しい検査ビットを生成する段階； −ＥＣＣシンドロームを展開するため排他的ＯＲ関係で
、前記読みとられたデータにより生成された検査ビット
を前記対応する書込まれた検査ビットと比較する段階；
そして、 −前記不良データワードの各々が訂正不可能な誤りを含
んでいることを識別するため、前記読みとられたデータ
ワードの各々の中の前記マークビットと前記ＥＣＣシン
ドロームを相関関係づけする段階、 を含んでいることを特徴とする方法。 - （１２）前記データワードには、４０ビットのデータワ
ードが含まれていることを特徴とする、請求項（１１）
に記載の方法。 - （１３）前記データワードの各々の前記データビット位
置には３２のデータビット位置が含まれていることを特
徴とする、請求項（１２）に記載の方法。 - （１４）前記検査ビット生成段階には前記データワード
の各々について７つの検査ビットを生成する段階が含ま
れていることを特徴とする、請求項（１３）に記載の方
法。
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